特開 2024-165072 半導体回路の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024165072

(43)【公開日】2024-11-28

(54)【発明の名称】半導体回路の製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20241121BHJP

   H01L 29/78 20060101ALI20241121BHJP

   H01L 29/12 20060101ALI20241121BHJP

   H01L 29/739 20060101ALI20241121BHJP

【ＦＩ】

H01L29/78 658L

H01L29/78 653A

H01L29/78 652J

H01L29/78 657D

H01L29/78 652T

H01L29/78 655A

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2023080913

(22)【出願日】2023-05-16

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(74)【代理人】

【識別番号】110001128

【氏名又は名称】弁理士法人ゆうあい特許事務所

(72)【発明者】

【氏名】羽山 優介

(57)【要約】

【課題】内蔵ダイオードへのストレスが掛った場合の電気特性変動を抑制できるＳｉＣ半導体装置を用いた半導体回路の製造方法を提供する。
【解決手段】ＳｉＣ基板１１を用いて形成されたスイッチング素子を有する複数のＳｉＣ半導体装置１０が組み込まれる半導体回路の製造方法において、内蔵ダイオードＢＤへの通電に基づいて生じる電気特性変動の変動加速性を表すパラメータに基づいて、半導体回路に組み込むＳｉＣ半導体装置１０を選択する。そして、選択されたＳｉＣ半導体装置１０を組み込んで半導体回路の製造を行う。
【選択図】図１

【特許請求の範囲】

【請求項1】

炭化珪素基板（１１）を用いて形成された内蔵ダイオード（ＢＤ）が含まれるスイッチング素子を有する複数の炭化珪素半導体装置（１０）が組み込まれる半導体回路の製造方法であって、
前記内蔵ダイオードへの通電に基づいて生じる電気特性変動の変動加速性を表すパラメータに基づいて、前記半導体回路に組み込む前記炭化珪素半導体装置を選択することと、
選択された前記炭化珪素半導体装置を組み込んで前記半導体回路の製造を行うことと、を含む、半導体回路の製造方法。

【請求項2】

前記変動加速性を表すパラメータは、基底面転位密度と前記内蔵ダイオードへの通電時のホール密度の少なくとも一方が含まれている、請求項１に記載の半導体回路の製造方法。

【請求項3】

前記炭化珪素半導体装置を選択することでは、
前記変動加速性を表すパラメータに基づいて、前記変動加速性を数値化することと、
前記変動加速性の数値の大小に基づいて前記炭化珪素半導体装置をグループ分けすることと、
前記半導体回路が前記複数の炭化珪素半導体装置を並列接続する接続形態とされる場合に、前記グループ分けされた前記炭化珪素半導体装置のグループの中から、少なくとも１つは前記変動加速性の数値が他のグループよりも小さいグループに含まれる前記炭化珪素半導体装置を選択する、請求項１または２に記載の半導体回路の製造方法。

【請求項4】

前記炭化珪素半導体装置を選択することでは、
前記変動加速性を表すパラメータに基づいて、前記変動加速性を数値化することと、
前記変動加速性の数値の大小に基づいて前記炭化珪素半導体装置をグループ分けすることと、
前記半導体回路が前記複数の炭化珪素半導体装置を直列接続する接続形態とされる場合に、前記グループ分けされた前記炭化珪素半導体装置の同じグループもしくは前記変動加速性の数値の大小が１つ異なるグループの範囲内で、前記炭化珪素半導体装置を選択する、請求項１または２に記載の半導体回路の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、炭化珪素（以下「ＳｉＣ」ともいう）半導体装置を用いた半導体回路の製造方法に関する。

【背景技術】

【0002】

従来より、半導体回路に備えられるスイッチング素子としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistorの略称）が形成されたＳｉＣ半導体装置がある。このＳｉＣ半導体装置は、例えば、ｎ^＋型のＳｉＣ基板を用いて形成されている。ＳｉＣ基板上には、ＳｉＣ基板よりも低不純物濃度とされたｎ^－型のバッファ層が形成され、バッファ層上に、バッファ層よりも低不純物濃度とされたｎ^－型のドリフト層が形成されている。また、ドリフト層上には、ｐ型のベース層が配置され、ベース層の表層部には、ｎ^＋型のソース領域が形成されている。そして、ソース領域およびベース層を貫通してドリフト層に達するように複数のトレンチが形成されており、各トレンチには、ゲート絶縁膜およびゲート電極が順に形成されている。

【0003】

このようにしてトレンチゲート構造のＭＯＳＦＥＴが構成されている。そして、このような構造のＭＯＳＦＥＴが形成されたＳｉＣ半導体装置では、ベース層等とドリフト層とのｐｎ接合によって内蔵ダイオードが構成される。

【0004】

この種のＳｉＣ半導体装置では、ＳｉＣ基板に基底面転位（以下「ＢＰＤ」という）が存在し、このＢＰＤが電気特性変動の要因になっている。具体的には、内蔵ダイオードの駆動によりＢＰＤを起点としてエピタキシャル層に欠陥が拡張し、通電時の電流量が低下する。これにより、ＳｉＣ半導体装置の電気特性変動が生じる。

【0005】

この電気特性変動を抑制するために、特許文献１では、ＳｉＣ半導体装置が備えられる回路構成を工夫し、ＭＯＳＦＥＴに並列接続された還流ダイオードのオン電圧を調整することで大電流がＭＯＳＦＥＴの内蔵ダイオードに流れないようにしている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２０２１－０６９２２１号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかしながら、特許文献１の技術では回路構成を工夫して内蔵ダイオードへのストレス、つまり通電量や温度の印加を減らすというものであり、ストレスが掛った場合に電気特性変動を抑制することは困難である。

【0008】

本開示は、内蔵ダイオードへのストレスが掛った場合の電気特性変動を抑制できるＳｉＣ半導体装置を用いた半導体回路の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0009】

本開示の１つの観点は、
ＳｉＣ基板（１１）を用いて形成された内蔵ダイオード（ＢＤ）が含まれるスイッチング素子を有する複数のＳｉＣ半導体装置（１０）が組み込まれる半導体回路の製造方法であって、
内蔵ダイオードへの通電に基づいて生じる電気特性変動の変動加速性を表すパラメータに基づいて、半導体回路に組み込むＳｉＣ半導体装置を選択することと、
選択されたＳｉＣ半導体装置を組み込んで半導体回路の製造を行うことと、を含んでいる。

【0010】

このように、変動加速性を表すパラメータに基づいて半導体回路に組み込むＳｉＣ半導体装置を選択している。これにより、ランダムにＳｉＣ半導体装置を選択する場合と比較して、ＳｉＣ半導体装置の内蔵ダイオードへのストレスが掛った場合のＳｉＣ半導体装置の電気特性変動を抑制することが可能となる。

【0011】

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

【図面の簡単な説明】

【0012】

【図1】第１実施形態にかかる半導体回路に用いられるＳｉＣ半導体装置に形成されたＭＯＳＦＥＴの断面図である。

【図2】ＳｉＣ半導体装置における電流経路の説明図である。

【図3】内蔵ダイオード近傍におけるＢＰＤに起因する欠陥成長の説明図である。

【図4】ＢＰＤ密度とオン抵抗の変化量ΔＶｏｎとの関係を示した図である。

【図5】内蔵ダイオードへのストレスと変動加速性の関係を示した図である。

【図6A】ＳｉＣ半導体装置の変動加速性に対応する数値化を行ったリストを示す図表である。

【図6B】図６Ａに示すリストを変動加速性に対応する数値の大小に応じてソートしたリストの図表である。

【図7】ＭＯＳＦＥＴを並列接続する半導体回路の一例を示した回路図である。

【図8】ＭＯＳＦＥＴを直列接続する半導体回路の一例を示した回路図である。

【図9】ＢＰＤ密度の面内分布を示すマップをウェハごとに示した図表である。

【図10】ＳｉＣ半導体装置の各チップのＢＰＤ密度のヒストグラムである。

【図11】ランダムに２つのＳｉＣ半導体装置を選択した場合のＢＰＤ密度の関係をプロットした図である。

【図12】図１１中において、電気特性変動のアンバランスの度合と電気特性変動の大小について区画した図である。

【図13】ＭＯＳＦＥＴを並列接続する場合の２つのＳｉＣ半導体装置のＢＰＤ密度として好ましい関係を示した図である。

【図14】ＭＯＳＦＥＴを直列接続する場合の２つのＳｉＣ半導体装置のＢＰＤ密度として好ましい関係を示した図である。

【発明を実施するための形態】

【0013】

以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

【0014】

（第１実施形態）
第１実施形態について、図面を参照して説明する。本実施形態では、例えば図１に示すように、スイッチング素子として、トレンチゲート構造の反転型のＭＯＳＦＥＴが形成されたＳｉＣ半導体装置１０を用いて半導体回路を構成する場合を代表例として説明する。なお、ＳｉＣ半導体装置１０は、図１に示すＭＯＳＦＥＴが形成された領域をセル領域として、図示しないがセル領域を囲むようにガードリングなどの外周耐圧構造が形成された外周領域が備えられた構成とされる。そして、これらセル領域および外周領域が備えられたＳｉＣ半導体装置１０が半導体チップとされ、半導体回路に組み込まれている。

【0015】

なお、説明の便宜上、図１に示すように、後述するＳｉＣ基板１１の面方向における一方向を「Ｘ軸方向」と称し、当該面方向においてＸ軸方向と直交する方向を「Ｙ軸方向」と称し、当該面方向、すなわちＸＹ平面と直交する方向を「Ｚ軸方向」と称する。

【0016】

〔ＳｉＣ半導体装置１０の構成〕
ＳｉＣ半導体装置１０は、例えばｎ^＋型のＳｉＣ基板１１を用いて形成されている。ＳｉＣ基板１１として、例えば、（０００１）Ｓｉ面に対して０～８°のオフ角を有し、窒素やリン等のｎ型不純物濃度が１．０×１０^１９／ｃｍ^３とされ、厚さが３００μｍ程度とされた基板が用いられる。本実施形態の場合、ＳｉＣ基板１１は、ドレイン領域を構成する。

【0017】

ＳｉＣ基板１１の表面上には、ＳｉＣからなるｎ^－型のバッファ層１２が形成されている。バッファ層１２は、必要に応じて形成されるものであり、形成しないこともできる。バッファ層１２は、ＳｉＣ基板１１の表面にエピタキシャル成長を行うことによって構成される。バッファ層１２は、ＳｉＣ基板１１よりも低不純物濃度とされ、例えばｎ型不純物濃度がＳｉＣ基板１１と後述する低濃度層１３との間の濃度とされ、厚さが１μｍ程度とされている。

【0018】

バッファ層１２の表面上には、例えばｎ型不純物濃度が５．０～１０．０×１０^１５／ｃｍ^３とされ、厚さが１０～１５μｍ程度とされたＳｉＣからなるｎ^－型の低濃度層１３が形成されている。低濃度層１３は、例えば、不純物濃度がＺ軸方向において一定とされていてもよいが、濃度分布に傾斜が付けられ、低濃度層１３のうちのＳｉＣ基板１１側の方がＳｉＣ基板１１から離れる側よりも高濃度となるようにされると好ましい。この低濃度層１３も、エピタキシャル成長によるエピタキシャル層で構成される。

【0019】

セル領域における低濃度層１３上には、電流分散層１４およびディープ層１５が形成されている。

【0020】

電流分散層１４は、例えばｎ型不純物層で構成され、厚さが０．５～２μｍとされている。電流分散層１４のｎ型不純物濃度は、例えば、１．０×１０^１６～５．０×１０^１７／ｃｍ^３とされている。電流分散層１４は、低濃度層１３と繋がっている。このため、低濃度層１３および電流分散層１４によってドリフト層が構成されている。

【0021】

ディープ層１５は、セル領域に形成されており、例えばｐ型不純物濃度が２．０×１０^１７～２．０×１０^１８／ｃｍ^３とされ、厚さが電流分散層１４と等しくされている。

【0022】

電流分散層１４およびディープ層１５は、Ｙ軸方向を長手方向として延設されると共に、Ｘ軸方向において交互に複数本並べたレイアウトとされている。なお、電流分散層１４およびディープ層１５の形成ピッチは、例えば後述するトレンチゲート構造の形成ピッチに合わせてあり、ディープ層１５は、後述するトレンチ１９を挟むように形成されている。

【0023】

電流分散層１４、ディープ層１５上には、ｐ型のベース層１６が形成されている。そして、セル領域におけるベース層１６の表層部には、ｎ^＋型のソース領域１７およびｐ^＋型のコンタクト領域１８が形成されている。ソース領域１７は、後述するトレンチ１９の側面に接するように形成され、コンタクト領域１８は、ソース領域１７を挟んでトレンチ１９と反対側に形成されている。なお、ソース領域１７は、不純物領域に相当している。

【0024】

ベース層１６は、例えばｐ型不純物濃度が３．０×１０^１７／ｃｍ^３以下とされている。ソース領域１７は、表層部におけるｎ型不純物濃度、すなわち表面濃度が例えば１．０×１０^２１／ｃｍ^３とされている。コンタクト領域１８は、ベース層１６の表層部の高濃度領域を構成するものであり、表層部におけるｐ型不純物濃度、すなわち表面濃度が例えば１．０×１０^２１／ｃｍ^３とされている。

【0025】

このように、ＳｉＣ半導体装置１０のうちの半導体部分は、ＳｉＣ基板１１、バッファ層１２、低濃度層１３、電流分散層１４、ディープ層１５、ベース層１６、ソース領域１７、コンタクト領域１８等が積層された構成となっている。以下、ＳｉＣ半導体装置１０のうちの半導体部分におけるソース領域１７およびコンタクト領域１８側の面をＳｉＣ半導体装置１０の「一面１０ａ」と称し、ＳｉＣ基板１１側の面をＳｉＣ半導体装置１０の「他面１０ｂ」と称する。

【0026】

ＳｉＣ半導体装置１０には、セル領域に、例えば一面１０ａからベース層１６等を貫通して電流分散層１４に達すると共に、底面が電流分散層１４内に位置するように、幅が１．４～２．０μｍとされた複数のトレンチ１９が形成されている。

【0027】

トレンチ１９は、例えば、Ｙ軸方向に沿って延びるように複数本が延設されていると共に、Ｘ軸方向に等間隔で並べられてストライプ状に形成されている。トレンチ１９は、ＳｉＣ基板１１の法線方向から見て、ディープ層１５に挟まれるように形成されている。そして、トレンチ１９は、例えば、隣接するトレンチ１９の中心間の距離、すなわちトレンチピッチが３．０μｍ以下となるように形成されている。

【0028】

トレンチ１９は、例えば、内壁面に形成されたゲート絶縁膜２０と、ゲート絶縁膜２０の表面に形成されたドープドＰｏｌｙ－Ｓｉによって構成されるゲート電極２１によって埋め込まれている。これにより、トレンチゲート構造が構成されている。特に限定されるものではないが、ゲート絶縁膜２０は、例えば、トレンチ１９の内壁面を熱酸化またはＣＶＤで形成される。ＣＶＤとは、chemical vapor depositionの略称である。ゲート絶縁膜２０は、例えば、厚さがトレンチ１９の側面側および底面側で共に１００ｎｍ程度とされている。

【0029】

ゲート絶縁膜２０は、トレンチ１９の内壁面以外の表面にも形成されている。具体的には、ゲート絶縁膜２０は、例えば、ＳｉＣ半導体装置１０の一面１０ａのうちソース領域１７の表面の一部も覆うように形成されている。言い換えると、ゲート絶縁膜２０は、ゲート電極２１が配置される部分と異なる部分において、コンタクト領域１８およびソース領域１７の残部を露出させるコンタクトホール２０ａが形成されている。

【0030】

ゲート絶縁膜２０は、図示しない外周部におけるベース層１６の表面にも形成されている。ゲート電極２１についても、ゲート絶縁膜２０と同様に、図示しない外周部におけるゲート絶縁膜２０の表面上まで延設されている。以上のようにして、本実施形態のトレンチゲート構造が構成されている。

【0031】

ＳｉＣ半導体装置１０の一面１０ａ上には、ゲート電極２１やゲート絶縁膜２０等を覆うように、層間絶縁膜２２が形成されている。層間絶縁膜２２は、例えば、ＢＰＳＧ等で構成されている。ＢＰＳＧとは、Borophosphosilicate Glassの略称である。

【0032】

層間絶縁膜２２は、コンタクトホール２０ａと連通してソース領域１７およびコンタクト領域１８を露出させるコンタクトホール２２ａが形成されている。コンタクトホール２２ａのパターンは任意であるが、例えばトレンチ１９の長手方向に沿ったライン状とされる。

【0033】

層間絶縁膜２２上には、コンタクトホール２０ａ、２２ａを通じてソース領域１７およびコンタクト領域１８と電気的に接続されるソース電極２３が形成されている。ソース電極２３は、図示しない外周部のベース層１６の表層部に形成されたコンタクト領域１８とも接続されている。

【0034】

ＳｉＣ半導体装置１０の他面１０ｂ側には、ＳｉＣ基板１１と電気的に接続されるドレイン電極２４が形成されている。このようにして、ｎチャネルタイプの反転型であるトレンチゲート構造のＭＯＳＦＥＴが構成されている。また、ＭＯＳＦＥＴ内には、低濃度層１３とベース層１６等とのｐｎ接合によって内蔵ダイオードＢＤが構成される。

【0035】

以上がＳｉＣ半導体装置１０の基本的な構成例である。ＳｉＣ半導体装置１０は、後述するように、例えば、ＭＯＳＦＥＴをスイッチング素子として利用する三相モータ駆動用のインバータ回路や、直流負荷の駆動用回路などの半導体回路として用いられる。勿論、これらの用途に限定されるものではなく、他の用途にも適用され得る。

【0036】

〔ＢＰＤに起因する欠陥成長〕
上記したように、ＳｉＣ半導体装置１０は、セル領域にトレンチゲート構造のＭＯＳＦＥＴおよびｐｎ接合で構成される内蔵ダイオードＢＤが備えられた構造とされる。そして、ＳｉＣ基板１１、バッファ層１２やドリフト層内等にはＢＰＤが存在しており、ＳｉＣ半導体装置１０には、このＢＰＤに起因する欠陥が生じ得る。

【0037】

ＳｉＣ半導体装置１０の等価回路は、図２に示すように、ＭＯＳＦＥＴおよび内蔵ダイオードＢＤを有する回路構成として示され、ＭＯＳＦＥＴがオン時にはドレイン電極２４からソース電極２３へのオン電流Ｉ_ＯＮが生じる。なお、図２における「Ｓ」、「Ｄ」、「Ｇ」は、それぞれ、ソース電極２３、ドレイン電極２４、ゲート電極２１に対応している。具体的には、ゲート電極２１に例えば２０Ｖなどの所定の電圧が印加されると、ベース層１６のうちのトレンチ１９に接している表面にチャネルが形成され、ソース電極２３とドレイン電極２４との間にオン電流Ｉ_ＯＮが流れる。

【0038】

その後、ＳｉＣ半導体装置１０は、オフ状態になると、逆バイアスが印加されて逆導通状態となるため、内蔵ダイオードＢＤが還流ダイオードとして機能し、内蔵ダイオードＢＤを通じて還流電流Ｉ_ＯＦＦが流れる。このとき、図３の左図に示すように、内蔵ダイオードＢＤを構成するｐｎ接合のｐ型層側からｎ型層側に拡散したホールとｎ型層中の電子とが再結合する。このホールと電子との再結合エネルギーが大きいため、図３の右図に示すように、ＢＰＤが拡張して積層欠陥Ｄが生じてしまう。そして、この積層欠陥Ｄは内蔵ダイオードＢＤへのストレスが積み重なるほど拡張する。以下、このような積層欠陥Ｄを単に「欠陥Ｄ」と称する。この欠陥Ｄは、オン電流Ｉ_ＯＮおよび還流電流Ｉ_ＯＦＦの妨げとなる。そして、内蔵ダイオードＢＤへのストレスに応じて欠陥Ｄが拡張するため、製造された直後、すなわち欠陥Ｄが生じる前の段階における電気特性に対して、駆動後の電気特性が低下してしまう。

【0039】

〔ＢＰＤに起因する電気特性変動が及ぼす影響〕
内蔵ダイオードＢＤへの通電による電気特性変動は、ＳｉＣ基板１１中に含まれるＢＰＤから生じていることを確認している。そして、素子に含まれるＢＰＤ密度に応じて内蔵ダイオードＢＤへの通電による電気特性の変動量（以下、通電変動量という）が変わる。

【0040】

ＳｉＣ基板１１中のＢＰＤ密度の面内分布は、ＳｉＣ基板１１となるウェハ毎に異なっている。このため、半導体回路に組み込むＳｉＣ半導体装置１０のチップをランダムに選択すると、個々のＳｉＣ半導体装置１０の通電変動量がまちまちになる。つまり、同一ストレスに対して通電変動量の増大の度合（以下、変動加速性という）にばらつきが生じるため、同じ半導体回路であっても、選択されたＳｉＣ半導体装置１０の通電変動量がまちまちになり、半導体回路の信頼性のばらつきが大きくなって、信頼性設計上問題になり得る。これに基づき、本発明者らは、ＳｉＣ半導体装置１０を用いた半導体回路の信頼性を確保するためには、ＳｉＣ半導体装置１０の変動加速性に応じて半導体回路に組み込むＳｉＣ半導体装置１０を選択することが必要であることを見出した。

【0041】

〔半導体回路の製造方法〕
以下、半導体回路の製造方法について、半導体回路に組み込むＳｉＣ半導体装置１０の製造方法と共に説明する。ただし、トレンチゲート構造のＭＯＳＦＥＴの形成等については、公知のＳｉＣ半導体製造工程により可能であるため、本明細書ではこれらの詳細を省略する。

【0042】

まず、ＳｉＣ半導体装置１０の変動加速性に応じて半導体回路に組み込むＳｉＣ半導体装置１０を選択するために、ＳｉＣ半導体装置１０の変動加速性を数値化する。

【0043】

変動加速性については、ＳｉＣ半導体装置１０の構成や使用状況によって変わり、これらを表すパラメータに基づいて変動加速性を数値化できる。具体的には、変動加速性は、ＢＰＤ密度と内蔵ダイオードＢＤへの通電時のホール密度を主要因として決まるため、これらを変動加速性に関連するパラメータとして変動加速性を数値化する。

【0044】

特に、ＢＰＤ密度と電気特性変動とが強い相関があることを確認している。ＢＰＤ密度が異なるＳｉＣ半導体装置１０に備えられたＭＯＳＦＥＴについて、所定の条件で通電を行った後でＭＯＳＦＥＴのオン抵抗Ｖｏｎの変化量ΔＶｏｎを調べると、図４に示す結果となった。

【0045】

ＢＰＤ密度は拡張して欠陥Ｄが形成されるもとになる。ＢＰＤ密度については、ＳｉＣインゴットからＳｉＣ基板１１を構成する複数のウェハの切り出したのち、切り出した複数のウェハに対してＫＯＨ（水酸化カリウム）エッチングによってエッチピットを形成し、エッチピットをカウントすることで導出可能である。また、ウェハ状のＳｉＣ基板１１に対してＸ線トポロジーやＰＬ（フォトルミネッセンス）イメージング等で画像認識し、定量化することによってもＢＰＤ密度を導出可能である。ＫＯＨエッチングの場合、ウェハ状のＳｉＣ基板１１に対して直接ＫＯＨエッチングを行う破壊検査になるため、結晶成長させたＳｉＣインゴットの成長方向の両端において切り出したウェハに対して実施する。そして、検査対象となった成長方向の両端よりも内側で切り出されるウェハについては、両端のウェハの検査結果に基づく内挿によりＢＰＤ密度を推定している。Ｘ線トポロジーやＰＬイメージング等の場合、非破壊検査となるため、ＳｉＣインゴットから切り出したウェハ状のＳｉＣ基板１１の全てに対して検査することも可能であり、精度良くＢＰＤ密度を定量化できる。

【0046】

ホール密度は、大きな値になると欠陥Ｄの拡張の要因になる。具体的には、ホール密度が所定の閾値を超えると欠陥Ｄの拡張が開始され、閾値を超えた後はホール密度の大きさに応じて変動加速性が変わる。ホール密度に影響を与える主な因子は、バッファ層１２の不純物濃度や膜厚、ＳｉＣ基板１１の不純物濃度、電流分散層１４の不純物濃度等のプロセス要因がある。イオン注入によるホールトラップ欠陥の導入などもホール密度の大きさを決める要因となる。また、ホール密度は、ＳｉＣ基板１１を構成するウェハを取り出すＳｉＣインゴットの成長方法が昇華再結晶法であるかガス成長法であるかにも依るし、ＳｉＣインゴットもしくはウェハの製造メーカにも依る。製造メーカについては、ＢＰＤ密度にも決まった傾向を有している。

【0047】

ホール密度については、ＴＣＡＤシミュレーションで導出することができる。あるいは、ホール密度自体を直接測定することはできないが、Ｓｉｍで得られるホール密度とＱｒｒには相関があることが知られており、Ｑｒｒについては測定可能であるため、Ｑｒｒを測定することでホール密度を定量化できる。ホール密度については、予めＳｉＣ半導体装置１０と同様の製造プロセスを適用した試料を製造して測定おけば、まだウェハ状のＳｉＣ基板１１に対してＭＯＳＦＥＴなどを作り込む前でも、その試料の測定値を用いることができる。

【0048】

続いて、変動加速性を表すパラメータとしてＢＰＤ密度やホール密度の少なくとも１つを用いて、各ＳｉＣ半導体装置１０の変動加速性を数値化し、それをリスト化する。例えば、ＢＰＤ密度やホール密度をパラメータとする関数式に代入することで変動加速性を数値化できる。例えば内蔵ダイオードＢＤへのストレス、つまり通電量や温度などに対する変動加速性は図５に示す関係を有する。そして、ＢＰＤ密度が小さいほど、バッファ層１２の不純物濃度や膜厚が大きいほど、電流分散層１４やＳｉＣ基板１１の不純物濃度が大きいほど、ストレスに対する変動加速性は図中矢印Ａ１に示すように小さくなる。逆に、ＢＰＤ密度が大きいほど、バッファ層１２の不純物濃度や膜厚が小さいほど、電流分散層１４やＳｉＣ基板１１の不純物濃度が小さいほど、ストレスに対する変動加速性は図中矢印Ａ２に示すように大きくなる。このような関係に基づいて、ＢＰＤ密度やホール密度をパラメータとする関数式を設定すれば、変動加速性を数値化できる。

【0049】

そして、数値化を行ったのち、例えば図６Ａに示すように各ＳｉＣ半導体装置１０のチップ番号と変動加速性を示す数値とを対応付けたリストを作成する。なお、チップ番号とは、ＳｉＣ基板１１を構成するウェハのどの位置のチップになるものかを示す番号である。

【0050】

その後、図６Ｂに示すように変動加速性を示す数値に基づいてリストのソートを行い、その上で、変動加速性の数値の大小に基づいてＳｉＣ半導体装置１０をグループ分けする。例えば、変動加速性の数値の大小の順に４グループに分ける。第１グループは数値１０００以下で変動加速性が極小、第２グループは数値３０００以下で変動加速性が小、第３グループは数値が５０００以下で変動加速性が中、第４グループは数値が５０００超えで変動加速性が大というようにグループ分けする。勿論、このときソートすることは必須では無く、各ＳｉＣ半導体装置１０のチップ番号に対応してグループ番号が設定されるだけでも良い。

【0051】

なお、ここではグループ分けする数値の閾値を１０００、３０００、５０００と複数段階設定しておいたが、この数値は任意に設定すれば良い。また、ＳｉＣ半導体装置１０の合計数に基づいて、数値が小さい順から所定割合は第１グループ、次の数値が小さい順から所定割合は第２グループ、さらに次に数値が小さい順から所定割合は第３グループ、残りを第４グループというようにグループ分けしても良い。このときの各グループの割合については一定としても良いし、異なる割合としても良い。また、グループ数についても、４グループではなく、３グループなど他の数としても良い。

【0052】

このようにしてグループ分けを行っておく。そして、ウェハ状態のＳｉＣ基板１１に対して半導体製造プロセスを実施することでＭＯＳＦＥＴなどを構成する各部を作り込み、ダイシングカットすることでチップ単位に個片化されたＳｉＣ半導体装置１０を製造する。そして、グループ分けされたリストを基に、半導体回路を製造する際に用いるＳｉＣ半導体装置１０を選択する。

【0053】

具体的には、半導体回路中におけるＭＯＳＦＥＴの接続形態に応じてＳｉＣ半導体装置１０を選択している。

【0054】

例えば、近年進められている大電流化の実現のために、図７に示す半導体回路のように、複数のＳｉＣ半導体装置１０に備えられたＭＯＳＦＥＴ３１ａ、３２ａを並列接続して負荷３３の駆動回路などとする場合がある。なお、各ＭＯＳＦＥＴ３１ａ、３２ａに並列に接続されているのは内蔵ダイオード３１ｂ、３２ｂである。

【0055】

このような場合には、変動加速性の大きなＳｉＣ半導体装置１０のみで半導体回路が構成されないように、他のグループよりも変動加速性の数値が小さなグループから少なくとも１つを選択する。すなわち、変動加速性が小さなもの同士、もしくは小さなものと大きなものを組み合わせてＳｉＣ半導体装置１０が選択されるようにし、変動加速性が大きなＳｉＣ半導体装置１０のみが選択されないようにする。上記のように４グループにグループ分けしている場合であれば、すべてのＳｉＣ半導体装置１０が変動加速性の数値が最も大きい第４グループのみから選択されるという状態にならないようにする。

【0056】

また、図８に示す三相モータ４０の駆動などに用いるインバータ５０を構成する半導体回路では、各相においてスイッチング素子が直列接続される。具体的には、ＵＶＷ相それぞれの上アーム５１、５３、５５と下アーム５２、５４、５６のスイッチング素子として複数のＳｉＣ半導体装置１０に備えられたＭＯＳＦＥＴ５１ａ～５６ａが適用され、各相においてＭＯＳＦＥＴ５１ａ～５６ａが直列接続される。なお、各ＭＯＳＦＥＴ５１ａ～５６ａに並列に接続されているのは内蔵ダイオード５１ｂ～５６ｂである。

【0057】

このように複数のＳｉＣ半導体装置１０のＭＯＳＦＥＴを直列接続する場合には、変動加速性が近いＳｉＣ半導体装置１０同士が選択されるようにする。例えば、グループ分けされた各グループの中で同じグループ同士、もしくは隣のグループまでが選択範囲となるようにし、離れたグループのＳｉＣ半導体装置１０が選択されないようにする。上記のように４グループにグループ分けしている場合であれば、すべてのＳｉＣ半導体装置１０が第４グループのみから選択されるか、第１グループと第２グループのように隣り合うグループから選択されるようにする。そして、第１グループと第４グループのように離れたグループから選択されないようにする。

【0058】

ここで、ＳｉＣ半導体装置１０におけるＢＰＤ密度の分布や、ＢＰＤ密度を考慮に入れずにランダムに２つのＳｉＣ半導体装置１０を選択して半導体回路に組み込んだ場合の影響について説明する。

【0059】

結晶成長させたＳｉＣインゴットをスライスしてＳｉＣ基板１１を構成する６インチウェハを作成し、その中から９枚を抽出してＢＰＤ密度の面内分布を調べ、その面内分布を示すマップを作成した。図９は、その結果を示している。この図では、ＢＰＤ密度が濃淡で示されており、ＢＰＤ密度が高いほど濃いハッチング表示になっている。この図に示されるように、同じインゴットから切り出したウェハであってもＢＰＤ密度の面内分布が異なっている。そして、概ねウェハ中心位置ではＢＰＤ密度が低くなっているが、ウェハ外縁位置ではＢＰＤ密度が高くなっているものと、それほど高くなっていないものがあり、まちまちになっている。

【0060】

また、抽出した９枚のウェハを９ｍｍ□にダイシングしてチップ化すると２０１６チップ得られる。その各チップのＢＰＤ密度を調べてヒストグラムにしたところ、図１０の結果が得られた。この図に示されるように、ＢＰＤ密度が０に近いものの度数が高く、ＢＰＤ密度が高くなるほど度数が低くなっている。つまり、ＢＰＤ密度が低いものが多数を占めているが、ＢＰＤ密度が高いものも含まれていることを示している。

【0061】

したがって、変動加速性を考慮に入れることなくランダムに２つのＳｉＣ半導体装置１０を選択した場合、変動加速性に規則性がないＳｉＣ半導体装置１０が選択されることになる。具体的には、２つのＳｉＣ半導体装置１０それぞれにおけるＳｉＣ基板１１のＢＰＤ密度を調べ、横軸をそのうちの一方のＢＰＤ密度ＢＰＤ１とし、縦軸をもう一方のＢＰＤ密度ＢＰＤ２としてプロットすると、図１１に示すようにランダムなプロットになる。

【0062】

図１１に示されるようにランダムに２つのＳｉＣ半導体装置１０が選択された場合、それが組み込まれた半導体回路は以下のような影響を及ぼし得る。

【0063】

例えば、図７に示した半導体回路のように、２つのＳｉＣ半導体装置１０が並列接続される接続形態の場合を考えてみる。このような接続形態において、両方のＳｉＣ半導体装置１０が共にＢＰＤ密度の高いものであったとする。この場合、一方のＳｉＣ半導体装置１０で電気特性変動が生じると、他方のＳｉＣ半導体装置１０に電流集中が生じる。これにより、今度は他方のＳｉＣ半導体装置１０が電気特性変動を来すことになり、一方のＳｉＣ半導体装置１０に電流集中が生じるということが繰り返され、場合によっては素子破壊が生じてしまう。

【0064】

これに対して、２つのＳｉＣ半導体装置１０が共にＢＰＤ密度の低いものであれば、いずれのＳｉＣ半導体装置１０も電気特性変動が生じにくいため、上記の問題は発生し難い。また、２つのＳｉＣ半導体装置１０のいずれか一方について、ＢＰＤ密度が高くて電気特性変動が生じたとしても、もう一方についてＢＰＤ密度が低くて電気特性変動が生じないため、この場合にも２つのＳｉＣ半導体装置１０で電気特性変動を繰り返すことはない。

【0065】

これらを纏めると、図１１に示した２つのＳｉＣ半導体装置１０のＢＰＤ密度のプロットについて、図１２のように概略４つに区画される。図１２の左下の区画Ｒ１のように２つのＳｉＣ半導体装置１０のＢＰＤ密度が共に低い場合には、半導体回路の電気特性変動が小さく、２つのＳｉＣ半導体装置１０の間での電気特性変動の仕方のアンバランス度合も小さい。図１２の左上の区画Ｒ２や右下の区画Ｒ３のように２つのＳｉＣ半導体装置１０の一方はＢＰＤ密度が低く、他方はＢＰＤ密度が高い場合には、電気特性変動のアンバランス度合はやや大きいものの、電気特性変動が繰り返されないため、半導体回路としての電気特性変動は小さい。図１２の右上の区画Ｒ４のように２つのＳｉＣ半導体装置１０の両方ともＢＰＤ密度が高い場合には、電気特性変動のアンバランス度合が大きいし、電気特性変動が繰り返されるため、半導体回路としての電気特性変動が大きくなる。

【0066】

したがって、２つのＳｉＣ半導体装置１０を並列接続する接続形態の場合には、図１３に示すように、両方のＢＰＤ密度が小さいか、一方のＢＰＤ密度が小さいという組み合わせでＳｉＣ半導体装置１０が選択されるようにすることで電気特性変動を抑制できる。このことから、上記したように、複数のＳｉＣ半導体装置１０を並列接続する場合には、リスト化したグループの中から変動加速性が小さなもの同士、もしくは小さなものと大きなものを組み合わせてＳｉＣ半導体装置１０が選択されるようにする。これにより、半導体回路を構成するＳｉＣ半導体装置１０の電気特性変動を抑制できる。

【0067】

一方、２つのＳｉＣ半導体装置１０を直列接続する接続形態の場合、同じ電流が流れることになるため、２つのＳｉＣ半導体装置１０についてＢＰＤ密度が大小にかかわらず近い密度に揃っているのが好ましい。例えば、図８に示すインバータを構成する半導体回路の場合、上アームと下アームの電気特性がずれないようにする方が良い。

【0068】

したがって、２つのＳｉＣ半導体装置１０を直列接続する接続形態の場合には、図１４に示すように、両方のＢＰＤ密度が大小にかかわらず近似している組み合わせでＳｉＣ半導体装置１０が選択されるようにする。これにより、２つのＳｉＣ半導体装置１０の間の電気特性がずれることを抑制できる。このように、複数のＳｉＣ半導体装置１０を直列接続する場合、リスト化したグループのうち変動加速性が近いグループからＳｉＣ半導体装置１０が選択されるようにすれば、半導体回路を構成する複数のＳｉＣ半導体装置１０の間での電気特性変動のずれを抑制できる。

【0069】

このようにして、製造する半導体回路の接続形態に対応したＳｉＣ半導体装置１０が選択されると、選択されたチップ番号のＳｉＣ半導体装置１０のチップをピックアップし、それを組み込むようにして半導体回路を形成する。例えば、図８に示すインバータを構成する半導体回路を備えたモジュールであれば、ＵＶＷ各相の組み合わせとして直列接続される上アームと下アームについて、同じグループ同士のＳｉＣ半導体装置１０が組み込まれた半導体回路とされる。

【0070】

以上説明したように、本実施形態では、変動加速性を表すパラメータに基づいて半導体回路に組み込むＳｉＣ半導体装置１０を選択している。これにより、ランダムにＳｉＣ半導体装置１０を選択する場合と比較して、ＳｉＣ半導体装置１０の内蔵ダイオードＢＤへのストレスが掛った場合のＳｉＣ半導体装置１０の電気特性変動を抑制することが可能となる。

【0071】

また、本実施形態の半導体回路の製造方法によれば、以下の効果を奏することもできる。

【0072】

（１）複数のＳｉＣ半導体装置１０を並列接続する接続形態の場合には、少なくとも１つについてＢＰＤ密度が小さいＳｉＣ半導体装置１０が選択されるようにしている。これにより、電気特性変動を抑制できる。

【0073】

（２）複数のＳｉＣ半導体装置１０を直列接続する接続形態の場合には、各ＳｉＣ半導体装置１０のＢＰＤ密度が大小にかかわらず近似している組み合わせでＳｉＣ半導体装置１０が選択されるようにしている。これにより、複数のＳｉＣ半導体装置１０の間の電気特性がずれることを抑制できる。

【0074】

（他の実施形態）
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらの一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

【0075】

上記実施形態では、ＳｉＣ半導体装置１０の構成例の一例を示したが、異なる構成とされていても良い。例えば、ＳｉＣ半導体装置１０を低濃度層１３の上にｎ型のＪＦＥＴ部やｐ型の電界抑制層が備えられたものとしても良い。ＪＦＥＴ部および電界抑制層は、例えば、それぞれＸ軸方向に沿って延設されると共に、Ｙ軸方向において交互に繰り返し並べて配置された線状部分を有した構造とされる。また、バッファ層１２の有無については適宜選択できる。そして、半導体回路に組み込まれる複数のＳｉＣ半導体装置１０を選択する際に、バッファ層１２を備えたＳｉＣ半導体装置１０とバッファ層１２を備えていないＳｉＣ半導体装置１０の両方から選択されるようにしても良い。

【0076】

さらに、上記実施形態では、スイッチング素子としてＭＯＳＦＥＴが備えられたＳｉＣ半導体装置１０を例に挙げて説明したが、ＭＯＳＦＥＴ以外のスイッチング素子、例えばＩＧＢＴであっても良い。

【0077】

なお、上記各実施形態において、実施形態を構成する要素は、特に必須であると明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、上記各実施形態において、実施形態の構成要素の個数、数値、量、範囲等の数値が言及されている場合、特に必須であると明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではない。また、上記各実施形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に特定の形状、位置関係等に限定される場合等を除き、その形状、位置関係等に限定されるものではない。

【符号の説明】

【0078】

１０…ＳｉＣ半導体装置、１０ａ…一面、１０ｂ…他面、１１…ＳｉＣ基板、１２…バッファ層、１３…低濃度層、１４…電流分散層、１５…ディープ層、１６…ベース層、１７…ソース領域、１８…コンタクト領域、１９…トレンチ、２０…ゲート絶縁膜、２１…ゲート電極、２２…層間絶縁膜、２３…ソース電極、２３ａ、２３ｂ…コンタクトホール、２４…ドレイン電極、２５ａ…コンタクトホール、３１ａ、３２ａ、５１ａ～５６ａ…ＭＯＳＦＥＴ、３１ｂ、３２ｂ、５１ｂ～５６ｂ、ＢＤ…内蔵ダイオード、３３…負荷、４０…三相モータ、５０…インバータ、５１、５３、５５…上アーム、５２、５４、５６…下アーム

【図1】

【図2】

【図3】

【図4】

【図5】

【図6A】

【図6B】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】