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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024165075
(43)【公開日】2024-11-28
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 25/00 20060101AFI20241121BHJP
H03F 1/42 20060101ALI20241121BHJP
H03F 3/24 20060101ALI20241121BHJP
H03F 1/02 20060101ALI20241121BHJP
H01P 5/08 20060101ALI20241121BHJP
【ＦＩ】
H01L25/00 B
H03F1/42
H03F3/24
H03F1/02 188
H01P5/08 L
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2023080916
(22)【出願日】2023-05-16
(71)【出願人】
【識別番号】000002130
【氏名又は名称】住友電気工業株式会社
(74)【代理人】
【識別番号】110004370
【氏名又は名称】弁理士法人片山特許事務所
(72)【発明者】
【氏名】辻 晴寿
【テーマコード（参考）】
5J500
【Ｆターム（参考）】
5J500AA04
5J500AA41
5J500AC14
5J500AC56
5J500AC62
5J500AC75
5J500AC92
5J500AF16
5J500AF20
5J500AH09
5J500AH10
5J500AH12
5J500AH29
5J500AH33
5J500AK29
5J500AK42
5J500AK46
5J500AK66
5J500AK68
5J500AS14
5J500AT01
5J500AT05
5J500LV08
(57)【要約】
【課題】小型化可能な半導体装置を提供する。
【解決手段】半導体装置は、高周波信号が入力または出力する信号端子と、基準電位が供給される、上面が導電性であるベース５５と、ベース上に搭載され、上面に設けられた信号パッドを有する半導体チップ２５と、ベース上に搭載され、基板３１と、基板の上面に設けられた第１導電体パターン３２と、を備える配線部品３４と、ベース上に搭載され、誘電体基板３５と、誘電体基板の上面に設けられた第２導電体パターン３６と、誘電体基板の上面に設けられ第２導電体パターンと分離された第３導電体パターン３７と、を備える容量性部品３９と、信号パッドと第１導電体パターンとを電気的に接続する第１ボンディングワイヤ４１と、第１導電体パターンと第２導電体パターンとを電気的に接続する第２ボンディングワイヤ４２と、第１導電体パターンと信号端子とを電気的に接続する第３ボンディングワイヤ４３と、信号端子と第３導電体パターンとを電気的に接続する第４ボンディングワイヤ４４と、を備える。
【選択図】図２
【解決手段】半導体装置は、高周波信号が入力または出力する信号端子と、基準電位が供給される、上面が導電性であるベース５５と、ベース上に搭載され、上面に設けられた信号パッドを有する半導体チップ２５と、ベース上に搭載され、基板３１と、基板の上面に設けられた第１導電体パターン３２と、を備える配線部品３４と、ベース上に搭載され、誘電体基板３５と、誘電体基板の上面に設けられた第２導電体パターン３６と、誘電体基板の上面に設けられ第２導電体パターンと分離された第３導電体パターン３７と、を備える容量性部品３９と、信号パッドと第１導電体パターンとを電気的に接続する第１ボンディングワイヤ４１と、第１導電体パターンと第２導電体パターンとを電気的に接続する第２ボンディングワイヤ４２と、第１導電体パターンと信号端子とを電気的に接続する第３ボンディングワイヤ４３と、信号端子と第３導電体パターンとを電気的に接続する第４ボンディングワイヤ４４と、を備える。
【選択図】図２
【特許請求の範囲】
【請求項1】
高周波信号が入力または出力する信号端子と、
基準電位が供給される、上面が導電性であるベースと、
前記ベース上に搭載され、上面に設けられた信号パッドを有する半導体チップと、
前記ベース上に搭載され、基板と、前記基板の上面に設けられた第１導電体パターンと、を備える配線部品と、
前記ベース上に搭載され、誘電体基板と、前記誘電体基板の上面に設けられた第２導電体パターンと、前記誘電体基板の上面に設けられ前記第２導電体パターンと分離された第３導電体パターンと、を備える容量性部品と、
前記信号パッドと前記第１導電体パターンとを電気的に接続する第１ボンディングワイヤと、
前記第１導電体パターンと前記第２導電体パターンとを電気的に接続する第２ボンディングワイヤと、
前記第１導電体パターンと前記信号端子とを電気的に接続する第３ボンディングワイヤと、
前記信号端子と前記第３導電体パターンとを電気的に接続する第４ボンディングワイヤと、
を備える半導体装置。
基準電位が供給される、上面が導電性であるベースと、
前記ベース上に搭載され、上面に設けられた信号パッドを有する半導体チップと、
前記ベース上に搭載され、基板と、前記基板の上面に設けられた第１導電体パターンと、を備える配線部品と、
前記ベース上に搭載され、誘電体基板と、前記誘電体基板の上面に設けられた第２導電体パターンと、前記誘電体基板の上面に設けられ前記第２導電体パターンと分離された第３導電体パターンと、を備える容量性部品と、
前記信号パッドと前記第１導電体パターンとを電気的に接続する第１ボンディングワイヤと、
前記第１導電体パターンと前記第２導電体パターンとを電気的に接続する第２ボンディングワイヤと、
前記第１導電体パターンと前記信号端子とを電気的に接続する第３ボンディングワイヤと、
前記信号端子と前記第３導電体パターンとを電気的に接続する第４ボンディングワイヤと、
を備える半導体装置。
【請求項2】
前記誘電体基板、前記第２導電体パターンおよび前記ベースは第１キャパシタを形成し、
前記誘電体基板、前記第３導電体パターンおよび前記ベースは第２キャパシタを形成する請求項１に記載の半導体装置。
前記誘電体基板、前記第３導電体パターンおよび前記ベースは第２キャパシタを形成する請求項１に記載の半導体装置。
【請求項3】
前記第２導電体パターンの面積は、前記第３導電体パターンの面積より大きい請求項２に記載の半導体装置。
【請求項4】
前記第１ボンディングワイヤ、前記第２ボンディングワイヤおよび前記第１キャパシタは、ハイパス回路を形成し、
前記第３ボンディングワイヤ、前記第４ボンディングワイヤおよび前記第２キャパシタはローパス回路を形成する請求項３に記載の半導体装置。
前記第３ボンディングワイヤ、前記第４ボンディングワイヤおよび前記第２キャパシタはローパス回路を形成する請求項３に記載の半導体装置。
【請求項5】
前記第１導電体パターンは、前記第１ボンディングワイヤおよび前記第３ボンディングワイヤが接合するベタパターンと、前記ベタパターンのうち前記半導体チップに近い端部に接続し、前記容量性部品の方に延伸する線路パターンと、を有し、前記第２ボンディングワイヤは、前記線路パターンのうち前記容量性部品に近い端部に接合する請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項6】
前記第３ボンディングワイヤの本数は前記第４ボンディングワイヤの本数より多い請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項7】
前記第２導電体パターンは、前記誘電体基板の上面に複数設けられ、
前記複数の第２導電体パターンにそれぞれ接続される複数の前記第２ボンディングワイヤは、前記第３ボンディングワイヤを挟むように設けられている請求項１から請求項４のいずれか一項に記載の半導体装置。
前記複数の第２導電体パターンにそれぞれ接続される複数の前記第２ボンディングワイヤは、前記第３ボンディングワイヤを挟むように設けられている請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項8】
前記第１ボンディングワイヤは複数設けられ、
１個の前記第１導電体パターンに接続される前記複数の第１ボンディングワイヤのうち前記第１ボンディングワイヤの配列方向における端部に位置する第１ボンディングワイヤは、前記複数の第１ボンディングワイヤのうち前記配列方向における中央部に位置する第１ボンディングワイヤより長い請求項７に記載の半導体装置。
１個の前記第１導電体パターンに接続される前記複数の第１ボンディングワイヤのうち前記第１ボンディングワイヤの配列方向における端部に位置する第１ボンディングワイヤは、前記複数の第１ボンディングワイヤのうち前記配列方向における中央部に位置する第１ボンディングワイヤより長い請求項７に記載の半導体装置。
【請求項9】
前記第３導電体パターンは、前記誘電体基板の上面に複数設けられ、
前記複数の第３導電体パターンにそれぞれ接続される複数の前記第４ボンディングワイヤは、前記第３ボンディングワイヤを挟むように設けられている請求項１から請求項４のいずれか一項に記載の半導体装置。
前記複数の第３導電体パターンにそれぞれ接続される複数の前記第４ボンディングワイヤは、前記第３ボンディングワイヤを挟むように設けられている請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項10】
前記第１導電体パターンは、前記基板の上面に前記半導体チップと前記配線部品の配列方向に交差する方向に複数設けられている請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項11】
前記半導体チップは、トランジスタを備え、前記信号端子は、前記高周波信号を出力する請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項12】
前記トランジスタは、ドハティ増幅器のメインアンプである請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
半導体チップと、半導体チップと外部回路とのインピーダンスを整合させるための整合回路と、をベース上に実装することが知られている（例えば特許文献１）。整合回路には、ベース上に実装される容量性部品、配線部品およびボンディングワイヤが用いられる
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１４－９６４９７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
整合回路として、ハイパス回路とローパス回路を用いることが考えられる。この場合、ベース上に実装する部品点数が多くなり、大型化してしまう。
【0005】
本開示は、上記課題に鑑みなされたものであり、小型化可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示の一実施形態は、高周波信号が入力または出力する信号端子と、基準電位が供給される、上面が導電性であるベースと、前記ベース上に搭載され、上面に設けられた信号パッドを有する半導体チップと、前記ベース上に搭載され、基板と、前記基板の上面に設けられた第１導電体パターンと、を備える配線部品と、前記ベース上に搭載され、誘電体基板と、前記誘電体基板の上面に設けられた第２導電体パターンと、前記誘電体基板の上面に設けられ前記第２導電体パターンと分離された第３導電体パターンと、を備える容量性部品と、前記信号パッドと前記第１導電体パターンとを電気的に接続する第１ボンディングワイヤと、前記第１導電体パターンと前記第２導電体パターンとを電気的に接続する第２ボンディングワイヤと、前記第１導電体パターンと前記信号端子とを電気的に接続する第３ボンディングワイヤと、前記信号端子と前記第３導電体パターンとを電気的に接続する第４ボンディングワイヤと、を備える半導体装置である。
【発明の効果】
【0007】
本開示によれば、小型化可能な半導体装置を提供することができる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
［本開示の実施形態の説明］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、高周波信号が入力または出力する信号端子と、基準電位が供給される、上面が導電性であるベースと、前記ベース上に搭載され、上面に設けられた信号パッドを有する半導体チップと、前記ベース上に搭載され、基板と、前記基板の上面に設けられた第１導電体パターンと、を備える配線部品と、前記ベース上に搭載され、誘電体基板と、前記誘電体基板の上面に設けられた第２導電体パターンと、前記誘電体基板の上面に設けられ前記第２導電体パターンと分離された第３導電体パターンと、を備える容量性部品と、前記信号パッドと前記第１導電体パターンとを電気的に接続する第１ボンディングワイヤと、前記第１導電体パターンと前記第２導電体パターンとを電気的に接続する第２ボンディングワイヤと、前記第１導電体パターンと前記信号端子とを電気的に接続する第３ボンディングワイヤと、前記信号端子と前記第３導電体パターンとを電気的に接続する第４ボンディングワイヤと、を備える半導体装置である。これにより、第２導電体パターンと第３導電体パターンを同じ誘電体基板の上面に設けることができる。よって、容量性部品の個数を減らすことができ、半導体装置を小型化できる。
（２）上記（１）において、前記誘電体基板、前記第２導電体パターンおよび前記ベースは第１キャパシタを形成し、前記誘電体基板、前記第３導電体パターンおよび前記ベースは第２キャパシタを形成してもよい。これにより、第１キャパシタと第２キャパシタとを同じ容量性部品に設けることができる。
（３）上記（２）において、前記第２導電体パターンの面積は、前記第３導電体パターンの面積より大きくてもよい。これにより、第１キャパシタのキャパシタンスを第２キャパシタのキャパシタンスより大きくできる。
（４）上記（３）において、前記第１ボンディングワイヤ、前記第２ボンディングワイヤおよび前記第１キャパシタは、ハイパス回路を形成し、前記第３ボンディングワイヤ、前記第４ボンディングワイヤおよび前記第２キャパシタはローパス回路を形成してもよい。これにより、配線部品と容量性部品とを用いハイパス回路とローパス回路とを実現できる。
（５）上記（１）から（４）のいずれかにおいて、前記第１導電体パターンは、前記第１ボンディングワイヤおよび前記第３ボンディングワイヤが接合するベタパターンと、前記ベタパターンのうち前記半導体チップに近い端部に接続し、前記容量性部品の方に延伸する線路パターンと、を有し、前記第２ボンディングワイヤは、前記線路パターンのうち前記容量性部品に近い端部に接合してもよい。これにより、ボンディングワイヤの一部の代わりに線路パターンを用いることができる。よって、ボンディングワイヤの溶断または焼失を抑制できる。
（６）上記（１）から（５）のいずれかにおいて、前記第３ボンディングワイヤの本数は前記第４ボンディングワイヤの本数より多くてもよい。これにより、第３ボンディングワイヤの溶断または焼失を抑制できる。
（７）上記（１）から（６）のいずれかにおいて、前記第２導電体パターンは、前記誘電体基板の上面に複数設けられ、前記複数の第２導電体パターンにそれぞれ接続される複数の前記第２ボンディングワイヤは、前記第３ボンディングワイヤを挟むように設けられていてもよい。これにより、特性を均一化できる。
（８）上記（７）において、前記第１ボンディングワイヤは複数設けられ、１個の前記第１導電体パターンに接続される前記複数の第１ボンディングワイヤのうち前記第１ボンディングワイヤの配列方向における端部に位置する第１ボンディングワイヤは、前記複数の第１ボンディングワイヤのうち前記配列方向における中央部に位置する第１ボンディングワイヤより長くてもよい。これにより、特性を均一化できる。
（９）上記（１）から（８）のいずれかにおいて、前記第３導電体パターンは、前記誘電体基板の上面に複数設けられ、前記複数の第３導電体パターンにそれぞれ接続される複数の前記第４ボンディングワイヤは、前記第３ボンディングワイヤを挟むように設けられていてもよい。これにより、特性を均一化できる。
（１０）上記（１）から（９）のいずれかにおいて、前記第１導電体パターンは、前記基板の上面に前記半導体チップと前記配線部品の配列方向に交差する方向に複数設けられていてもよい。これにより、特性を均一化できる。
（１１）上記（１）から（１０）のいずれかにおいて、前記半導体チップは、トランジスタを備え、前記信号端子は、前記高周波信号を出力してもよい。これにより、トランジスタから出力される信号によりボンディングワイヤが溶断または焼失することを抑制できる。
（１２）上記（１１）において、前記トランジスタは、ドハティ増幅器のメインアンプであってもよい。これにより、ドハティ増幅器を広帯域化し、かつ小型化が可能となる。
［本開示の実施形態の詳細］
本開示の実施形態にかかる半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、高周波信号が入力または出力する信号端子と、基準電位が供給される、上面が導電性であるベースと、前記ベース上に搭載され、上面に設けられた信号パッドを有する半導体チップと、前記ベース上に搭載され、基板と、前記基板の上面に設けられた第１導電体パターンと、を備える配線部品と、前記ベース上に搭載され、誘電体基板と、前記誘電体基板の上面に設けられた第２導電体パターンと、前記誘電体基板の上面に設けられ前記第２導電体パターンと分離された第３導電体パターンと、を備える容量性部品と、前記信号パッドと前記第１導電体パターンとを電気的に接続する第１ボンディングワイヤと、前記第１導電体パターンと前記第２導電体パターンとを電気的に接続する第２ボンディングワイヤと、前記第１導電体パターンと前記信号端子とを電気的に接続する第３ボンディングワイヤと、前記信号端子と前記第３導電体パターンとを電気的に接続する第４ボンディングワイヤと、を備える半導体装置である。これにより、第２導電体パターンと第３導電体パターンを同じ誘電体基板の上面に設けることができる。よって、容量性部品の個数を減らすことができ、半導体装置を小型化できる。
（２）上記（１）において、前記誘電体基板、前記第２導電体パターンおよび前記ベースは第１キャパシタを形成し、前記誘電体基板、前記第３導電体パターンおよび前記ベースは第２キャパシタを形成してもよい。これにより、第１キャパシタと第２キャパシタとを同じ容量性部品に設けることができる。
（３）上記（２）において、前記第２導電体パターンの面積は、前記第３導電体パターンの面積より大きくてもよい。これにより、第１キャパシタのキャパシタンスを第２キャパシタのキャパシタンスより大きくできる。
（４）上記（３）において、前記第１ボンディングワイヤ、前記第２ボンディングワイヤおよび前記第１キャパシタは、ハイパス回路を形成し、前記第３ボンディングワイヤ、前記第４ボンディングワイヤおよび前記第２キャパシタはローパス回路を形成してもよい。これにより、配線部品と容量性部品とを用いハイパス回路とローパス回路とを実現できる。
（５）上記（１）から（４）のいずれかにおいて、前記第１導電体パターンは、前記第１ボンディングワイヤおよび前記第３ボンディングワイヤが接合するベタパターンと、前記ベタパターンのうち前記半導体チップに近い端部に接続し、前記容量性部品の方に延伸する線路パターンと、を有し、前記第２ボンディングワイヤは、前記線路パターンのうち前記容量性部品に近い端部に接合してもよい。これにより、ボンディングワイヤの一部の代わりに線路パターンを用いることができる。よって、ボンディングワイヤの溶断または焼失を抑制できる。
（６）上記（１）から（５）のいずれかにおいて、前記第３ボンディングワイヤの本数は前記第４ボンディングワイヤの本数より多くてもよい。これにより、第３ボンディングワイヤの溶断または焼失を抑制できる。
（７）上記（１）から（６）のいずれかにおいて、前記第２導電体パターンは、前記誘電体基板の上面に複数設けられ、前記複数の第２導電体パターンにそれぞれ接続される複数の前記第２ボンディングワイヤは、前記第３ボンディングワイヤを挟むように設けられていてもよい。これにより、特性を均一化できる。
（８）上記（７）において、前記第１ボンディングワイヤは複数設けられ、１個の前記第１導電体パターンに接続される前記複数の第１ボンディングワイヤのうち前記第１ボンディングワイヤの配列方向における端部に位置する第１ボンディングワイヤは、前記複数の第１ボンディングワイヤのうち前記配列方向における中央部に位置する第１ボンディングワイヤより長くてもよい。これにより、特性を均一化できる。
（９）上記（１）から（８）のいずれかにおいて、前記第３導電体パターンは、前記誘電体基板の上面に複数設けられ、前記複数の第３導電体パターンにそれぞれ接続される複数の前記第４ボンディングワイヤは、前記第３ボンディングワイヤを挟むように設けられていてもよい。これにより、特性を均一化できる。
（１０）上記（１）から（９）のいずれかにおいて、前記第１導電体パターンは、前記基板の上面に前記半導体チップと前記配線部品の配列方向に交差する方向に複数設けられていてもよい。これにより、特性を均一化できる。
（１１）上記（１）から（１０）のいずれかにおいて、前記半導体チップは、トランジスタを備え、前記信号端子は、前記高周波信号を出力してもよい。これにより、トランジスタから出力される信号によりボンディングワイヤが溶断または焼失することを抑制できる。
（１２）上記（１１）において、前記トランジスタは、ドハティ増幅器のメインアンプであってもよい。これにより、ドハティ増幅器を広帯域化し、かつ小型化が可能となる。
［本開示の実施形態の詳細］
本開示の実施形態にかかる半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0010】
［実施例１］
図１は、実施例１に係る半導体装置の回路図である。図１に示すように、半導体装置１００は、トランジスタ２０、整合回路１４を備えている。整合回路１４は、ハイパス回路１２およびローパス回路１３を備えている。トランジスタ２０は、例えばＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、ＧａＮ ＨＥＭＴ（Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）またはＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）である。トランジスタ２０のソースＳはグランドに電気的に接続され、短絡されている。ゲートＧは、入力端子Ｔｉｎに電気的に接続され、短絡されている。ドレインＤは、整合回路１４を介し出力端子Ｔｏｕｔに電気的に接続されている。
図１は、実施例１に係る半導体装置の回路図である。図１に示すように、半導体装置１００は、トランジスタ２０、整合回路１４を備えている。整合回路１４は、ハイパス回路１２およびローパス回路１３を備えている。トランジスタ２０は、例えばＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、ＧａＮ ＨＥＭＴ（Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）またはＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）である。トランジスタ２０のソースＳはグランドに電気的に接続され、短絡されている。ゲートＧは、入力端子Ｔｉｎに電気的に接続され、短絡されている。ドレインＤは、整合回路１４を介し出力端子Ｔｏｕｔに電気的に接続されている。
【0011】
ハイパス回路１２は、インダクタＬ１、伝送線路Ｍ１、インダクタＬ２およびキャパシタＣ１を備えている。インダクタＬ１は、ドレインＤとノードＮ１との間に直列接続されている。伝送線路Ｍ１、インダクタＬ２およびキャパシタＣ１は、ノードＮ１とグランド（すなわち基準電位）との間に直列接続されている。ハイパス回路１２として機能するため、伝送線路Ｍ１およびインダクタＬ２の合計のインダクタンスは、インダクタＬ１のインダクタンスより大きい。キャパシタＣ１はＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）カット用のキャパシタである。キャパシタＣ１は、動作帯域において伝送線路Ｍ１およびインダクタＬ２のインピーダンスにあまり影響しないように、大きなキャパシタンスを有する。
【0012】
ローパス回路１３は、伝送線路Ｍ２、インダクタＬ３、Ｌ４およびキャパシタＣ２を備えている。伝送線路Ｍ２とインダクタＬ３とは、ノードＮ１とＮ２との間に直列接続されている。インダクタＬ４とキャパシタＣ２は、ノードＮ２とグランドとの間に直列接続されている。ローパス回路１３として機能するため、伝送線路Ｍ２およびインダクタＬ３の合計のインダクタンスは、インダクタＬ４のインダクタンスより大きい。ローパス回路１３として機能するため、キャパシタＣ２は、小さなキャパシタンスを有する。キャパシタＣ２のキャパシタンスはキャパシタＣ１のキャパシタンスより小さい。
【0013】
トランジスタ２０は、入力端子Ｔｉｎに入力された高周波信号を増幅する。増幅された高周波信号は、整合回路１４を介し出力端子Ｔｏｕｔに出力される。整合回路１４は、ドレインＤから整合回路１４を見たインピーダンスを、整合回路１４から出力端子Ｔｏｕｔを見たインピーダンスに整合させる。半導体装置１００が移動体通信の基地局に用いられる場合、高周波信号の周波数は例えば０．５ＧＨｚ以上かつ１０ＧＨｚ以下である。
【0014】
図２は、実施例１に係る半導体装置の平面図である。図３から図５は、図２のそれぞれＡ－Ａ断面図、Ｂ－Ｂ断面図およびＣ－Ｃ断面図である。ベース５５の上面の法線方向をＺ方向、入力リード５１から出力リード５０の方向をＸ方向、Ｘ方向およびＺ方向に直交する方向をＹ方向とする。
【0015】
図２から図５に示すように、実施例１の半導体装置１００では、ベース５５上に、半導体チップ２５、配線部品３４、容量性部品３９および支持体５６および５７が搭載されている。ベース５５は、例えば銅とモリブデンの積層基板等の導電体基板、または、ＦＲ－４（Ｆｌａｍｅ Ｒｅｔａｒｄａｎｔ Ｔｙｐｅ ４）等の樹脂またはセラミックからなる絶縁基板であり、ベース５５の上面は銅層等の導電体層である。このように、ベース５５は、少なくとも上面が導電体であればよい。ベース５５には、グランド電位等の基準電位が供給される。
【0016】
支持体５６は、ベース５５のＸ方向における＋端に設けられ、支持体５７は、ベース５５のＸ方向における－端に設けられている。支持体５６および５７は、半導体チップ２５、配線部品３４および容量性部品３９を囲む枠体として一体に設けられていてもよい。支持体５６および５７上には、それぞれ出力リード５０の一部および入力リード５１の一部が接合されている。入力リード５１および出力リード５０は、各々一体として同じ金属層または金属板により形成されていてもよい。入力リード５１および出力リード５０は、それぞれ支持体５６および５７上に設けられた金属層上に棒状のリードが接合されていてもよい。支持体５６および５７は、例えばＦＲ－４等の樹脂またはセラミックからなる誘電体層である。入力リード５１および出力リード５０は、例えば銅等の金属層または金属板である。支持体５６および５７と、出力リード５０および入力リード５１とは、例えば樹脂接着剤または金属接合層等の接合層５３によりそれぞれ接合されている。
【0017】
半導体チップ２５、配線部品３４および容量性部品３９は、入力リード５１と出力リード５０との間において、Ｘ方向に配列されている。半導体チップ２５は、半導体基板２１、半導体基板２１の上面に設けられたパッド２２および２３、並びに半導体基板２１の下面に形成された導電体パターン２４を備えている。パッド２２、２３および導電体パターン２４はそれぞれゲート電極、ドレイン電極およびソース電極であり、パッド２２および２３はそれぞれ入力パッドおよび出力パッドである。パッド２２および２３は、Ｙ方向に延伸し、パッド２２はパッド２３より入力リード５１に近い。パッド２２および２３は各々複数設けられていてもよい。トランジスタ２０は、複数の単位トランジスタ２０ａから２０ｃを備えている。単位トランジスタ２０ａから２０ｃは、パッド２２と２３との間において並列接続されている。単位トランジスタ２０ａから２０ｃは、Ｙ方向に配列されている。これにより、半導体チップ２５のＹ方向における長さはＸ方向における長さより大きい。トランジスタ２０がＧａＮ ＨＥＭＴの場合、半導体基板２１は、例えば炭化シリコン（ＳｉＣ）基板、サファイア基板または窒化ガリウム（ＧａＮ）基板である。パッド２２、２３および導電体パターン２４は例えば金層等の金属層である。
【0018】
配線部品３４は、基板３１、基板３１の上面に設けられた導電体パターン３２（第１導電体パターン）、および基板３１の下面に形成された導電体パターン３３を備えている。導電体パターン３２は、ベタパターン３２ａと２本の線路パターン３２ｂとを備えている。ベタパターン３２ａのＹ方向の幅は、線路パターン３２ｂのＹ方向における幅より大きい。２本の線路パターン３２ｂは、ベタパターン３２ａのうち半導体チップ２５に近い領域に接続されている。２本の線路パターン３２ｂは、配線部品３４のＹ方向における中心であってＸ方向に延伸する中心線に対し線対称である。線路パターン３２ｂは、１本のみ設けられていてもよいし、３本以上設けられていてもよい。基板３１は、例えばアルミナ等の無機絶縁体、または砒化ガリウム（ＧａＡｓ）、窒化ガリウム（ＧａＮ）もしくはシリコン等の半導体である。導電体パターン３２および３３は例えば金層等の金属層である。
【0019】
容量性部品３９は、誘電体基板３５、誘電体基板３５の上面に設けられた導電体パターン３６、３７、および誘電体基板３５の下面に設けられた導電体パターン３８を備えている。２個の導電体パターン３７は、容量性部品３９のＹ方向における両端部にそれぞれ設けられている。２個の導電体パターン３６は、２個の導電体パターン３７の間に設けられている。誘電体基板３５を挟む導電体パターン３６と導電体パターン３８とによりキャパシタが形成され、誘電体基板３５を挟む導電体パターン３７と導電体パターン３８とによりキャパシタが形成される。導電体パターン３７は、複数の導電体パターン３６の間に設けてもよい。導電体パターン３６および３７は、各々１個でもよいし、３個以上でもよい。基板３１は、例えばチタン酸バリウム等の比誘電率がアルミナより高い無機絶縁体である。導電体パターン３６、３７および３８は例えば金層等の金属層である。
【0020】
導電体パターン２４、３３および３８は、金属ペーストまたはロウ材等の接合層５２によりベース５５に電気的に接合され、短絡されている。これにより、導電体パターン２４、３３および３８は、ベース５５と同電位となる。
【0021】
ボンディングワイヤ４０は入力リード５１とパッド２２とを電気的に接続する。ボンディングワイヤ４１はパッド２３とベタパターン３２ａの半導体チップ２５に近い端部とを電気的に接続する。ボンディングワイヤ４２は線路パターン３２ｂの容量性部品３９に近い端部と導電体パターン３６とを電気的に接続する。ボンディングワイヤ４３はベタパターン３２ａの容量性部品３９に近い端部と出力リード５０とを電気的に接続する。ボンディングワイヤ４４は、出力リード５０と導電体パターン３７とを電気的に接続する。ボンディングワイヤ４０から４４は、平面視においてほぼＸ方向に延伸する。ボンディングワイヤ４０から４４は、例えば金ワイヤまたはアルミニウムワイヤである。
【0022】
図２から図５における入力リード５１および出力リード５０は、図１の入力端子Ｔｉｎおよび出力端子Ｔｏｕｔにそれぞれ相当する。ボンディングワイヤ４０は、図１の入力端子Ｔｉｎとトランジスタ２０のゲートＧとの間の線路に相当する。ボンディングワイヤ４１は、図１のインダクタＬ１に相当する。ベタパターン３２ａは、図１の伝送線路Ｍ２に相当する。ボンディングワイヤ４３は、図１のインダクタＬ３に相当する。線路パターン３２ｂは、図１の伝送線路Ｍ１に相当する。ボンディングワイヤ４２は図１のインダクタＬ２に相当する。誘電体基板３５を挟む導電体パターン３６および３８は、図１のキャパシタＣ１に相当する。ボンディングワイヤ４４は、図１のインダクタＬ４に相当する。誘電体基板３５を挟む導電体パターン３７および３８は、図１のキャパシタＣ２に相当する。
【0023】
図１における伝送線路Ｍ１とインダクタＬ２との合計のインダクタンスを大きくする。このため、図２における線路パターン３２ｂを細く長く形成し、ボンディングワイヤ４２の本数を少なくする。図１におけるインダクタＬ４のインダクタンスを小さくする。このため、図２におけるボンディングワイヤ４４を短くする。図１におけるキャパシタＣ１のキャパシタンスをキャパシタＣ２のキャパシタンスより大きくする。このため、図２における導電体パターン３６の面積を導電体パターン３７の面積より大きくする。図１におけるトランジスタ２０と出力端子Ｔｏｕｔとの間には大きい電力の高周波信号が流れる。このため、ボンディングワイヤ４１および４３の本数を多くする。
【0024】
実施例１の整合回路１４において、ハイパス回路１２とローパス回路１３を組み合わせる理由の例を説明する。回路Ａは比較例の回路構成、回路Ｂは、実施例１の回路構成である。
【0025】
［回路Ａ］
図６は、回路Ａにおける整合回路の回路図である。図６に示すように、回路Ａの整合回路は、ローパス回路１３を備えているが、ハイパス回路１２を備えていない。ローパス回路１３では、端子Ｔ１とＴ２との間にインダクタＬ３が直列接続され、インダクタＬ３と端子Ｔ２との間のノードＮ２にキャパシタＣ２がシャント接続されている。端子Ｔ１には、図１のトランジスタ２０のドレインＤが接続される。
図６は、回路Ａにおける整合回路の回路図である。図６に示すように、回路Ａの整合回路は、ローパス回路１３を備えているが、ハイパス回路１２を備えていない。ローパス回路１３では、端子Ｔ１とＴ２との間にインダクタＬ３が直列接続され、インダクタＬ３と端子Ｔ２との間のノードＮ２にキャパシタＣ２がシャント接続されている。端子Ｔ１には、図１のトランジスタ２０のドレインＤが接続される。
【0026】
図７は、回路Ａにおけるインピーダンスの一例を示すスミスチャートである。ローパス回路１３から端子Ｔ２を見たインピーダンスをＺ１、インダクタＬ３からノードＮ２を見たインピーダンスをＺ２、端子Ｔ１からインダクタＬ３を見たインピーダンスをＺ３とする。インピーダンスＺ１からＺ３の各々の点は、３．４ＧＨｚ、３．６ＧＨｚおよび３．８ＧＨｚの周波数に対応する。基準インピーダンス（または規格化インピーダンス）Ｚ０は３Ωである。基準インピーダンスＺ０はスミスチャートの中心におけるインピーダンスに相当する。インピーダンスＺ１は、ほぼ８Ωである。インピーダンスＺ３付近の範囲８４は、トランジスタ２０としてＧａＮ ＨＥＭＴとしたときのインピーダンスＺ３の目標範囲である。
【0027】
図７に示すように、インピーダンスＺ１は、ほぼ実軸上に位置し８Ωである。これは、実施例２において、後述するドハティ増幅器の合成器をメインアンプの整合回路から見たインピーダンスに相当する。インピーダンスＺ１は、シャント接続されたキャパシタＣ２により、インピーダンスＺ２に変換される。インピーダンスＺ２は直列接続のインダクタＬ３によりインピーダンスＺ３に変換される。インピーダンスＺ３は、周波数によりばらついてしまう。これにより、インピーダンスＺ３は範囲８４から外れることもありうる。
【0028】
［回路Ｂ］
図８は、回路Ｂにおける整合回路の回路図である。図８に示すように、回路Ｂの整合回路では、ハイパス回路１２とローパス回路１３を備えている。ハイパス回路１２では、端子Ｔ１とローパス回路１３との間にインダクタＬ１が直列接続され、インダクタＬ１とローパス回路１３との間のノードＮ１にインダクタＬ２がシャント接続されている。その他の回路構成は回路Ａと同じである。
図８は、回路Ｂにおける整合回路の回路図である。図８に示すように、回路Ｂの整合回路では、ハイパス回路１２とローパス回路１３を備えている。ハイパス回路１２では、端子Ｔ１とローパス回路１３との間にインダクタＬ１が直列接続され、インダクタＬ１とローパス回路１３との間のノードＮ１にインダクタＬ２がシャント接続されている。その他の回路構成は回路Ａと同じである。
【0029】
図９は、回路Ｂにおけるインピーダンスの一例を示すスミスチャートであるローパス回路１３から端子Ｔ２を見たインピーダンスをＺ１、インダクタＬ３からノードＮ２を見たインピーダンスをＺ２、ハイパス回路１２からインダクタＬ３を見たインピーダンスをＺ３、インダクタＬ１からノードＮ１を見たインピーダンスをＺ４、端子Ｔ１からインダクタＬ１を見たインピーダンスをＺ５とする。インピーダンスＺ１からＺ５の各々の点は、３．４ＧＨｚ、３．６ＧＨｚおよび３．８ＧＨｚの周波数に対応する。基準インピーダンスＺ０は３Ωである。
【0030】
図９に示すように、インピーダンスＺ１は、ほぼ実軸上に位置し８Ωである。インピーダンスＺ１は、シャント接続されたキャパシタＣ２により、インピーダンスＺ２に変換される。インピーダンスＺ２は直列接続のインダクタＬ３によりインピーダンスＺ３に変換される。インピーダンスＺ３はシャント接続のインダクタＬ２によりインピーダンスＺ４に変換される。インピーダンスＺ４は、直列接続のインダクタＬ１によりインピーダンスＺ５に変換される。なお、回路Ｂには、図１のＤＣカット用のキャパシタＣ１が設けられていない。キャパシタＣ１のキャパシタンスは十分に大きいため、インダクタＬ２のインピーダンス変換にはほとんど影響しない。インピーダンスＺ５は、周波数が変わってもばらついていない。このように、回路Ｂは回路Ａに比べ周波数によるインピーダンスのばらつきを抑制できる。
【0031】
回路Ａのように、ローパス回路１３を用いた整合回路は、部品点数が少なく、かつ出力特性および効率特性が得やすい。しかしながら、図７のように、狭帯域である。回路Ｂでは、ハイパス回路１２をローパス回路１３の前に設けることで、広帯域化が可能となる。このように、広帯域化または他の理由により、ローパス回路１３の前段にハイパス回路１２を設けることがある。しかしながら、回路Ｂでは、部品点数が多いため、コストアップしてしまう。
【0032】
［比較例１］
比較例１は、回路ＢにＤＣカットのキャパシタＣ１を設けた整合回路１４を実現する半導体装置の例である。図１０は、比較例１に係る半導体装置の平面図である。図１０に示すように、比較例１の半導体装置１１０では、２個の容量性部品３９ａと１個の容量性部品３９ｂがベース５５上に搭載されている。容量性部品３９ａでは、誘電体基板３５ａ上に導電体パターン３６が設けられている。容量性部品３９ｂでは、誘電体基板３５ｂ上に導電体パターン３７が設けられている。ボンディングワイヤ４５は、ベタパターン３２ａと導電体パターン３７とを電気的に接続する。ボンディングワイヤ４６は、導電体パターン３７と出力リード５０とを電気的に接続する。ベタパターン３２ａとボンディングワイヤ４５とは、図８のインダクタＬ３に相当する。ボンディングワイヤ４６は、図８のノードＮ１と出力リード５０との間の線路に相当する。誘電体基板３５ｂを挟む導電体パターン３７とベース５５とは、図８のキャパシタＣ２に相当する。
比較例１は、回路ＢにＤＣカットのキャパシタＣ１を設けた整合回路１４を実現する半導体装置の例である。図１０は、比較例１に係る半導体装置の平面図である。図１０に示すように、比較例１の半導体装置１１０では、２個の容量性部品３９ａと１個の容量性部品３９ｂがベース５５上に搭載されている。容量性部品３９ａでは、誘電体基板３５ａ上に導電体パターン３６が設けられている。容量性部品３９ｂでは、誘電体基板３５ｂ上に導電体パターン３７が設けられている。ボンディングワイヤ４５は、ベタパターン３２ａと導電体パターン３７とを電気的に接続する。ボンディングワイヤ４６は、導電体パターン３７と出力リード５０とを電気的に接続する。ベタパターン３２ａとボンディングワイヤ４５とは、図８のインダクタＬ３に相当する。ボンディングワイヤ４６は、図８のノードＮ１と出力リード５０との間の線路に相当する。誘電体基板３５ｂを挟む導電体パターン３７とベース５５とは、図８のキャパシタＣ２に相当する。
【0033】
ボンディングワイヤ４１、４５および４６には、大電力の信号が流れる。このため、ボンディングワイヤ４１、４５および４６の本数を多くする。導電体パターン３７に接続されるボンディングワイヤ４５および４６の本数が多いため、導電体パターン３７の面積を大きくする。図１のキャパシタＣ１のキャパシタンスはキャパシタＣ２のキャパシタンスより大きい。このため、誘電体基板３５ｂの誘電率を誘電体基板３５ａの誘電率より小さくすることで、導電体パターン３７の面積を大きくしている。一例として、キャパシタＣ１のキャパシタンスは５０ｐＦから１００ｐＦである。キャパシタＣ２のキャパシタンスは６ｐＦである。このとき、誘電体基板３５ａの比誘電率を約２５０とし、誘電体基板３５ｂの比誘電率を約４０とする。
【0034】
比較例１では、容量性部品３９ａおよび３９ｂの個数が３個となり、配線部品３４と合わせ、整合回路１４を構成する部品は４個になってしまう。これにより、半導体装置１１０はコストが高くなってしまう。
【0035】
［比較例２］
図１１は、比較例２に係る半導体装置の平面図である。図１１に示すように、比較例２の半導体装置１１２では、比較例１における３個の容量性部品３９ａおよび３９ｂを１個の容量性部品３９としている。容量性部品３９では、誘電体基板３５上に導電体パターン３６および３７が設けられている。誘電体基板３５の比誘電率を比較例１の誘電体基板３５ｂの比誘電率と同じとする。この場合、比較例１と導電体パターン３７の面積は変わらない。しかし、比較例１より導電体パターン３６の面積を大きくすることになる。このため、容量性部品３９が大きくなり、半導体装置１１２が大型化してしまう。
図１１は、比較例２に係る半導体装置の平面図である。図１１に示すように、比較例２の半導体装置１１２では、比較例１における３個の容量性部品３９ａおよび３９ｂを１個の容量性部品３９としている。容量性部品３９では、誘電体基板３５上に導電体パターン３６および３７が設けられている。誘電体基板３５の比誘電率を比較例１の誘電体基板３５ｂの比誘電率と同じとする。この場合、比較例１と導電体パターン３７の面積は変わらない。しかし、比較例１より導電体パターン３６の面積を大きくすることになる。このため、容量性部品３９が大きくなり、半導体装置１１２が大型化してしまう。
【0036】
［比較例３］
図１２は、比較例３に係る半導体装置の平面図である。図１２に示すように、比較例３の半導体装置１１４では、容量性部品３９を１個にし、誘電体基板３５の比誘電率を比較例１の誘電体基板３５ａの比誘電率と同じとする。この場合、比較例１と導電体パターン３６の面積は変わらない。しかし、比較例２より導電体パターン３７の面積を小さくすることになる。このため、導電体パターン３７に接続させるボンディングワイヤ４５および４６の本数が少なくなる。これにより、大きな電力の信号が流れたときに、ボンディングワイヤ４５および４６が溶断または焼失する可能性がある。
図１２は、比較例３に係る半導体装置の平面図である。図１２に示すように、比較例３の半導体装置１１４では、容量性部品３９を１個にし、誘電体基板３５の比誘電率を比較例１の誘電体基板３５ａの比誘電率と同じとする。この場合、比較例１と導電体パターン３６の面積は変わらない。しかし、比較例２より導電体パターン３７の面積を小さくすることになる。このため、導電体パターン３７に接続させるボンディングワイヤ４５および４６の本数が少なくなる。これにより、大きな電力の信号が流れたときに、ボンディングワイヤ４５および４６が溶断または焼失する可能性がある。
【0037】
［実施例１］
実施例１によれば、図２から図５のように、容量性部品３９は、誘電体基板３５と、誘電体基板３５の上面に設けられた導電体パターン３６（第２導電体パターン）と、誘電体基板３５の上面に設けられ導電体パターン３６と分離された導電体パターン３７（第３導電体パターン）と、を備える。ボンディングワイヤ４１（第１ボンディングワイヤ）は、パッド２３（信号パッド）と導電体パターン３２とを電気的に接続する。ボンディングワイヤ４２（第２ボンディングワイヤ）は、導電体パターン３２と導電体パターン３６とを電気的に接続する。ボンディングワイヤ４３（第３ボンディングワイヤ）は、導電体パターン３２と出力リード５０（信号端子）とを電気的に接続する。ボンディングワイヤ４４（第４ボンディングワイヤ）は、出力リード５０と導電体パターン３７とを電気的に接続する。
実施例１によれば、図２から図５のように、容量性部品３９は、誘電体基板３５と、誘電体基板３５の上面に設けられた導電体パターン３６（第２導電体パターン）と、誘電体基板３５の上面に設けられ導電体パターン３６と分離された導電体パターン３７（第３導電体パターン）と、を備える。ボンディングワイヤ４１（第１ボンディングワイヤ）は、パッド２３（信号パッド）と導電体パターン３２とを電気的に接続する。ボンディングワイヤ４２（第２ボンディングワイヤ）は、導電体パターン３２と導電体パターン３６とを電気的に接続する。ボンディングワイヤ４３（第３ボンディングワイヤ）は、導電体パターン３２と出力リード５０（信号端子）とを電気的に接続する。ボンディングワイヤ４４（第４ボンディングワイヤ）は、出力リード５０と導電体パターン３７とを電気的に接続する。
【0038】
このように、導電体パターン３２と導電体パターン３７との電気的接続を、出力リード５０を経由して行う。これにより、パッド２３から出力リード５０に至る大きな電力の信号が流れる線路に設けられるボンディングワイヤ４１および４３の本数を多くして、ボンディングワイヤ４１および４３が溶断または焼失すること抑制できる。ボンディングワイヤ４４を流れる信号の電力は大きくない。このため、ボンディングワイヤ４４の本数は少なくてもよい。これにより、導電体パターン３７の面積を小さくできる。よって、導電体パターン３６と３７を同じ誘電体基板３５の上面に設けることができる。また、ボンディングワイヤ４３の本数を多くできるため、ボンディングワイヤ４３の溶断または焼失を抑制できる。よって、容量性部品の個数を減らすことができ、半導体装置１００の小型化が可能となる。
【0039】
ベース５５の上面は導電性であり、基準電位が供給される。半導体チップ２５、配線部品３４および容量性部品３９は、ベース５５の上面に搭載されている。これにより、半導体チップ２５、配線部品３４および容量性部品３９の下面を同じ基準電位とすることができる。
【0040】
誘電体基板３５、導電体パターン３６およびベース５５は、図１のキャパシタＣ１（第１キャパシタ）を形成する。誘電体基板３５、導電体パターン３７およびベース５５は、図１のキャパシタＣ２（第２キャパシタ）を形成する。これにより、キャパシタＣ１およびＣ２を同じ容量性部品３９に設けることができる。
【0041】
導電体パターン３６の面積は、導電体パターン３７の面積より大きい。これにより、キャパシタＣ１のキャパシタンスをキャパシタＣ２のキャパシタンスより大きくできる。導電体パターン３６の面積は、例えば、導電体パターン３７の面積の２倍以上であり、５倍以上であり、１０倍以上である。導電体パターン３６の面積が導電体パターン３７に対し大きすぎると、容量性部品３９が大きくなってしまう。この観点から、導電体パターン３６の面積は、例えば、導電体パターン３７の面積の１００倍以下である。
【0042】
ボンディングワイヤ４１、４２およびキャパシタＣ１は、ハイパス回路１２を形成する。ボンディングワイヤ４３、ボンディングワイヤ４４およびキャパシタＣ２はローパス回路１３を形成する。これにより、２個の部品を用い、ハイパス回路１２およびローパス回路１３を有する整合回路１４を実現できる。
【0043】
ボンディングワイヤ４３の本数はボンディングワイヤ４４の本数より多い。これにより、ボンディングワイヤ４３の溶断または焼失を抑制できる。ボンディングワイヤ４３の本数は、例えばボンディングワイヤ４４の本数の２倍以上であり、５倍以上である。
【0044】
ボンディングワイヤ４１の溶断または焼失を抑制し、かつボンディングワイヤ４２のインダクタンスを大きくするため、ボンディングワイヤ４１の本数はボンディングワイヤ４２の本数より多い。ボンディングワイヤ４１の本数は、例えばボンディングワイヤ４２の本数の２倍以上であり、５倍以上である。
【0045】
図２のように、半導体チップ２５には、複数の単位トランジスタ２０ａから２０ｃがＹ方向に配列して設けられている。一例では、単位トランジスタ２０ａから２０ｃの個数は３２個である。仮に、Ｙ方向における正側の線路パターン３２ｂ、ボンディングワイヤ４２および導電体パターン３６が設けられ、Ｙ方向における負側の線路パターン３２ｂ、ボンディングワイヤ４２および導電体パターン３６が設けられていない場合を考える。単位トランジスタ２０ｃと導電体パターン３６との間のインダクタンスは、単位トランジスタ２０ａと導電体パターン３６との間のインダクタンスより大きくなる。これにより、単位トランジスタ２０ａから２０ｃに接続されるインダクタンスが異なり、単位トランジスタ２０ａから２０ｃのインピーダンスの整合状態が異なってしまう。
【0046】
実施例１では、導電体パターン３６は、誘電体基板３５の上面にＹ方向に配列して複数設けられている。複数の導電体パターン３６にそれぞれ接続される複数のボンディングワイヤ４２は、ボンディングワイヤ４３をＹ方向において挟むように設けられている。これにより、単位トランジスタ２０ｃと導電体パターン３６との間のインダクタンスと、単位トランジスタ２０ａと導電体パターン３６との間のインダクタンスと、をほぼ同じにできる。単位トランジスタ２０ａから２０ｃのインピーダンスの整合状態を均一化できる。
【0047】
仮に、Ｙ方向における正側のボンディングワイヤ４４および導電体パターン３７が設けられ、Ｙ方向における負側のボンディングワイヤ４４および導電体パターン３７が設けられていない場合を考える。ベタパターン３２ａ内の領域３０ｂと導電体パターン３７との間のインダクタンスは、ベタパターン３２ａ内の領域３０ａと導電体パターン３７との間のインダクタンスより大きくなる。これにより、領域３０ａおよび３０ｂに接続されるインダクタンスが異なり、領域３０ａと３０ｂとでインピーダンスの整合状態が異なってしまう。
【0048】
実施例１では、導電体パターン３７は、誘電体基板３５の上面にＹ方向に配列して複数設けられている。複数の導電体パターン３７にそれぞれ接続される複数のボンディングワイヤ４４は、ボンディングワイヤ４３をＹ方向において挟むように設けられている。これにより、領域３０ａと導電体パターン３７との間のインダクタンスと、領域３０ｂと導電体パターン３７との間のインダクタンスと、をほぼ同じにできる。ベタパターン３２ａ上の領域３０ａおよび３０ｂのインピーダンスの整合状態を均一化できる。
【0049】
信号端子は入力リードでもよく、信号パッドは、入力パッドでもよい。このように、信号端子は、高周波信号が入力または出力する端子であればよい。
【0050】
半導体チップ２５に設けられる半導体素子は、トランジスタ２０以外でもよい。しかし、半導体チップ２５がトランジスタ２０を備え、かつ信号端子が高周波信号を出力する出力リード５０の場合には、比較例１から３のような構成では、ボンディングワイヤ４５および４６を流れる信号の電力が大きくなる。このため、比較例２では、半導体装置が大型化し、比較例３では、ボンディングワイヤ４５および４６が溶断または焼失しやすくなる。よって、実施例１のように、ベタパターン３２ａと導電体パターン３７との接続を、出力リード５０を介して行う。トランジスタ２０はＦＥＴ以外でもよい。
【0051】
［実施例１の変形例１］
図１３は、実施例１の変形例１に係る半導体装置の平面図である。図１３に示すように、実施例１の変形例１の半導体装置１０２では、導電体パターンに線路パターン３２ｂが設けられていない。ボンディングワイヤ４８は、ベタパターン３２ａと導電体パターン３６とを電気的に接続する。図１の伝送線路Ｍ１が設けられていない。インダクタＬ２のインダクタンスを大きくするため、ボンディングワイヤ４８を長くする。その他の構成は実施例１と同じであり説明を省略する。
図１３は、実施例１の変形例１に係る半導体装置の平面図である。図１３に示すように、実施例１の変形例１の半導体装置１０２では、導電体パターンに線路パターン３２ｂが設けられていない。ボンディングワイヤ４８は、ベタパターン３２ａと導電体パターン３６とを電気的に接続する。図１の伝送線路Ｍ１が設けられていない。インダクタＬ２のインダクタンスを大きくするため、ボンディングワイヤ４８を長くする。その他の構成は実施例１と同じであり説明を省略する。
【0052】
［実施例１の変形例２］
図１４は、実施例１の変形例２に係る半導体装置の平面図である。図１４に示すように、実施例１の変形例２の半導体装置１０４では、基板３１上にパッド３２ｃが設けられている。ベタパターン３２ａとパッド３２ｃとを電気的に接続するボンディングワイヤ４８が設けられている。ボンディングワイヤ４２は、パッド３２ｃと導電体パターン３６とを電気的に接続する。インダクタＬ２のインダクタンスを大きくするため、ボンディングワイヤ４８を長くする。その他の構成は実施例１と同じであり説明を省略する。
図１４は、実施例１の変形例２に係る半導体装置の平面図である。図１４に示すように、実施例１の変形例２の半導体装置１０４では、基板３１上にパッド３２ｃが設けられている。ベタパターン３２ａとパッド３２ｃとを電気的に接続するボンディングワイヤ４８が設けられている。ボンディングワイヤ４２は、パッド３２ｃと導電体パターン３６とを電気的に接続する。インダクタＬ２のインダクタンスを大きくするため、ボンディングワイヤ４８を長くする。その他の構成は実施例１と同じであり説明を省略する。
【0053】
実施例１の変形例１および２のように、配線部品３４に線路パターン３２ｂを設けずに、ボンディングワイヤ４８をインダクタとして用いてもよい。ボンディングワイヤ４８のインダクタンスを大きくするためには、ボンディングワイヤ４８を長くし、かつ本数を少なくする。これにより、ボンディングワイヤ４８を流れる電流により、ボンディングワイヤ４８が溶断または焼失することがありうる。
【0054】
実施例１によれば図２のように、導電体パターン３２は、ベタパターン３２ａおよび線路パターン３２ｂを備えている。ベタパターン３２ａは、ボンディングワイヤ４１および４３が接合する。線路パターン３２ｂは、ベタパターン３２ａのうち半導体チップ２５に近い端部に接続し、容量性部品３９の方に延伸する。ボンディングワイヤ４２は、線路パターン３２ｂのうち容量性部品３９に近い端部に接合する。これにより、実施例１の変形例１および２のボンディングワイヤ４８の代わりに線路パターン３２ｂをインダクタとして用いることができる。よって、ボンディングワイヤの溶断または焼失を抑制できる。
【0055】
図２のように、線路パターン３２ｂにおける信号が流れる方向に直交する方向における最小幅Ｗ２は、ベタパターン３２ａにおける信号が流れる方向に直交する方向における最小幅Ｗ１より小さい。これにより、線路パターン３２ｂのインダクタンスを大きくできる。最小幅Ｗ２は最小幅Ｗ１の１／５倍以下とすることができる。線路パターン３２ｂを介したボンディングワイヤ４１と４２との最短距離Ｄ２は、ベタパターン３２ａを介したボンディングワイヤ４１と４３との最短距離Ｄ１より長い。これにより、線路パターン３２ｂのインダクタンスを大きくできる。最短距離Ｄ２は最短距離Ｄ１の１．２倍以上とすることができる。
【0056】
［実施例１の変形例３］
図１５は、実施例１の変形例３に係る半導体装置の平面図である。図１５に示すように、実施例１の変形例３の半導体装置１０５では、ベース５５上に容量性部品２９が設けられている。容量性部品２９は、誘電体基板２６および導電体パターン２７を備えている。導電体パターン２７は、誘電体基板２６上に設けられている。ボンディングワイヤ４０ａは入力リード５１と導電体パターン２７とを電気的に接続する。ボンディングワイヤ４０ｂは導電体パターン２７とパッド２２とを電気的に接続する。ボンディングワイヤ４０ａおよび４０ｂは、入力リード５１とパッド２２との間に直列接続されたインダクタを形成する。誘電体基板２６と誘電体基板２６を挟む導電体パターン２７およびベース５５とはシャント接続されたキャパシタを形成する。インダクタとキャパシタとは、整合回路を形成する。実施例１の変形例３のように、半導体装置１０５は、入力リード５１と半導体チップ２５との間に設けられた整合回路を備えてもよい。その他の構成は実施例１と同じであり説明を省略する。実施例１の変形例１および２において、入力リード５１と半導体チップ２５との間に設けられた整合回路を設けてもよい。
図１５は、実施例１の変形例３に係る半導体装置の平面図である。図１５に示すように、実施例１の変形例３の半導体装置１０５では、ベース５５上に容量性部品２９が設けられている。容量性部品２９は、誘電体基板２６および導電体パターン２７を備えている。導電体パターン２７は、誘電体基板２６上に設けられている。ボンディングワイヤ４０ａは入力リード５１と導電体パターン２７とを電気的に接続する。ボンディングワイヤ４０ｂは導電体パターン２７とパッド２２とを電気的に接続する。ボンディングワイヤ４０ａおよび４０ｂは、入力リード５１とパッド２２との間に直列接続されたインダクタを形成する。誘電体基板２６と誘電体基板２６を挟む導電体パターン２７およびベース５５とはシャント接続されたキャパシタを形成する。インダクタとキャパシタとは、整合回路を形成する。実施例１の変形例３のように、半導体装置１０５は、入力リード５１と半導体チップ２５との間に設けられた整合回路を備えてもよい。その他の構成は実施例１と同じであり説明を省略する。実施例１の変形例１および２において、入力リード５１と半導体チップ２５との間に設けられた整合回路を設けてもよい。
【0057】
［実施例１の変形例４］
図１６は、実施例１の変形例４に係る半導体装置の平面図である。図１６に示すように、実施例１の変形例４の半導体装置１０６では、配線部品３４上に複数の導電体パターン３２が設けられている。２個のベタパターン３２ａに各々２本の線路パターン３２ｂが接続されている。容量性部品３９上に４個の導電体パターン３６と２個の導電体パターン３７が設けられている。４本の線路パターン３２ｂの容量性部品３９に近い端部から、それぞれ４個の導電体パターン３６にボンディングワイヤ４２が接続されている。２個の導電体パターン３７は、４個の導電体パターン３６を挟む。
図１６は、実施例１の変形例４に係る半導体装置の平面図である。図１６に示すように、実施例１の変形例４の半導体装置１０６では、配線部品３４上に複数の導電体パターン３２が設けられている。２個のベタパターン３２ａに各々２本の線路パターン３２ｂが接続されている。容量性部品３９上に４個の導電体パターン３６と２個の導電体パターン３７が設けられている。４本の線路パターン３２ｂの容量性部品３９に近い端部から、それぞれ４個の導電体パターン３６にボンディングワイヤ４２が接続されている。２個の導電体パターン３７は、４個の導電体パターン３６を挟む。
【0058】
１個の導電体パターン３２に接続される複数のボンディングワイヤ４１のうちＹ方向における中央部のボンディングワイヤ４１の長さをＤ３とする。１個の導電体パターン３２に接続される複数のボンディングワイヤ４１のうちＹ方向における端部のボンディングワイヤ４１の長さをＤ４とする。長さＤ４は長さＤ３より大きい。１個の導電体パターン３２に接続される複数のボンディングワイヤ４３のうちＹ方向における中央部のボンディングワイヤ４３の長さをＤ５とする。１個の導電体パターン３２に接続される複数のボンディングワイヤ４３のうちＹ方向における端部のボンディングワイヤ４３の長さをＤ６とする。長さＤ６は長さＤ５より大きい。ボンディングワイヤ４０も同様である。その他の構成は実施例１と同じであり説明を省略する。
【0059】
Ｙ方向における単位トランジスタ２０ａから２０ｆの個数のうち、単位トランジスタ２０ａおよび２０ｆは、半導体チップ２５のＹ方向における端部に位置する。単位トランジスタ２０ｃおよび２０ｄは、半導体チップ２５のＹ方向における中央部に位置する。この場合、実施例１のように、導電体パターン３２が１個では、単位トランジスタ２０ｃおよび２０ｄと導電体パターン３６との間のインダクタンスは、単位トランジスタ２０ａおよび２０ｆと導電体パターン３６との間のインダクタンスより大きくなる。このように、単位トランジスタ２０ａから２０ｆと導電体パターン３６との間のインダクタンスが大きく異なってしまう。これにより、単位トランジスタによって、整合状態が異なってしまう。
【0060】
そこで、実施例１の変形例５では、導電体パターン３２を、基板３１の上面にＹ方向（半導体チップ２５と配線部品３４の配列方向に交差する方向）に複数設ける。これにより、単位トランジスタ２０ｃおよび２０ｄと導電体パターン３６との間のインダクタンスと、単位トランジスタ２０ａおよび２０ｆと導電体パターン３６との間のインダクタンスと、の差を小さくできる。よって、単位トランジスタにおける整合状態を均一化できる。実施例１の変形例２から４においても、導電体パターン３２を複数設けてもよい。
【0061】
実施例１のように、複数のボンディングワイヤ４１の長さをほぼ同じにすると、図２の単位トランジスタ２０ｂと導電体パターン３６との間のインダクタンスは、単位トランジスタ２０ａおよび２０ｃと導電体パターン３６との間のインダクタンスより大きくなる。これにより、単位トランジスタによって、整合状態が異なってしまう。
【0062】
実施例１の変形例５では、図１６のように、Ｙ方向における端部のボンディングワイヤ４１の長さＤ４は、Ｙ方向における中央部のボンディングワイヤ４１の長さＤ３より長い。これにより、単位トランジスタ２０ａ、２０ｃ、２０ｄおよび２０ｆと導電体パターン３６との間のインダクタンスと、単位トランジスタ２０ｂおよび２０ｅと導電体パターン３６との間のインダクタンスと、の差を小さくできる。よって、単位トランジスタの整合状態を均一化できる。長さＤ４は長さＤ３の１．２倍以上とすることができる。長さＤ４が長すぎると、単位トランジスタ２０ａ、２０ｃ、２０ｄおよび２０ｆと導電体パターン３６との間のインダクタンスが、単位トランジスタ２０ｂおよび２０ｅと導電体パターン３６との間のインダクタンスより大きくなってしまう。この観点から長さＤ４は長さＤ３の２倍以下とすることができる。実施例１およびその変形例１から４においても、長さＤ４を長さＤ３より大きくしてもよい。
【0063】
［実施例２］
実施例２は、実施例１およびその変形例の半導体装置をドハティ増幅器に用いる例である。図１７は、実施例２の半導体装置が用いられるドハティ増幅器の回路図である。図１７に示すように、ドハティ増幅器１０７では、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間にメインアンプ６０とピークアンプ６１とが並列に接続されている。入力端子Ｔｉｎに入力信号Ｓｉとして高周波信号が入力する。分配器７１は入力端子Ｔｉｎに入力した入力信号Ｓｉを信号Ｓｉ１とＳｉ２とに分配する。分配器７１は例えばウイルキソン型分配器またはハイブリッドカプラである。
実施例２は、実施例１およびその変形例の半導体装置をドハティ増幅器に用いる例である。図１７は、実施例２の半導体装置が用いられるドハティ増幅器の回路図である。図１７に示すように、ドハティ増幅器１０７では、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間にメインアンプ６０とピークアンプ６１とが並列に接続されている。入力端子Ｔｉｎに入力信号Ｓｉとして高周波信号が入力する。分配器７１は入力端子Ｔｉｎに入力した入力信号Ｓｉを信号Ｓｉ１とＳｉ２とに分配する。分配器７１は例えばウイルキソン型分配器またはハイブリッドカプラである。
【0064】
信号Ｓｉ１はオフセット線路６２および整合回路６４を通過しメインアンプ６０に入力する。オフセット線路６２は、メインアンプ６０とピークアンプ６１との位相を調整する。整合回路６４はオフセット線路６２から整合回路６４を見たインピーダンスを整合回路６４からメインアンプ６０を見たインピーダンスに整合させる。メインアンプ６０は、信号Ｓｉ１を増幅し増幅された信号を信号Ｓｏ１として出力する。メインアンプ６０が増幅した信号Ｓｏ１は、整合回路６６およびインピーダンス変換器６９を介しノードＮ３に出力される。整合回路６６は、メインアンプ６０から整合回路６６を見たインピーダンスを整合回路６６からインピーダンス変換器６９を見たインピーダンスに整合させる。インピーダンス変換器６９は、整合回路６６からインピーダンス変換器６９を見たインピーダンスをインピーダンス変換器６９からノードＮ３を見たインピーダンスに変換する。
【0065】
信号Ｓｉ２はオフセット線路６３および整合回路６５を通過しピークアンプ６１に入力する。オフセット線路６３は、メインアンプ６０とピークアンプ６１との位相を調整する。整合回路６５はオフセット線路６３から整合回路６５を見たインピーダンスを整合回路６５からピークアンプ６１を見たインピーダンスに整合させる。ピークアンプ６１は、信号Ｓｉ２を増幅し増幅された信号を信号Ｓｏ２として出力する。ピークアンプ６１が増幅した信号Ｓｏ２は、整合回路６７およびオフセット線路６８を通過しノードＮ３に出力される。整合回路６７は、ピークアンプ６１から整合回路６７を見たインピーダンスを整合回路６７からノードＮ３を見たインピーダンスに整合させる。
【0066】
合成ノードであるノードＮ３は、メインアンプ６０から出力された信号Ｓｏ１とピークアンプ６１から出力された信号Ｓｏ２とを合成し、合成された信号を出力信号Ｓｏとして、インピーダンス変換器７０を通過して出力端子Ｔｏｕｔに出力する。インピーダンス変換器７０は、ノードＮ３からインピーダンス変換器７０を見たインピーダンスをインピーダンス変換器７０から出力端子Ｔｏｕｔを見たインピーダンスに変換する。出力端子Ｔｏｕｔは、負荷抵抗Ｒ０により終端されている。負荷抵抗Ｒ０は例えば基準インピーダンスであり５０Ωである。このとき、インピーダンス変換器７０から出力端子Ｔｏｕｔを見たインピーダンスは、ほぼ抵抗成分のみであり、５０Ωである。
【0067】
実施例２の半導体装置１０８は、メインアンプ６０、ピークアンプ６１および整合回路６６および６７を備えている。半導体装置は整合回路６４および６５を含んでもよい。
【0068】
メインアンプ６０は、ＡＢ級またはＢ級動作し、ピークアンプ６１はＣ級動作する。入力信号Ｓｉの入力電力が小さいときにはメインアンプ６０が主に入力信号Ｓｉを増幅する。入力電力が大きくなると、メインアンプ６０に加え、ピークアンプ６１が入力信号Ｓｉのピークを増幅する。これにより、メインアンプ６０とピークアンプ６１とが入力信号Ｓｉを増幅する。
【0069】
例えば、オフセット線路６２および６３から整合回路６４および６５を見たインピーダンスはほとんど抵抗成分のみであり５０Ωである。整合回路６６および６７からインピーダンス変換器６９およびオフセット線路６８を見たインピーダンスはほとんど抵抗成分のみであり５０Ωである。このように、入力および出力インピーダンスを５０Ωとすることで、整合回路６４から６７の設計が容易になる。
【0070】
入力電力が小さくピークアンプ６１が動作しないとき、オフセット線路６８は、ノードＮ３からオフセット線路６８を見たインピーダンスをほぼ無限大にする。一方、入力電力が大きくピークアンプ６１が動作するとき、オフセット線路６８からノードＮ３を見たインピーダンスは、ほとんど抵抗成分で５０Ωである。オフセット線路６８の特性インピーダンスは５０Ωであり、長さを上記の条件となるように設定する。
【0071】
インピーダンス変換器６９は、特性インピーダンスが５０Ωであり、長さがλ／４の伝送線路である。λは、動作帯域における波長であり、ほぼ抵抗成分のインピーダンスをほぼ抵抗成分のインピーダンスに変換する。ピークアンプ６１が動作しないとき、整合回路６６は、メインアンプ６０の負荷インピーダンスを１００Ωに整合させる。インピーダンス変換器６９からノードＮ３を見たインピーダンスは、ほぼ抵抗成分であり５０Ωである。インピーダンス変換器６９は、５０Ωを１００Ωに変換する。ピークアンプ６１が動作するとき、整合回路６６は、メインアンプ６０の負荷インピーダンスを５０Ωに整合させる。インピーダンス変換器６９の特性インピーダンスは５０Ωのため、インピーダンスは変換されない。
【0072】
インピーダンス変換器７０は、特性インピーダンスが３３．４Ωであり、長さがλ／４の伝送線路である。ピークアンプ６１が動作するとき、インピーダンス変換器６９からノードＮ３を見たインピーダンスおよびオフセット線路６８からノードＮ３を見たインピーダンスは、いずれも５０Ωである。インピーダンス変換器７０は、ノードＮ３からインピーダンス変換器７０を見た２５Ωのインピーダンスを、負荷抵抗Ｒ０の５０Ωに変換する。
【0073】
オフセット線路６２および６３は、特性インピーダンスが５０Ωである。オフセット線路６２および６３は、メインアンプ６０とピークアンプ６１の位相を調整する。オフセット線路６２と６３のいずれか１つは設けられていなくてもよい。
【0074】
分配器７１として、ハイブリッドカプラを用いると、信号Ｓｉ２の位相を信号Ｓｉ１の位相より９０°遅らせることができる。これにより、インピーダンス変換器６９における位相差を補償することができる。
【0075】
図１８は、実施例２に係る半導体装置の平面図である。図１８に示すように、実施例２に係る半導体装置１０８では、入力リード５１、半導体チップ２５、配線部品３４、容量性部品３９および出力リード５０のセット８０および８２が２個設けられている。２個のセット８０および８２はＹ方向に配列されている。セット８０はメインアンプ６０を含み、セット８２はピークアンプ６１を含む。その他の構成は実施例１と同じであり説明を省略する。
【0076】
整合回路６６を、図６の回路Ａ、および図８の回路Ｂとした場合のインピーダンスをシミュレーションした。シミュレーションでは、ピークアンプ６１が動作しておらず、ノードＮ３からピークアンプ６１を見たインピーダンスを無限大と仮定した。メインアンプ６０として、ＧａＮ ＨＥＭＴを仮定した。整合回路６６はメインアンプ６０の負荷インピーダンスをインピーダンスＺ１に変換する。インピーダンス変換器６９および７０は、インピーダンスＺ２を５０Ωに変換する。周波数が３．４ＧＨｚ、３．６ＧＨｚおよび３．８ＧＨｚにおいて、インピーダンスＺ１とＺ２とが最も整合するように、整合回路６６、インピーダンス変換器６９および７０を最適化した。
【0077】
図１９は、回路Ａを整合回路６６に用いたときのインピーダンスＺ１およびＺ２を示すスミスチャートである。インダクタＬ３のインダクタンスは、０．３２ｎＨであり、キャパシタＣ２のキャパシタンスは１０ｐＦである。基準インピーダンスＺ０は８Ωである。図１９に示すように、インピーダンスＺ１は、周波数が高くなると、スミスチャート上をスミスチャートの中心を中心に反時計まわりに回転する。インピーダンスＺ２は、周波数が変化してもあまり変化せず、周波数が高くなると、スミスチャート上をスミスチャートの中心を中心に時計まわりに若干回転する。このため、３．６ＧＨｚにおいて、インピーダンスＺ１とＺ２とを整合させても、３．４ＧＨｚおよび３．８ＧＨｚでは、インピーダンスＺ１とＺ２は整合しなくなる。
【0078】
図２０は、回路Ｂを整合回路６６に用いたときのインピーダンスＺ１およびＺ２を示すスミスチャートである。インダクタＬ１、Ｌ２およびＬ３のインダクタンスは、それぞれ０．０７ｎＨ、０．１７ｎＨおよび０．１９ｎＨであり、キャパシタＣ２のキャパシタンスは６ｐＦである。基準インピーダンスＺ０は８Ωである。図２０に示すように、インピーダンスＺ１は、周波数が高くなっても変化せず、スミスチャート上をスミスチャートの中心を中心に時計まわりに若干回転する。インピーダンスＺ２は、周波数が高くなっても変化せず、スミスチャート上をスミスチャートの中心を中心に時計まわりに若干回転する。このため、３．４ＧＨｚから３．８ＧＨｚにおいて、インピーダンスＺ１とＺ２とを整合させることができる。
【0079】
以上のシミュレーションのように、半導体チップ２５、配線部品３４および容量性部品３９を、ドハティ増幅器１０７のメインアンプ６０および整合回路６６とする。これより、整合回路６６を広帯域化することができる。よって、ドハティ増幅器を広帯域化し、かつ小型化が可能となる。
【0080】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【0081】
１２ ハイパス回路
１３ ローパス回路
１４ 整合回路
２０ トランジスタ
２０ａから２０ｆ 単位トランジスタ
２１ 半導体基板
２２、２３、３２ｃ パッド
２４、３２、３３、３６、３６、３７、３８ 導電体パターン
２５ 半導体チップ
２６、３５、３５ａ、３５ｂ 誘電体基板
２９、３９、３９ａ、３９ｂ 容量性部品
３０ａ、３０ｂ 領域
３１ 基板
３２ａ ベタパターン
３２ｂ 線路パターン
３４配線部品
４０、４０ａ、４０ｂ、４１、４２、４３、４４、４５、４６、４８ ボンディングワイヤ
５０ 出力リード
５１ 入力リード
５２、５３ 接合層
５５ ベース
５６、５７ 支持体
６０ メインアンプ
６１ ピークアンプ
６３、６８ オフセット線路
６４、６５、６６、６７ 整合回路
６９、７０ インピーダンス変換器
７１ 分配器
８０、８２ セット
８４ 範囲
１００、１０２、１０４、１０５、１０６、１０８、１１０、１１２、１１４ 半導体装置
１０７ ドハティ増幅器
１３ ローパス回路
１４ 整合回路
２０ トランジスタ
２０ａから２０ｆ 単位トランジスタ
２１ 半導体基板
２２、２３、３２ｃ パッド
２４、３２、３３、３６、３６、３７、３８ 導電体パターン
２５ 半導体チップ
２６、３５、３５ａ、３５ｂ 誘電体基板
２９、３９、３９ａ、３９ｂ 容量性部品
３０ａ、３０ｂ 領域
３１ 基板
３２ａ ベタパターン
３２ｂ 線路パターン
３４配線部品
４０、４０ａ、４０ｂ、４１、４２、４３、４４、４５、４６、４８ ボンディングワイヤ
５０ 出力リード
５１ 入力リード
５２、５３ 接合層
５５ ベース
５６、５７ 支持体
６０ メインアンプ
６１ ピークアンプ
６３、６８ オフセット線路
６４、６５、６６、６７ 整合回路
６９、７０ インピーダンス変換器
７１ 分配器
８０、８２ セット
８４ 範囲
１００、１０２、１０４、１０５、１０６、１０８、１１０、１１２、１１４ 半導体装置
１０７ ドハティ増幅器
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【手続補正書】
【提出日】2024-06-06
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【0002】
半導体チップと、半導体チップと外部回路とのインピーダンスを整合させるための整合回路と、をベース上に実装することが知られている（例えば特許文献１）。整合回路には、ベース上に実装される容量性部品、配線部品およびボンディングワイヤが用いられる。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【0019】
容量性部品３９は、誘電体基板３５、誘電体基板３５の上面に設けられた導電体パターン３６、３７、および誘電体基板３５の下面に設けられた導電体パターン３８を備えている。２個の導電体パターン３７は、容量性部品３９のＹ方向における両端部にそれぞれ設けられている。２個の導電体パターン３６は、Ｙ方向において２個の導電体パターン３７の間に設けられている。誘電体基板３５を挟む導電体パターン３６と導電体パターン３８とによりキャパシタが形成され、誘電体基板３５を挟む導電体パターン３７と導電体パターン３８とによりキャパシタが形成される。導電体パターン３７は、複数の導電体パターン３６の間に設けてもよい。導電体パターン３６および３７は、各々１個でもよいし、３個以上でもよい。誘電体基板３５は、例えばチタン酸バリウム等の比誘電率がアルミナより高い無機絶縁体である。導電体パターン３６、３７および３８は例えば金層等の金属層である。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【0030】
図９に示すように、インピーダンスＺ１は、ほぼ実軸上に位置し８Ωである。インピーダンスＺ１は、シャント接続されたキャパシタＣ２により、インピーダンスＺ２に変換される。インピーダンスＺ２は直列接続のインダクタＬ３によりインピーダンスＺ３に変換される。インピーダンスＺ３はシャント接続のインダクタＬ２によりインピーダンスＺ４に変換される。インピーダンスＺ４は、直列接続のインダクタＬ１によりインピーダンスＺ５に変換される。なお、回路Ｂには、図１のＤＣカット用のキャパシタＣ１が設けられていない。キャパシタＣ１のキャパシタンスは十分に大きいため、インダクタＬ２のインピーダンス変換にはほとんど影響しない。インピーダンスＺ５は、周波数が変わってもばらついていない。このように、回路Ｂは回路Ａに比べ周波数の変化によるインピーダンスのばらつきを抑制できる。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【0032】
［比較例１］
比較例１は、回路ＢにＤＣカットのキャパシタＣ１を設けた整合回路１４を実現する半導体装置の例である。図１０は、比較例１に係る半導体装置の平面図である。図１０に示すように、比較例１の半導体装置１１０では、２個の容量性部品３９ａと１個の容量性部品３９ｂがベース５５上に搭載されている。容量性部品３９ａでは、誘電体基板３５ａ上に導電体パターン３６が設けられている。容量性部品３９ｂでは、誘電体基板３５ｂ上に導電体パターン３７が設けられている。ボンディングワイヤ４５は、ベタパターン３２ａと導電体パターン３７とを電気的に接続する。ボンディングワイヤ４６は、導電体パターン３７と出力リード５０とを電気的に接続する。ベタパターン３２ａとボンディングワイヤ４５とは、図８のインダクタＬ３に相当する。ボンディングワイヤ４６は、図８のノードＮ２と出力リード５０との間の線路に相当する。誘電体基板３５ｂを挟む導電体パターン３７とベース５５とは、図８のキャパシタＣ２に相当する。
比較例１は、回路ＢにＤＣカットのキャパシタＣ１を設けた整合回路１４を実現する半導体装置の例である。図１０は、比較例１に係る半導体装置の平面図である。図１０に示すように、比較例１の半導体装置１１０では、２個の容量性部品３９ａと１個の容量性部品３９ｂがベース５５上に搭載されている。容量性部品３９ａでは、誘電体基板３５ａ上に導電体パターン３６が設けられている。容量性部品３９ｂでは、誘電体基板３５ｂ上に導電体パターン３７が設けられている。ボンディングワイヤ４５は、ベタパターン３２ａと導電体パターン３７とを電気的に接続する。ボンディングワイヤ４６は、導電体パターン３７と出力リード５０とを電気的に接続する。ベタパターン３２ａとボンディングワイヤ４５とは、図８のインダクタＬ３に相当する。ボンディングワイヤ４６は、図８のノードＮ２と出力リード５０との間の線路に相当する。誘電体基板３５ｂを挟む導電体パターン３７とベース５５とは、図８のキャパシタＣ２に相当する。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【0036】
［比較例３］
図１２は、比較例３に係る半導体装置の平面図である。図１２に示すように、比較例３の半導体装置１１４では、容量性部品３９を１個にし、誘電体基板３５の比誘電率を比較例１の誘電体基板３５ａの比誘電率と同じとする。この場合、比較例１と導電体パターン３６の面積は変わらない。しかし、比較例２より導電体パターン３７の面積を小さくすることになる。このため、導電体パターン３７に接続されるボンディングワイヤ４５および４６の本数が少なくなる。これにより、大きな電力の信号が流れたときに、ボンディングワイヤ４５および４６が溶断または焼失する可能性がある。
図１２は、比較例３に係る半導体装置の平面図である。図１２に示すように、比較例３の半導体装置１１４では、容量性部品３９を１個にし、誘電体基板３５の比誘電率を比較例１の誘電体基板３５ａの比誘電率と同じとする。この場合、比較例１と導電体パターン３６の面積は変わらない。しかし、比較例２より導電体パターン３７の面積を小さくすることになる。このため、導電体パターン３７に接続されるボンディングワイヤ４５および４６の本数が少なくなる。これにより、大きな電力の信号が流れたときに、ボンディングワイヤ４５および４６が溶断または焼失する可能性がある。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【0051】
［実施例１の変形例１］
図１３は、実施例１の変形例１に係る半導体装置の平面図である。図１３に示すように、実施例１の変形例１の半導体装置１０２では、導電体パターン３２に線路パターン３２ｂが設けられていない。ボンディングワイヤ４８は、ベタパターン３２ａと導電体パターン３６とを電気的に接続する。図１の伝送線路Ｍ１が設けられていない。インダクタＬ２のインダクタンスを大きくするため、ボンディングワイヤ４８を長くする。その他の構成は実施例１と同じであり説明を省略する。
図１３は、実施例１の変形例１に係る半導体装置の平面図である。図１３に示すように、実施例１の変形例１の半導体装置１０２では、導電体パターン３２に線路パターン３２ｂが設けられていない。ボンディングワイヤ４８は、ベタパターン３２ａと導電体パターン３６とを電気的に接続する。図１の伝送線路Ｍ１が設けられていない。インダクタＬ２のインダクタンスを大きくするため、ボンディングワイヤ４８を長くする。その他の構成は実施例１と同じであり説明を省略する。
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【0059】
Ｙ方向における単位トランジスタ２０ａから２０ｆのうち、単位トランジスタ２０ａおよび２０ｆは、半導体チップ２５のＹ方向における端部に位置する。単位トランジスタ２０ｃおよび２０ｄは、半導体チップ２５のＹ方向における中央部に位置する。この場合、実施例１のように、導電体パターン３２が１個では、単位トランジスタ２０ｃおよび２０ｄと導電体パターン３６との間のインダクタンスは、単位トランジスタ２０ａおよび２０ｆと導電体パターン３６との間のインダクタンスより大きくなる。このように、単位トランジスタ２０ａから２０ｆと導電体パターン３６との間のインダクタンスが大きく異なってしまう。これにより、単位トランジスタによって、整合状態が異なってしまう。
【手続補正8】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【0060】
そこで、実施例１の変形例４では、導電体パターン３２を、基板３１の上面にＹ方向（半導体チップ２５と配線部品３４の配列方向に交差する方向）に複数設ける。これにより、単位トランジスタ２０ｃおよび２０ｄと導電体パターン３６との間のインダクタンスと、単位トランジスタ２０ａおよび２０ｆと導電体パターン３６との間のインダクタンスと、の差を小さくできる。よって、単位トランジスタにおける整合状態を均一化できる。実施例１の変形例２から３においても、導電体パターン３２を複数設けてもよい。
【手続補正9】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正の内容】
【0062】
実施例１の変形例４では、図１６のように、Ｙ方向における端部のボンディングワイヤ４１の長さＤ４は、Ｙ方向における中央部のボンディングワイヤ４１の長さＤ３より長い。これにより、単位トランジスタ２０ａ、２０ｃ、２０ｄおよび２０ｆと導電体パターン３６との間のインダクタンスと、単位トランジスタ２０ｂおよび２０ｅと導電体パターン３６との間のインダクタンスと、の差を小さくできる。よって、単位トランジスタの整合状態を均一化できる。長さＤ４は長さＤ３の１．２倍以上とすることができる。長さＤ４が長すぎると、単位トランジスタ２０ａ、２０ｃ、２０ｄおよび２０ｆと導電体パターン３６との間のインダクタンスが、単位トランジスタ２０ｂおよび２０ｅと導電体パターン３６との間のインダクタンスより大きくなってしまう。この観点から長さＤ４は長さＤ３の２倍以下とすることができる。実施例１およびその変形例１から３においても、長さＤ４を長さＤ３より大きくしてもよい。
【手続補正10】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正の内容】
【0063】
［実施例２］
実施例２は、実施例１およびその変形例の半導体装置をドハティ増幅器に用いる例である。図１７は、実施例２の半導体装置が用いられるドハティ増幅器の回路図である。図１７に示すように、ドハティ増幅器１０７では、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間にメインアンプ６０とピークアンプ６１とが並列に接続されている。入力端子Ｔｉｎに入力信号Ｓｉとして高周波信号が入力する。分配器７１は入力端子Ｔｉｎに入力した入力信号Ｓｉを信号Ｓｉ１とＳｉ２とに分配する。分配器７１は例えばウイルキンソン型分配器またはハイブリッドカプラである。
実施例２は、実施例１およびその変形例の半導体装置をドハティ増幅器に用いる例である。図１７は、実施例２の半導体装置が用いられるドハティ増幅器の回路図である。図１７に示すように、ドハティ増幅器１０７では、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間にメインアンプ６０とピークアンプ６１とが並列に接続されている。入力端子Ｔｉｎに入力信号Ｓｉとして高周波信号が入力する。分配器７１は入力端子Ｔｉｎに入力した入力信号Ｓｉを信号Ｓｉ１とＳｉ２とに分配する。分配器７１は例えばウイルキンソン型分配器またはハイブリッドカプラである。
【手続補正11】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正の内容】
【0067】
実施例２の半導体装置１０８は、メインアンプ６０、ピークアンプ６１および整合回路６６および６７を備えている。半導体装置１０８は整合回路６４および６５を含んでもよい。
【手続補正12】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正の内容】
【0071】
インピーダンス変換器６９は、特性インピーダンスが５０Ωであり、長さがλ／４の伝送線路である。λは、動作帯域における波長である。インピーダンス変換器６９は、ほぼ抵抗成分のインピーダンスをほぼ抵抗成分の異なる大きさのインピーダンスに変換する。ピークアンプ６１が動作しないとき、整合回路６６は、メインアンプ６０の負荷インピーダンスを１００Ωに整合させる。インピーダンス変換器６９からノードＮ３を見たインピーダンスは、ほぼ抵抗成分であり５０Ωである。インピーダンス変換器６９は、５０Ωを１００Ωに変換する。ピークアンプ６１が動作するとき、整合回路６６は、メインアンプ６０の負荷インピーダンスを５０Ωに整合させる。インピーダンス変換器６９の特性インピーダンスは５０Ωのため、インピーダンスは変換されない。
【手続補正13】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正の内容】
【0079】
以上のシミュレーションのように、半導体チップ２５、配線部品３４および容量性部品３９を、ドハティ増幅器１０７のメインアンプ６０および整合回路６６とする。これにより、整合回路６６を広帯域化することができる。よって、ドハティ増幅器を広帯域化し、かつ小型化が可能となる。