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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024165094
(43)【公開日】2024-11-28
(54)【発明の名称】ヒューズメモリ回路および半導体装置
(51)【国際特許分類】
H01L 21/82 20060101AFI20241121BHJP
H01L 21/822 20060101ALI20241121BHJP
【ＦＩ】
H01L21/82 F
H01L27/04 V
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2023080959
(22)【出願日】2023-05-16
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】辻 将信
【テーマコード（参考）】
5F038
5F064
【Ｆターム（参考）】
5F038AR22
5F038AV02
5F038AV15
5F038AV16
5F038AV18
5F038BE08
5F038BH15
5F038BH20
5F038DF04
5F038DF05
5F038DF12
5F064BB02
5F064BB05
5F064BB06
5F064BB07
5F064BB09
5F064BB13
5F064BB19
5F064BB22
5F064BB35
5F064CC09
5F064CC12
5F064EE52
5F064FF27
5F064FF45
(57)【要約】
【課題】信頼性を高めたヒューズメモリ回路を提供する。
【解決手段】ヒューズメモリ回路１００は、ヒューズユニット１１０を備える。ヒューズ素子Ｆ１は、その第１端が第１ライン１０２と接続され、電流を流すことにより電気的に遮断状態となる。第１トランジスタＭ１は、そのソースが第２ライン１０４と接続され、そのゲートに書込イネーブル信号ＷＲＩＴＥ＿ＥＮを受ける。第２トランジスタＭ２は、そのソースが第１トランジスタＭ１のドレインと接続され、そのドレインがヒューズ素子Ｆ１の第２端と接続される。制御回路１２０は、書込イネーブル信号ＷＲＩＴＥ＿ＥＮと第２トランジスタＭ２のドレインの電圧ＶＤ２に応じて、第２トランジスタＭ２のゲート電圧ＶＧ２を制御する。
【選択図】図２
【解決手段】ヒューズメモリ回路１００は、ヒューズユニット１１０を備える。ヒューズ素子Ｆ１は、その第１端が第１ライン１０２と接続され、電流を流すことにより電気的に遮断状態となる。第１トランジスタＭ１は、そのソースが第２ライン１０４と接続され、そのゲートに書込イネーブル信号ＷＲＩＴＥ＿ＥＮを受ける。第２トランジスタＭ２は、そのソースが第１トランジスタＭ１のドレインと接続され、そのドレインがヒューズ素子Ｆ１の第２端と接続される。制御回路１２０は、書込イネーブル信号ＷＲＩＴＥ＿ＥＮと第２トランジスタＭ２のドレインの電圧ＶＤ２に応じて、第２トランジスタＭ２のゲート電圧ＶＧ２を制御する。
【選択図】図２
【特許請求の範囲】
【請求項1】
電源ラインと接地ラインの一方である第１ラインと、
前記電源ラインと前記接地ラインの他方である第２ラインと、
第１ヒューズユニットと、
を備え、
前記第１ヒューズユニットは、
出力ノードと、
その第１端が前記第１ラインと接続され、電流を流すことにより電気的に遮断状態となるヒューズ素子と、
そのソースが前記第２ラインと接続され、そのゲートに書込イネーブル信号を受ける第１トランジスタと、
そのソースが前記第１トランジスタのドレインと接続され、そのドレインが前記ヒューズ素子の第２端と接続された第２トランジスタと、
書込イネーブル信号と前記第２トランジスタの前記ドレインの電圧に応じて、前記第２トランジスタのゲート電圧を制御する制御回路と、
を備える、ヒューズメモリ回路。
前記電源ラインと前記接地ラインの他方である第２ラインと、
第１ヒューズユニットと、
を備え、
前記第１ヒューズユニットは、
出力ノードと、
その第１端が前記第１ラインと接続され、電流を流すことにより電気的に遮断状態となるヒューズ素子と、
そのソースが前記第２ラインと接続され、そのゲートに書込イネーブル信号を受ける第１トランジスタと、
そのソースが前記第１トランジスタのドレインと接続され、そのドレインが前記ヒューズ素子の第２端と接続された第２トランジスタと、
書込イネーブル信号と前記第２トランジスタの前記ドレインの電圧に応じて、前記第２トランジスタのゲート電圧を制御する制御回路と、
を備える、ヒューズメモリ回路。
【請求項2】
前記制御回路は、組み合わせ回路で構成される、請求項１に記載のヒューズメモリ回路。
【請求項3】
前記第１ラインは前記電源ラインであり、前記第２ラインは前記接地ラインであり、
前記第１トランジスタおよび前記第２トランジスタはＮチャンネルであり、
前記組み合わせ回路は、前記第２トランジスタの前記ドレインの電圧と、前記書込イネーブル信号の反転信号と、を受ける否定論理積ゲートを含む、請求項２に記載のヒューズメモリ回路。
前記第１トランジスタおよび前記第２トランジスタはＮチャンネルであり、
前記組み合わせ回路は、前記第２トランジスタの前記ドレインの電圧と、前記書込イネーブル信号の反転信号と、を受ける否定論理積ゲートを含む、請求項２に記載のヒューズメモリ回路。
【請求項4】
前記否定論理積ゲートの入力しきい値電圧は、前記出力ノードの信号を受ける論理ゲート素子の入力しきい値電圧より高い、請求項３に記載のヒューズメモリ回路。
【請求項5】
前記否定論理積ゲートは、
第１入力ノードと、
第２入力ノードと、
出力ノードと、
前記電源ラインと前記出力ノードの間に並列に接続された、第１ＰＭＯＳトランジスタおよび第２ＰＭＯＳトランジスタと、
前記出力ノードと前記接地ラインの間に直列に接続された、第１ＮＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタと、
を含み、
前記第１ＰＭＯＳトランジスタのゲートおよび前記第１ＮＭＯＳトランジスタのゲートは、前記第１入力ノードと接続され、前記第２ＰＭＯＳトランジスタのゲートおよび前記第２ＮＭＯＳトランジスタのゲートは、前記第２入力ノードと接続され、
前記第１ＰＭＯＳトランジスタおよび前記第２ＰＭＯＳトランジスタのサイズが、前記第１ＮＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタのサイズよりも大きい、請求項４に記載のヒューズメモリ回路。
第１入力ノードと、
第２入力ノードと、
出力ノードと、
前記電源ラインと前記出力ノードの間に並列に接続された、第１ＰＭＯＳトランジスタおよび第２ＰＭＯＳトランジスタと、
前記出力ノードと前記接地ラインの間に直列に接続された、第１ＮＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタと、
を含み、
前記第１ＰＭＯＳトランジスタのゲートおよび前記第１ＮＭＯＳトランジスタのゲートは、前記第１入力ノードと接続され、前記第２ＰＭＯＳトランジスタのゲートおよび前記第２ＮＭＯＳトランジスタのゲートは、前記第２入力ノードと接続され、
前記第１ＰＭＯＳトランジスタおよび前記第２ＰＭＯＳトランジスタのサイズが、前記第１ＮＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタのサイズよりも大きい、請求項４に記載のヒューズメモリ回路。
【請求項6】
前記第１ラインは前記接地ラインであり、前記第２ラインは前記電源ラインであり、
前記第１トランジスタおよび前記第２トランジスタはＰチャンネルであり、
前記組み合わせ回路は、前記第２トランジスタの前記ドレインの電圧と、前記書込イネーブル信号の反転信号と、を受ける否論理和ゲートを含む、請求項２に記載のヒューズメモリ回路。
前記第１トランジスタおよび前記第２トランジスタはＰチャンネルであり、
前記組み合わせ回路は、前記第２トランジスタの前記ドレインの電圧と、前記書込イネーブル信号の反転信号と、を受ける否論理和ゲートを含む、請求項２に記載のヒューズメモリ回路。
【請求項7】
前記制御回路は、
前記第２トランジスタの前記ドレインの電圧を所定の判定電圧と比較するコンパレータを含む、請求項１に記載のヒューズメモリ回路。
前記第２トランジスタの前記ドレインの電圧を所定の判定電圧と比較するコンパレータを含む、請求項１に記載のヒューズメモリ回路。
【請求項8】
前記コンパレータは、前記ヒューズメモリ回路のプログラム工程においてネゲート、通常動作時にアサートされるイネーブル信号を受け、
前記制御回路は、前記イネーブル信号がネゲートされているときに、前記第２トランジスタをオンするように構成される、請求項７に記載のヒューズメモリ回路。
前記制御回路は、前記イネーブル信号がネゲートされているときに、前記第２トランジスタをオンするように構成される、請求項７に記載のヒューズメモリ回路。
【請求項9】
前記判定電圧は、前記出力ノードの信号を受ける論理ゲート素子の入力しきい値電圧より高い、請求項７または８に記載のヒューズメモリ回路。
【請求項10】
前記第１ヒューズユニットと同じ構成を有し、前記第１ヒューズユニットと並列に接続された第２ヒューズユニットと、
前記第１ヒューズユニットの前記出力ノードの信号を受ける第１インバータと、
前記第２ヒューズユニットの前記出力ノードの信号を受ける第２インバータと、
をさらに備え、
前記第１インバータの出力は、前記第２ヒューズユニットの前記出力ノードと接続され、前記第２インバータの出力は、前記第１ヒューズユニットの前記出力ノードと接続されている、請求項１から９のいずれかに記載のヒューズメモリ回路。
前記第１ヒューズユニットの前記出力ノードの信号を受ける第１インバータと、
前記第２ヒューズユニットの前記出力ノードの信号を受ける第２インバータと、
をさらに備え、
前記第１インバータの出力は、前記第２ヒューズユニットの前記出力ノードと接続され、前記第２インバータの出力は、前記第１ヒューズユニットの前記出力ノードと接続されている、請求項１から９のいずれかに記載のヒューズメモリ回路。
【請求項11】
請求項１から１０のいずれかに記載のヒューズメモリ回路を備える、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、ヒューズメモリ回路に関する。
【背景技術】
【0002】
各種半導体装置において、製造後の特性調整や構成変更を行う技術として、トリミングが知られている。トリミングは連続（アナログ）的に行う方法と、離散（デジタル）的に行う方法があるが、近年ではコスト的に有利なデジタル・トリミングが好まれる。
【0003】
コスト的に有利な理由は、微細化による面積効率の良いデジタル回路利用が容易になったことや、レーザートリミングなど余分なテストフローを不要とすることが挙げられる。
【0004】
また、トリミング値が確定的となるため、機能の切り替えや、冗長回路ＯＮ／ＯＦＦの不良品救済による歩留まり向上もデジタル・トリミングが好まれる要因である。
【0005】
デジタル・トリミングの手法として、次の方法が知られている。
・不揮発性メモリ（EEPROM，Flashメモリ，FeRAM，MRAM，PRAMなど）
・ヒューズ（ポリシリコン溶断，メタル配線溶断）
・アンチヒューズ（ツェナーザッピング，ゲート酸化膜ブレークダウン）
・不揮発性メモリ（EEPROM，Flashメモリ，FeRAM，MRAM，PRAMなど）
・ヒューズ（ポリシリコン溶断，メタル配線溶断）
・アンチヒューズ（ツェナーザッピング，ゲート酸化膜ブレークダウン）
【0006】
ヒューズメモリ回路は、ポリシリコンやメタル配線などのヒューズ素子と、ヒューズ素子と直列に接続されるトランジスタと、を含む構成が一般的である。ヒューズメモリ回路には、ヒューズ素子の切断／導通によって１ビットの情報が保持される。プログラム（トリミング）の工程において、トランジスタとヒューズ素子の両端間に、高い電源電圧が印加される。この状態で、トランジスタをオンすることでヒューズ素子に大電流が流れ、ヒューズ素子を切断することができる。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開２００５－８５９８０号公報
【特許文献2】国際公開ＷＯ２０２３／２７６７３３号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
ヒューズメモリ回路が集積化されたＩＣ（Integrated Circuit）は、プログラム後にアプリケーション回路に組み込まれる。ヒューズメモリ回路を構成するトランジスタは、オフに固定される。
【0009】
ところが、このトランジスタは、サージの印加や経時的な劣化によって、導通モードで故障する可能性がゼロではない。もしトランジスタが導通モードで故障すると、ヒューズ素子に大電流が流れ、ヒューズメモリ回路に記録された値が破壊される。この問題は特に、アプリケーション回路において、トランジスタとヒューズ素子の両端間に、プログラム時と同程度の高い電源電圧が印加される場合に起こりうる。
【0010】
本開示は係る状況においてされたものであり、そのある態様の例示的な目的のひとつは、信頼性を高めたヒューズメモリ回路の提供にある。
【課題を解決するための手段】
【0011】
本開示のある態様のヒューズメモリ回路は、電源ラインと接地ラインの一方である第１ラインと、電源ラインと接地ラインの他方である第２ラインと、第１ヒューズユニットと、を備える。第１ヒューズユニットは、出力ノードと、その第１端が第１ラインと接続され、電流を流すことにより電気的に遮断状態となるヒューズ素子と、そのソースが第２ラインと接続され、そのゲートに書込イネーブル信号を受ける第１トランジスタと、そのソースが第１トランジスタのドレインと接続され、そのドレインがヒューズ素子の第２端と接続された第２トランジスタと、書込イネーブル信号と第２トランジスタのドレインの電圧に応じて、第２トランジスタのゲート電圧を制御する制御回路と、を備える。
【0012】
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
【発明の効果】
【0013】
本開示のある態様によれば、ヒューズメモリ回路の信頼性を高めることができる。
【図面の簡単な説明】
【0014】
【発明を実施するための形態】
【0015】
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素または重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素または重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【0016】
一実施形態に係るヒューズメモリ回路は、電源ラインと接地ラインの一方である第１ラインと、電源ラインと接地ラインの他方である第２ラインと、第１ヒューズユニットと、を備える。第１ヒューズユニットは、出力ノードと、その第１端が第１ラインと接続され、電流を流すことにより電気的に遮断状態となるヒューズ素子と、そのソースが第２ラインと接続され、そのゲートに書込イネーブル信号を受ける第１トランジスタと、そのソースが第１トランジスタのドレインと接続され、そのドレインがヒューズ素子の第２端と接続された第２トランジスタと、書込イネーブル信号と第２トランジスタのドレインの電圧に応じて、第２トランジスタのゲート電圧を制御する制御回路と、を備える。
【0017】
この構成によると、プログラム用、言い換えるとヒューズ切断用の第１トランジスタと直列に、保護用の第２トランジスタを挿入し、第２トランジスタのオン、オフを適切に制御することで、ヒューズ切断後の回路の状態を保ちつつ、未切断のヒューズを保護することができる。この保護により、プログラム用の第１トランジスタが導通モードで故障した場合であっても、誤ったデータが出力されないようにできる。
【0018】
一実施形態において、制御回路は、組み合わせ回路で構成されてもよい。
【0019】
一実施形態において、第１ラインは電源ラインであり、第２ラインは接地ラインであり、第１トランジスタおよび第２トランジスタはＮチャンネルであってもよい。組み合わせ回路は、第２トランジスタのドレインの電圧と、書込イネーブル信号の反転信号と、を受ける否定論理積（ＮＡＮＤ）ゲートを含んでもよい。
【0020】
一実施形態において、否定論理積ゲートの入力しきい値電圧は、出力ノードの信号を受ける論理ゲート素子の入力しきい値電圧より高くてもよい。
【0021】
一実施形態において、否定論理積ゲートは、電源ラインと出力ノードの間に並列に接続された、第１ＰＭＯＳトランジスタおよび第２ＰＭＯＳトランジスタと、出力ノードと接地ラインの間に直列に接続された第１ＮＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタと、を含んでもよい。第１ＰＭＯＳトランジスタのゲートおよび第１ＮＭＯＳトランジスタのゲートは、第１入力ノードと接続され、第２ＰＭＯＳトランジスタのゲートおよび第２ＮＭＯＳトランジスタのゲートは、第２入力ノードと接続されてもよい。第１ＰＭＯＳトランジスタおよび第２ＰＭＯＳトランジスタのサイズが、第１ＮＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタのサイズよりも大きくてもよい。否定論理積ゲートの入力しきい値電圧を、判定電圧の条件を満たすように調節できる。
【0022】
一実施形態において、第１ラインは接地ラインであり、第２ラインは電源ラインであり、第１トランジスタおよび第２トランジスタはＰチャンネルであり、組み合わせ回路は、第２トランジスタのドレインの電圧と、書込イネーブル信号の反転信号と、を受ける否論理和ゲートを含んでもよい。
【0023】
一実施形態において、制御回路は、第２トランジスタのドレインの電圧を所定の判定電圧と比較するコンパレータを含んでもよい。
【0024】
一実施形態において、コンパレータは、ヒューズメモリ回路のプログラム工程においてネゲートされ、通常動作時にアサートされるイネーブル信号を受け、制御回路は、イネーブル信号がネゲートされているときに、第２トランジスタをオンするように構成されてもよい。
【0025】
一実施形態において、判定電圧は、出力ノードの信号を受ける論理ゲート素子の入力しきい値電圧より高くてもよい。
【0026】
一実施形態において、メモリヒューズ回路は、第１ヒューズユニットと同じ構成を有し、第１ヒューズユニットと並列に接続された第２ヒューズユニットと、第１ヒューズユニットの出力ノードの信号を受ける第１インバータと、第２ヒューズユニットの出力ノードの信号を受ける第２インバータと、をさらに備えてもよい。第１インバータの出力は、第２ヒューズユニットの出力ノードと接続され、第２インバータの出力は、第１ヒューズユニットの出力ノードと接続されていてもよい。
【0027】
一実施形態に係る半導体装置は、ヒューズメモリ回路を備えてもよい。
【0028】
（実施形態）
以下、好適な実施の形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、開示および発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
以下、好適な実施の形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、開示および発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
【0029】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0030】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0031】
はじめに、ヒューズメモリ回路の基本構成と、それにおいて生ずる問題を説明する。
【0032】
図１は、ヒューズメモリ回路１０の基本構成を示す回路図である。ヒューズメモリ回路１０は、ヒューズ素子１２と、ヒューズ切断用のトランジスタ１４を備える。
【0033】
プログラム工程において、トランジスタ１４のゲートにハイレベルの書込イネーブル信号を与えると、トランジスタ１４がオン状態となり、ヒューズ素子１２の両端間に電圧ＶＤＤが印加される。これにより、ヒューズ素子１２に電流が流れ、ヒューズ素子１２が切断される。この状態が、１（または０）が書き込まれた状態である。プログラム工程において、トランジスタ１４をオンとしなければ、ヒューズ素子１２は導通状態のまま維持される。この状態が、０（または１）が書き込まれた状態である。
【0034】
プログラム工程を経て、ヒューズメモリ回路１０を備える半導体集積回路が出荷され、最終製品に組み込まれる。最終製品の動作中に、トランジスタ１４のゲートは、図１に示す様にローに固定され、トランジスタ１４はオフとなる。出力ノードＯＵＴは、ヒューズ素子が切断されていなければハイレベル（ＶＤＤ）となり、切断されていれば、ハイインピーダンスとなる。
【0035】
本発明者は、ヒューズメモリ回路１０において、以下の問題が生ずることを認識するに至った。
【0036】
トランジスタ１４に発生する故障は、ゲート酸化膜破壊と、拡散接合破壊が考えられる。ゲート酸化膜破壊は、ＴＤＤＢ（Time Dependent Dielectric Breakdown）と呼ばれ、時間の経過とともに生ずる絶縁膜（ゲート酸化膜や配線間の絶縁膜）の故障である。
【0037】
一般に、トランジスタのゲート酸化膜に強い電界を加えると絶縁破壊が生ずるが、ＴＤＤＢは、弱い電界が長時間にわたり印加された場合でも生ずる。ＴＤＤＢが生ずると、トランジスタのドレインからゲートに対して、電流経路（i）が発生する。トランジスタ１４にＴＤＤＢが発生すると、この電流経路（i）を介してヒューズ素子１２に電流が流れて、切断されていないヒューズ素子１２が切断される可能性がある。
【0038】
拡散接合破壊は、トランジスタのドレイン拡散層とウェルの接合面のダメージによって、ドレインからバックゲート、ドレインからソースに対してリーク電流経路（ii）が発生し、経時劣化とともにリーク電流経路（ii）のインピーダンスが低くなって電流が増大し、最終的に短絡状態となる。トランジスタ１４が短絡状態となると、ヒューズ素子１２に電流が流れて、切断されていないヒューズ素子１２が切断される可能性がある。
【0039】
このように、ヒューズメモリ回路１０では、書き込み用のトランジスタ１４に故障が生ずると、記憶している値が破壊されるという問題がある。以下ではこの問題を解決可能なヒューズメモリ回路について説明する。
【0040】
図２は、実施形態に係るヒューズメモリ回路１００の回路図である。ヒューズメモリ回路１００は、二値の状態を保持可能な１ビットの不揮発性メモリ素子として機能する。ヒューズメモリ回路１００は、第１ライン１０２、第２ライン１０４、ヒューズユニット１１０を備える。第１ライン１０２は、電源ラインＶＤＤと接地ライン０Ｖの一方（本実施形態では電源ライン）であり、第２ライン１０４は、電源ラインＶＤＤと接地ライン０Ｖの他方（本実施形態では接地ライン）である。ヒューズユニット１１０は、第１ライン１０２と第２ライン１０４の間に接続されている。
【0041】
ヒューズユニット１１０は、ヒューズ素子Ｆ１、第１トランジスタＭ１、第２トランジスタＭ２、制御回路１２０を備える。ヒューズ素子Ｆ１は、その第１端が第１ライン１０２と接続される。ヒューズ素子Ｆ１は、電流を流すことにより電気的に遮断状態となるヒューズである。ヒューズ素子Ｆ１の第２端は、出力ノードＯＵＴと接続される。
【0042】
第１トランジスタＭ１は、ＮＭＯＳトランジスタであり、そのソースが第２ライン１０４と接続され、そのゲートに、書き込み用の書込イネーブル信号ＷＲＩＴＥ＿ＥＮを受ける。
【0043】
第２トランジスタＭ２は、そのソースが第１トランジスタＭ１のドレインと接続され、そのドレインがヒューズ素子Ｆ１の第２端（出力ノードＯＵＴ）と接続される。
【0044】
制御回路１２０は、書込イネーブル信号ＷＲＩＴＥ＿ＥＮと、第２トランジスタＭ２のドレインの電圧に応じて、第２トランジスタＭ２のゲート電圧ＶＧ２を制御する。
【0045】
具体的には、制御回路１２０は、書込イネーブル信号ＷＲＩＴＥ＿ＥＮが、ヒューズ素子Ｆ１の切断を指示するアサート状態（本実施形態ではハイレベル）であるときに、第２トランジスタＭ２のゲートに、所定電圧レベルＶＨのゲート電圧ＶＧ２を印加し、第２トランジスタＭ２をオンする。所定電圧レベルＶＨは、第２トランジスタＭ２にＴＤＤＢが生じたときにヒューズ素子Ｆ１が切断しないように定めればよい。
【0046】
第２トランジスタＭ２のドレインゲート間の電流経路（i）のインピーダンス（ドレインゲート間のインピーダンス）をＲＧＤ２とする。第２トランジスタＭ２のゲートに所定電圧レベルＶＨを印加したときにヒューズ素子Ｆ１に流れる電流ＩＦ１は、
ＩＦ１＝（ＶＤＤ－ＶＨ）／（ＲＦ１＋ＲＧＤ２）
となる。所定電圧レベルＶＨを、
ＩＦ１＜ＩＴＨ
を満たすように定めれば、ヒューズ素子Ｆ１の切断を防止できる。第２トランジスタＭ２のゲートドレイン間のインピーダンスＲＧＤ２が０Ωまで低下することを想定する場合、所定電圧レベルＶＨは、
ＶＨ＞ＶＤＤ－ＩＴＨ×ＲＦ１
を満たすように定めればよい。
ＩＦ１＝（ＶＤＤ－ＶＨ）／（ＲＦ１＋ＲＧＤ２）
となる。所定電圧レベルＶＨを、
ＩＦ１＜ＩＴＨ
を満たすように定めれば、ヒューズ素子Ｆ１の切断を防止できる。第２トランジスタＭ２のゲートドレイン間のインピーダンスＲＧＤ２が０Ωまで低下することを想定する場合、所定電圧レベルＶＨは、
ＶＨ＞ＶＤＤ－ＩＴＨ×ＲＦ１
を満たすように定めればよい。
【0047】
制御回路１２０は、書込イネーブル信号ＷＲＩＴＥ＿ＥＮが、ネゲート状態（本実施形態ではローレベル）であり、かつ第２トランジスタＭ２のドレイン電圧ＶＤ２が、所定の判定電圧ＶＴＨより高いときに、第２トランジスタＭ２のゲートに、ローレベルのゲート電圧ＶＧ２を印加する。
【0048】
制御回路１２０は、書込イネーブル信号ＷＲＩＴＥ＿ＥＮが、ネゲート状態（本実施形態ではローレベル）であり、かつ、第２トランジスタＭ２のドレイン電圧ＶＤ２が判定電圧ＶＴＨより低いとき、第２トランジスタＭ２のゲートに、ハイレベルのゲート電圧ＶＧ２を印加する。
【0049】
判定電圧ＶＴＨは、以下の２つの条件を満たすように定められる。
・条件１
ヒューズ素子Ｆ１が切断されないこと
ドレイン電圧ＶＤ２が判定電圧ＶＴＨまで低下したときに、ヒューズ素子Ｆ１に流れる電流ＩＦ１は、ヒューズ素子Ｆ１の切断に必要な電流しきい値ＩＴＨより低くなければならない。ＶＤ２＝ＶＴＨであるときのヒューズ素子Ｆ１の電流ＩＦ１は、
ＩＦ１＝（ＶＤＤ－ＶＤ２）／ＲＦ１
である。ＲＦ１は、ヒューズ素子Ｆ１のインピーダンスである。ＩＦ１＜ＩＴＨを満たすには、
ＶＴＨ＞ＶＤＤ－ＲＦ１×ＩＴＨ
を満たせばよい。
・条件１
ヒューズ素子Ｆ１が切断されないこと
ドレイン電圧ＶＤ２が判定電圧ＶＴＨまで低下したときに、ヒューズ素子Ｆ１に流れる電流ＩＦ１は、ヒューズ素子Ｆ１の切断に必要な電流しきい値ＩＴＨより低くなければならない。ＶＤ２＝ＶＴＨであるときのヒューズ素子Ｆ１の電流ＩＦ１は、
ＩＦ１＝（ＶＤＤ－ＶＤ２）／ＲＦ１
である。ＲＦ１は、ヒューズ素子Ｆ１のインピーダンスである。ＩＦ１＜ＩＴＨを満たすには、
ＶＴＨ＞ＶＤＤ－ＲＦ１×ＩＴＨ
を満たせばよい。
【0050】
・条件２
ドレイン電圧ＶＤ２が判定電圧ＶＴＨまで低下したときに、ヒューズユニット１１０の出力が、ローレベルと誤判定されないこと
このためには、判定電圧ＶＴＨは、ヒューズメモリ回路１００の出力信号ＯＵＴ（ＶＤ２）を受ける論理ゲートの入力しきい値電圧ＶＴＨ（ＩＮＶ）よりも高くなければならない。
ＶＴＨ＞ＶＴＨ（ＩＮＶ）
ドレイン電圧ＶＤ２が判定電圧ＶＴＨまで低下したときに、ヒューズユニット１１０の出力が、ローレベルと誤判定されないこと
このためには、判定電圧ＶＴＨは、ヒューズメモリ回路１００の出力信号ＯＵＴ（ＶＤ２）を受ける論理ゲートの入力しきい値電圧ＶＴＨ（ＩＮＶ）よりも高くなければならない。
ＶＴＨ＞ＶＴＨ（ＩＮＶ）
【0051】
以上がヒューズメモリ回路１００の構成である。続いてその動作を説明する。
【0052】
図１を参照して説明した問題は、プログラム工程において切断されなかったヒューズ素子Ｆ１が、トランジスタの故障によって切断されてしまうことである。プログラム工程でヒューズ素子Ｆ１が切断された場合は、トランジスタの故障が発生しても、切断済みのヒューズ素子Ｆ１には電流が流れないので、大きな問題とはならない。したがってここでは、ヒューズ素子Ｆ１が切断されていない状態を考えればよい。ヒューズメモリ回路１００がプログラム後の不揮発性メモリとして参照されるとき、書込イネーブル信号ＷＲＩＴＥ＿ＥＮはネゲート（ローレベル）に固定される。
【0053】
（正常状態）
第２トランジスタＭ２が故障していない正常状態では、出力ノードＯＵＴ、すなわち第２トランジスタＭ２のドレインの電圧ＶＤ２は、ハイレベル（ＶＤＤ）であり、判定電圧ＶＴＨよりも高い。したがって制御回路１２０は第２トランジスタＭ２のゲートに、ローレベル（０Ｖ）のゲート電圧ＶＧ２を印加する。この状態では、第１トランジスタＭ１と第２トランジスタＭ２は両方ともオフである。
第２トランジスタＭ２が故障していない正常状態では、出力ノードＯＵＴ、すなわち第２トランジスタＭ２のドレインの電圧ＶＤ２は、ハイレベル（ＶＤＤ）であり、判定電圧ＶＴＨよりも高い。したがって制御回路１２０は第２トランジスタＭ２のゲートに、ローレベル（０Ｖ）のゲート電圧ＶＧ２を印加する。この状態では、第１トランジスタＭ１と第２トランジスタＭ２は両方ともオフである。
【0054】
（拡散接合破壊）
はじめに、第２トランジスタＭ２に拡散接合破壊が発生した場合を考える。この場合は、第２トランジスタＭ２のドレインソース間が導通状態となるが、第１トランジスタＭ１がオフしているため、ヒューズ素子Ｆ１の電流ＩＦ１は０Ａを維持するため、ヒューズ素子Ｆ１は切断されない。
はじめに、第２トランジスタＭ２に拡散接合破壊が発生した場合を考える。この場合は、第２トランジスタＭ２のドレインソース間が導通状態となるが、第１トランジスタＭ１がオフしているため、ヒューズ素子Ｆ１の電流ＩＦ１は０Ａを維持するため、ヒューズ素子Ｆ１は切断されない。
【0055】
（ＴＤＤＢ）
続いて第２トランジスタＭ２にＴＤＤＢが発生したときを考える。
続いて第２トランジスタＭ２にＴＤＤＢが発生したときを考える。
【0056】
図３は、ヒューズメモリ回路１００の等価回路図である。φ１は故障発生前の正常状態を、φ２はＴＤＤＢの進行中を、φ３は保護動作状態を示す。
【0057】
第１トランジスタＭ１はオフに固定されている。正常状態φ１では、第１トランジスタＭ１、第２トランジスタＭ２はともにオフであり、ヒューズ素子Ｆ１に流れる電流ＩＦ１は０Ａである。また第２トランジスタＭ２のドレイン電圧ＶＤ２は、電源電圧ＶＤＤと実質的に等しい。
【0058】
ＴＤＤＢの進行状態φ２では、第２トランジスタＭ２のドレインゲート間に電流経路（i）が発生している。この電流経路(i)のインピーダンス（ドレインゲート間のインピーダンス）をＲＧＤ２とするとき、ヒューズ素子Ｆ１に流れる電流ＩＦ１は、
ＩＦ１＝ＶＤＤ／（ＲＦ１＋ＲＧＤ２）
となる。経年変化によってインピーダンスＲＧＤ２が低下するにしたがって、電流ＩＦ１は増加していく。
ＩＦ１＝ＶＤＤ／（ＲＦ１＋ＲＧＤ２）
となる。経年変化によってインピーダンスＲＧＤ２が低下するにしたがって、電流ＩＦ１は増加していく。
【0059】
第２トランジスタＭ２のドレイン電圧ＶＤ２は、
ＶＤ２＝ＶＤＤ－ＲＦ１・ＩＦ１
となる。したがって、電流ＩＦ１の増加にともなって、ドレイン電圧ＶＤ２は低下していく。
ＶＤ２＝ＶＤＤ－ＲＦ１・ＩＦ１
となる。したがって、電流ＩＦ１の増加にともなって、ドレイン電圧ＶＤ２は低下していく。
【0060】
ドレイン電圧ＶＤ２が判定電圧ＶＴＨより低くなると、保護状態φ３に遷移する。保護状態φ３では、第２トランジスタＭ２のゲートに、所定電圧レベルＶＨのゲート電圧ＶＧ２が印加される。このときにヒューズ素子Ｆ１に流れる電流ＩＦ１は、
ＩＦ１＝（ＶＤＤ－ＶＨ）／（ＲＦ１＋ＲＧＤ２）
となる。上述のように所定電圧レベルＶＨは、ヒューズ素子Ｆ１の電流ＩＦ１がヒューズ素子Ｆ１のしきい値電流ＩＴＨを超えないように定められている。これにより、ヒューズ素子Ｆ１の切断を防止できる。
ＩＦ１＝（ＶＤＤ－ＶＨ）／（ＲＦ１＋ＲＧＤ２）
となる。上述のように所定電圧レベルＶＨは、ヒューズ素子Ｆ１の電流ＩＦ１がヒューズ素子Ｆ１のしきい値電流ＩＴＨを超えないように定められている。これにより、ヒューズ素子Ｆ１の切断を防止できる。
【0061】
以上がヒューズメモリ回路１００の動作である。このヒューズメモリ回路１００では、第２トランジスタＭ２に拡散接合破壊、ＴＤＤＢのいずれが発生した場合でも、ヒューズ素子Ｆ１を保護することができる。
【0062】
本開示は、図２のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本開示の範囲を狭めるためではなく、本開示や本発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。
【0063】
図４は、実施例１に係るヒューズメモリ回路１００Ａの回路図である。制御回路１２０Ａは、組み合わせ回路で構成される。制御回路１２０Ａは、インバータ１２２および否定論理積（ＮＡＮＤ）ゲート１２４を含む。
【0064】
インバータ１２２は、書込イネーブル信号ＷＲＩＴＥ＿ＥＮを受け、それを反転する。ＮＡＮＤゲート１２４は、第１入力Ａに第２トランジスタＭ２のドレイン電圧ＶＤ２を受け、第２入力Ｂにインバータ１２２の出力を受け、出力ｚｎに、２つの入力信号の否定論理積に対応する二値の信号を発生する。第１入力Ａの入力しきい値電圧は、上述の判定電圧ＶＴＨに相当する。言い換えると、ＮＡＮＤゲート１２４は、入力しきい値電圧が判定電圧ＶＴＨに課される条件を満たすように構成される。
【0065】
また、ＮＡＮＤゲート１２４の出力のローレベルは０Ｖであり、ハイレベルは上述の所定電圧レベルＶＨである。
【0066】
図５は、図４のヒューズメモリ回路１００Ａにおいて、第２トランジスタＭ２にＴＤＤＢが生じたときのヒューズメモリ回路１００の動作を説明する波形図（シミュレーション結果）である。図５の上段は、ヒューズ素子Ｆ１に流れる電流ＩＦ１を、中段は、第２トランジスタＭ２のドレインゲート間の電流経路（i）のインピーダンス（対数）、下段は、第２トランジスタＭ２のゲート電圧ＶＧ２およびドレイン電圧ＶＤ２を示す。実線が、図４のヒューズメモリ回路１００Ａの動作を示しており、破線が、第２トランジスタＭ２のゲートを０Ｖに固定したときの動作を示している。
【0067】
第１トランジスタＭ１はオフに固定されている。正常状態φ１では、第１トランジスタＭ１、第２トランジスタＭ２はともにオフであり、ヒューズ素子Ｆ１に流れる電流ＩＦ１は０Ａである。また第２トランジスタＭ２のドレイン電圧ＶＤ２は、電源電圧ＶＤＤと実質的に等しい。時刻ｔ０より前が、正常状態φ１を示している。
【0068】
ＴＤＤＢの進行状態φ２では、第２トランジスタＭ２のドレインゲート間に電流経路（i）が発生している。この電流経路(i)のインピーダンス（ドレインゲート間のインピーダンス）をＲＧＤ２とするとき、ヒューズ素子Ｆ１に流れる電流ＩＦ１は、
ＩＦ１＝ＶＤＤ／（ＲＦ１＋ＲＧＤ２）
となる。経年変化によってインピーダンスＲＧＤ２が低下するにしたがって、電流ＩＦ１は増加していく。図５では、時刻ｔ０以降が、状態φ２を示している。
ＩＦ１＝ＶＤＤ／（ＲＦ１＋ＲＧＤ２）
となる。経年変化によってインピーダンスＲＧＤ２が低下するにしたがって、電流ＩＦ１は増加していく。図５では、時刻ｔ０以降が、状態φ２を示している。
【0069】
第２トランジスタＭ２のドレイン電圧ＶＤ２は、
ＶＤ２＝ＶＤＤ－ＲＦ１・ＩＦ１
となる。したがって、電流ＩＦ１の増加にともなって、ドレイン電圧ＶＤ２は低下していく。
ＶＤ２＝ＶＤＤ－ＲＦ１・ＩＦ１
となる。したがって、電流ＩＦ１の増加にともなって、ドレイン電圧ＶＤ２は低下していく。
【0070】
時刻ｔ１にドレイン電圧ＶＤ２が判定電圧ＶＴＨより低くなると、保護状態φ３に遷移する。保護状態φ３では、第２トランジスタＭ２のゲートに、所定電圧レベルＶＨのゲート電圧ＶＧ２が印加される。このときにヒューズ素子Ｆ１に流れる電流ＩＦ１は、
ＩＦ１＝（ＶＤＤ－ＶＨ）／（ＲＦ１＋ＲＧＤ２）
となる。ＮＡＮＤゲート１２４の出力電圧の電圧レベルＶＨは、ヒューズ素子Ｆ１の電流ＩＦ１がヒューズ素子Ｆ１のしきい値電流ＩＴＨを超えない電圧レベルに収束する。これにより、ヒューズ素子Ｆ１の切断を防止できる。
ＩＦ１＝（ＶＤＤ－ＶＨ）／（ＲＦ１＋ＲＧＤ２）
となる。ＮＡＮＤゲート１２４の出力電圧の電圧レベルＶＨは、ヒューズ素子Ｆ１の電流ＩＦ１がヒューズ素子Ｆ１のしきい値電流ＩＴＨを超えない電圧レベルに収束する。これにより、ヒューズ素子Ｆ１の切断を防止できる。
【0071】
図６は、ＮＡＮＤゲート１２４の構成例を示す回路図である。ＮＡＮＤゲート１２４は、第１ＰＭＯＳトランジスタＭＰ１、第２ＰＭＯＳトランジスタＭＰ２および第１ＮＭＯＳトランジスタＭＮ１、第２ＮＭＯＳトランジスタＭＮ２を含む。第１ＰＭＯＳトランジスタＭＰ１および第２ＰＭＯＳトランジスタＭＰ２は、電源ラインと出力ノードｚｎの間に並列に接続される。第１ＮＭＯＳトランジスタＭＮ１および第２ＮＭＯＳトランジスタＭＮ２は、出力ノードｚｎと接地ラインの間に直列に接続される。
【0072】
ＮＡＮＤゲート１２４の入力しきい値電圧は、ＰＭＯＳトランジスタＭＰ１，ＭＰ２およびＮＭＯＳトランジスタのサイズ（Ｗ／Ｌ：ゲート幅／ゲート長）にもとづいて調節可能であり、ＰＭＯＳトランジスタＭＰ１，ＭＰ２のサイズは、ＮＭＯＳトランジスタＭＮ１，ＭＮ２のサイズより大きく設計され、入力しきい値電圧が、判定電圧ＶＴＨに課される以下の条件を満たすように調節される。
ＶＴＨ＞ＶＤＤ－ＲＦ１×ＩＴＨ
ＶＴＨ＞ＶＴＨ（ＩＮＶ）
ＶＴＨ＞ＶＤＤ－ＲＦ１×ＩＴＨ
ＶＴＨ＞ＶＴＨ（ＩＮＶ）
【0073】
図７は、実施例２に係るヒューズメモリ回路１００Ｂの回路図である。制御回路１２０Ｂは、コンパレータ１２６と、ＰＭＯＳトランジスタ１２８を含む。
【0074】
コンパレータ１２６は、第２トランジスタＭ２のドレイン電圧ＶＤ２を、判定電圧ＶＴＨと比較する。コンパレータ１２６の出力は、第２トランジスタＭ２のゲートと接続される。コンパレータ１２６はイネーブル端子を備え、イネーブル／ディセーブルが切り替え可能となっている。コンパレータ１２６の出力はディセーブル状態においてハイインピーダンスである。制御回路１２０Ｂには、アンプイネーブル信号ＡＭＰ＿ＥＮが入力されている。アンプイネーブル信号ＡＭＰ＿ＥＮは、ヒューズメモリ回路１００Ｂのプログラム工程においてネゲート（ロー）され、通常動作中はアサート（ハイ）される。
【0075】
制御回路１２０Ｂは、アンプイネーブル信号ＡＭＰ＿ＥＮがネゲート（ロー）のときに第２トランジスタＭ２をオンするように構成されている。たとえば制御回路１２０Ｂは、コンパレータ１２６に加えて、ＰＭＯＳトランジスタ１２８を含む。ＰＭＯＳトランジスタ１２８は、第１ライン１０２と第２トランジスタＭ２のゲートＭ２の間に接続される。ＰＭＯＳトランジスタ１２８のゲートには、アンプイネーブル信号ＡＭＰ＿ＥＮが入力される。プログラム工程においてアンプイネーブル信号ＡＭＰ＿ＥＮがネゲート（ロー）されると、ＰＭＯＳトランジスタ１２８がオンとなり、第２トランジスタＭ２のゲートに、ハイレベル（ＶＤＤ）のゲート電圧ＶＧ２が印加され、第２トランジスタＭ２がオンとなる。
【0076】
なお、ＰＭＯＳトランジスタ１２８に代えて、第２トランジスタＭ２のゲートと第１ライン１０２の間に接続されるプルアップ抵抗を設けてもよい。
【0077】
図８は、ヒューズメモリ回路２００の回路図である。ヒューズメモリ回路２００は、これまで説明したヒューズメモリ回路１００の天地を反転して、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを置換した構成をとる。つまり、第１ライン１０２が接地ライン、第２ライン１０４が電源ラインであり、第１トランジスタＭ１、第２トランジスタＭ２は、ＰＭＯＳトランジスタで構成される。また各信号の論理は、ハイとローが反転したものとなる。書込イネーブル信号ＷＲＩＴＥ＿ＥＮ＼は、アサートがロー、ネゲートがハイである。
【0078】
制御回路２２０は、書込イネーブル信号ＷＲＩＴＥ＿ＥＮ＼がアサート（ロー）であり、第２トランジスタＭ２のドレイン電圧ＶＤ２が判定電圧ＶＴＨよりも高いときに、第２トランジスタＭ２のゲートに、所定電圧レベルＶＬのゲート電圧ＶＧ２を印加する。
【0079】
判定電圧ＶＴＨは、以下の２つの条件を満たすように定められる。
・条件１
ヒューズ素子Ｆ１が切断されないこと
ドレイン電圧ＶＤ２が判定電圧ＶＴＨまで上昇したときに、ヒューズ素子Ｆ１に流れる電流ＩＦ１は、ヒューズ素子Ｆ１の切断に必要な電流しきい値ＩＴＨより低くなければならない。ＶＤ２＝ＶＴＨであるときのヒューズ素子Ｆ１の電流ＩＦ１は、
ＩＦ１＝ＶＤ２／ＲＦ１
である。ＲＦ１は、ヒューズ素子Ｆ１のインピーダンスである。ＩＦ１＜ＩＴＨを満たすには、
ＶＴＨ＜ＲＦ１×ＩＴＨ
を満たせばよい。
・条件１
ヒューズ素子Ｆ１が切断されないこと
ドレイン電圧ＶＤ２が判定電圧ＶＴＨまで上昇したときに、ヒューズ素子Ｆ１に流れる電流ＩＦ１は、ヒューズ素子Ｆ１の切断に必要な電流しきい値ＩＴＨより低くなければならない。ＶＤ２＝ＶＴＨであるときのヒューズ素子Ｆ１の電流ＩＦ１は、
ＩＦ１＝ＶＤ２／ＲＦ１
である。ＲＦ１は、ヒューズ素子Ｆ１のインピーダンスである。ＩＦ１＜ＩＴＨを満たすには、
ＶＴＨ＜ＲＦ１×ＩＴＨ
を満たせばよい。
【0080】
・条件２
ドレイン電圧ＶＤ２が判定電圧ＶＴＨまで上昇したときに、ヒューズユニット２１０の出力が、ハイレベルと誤判定されないこと
このためには、判定電圧ＶＴＨは、ヒューズメモリ回路２００の出力信号ＯＵＴ（ＶＤ２）を受ける論理ゲートの入力しきい値電圧ＶＴＨ（ＩＮＶ）よりも低くなければならない。
ＶＴＨ＜ＶＴＨ（ＩＮＶ）
ドレイン電圧ＶＤ２が判定電圧ＶＴＨまで上昇したときに、ヒューズユニット２１０の出力が、ハイレベルと誤判定されないこと
このためには、判定電圧ＶＴＨは、ヒューズメモリ回路２００の出力信号ＯＵＴ（ＶＤ２）を受ける論理ゲートの入力しきい値電圧ＶＴＨ（ＩＮＶ）よりも低くなければならない。
ＶＴＨ＜ＶＴＨ（ＩＮＶ）
【0081】
所定電圧レベルＶＬは、第２トランジスタＭ２にＴＤＤＢが生じたときにヒューズ素子Ｆ１が切断しないように定めればよい。
【0082】
第２トランジスタＭ２のドレインゲート間の電流経路（i）のインピーダンス（ドレインゲート間のインピーダンス）をＲＧＤ２とする。第２トランジスタＭ２のゲートに所定電圧レベルＶＬを印加したときにヒューズ素子Ｆ１に流れる電流ＩＦ１は、
ＩＦ１＝ＶＬ／（ＲＦ１＋ＲＧＤ２）
となる。所定電圧レベルＶＬを、
ＩＦ１＜ＩＴＨ
を満たすように定めれば、ヒューズ素子Ｆ１の切断を防止できる。第２トランジスタＭ２のゲートドレイン間のインピーダンスＲＧＤ２が０Ωまで低下することを想定する場合、所定電圧レベルＶＨは、
ＶＬ＜ＩＴＨ×ＲＦ１
を満たすように定めればよい。
ＩＦ１＝ＶＬ／（ＲＦ１＋ＲＧＤ２）
となる。所定電圧レベルＶＬを、
ＩＦ１＜ＩＴＨ
を満たすように定めれば、ヒューズ素子Ｆ１の切断を防止できる。第２トランジスタＭ２のゲートドレイン間のインピーダンスＲＧＤ２が０Ωまで低下することを想定する場合、所定電圧レベルＶＨは、
ＶＬ＜ＩＴＨ×ＲＦ１
を満たすように定めればよい。
【0083】
この構成によっても、第２トランジスタＭ２に拡散接合破壊、ＴＤＤＢのいずれが発生した場合でも、ヒューズ素子Ｆ１を保護することができる。
【0084】
図９は、実施例３に係るヒューズメモリ回路２００Ａの回路図である。制御回路２２０Ａは、インバータ２２２および否定論理和（ＮＯＲ）ゲート２２４を含む。
【0085】
インバータ２２２は、書込イネーブル信号ＷＲＩＴＥ＿ＥＮ＼を受け、それを反転する。ＮＯＲゲート２２４は、第１入力Ａに第２トランジスタＭ２のドレイン電圧ＶＤ２を受け、第２入力Ｂにインバータ２２２の出力を受け、出力ｚｎに、２つの入力信号の否定論理和に対応する二値の信号を発生する。第１入力Ａの入力しきい値電圧は、上述の判定電圧ＶＴＨに相当する。言い換えると、ＮＯＲゲート２２４は、入力しきい値電圧が判定電圧ＶＴＨに課される条件を満たすように構成される。しきい値電圧は、ＮＯＲゲート２２４を構成するトランジスタのサイズによって調節可能である。
【0086】
図１０は、実施例４に係るヒューズメモリ回路２００Ｂの回路図である。制御回路２２０Ｂは、コンパレータ２２６を含む。
【0087】
コンパレータ２２６は、第２トランジスタＭ２のドレイン電圧ＶＤ２を、判定電圧ＶＴＨと比較する。コンパレータ２２６の出力は、第２トランジスタＭ２のゲートと接続される。コンパレータ２２６はイネーブル端子を備え、イネーブル／ディセーブルが切り替え可能となっている。コンパレータ２２６の出力はディセーブル状態においてハイインピーダンスである。制御回路２２０Ｂには、アンプイネーブル信号ＡＭＰ＿ＥＮ＼が入力されている。アンプイネーブル信号ＡＭＰ＿ＥＮ＼は、ヒューズメモリ回路２００Ｂのプログラム工程においてネゲート（ハイ）され、通常動作中はアサート（ロー）される。コンパレータ２２６は、アンプイネーブル信号ＡＭＰ＿ＥＮ＼がアサート（ロー）のときにイネーブル状態、アンプイネーブル信号ＡＭＰ＿ＥＮ＼がネゲート（ハイ）のときにディセーブル状態である。
【0088】
制御回路２２０Ｂは、アンプイネーブル信号ＡＭＰ＿ＥＮ＼がネゲート（ハイ）のときに第２トランジスタＭ２をオンするように構成されている。制御回路２２０Ｂは、コンパレータ２２６に加えて、ＮＭＯＳトランジスタ２２８を含む。ＮＭＯＳトランジスタ２２８は、第１ライン１０２と第２トランジスタＭ２のゲートＭ２の間に接続される。ＮＭＯＳトランジスタ２２８のゲートには、アンプイネーブル信号ＡＭＰ＿ＥＮ＼が入力される。プログラム工程においてアンプイネーブル信号ＡＭＰ＿ＥＮ＼がネゲート（ハイ）されると、ＮＭＯＳトランジスタ２２８がオンとなり、第２トランジスタＭ２のゲートに、ローレベル（０Ｖ）のゲート電圧ＶＧ２が印加され、第２トランジスタＭ２がオンとなる。
【0089】
なお、ＮＭＯＳトランジスタ２２８に代えて、第２トランジスタＭ２のゲートと第１ライン１０２の間に接続されるプルダウン抵抗を設けてもよい。
【0090】
図１１は、ヒューズメモリ回路５００の回路図である。ヒューズメモリ回路５００は、第１ヒューズユニット５１０および第２ヒューズユニット５２０、第１インバータ５３０、第２インバータ５３２、非反転出力Ｄおよび反転出力Ｄ＼を備える。
【0091】
第１ヒューズユニット５１０および第２ヒューズユニット５２０は、上述のヒューズユニット１１０（１１０Ａ，１１０Ｂ）またはヒューズユニット２１０（２１０Ａ，２２０Ｂ）である。
【0092】
第１インバータ５３０は、第１ヒューズユニット５１０の出力ノードＯＵＴの信号を受ける。第２インバータ５３２は、第２ヒューズユニット５２０の出力ノードＯＵＴの信号を受ける。第１インバータ５３０の出力は、第２ヒューズユニット５２０の出力ノードＯＵＴと接続され、第２インバータ５３２の出力は、第１ヒューズユニット５１０の出力ノードＯＵＴと接続され、ラッチ回路を構成している。
【0093】
最後に半導体装置３００のいくつかの具体例を説明する。
【0094】
図１２は、半導体装置３００の一例（３００Ａ）を示すブロック図である。内部回路３１０Ａはデジタル回路であり、静的ランダムアクセスメモリ（ＳＲＡＭ：Static Random Access Memory）３１２，３１４と、セレクタ３１６、マイクロプロセッサ３１８を備える。２個のＳＲＡＭ３１２，３１４は冗長性をもたせるために設けられており、一方がセレクタ３１６によって選択される。
【0095】
ヒューズ回路４００は、制御レジスタ４０２を介して制御可能であり、ヒューズ回路４００は、セレクタ３１６の制御情報がプログラム可能である。マイクロプロセッサ３１８は、２個のＳＲＡＭ３１２，３１４のうち、ヒューズ回路４００に書き込まれた値に応じた一方にアクセスすることができる。この構成によれば、半導体装置３００Ａの検査工程において、２個のＳＲＡＭ３１２，３１４の一方に異常が検出された場合、正常な他方を選択することで、歩留まりを改善できる。
【0096】
図１３は、半導体装置３００の別の一例（３００Ｂ）を示す図である。内部回路３１０Ｂは、リニアレギュレータ（ＬＤＯ：Low Drop Output）３２０を含む。リニアレギュレータ３２０は、トランジスタ３２２、オペアンプ３２４、基準電圧源３２６、抵抗Ｒ４１，Ｒ４２を備える。
【0097】
この例では、抵抗Ｒ４２は可変抵抗であり、ヒューズ回路４００には、可変抵抗の設定値がプログラムされる。これにより、リニアレギュレータ３２０の出力電圧ＶＯＵＴの目標値を調節できる。
【0098】
図１４は、半導体装置３００の別の一例（３００Ｃ）を示す図である。内部回路３１０Ｃは、インタフェース回路３３０を含む。インタフェース回路３３０は、入力バッファ３３２、プルダウン抵抗３３６、スイッチ３３４を含む。ヒューズ回路４００には、スイッチ３３４のオン／オフの設定値がプログラムされる。これにより、半導体装置３００Ｃの入力ピンを、バッファ受けとするか、プルダウンとするかを切りかえることができる。
【0099】
実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにさまざまな変形例が存在すること、またそうした変形例も本開示に含まれ、また本発明の範囲を構成しうることは当業者に理解されるところである。
【0100】
（付記）
本明細書には以下の技術が開示される。
本明細書には以下の技術が開示される。
【0101】
（項目１）
電源ラインと接地ラインの一方である第１ラインと、
前記電源ラインと前記接地ラインの他方である第２ラインと、
第１ヒューズユニットと、
を備え、
前記第１ヒューズユニットは、
出力ノードと、
その第１端が前記第１ラインと接続され、電流を流すことにより電気的に遮断状態となるヒューズ素子と、
そのソースが前記第２ラインと接続され、そのゲートに書込イネーブル信号を受ける第１トランジスタと、
そのソースが前記第１トランジスタのドレインと接続され、そのドレインが前記ヒューズ素子の第２端と接続された第２トランジスタと、
書込イネーブル信号と前記第２トランジスタの前記ドレインの電圧に応じて、前記第２トランジスタのゲート電圧を制御する制御回路と、
を備える、ヒューズメモリ回路。
電源ラインと接地ラインの一方である第１ラインと、
前記電源ラインと前記接地ラインの他方である第２ラインと、
第１ヒューズユニットと、
を備え、
前記第１ヒューズユニットは、
出力ノードと、
その第１端が前記第１ラインと接続され、電流を流すことにより電気的に遮断状態となるヒューズ素子と、
そのソースが前記第２ラインと接続され、そのゲートに書込イネーブル信号を受ける第１トランジスタと、
そのソースが前記第１トランジスタのドレインと接続され、そのドレインが前記ヒューズ素子の第２端と接続された第２トランジスタと、
書込イネーブル信号と前記第２トランジスタの前記ドレインの電圧に応じて、前記第２トランジスタのゲート電圧を制御する制御回路と、
を備える、ヒューズメモリ回路。
【0102】
（項目２）
前記制御回路は、組み合わせ回路で構成される、項目１に記載のヒューズメモリ回路。
前記制御回路は、組み合わせ回路で構成される、項目１に記載のヒューズメモリ回路。
【0103】
（項目３）
前記第１ラインは前記電源ラインであり、前記第２ラインは前記接地ラインであり、
前記第１トランジスタおよび前記第２トランジスタはＮチャンネルであり、
前記組み合わせ回路は、前記第２トランジスタの前記ドレインの電圧と、前記書込イネーブル信号の反転信号と、を受ける否定論理積ゲートを含む、項目２に記載のヒューズメモリ回路。
前記第１ラインは前記電源ラインであり、前記第２ラインは前記接地ラインであり、
前記第１トランジスタおよび前記第２トランジスタはＮチャンネルであり、
前記組み合わせ回路は、前記第２トランジスタの前記ドレインの電圧と、前記書込イネーブル信号の反転信号と、を受ける否定論理積ゲートを含む、項目２に記載のヒューズメモリ回路。
【0104】
（項目４）
前記否定論理積ゲートの入力しきい値電圧は、前記出力ノードの信号を受ける論理ゲート素子の入力しきい値電圧より高い、項目３に記載のヒューズメモリ回路。
前記否定論理積ゲートの入力しきい値電圧は、前記出力ノードの信号を受ける論理ゲート素子の入力しきい値電圧より高い、項目３に記載のヒューズメモリ回路。
【0105】
（項目５）
前記否定論理積ゲートは、
第１入力ノードと、
第２入力ノードと、
出力ノードと、
前記電源ラインと前記出力ノードの間に並列に接続された、第１ＰＭＯＳトランジスタおよび第２ＰＭＯＳトランジスタと、
前記出力ノードと前記接地ラインの間に直列に接続された、第１ＮＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタと、
を含み、
前記第１ＰＭＯＳトランジスタのゲートおよび前記第１ＮＭＯＳトランジスタのゲートは、前記第１入力ノードと接続され、前記第２ＰＭＯＳトランジスタのゲートおよび前記第２ＮＭＯＳトランジスタのゲートは、前記第２入力ノードと接続され、
前記第１ＰＭＯＳトランジスタおよび前記第２ＰＭＯＳトランジスタのサイズが、前記第１ＮＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタのサイズよりも大きい、項目４に記載のヒューズメモリ回路。
前記否定論理積ゲートは、
第１入力ノードと、
第２入力ノードと、
出力ノードと、
前記電源ラインと前記出力ノードの間に並列に接続された、第１ＰＭＯＳトランジスタおよび第２ＰＭＯＳトランジスタと、
前記出力ノードと前記接地ラインの間に直列に接続された、第１ＮＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタと、
を含み、
前記第１ＰＭＯＳトランジスタのゲートおよび前記第１ＮＭＯＳトランジスタのゲートは、前記第１入力ノードと接続され、前記第２ＰＭＯＳトランジスタのゲートおよび前記第２ＮＭＯＳトランジスタのゲートは、前記第２入力ノードと接続され、
前記第１ＰＭＯＳトランジスタおよび前記第２ＰＭＯＳトランジスタのサイズが、前記第１ＮＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタのサイズよりも大きい、項目４に記載のヒューズメモリ回路。
【0106】
（項目６）
前記第１ラインは前記接地ラインであり、前記第２ラインは前記電源ラインであり、
前記第１トランジスタおよび前記第２トランジスタはＰチャンネルであり、
前記組み合わせ回路は、前記第２トランジスタの前記ドレインの電圧と、前記書込イネーブル信号の反転信号と、を受ける否論理和ゲートを含む、項目２に記載のヒューズメモリ回路。
前記第１ラインは前記接地ラインであり、前記第２ラインは前記電源ラインであり、
前記第１トランジスタおよび前記第２トランジスタはＰチャンネルであり、
前記組み合わせ回路は、前記第２トランジスタの前記ドレインの電圧と、前記書込イネーブル信号の反転信号と、を受ける否論理和ゲートを含む、項目２に記載のヒューズメモリ回路。
【0107】
（項目７）
前記制御回路は、
前記第２トランジスタの前記ドレインの電圧を所定の判定電圧と比較するコンパレータを含む、項目１に記載のヒューズメモリ回路。
前記制御回路は、
前記第２トランジスタの前記ドレインの電圧を所定の判定電圧と比較するコンパレータを含む、項目１に記載のヒューズメモリ回路。
【0108】
（項目８）
前記コンパレータは、前記ヒューズメモリ回路のプログラム工程においてネゲート、通常動作時にアサートされるイネーブル信号を受け、
前記制御回路は、前記イネーブル信号がネゲートされているときに、前記第２トランジスタをオンするように構成される、項目７に記載のヒューズメモリ回路。
前記コンパレータは、前記ヒューズメモリ回路のプログラム工程においてネゲート、通常動作時にアサートされるイネーブル信号を受け、
前記制御回路は、前記イネーブル信号がネゲートされているときに、前記第２トランジスタをオンするように構成される、項目７に記載のヒューズメモリ回路。
【0109】
（項目９）
前記判定電圧は、前記出力ノードの信号を受ける論理ゲート素子の入力しきい値電圧より高い、項目７または８に記載のヒューズメモリ回路。
前記判定電圧は、前記出力ノードの信号を受ける論理ゲート素子の入力しきい値電圧より高い、項目７または８に記載のヒューズメモリ回路。
【0110】
（項目１０）
前記第１ヒューズユニットと同じ構成を有し、前記第１ヒューズユニットと並列に接続された第２ヒューズユニットと、
前記第１ヒューズユニットの前記出力ノードの信号を受ける第１インバータと、
前記第２ヒューズユニットの前記出力ノードの信号を受ける第２インバータと、
をさらに備え、
前記第１インバータの出力は、前記第２ヒューズユニットの前記出力ノードと接続され、前記第２インバータの出力は、前記第１ヒューズユニットの前記出力ノードと接続されている、項目１から９のいずれかに記載のヒューズメモリ回路。
前記第１ヒューズユニットと同じ構成を有し、前記第１ヒューズユニットと並列に接続された第２ヒューズユニットと、
前記第１ヒューズユニットの前記出力ノードの信号を受ける第１インバータと、
前記第２ヒューズユニットの前記出力ノードの信号を受ける第２インバータと、
をさらに備え、
前記第１インバータの出力は、前記第２ヒューズユニットの前記出力ノードと接続され、前記第２インバータの出力は、前記第１ヒューズユニットの前記出力ノードと接続されている、項目１から９のいずれかに記載のヒューズメモリ回路。
【0111】
（項目１１）
項目１から１０のいずれかに記載のヒューズメモリ回路を備える、半導体装置。
項目１から１０のいずれかに記載のヒューズメモリ回路を備える、半導体装置。
【符号の説明】
【0112】
１００ ヒューズメモリ回路
１０２ 第１ライン
１０４ 第２ライン
１１０ ヒューズユニット
Ｆ１ ヒューズ素子
Ｍ１ 第１トランジスタ
Ｍ２ 第２トランジスタ
１２０ 制御回路
１２２ インバータ
１２４ ＮＡＮＤゲート
２００ ヒューズメモリ回路
２１０ ヒューズユニット
２２０ 制御回路
２２２ インバータ
２２４ ＮＯＲゲート
５００ ヒューズメモリ回路
５１０ 第１ヒューズユニット
５２０ 第２ヒューズユニット
５３０ 第１インバータ
５３２ 第２インバータ
１０２ 第１ライン
１０４ 第２ライン
１１０ ヒューズユニット
Ｆ１ ヒューズ素子
Ｍ１ 第１トランジスタ
Ｍ２ 第２トランジスタ
１２０ 制御回路
１２２ インバータ
１２４ ＮＡＮＤゲート
２００ ヒューズメモリ回路
２１０ ヒューズユニット
２２０ 制御回路
２２２ インバータ
２２４ ＮＯＲゲート
５００ ヒューズメモリ回路
５１０ 第１ヒューズユニット
５２０ 第２ヒューズユニット
５３０ 第１インバータ
５３２ 第２インバータ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】