特開 2024-165100 半導体集積回路及び電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024165100

(43)【公開日】2024-11-28

(54)【発明の名称】半導体集積回路及び電子機器

(51)【国際特許分類】

   H03K 17/22 20060101AFI20241121BHJP

   H02J 7/00 20060101ALI20241121BHJP

   B60R 16/02 20060101ALI20241121BHJP

【ＦＩ】

H03K17/22 E

H02J7/00 302A

H02J7/00 S

B60R16/02 645Z

【審査請求】未請求

【請求項の数】15

【出願形態】ＯＬ

(21)【出願番号】P 2023080974

(22)【出願日】2023-05-16

(71)【出願人】

【識別番号】000006220

【氏名又は名称】ミツミ電機株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】平井 勝

【テーマコード（参考）】

5G503

5J055

【Ｆターム（参考）】

5G503BB01

5G503FA16

5J055AX44

5J055AX58

5J055BX41

5J055CX28

5J055DX22

5J055DX55

5J055EX07

5J055EY03

5J055EY12

5J055EY21

5J055EZ03

5J055EZ10

5J055EZ57

5J055EZ58

5J055GX01

5J055GX02

5J055GX05

(57)【要約】

【課題】複数チャネルの電圧低下検出機能と特定チャネルの電圧上昇検出機能とを併せ持つ半導体集積回路の提供。
【解決手段】第１入力端子、第２入力端子、第１出力端子及び第２出力端子を含む複数の端子と、前記第１入力端子の電圧低下を検出すると、第１信号をアサートする第１検出回路と、前記第１入力端子の過電圧を検出すると、第２信号をアサートする第２検出回路と、前記第２入力端子の電圧低下を検出すると、第３信号をアサートする第３検出回路と、前記第１信号及び前記第２信号を監視し、前記第１信号又は前記第２信号がアサートされているとき、第１リセット信号を前記第１出力端子から出力する第１出力回路と、前記第３信号を監視し、前記第３信号がアサートされているとき、第２リセット信号を前記第２出力端子から出力する第２出力回路と、を備える、半導体集積回路。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１入力端子、第２入力端子、第１出力端子及び第２出力端子を含む複数の端子と、
前記第１入力端子の電圧低下を検出すると、第１信号をアサートする第１検出回路と、
前記第１入力端子の過電圧を検出すると、第２信号をアサートする第２検出回路と、
前記第２入力端子の電圧低下を検出すると、第３信号をアサートする第３検出回路と、
前記第１信号及び前記第２信号を監視し、前記第１信号又は前記第２信号がアサートされているとき、第１リセット信号を前記第１出力端子から出力する第１出力回路と、
前記第３信号を監視し、前記第３信号がアサートされているとき、第２リセット信号を前記第２出力端子から出力する第２出力回路と、を備える、半導体集積回路。

【請求項2】

前記第１検出回路は、前記第１入力端子の電圧が第１レベルに比べて低いとき、前記第１信号をアサートし、
前記第２検出回路は、前記第１入力端子の電圧が前記第１レベルよりも高い第２レベルに比べて高いとき、前記第２信号をアサートする、請求項１に記載の半導体集積回路。

【請求項3】

前記第１レベルよりも高く前記第２レベルよりも低いレベルを第３レベルとし、前記第３レベルよりも高く前記第２レベルよりも低いレベルを第４レベルとするとき、
前記第１検出回路は、前記第１入力端子の電圧が前記第３レベルに比べて高いとき、前記第１信号をネゲートし、
前記第２検出回路は、前記第１入力端子の電圧が前記第４レベルに比べて低いとき、前記第２信号をネゲートする、請求項２に記載の半導体集積回路。

【請求項4】

前記第１出力回路は、前記第１信号及び前記第２信号がネゲートされているとき、前記第１出力端子からの前記第１リセット信号の出力を解除する、請求項１に記載の半導体集積回路。

【請求項5】

前記第１出力回路は、
前記第１信号及び前記第２信号が入力される論理回路と、
前記論理回路の出力信号に従って前記第１リセット信号を出力する出力段と、を含む、請求項１に記載の半導体集積回路。

【請求項6】

前記出力段は、オープンドレイン出力形式で前記第１リセット信号を出力する、請求項５に記載の半導体集積回路。

【請求項7】

前記出力段は、ＣＭＯＳ出力形式で前記第１リセット信号を出力する、請求項５に記載の半導体集積回路。

【請求項8】

第１入力端子、第２入力端子、第１出力端子及び第２出力端子を含む複数の端子と、
前記第１入力端子に接続される第１検出回路と、
前記第１入力端子に接続される第２検出回路と、
前記第２入力端子に接続される第３検出回路と、
前記第１入力端子の電圧が第１閾値に比べて低いことが前記第１検出回路により検出されているとき又は前記第１入力端子の電圧が前記第１閾値よりも高い第２閾値に比べて高いことが前記第２検出回路により検出されているとき、第１リセット信号を前記第１出力端子から出力する第１出力回路と、
前記第２入力端子の電圧が第３閾値に比べて低いことが前記第３検出回路により検出されているとき、第２リセット信号を前記第２出力端子から出力する第２出力回路と、を備える、半導体集積回路。

【請求項9】

前記第１出力回路は、前記第１入力端子の電圧が前記第１閾値に比べて高いことが前記第１検出回路により検出され、かつ、前記第１入力端子の電圧が前記第２閾値に比べて低いことが前記第２検出回路により検出されているとき、前記第１出力端子からの前記第１リセット信号の出力を解除する、請求項８に記載の半導体集積回路。

【請求項10】

前記複数の端子は、電源端子及びグランド端子を含み、
前記第１検出回路、前記第２検出回路及び前記第３検出回路は、前記電源端子と前記グランド端子との間に印加される電源電圧によって動作する、請求項１から９のいずれか一項に記載の半導体集積回路。

【請求項11】

前記第１入力端子及び前記第２入力端子は、前記グランド端子と隣接しない端子である、請求項１０に記載の半導体集積回路。

【請求項12】

前記電源端子は、前記第１入力端子及び前記第２入力端子と隣接しない端子である、請求項１１に記載の半導体集積回路。

【請求項13】

前記複数の端子は、グランド端子を含み、
前記第１検出回路、前記第２検出回路及び前記第３検出回路は、前記第１入力端子と前記グランド端子との間に印加される電源電圧によって動作する、請求項１から９のいずれか一項に記載の半導体集積回路。

【請求項14】

請求項１から９のいずれか一項に記載の半導体集積回路と、
前記第１入力端子に接続される第１電源ラインと、
前記第２入力端子に接続される第２電源ラインと、
前記第１出力端子と前記第２出力端子に接続される電子回路と、を備える、電子機器。

【請求項15】

前記第１電源ラインは、車両のバッテリ電源ラインに接続され、
前記第２電源ラインは、前記車両のイグニッション電源ライン又はアクセサリ電源ラインに接続される、請求項１４に記載の電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体集積回路及び電子機器に関する。

【背景技術】

【0002】

電圧検出回路を備え、監視対象の電源電圧が所定のレベルよりも低くなった場合にリセット信号を出力するリセット用半導体集積回路が知られている（特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２２－１２９０２１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、従来の技術では、監視対象電圧が２チャンネル以上ある場合、監視対象電圧と同数の半導体集積回路が必要となる場合がある。また、監視対象電圧によっては、電圧低下の検出に加えて、過電圧などの電圧上昇を検出して、リセット信号を出力することが求められる場合がある。

【0005】

本開示は、複数チャネルの電圧低下検出機能と特定チャネルの電圧上昇検出機能とを併せ持つ半導体集積回路、及び当該半導体集積回路を備える電子機器を提供する。

【課題を解決するための手段】

【0006】

本開示の一態様の半導体集積回路は、
第１入力端子、第２入力端子、第１出力端子及び第２出力端子を含む複数の端子と、
前記第１入力端子の電圧低下を検出すると、第１信号をアサートする第１検出回路と、
前記第１入力端子の過電圧を検出すると、第２信号をアサートする第２検出回路と、
前記第２入力端子の電圧低下を検出すると、第３信号をアサートする第３検出回路と、
前記第１信号及び前記第２信号を監視し、前記第１信号又は前記第２信号がアサートされているとき、第１リセット信号を前記第１出力端子から出力する第１出力回路と、
前記第３信号を監視し、前記第３信号がアサートされているとき、第２リセット信号を前記第２出力端子から出力する第２出力回路と、を備える。

【0007】

本開示の他の一態様の半導体集積回路は、
第１入力端子、第２入力端子、第１出力端子及び第２出力端子を含む複数の端子と、
前記第１入力端子に接続される第１検出回路と、
前記第１入力端子に接続される第２検出回路と、
前記第２入力端子に接続される第３検出回路と、
前記第１入力端子の電圧が第１閾値に比べて低いことが前記第１検出回路により検出されているとき又は前記第１入力端子の電圧が前記第１閾値よりも高い第２閾値に比べて高いことが前記第２検出回路により検出されているとき、第１リセット信号を前記第１出力端子から出力する第１出力回路と、
前記第２入力端子の電圧が第３閾値に比べて低いことが前記第３検出回路により検出されているとき、第２リセット信号を前記第２出力端子から出力する第２出力回路と、を備える。

【発明の効果】

【0008】

本開示は、複数チャネルの電圧低下検出機能と特定チャネルの電圧上昇検出機能とを併せ持つ半導体集積回路、及び当該半導体集積回路を備える電子機器を提供できる。

【図面の簡単な説明】

【0009】

【図1】第１実施形態の半導体集積回路を備える電子機器の一構成例を示す図である。

【図2】第１実施形態の半導体集積回路の動作例を示すタイミングチャートである。

【図3】第１実施形態の半導体集積回路の内部回路の一例を示す図である。

【図4】第２実施形態の半導体集積回路を備える電子機器の一構成例を示す図である。

【図5】第３実施形態の半導体集積回路を備える電子機器の一構成例を示す図である。

【図6】半導体集積回路のピン配置の第１例を示す図である。

【図7】半導体集積回路のピン配置の第２例を示す図である。

【発明を実施するための形態】

【0010】

以下、本開示の実施形態について図面を参照して説明する。

【0011】

図１は、第１実施形態の半導体集積回路を備える電子機器の一構成例を示す図である。図１に示す電子機器２０１は、リセットＩＣ１０１を備える。リセットＩＣ１０１は、第１実施形態の半導体集積回路の一例である。リセットＩＣ（Integrated Circuit）は、ボルテージディテクタとも称される。

【0012】

電子機器２０１は、車両用の機器であり、車両に搭載されて使用される。電子機器２０１の具体例として、カーナビゲーション装置、ドライブレコーダー、ＥＴＣ（Electronic Toll Collection system）用車載器、ＵＳＢ（Universal Serial Bus）コネクタ、カメラ、レーダー、通信機器、ＥＣＵ（Electronic Control Unit）などがある。しかし、電子機器２０１は、これらに限られない。

【0013】

電子機器２０１は、車両に搭載されるバッテリ電源ライン６３に接続される不図示の車載電源を動作電源とする機器である。電子機器２０１は、不図示の車載電源からバッテリ電源ライン６３を介して供給される直流電力で動作する。車載電源は、例えば、１２ボルト系のバッテリである。バッテリ電源ライン６３は、例えば、バッテリ電源用のワイヤハーネスである。

【0014】

電子機器２０１は、電子機器２０１の最低動作電源電圧以上の直流電力がバッテリ電源ライン６３から供給されている状態において、車両に搭載されるアクセサリ電源ライン６４を介して供給されるアクセサリ信号（ＡＣＣ信号）によって起動する。アクセサリ信号は、電子機器２０１の起動をオン又はオフさせるための起動信号である。アクセサリ信号は、二値の電圧信号である。アクセサリ信号のハイレベルは、電子機器２０１を起動させることを表し、アクセサリ信号のローレベルは、電子機器２０１の起動又は動作を停止させることを表す。アクセサリ電源ライン６４は、例えば、アクセサリ電源用のワイヤハーネスである。

【0015】

電子機器２０１は、端子ＢＡＴ、第１電源ライン６１，端子ＡＣＣ、第２電源ライン６２、レギュレータ６０、第３電源ライン６７、電子回路７０及びリセットＩＣ１０１を備える。

【0016】

端子ＢＡＴは、車両のバッテリ電源ライン６３に接続されるバッテリ電源端子である。バッテリ電源ライン６３は、端子ＢＡＴを介して、電子機器２０１の第１電源ライン６１に接続される。バッテリ電源ライン６３から供給される直流電力は、端子ＢＡＴを介して、電子機器２０１の第１電源ライン６１に入力される。端子ＢＡＴから入力される直流電力は、第１電源ライン６１を介して、レギュレータ６０の入力端子及びリセットＩＣ１０１の第１入力端子ＶＳ１に入力される。第１電源ライン６１は、例えば、電子機器２０１に内蔵され且つリセットＩＣ１０１が実装される基板に形成された電源パターンである。

【0017】

レギュレータ６０は、第１電源ライン６１の直流電圧を一定の電源電圧Ｖｄｄに降圧する電源回路である。レギュレータ６０は、例えば、１２ボルトの直流電圧を降圧して３．３ボルトの電源電圧Ｖｄｄを生成する。レギュレータ６０により生成された電源電圧Ｖｄｄは、第３電源ライン６７を介して、リセットＩＣ１０１の電源端子ＶＤＤ及び電子回路７０の電源端子ＶＤＤに供給される。第３電源ライン６７は、例えば、電子機器２０１に内蔵され且つリセットＩＣ１０１が実装される基板に形成された電源パターンである。

【0018】

端子ＡＣＣは、車両のアクセサリ電源ライン６４に接続されるアクセサリ電源端子である。アクセサリ電源ライン６４は、端子ＡＣＣを介して、電子機器２０１の第２電源ライン６２に接続される。アクセサリ電源ライン６４から供給される起動信号は、端子ＡＣＣを介して、電子機器２０１の第２電源ライン６２に入力される。端子ＡＣＣから入力される起動信号は、第２電源ライン６２を介して、リセットＩＣ１０１の第２入力端子ＶＳ２に入力される。第２電源ライン６２は、例えば、電子機器２０１に内蔵され且つリセットＩＣ１０１が実装される基板に形成された電源パターンである。

【0019】

電子回路７０は、電源電圧Ｖｄｄで動作し、リセットＩＣ１０１から供給される第１リセット信号Ｓ１及び第２リセット信号Ｓ２によって起動する。電子回路７０の起動によって電子機器２０１が起動する。電子回路７０は、電子機器２０１の動作を制御する。電子回路７０の具体例として、中央演算処理装置（ＣＰＵ）等のプロセッサ、マイクロコンピュータ、システムオンチップ（ＳｏＣ）、大規模半導体集積回路（ＬＳＩ）などが挙げられる。

【0020】

電子機器２０１は、バッテリ電源ライン６３から供給される直流電力に基づいて生成される電源電圧Ｖｄｄによって動作し、電子機器２０１の起動のオンとオフは、アクセサリ電源ライン６４から供給される起動信号によって切り替わる。このため、電子機器２０１では、バッテリ電源ライン６３から供給される電圧信号（第１電源ライン６１の電源電圧）とアクセサリ電源ライン６４から供給される電圧信号（第２電源ライン６２を伝わる起動信号）の電圧監視が要求されることがある。さらに、第１電源ライン６１の電源電圧の監視には、電圧低下検出に加えて、過電圧の検出が要求されることがある。トラック向けの２４ボルト系バッテリの誤接続などによって、バッテリ電源ライン６３及び第１電源ライン６１が過電圧になる場合があるからである。

【0021】

リセットＩＣ１０１は、これらの要求に応えるため、第１電源ライン６１及び第２電源ライン６２の各々の電圧を監視する機能を有する。リセットＩＣ１０１は、第１電源ライン６１の電圧を監視し、その監視結果に基づいて第１リセット信号Ｓ１を第１出力端子ＯＵＴ１から電子回路７０に向けて出力する。リセットＩＣ１０１は、第２電源ライン６２の電圧を監視し、その監視結果に基づいて第２リセット信号Ｓ２を第２出力端子ＯＵＴ２から電子回路７０に向けて出力する。

【0022】

リセットＩＣ１０１は、電源端子ＶＤＤ、グランド端子ＧＮＤ、第１入力端子ＶＳ１、第２入力端子ＶＳ２、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２、第１検出回路１０、第２検出回路２０、第３検出回路３０、第１出力回路４０及び第２出力回路５０を備える。

【0023】

電源端子ＶＤＤは、第３電源ライン６７に接続され、電源電圧Ｖｄｄが入力される。グランド端子ＧＮＤは、グランド電位等の基準電位に接続される。リセットＩＣ１０１は、グランド端子ＧＮＤの電位を基準に動作し、電源端子ＶＤＤとグランド端子ＧＮＤとの間に印加される電源電圧Ｖｄｄによって動作する。

【0024】

第１入力端子ＶＳ１は、第１電源ライン６１に接続され、第１電源ライン６１の電圧が入力される。第２入力端子ＶＳ２は、第２電源ライン６２に接続され、第２電源ライン６２からの起動信号が入力される。第１出力端子ＯＵＴ１は、電子回路７０の第１リセット端子に接続され、リセットＩＣ１０１により生成される第１リセット信号Ｓ１を出力する。第２出力端子ＯＵＴ２は、電子回路７０の第２リセット端子に接続され、リセットＩＣ１０１により生成される第２リセット信号Ｓ２を出力する。

【0025】

第１検出回路１０は、第１入力端子ＶＳ１に接続される電圧検出回路であり、電源端子ＶＤＤとグランド端子ＧＮＤとの間に印加される電源電圧Ｖｄｄで動作する。第１検出回路１０は、第１入力端子ＶＳ１の電圧低下（詳細には、過小電圧）を検出する。第１検出回路１０は、第１入力端子ＶＳ１の電圧Ｖｓ１の低下（詳細には、過小電圧）を検出すると、第１信号Ｖ１をアサートする。例えば、第１検出回路１０は、電圧Ｖｓ１が所定の第１閾値ＴＨ１を下回った状態を検出すると、第１信号Ｖ１をアサートする。一方、第１検出回路１０は、電圧Ｖｓ１が所定の第１閾値ＴＨ１を上回った状態を検出すると、第１信号Ｖ１をネゲートする。

【0026】

第２検出回路２０は、第１入力端子ＶＳ１に接続される電圧検出回路であり、電源端子ＶＤＤとグランド端子ＧＮＤとの間に印加される電源電圧Ｖｄｄで動作する。第２検出回路２０は、第１入力端子ＶＳ１の電圧上昇（詳細には、過電圧）を検出する。第２検出回路２０は、第１入力端子ＶＳ１の電圧Ｖｓ１の上昇（詳細には、過電圧）を検出すると、第２信号Ｖ２をアサートする。例えば、第２検出回路２０は、電圧Ｖｓ１が所定の第２閾値ＴＨ２を上回った状態を検出すると、第２信号Ｖ２をアサートする。一方、第２検出回路２０は、電圧Ｖｓ１が所定の第２閾値ＴＨ２を下回った状態を検出すると、第２信号Ｖ２をネゲートする。第２閾値ＴＨ２は、第１閾値ＴＨ１よりも高く設定される。

【0027】

第３検出回路３０は、第２入力端子ＶＳ２に接続される電圧検出回路であり、電源端子ＶＤＤとグランド端子ＧＮＤとの間に印加される電源電圧Ｖｄｄで動作する。第３検出回路３０は、第２入力端子ＶＳ２の電圧低下（詳細には、過小電圧）を検出する。第３検出回路３０は、第２入力端子ＶＳ２の電圧Ｖｓ２の低下（詳細には、過小電圧）を検出すると、第３信号Ｖ３をアサートする。例えば、第３検出回路３０は、電圧Ｖｓ２が所定の第３閾値ＴＨ３を下回った状態を検出すると、第３信号Ｖ３をアサートする。一方、第３検出回路３０は、電圧Ｖｓ２が所定の第３閾値ＴＨ３を上回った状態を検出すると、第３信号Ｖ３をネゲートする。

【0028】

第１出力回路４０は、第１信号Ｖ１及び第２信号Ｖ２を監視し、第１信号Ｖ１又は第２信号Ｖ２がアサートされているとき、第１リセット信号Ｓ１を第１出力端子ＯＵＴ１から出力する。詳細には、第１出力回路４０は、電圧Ｖｓ１が第１閾値ＴＨ１に比べて低いことが第１検出回路１０により検出されているとき又は電圧Ｖｓ１が第２閾値ＴＨ２に比べて高いことが第２検出回路２０により検出されているとき、第１リセット信号Ｓ１を第１出力端子ＯＵＴ１から出力する。

【0029】

第１出力回路４０は、第１信号Ｖ１及び第２信号Ｖ２を監視し、第１信号Ｖ１及び第２信号Ｖ２がネゲートされているとき、第１リセット信号Ｓ１を第１出力端子ＯＵＴ１から出力することを停止する。詳細には、第１出力回路４０は、電圧Ｖｓ１が第１閾値ＴＨ１に比べて高いことが第１検出回路１０により検出されているとき、かつ、電圧Ｖｓ１が第２閾値ＴＨ２に比べて低いことが第２検出回路２０により検出されているとき、第１出力端子ＯＵＴ１からの第１リセット信号Ｓ１の出力を解除する。

【0030】

第１出力回路４０は、例えば、第１信号Ｖ１及び第２信号Ｖ２が入力される論理回路４１と、論理回路４１の出力信号Ｇ１に従って第１リセット信号Ｓ１を出力する出力段４２と、を含む。論理回路４１は、電源端子ＶＤＤとグランド端子ＧＮＤとの間に印加される電源電圧Ｖｄｄで動作する。

【0031】

論理回路４１は、第１信号Ｖ１及び第２信号Ｖ２を監視し、第１信号Ｖ１又は第２信号Ｖ２のいずれかがアサートされているとき、ローレベルの第１リセット信号Ｓ１を第１出力端子ＯＵＴ１から出力させる出力信号Ｇ１を出力段４２に出力する。一方、論理回路４１は、第１信号Ｖ１及び第２信号Ｖ２を監視し、第１信号Ｖ１及び第２信号Ｖ２のいずれもがネゲートされているとき、出力段４２への出力信号Ｇ１の出力を停止し、第１出力端子ＯＵＴ１からの第１リセット信号Ｓ１の出力を停止させる。これにより、第１出力端子ＯＵＴ１からの第１リセット信号Ｓ１の出力が解除され、ハイレベルの信号が第１出力端子ＯＵＴ１から出力される。

【0032】

出力段４２は、オープンドレイン出力形式で第１リセット信号Ｓ１を出力するトランジスタ４３を有する。トランジスタ４３は、例えば、出力信号Ｇ１が入力されるゲートと、グランド端子ＧＮＤに接続されるソースと、第１出力端子ＯＵＴ１に接続されるドレインとを有するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor）である。第１出力端子ＯＵＴ１は、外付けの抵抗素子６５を介して第３電源ライン６７にプルアップ接続される。抵抗素子６５がリセットＩＣ１０１に外付けされることで、抵抗素子６５のプルアップ電圧を電源端子ＶＤＤにより任意電圧に設定できるので、第１出力端子ＯＵＴ１のハイレベル出力電圧値を電源端子ＶＤＤの電位により任意に設定可能となる。

【0033】

第２出力回路５０は、第３信号Ｖ３を監視し、第３信号Ｖ３がアサートされているとき、第２リセット信号Ｓ２を第２出力端子ＯＵＴ２から出力する。詳細には、第２出力回路５０は、電圧Ｖｓ２が第３閾値ＴＨ３に比べて低いことが第３検出回路３０により検出されているとき、第２リセット信号Ｓ２を第２出力端子ＯＵＴ２から出力する。

【0034】

第２出力回路５０は、第３信号Ｖ３を監視し、第３信号Ｖ３がネゲートされているとき、第２リセット信号Ｓ２を第２出力端子ＯＵＴ２から出力することを停止する。詳細には、第２出力回路５０は、電圧Ｖｓ２が第３閾値ＴＨ３に比べて高いことが第３検出回路３０により検出されているとき、第２出力端子ＯＵＴ２からの第２リセット信号Ｓ２の出力を解除する。

【0035】

第２出力回路５０は、例えば、第３信号Ｖ３が入力される論理回路５１と、論理回路５１の出力信号Ｇ２に従って第２リセット信号Ｓ２を出力する出力段５２と、を含む。論理回路５１は、電源端子ＶＤＤとグランド端子ＧＮＤとの間に印加される電源電圧Ｖｄｄで動作する。

【0036】

論理回路５１は、第３信号Ｖ３を監視し、第３信号Ｖ３がアサートされているとき、ローレベルの第２リセット信号Ｓ２を第２出力端子ＯＵＴ２から出力させる出力信号Ｇ２を出力段５２に出力する。一方、論理回路５１は、第３信号Ｖ３を監視し、第３信号Ｖ３がネゲートされているとき、出力段５２への出力信号Ｇ２の出力を停止し、第２出力端子ＯＵＴ２からの第２リセット信号Ｓ２の出力を停止させる。これにより、第２出力端子ＯＵＴ２からの第２リセット信号Ｓ２の出力が解除され、ハイレベルの信号が第２出力端子ＯＵＴ２から出力される。

【0037】

出力段５２は、オープンドレイン出力形式で第２リセット信号Ｓ２を出力するトランジスタ５３を有する。トランジスタ５３は、例えば、出力信号Ｇ２が入力されるゲートと、グランド端子ＧＮＤに接続されるソースと、第２出力端子ＯＵＴ２に接続されるドレインとを有するＭＯＳＦＥＴである。第２出力端子ＯＵＴ２は、外付けの抵抗素子６６を介して第３電源ライン６７にプルアップ接続される。抵抗素子６６がリセットＩＣ１０１に外付けされることで、抵抗素子６６のプルアップ電圧を電源端子ＶＤＤにより任意電圧に設定できるので、第２出力端子ＯＵＴ２のハイレベル出力電圧値を電源端子ＶＤＤの電位により任意に設定可能となる。

【0038】

このように、リセットＩＣ１０１は、第１入力端子ＶＳ１の電圧Ｖｓ１を監視することで、第１入力端子ＶＳ１に接続される第１電源ライン６１の電圧を監視する。リセットＩＣ１０１は、電圧Ｖｓ１が所定の第１閾値ＴＨ１を下回った状態を検出すると、電圧異常低下状態を表すレベル（例えば、ローレベル）の信号を第１リセット信号Ｓ１として第１出力端子ＯＵＴ１から出力する。あるいは、リセットＩＣ１０１は、電圧Ｖｓ１が所定の第２閾値ＴＨ２を上回った状態を検出すると、電圧異常上昇状態を表すレベル（例えば、ローレベル）の信号を第１リセット信号Ｓ１として第１出力端子ＯＵＴ１から出力する。

【0039】

一方、リセットＩＣ１０１は、電圧Ｖｓ１が第１閾値ＴＨ１よりも高く第２閾値ＴＨ２よりも低い状態を検出すると、電圧正常状態を表すレベル（例えば、ハイレベル）の信号を第１出力端子ＯＵＴ１から出力する（第１リセット信号Ｓ１の出力を解除する）。

【0040】

同様に、リセットＩＣ１０１は、第２入力端子ＶＳ２の電圧Ｖｓ２を監視することで、第２入力端子ＶＳ２に接続される第２電源ライン６２の電圧を監視する。リセットＩＣ１０１は、電圧Ｖｓ２が所定の第３閾値ＴＨ３を下回った状態を検出すると、電圧異常低下状態を表すレベル（例えば、ローレベル）の信号を第２リセット信号Ｓ２として第２出力端子ＯＵＴ２から出力する。一方、リセットＩＣ１０１は、電圧Ｖｓ２が所定の第３閾値ＴＨ３を上回った状態を検出すると、電圧正常状態を表すレベル（例えば、ハイレベル）の信号を第２出力端子ＯＵＴ２から出力する（第２リセット信号Ｓ２の出力を解除する）。

【0041】

したがって、第１実施形態のリセットＩＣ１０１は、複数チャネル（この例では、第１電源ライン６１及び第２電源ライン６２）の電圧低下検出機能と特定チャネル（この例では、第１電源ライン６１）の電圧上昇検出機能とを併せ持つ。複数チャネルの電圧検出低下機能と特定チャネルの電圧上昇検出機能とを１チップのリセットＩＣ１０１内に収めることができるので、これらの機能を複数のチップで実現する形態に比べて、部品実装面積を縮小できる。

【0042】

図２は、第１実施形態の半導体集積回路の動作例を示すタイミングチャートである。第１検出回路１０は、第１入力端子ＶＳ１の電圧Ｖｓ１が上昇し判定電圧ＶＴＨＵ１に比べて高くなると、第１信号Ｖ１をアサートからネゲートに切り替える。第１検出回路１０は、電圧Ｖｓ１が低下し判定電圧ＶＴＨＤ１に比べて低くなると、第１信号Ｖ１をネゲートからアサートに切り替える。一方、第２検出回路２０は、第１入力端子ＶＳ１の電圧Ｖｓ１が上昇し判定電圧ＶＴＨＵ２に比べて高くなると、第２信号Ｖ２をネゲートからアサートに切り替える。第２検出回路２０は、電圧Ｖｓ１が低下し判定電圧ＶＴＨＤ２に比べて低くなると、第２信号Ｖ２をアサートからネゲートに切り替える。

【0043】

これにより、リセットＩＣ１０１は、電圧Ｖｓ１が上昇し判定電圧ＶＴＨＵ１よりも高くなると、第１出力端子ＯＵＴ１からの第１リセット信号Ｓ１の出力を解除するので、第１出力端子ＯＵＴ１から出力される信号は、ローレベルからハイレベルに切り替わる。リセットＩＣ１０１は、電圧Ｖｓ１が更に上昇し判定電圧ＶＴＨＵ２よりも高くなると、第１出力端子ＯＵＴ１から第１リセット信号Ｓ１を出力するので、第１出力端子ＯＵＴ１から出力される信号は、ハイレベルからローレベルに切り替わる。リセットＩＣ１０１は、電圧Ｖｓ１が低下し判定電圧ＶＴＨＤ２よりも低くなると、第１出力端子ＯＵＴ１からの第１リセット信号Ｓ１の出力を解除するので、第１出力端子ＯＵＴ１から出力される信号は、ローレベルからハイレベルに切り替わる。リセットＩＣ１０１は、電圧Ｖｓ１が更に低下し判定電圧ＶＴＨＤ１よりも低くなると、第１出力端子ＯＵＴ１から第１リセット信号Ｓ１を出力するので、第１出力端子ＯＵＴ１から出力される信号は、ハイレベルからローレベルに切り替わる。

【0044】

なお、判定電圧ＶＴＨＤ１は、上記の第１閾値ＴＨ１に相当し、第１レベルの一例である。判定電圧ＶＴＨＵ２は、上記の第２閾値ＴＨ２に相当し、第１レベルよりも高い第２レベルの一例である。判定電圧ＶＴＨＵ１は、第１レベルよりも高く第２レベルよりも低い第３レベルの一例である。判定電圧ＶＴＨＤ２は、第３レベルよりも高く第２レベルよりも低い第４レベルの一例である。

【0045】

一方、第２検出回路２０は、第２入力端子ＶＳ２の電圧Ｖｓ２が上昇し判定電圧ＶＴＨＵ３に比べて高くなると、第２信号Ｖ２をアサートからネゲートに切り替える。第２検出回路２０は、電圧Ｖｓ２が低下し判定電圧ＶＴＨＤ３に比べて低くなると、第２信号Ｖ２をネゲートからアサートに切り替える。

【0046】

これにより、リセットＩＣ１０１は、電圧Ｖｓ２が上昇し判定電圧ＶＴＨＵ３よりも高くなると、第２出力端子ＯＵＴ２からの第２リセット信号Ｓ２の出力を解除するので、第２出力端子ＯＵＴ２から出力される信号は、ローレベルからハイレベルに切り替わる。リセットＩＣ１０１は、電圧Ｖｓ２が低下し判定電圧ＶＴＨＤ３よりも低くなると、第２出力端子ＯＵＴ２から第２リセット信号Ｓ２を出力するので、第２出力端子ＯＵＴ２から出力される信号は、ハイレベルからローレベルに切り替わる。判定電圧ＶＴＨＵ３は、判定電圧ＶＴＨＤ３よりも高く設定されている。

【0047】

図３は、第１実施形態の半導体集積回路の内部回路の一例を示す図である。図３は、リセットＩＣ１０１の内部回路の一例を示す。リセットＩＣ１０１は、第１検出回路１０、第２検出回路２０、第３検出回路３０、第１出力回路４０及び第２出力回路５０を備える。

【0048】

第１検出回路１０及び第２検出回路２０は、第１入力端子ＶＳ１の電圧Ｖｓ１を監視する。リセットＩＣ１０１は、グランド端子ＧＮＤにアノードが接続され第１入力端子ＶＳ１にカソードが接続されたダイオード６８を有する。ダイオード６８は、負の電圧Ｖｓ１をダイオード６８の順方向電圧によりクランプするので、リセットＩＣ１０１を負の電圧Ｖｓ１の入力から保護する。ダイオード６８は、第１検出回路１０及び第２検出回路２０に共用されるので、リセットＩＣ１０１の小型化とコスト削減が可能となる。

【0049】

第３検出回路３０は、第２入力端子ＶＳ２の電圧Ｖｓ２を監視する。リセットＩＣ１０１は、グランド端子ＧＮＤにアノードが接続され第２入力端子ＶＳ２にカソードが接続されたダイオード６９を有する。ダイオード６９は、負の電圧Ｖｓ２をダイオード６９の順方向電圧によりクランプするので、リセットＩＣ１０１を負の電圧Ｖｓ２の入力から保護する。

【0050】

第１検出回路１０は、第１入力端子ＶＳ１の電圧Ｖｓ１を監視する。第１検出回路１０は、電圧Ｖｓ１の電圧低下状態が検出されているとき、第１信号Ｖ１をアサートし、この場合、ハイレベルの第１信号Ｖ１を出力する。一方、第１検出回路１０は、電圧Ｖｓ１の電圧低下状態が検出されていないとき、第１信号Ｖ１をネゲートし、この場合、ローレベルの第１信号Ｖ１を出力する。

【0051】

第１検出回路１０は、抵抗分圧回路１８（抵抗１１，１２，１３）、コンパレータ１７、トランジスタ１４及び基準電圧生成回路１９（定電流源１５及び基準電圧源１６）を有する。

【0052】

抵抗分圧回路１８は、第１入力端子ＶＳ１の電圧Ｖｓ１を監視する監視回路である。抵抗分圧回路１８は、抵抗１１と抵抗１２と抵抗１３との直列回路であって、グランド端子ＧＮＤと第１入力端子ＶＳ１との間に接続される。抵抗分圧回路１８は、抵抗１１と抵抗１２との接続点から、電圧Ｖｓ１を分圧した検出電圧Ｖｓ１１を出力する。つまり、検出電圧Ｖｓ１１は、電圧Ｖｓ１に対応した値である。

【0053】

抵抗分圧回路１８は、コンパレータ１７の出力電圧（第１信号Ｖ１）がローレベルのときには、トランジスタ１４がオフなので、抵抗１１と抵抗１２，１３とにより電圧Ｖｓ１を分圧した検出電圧Ｖｓ１１を出力する。抵抗分圧回路１８は、コンパレータ１７の出力電圧（第１信号Ｖ１）がハイレベルのときには、トランジスタ１４がオンなので、抵抗１１と抵抗１２とにより電圧Ｖｓ１を分圧した検出電圧Ｖｓ１１を出力する。これにより、抵抗分圧回路１８により生成される検出電圧Ｖｓ１１と基準電圧生成回路１９により生成される基準電圧ＶＲＥＦとの大小比較にヒステリシス（＝判定電圧ＶＴＨＵ１－判定電圧ＶＴＨＤ１）を持たせることができる。

【0054】

コンパレータ１７は、検出電圧Ｖｓ１１と基準電圧ＶＲＥＦとを大小比較し、その比較結果に応じた第１信号Ｖ１を出力する。基準電圧ＶＲＥＦは、電源電圧Ｖｄｄが基準電圧生成回路１９によって降圧変換されて生成された一定の電圧値である。基準電圧ＶＲＥＦは、コンパレータ１７の非反転入力端子に入力され、検出電圧Ｖｓ１１は、コンパレータ１７の反転入力端子に入力される。コンパレータ１７は、検出電圧Ｖｓ１１が基準電圧ＶＲＥＦよりも低いとき、ハイレベルの第１信号Ｖ１を出力し、検出電圧Ｖｓ１１が基準電圧ＶＲＥＦよりも高いとき、ローレベルの第１信号Ｖ１を出力する。

【0055】

基準電圧生成回路１９は、例えば、定電流源１５から流れる定電流を基準電圧源１６に流すことによって、電源電圧Ｖｄｄよりも低い一定の基準電圧ＶＲＥＦを生成する。定電流源１５は、例えば、ドレインが電源電圧Ｖｄｄに接続され且つゲートとソースとの間がショートされたデプレッション型ＭＯＳＦＥＴによって構成される。基準電圧源１６は、例えば、ダイオード接続されたデプレッション型ＭＯＳＦＥＴによって構成される。

【0056】

第２検出回路２０は、第１入力端子ＶＳ１の電圧Ｖｓ１を監視する。第２検出回路２０は、電圧Ｖｓ１の電圧上昇状態が検出されているとき、第２信号Ｖ２をアサートし、この場合、ローレベルの第２信号Ｖ２を出力する。一方、第２検出回路２０は、電圧Ｖｓ１の電圧上昇状態が検出されていないとき、第２信号Ｖ２をネゲートし、この場合、ハイレベルの第２信号Ｖ２を出力する。

【0057】

第２検出回路２０は、抵抗分圧回路２８（抵抗２１，２２，２３）、コンパレータ２７、トランジスタ２４及び基準電圧生成回路２９（定電流源２５及び基準電圧源２６）を有する。第２検出回路２０は、第１検出回路１０と同一の構成を有する。

【0058】

抵抗分圧回路２８は、第１入力端子ＶＳ１の電圧Ｖｓ１を監視する監視回路である。抵抗分圧回路１８は、抵抗２１と抵抗２２と抵抗２３との直列回路であって、グランド端子ＧＮＤと第１入力端子ＶＳ１との間に接続される。抵抗分圧回路２８は、抵抗２１と抵抗２２との接続点から、電圧Ｖｓ１を分圧した検出電圧Ｖｓ１２を出力する。つまり、検出電圧Ｖｓ１２は、電圧Ｖｓ１に対応した値である。

【0059】

抵抗分圧回路２８は、コンパレータ２７の出力電圧（第２信号Ｖ２）がローレベルのときには、トランジスタ２４がオフなので、抵抗２１と抵抗２２，２３とにより電圧Ｖｓ１を分圧した検出電圧Ｖｓ１２を出力する。抵抗分圧回路２８は、コンパレータ２７の出力電圧（第２信号Ｖ２）がハイレベルのときには、トランジスタ２４がオンなので、抵抗２１と抵抗２２とにより電圧Ｖｓ１を分圧した検出電圧Ｖｓ１２を出力する。これにより、抵抗分圧回路２８により生成される検出電圧Ｖｓ１２と基準電圧生成回路２９により生成される基準電圧ＶＲＥＦとの大小比較にヒステリシス（＝判定電圧ＶＴＨＵ２－判定電圧ＶＴＨＤ２）を持たせることができる。

【0060】

コンパレータ２７は、検出電圧Ｖｓ１２と基準電圧ＶＲＥＦとを大小比較し、その比較結果に応じた第２信号Ｖ２を出力する。基準電圧ＶＲＥＦは、電源電圧Ｖｄｄが基準電圧生成回路２９によって降圧変換されて生成された一定の電圧値である。基準電圧ＶＲＥＦは、コンパレータ２７の非反転入力端子に入力され、検出電圧Ｖｓ１２は、コンパレータ２７の反転入力端子に入力される。コンパレータ２７は、検出電圧Ｖｓ１２が基準電圧ＶＲＥＦよりも低いとき、ハイレベルの第２信号Ｖ２を出力し、検出電圧Ｖｓ１２が基準電圧ＶＲＥＦよりも高いとき、ローレベルの第２信号Ｖ２を出力する。

【0061】

基準電圧生成回路２９は、例えば、定電流源２５から流れる定電流を基準電圧源２６に流すことによって、電源電圧Ｖｄｄよりも低い一定の基準電圧ＶＲＥＦを生成する。定電流源２５は、例えば、ドレインが電源電圧Ｖｄｄに接続され且つゲートとソースとの間がショートされたデプレッション型ＭＯＳＦＥＴによって構成される。基準電圧源２６は、例えば、ダイオード接続されたデプレッション型ＭＯＳＦＥＴによって構成される。

【0062】

第３検出回路３０は、第２入力端子ＶＳ２の電圧Ｖｓ２を監視する。第３検出回路３０は、電圧Ｖｓ２の電圧低下状態が検出されているとき、第３信号Ｖ３をアサートし、この場合、ハイレベルの第３信号Ｖ３を出力する。一方、第３検出回路３０は、電圧Ｖｓ２の電圧低下状態が検出されていないとき、第３信号Ｖ３をネゲートし、この場合、ローレベルの第３信号Ｖ３を出力する。

【0063】

第３検出回路３０は、抵抗分圧回路３８（抵抗３１，３２，３３）、コンパレータ３７、トランジスタ３４及び基準電圧生成回路３９（定電流源３５及び基準電圧源３６）を有する。第３検出回路３０は、第１検出回路１０と同一の構成及び機能を有するので、その説明は、第１検出回路１０についての上述の説明を援用することで、省略する。

【0064】

第１出力回路４０は、第１信号Ｖ１及び第２信号Ｖ２の各論理レベルを監視する。第１出力回路４０は、論理回路４１及び出力段４２を有する。論理回路４１は、第１信号Ｖ１の論理を反転させた信号を出力する反転回路４６と、反転回路４６の出力信号（第１信号Ｖ１の論理反転信号）と第２信号Ｖ２との否定論理積である出力信号Ｇ１を出力する否定論理積回路４５とを有する。出力段４２は、出力信号Ｇ１が入力されるトランジスタ４３と、トランジスタ４３に並列に接続されたダイオード４４とを有する。

【0065】

したがって、第１出力回路４０は、第１信号Ｖ１がハイレベルかつ第２信号Ｖ２がハイレベルのとき、電圧Ｖｓ１の電圧低下状態が検出されているとして、出力信号Ｇ１をハイレベルとする。これにより、トランジスタ４３はオンし、第１出力端子ＯＵＴ１からローレベルの信号が出力される（第１リセット信号Ｓ１が出力される）。第１出力回路４０は、第１信号Ｖ１がローレベルかつ第２信号Ｖ２がローレベルのとき、電圧Ｖｓ１の電圧上昇状態が検出されているとして、出力信号Ｇ１をハイレベルとする。これにより、トランジスタ４３はオンし、第１出力端子ＯＵＴ１からローレベルの信号が出力される（第１リセット信号Ｓ１が出力される）。第１出力回路４０は、第１信号Ｖ１がローレベルかつ第２信号Ｖ２がハイレベルのとき、電圧Ｖｓ１の電圧正常状態が検出されているとして、出力信号Ｇ１をローレベルとする。これにより、トランジスタ４３はオフし、第１出力端子ＯＵＴ１からハイレベルの信号が出力される（第１リセット信号Ｓ１が解除される）。

【0066】

第２出力回路５０は、第３信号Ｖ３の論理レベルを監視する。第２出力回路５０は、論理回路５１及び出力段５２を有する。論理回路５１は、第３信号Ｖ３の論理を反転させた信号を出力する反転回路５５と、反転回路５５の出力信号（第３信号Ｖ３の論理反転信号）の論理を反転させた出力信号Ｇ２を出力する反転回路５６とを有する。出力段５２は、出力信号Ｇ２が入力されるトランジスタ５３と、トランジスタ５３に並列に接続されたダイオード５４とを有する。

【0067】

したがって、第２出力回路５０は、第３信号Ｖ３がハイレベルのとき、電圧Ｖｓ２の電圧低下状態が検出されているとして、出力信号Ｇ２をハイレベルとする。これにより、トランジスタ５３はオンし、第２出力端子ＯＵＴ２からローレベルの信号が出力される（第２リセット信号Ｓ２が出力される）。第２出力回路５０は、第３信号Ｖ３がローレベルのとき、電圧Ｖｓ２の電圧正常状態が検出されているとして、出力信号Ｇ２をローレベルとする。これにより、トランジスタ５３はオフし、第２出力端子ＯＵＴ２からハイレベルの信号が出力される（第２リセット信号Ｓ２が解除される）。

【0068】

図４は、第２実施形態の半導体集積回路を備える電子機器の一構成例を示す図である。第２実施形態において、第１実施形態と同様の構成、作用又は効果についての説明は、上述の説明を援用することで、省略する。図４に示す電子機器２０２は、リセットＩＣ１０２を備える。リセットＩＣ１０２は、第２実施形態の半導体集積回路の一例である。第２実施形態のリセットＩＣ１０２は、出力段４２，５２がＣＭＯＳ（Complementary Metal Oxide Semiconductor）出力形式である点で、第１実施形態のリセットＩＣ１０１と相違する。出力段４２，５２は、電源端子ＶＤＤとグランド端子ＧＮＤとの間に印加される電源電圧Ｖｄｄで動作する。

【0069】

出力段４２は、ＣＭＯＳ出力形式で第１リセット信号Ｓ１を出力するトランジスタ４３，４７を有する。出力段４２は、トランジスタ４３，４７を相補的に組み合わせたインバータ回路を有する。出力段４２をＣＭＯＳ出力形式とすることで、抵抗素子６５（図１参照）を削除でき、トランジスタ４３のオン状態で抵抗素子６５を介してトランジスタ４３に流れる消費電流を削減できる。

【0070】

出力段５２は、ＣＭＯＳ出力形式で第２リセット信号Ｓ２を出力するトランジスタ５３，５７を有する。出力段５２は、トランジスタ５３，５７を相補的に組み合わせたインバータ回路を有する。出力段５２をＣＭＯＳ出力形式とすることで、抵抗素子６６（図１参照）を削除でき、トランジスタ５３のオン状態で抵抗素子６６を介してトランジスタ５３に流れる消費電流を削減できる。

【0071】

図５は、第３実施形態の半導体集積回路を備える電子機器の一構成例を示す図である。第３実施形態において、第１実施形態と同様の構成、作用又は効果についての説明は、上述の説明を援用することで、省略する。図４に示す電子機器２０３は、リセットＩＣ１０３を備える。リセットＩＣ１０３は、第３実施形態の半導体集積回路の一例である。第３実施形態のリセットＩＣ１０３は、電源端子ＶＤＤが第１入力端子ＶＳ１と共通化された点（電源端子ＶＤＤが削除された点）で、第１実施形態のリセットＩＣ１０１と相違する。

【0072】

電源端子ＶＤＤが第１入力端子ＶＳ１と共通化されことで、リセットＩＣに必要な端子数を削減できる。また、電源端子ＶＤＤが第１入力端子ＶＳ１と共通化されことで、余った端子を使ってリセットＩＣの機能拡張が可能となる。

【0073】

第１検出回路１０、第２検出回路２０及び第３検出回路３０は、第１入力端子ＶＳ１とグランド端子ＧＮＤとの間に印加される電源電圧（この場合、電圧Ｖｓ１）によって動作する。例えば図３において、コンパレータ１７，２７，３７、基準電圧生成回路１９，２９，３９及び論理回路４１，５１は、電圧Ｖｓ１によって動作する。

【0074】

図６は、半導体集積回路のピン配置の第１例を示す図である。図７は、半導体集積回路のピン配置の第２例を示す図である。図６及び図７は、６端子のＳＯＴ（Small Outline Transistor）のパッケージ８０で覆われたリセットＩＣを平面視で模式的に示す図である。パッケージ８０は、互いに対向する二つの側面８１，８２を有する。端子１，２，３は、側面８１に設けられた外部接続端子である。端子４，５，６は、側面８２に設けられた外部接続端子である。

【0075】

図６の場合、第１入力端子ＶＳ１は端子１に、電源端子ＶＤＤは端子２に、第２入力端子ＶＳ２は端子３に、第２出力端子ＯＵＴ２は端子４に、グランド端子ＧＮＤは端子５に、第１出力端子ＯＵＴ１は端子６に、配置されている。

【0076】

図７の場合、第２入力端子ＶＳ２は端子１に、第２出力端子ＯＵＴ２は端子２に、第１入力端子ＶＳ１は端子３に、電源端子ＶＤＤは端子４に、グランド端子ＧＮＤは端子５に、第１入力端子ＯＵＴ１は端子６に、配置されている。

【0077】

一般的に、ＩＣをセット基板に実装した後、ピンの配置によっては、異物（ハンダ、塵、または水滴など）による隣接端子間のショートや、ウィスカ（金属表面に金属単結晶が自然成長する現象）によるショートなどで、ＩＣへのダメージが起こることが多い。図６及び図７のピン配置では、第１入力端子ＶＳ１及び第２入力端子ＶＳ２は、グランド端子ＧＮＤと隣接しない。これにより、第１入力端子ＶＳ１とグランド端子ＧＮＤとの間のショート、及び、第２入力端子ＶＳ２とグランド端子ＧＮＤとの間のショートが起こりにくい。よって、それらの端子間がデッドショートする可能性を最小限に低減できる。

【0078】

また、図６のピン配置では、１２ボルトの電圧が入力される第１入力端子ＶＳ１と、３．３ボルトの電圧が入力される電源端子ＶＤＤが隣接している。仮に、これらの両端子が隣接ピン間ショートを起こした場合、３．３ボルトで駆動する電子回路７０に１２ボルトの過電圧が印加されることが考えられる。同様に、１２ボルトの電圧が入力される第２入力端子ＶＳ２と、３．３ボルトの電圧が入力される電源端子ＶＤＤが隣接している。仮に、これらの両端子が隣接ピン間ショートを起こした場合、３．３ボルトで駆動する電子回路７０に１２ボルトの過電圧が印加されることが考えられる。

【0079】

図７のピン配置では、電源端子ＶＤＤは、側面８２に設けられているので、側面８１に設けられている第１入力端子ＶＳ１及び第２入力端子ＶＳ２と隣接しない。これにより、電源端子ＶＤＤと第１入力端子ＶＳ１との間のショート、及び、電源端子ＶＤＤと第２入力端子ＶＳ２との間のショートが起こりにくい。よって、電子回路７０に過電圧が印加される可能性を最小限に低減できる。

【0080】

なお、パッケージ８０の種類は、ＳＯＴに限られない。パッケージ８０は、ＳＩＰ（Single In-line Package）やＤＩＰ（Dual In-line Package）などの挿入実装用パッケージでもよい。パッケージ８０は、ＳＯＰ（Small Outline Package）やＳＯＮ（Small Outline Non-leaded package）などの表面実装用パッケージでもよい。

【0081】

以上の通り、実施形態を説明したが、上記実施形態は、例として提示したものであり、上記実施形態により本発明が限定されるものではない。上記実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の組み合わせ、省略、置き換え、変更などを行うことが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【0082】

例えば、本開示の内容を適用可能な半導体集積回路は、リセットＩＣに限られず、電源ＩＣなどの他の半導体集積回路でもよい。

【0083】

また、電子機器を起動させるための起動信号を伝送する信号線は、アクセサリ信号を伝送するアクセサリ電源ラインに代えて、イグニッション信号を伝送するイグニッション電源ラインでもよい。

【0084】

また、電子機器は、車両用の機器に限られず、車両以外の用途の他の電子機器でもよい。第１電源ライン６１及び第２電源ライン６２は、バッテリ電源系及びアクセサリ電源系の電源ラインに限られず、複数の異なる電源ラインであればよい。例えば、第１電源ライン６１及び第２電源ライン６２のうち、一方を５ボルト系の電源ラインとし、他方を３．３ボルト系の電源ラインとしてもよい。

【0085】

また、第１リセット信号Ｓ１と第２リセット信号Ｓ２は、ローアクティブとローアクティブの組み合わせに限られず、ローアクティブとハイアクティブの組み合わせ、ハイアクティブとローアクティブの組み合わせ、ハイアクティブとハイアクティブの組み合わせでもよい。第１出力回路４０及び第２出力回路５０の出力形式は、適宜、変更されてよい。

【0086】

また、本開示の内容は、２チャンネルの電圧を監視する半導体集積回路に限られず、３チャンネル以上の電圧を監視する半導体集積回路に適用されてもよい。

【0087】

また、本開示の内容を適用可能な半導体集積回路は、第２入力端子ＶＳ２の電圧上昇（詳細には、過電圧）を検出する第４検出回路を更に備えてもよい。第４検出回路の構成は、第２検出回路２０と同様でよい。

【符号の説明】

【0088】

１，２，３，４，５，６ 端子
１０ 第１検出回路
２０ 第２検出回路
３０ 第３検出回路
４０ 第１出力回路
４１ 論理回路
４２ 出力段
５０ 第２出力回路
５１ 論理回路
５２ 出力段
６０ レギュレータ
６１ 第１電源ライン
６２ 第２電源ライン
６３ バッテリ電源ライン
６４ アクセサリ電源ライン
６７ 第３電源ライン
６８，６９ ダイオード
７０ 電子回路
８０ パッケージ
８１，８２ 側面
１０１，１０２，１０３ 半導体集積回路
２０１，２０２，２０３ 電子機器

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】