特開 2024-165266 試験方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024165266

(43)【公開日】2024-11-28

(54)【発明の名称】試験方法

(51)【国際特許分類】

   G01R 31/26 20200101AFI20241121BHJP

   H01L 21/66 20060101ALI20241121BHJP

【ＦＩ】

G01R31/26 A

G01R31/26 B

H01L21/66 H

H01L21/66 B

【審査請求】未請求

【請求項の数】15

【出願形態】ＯＬ

(21)【出願番号】P 2023081306

(22)【出願日】2023-05-17

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】石井 憲一

【テーマコード（参考）】

2G003

4M106

【Ｆターム（参考）】

2G003AA01

2G003AA02

2G003AB01

2G003AH05

4M106AC01

4M106AC13

4M106AD21

4M106AD22

4M106AD23

4M106BA01

4M106CA01

4M106DD01

4M106DH02

4M106DJ02

(57)【要約】

【課題】被試験トランジスタ素子を精度よく試験する。
【解決手段】被試験トランジスタ素子を試験する試験方法であって、高圧側配線および低圧側配線の間において、前記被試験トランジスタ素子と試験用トランジスタ素子とを直列に配置し、前記試験用トランジスタ素子に印加するゲート電圧を、前記被試験トランジスタ素子に印加するゲート電圧よりも高くする試験方法を提供する。前記試験用トランジスタ素子に印加する前記ゲート電圧と、前記被試験トランジスタ素子に印加する前記ゲート電圧との差は５．０Ｖ以下であってよい。
【選択図】図１

【特許請求の範囲】

【請求項1】

被試験トランジスタ素子を試験する試験方法であって、
高圧側配線および低圧側配線の間において、前記被試験トランジスタ素子と試験用トランジスタ素子とを直列に配置し、
前記試験用トランジスタ素子に印加するゲート電圧を、前記被試験トランジスタ素子に印加するゲート電圧よりも高くする
試験方法。

【請求項2】

前記試験用トランジスタ素子を、前記被試験トランジスタ素子と前記高圧側配線との間に配置する
請求項１に記載の試験方法。

【請求項3】

前記試験用トランジスタ素子に印加する前記ゲート電圧と、前記被試験トランジスタ素子に印加する前記ゲート電圧との差は５．０Ｖ以下である
請求項１に記載の試験方法。

【請求項4】

試験仕様で定まる試験電流が前記被試験トランジスタ素子に流れるように、前記被試験トランジスタ素子の前記ゲート電圧と、前記試験用トランジスタ素子の前記ゲート電圧を制御する
請求項１から３のいずれか一項に記載の試験方法。

【請求項5】

前記試験用トランジスタ素子の前記ゲート電圧をより高くした場合に、前記被試験トランジスタ素子の前記ゲート電圧をより低くする
請求項４に記載の試験方法。

【請求項6】

試験仕様で定まる試験電流が前記被試験トランジスタ素子に流れるように、前記試験用トランジスタ素子の前記ゲート電圧と、前記高圧側配線に印加する電源電圧とを制御する
請求項１から３のいずれか以降に記載の試験方法。

【請求項7】

前記試験用トランジスタ素子の前記ゲート電圧をより高くした場合に、前記電源電圧をより低くする
請求項６に記載の試験方法。

【請求項8】

試験仕様で定まるエネルギーが前記被試験トランジスタ素子に印加されるように、前記試験用トランジスタ素子の前記ゲート電圧と、前記被試験トランジスタ素子に試験電流を流す試験時間とを制御する
請求項１から３のいずれか一項に記載の試験方法。

【請求項9】

前記試験用トランジスタ素子の前記ゲート電圧をより高くした場合に、前記試験時間をより短くする
請求項８に記載の試験方法。

【請求項10】

試験仕様で定まる試験電流が前記被試験トランジスタ素子に流れるように、前記試験用トランジスタ素子の前記ゲート電圧と、前記被試験トランジスタ素子を載置するステージの温度とを制御する
請求項１から３のいずれか一項に記載の試験方法。

【請求項11】

前記試験用トランジスタ素子の前記ゲート電圧をより高くした場合に、前記ステージの温度をより低くする
請求項１０に記載の試験方法。

【請求項12】

前記被試験トランジスタ素子ごとに、前記試験用トランジスタ素子の前記ゲート電圧を調整可能である
請求項１から３のいずれか一項に記載の試験方法。

【請求項13】

前記被試験トランジスタ素子のパッドの大きさに基づいて、前記試験用トランジスタ素子の前記ゲート電圧を制御する
請求項１から３のいずれか一項に記載の試験方法。

【請求項14】

前記被試験トランジスタ素子のパッドに接続するプローブを複数種類準備し、
前記被試験トランジスタ素子の前記パッドに接続する前記プローブの種類に基づいて、前記試験用トランジスタ素子の前記ゲート電圧を制御する
請求項１から３のいずれか一項に記載の試験方法。

【請求項15】

前記被試験トランジスタ素子を載置するステージにおいて前記被試験トランジスタ素子を載置する載置面が、金メッキされている
請求項１から３のいずれか一項に記載の試験方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の試験方法に関する。

【背景技術】

【0002】

従来、ＩＧＢＴ等の半導体装置の特性試験を行う半導体試験回路が知られている（例えば、特許文献１参照）。
特許文献１ 国際公開第２０１８／０９２４５７号

【発明の概要】

【発明が解決しようとする課題】

【0003】

半導体装置の試験においては、半導体装置を精度よく試験できることが好ましい。

【課題を解決するための手段】

【0004】

上記課題を解決するために、本発明の一つの態様においては、被試験トランジスタ素子を試験する試験方法を提供する。上記試験方法において、高圧側配線および低圧側配線の間において、前記被試験トランジスタ素子と試験用トランジスタ素子とを直列に配置してよい。上記いずれかの試験方法において、前記試験用トランジスタ素子に印加するゲート電圧を、前記被試験トランジスタ素子に印加するゲート電圧よりも高くしてよい。

【0005】

上記いずれかの試験方法において、前記試験用トランジスタ素子を、前記被試験トランジスタ素子と前記高圧側配線との間に配置してよい。

【0006】

上記いずれかの試験方法において、前記試験用トランジスタ素子に印加する前記ゲート電圧と、前記被試験トランジスタ素子に印加する前記ゲート電圧との差は５．０Ｖ以下であってよい。

【0007】

上記いずれかの試験方法において、試験仕様で定まる試験電流が前記被試験トランジスタ素子に流れるように、前記被試験トランジスタ素子の前記ゲート電圧と、前記試験用トランジスタ素子の前記ゲート電圧を制御してよい。

【0008】

上記いずれかの試験方法において、前記試験用トランジスタ素子の前記ゲート電圧をより高くした場合に、前記被試験トランジスタ素子の前記ゲート電圧をより低くしてよい。

【0009】

上記いずれかの試験方法において、試験仕様で定まる試験電流が前記被試験トランジスタ素子に流れるように、前記試験用トランジスタ素子の前記ゲート電圧と、前記高圧側配線に印加する電源電圧とを制御してよい。

【0010】

上記いずれかの試験方法において、前記試験用トランジスタ素子の前記ゲート電圧をより高くした場合に、前記電源電圧をより低くしてよい。

【0011】

上記いずれかの試験方法において、試験仕様で定まるエネルギーが前記被試験トランジスタ素子に印加されるように、前記試験用トランジスタ素子の前記ゲート電圧と、前記被試験トランジスタ素子に前記試験電流を流す試験時間とを制御してよい。

【0012】

上記いずれかの試験方法において、前記試験用トランジスタ素子の前記ゲート電圧をより高くした場合に、前記試験時間をより短くしてよい。

【0013】

上記いずれかの試験方法において、試験仕様で定まる試験電流が前記被試験トランジスタ素子に流れるように、前記試験用トランジスタ素子の前記ゲート電圧と、前記被試験トランジスタ素子を載置するステージの温度とを制御してよい。

【0014】

上記いずれかの試験方法において、前記試験用トランジスタ素子の前記ゲート電圧をより高くした場合に、前記ステージの温度をより低くしてよい。

【0015】

上記いずれかの試験方法において、前記被試験トランジスタ素子ごとに、前記試験用トランジスタ素子の前記ゲート電圧を調整可能であってよい。

【0016】

上記いずれかの試験方法において、前記被試験トランジスタ素子の前記パッドの大きさに基づいて、前記試験用トランジスタ素子の前記ゲート電圧を制御してよい。

【0017】

上記いずれかの試験方法において、前記被試験トランジスタ素子のパッドに接続するプローブを複数種類準備してよい。上記いずれかの試験方法において、前記被試験トランジスタ素子の前記パッドに接続する前記プローブの種類に基づいて、前記試験用トランジスタ素子の前記ゲート電圧を制御してよい。

【0018】

上記いずれかの試験方法において、前記被試験トランジスタ素子を載置するステージにおいて前記被試験トランジスタ素子を載置する載置面が、金メッキされていてよい。

【0019】

上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

【図面の簡単な説明】

【0020】

【図1】本発明の一つの実施形態に係る、被試験トランジスタ素子２００を試験する試験装置１００の概要を示す図である。

【図2】被試験トランジスタ素子２００を載置するステージ６０と、被試験トランジスタ素子２００に接触するプローブ７０の一例を示す図である。

【図3】被試験トランジスタ素子２００に印加するエミッタ・コレクタ間電圧Ｖｃｅおよびコレクタ電流Ｉｃの一例を説明する図である。

【図4】試験装置１００における各抵抗と、被試験トランジスタ素子２００のオン抵抗を模式的に示す図である。

【図5】試験装置１００による試験方法の概要を説明するチャート図である。

【発明を実施するための形態】

【0021】

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

【0022】

本明細書においては半導体基板（または半導体装置）の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。

【0023】

本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。

【0024】

本明細書では、半導体基板（または半導体装置）の上面および下面に平行な直交軸をＸ軸およびＹ軸とする。また、半導体基板（または半導体装置）の上面および下面と垂直な軸をＺ軸とする。本明細書では、Ｚ軸の方向を深さ方向と称する場合がある。また、本明細書では、Ｘ軸およびＹ軸を含めて、半導体基板（または半導体装置）の上面および下面に平行な方向を、水平方向と称する場合がある。

【0025】

本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。

【0026】

回路に含まれる各素子の位置関係を説明した場合、電気経路上における各素子の位置関係を説明しており、空間上の位置関係を説明していない場合がある。例えば、２つの素子の間に第１素子が設けられていると説明した場合、電気経路上において２つの素子の間に第１素子が接続されている状態を説明している場合がある。空間上では、第１素子は、２つの素子の間に配置されていてよく、配置されていなくてもよい。

【0027】

図１は、本発明の一つの実施形態に係る試験装置１００の概要を示す図である。試験装置１００は、被試験トランジスタ素子２００を試験する。被試験トランジスタ素子２００は、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を含むが、ＭＯＳＦＥＴ等の他のトランジスタ素子を含んでもよい。被試験トランジスタ素子２００は、トランジスタ素子と同一の半導体基板に形成され、且つ、トランジスタ素子と逆並列に接続されたダイオード素子を含んでよい。ダイオード素子は、トランジスタ素子とは異なる半導体基板に形成されていてもよい。被試験トランジスタ素子２００は、１つのチップから構成されてよい。試験時における被試験トランジスタ素子２００は、複数のチップが形成されたウエハの状態であってよく、ウエハから切り出されたチップの状態であってもよい。

【0028】

試験装置１００は、被試験トランジスタ素子２００の短絡試験を行う。ドライバ回路またはインバータ回路等においては、高圧側配線と低圧側配線との間に２つのトランジスタ素子が直列に設けられ、２つのトランジスタ素子の接続点の電圧を出力する。当該回路では、２つのトランジスタ素子の一方がオン状態となり、他方がオフ状態となるように制御される。ただし、何らかの要因により、２つのトランジスタ素子が同時にオン状態となる場合がある。この場合、高圧側配線と低圧側配線との間を貫通する電流が流れ、それぞれのトランジスタ素子に大きな電流が流れてしまう。このような状態を短絡状態と称する。

【0029】

試験装置１００は、被試験トランジスタ素子２００を短絡状態にしたときの、被試験トランジスタ素子２００の特性を測定する。例えば試験装置１００は、被試験トランジスタ素子２００の短絡時の電流波形、電圧波形、短絡耐量等を測定する。短絡耐量とは、被試験トランジスタ素子２００が破壊される直前までの印加電流の時間積分値、または、被試験トランジスタ素子２００が破壊される直前までの印加エネルギー（すなわち印加電流と印加電圧の積）の時間積分値である。試験装置１００は、測定結果が所定の基準を満たすか否かに基づいて、被試験トランジスタ素子２００の良否を判定する。また試験装置１００は、被試験トランジスタ素子２００を短絡状態にして所定の電流またはエネルギーを印加した後に、被試験トランジスタ素子２００のオン抵抗等の特性の変化が所定の許容範囲内か否かを判定してもよい。

【0030】

試験装置１００は、電源１０、高圧側配線１１、低圧側配線１２、試験用トランジスタ素子２０、電流計３０、電圧計４０およびゲート制御部５０を備える。電源１０は、被試験トランジスタ素子２００に供給する電力を生成する。電源１０は、電源電圧Ｖｃｃを生成する直流電源であってよい。高圧側配線１１は、電源１０の高圧側端子に接続され、電源電圧Ｖｃｃが印加される。低圧側配線１２は、電源１０の低圧側端子に接続され、基準電位が印加される。基準電位は例えば接地電位である。

【0031】

試験用トランジスタ素子２０は、高圧側配線１１および低圧側配線１２の間において、被試験トランジスタ素子２００と直列に配置される。図１の例では、被試験トランジスタ素子２００と高圧側配線１１との間に試験用トランジスタ素子２０が設けられている。このような構成により、被試験トランジスタ素子２００が低圧側配線１２に接続されるので、低圧側配線１２の電圧（例えば０Ｖ）を基準として、被試験トランジスタ素子２００に印加される電圧を容易に測定できる。他の例では、被試験トランジスタ素子２００と低圧側配線１２との間に試験用トランジスタ素子２０が設けられてもよい。

【0032】

ゲート制御部５０は、試験用トランジスタ素子２０および被試験トランジスタ素子２００にゲート電圧を印加することで、試験用トランジスタ素子２０および被試験トランジスタ素子２００のスイッチングを制御する。本例のゲート制御部５０は、被試験トランジスタ素子２００よりも前に試験用トランジスタ素子２０をオン状態に制御する。被試験トランジスタ素子２００をオンしてから所定の時間が経過した後に、ゲート制御部５０は被試験トランジスタ素子２００をオン状態に制御する。このような制御により、実装時における短絡状態を模擬した短絡試験を行う。

【0033】

電流計３０は、被試験トランジスタ素子２００に流れる電流を測定する。電流計３０は、電流の時間波形を測定してよい。本例の電流計３０は被試験トランジスタ素子２００と試験用トランジスタ素子２０との間に設けられている。

【0034】

電圧計４０は、被試験トランジスタ素子２００に印加される電圧を測定する。電圧計４０は、電圧の時間波形を測定してよい。被試験トランジスタ素子２００がＩＧＢＴの場合、電圧計４０はエミッタ・コレクタ間電圧を測定する。被試験トランジスタ素子２００がＭＯＳＦＥＴの場合、電圧計４０はソース・ドレイン間電圧を測定する。本例の電圧計４０は、被試験トランジスタ素子２００と並列に設けられている。

【0035】

被試験トランジスタ素子２００の短絡試験においては、試験仕様に応じた電流またはエネルギーを被試験トランジスタ素子２００を印加する。試験仕様は、被試験トランジスタ素子２００の製造者またはユーザーが設定してよい。被試験トランジスタ素子２００に印加する電流が変動すると、短絡試験の精度が劣化してしまう。被試験トランジスタ素子２００に印加される電流は、電源電圧Ｖｃｃと、電源１０に接続される合成抵抗により定まる。合成抵抗は、例えば各配線の抵抗、各接続部分の接続抵抗、試験用トランジスタ素子２０のオン抵抗、および、被試験トランジスタ素子２００のオン抵抗により定まる。

【0036】

試験に用いる電源電圧Ｖｃｃは固定値であるが、量産時のばらつきを考慮すると、各抵抗は一定ではない。例えば、被試験トランジスタ素子２００のオン抵抗、および、試験用トランジスタ素子２０のオン抵抗はばらつきを有する。このため、被試験トランジスタ素子２００に印加される電圧および電流は一定でなくなり、印加エネルギーも一定でなくなる。被試験トランジスタ素子２００以外の抵抗値が大きく変動したような場合には、被試験トランジスタ素子２００が良品であっても、不良品と誤判定される場合がある。

【0037】

本例のゲート制御部５０は、試験用トランジスタ素子２０をオンするために印加するゲート電圧を、被試験トランジスタ素子２００をオンするために印加するゲート電圧よりも高くする。本明細書では、各トランジスタ素子をオンするために印加するゲート電圧を、単に、トランジスタ素子に印加するゲート電圧と称する場合がある。それぞれのトランジスタ素子に印加するゲート電圧は、それぞれのトランジスタ素子の閾値電圧よりも高い。ゲート制御部５０は、試験用トランジスタ素子２０のゲート電圧と閾値電圧との差分を、被試験トランジスタ素子２００のゲート電圧と閾値電圧との差分よりも大きくしてよい。本例の試験用トランジスタ素子２０と、被試験トランジスタ素子２００とは同一の閾値電圧を有するように設計されていてよい。試験用トランジスタ素子２０と、被試験トランジスタ素子２００は、同一の構造を有していてもよい。

【0038】

試験用トランジスタ素子２０の閾値電圧がばらつくと、閾値電圧とゲート電圧との差分が変動する。このため、試験用トランジスタ素子２０のオン抵抗が変動する。試験用トランジスタ素子２０のオン抵抗が変動することにより、被試験トランジスタ素子２００に印加する電流が変動してしまう。試験用トランジスタ素子２０に印加するゲート電圧を高くすることで、閾値電圧とゲート電圧との差分に対する、閾値電圧の変動成分の比率を下げることができる。このため、オン抵抗の変動比率を小さくできる。このため、被試験トランジスタ素子２００に印加する電流の変動を抑制できる。

【0039】

試験用トランジスタ素子２０に印加するゲート電圧と、被試験トランジスタ素子２００に印加するゲート電圧との差は、０．１Ｖ以上であってよい。当該差は、０．２Ｖ以上であってよく、０．５Ｖ以上であってよく、１．０Ｖ以上であってもよい。当該差を大きくすることで、試験用トランジスタ素子２０のオン抵抗のばらつきを抑制しやすくなる。当該差は、５．０Ｖ以下であってよい。当該差は、２．０Ｖ以下であってもよい。当該差を大きくしすぎると、被試験トランジスタ素子２００に印加するゲート電圧を、閾値電圧に対して十分大きくすることが難しくなる。

【0040】

ゲート制御部５０は、試験仕様で定まる試験電流が被試験トランジスタ素子２００に流れるように、被試験トランジスタ素子２００のゲート電圧と、試験用トランジスタ素子２０のゲート電圧を制御してよい。例えば試験仕様において電源電圧Ｖｃｃおよび試験電流の値が一定の値として規定されている場合、ゲート制御部５０は、試験用トランジスタ素子２０のゲート電圧をより高くした場合に、被試験トランジスタ素子２００のゲート電圧をより低くしてよい。ゲート制御部５０は、試験用トランジスタ素子２０のオン抵抗を下げた分、被試験トランジスタ素子２００のオン抵抗を上げてよい。

【0041】

試験仕様において電源電圧Ｖｃｃを変更することが許容されている場合もある。例えば、被試験トランジスタ素子２００のエミッタ・コレクタ間電圧が規定されており、電源電圧Ｖｃｃが規定されていない場合もある。このような場合、試験装置１００は、試験仕様で定まる試験電流が被試験トランジスタ素子２００に流れるように、試験用トランジスタ素子２０のゲート電圧と、高圧側配線１１に印加する電源電圧Ｖｃｃとを制御してもよい。例えば、ゲート制御部５０が試験用トランジスタ素子２０のゲート電圧をより高くした場合に、電源１０は電源電圧Ｖｃｃをより低くする。このような制御により、被試験トランジスタ素子２００に印加する電流またはエネルギーを維持しつつ、試験用トランジスタ素子２０のオン抵抗のばらつきを低減できる。

【0042】

試験装置１００は、試験仕様で定まるエネルギーが被試験トランジスタ素子２００に印加されるように、試験用トランジスタ素子２０のゲート電圧と、被試験トランジスタ素子２００に試験電流を流す試験時間とを制御してもよい。例えば試験装置１００は、試験用トランジスタ素子２０のゲート電圧をより高くした場合に、当該試験時間をより短くしてよい。このような制御により、被試験トランジスタ素子２００に印加するエネルギー（電流の時間積分値または電流と電圧との積の時間積分値）を維持しつつ、試験用トランジスタ素子２０のオン抵抗のばらつきを低減できる。当該試験時間は、ゲート制御部５０が制御してよい。例えば当該試験時間が終了した場合、ゲート制御部５０は試験用トランジスタ素子２０をオフ状態に制御してよい。

【0043】

図２は、被試験トランジスタ素子２００を載置するステージ６０と、被試験トランジスタ素子２００に接触するプローブ７０の一例を示す図である。本例の試験装置１００は、ステージ６０、温度制御部６４およびプローブ７０を備えている。

【0044】

被試験トランジスタ素子２００は、主電流が流れるパッド２１０を上面に有している。主電流は、例えばエミッタ・コレクタ間に流れる電流、または、ソース・ドレイン間に流れる電流である。パッド２１０は、例えばエミッタパッドまたはコレクタパッドである。エミッタパッドまたはコレクタパッドの一方がパッド２１０であり、他方は、被試験トランジスタ素子２００の下面に設けられてよい。

【0045】

ステージ６０は、被試験トランジスタ素子２００を載置する載置面６２を有する。載置面６２には、被試験トランジスタ素子２００の下面のパッドと電気的に接続される配線を有してよい。載置面６２の少なくとも一部が金メッキされていてよい。例えば載置面６２に設けられた電気的な配線の表面が金メッキされていてよい。これにより、当該配線の劣化を抑制して、被試験トランジスタ素子２００とステージ６０との接続抵抗の変動を抑制できる。

【0046】

温度制御部６４は、ステージ６０の温度を制御する。これにより、被試験トランジスタ素子２００の温度を制御し、被試験トランジスタ素子２００に流れる電流を調整できる。試験装置１００は、試験仕様で定まる試験電流が被試験トランジスタ素子２００に流れるように、試験用トランジスタ素子２０のゲート電圧と、ステージ６０の温度とを制御してよい。例えば、ゲート制御部５０が試験用トランジスタ素子２０のゲート電圧をより高くした場合に、温度制御部６４は、ステージ６０の温度をより低く制御してよい。

【0047】

プローブ７０は、パッド２１０と接触する１つ以上のプローブピン７１を有する。１つ以上のプローブピン７１は、固定部７２に固定されてよい。試験装置１００は、ステージ６０に載置する被試験トランジスタ素子２００を交換して、複数の被試験トランジスタ素子２００を試験してよい。複数の被試験トランジスタ素子２００は、同一の構造を有する同一種類の素子であってよく、異なる構造を有する異種類の素子であってもよい。

【0048】

ゲート制御部５０は、試験対象の被試験トランジスタ素子２００ごとに、試験用トランジスタ素子２０のゲート電圧を調整してよい。ゲート制御部５０は、構造が異なる被試験トランジスタ素子２００を試験する場合に、試験用トランジスタ素子２０のゲート電圧を異ならせてよい。被試験トランジスタ素子２００のパッド２１０の大きさ（例えばパッド上面の面積）または形状が異なる場合、プローブ７０とパッド２１０との接触抵抗が変動する場合がある。ゲート制御部５０は、当該接触抵抗の変動を、試験用トランジスタ素子２０のオン抵抗を調整することで相殺してよい。ゲート制御部５０は、被試験トランジスタ素子２００のパッド２１０の大きさに基づいて、試験用トランジスタ素子２０のゲート電圧を制御してよい。例えばゲート制御部５０は、パッド２１０が小さいほど、試験用トランジスタ素子２０のゲート電圧を高くする。ゲート制御部５０には、パッド２１０の大きさと、試験用トランジスタ素子２０に印加すべきゲート電圧との関係が予め登録されていてよい。当該関係は、予め実験的に決定されていてよく、シミュレーション等の演算により決定されていてもよい。

【0049】

試験装置１００には、プローブ７０が複数種類準備されていてよい。それぞれのプローブ７０は、プローブピン７１の本数、プローブピン７１どうしの間隔、または、プローブピン７１の抵抗等が異なっていてよい。試験装置１００は、被試験トランジスタ素子２００の種類に応じたプローブ７０を用いてよい。

【0050】

プローブ７０を交換すると、プローブ７０における抵抗、および、プローブ７０とパッド２１０との間の接続抵抗が変動し得る。ゲート制御部５０は、被試験トランジスタ素子２００のパッド２１０に接続するプローブ７０の種類に基づいて、試験用トランジスタ素子２０のゲート電圧を制御してよい。ゲート制御部５０は、プローブ７０を交換することによる、プローブ７０とパッド２１０との間の接続抵抗の変動を相殺するように、試験用トランジスタ素子２０のオン抵抗を調整してよい。上述したように、試験用トランジスタ素子２０のオン抵抗は、ゲート電圧で調整できる。ゲート制御部５０には、プローブ７０の種類毎に、ゲート電圧をどの程度変動させればよいかを示す情報が予め記憶されていてよい。当該情報は、予め実験的に決定されていてよく、シミュレーション等の演算により決定されていてもよい。

【0051】

連続して試験される複数の被試験トランジスタ素子２００は、同時期に生産された量産品であるので、比較的に閾値電圧のばらつきは小さい。一方で、試験用トランジスタ素子２０は、試験を繰り返すうちに特性が劣化し、または、破壊される場合がある。このような場合、試験用トランジスタ素子２０は交換される。交換前後の試験用トランジスタ素子２０の閾値電圧は、比較的にばらつきが大きい場合がある。本例のように、試験用トランジスタ素子２０のゲート電圧を高くすることで、試験用トランジスタ素子２０の閾値電圧のばらつきによる、オン抵抗の変動を抑制できる。試験用トランジスタ素子２０のゲート電圧は、試験用トランジスタ素子２０を交換する毎、または、所定のタイミングで、試験用トランジスタ素子２０の閾値電圧に応じて決定してもよい。

【0052】

試験電流が流れる電流の抵抗値は、可変抵抗素子等を設けることでも調整できる。ただし、可変抵抗素子等を設けると、回路規模が増大してしまう。本例では、試験用トランジスタ素子２０のゲート電圧を調整すればよいので、追加の素子を設けなくともよい。

【0053】

図３は、被試験トランジスタ素子２００に印加するエミッタ・コレクタ間電圧Ｖｃｅおよびコレクタ電流Ｉｃの一例を説明する図である。試験装置１００の特性により、コレクタ電流Ｉｃの上限値Ｉｍａｘが規定される。例えばプローブ７０の抵抗等により、コレクタ電流Ｉｃの上限値Ｉｍａｘが設定される。また、被試験トランジスタ素子２００に対する試験の仕様として、コレクタ電流Ｉｃの下限値Ｉｍｉｎが設定される。

【0054】

被試験トランジスタ素子２００の定格の電圧をＶｒ、電流をＩｒとする。直線８０は、電圧Ｖｒおよび電流Ｉｒと同一の印加エネルギーとなる電圧および電流を示す線である。直線８２は、正常な被試験トランジスタ素子２００に印加可能なエネルギーを示している。つまり、直線８２より大きなエネルギーを印加した場合、被試験トランジスタ素子２００が破壊される可能性がある。

【0055】

図３において斜線のハッチングで示される領域８４に含まれる電圧Ｖｃｅおよび電流Ｉｃを選択して、被試験トランジスタ素子２００に対して印加して試験を行う。しかし、被試験トランジスタ素子２００および試験用トランジスタ素子２０のオン抵抗にばらつきが生じると、電圧Ｖｃｅおよび電流Ｉｃにばらつきが生じる。例えば設定点８６で示される電圧Ｖｃｅおよび電流Ｉｃを被試験トランジスタ素子２００に印加する場合に、領域８８で示される範囲内で電圧Ｖｃｅおよび電流Ｉｃばらついてしまう。このような場合、領域８８の全体が領域８４に含まれるように、設定点８６を設定しなければならない。このため、設定可能な電圧Ｖｃｅおよび電流Ｉｃの範囲が狭くなってしまう。本例では、試験用トランジスタ素子２０のオン抵抗のばらつきを低減できるので、電圧Ｖｃｅおよび電流Ｉｃのばらつきを低減できる。従って、試験に用いる電圧Ｖｃｅおよび電流Ｉｃの設定可能範囲を広げることができる。

【0056】

図４は、試験装置１００における各抵抗と、被試験トランジスタ素子２００のオン抵抗を模式的に示す図である。抵抗９２は、電源１０の高圧側端子から基準電位までの全配線の抵抗に相当する。抵抗９４は、電源１０の高圧側端子から基準電位までの、全ての接続部分の接続抵抗に相当する。例えば抵抗９４は、プローブ７０とパッド２１０との接続抵抗、および、被試験トランジスタ素子２００の下面に設けられたパッドとステージ６０の配線との接続抵抗を含む。抵抗９６は、試験用トランジスタ素子２０のオン抵抗に相当する。抵抗９８は、被試験トランジスタ素子２００のオン抵抗に相当する。

【0057】

各抵抗にばらつきが生じると、電源１０から流れる電流Ｉｃが変動する。また、抵抗比が変動するので、被試験トランジスタ素子２００に印加される電圧Ｖｃｅも変動する。本例では、試験用トランジスタ素子２０のゲート電圧を高くすることで、試験用トランジスタ素子２０のオン抵抗（抵抗９６）のばらつきを低減する。これにより、電流Ｉｃおよび電圧Ｖｃｅのばらつきを低減できる。従って、被試験トランジスタ素子２００を精度よく試験でき、また、試験時に用いる電流Ｉｃおよび電圧Ｖｃｅの設定の自由度を向上できる。被試験トランジスタ素子２００のオン抵抗は、抵抗９２および抵抗９４に比べて大きい場合が多い。このため、被試験トランジスタ素子２００のオン抵抗のばらつきを低減することで、複数の抵抗の合成抵抗値のばらつきを効果的に抑制できる。

【0058】

試験用トランジスタ素子２０のオン抵抗を小さくすると、合成抵抗が小さくなるので、電流Ｉｃは増大する。これに対して試験装置１００は、電源電圧Ｖｃｃを調整することで電流Ｉｃの増大を抑制してよく、試験時間を短くすることで印加エネルギーの増大を抑制してよく、ステージ６０の温度を調整することで電流Ｉｃの増大を抑制してもよい。また、被試験トランジスタ素子２００のゲート電圧を調整して、オン抵抗（抵抗９８）を調整して、合成抵抗の変動を抑制してもよい。

【0059】

図５は、試験装置１００による試験方法の概要を説明するチャート図である。図５においては、試験方法の内容の一部を説明するが、当該試験方法においては、図１から図４において説明した各態様の試験を行ってよい。

【0060】

準備段階Ｓ１００２では、高圧側配線１１および低圧側配線１２の間において、被試験トランジスタ素子２００と試験用トランジスタ素子２０とを直列に配置する。一例として被試験トランジスタ素子２００を、ステージ６０の載置面６２に載置する。

【0061】

試験用素子オン段階Ｓ１００４では、試験用トランジスタ素子２０に所定のゲート電圧を印加してオン状態に制御する。試験用トランジスタ素子２０に印加するゲート電圧は、被試験トランジスタ素子２００をオン状態に制御するためのゲート電圧よりも高い。Ｓ１００４では、被試験トランジスタ素子２００はオフ状態に制御されている。

【0062】

被試験素子オン段階Ｓ１００６では、被試験トランジスタ素子２００に所定のゲート電圧を印加してオン状態に制御する。例えば被試験トランジスタ素子２００に印加するゲート電圧は、閾値電圧よりも４Ｖ高い電圧である。一方で、試験用トランジスタ素子２０に印加するゲート電圧は、閾値電圧よりも４．１Ｖから６Ｖ高い電圧である。被試験トランジスタ素子２００と試験用トランジスタ素子２０の閾値電圧は同一であってよい。

【0063】

Ｓ１００４またはＳ１００６では、試験用トランジスタ素子２０に印加するゲート電圧に応じて、電源電圧Ｖｃｃ、試験時間、ステージ６０の温度、または、被試験トランジスタ素子２００に印加するゲート電圧の少なくとも一つを調整してよい。Ｓ１００４またはＳ１００６では、被試験トランジスタ素子２００に印加される電流またはエネルギーが設定された値となるように、電源電圧Ｖｃｃ、試験時間、ステージ６０の温度、または、被試験トランジスタ素子２００に印加するゲート電圧の少なくとも一つを調整してよい。試験装置１００は、電源電圧Ｖｃｃ、試験時間、ステージ６０の温度、または、被試験トランジスタ素子２００に印加するゲート電圧のうちの複数を組み合わせて調整してもよい。

【0064】

測定段階Ｓ１００８では、被試験トランジスタ素子２００の特性を測定する。測定段階Ｓ１００８では、被試験トランジスタ素子２００の短絡耐量を測定してよく、他の特性を測定してもよい。本例の試験方法では、試験用トランジスタ素子２０のオン抵抗のばらつきを低減できる。このため、被試験トランジスタ素子２００を精度よく試験し、また、電圧Ｖｃｅおよび電流Ｉｃの設定の自由度を向上できる。

【0065】

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

【符号の説明】

【0066】

１０・・・電源、１１・・・高圧側配線、１２・・・低圧側配線、２０・・・試験用トランジスタ素子、３０・・・電流計、４０・・・電圧計、５０・・・ゲート制御部、６０・・・ステージ、６２・・・載置面、６４・・・温度制御部、７０・・・プローブ、７１・・・プローブピン、７２・・・固定部、８０、８２・・・直線、８４・・・領域、８６・・・設定点、８８・・・領域、９２、９４、９６、９８・・・抵抗、１００・・・試験装置、２００・・・被試験トランジスタ素子、２１０・・・パッド

【図1】

【図2】

【図3】

【図4】

【図5】