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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024016537
(43)【公開日】2024-02-07
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H01L 23/12 20060101AFI20240131BHJP
H05K 3/00 20060101ALN20240131BHJP
【ＦＩ】
H01L23/12 Q
H05K3/00 T
【審査請求】未請求
【請求項の数】16
【出願形態】ＯＬ
(21)【出願番号】P 2022118740
(22)【出願日】2022-07-26
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001634
【氏名又は名称】弁理士法人志賀国際特許事務所
(72)【発明者】
【氏名】小山 千絵
(72)【発明者】
【氏名】熊谷 建吾
(57)【要約】
【課題】状態検出の容易性を高めることができる半導体記憶装置を提供することである。
【解決手段】実施形態の半導体記憶装置は、基板と、第１半導体メモリとを有する。前記第１半導体メモリは、前記基板に接合された複数の接合部を有するとともに、前記基板の厚さ方向から見た場合に４つの角を有する。前記複数の接合部は、前記第１半導体メモリに関する状態検出用のデイジーチェーンに含まれる１つ以上の接合部を有する。前記基板の厚さ方向から見た場合、前記第１半導体メモリにおいて前記デイジーチェーンに含まれる前記１つ以上の接合部は、前記第１半導体メモリの中心と比べて、前記４つの角に含まれる第１角の近くに配置されている。
【選択図】図５
【解決手段】実施形態の半導体記憶装置は、基板と、第１半導体メモリとを有する。前記第１半導体メモリは、前記基板に接合された複数の接合部を有するとともに、前記基板の厚さ方向から見た場合に４つの角を有する。前記複数の接合部は、前記第１半導体メモリに関する状態検出用のデイジーチェーンに含まれる１つ以上の接合部を有する。前記基板の厚さ方向から見た場合、前記第１半導体メモリにおいて前記デイジーチェーンに含まれる前記１つ以上の接合部は、前記第１半導体メモリの中心と比べて、前記４つの角に含まれる第１角の近くに配置されている。
【選択図】図５
【特許請求の範囲】
【請求項1】
基板と、
前記基板に接合された複数の接合部を有するとともに、前記基板の厚さ方向から見た場合に４つの角を有した第１半導体メモリと、
を備え、
前記複数の接合部は、前記第１半導体メモリに関する状態検出用のデイジーチェーンに含まれる１つ以上の接合部を有し、
前記基板の厚さ方向から見た場合、前記第１半導体メモリにおいて前記デイジーチェーンに含まれる前記１つ以上の接合部は、前記第１半導体メモリの中心と比べて、前記４つの角に含まれる第１角の近くに配置された、
半導体記憶装置。
前記基板に接合された複数の接合部を有するとともに、前記基板の厚さ方向から見た場合に４つの角を有した第１半導体メモリと、
を備え、
前記複数の接合部は、前記第１半導体メモリに関する状態検出用のデイジーチェーンに含まれる１つ以上の接合部を有し、
前記基板の厚さ方向から見た場合、前記第１半導体メモリにおいて前記デイジーチェーンに含まれる前記１つ以上の接合部は、前記第１半導体メモリの中心と比べて、前記４つの角に含まれる第１角の近くに配置された、
半導体記憶装置。
【請求項2】
前記基板の厚さ方向から見た場合、前記４つの角のうち前記第１角を除く残り３つの角の各々と前記第１半導体メモリの前記中心との間には、前記デイジーチェーンまたは別のデイジーチェーンは存在しない、
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項3】
前記デイジーチェーンに含まれる前記１つ以上の接合部は、１つまたは２つの接合部である、
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項4】
前記基板は、前記１つ以上の接合部に接続されるとともに前記第１半導体メモリから離れる方向に延びた第１導電ラインと、前記第１半導体メモリから離れる方向に延びた第２導電ラインとを有し、前記第２導電ラインと前記第１導電ラインとの間には前記１つ以上の接合部が電気的に直列に接続された、
請求項１から請求項３のうちいずれか１項に記載の半導体記憶装置。
請求項１から請求項３のうちいずれか１項に記載の半導体記憶装置。
【請求項5】
前記基板に接合された複数の接合部を有するとともに、前記基板の厚さ方向から見た場合に４つの角を有した第２半導体メモリをさらに備え、
前記基板は、第１面と、前記第１面とは反対側に位置した第２面とを有し、
前記第１半導体メモリは、前記第１面に実装され、
前記第２半導体メモリは、前記第２面に実装され、前記基板の厚さ方向から見た場合に前記第１半導体メモリの少なくとも一部と重なり、
前記第２半導体メモリの前記複数の接合部は、前記デイジーチェーンに含まれる１つ以上の接合部を有し、
前記第１導電ラインは、前記基板内を前記基板の厚さ方向に延びた部分を少なくとも含み、前記デイジーチェーンに含まれる前記第２半導体メモリの前記１つ以上の接合部に接続された、
請求項４に記載の半導体記憶装置。
前記基板は、第１面と、前記第１面とは反対側に位置した第２面とを有し、
前記第１半導体メモリは、前記第１面に実装され、
前記第２半導体メモリは、前記第２面に実装され、前記基板の厚さ方向から見た場合に前記第１半導体メモリの少なくとも一部と重なり、
前記第２半導体メモリの前記複数の接合部は、前記デイジーチェーンに含まれる１つ以上の接合部を有し、
前記第１導電ラインは、前記基板内を前記基板の厚さ方向に延びた部分を少なくとも含み、前記デイジーチェーンに含まれる前記第２半導体メモリの前記１つ以上の接合部に接続された、
請求項４に記載の半導体記憶装置。
【請求項6】
前記第２半導体メモリは、前記第２半導体メモリの前記４つの角のなかで前記第１半導体メモリの前記第１角に最も近い第２角を有し、
前記基板の厚さ方向から見た場合、前記第２半導体メモリにおいて前記デイジーチェーンに含まれる前記１つ以上の接合部は、前記第２半導体メモリの中心と比べて、前記第２角の近くに配置された、
請求項５に記載の半導体記憶装置。
前記基板の厚さ方向から見た場合、前記第２半導体メモリにおいて前記デイジーチェーンに含まれる前記１つ以上の接合部は、前記第２半導体メモリの中心と比べて、前記第２角の近くに配置された、
請求項５に記載の半導体記憶装置。
【請求項7】
前記基板に接合された複数の接合部を有するとともに、前記基板の厚さ方向から見た場合に４つの角を有した第３半導体メモリをさらに備え、
前記基板は、第１面と、前記第１面とは反対側に位置した第２面とを有し、
前記第１半導体メモリおよび前記第３半導体メモリは、前記第１面に実装されて隣り合い、
前記第３半導体メモリの前記複数の接合部は、前記デイジーチェーンに含まれる１つ以上の接合部を有し、
前記第２導電ラインは、前記デイジーチェーンに含まれる前記第３半導体メモリの前記１つ以上の接合部に接続された、
請求項４に記載の半導体記憶装置。
前記基板は、第１面と、前記第１面とは反対側に位置した第２面とを有し、
前記第１半導体メモリおよび前記第３半導体メモリは、前記第１面に実装されて隣り合い、
前記第３半導体メモリの前記複数の接合部は、前記デイジーチェーンに含まれる１つ以上の接合部を有し、
前記第２導電ラインは、前記デイジーチェーンに含まれる前記第３半導体メモリの前記１つ以上の接合部に接続された、
請求項４に記載の半導体記憶装置。
【請求項8】
前記第３半導体メモリは、前記第３半導体メモリの前記４つの角のなかで前記第１半導体メモリの前記第１角に最も近い第３角を有し、
前記基板の厚さ方向から見た場合、前記第３半導体メモリにおいて前記デイジーチェーンに含まれる前記１つ以上の接合部は、前記第３半導体メモリの中心と比べて、前記第３角の近くに配置された、
請求項７に記載の半導体記憶装置。
前記基板の厚さ方向から見た場合、前記第３半導体メモリにおいて前記デイジーチェーンに含まれる前記１つ以上の接合部は、前記第３半導体メモリの中心と比べて、前記第３角の近くに配置された、
請求項７に記載の半導体記憶装置。
【請求項9】
前記１つ以上の接合部は、１つの導電体である第１接合部を含み、
前記基板は、前記第１接合部が接合されるパッドを有し、
前記パッドは、前記第１接合部の一部が接合された第１部分と、前記第１部分から離れて配置され、前記第１接合部の別の一部が接合された第２部分とを含む、
請求項１から請求項３のうちいずれか１項に記載の半導体記憶装置。
前記基板は、前記第１接合部が接合されるパッドを有し、
前記パッドは、前記第１接合部の一部が接合された第１部分と、前記第１部分から離れて配置され、前記第１接合部の別の一部が接合された第２部分とを含む、
請求項１から請求項３のうちいずれか１項に記載の半導体記憶装置。
【請求項10】
前記第１部分の面積と前記第２部分の面積との合計は、前記第１接合部の面積よりも小さい、
請求項９に記載の半導体記憶装置。
請求項９に記載の半導体記憶装置。
【請求項11】
前記１つ以上の接合部は、第１接合部と、第２接合部とを含む複数の接合部を含み、
前記第１接合部および前記第２接合部は、前記第１半導体メモリ内で互いに接続されるとともに、電源端子として使用可能な接合部である、
請求項１から請求項３のうちいずれか１項に記載の半導体記憶装置。
前記第１接合部および前記第２接合部は、前記第１半導体メモリ内で互いに接続されるとともに、電源端子として使用可能な接合部である、
請求項１から請求項３のうちいずれか１項に記載の半導体記憶装置。
【請求項12】
前記基板は、複数のねじ挿通穴を有し、
前記複数のねじ挿通穴は、前記複数のねじ挿通穴のなかで前記第１半導体メモリに最も近い第１ねじ挿通穴を有し、
前記第１角は、前記４つの角のなかで前記第１ねじ挿通穴に最も近い角である、
請求項１から請求項３のうちいずれか１項に記載の半導体記憶装置。
前記複数のねじ挿通穴は、前記複数のねじ挿通穴のなかで前記第１半導体メモリに最も近い第１ねじ挿通穴を有し、
前記第１角は、前記４つの角のなかで前記第１ねじ挿通穴に最も近い角である、
請求項１から請求項３のうちいずれか１項に記載の半導体記憶装置。
【請求項13】
前記基板に実装され、前記第１半導体メモリを含むとともに、前記デイジーチェーンが接続された複数の半導体メモリと、
第１抵抗素子と、
前記第１抵抗素子とは抵抗値が異なる第２抵抗素子と、
をさらに備え、
前記第１抵抗素子は、前記デイジーチェーンにおいて、前記複数の半導体メモリに含まれる１つ以上の半導体メモリと電気的に並列に接続され、
前記第２抵抗素子は、前記デイジーチェーンにおいて、前記複数の半導体メモリに含まれる別の１つ以上の半導体メモリと電気的に並列に接続された、
請求項１から請求項３のうちいずれか１項に記載の半導体記憶装置。
第１抵抗素子と、
前記第１抵抗素子とは抵抗値が異なる第２抵抗素子と、
をさらに備え、
前記第１抵抗素子は、前記デイジーチェーンにおいて、前記複数の半導体メモリに含まれる１つ以上の半導体メモリと電気的に並列に接続され、
前記第２抵抗素子は、前記デイジーチェーンにおいて、前記複数の半導体メモリに含まれる別の１つ以上の半導体メモリと電気的に並列に接続された、
請求項１から請求項３のうちいずれか１項に記載の半導体記憶装置。
【請求項14】
第１面と、前記第１面とは反対側に位置した第２面とを有した基板と、
前記第１面に実装され、前記基板に接合された複数の接合部を有する第１半導体メモリと、
前記第２面に実装され、前記基板に接合された複数の接合部を有するとともに、前記基板の厚さ方向から見た場合に前記第１半導体メモリの少なくとも一部と重なる第２半導体メモリと、
を備え、
前記第１半導体メモリの前記複数の接合部に含まれる１つ以上の接合部と、前記第２半導体メモリの前記複数の接合部に含まれる１つ以上の接合部とを含むデイジーチェーンが設けられた、
半導体記憶装置。
前記第１面に実装され、前記基板に接合された複数の接合部を有する第１半導体メモリと、
前記第２面に実装され、前記基板に接合された複数の接合部を有するとともに、前記基板の厚さ方向から見た場合に前記第１半導体メモリの少なくとも一部と重なる第２半導体メモリと、
を備え、
前記第１半導体メモリの前記複数の接合部に含まれる１つ以上の接合部と、前記第２半導体メモリの前記複数の接合部に含まれる１つ以上の接合部とを含むデイジーチェーンが設けられた、
半導体記憶装置。
【請求項15】
基板と、
前記基板に接合された複数の接合部を有する第１半導体メモリと、
を備え、
前記複数の接合部は、前記第１半導体メモリに関する状態検出用のデイジーチェーンに含まれる、１つの導電体である第１接合部を有し、
前記基板は、前記第１接合部が接合されるパッドを有し、
前記パッドは、前記第１接合部の一部が接合された第１部分と、前記第１部分から離れて配置され、前記第１接合部の別の一部が接合された第２部分とを含む、
半導体記憶装置。
前記基板に接合された複数の接合部を有する第１半導体メモリと、
を備え、
前記複数の接合部は、前記第１半導体メモリに関する状態検出用のデイジーチェーンに含まれる、１つの導電体である第１接合部を有し、
前記基板は、前記第１接合部が接合されるパッドを有し、
前記パッドは、前記第１接合部の一部が接合された第１部分と、前記第１部分から離れて配置され、前記第１接合部の別の一部が接合された第２部分とを含む、
半導体記憶装置。
【請求項16】
前記第１部分の面積と前記第２部分の面積との合計は、前記第１接合部の面積よりも小さい、
請求項１５に記載の半導体記憶装置。
請求項１５に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
基板と、基板に実装された半導体メモリとを備えた半導体記憶装置が知られている。半導体メモリは、基板に接合された複数の接合部を有する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第９，３８３，４０１号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の一実施形態は、状態検出の容易性を高めることができる半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、基板と、第１半導体メモリとを有する。前記第１半導体メモリは、前記基板に接合された複数の接合部を有するとともに、前記基板の厚さ方向から見た場合に４つの角を有する。前記複数の接合部は、前記第１半導体メモリに関する状態検出用のデイジーチェーンに含まれる１つ以上の接合部を有する。前記基板の厚さ方向から見た場合、前記第１半導体メモリにおいて前記デイジーチェーンに含まれる前記１つ以上の接合部は、前記第１半導体メモリの中心と比べて、前記４つの角に含まれる第１角の近くに配置されている。
【図面の簡単な説明】
【0006】
【図1】第１実施形態の半導体記憶装置を示す斜視図。
【図2】第１実施形態の半導体記憶装置を一部分解して示す斜視図。
【図3】第１実施形態の半導体メモリの構成を説明するための図。
【図4】第１実施形態のデイジーチェーンの一部を説明するための断面図。
【図5】第１実施形態のデイジーチェーンの接続関係を説明するための図。
【図6】第１実施形態の基板ユニットを示す平面図。
【図7】第１実施形態の基板ユニットの一部を模式的に示す斜視図。
【図8】第１実施形態の変形例のデイジーチェーンの接続関係を説明するための図。
【図9】第２実施形態の半導体メモリの構成を説明するための図。
【図10】第２実施形態の基板を示す平面図。
【図11】第２実施形態のデイジーチェーンの一部を説明するための図。
【図12】第２実施形態のデイジーチェーンの接続関係を説明するための図。
【図13】第２実施形態の基板ユニットの一部を模式的に示す斜視図。
【図14】第２実施形態の変形例の基板ユニットの構成を説明するための図。
【図15】第３実施形態の半導体メモリの構成を説明するための図。
【図16】第３実施形態の基板ユニットを示す断面図。
【図17】第３実施形態の基板ユニットを説明するための図。
【図18】第３実施形態の基板ユニットを説明するための図。
【図19】第４実施形態の基板ユニットを示す平面図。
【図20】第５実施形態のデイジーチェーンを説明するための断面図。
【図21】第５実施形態の半導体メモリの構成を説明するための図。
【図22】第６実施形態のデイジーチェーンの接続関係を説明するための図。
【図23】第７実施形態のデイジーチェーンの接続関係を説明するための図。
【発明を実施するための形態】
【0007】
以下、実施形態の半導体記憶装置を、図面を参照して説明する。以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。本出願で「平行」、「直交」、または「同じ」とは、それぞれ「略平行」、「略直交」、または「略同じ」である場合も含み得る。本出願で「接続」とは、機械的な接続に限定されず、電気的な接続も含み得る。また、「接続」とは、接続対象である２つの要素が直接に接続される場合に限定されず、別の要素を間に介在させて接続対象である２つの要素が接続される場合も含み得る。本出願で「重なる」とは、別の要素を間に介在させて重なる場合も含み得る。
【0008】
ここで、＋Ｘ方向、－Ｘ方向、＋Ｙ方向、－Ｙ方向、＋Ｚ方向、および－Ｚ方向について定義する。＋Ｘ方向、－Ｘ方向、＋Ｙ方向、および－Ｙ方向は、後述する基板２１の第１面２１ａと平行な方向である（図２参照）。＋Ｘ方向は、基板２１の第１端部２１ｅ１から第２端部２１ｅ２に向かう方向である（図２参照）。－Ｘ方向は、＋Ｘ方向とは反対の方向である。＋Ｘ方向と－Ｘ方向とを区別しない場合は、単に「Ｘ方向」と称する。＋Ｙ方向および－Ｙ方向は、Ｘ方向とは交差する（例えば直交する）方向である。＋Ｙ方向は、後述するＮＡＮＤメモリ２５ＡからＮＡＮＤメモリ２５Ｂに向かう方向である（図２参照）。－Ｙ方向は、＋Ｙ方向とは反対の方向である。＋Ｙ方向と－Ｙ方向とを区別しない場合は、単に「Ｙ方向」と称する。＋Ｚ方向および－Ｚ方向は、Ｘ方向およびＹ方向とは交差する（例えば直交する）方向であり、基板２１の厚さ方向である。＋Ｚ方向は、基板２１の第２面２１ｂから第１面２１ａに向かう方向である（図２参照）。－Ｚ方向は、＋Ｚ方向とは反対の方向である。＋Ｚ方向と－Ｚ方向とを区別しない場合は、単に「Ｚ方向」と称する。
【0009】
（第１実施形態）
＜１．半導体記憶装置の全体構成＞
図１から図７を参照し、第１実施形態の半導体記憶装置１について説明する。
図１は、半導体記憶装置１を示す斜視図である。半導体記憶装置１は、例えばＳＳＤ（Solid State Drive）のような記憶装置である。半導体記憶装置１は、例えば、サーバやパーソナルコンピュータなどの情報処理装置（以下「ホスト装置」と称する）に取り付けられ、ホスト装置の記憶領域として利用される。
＜１．半導体記憶装置の全体構成＞
図１から図７を参照し、第１実施形態の半導体記憶装置１について説明する。
図１は、半導体記憶装置１を示す斜視図である。半導体記憶装置１は、例えばＳＳＤ（Solid State Drive）のような記憶装置である。半導体記憶装置１は、例えば、サーバやパーソナルコンピュータなどの情報処理装置（以下「ホスト装置」と称する）に取り付けられ、ホスト装置の記憶領域として利用される。
【0010】
図２は、半導体記憶装置１を一部分解して示す斜視図である。半導体記憶装置１は、例えば、筐体１０と、基板ユニット２０とを有する。
【0011】
＜１．１ 筐体＞
筐体１０は、半導体記憶装置１の外郭を形成する部材である（図１参照）。筐体１０の形状は、例えば扁平な矩形筒である。図２に示すように、筐体１０は、例えば、第１部材１１と、第２部材１２と、複数の固定部材１３とを含む。第１部材１１は、例えば、基板ユニット２０に対して＋Ｚ方向側に位置した壁部と、基板ユニット２０に対して＋Ｙ方向側に位置した壁部と、基板ユニット２０に対して－Ｙ方向側に位置した壁部とを含む。第２部材１２は、基板ユニット２０に対して－Ｚ方向側に位置した壁部を含む。固定部材１３は、第１部材１１と第２部材１２とを連結する部材である。固定部材１３は、例えばねじである。本実施形態では、第１部材１１と第２部材１２とが複数の固定部材１３によって連結されることで、筐体１０が形成される。
筐体１０は、半導体記憶装置１の外郭を形成する部材である（図１参照）。筐体１０の形状は、例えば扁平な矩形筒である。図２に示すように、筐体１０は、例えば、第１部材１１と、第２部材１２と、複数の固定部材１３とを含む。第１部材１１は、例えば、基板ユニット２０に対して＋Ｚ方向側に位置した壁部と、基板ユニット２０に対して＋Ｙ方向側に位置した壁部と、基板ユニット２０に対して－Ｙ方向側に位置した壁部とを含む。第２部材１２は、基板ユニット２０に対して－Ｚ方向側に位置した壁部を含む。固定部材１３は、第１部材１１と第２部材１２とを連結する部材である。固定部材１３は、例えばねじである。本実施形態では、第１部材１１と第２部材１２とが複数の固定部材１３によって連結されることで、筐体１０が形成される。
【0012】
＜１．２ 基板ユニット＞
基板ユニット２０は、回路を含む部品が実装された組立体である。基板ユニット２０は、筐体１０に少なくとも一部が収容される。基板ユニット２０は、例えば、基板２１、コントローラ２２、電力変換部品２３、電源回路部品２４、複数のＮＡＮＤメモリ２５（ＮＡＮＤメモリ２５Ａ～２５Ｈ）、およびＤＲＡＭ（Dynamic Random Access Memory）２６を有する。
基板ユニット２０は、回路を含む部品が実装された組立体である。基板ユニット２０は、筐体１０に少なくとも一部が収容される。基板ユニット２０は、例えば、基板２１、コントローラ２２、電力変換部品２３、電源回路部品２４、複数のＮＡＮＤメモリ２５（ＮＡＮＤメモリ２５Ａ～２５Ｈ）、およびＤＲＡＭ（Dynamic Random Access Memory）２６を有する。
【0013】
基板２１は、プリント配線板である。基板２１は、Ｘ方向およびＹ方向に沿う板状である。基板２１は、第１面２１ａと、第２面２１ｂとを有する。第１面２１ａは、＋Ｚ方向に向いた面である。第２面２１ｂは、第１面２１ａとは反対側に位置し、－Ｚ方向に向いた面である。
【0014】
基板２１は、当該基板２１の長手方向の両端部として、第１端部２１ｅ１と、第１端部２１ｅ１とは反対側に位置した第２端部２１ｅ２とを有する。基板２１の第１端部２１ｅ１は、コネクタＣを有する。コネクタＣは、ホスト装置に接続可能な電気接続部である。
【0015】
基板２１は、絶縁基材３１と、絶縁基材３１に設けられた配線パターン３２とを含む（図４参照）。配線パターン３２は、ＮＡＮＤメモリ２５が接合される複数のパッド３５と、複数の導電ライン３６とを含む。
【0016】
コントローラ２２は、基板２１に実装された制御用部品である。コントローラ２２は、半導体記憶装置１の全体を統括的に制御する。コントローラ２２は、例えば、ホスト装置との通信を行うホストインターフェース回路、複数のＮＡＮＤメモリ２５を制御する制御回路、およびＤＲＡＭ２６を制御する制御回路などが１つの半導体チップに集積されたＳｏＣ（System on a Chip）を含む半導体パッケージである。コントローラ２２は、複数のＮＡＮＤメモリ２５に対するデータの書き込み、読み出し、または消去を制御可能である。
【0017】
電力変換部品２３は、電力を変換する部品である。電力変換部品２３は、例えば、ＤＣ－ＤＣコンバータである。電力変換部品２３は、コネクタＣを介してホスト装置から供給される電力を所望の電力に変換する。電力変換部品２３は、変換した電力を電源回路部品２４に出力する。
【0018】
電源回路部品２４は、電力管理を行う部品である。電源回路部品２４は、例えば、ＰＭＩＣ（Power Management IC）である。電源回路部品２４は、基板ユニット２０に含まれる各部品（コントローラ２２、ＮＡＮＤメモリ２５、ＤＲＡＭ２６など）に電力を供給する。
【0019】
ＮＡＮＤメモリ２５は、不揮発にデータを記憶する半導体メモリチップを含む半導体パッケージである。ＮＡＮＤメモリ２５は、例えば、ＮＡＮＤ型フラッシュメモリである。図２に示すように、複数のＮＡＮＤメモリ２５は、基板２１の第１面２１ａと第２面２１ｂとに分かれて実装されている。ＮＡＮＤメモリ２５は、「半導体メモリ」の一例である。ただし、「半導体メモリ」は、ＮＯＲ型メモリや、ＭＲＡＭ（Magnetoresistive Random Access Memory）、抵抗変化型メモリなど他の種類のメモリでもよい。
【0020】
複数のＮＡＮＤメモリ２５は、コントローラ２２に対して、＋Ｘ方向側に配置されている。複数のＮＡＮＤメモリ２５は、基板２１の第１面２１ａに実装された複数（例えば４つ）のＮＡＮＤメモリ２５Ａ～２５Ｄと、基板２１の第２面２１ｂに実装された複数（例えば４つ）のＮＡＮＤメモリ２５Ｅ～２５Ｈとを含む。ＮＡＮＤメモリ２５Ａ，２５Ｂは、ＮＡＮＤメモリ２５Ｃ，２５Ｄに対して、－Ｘ方向側に配置されている。ＮＡＮＤメモリ２５Ａ，２５Ｂは、Ｙ方向で隣り合う。ＮＡＮＤメモリ２５Ｃ，２５Ｄは、Ｙ方向で隣り合う。同様に、ＮＡＮＤメモリ２５Ｅ，２５Ｆは、ＮＡＮＤメモリ２５Ｇ，２５Ｈに対して、－Ｘ方向側に配置されている。ＮＡＮＤメモリ２５Ｅ，２５Ｆは、Ｙ方向で隣り合う。ＮＡＮＤメモリ２５Ｇ，２５Ｈは、Ｙ方向で隣り合う。以下では、ＮＡＮＤメモリ２５Ａ～２５Ｈを互いに区別しない場合、単に「ＮＡＮＤメモリ２５」と称する。
【0021】
ＤＲＡＭ２６は、揮発にデータを記憶する半導体メモリチップを含む半導体パッケージである。ＤＲＡＭ２６は、ホスト装置から受信した書き込みデータ、または１つ以上のＮＡＮＤメモリ２５から読み出された読み出しデータなどが一時的に格納されるデータバッファとして用いられ得る。
【0022】
＜２．ＮＡＮＤメモリ＞
＜２．１ ＮＡＮＤメモリの構成＞
次に、ＮＡＮＤメモリ２５の構成について説明する。
図３は、ＮＡＮＤメモリ２５の構成を説明するための図である。ＮＡＮＤメモリ２５は、パッケージ基板４１、１つ以上の半導体メモリチップ４２、封止樹脂部４３、および複数の接合部４４を有する。なお、ＮＡＮＤメモリ２５は、例えば図２に示すように長方形状であるが、図３およびいくつかの図では説明の便宜上、正方形状に図示されている。
＜２．１ ＮＡＮＤメモリの構成＞
次に、ＮＡＮＤメモリ２５の構成について説明する。
図３は、ＮＡＮＤメモリ２５の構成を説明するための図である。ＮＡＮＤメモリ２５は、パッケージ基板４１、１つ以上の半導体メモリチップ４２、封止樹脂部４３、および複数の接合部４４を有する。なお、ＮＡＮＤメモリ２５は、例えば図２に示すように長方形状であるが、図３およびいくつかの図では説明の便宜上、正方形状に図示されている。
【0023】
パッケージ基板４１は、ＮＡＮＤメモリ２５のベースとなる基板である。パッケージ基板４１は、プリント配線板である。パッケージ基板４１は、Ｘ方向およびＹ方向に沿う板状である。パッケージ基板４１は、第１面４１ａと、第１面４１ａとは反対側に位置した第２面４１ｂとを有する。Ｚ方向で見た場合、パッケージ基板４１は、ＮＡＮＤメモリ２５の外形を規定する。パッケージ基板４１は、絶縁基材５１と、絶縁基材５１に設けられた配線パターン５２とを含む（図４参照）。
【0024】
１つ以上の半導体メモリチップ４２の各々は、複数のメモリセルを有し、データを記憶可能な部品である。１つ以上の半導体メモリチップ４２は、パッケージ基板４１の第１面４１ａ上にＺ方向に積層されている。１つ以上の半導体メモリチップ４２の各々は、Ｘ方向およびＹ方向に沿う板状である。以下では、１つ以上の半導体メモリチップ４２が積層されることで形成された構造体を「メモリチップ構造体４２Ｓ」として模式的に図示する場合がある（図４参照）。
【0025】
封止樹脂部４３は、１つ以上の半導体メモリチップ４２を覆う封止部である。封止樹脂部４３は、いわゆるモールド樹脂部であり、絶縁性を有する。
【0026】
複数の接合部４４は、ＮＡＮＤメモリ２５の外部に露出した電気接続端子である。複数の接合部４４は、パッケージ基板４１の第２面４１ｂに設けられている。複数の接合部４４は、Ｘ方向およびＹ方向に並べられて配置されている。各接合部４４は、基板２１のパッド３５に接合される。本実施形態では、複数の接合部４４は、半田ボールである。すなわち、本実施形態では、ＮＡＮＤメモリ２５は、ＢＧＡ（Ball Grid Array）タイプの半導体パッケージである。ただし、接合部４４は、半田ボールに限定されない。接合部４４は、導電ペーストを介して基板２１に接続されるパッドなどでもよい。
【0027】
＜２．２ 接合部の配置＞
次に、接合部４４の配置について説明する。
ここでは先に、ＮＡＮＤメモリ２５の形状について説明する。図３に示すように、Ｚ方向で見た場合、ＮＡＮＤメモリ２５（例えばパッケージ基板４１）は、矩形であり、４つの辺Ｓ１～Ｓ４と、４つの角Ｃ１～Ｃ４とを有する。
次に、接合部４４の配置について説明する。
ここでは先に、ＮＡＮＤメモリ２５の形状について説明する。図３に示すように、Ｚ方向で見た場合、ＮＡＮＤメモリ２５（例えばパッケージ基板４１）は、矩形であり、４つの辺Ｓ１～Ｓ４と、４つの角Ｃ１～Ｃ４とを有する。
【0028】
辺Ｓ１は、例えば、ＮＡＮＤメモリ２５の－Ｘ方向側の端に位置する辺であり、Ｙ方向に延びている。辺Ｓ２は、例えば、ＮＡＮＤメモリ２５の＋Ｙ方向側の端に位置する辺であり、Ｘ方向に延びている。辺Ｓ３は、例えば、ＮＡＮＤメモリ２５の＋Ｘ方向側の端に位置する辺であり、Ｙ方向に延びている。辺Ｓ４は、例えば、ＮＡＮＤメモリ２５の－Ｙ方向側の端に位置する辺であり、Ｘ方向に延びている。
【0029】
角Ｃ１は、辺Ｓ１と辺Ｓ２との交点である。角Ｃ２は、辺Ｓ２と辺Ｓ３との交点である。角Ｃ３は、辺Ｓ１と辺Ｓ４との交点である。角Ｃ４は、辺Ｓ３と辺Ｓ４との交点である。
【0030】
次に、複数の接合部４４の配置について説明する。複数の接合部４４は、例えば、第１から第５グループＧ１～Ｇ５に分かれて配置されている。複数の接合部４４は、例えば、第１グループＧ１に含まれる複数の接合部４４Ｇ１、第２グループＧ２に含まれる複数の接合部４４Ｇ２、第３グループＧ３に含まれる複数の接合部４４Ｇ３、第４グループＧ４に含まれる複数の接合部４４Ｇ４、および第５グループＧ５に含まれる複数の接合部４４Ｇ５を含む。
【0031】
第１グループＧ１に含まれる複数の接合部４４Ｇ１は、ＮＡＮＤメモリ２５の中央に対応して配置されている。複数の接合部４４Ｇ１は、ＮＡＮＤメモリ２５の中央を中心Ｍとして、Ｘ方向およびＹ方向に格子状に配列されている。
【0032】
第２グループＧ２に含まれる複数の接合部４４Ｇ２は、ＮＡＮＤメモリ２５の中心Ｍと比べて、角Ｃ１の近くに配置されている。複数の接合部４４Ｇ２は、ＮＡＮＤメモリ２５の辺Ｓ１または辺Ｓ２に沿って配置されている。複数の接合部４４Ｇ２は、第１グループＧ１に含まれる複数の接合部４４Ｇ１よりも－Ｘ方向側に配置された複数列の接合部４４と、第１グループＧ１に含まれる複数の接合部４４Ｇ１よりも＋Ｙ方向側に配置された複数列の接合部４４とを含む。
【0033】
第３グループＧ３に含まれる複数の接合部４４Ｇ３は、ＮＡＮＤメモリ２５の中心Ｍと比べて、角Ｃ２の近くに配置されている。複数の接合部４４Ｇ３は、ＮＡＮＤメモリ２５の辺Ｓ２または辺Ｓ３に沿って配置されている。複数の接合部４４Ｇ３は、第１グループＧ１に含まれる複数の接合部４４Ｇ１よりも＋Ｘ方向側に配置された複数列の接合部４４と、第１グループＧ１に含まれる複数の接合部４４Ｇ１よりも＋Ｙ方向側に配置された複数列の接合部４４とを含む。
【0034】
第４グループＧ４に含まれる複数の接合部４４Ｇ４は、ＮＡＮＤメモリ２５の中心Ｍと比べて、角Ｃ３の近くに配置されている。複数の接合部４４Ｇ４は、ＮＡＮＤメモリ２５の辺Ｓ１または辺Ｓ４に沿って配置されている。複数の接合部４４Ｇ４は、第１グループＧ１に含まれる複数の接合部４４Ｇ１よりも－Ｘ方向側に配置された複数列の接合部４４と、第１グループＧ１に含まれる複数の接合部４４Ｇ１よりも－Ｙ方向側に配置された複数列の接合部４４とを含む。
【0035】
第５グループＧ５に含まれる複数の接合部４４Ｇ５は、ＮＡＮＤメモリ２５の中心Ｍと比べて、角Ｃ４の近くに配置されている。複数の接合部４４Ｇ５は、ＮＡＮＤメモリ２５の辺Ｓ３または辺Ｓ４に沿って配置されている。複数の接合部４４Ｇ５は、第１グループＧ５に含まれる複数の接合部４４Ｇ１よりも＋Ｘ方向側に配置された複数列の接合部４４と、第１グループＧ１に含まれる複数の接合部４４Ｇ１よりも－Ｙ方向側に配置された複数列の接合部４４とを含む。
【0036】
本実施形態では、第１グループＧ１に含まれる複数の接合部４４Ｇ１は、信号が流れる信号端子、電源回路部品２４から電力が供給される電源端子、またはグラウンドＧＮＤに接続されたグラウンド端子などを含む。一方で、第２から第５グループＧ２～Ｇ５の複数の接合部４４Ｇ２，４４Ｇ３，４４Ｇ４，４４Ｇ５は、いわゆるダミー端子であり、信号端子、電源端子、またはグラウンド端子として使用されない。
【0037】
＜３．デイジーチェーンの接続関係＞
次に、半導体記憶装置１に設けられたデイジーチェーンＤＣについて説明する。本出願で「デイジーチェーン」とは、３つ以上の導電要素が電気的に直列に接続された電気接続部を意味する。例えば、デイジーチェーンは、基板２１とＮＡＮＤメモリ２５との接合状態（または寿命）を検出するための電気接続部である。
次に、半導体記憶装置１に設けられたデイジーチェーンＤＣについて説明する。本出願で「デイジーチェーン」とは、３つ以上の導電要素が電気的に直列に接続された電気接続部を意味する。例えば、デイジーチェーンは、基板２１とＮＡＮＤメモリ２５との接合状態（または寿命）を検出するための電気接続部である。
【0038】
＜３．１ デイジーチェーンの構成＞
図４は、デイジーチェーンＤＣの一部を説明するための断面図である。デイジーチェーンＤＣは、例えば、２つの導電ライン３６Ａ，３６Ｂと、２つのパッド３５Ａ，３５Ｂと、１つ以上の接合部４４Ａ，４４Ｂ（以下「検出用接合部４４Ａ，４４Ｂ」と称する）と、導電ライン５６とを含む。２つの導電ライン３６Ａ，３６Ｂは、基板２１に設けられた複数の導電ライン３６に含まれる。２つのパッド３５Ａ，３５Ｂは、基板２１に設けられた複数のパッド３５に含まれる。検出用接合部４４Ａ，４４Ｂは、ＮＡＮＤメモリ２５の複数の接合部４４に含まれる１つ以上（例えば２つ）の接合部４４である。導電ライン５６は、パッケージ基板４１に設けられた配線パターン５２に含まれる。
図４は、デイジーチェーンＤＣの一部を説明するための断面図である。デイジーチェーンＤＣは、例えば、２つの導電ライン３６Ａ，３６Ｂと、２つのパッド３５Ａ，３５Ｂと、１つ以上の接合部４４Ａ，４４Ｂ（以下「検出用接合部４４Ａ，４４Ｂ」と称する）と、導電ライン５６とを含む。２つの導電ライン３６Ａ，３６Ｂは、基板２１に設けられた複数の導電ライン３６に含まれる。２つのパッド３５Ａ，３５Ｂは、基板２１に設けられた複数のパッド３５に含まれる。検出用接合部４４Ａ，４４Ｂは、ＮＡＮＤメモリ２５の複数の接合部４４に含まれる１つ以上（例えば２つ）の接合部４４である。導電ライン５６は、パッケージ基板４１に設けられた配線パターン５２に含まれる。
【0039】
導電ライン３６Ａは、パッド３５Ａに接続されている。パッド３５Ａには、ＮＡＮＤメモリ２５の検出用接合部４４Ａが接合される。一方で、導電ライン３６Ｂは、パッド３５Ｂに接続されている。パッド３５Ｂには、ＮＡＮＤメモリ２５の検出用接合部４４Ｂが接合される。導電ライン５６は、ＮＡＮＤメモリ２５の内部において、検出用接合部４４Ａと検出用接合部４４Ｂとを接続している。
【0040】
以上の構成により、導電ライン３６Ａは、パッド３５Ａを介してＮＡＮＤメモリ２５の検出用接合部４４Ａに接続されている。一方で、導電ライン３６Ｂは、パッド３５Ｂを介してＮＡＮＤメモリ２５の検出用接合部４４Ｂに接続されている。言い換えると、導電ライン３６Ｂは、導電ライン３６Ａとの間に複数の検出用接合部４４Ａ，４４Ｂを電気的に直列に接続している。これにより、導電ライン３６Ａと導電ライン３６Ｂとの間の抵抗値に応じて変化する特性値（例えば電圧値）を検出することで、基板２１と接合部４４（例えば検出用接合部４４Ａ，４４Ｂ）との接合状態を検出することができる。
【0041】
なお、導電ライン３６Ａ，３６Ｂは、基板２１の内層に設けられてもよく、基板２１の表層に設けられてよい。同様に、導電ライン５６は、パッケージ基板４１の内層に設けられてもよく、パッケージ基板４１の表層に設けられてよい。
【0042】
＜３．２ デイジーチェーンに含まれる接合部の配置＞
次に、デイジーチェーンＤＣに含まれる検出用接合部４４Ａ，４４Ｂの配置について説明する。本実施形態では、複数の検出用接合部４４Ａ，４４Ｂは、ＮＡＮＤメモリ２５の４つの角Ｃ１～Ｃ４のうち１つの角に対応して配置されている。本出願で検出用接合部４４Ａ，４４Ｂが「ある角に対応して配置」とは、例えば、上述した第２から第５グループＧ２～Ｇ５のなかで上記ある角に最も近いグループに検出用接合部４４Ａ，４４Ｂが含まれることを意味する。例えば、図３は、検出用接合部４４Ａ，４４Ｂが角Ｃ１に対応して配置される例を示す。この場合、第２グループＧ２に検出用接合部４４Ａ，４４Ｂが含まれる。なお別の観点では、「ある角に対応して配置」とは、例えば、接合部４４に関する配列であって、当該ある角に最も近いＸ方向に沿う３列以下の複数の列と、当該ある角に最も近いＹ方向に沿う３列以下の複数の列とにより規定される格子状の配列（例えば３×３の配列）に検出用接合部４４Ａ，４４Ｂが含まれることを意味する。
次に、デイジーチェーンＤＣに含まれる検出用接合部４４Ａ，４４Ｂの配置について説明する。本実施形態では、複数の検出用接合部４４Ａ，４４Ｂは、ＮＡＮＤメモリ２５の４つの角Ｃ１～Ｃ４のうち１つの角に対応して配置されている。本出願で検出用接合部４４Ａ，４４Ｂが「ある角に対応して配置」とは、例えば、上述した第２から第５グループＧ２～Ｇ５のなかで上記ある角に最も近いグループに検出用接合部４４Ａ，４４Ｂが含まれることを意味する。例えば、図３は、検出用接合部４４Ａ，４４Ｂが角Ｃ１に対応して配置される例を示す。この場合、第２グループＧ２に検出用接合部４４Ａ，４４Ｂが含まれる。なお別の観点では、「ある角に対応して配置」とは、例えば、接合部４４に関する配列であって、当該ある角に最も近いＸ方向に沿う３列以下の複数の列と、当該ある角に最も近いＹ方向に沿う３列以下の複数の列とにより規定される格子状の配列（例えば３×３の配列）に検出用接合部４４Ａ，４４Ｂが含まれることを意味する。
【0043】
本実施形態では、上記２つの検出用接合部４４Ａ，４４Ｂのうち一方の検出用接合部４４Ａは、ＮＡＮＤメモリ２５の複数の接合部４４のなかで上記角に最も近い接合部４４（いわゆるコーナーバンプ）である。一方で、上記２つの検出用接合部４４Ａ，４４Ｂのうち他方の検出用接合部４４Ｂは、ＮＡＮＤメモリ２５の１つの辺に沿って検出用接合部４４Ａと隣り合う接合部４４である。すなわち、検出用接合部４４Ｂは、ＮＡＮＤメモリ２５の複数の接合部４４のなかで最外周に配置された接合部４４である。
【0044】
図５は、デイジーチェーンＤＣの接続関係を説明するための図である。本実施形態では、デイジーチェーンＤＣは、例えば、基板２１および４つのＮＡＮＤメモリ２５Ａ，２５Ｂ，２５Ｅ，２５Ｆに亘って設けられている。デイジーチェーンＤＣは、４つのＮＡＮＤメモリ２５Ａ，２５Ｂ，２５Ｅ，２５Ｆに関して設けられたデイジーチェーンである。本実施形態では、４つのＮＡＮＤメモリ２５Ａ，２５Ｂ，２５Ｅ，２５Ｆに関するデイジーチェーンとして、上述したデイジーチェーンＤＣのみが設けられている。
【0045】
本実施形態では、デイジーチェーンＤＣは、基板２１の複数の導電ライン３６に含まれる導電ライン３６Ｌ１～３６Ｌ６と、４つのＮＡＮＤメモリ２５Ａ，２５Ｂ，２５Ｅ，２５Ｆの各々に含まれる検出用接合部４４Ａ，４４Ｂと、４つのＮＡＮＤメモリ２５Ａ，２５Ｂ，２５Ｅ，２５Ｆの各々に含まれる導電ライン５６とを有する。導電ライン３６Ｌ１～３６Ｌ６の各々は、上述した導電ライン３６Ａおよび導電ライン３６Ｂの少なくとも一方として機能する。
【0046】
導電ライン３６Ｌ１の一端は、抵抗素子２７を介して、電源回路部品２４に接続されている。電源回路部品２４は、導電ライン３６Ｌ１に電圧を印加する。導電ライン３６Ｌ１の他端は、ＮＡＮＤメモリ２５Ｅの検出用接合部４４Ａに接続されている。導電ライン３６Ｌ１の途中には、導電ライン３６Ｌ２の一端が接続されている。導電ライン３６Ｌ２の他端は、コントローラ２２の入力端子（検出用端子）２２ａに接続されている。コントローラ２２は、導電ライン３６Ｌ２から入力端子２２ａに印加される電圧値を検出可能である。
【0047】
導電ライン３６Ｌ３の一端は、ＮＡＮＤメモリ２５Ｅの検出用接合部４４Ｂに接続されている。導電ライン３６Ｌ３の他端は、ＮＡＮＤメモリ２５Ａの検出用接合部４４Ｂに接続されている。導電ライン３６Ｌ４の一端は、ＮＡＮＤメモリ２５Ａの検出用接合部４４Ａに接続されている。導電ライン３６Ｌ４の他端は、ＮＡＮＤメモリ２５Ｂの検出用接合部４４Ａに接続されている。導電ライン３６Ｌ５の一端は、ＮＡＮＤメモリ２５Ｂの検出用接合部４４Ｂに接続されている。導電ライン３６Ｌ５の他端は、ＮＡＮＤメモリ２５Ｆの検出用接合部４４Ｂに接続されている。導電ライン３６Ｌ６の一端は、ＮＡＮＤメモリ２５Ｆの検出用接合部４４Ａに接続されている。導電ライン３６Ｌ６の他端は、グラウンドＧＮＤに接続されている。
【0048】
このような構成によれば、４つのＮＡＮＤメモリ２５Ａ，２５Ｂ，２５Ｅ，２５Ｆと基板２１との接合状態が正常である場合、コントローラ２２の入力端子２２ａには所定基準未満の低い電圧値（例えば０Ｖ）が入力される。一方で、４つのＮＡＮＤメモリ２５Ａ，２５Ｂ，２５Ｅ，２５Ｆのうち少なくとも１つの検出用接合部４４Ａまたは検出用接合部４４Ｂと基板２１との接合状態に不具合（例えば破断や剥離）が存在する場合、コントローラ２２の入力端子２２ａには所定基準以上の高い電圧値が入力される。これにより、コントローラ２２は、入力端子２２ａに印加される電圧値に基づき、基板ユニット２０の状態（例えば基板２１とＮＡＮＤメモリ２５との接合状態）を判定することができる。
【0049】
＜４．デイジーチェーンのレイアウト＞
次に、デイジーチェーンＤＣのレイアウトについて説明する。
図６は、基板ユニット２０を示す平面図である。図７は、基板ユニット２０の一部を模式的に示す斜視図である。なお図７では、説明の便宜上、基板２１の図示を省略するとともに、各接合部４４を平面状に図示している。また以下では説明の便宜上、ＮＡＮＤメモリ２５Ａを「第１ＮＡＮＤメモリ２５Ａ」、ＮＡＮＤメモリ２５Ｅを「第２ＮＡＮＤメモリ２５Ｅ」、ＮＡＮＤメモリ２５Ｂを「第３ＮＡＮＤメモリ２５Ｂ」、ＮＡＮＤメモリ２５Ｆを「第４ＮＡＮＤメモリ２５Ｆ」と称する場合がある。
次に、デイジーチェーンＤＣのレイアウトについて説明する。
図６は、基板ユニット２０を示す平面図である。図７は、基板ユニット２０の一部を模式的に示す斜視図である。なお図７では、説明の便宜上、基板２１の図示を省略するとともに、各接合部４４を平面状に図示している。また以下では説明の便宜上、ＮＡＮＤメモリ２５Ａを「第１ＮＡＮＤメモリ２５Ａ」、ＮＡＮＤメモリ２５Ｅを「第２ＮＡＮＤメモリ２５Ｅ」、ＮＡＮＤメモリ２５Ｂを「第３ＮＡＮＤメモリ２５Ｂ」、ＮＡＮＤメモリ２５Ｆを「第４ＮＡＮＤメモリ２５Ｆ」と称する場合がある。
【0050】
＜４．１ 第１ＮＡＮＤメモリ２５Ａに関するレイアウト＞
図６に示すように、本実施形態では、第１ＮＡＮＤメモリ２５Ａの４つの角Ｃ１～Ｃ４は、Ｙ方向で並ぶＮＡＮＤメモリ２５Ｂと隣り合う角Ｃ１を含む。角Ｃ１は、第１ＮＡＮＤメモリ２５Ａのなかで－Ｘ方向側且つ＋Ｙ方向側の角である。
図６に示すように、本実施形態では、第１ＮＡＮＤメモリ２５Ａの４つの角Ｃ１～Ｃ４は、Ｙ方向で並ぶＮＡＮＤメモリ２５Ｂと隣り合う角Ｃ１を含む。角Ｃ１は、第１ＮＡＮＤメモリ２５Ａのなかで－Ｘ方向側且つ＋Ｙ方向側の角である。
【0051】
第１ＮＡＮＤメモリ２５Ａの検出用接合部４４Ａ，４４Ｂは、第１ＮＡＮＤメモリ２５Ａの角Ｃ１に対応して配置されている。すなわち、Ｚ方向で見た場合、第１ＮＡＮＤメモリ２５ＡにおいてデイジーチェーンＤＣに含まれる各検出用接合部４４Ａ，４４Ｂは、第１ＮＡＮＤメモリ２５Ａの中心Ｍと比べて、角Ｃ１の近くに配置されている。本出願で「半導体メモリの中心と比べて接合部がある角に近い」とは、上記接合部と上記ある角との間の距離が上記半導体メモリの中心と上記ある角との間の距離よりも短いことを意味する。
【0052】
第１ＮＡＮＤメモリ２５Ａにおいて、検出用接合部４４Ａは、複数の接合部４４のなかで最も－Ｘ方向側且つ最も＋Ｙ方向側に位置した接合部４４である。検出用接合部４４Ｂは、例えば、複数の接合部４４のなかで最も＋Ｙ方向側の列に含まれる接合部４４である。これに代えて、検出用接合部４４Ｂは、例えば、複数の接合部４４のなかで最も－Ｘ方向側の列に含まれる接合部４４でもよい。例えば、検出用接合部４４Ｂは、Ｘ方向またはＹ方向で検出用接合部４４Ａと隣り合う接合部４４である。
【0053】
一方で、Ｚ方向で見た場合、第１ＮＡＮＤメモリ２５Ａの４つの角Ｃ１～Ｃ４のうち角Ｃ１を除く残り３つの角Ｃ２，Ｃ３，Ｃ４の各々と第１ＮＡＮＤメモリ２５Ａの中心Ｍとの間には、上述したデイジーチェーンＤＣまたは別のデイジーチェーンは存在しない。
【0054】
第１ＮＡＮＤメモリ２５Ａの検出用接合体４４Ａには、導電ライン３６Ｌ４が接続されている（図７参照）。導電ライン３６Ｌ４は、第１ＮＡＮＤメモリ２５Ａから離れる方向に延びている。同様に、第１ＮＡＮＤメモリ２５Ａの検出用接合体４４Ｂには、導電ライン３６Ｌ３が接続されている。導電ライン３６Ｌ３は、第１ＮＡＮＤメモリ２５Ａから離れる方向に延びている。本実施形態では、第１ＮＡＮＤメモリ２５Ａは、「第１半導体メモリ」の一例である。第１ＮＡＮＤメモリ２５Ａの角Ｃ１は、「第１角」の一例である。
【0055】
＜４．２ 第２ＮＡＮＤメモリ２５Ｅに関するレイアウト＞
第２ＮＡＮＤメモリ２５Ｅは、Ｚ方向で基板２１を間に挟んで第１ＮＡＮＤメモリ２５Ａの少なくとも一部と重なる。上述した導電ライン３６Ｌ３の少なくとも一部は、第１ＮＡＮＤメモリ２５Ａと第２ＮＡＮＤメモリ２５Ｅとの間において基板２１内をＺ方向に延びている。例えば、導電ライン３６Ｌ３の少なくとも一部は、基板２１に設けられたスルーホールである。導電ライン３６Ｌ３は、基板２１の第２面２１ｂにおいて第２ＮＡＮＤメモリ２５Ｅの検出用接合部４４Ｂに接続されている。導電ライン３６Ｌ３は、「第１導電ライン」の一例である。
第２ＮＡＮＤメモリ２５Ｅは、Ｚ方向で基板２１を間に挟んで第１ＮＡＮＤメモリ２５Ａの少なくとも一部と重なる。上述した導電ライン３６Ｌ３の少なくとも一部は、第１ＮＡＮＤメモリ２５Ａと第２ＮＡＮＤメモリ２５Ｅとの間において基板２１内をＺ方向に延びている。例えば、導電ライン３６Ｌ３の少なくとも一部は、基板２１に設けられたスルーホールである。導電ライン３６Ｌ３は、基板２１の第２面２１ｂにおいて第２ＮＡＮＤメモリ２５Ｅの検出用接合部４４Ｂに接続されている。導電ライン３６Ｌ３は、「第１導電ライン」の一例である。
【0056】
本実施形態では、第２ＮＡＮＤメモリ２５Ｅは、Ｚ方向で見た場合、第２ＮＡＮＤメモリ２５Ｅの４つの角Ｃ１～Ｃ４のなかで第１ＮＡＮＤメモリ２５Ａの角Ｃ１に最も近い角Ｃ１を有する。第２ＮＡＮＤメモリ２５Ｅの角Ｃ１は、例えば、第２ＮＡＮＤメモリ２５Ｅのなかで－Ｘ方向側且つ＋Ｙ方向側の角である。
【0057】
第２ＮＡＮＤメモリ２５Ｅの検出用接合部４４Ａ，４４Ｂは、第２ＮＡＮＤメモリ２５Ｅにおいて角Ｃ１に対応して配置されている。すなわち、Ｚ方向で見た場合、第２ＮＡＮＤメモリ２５ＥにおいてデイジーチェーンＤＣに含まれる各検出用接合部４４Ａ，４４Ｂは、第２ＮＡＮＤメモリ２５Ｅの中心Ｍと比べて、角Ｃ１の近くに配置されている。第２ＮＡＮＤメモリ２５Ｅにおいて、検出用接合部４４Ａは、複数の接合部４４のなかで最も－Ｘ方向側且つ最も＋Ｙ方向側に位置した接合部である。検出用接合部４４Ｂは、例えば、複数の接合部４４のなかで最も＋Ｙ方向側の列に含まれる接合部である。これに代えて、検出用接合部４４Ｂは、例えば、複数の接合部４４のなかで最も－Ｘ方向側の列に含まれる接合部でもよい。例えば、検出用接合部４４Ｂは、Ｘ方向またはＹ方向で検出用接合部４４Ａと隣り合う接合部４４である。
【0058】
一方で、Ｚ方向で見た場合、第２ＮＡＮＤメモリ２５Ｅの４つの角Ｃ１～Ｃ４のうち角Ｃ１を除く残り３つの角Ｃ２，Ｃ３，Ｃ４の各々と第２ＮＡＮＤメモリ２５Ｅの中心Ｍとの間には、上述したデイジーチェーンＤＣまたは別のデイジーチェーンは存在しない。
【0059】
第２ＮＡＮＤメモリ２５Ｅの検出用接合部４４Ａには、導電ライン３６Ｌ１が接続されている。導電ライン３６Ｌ１は、第２ＮＡＮＤメモリ２５Ｅから離れる方向に延びている。本実施形態では、第２ＮＡＮＤメモリ２５Ｅは、「第２半導体メモリ」の一例である。第２ＮＡＮＤメモリ２５Ｅの角Ｃ１は、「第２角」の一例である。
【0060】
＜４．３ 第３ＮＡＮＤメモリ２５Ｂに関するレイアウト＞
第３ＮＡＮＤメモリ２５Ｂは、第１ＮＡＮＤメモリ２５ＡとＹ方向で隣り合う。導電ライン３６Ｌ４の少なくとも一部は、第１ＮＡＮＤメモリ２５Ａと第３ＮＡＮＤメモリ２５Ｂとの間で基板２１の表層または内層を延びている。導電ライン３６Ｌ４は、基板２１の第１面２１ａにおいて第３ＮＡＮＤメモリ２５Ｂの検出用接合部４４Ａに接続されている。導電ライン３６Ｌ４は、「第２導電ライン」の一例である。
第３ＮＡＮＤメモリ２５Ｂは、第１ＮＡＮＤメモリ２５ＡとＹ方向で隣り合う。導電ライン３６Ｌ４の少なくとも一部は、第１ＮＡＮＤメモリ２５Ａと第３ＮＡＮＤメモリ２５Ｂとの間で基板２１の表層または内層を延びている。導電ライン３６Ｌ４は、基板２１の第１面２１ａにおいて第３ＮＡＮＤメモリ２５Ｂの検出用接合部４４Ａに接続されている。導電ライン３６Ｌ４は、「第２導電ライン」の一例である。
【0061】
本実施形態では、第３ＮＡＮＤメモリ２５Ｂは、Ｚ方向で見た場合、第３ＮＡＮＤメモリ２５Ｂの４つの角Ｃ１～Ｃ４のなかで第１ＮＡＮＤメモリ２５Ａの角Ｃ１に最も近い角Ｃ３を有する。第３ＮＡＮＤメモリ２５Ｂの角Ｃ３は、例えば、第３ＮＡＮＤメモリ２５Ｂのなかで－Ｘ方向側且つ－Ｙ方向側の角である。
【0062】
第３ＮＡＮＤメモリ２５Ｂの検出用接合部４４Ａ，４４Ｂは、第３ＮＡＮＤメモリ２５Ｂにおいて角Ｃ３に対応して配置されている。すなわち、Ｚ方向で見た場合、第３ＮＡＮＤメモリ２５ＢにおいてデイジーチェーンＤＣに含まれる各検出用接合部４４Ａ，４４Ｂは、第３ＮＡＮＤメモリ２５の中心Ｍと比べて、角Ｃ３の近くに配置されている。第３ＮＡＮＤメモリ２５Ｂにおいて、検出用接合部４４Ａは、複数の接合部４４のなかで最も－Ｘ方向側且つ最も－Ｙ方向側に位置した接合部である。検出用接合部４４Ｂは、例えば、複数の接合部４４のなかで最も－Ｙ方向側の列に含まれる接合部である。これに代えて、検出用接合部４４Ｂは、例えば、複数の接合部４４のなかで最も－Ｘ方向側の列に含まれる接合部でもよい。例えば、検出用接合部４４Ｂは、Ｘ方向またはＹ方向で検出用接合部４４Ａと隣り合う接合部４４である。
【0063】
一方で、Ｚ方向で見た場合、第３ＮＡＮＤメモリ２５Ｂの４つの角Ｃ１～Ｃ４のうち角Ｃ３を除く残り３つの角Ｃ１，Ｃ２，Ｃ４の各々と第３ＮＡＮＤメモリ２５Ｂの中心Ｍとの間には、上述したデイジーチェーンＤＣまたは別のデイジーチェーンは存在しない。
【0064】
第３ＮＡＮＤメモリ２５Ｂの検出用接合体４４Ｂには、導電ライン３６Ｌ５が接続されている。導電ライン３６Ｌ５は、第３ＮＡＮＤメモリ２５Ｂから離れる方向に延びている。本実施形態では、第３ＮＡＮＤメモリ２５Ｂは、「第３半導体メモリ」の一例である。第３ＮＡＮＤメモリ２５Ｂの角Ｃ３は、「第３角」の一例である。
【0065】
＜４．４ 第４ＮＡＮＤメモリ２５Ｆに関するレイアウト＞
第４ＮＡＮＤメモリ２５Ｆは、第２ＮＡＮＤメモリ２５ＥとＹ方向で隣り合うとともに、Ｚ方向で基板２１を間に挟んで第３ＮＡＮＤメモリ２５Ｂの少なくとも一部と重なる。上述した導電ライン３６Ｌ５の少なくとも一部は、第３ＮＡＮＤメモリ２５Ｂと第４ＮＡＮＤメモリ２５Ｆとの間において基板２１内をＺ方向に延びている。例えば、導電ライン３６Ｌ５の少なくとも一部は、基板２１に設けられたスルーホールである。導電ライン３６Ｌ５は、基板２１の第２面２１ｂにおいて第４ＮＡＮＤメモリ２５Ｆの検出用接合部４４Ｂに接続されている。
第４ＮＡＮＤメモリ２５Ｆは、第２ＮＡＮＤメモリ２５ＥとＹ方向で隣り合うとともに、Ｚ方向で基板２１を間に挟んで第３ＮＡＮＤメモリ２５Ｂの少なくとも一部と重なる。上述した導電ライン３６Ｌ５の少なくとも一部は、第３ＮＡＮＤメモリ２５Ｂと第４ＮＡＮＤメモリ２５Ｆとの間において基板２１内をＺ方向に延びている。例えば、導電ライン３６Ｌ５の少なくとも一部は、基板２１に設けられたスルーホールである。導電ライン３６Ｌ５は、基板２１の第２面２１ｂにおいて第４ＮＡＮＤメモリ２５Ｆの検出用接合部４４Ｂに接続されている。
【0066】
本実施形態では、第４ＮＡＮＤメモリ２５Ｆは、Ｚ方向で見た場合、第４ＮＡＮＤメモリ２５Ｆの４つの角Ｃ１～Ｃ４のなかで第３ＮＡＮＤメモリ２５Ｂの角Ｃ３に最も近い角Ｃ３を有する。角Ｃ３は、例えば、第４ＮＡＮＤメモリ２５Ｆのなかで－Ｘ方向側且つ－Ｙ方向側の角である。
【0067】
第４ＮＡＮＤメモリ２５Ｆの検出用接合部４４Ａ，４４Ｂは、第４ＮＡＮＤメモリ２５Ｆにおいて角Ｃ３に対応して配置されている。すなわち、Ｚ方向で見た場合、第４ＮＡＮＤメモリ２５ＦにおいてデイジーチェーンＤＣに含まれる各検出用接合部４４Ａ，４４Ｂは、第４ＮＡＮＤメモリ２５Ｆの中心Ｍと比べて、角Ｃ３の近くに配置されている。本実施形態では、検出用接合部４４Ａは、複数の接合部４４のなかで最も－Ｘ方向側且つ最も－Ｙ方向側に位置した接合部である。検出用接合部４４Ｂは、例えば、複数の接合部４４のなかで最も－Ｙ方向側の列に含まれる接合部である。これに代えて、検出用接合部４４Ｂは、例えば、複数の接合部４４のなかで最も－Ｘ方向側の列に含まれる接合部でもよい。例えば、検出用接合部４４Ｂは、Ｘ方向またはＹ方向で検出用接合部４４Ａと隣り合う接合部４４である。
【0068】
一方で、Ｚ方向で見た場合、第４ＮＡＮＤメモリ２５Ｆの４つの角Ｃ１～Ｃ４のうち角Ｃ３を除く残り３つの角Ｃ１，Ｃ２，Ｃ４の各々と第４ＮＡＮＤメモリ２５Ｆの中心Ｍとの間には、上述したデイジーチェーンＤＣまたは別のデイジーチェーンは存在しない。
【0069】
第４ＮＡＮＤメモリ２５Ｆの検出用接合体４４Ａには、導電ライン３６Ｌ６が接続されている。導電ライン３６Ｌ６は、第４ＮＡＮＤメモリ２５Ｆから離れる方向に延びている。導電ライン３６Ｌ６は、グラウンドＧＮＤに接続されている。
【0070】
＜５．動作＞
本実施形態では、基板２１と４つのＮＡＮＤメモリ２５との接合状態に不具合がない場合、コントローラ２２の入力端子２２ａには、所定基準未満の電圧（例えば０Ｖ）が入力される。コントローラ２２は、入力端子２２ａに上記所定基準未満の電圧が入力される場合、基板ユニット２０が正常であると判定する。
本実施形態では、基板２１と４つのＮＡＮＤメモリ２５との接合状態に不具合がない場合、コントローラ２２の入力端子２２ａには、所定基準未満の電圧（例えば０Ｖ）が入力される。コントローラ２２は、入力端子２２ａに上記所定基準未満の電圧が入力される場合、基板ユニット２０が正常であると判定する。
【0071】
一方で、基板２１と４つのＮＡＮＤメモリ２５との接合状態に不具合（例えば破断や剥離）がある場合、コントローラ２２の入力端子２２ａには、上記所定基準以上の電圧が入力される。コントローラ２２は、入力端子２２ａに上記所定基準以上の電圧が入力される場合、基板ユニット２０に不具合が生じていると判定する。
【0072】
＜６．利点＞
一般的に、基板または部品の破断や剥離を検出するためには、インク浸漬試験(dye and pry)などの物理解析が必要になる。このような物理解析を行うと、基板や部品を元の状態に戻せなくなるため、不良原因が基板または部品の破断や剥離でなかった場合は、原因が特定できなくなる場合がある。
一般的に、基板または部品の破断や剥離を検出するためには、インク浸漬試験(dye and pry)などの物理解析が必要になる。このような物理解析を行うと、基板や部品を元の状態に戻せなくなるため、不良原因が基板または部品の破断や剥離でなかった場合は、原因が特定できなくなる場合がある。
【0073】
一方で、本実施形態では、第１ＮＡＮＤメモリ２５Ａは、第１ＮＡＮＤメモリ２５Ａに関する状態検出用のデイジーチェーンＤＣに含まれる１つ以上の検出用接合部４４Ａ，４４Ｂを有する。このような構成によれば、物理解析を行うことなく、基板または部品の破断や剥離を電気的に検出することができる。これにより、半導体記憶装置１の状態検出（例えば不具合状態または劣化状態の検出）の容易性を高めることができる。
【0074】
ここで本発明者らの独自研究によれば、ＮＡＮＤメモリ２５の複数の接合部４４のなかで４つの角Ｃ１～Ｃ４の近くに配置された接合部４４に不具合が生じやすい。この不具合は４つの角Ｃ１～Ｃ４に対応する複数の接合部４４においてほぼ同じ時期に生じることが多くある。すなわち、本発明者らの独自研究によれば、４つの角Ｃ１～Ｃ４のうち任意の１つの角の近くに配置された接合部４４の状態を検出することで、ＮＡＮＤメモリ２５の全体の接合状態を推定可能である。
【0075】
そこで実施形態では、Ｚ方向で見た場合、第１ＮＡＮＤメモリ２５ＡにおいてデイジーチェーンＤＣに含まれる各検出用接合部４４Ａ，４４Ｂは、第１ＮＡＮＤメモリ２５Ａの中心Ｍと比べて、１つの角Ｃ１の近くに配置されている。このような構成によれば、第１ＮＡＮＤメモリ２５Ａにおいて任意の１つの角Ｃ１の近くにデイジーチェーンＤＣを配置し、残りの３つの角Ｃ２，Ｃ３，Ｃ４に対応するデイジーチェーンＤＣを配置しないことで、信号や電源用の配線に関するレイアウトに対してデイジーチェーンＤＣが邪魔になりにくく、ＮＡＮＤメモリ２５の配線の引きやすさの向上を図ることができる。これにより、半導体記憶装置１のさらなる高密度実装化が可能になる。
【0076】
本実施形態では、第２ＮＡＮＤメモリ２５Ｅは、Ｚ方向で第１ＮＡＮＤメモリ２５Ａの少なくとも一部と重なる。第１ＮＡＮＤメモリ２５Ａの１つ以上の接合部４４と、第２ＮＡＮＤメモリ２５Ｅの１つ以上の接合部４４とは同じデイジーチェーンＤＣに含まれる。このような構成によれば、Ｚ方向で重なる２つのＮＡＮＤメモリ２５Ａ，２５Ｅに対して１つのデイジーチェーンＤＣを設けることで、デイジーチェーンＤＣをコンパクトに纏めることができる。これにより、他の配線のレイアウトに対してデイジーチェーンＤＣがさらに邪魔になりにくく、ＮＡＮＤメモリ２５の配線の引きやすさのさらなる向上を図ることができる。
【0077】
本実施形態では、第２ＮＡＮＤメモリ２５Ｅは、第２ＮＡＮＤメモリ２５Ｅの４つの角Ｃ１～Ｃ４のなかで第１ＮＡＮＤメモリ２５Ａの角Ｃ１に最も近い角Ｃ１を有する。Ｚ方向で見た場合、第２ＮＡＮＤメモリ２５ＥにおいてデイジーチェーンＤＣに含まれる各接合部４４は、第２ＮＡＮＤメモリ２５Ｅの中心Ｍと比べて、第２ＮＡＮＤメモリ２５Ｅの角Ｃ１の近くに配置されている。このような構成によれば、デイジーチェーンＤＣのために必要な領域をさらに小さくすることができる。
【0078】
本実施形態では、第１ＮＡＮＤメモリ２５Ａおよび第３ＮＡＮＤメモリ２５Ｂは、基板２１の第１面２１ａに実装されてＹ方向に隣り合う。第３ＮＡＮＤメモリ２５Ｂの１つ以上の接合部４４は、デイジーチェーンＤＣに含まれる。このような構成によれば、Ｙ方向で並ぶ２つのＮＡＮＤメモリ２５Ａ，２５Ｂに対して１つのデイジーチェーンＤＣを設けることで、デイジーチェーンＤＣをコンパクトに纏めることができる。これにより、他の配線のレイアウトに対してデイジーチェーンＤＣがさらに邪魔になりにくく、ＮＡＮＤメモリ２５の配線の引きやすさのさらなる向上を図ることができる。
【0079】
本実施形態では、第３ＮＡＮＤメモリ２５Ｂは、第３ＮＡＮＤメモリ２５Ｂの４つの角Ｃ１～Ｃ４のなかで第１ＮＡＮＤメモリ２５の角Ｃ１に最も近い角Ｃ３を有する。Ｚ方向で見た場合、第３ＮＡＮＤメモリ２５ＢにおいてデイジーチェーンＤＣに含まれる各接合部４４は、第３ＮＡＮＤメモリ２５Ｂの中心Ｍと比べて、第３ＮＡＮＤメモリ２５Ｂの角Ｃ３の近くに配置されている。このような構成によれば、デイジーチェーンＤＣのために必要な領域をさらに小さくすることができる。
【0080】
本実施形態では、第４ＮＡＮＤメモリ２５Ｆは、第４ＮＡＮＤメモリ２５Ｆの４つの角Ｃ１～Ｃ４のなかで第３ＮＡＮＤメモリ２５Ｂの角Ｃ３に最も近い角Ｃ３を有する。Ｚ方向で見た場合、第４ＮＡＮＤメモリ２５ＦにおいてデイジーチェーンＤＣに含まれる各接合部４４は、第４ＮＡＮＤメモリ２５Ｆの中心Ｍと比べて、第４ＮＡＮＤメモリ２５Ｆの角Ｃ３の近くに配置されている。このような構成によれば、デイジーチェーンＤＣのために必要な領域をさらに小さくすることができる。
【0081】
本実施形態では、第２ＮＡＮＤメモリ２５Ｅおよび第４ＮＡＮＤメモリ２５Ｆは、基板２１の第２面２１ｂに実装されてＹ方向に隣り合う。第４ＮＡＮＤメモリ２５Ｆの１つ以上の接合部４４は、デイジーチェーンＤＣに含まれる。このような構成によれば、Ｙ方向で並ぶ２つのＮＡＮＤメモリ２５Ｅ，２５Ｆに対して１つのデイジーチェーンＤＣを設けることで、デイジーチェーンＤＣをコンパクトに纏めることができる。これにより、他の配線のレイアウトに対してデイジーチェーンＤＣがさらに邪魔になりにくく、ＮＡＮＤメモリ２５の配線の引きやすさのさらなる向上を図ることができる。
【0082】
（第１実施形態の変形例）
図８は、第１実施形態の変形例のデイジーチェーンＤＣの接続関係を説明するための図である。本変形例では、複数のＮＡＮＤメモリ２５は、複数のグループＱ１，Ｑ２に分けられている。例えば、複数のＮＡＮＤメモリ２５は、第１グループＱ１に含まれる１つ以上のＮＡＮＤメモリ２５（例えば２つのＮＡＮＤメモリ２５Ａ，２５Ｅ）と、第２グループＱ２に含まれる１つ以上のＮＡＮＤメモリ２５（例えば２つのＮＡＮＤメモリ２５Ｂ，２５Ｆ）とを含む。
図８は、第１実施形態の変形例のデイジーチェーンＤＣの接続関係を説明するための図である。本変形例では、複数のＮＡＮＤメモリ２５は、複数のグループＱ１，Ｑ２に分けられている。例えば、複数のＮＡＮＤメモリ２５は、第１グループＱ１に含まれる１つ以上のＮＡＮＤメモリ２５（例えば２つのＮＡＮＤメモリ２５Ａ，２５Ｅ）と、第２グループＱ２に含まれる１つ以上のＮＡＮＤメモリ２５（例えば２つのＮＡＮＤメモリ２５Ｂ，２５Ｆ）とを含む。
【0083】
本変形例では、基板ユニット２０は、第１抵抗素子６１と、第２抵抗素子６２とを含む。第１抵抗素子６１は、デイジーチェーンＤＣにおいて、第１グループＱ１に含まれるＮＡＮＤメモリ２５（例えばＮＡＮＤメモリ２５Ａ，２５Ｅ）と電気的に並列に接続されている。例えば、第１抵抗素子６１の一端は、導電ライン３６Ｌ２を介して導電ライン３６Ｌ１に接続されている。第１抵抗素子６１の他端は、導電ライン３６Ｌ４に接続されている。
【0084】
一方で、第２抵抗素子６２は、デイジーチェーンＤＣにおいて、第２グループＱ２に含まれるＮＡＮＤメモリ２５（例えばＮＡＮＤメモリ２５Ｂ，２５Ｆ）と電気的に並列に接続されている。例えば、第２抵抗素子６２の一端は、導電ライン３６Ｌ４に接続されている。第２抵抗素子６２の他端は、導電ライン３６Ｌ６に接続されている。第２抵抗素子６２は、第１抵抗素子６１と異なる抵抗値を有する。
【0085】
このような構成によれば、少なくとも一つのＮＡＮＤメモリ２５で不具合が生じた場合に、電圧降下の大きさに基づき、第１グループＱ１に含まれるＮＡＮＤメモリ２５に不具合が生じたか、第２グループＱ２に含まれるＮＡＮＤメモリ２５に不具合が生じたかを特定することができる。これにより、半導体記憶装置１の状態検出の容易性をさらに高めることができる。
【0086】
（第２実施形態）
次に、第２実施形態について説明する。第２実施形態は、１つのＮＡＮＤメモリ２５には１つの検出用接合部４４Ａが設けられ、当該検出用接合部４４Ａが接合されるパッド３５Ｓが２つに分割されている点で、第１実施形態とは異なる。なお以下に説明する以外の構成は、第１実施形態と同じである。
次に、第２実施形態について説明する。第２実施形態は、１つのＮＡＮＤメモリ２５には１つの検出用接合部４４Ａが設けられ、当該検出用接合部４４Ａが接合されるパッド３５Ｓが２つに分割されている点で、第１実施形態とは異なる。なお以下に説明する以外の構成は、第１実施形態と同じである。
【0087】
図９は、第２実施形態のＮＡＮＤメモリ２５の構成を説明するための図である。本実施形態では、ＮＡＮＤメモリ２５の複数の接合部４４のなかで、角Ｃ１～Ｃ４のうち１つの角に最も近い１つの接合部４４（いわゆるコーナーバンプ）のみが検出用接合部４４ＡとしてデイジーチェーンＤＣに含まれる。検出用接合部４４Ａは、ＮＡＮＤメモリ２５の４つの角Ｃ１～Ｃ４のうち１つの角に対応して配置されている。例えば、図９は、検出用接合部４４Ａが角Ｃ１に対応して配置される例を示す。検出用接合部４４Ａは、「第１接合部」の一例であり、「１つの導電体である第１接合部」の一例である。「１つの導電体」とは、１つの塊りとして存在し、複数の部分に分離していない導電体を意味する。
【0088】
図１０は、本実施形態の基板２１を示す平面図である。基板２１は、ＮＡＮＤメモリ２５の複数の接合部４４が接合される複数のパッド３５を有する。複数のパッド３５は、検出用接合部４４Ａが接合されるパッド３５Ｓを含む。パッド３５Ｓは、第１部分３５Ｓａと、第２部分３５Ｓｂとを含む。第１部分３５Ｓａと、第２部分３５Ｓｂとは、互いに離れている。第１部分３５Ｓａおよび第２部分３５Ｓｂの各々は、例えば、半円状である。検出用接合部４４Ａとパッド３５Ｓとは、Ｚ方向から見た場合、略同じ大きさを有する。「略同じ大きさ」とは、例えば、検出用接合部４４Ａとパッド３５Ｓとの接合面において、検出用接合部４４Ａの最大寸法とパッド３５Ｓの最大寸法との違いが、パッド３５Ｓの最大寸法の１０％以下であることを意味する。例えば、第１部分３５Ｓａの面積と第２部分３５Ｓｂの面積との合計は、検出用接合部４４Ａの面積より小さい。「検出用接合部４４Ａの面積」とは、例えば、Ｚ方向から見た場合の検出用接合部４４Ａの最大部分の面積である。
【0089】
本実施形態では、パッド３５Ｓは、ＮＡＮＤメモリ２５の４つの角Ｃ１～Ｃ４のうち１つの角に対応して配置されている。本出願でパッド３５Ｓが「ある角に対応して配置」とは、例えば、上述した第２から第５グループＧ２～Ｇ５のなかで上記ある角に最も近いグループに含まれる接合部４４が接合される位置にパッド３５Ｓが配置されていることを意味する。例えば、図９は、パッド３５Ｓが角Ｃ１に対応して配置される例を示す。この場合、パッド３５Ｓには、第２グループＧ２に含まれる接合部４４が接合される。なお別の観点では、パッド３５Ｓが「ある角に対応して配置」とは、例えば、接合部４４に関する配列であって、当該ある角に最も近いＸ方向に沿う３列以下の複数の列と、当該ある角に最も近いＹ方向に沿う３列以下の複数の列とにより規定される格子状の配列（例えば３×３の配列）に含まれる接合部４４にパッド３５Ｓが接合されることを意味する。
【0090】
図１１は、本実施形態のデイジーチェーンＤＣの一部を説明するための図である。パッド３５Ｓの第１部分３５Ｓａには、検出用接合部４４の一部が接合される。パッド３５Ｓの第２部分３５Ｓｂには、検出用接合部４４の別の一部が接合される。導電ライン３６Ａは、パッド３５Ｓの第１部分３５Ｓａに接続されている。導電ライン３６Ｂは、パッド３５Ｓの第２部分３５Ｓｂに接続されている。
【0091】
図１２は、本実施形態のデイジーチェーンＤＣの接続関係を説明するための図である。本実施形態では、デイジーチェーンＤＣは、基板２１の複数の導電ライン３６に含まれる導電ライン３６Ｌ１～３６Ｌ６と、４つのＮＡＮＤメモリ２５Ａ，２５Ｂ，２５Ｅ，２５Ｆの各々の検出用接合部４４Ａとを有する。なお図１２では、基板２１のパッド３５の図示は省略している。
【0092】
導電ライン３６Ｌ１の一端は、抵抗素子２７を介して、電源回路部品２４に接続されている。電源回路部品２４は、導電ライン３６Ｌ１に電圧を印加する。導電ライン３６Ｌ１の他端は、ＮＡＮＤメモリ２５Ｅの検出用接合部４４Ａに対応するパッド３５Ｓの第１部分３５Ｓａに接続されている。導電ライン３６Ｌ３の一端は、ＮＡＮＤメモリ２５Ｅの検出用接合部４４Ａに対応するパッド３５Ｓの第２部分３５Ｓｂに接続されている。
【0093】
導電ライン３６Ｌ３の他端は、ＮＡＮＤメモリ２５Ａの検出用接合部４４Ａに対応するパッド３５Ｓの第１部分３５Ｓａに接続されている。導電ライン３６Ｌ４の一端は、ＮＡＮＤメモリ２５Ａの検出用接合部４４Ａに対応するパッド３５Ｓの第２部分３５Ｓｂに接続されている。導電ライン３６Ｌ４の他端は、ＮＡＮＤメモリ２５Ｂの検出用接合部４４Ａに対応するパッド３５Ｓの第１部分３５Ｓａに接続されている。
【0094】
導電ライン３６Ｌ５の一端は、ＮＡＮＤメモリ２５Ｂの検出用接合部４４Ａに対応するパッド３５Ｓの第２部分３５Ｓｂに接続されている。導電ライン３６Ｌ５の他端は、ＮＡＮＤメモリ２５Ｆの検出用接合部４４Ａに対応するパッド３５Ｓの第１部分３５Ｓａに接続されている。導電ライン３６Ｌ６の一端は、ＮＡＮＤメモリ２５Ｆの検出用接合部４４Ａに対応するパッド３５Ｓの第２部分３５Ｓｂに接続されている。導電ライン３６Ｌ６の他端は、グラウンドＧＮＤに接続されている。
【0095】
図１３は、本実施形態の基板ユニット２０の一部を模式的に示す斜視図である。なお図１３では、説明の便宜上、基板２１の図示を省略するとともに、各接合部４４を平面状に図示している。本実施形態では、導電ライン３６Ｌ３の少なくとも一部は、ＮＡＮＤメモリ２５ＡとＮＡＮＤメモリ２５Ｅとの間において基板２１内をＺ方向に延びている。例えば、導電ライン３６Ｌ３の少なくとも一部は、基板２１に設けられたスルーホールである。同様に、導電ライン３６Ｌ５の少なくとも一部は、ＮＡＮＤメモリ２５ＢとＮＡＮＤメモリ２５Ｆとの間において基板２１内をＺ方向に延びている。例えば、導電ライン３６Ｌ５の少なくとも一部は、基板２１に設けられたスルーホールである。
【0096】
このような構成によれば、デイジーチェーンＤＣを設ける場合に、デイジーチェーンＤＣに関する配線をよりコンパクトに纏めることができる。これにより、信号や電源用の配線に関するレイアウトに対してデイジーチェーンＤＣがさらに邪魔になりにくく、ＮＡＮＤメモリ２５の配線の引きやすさのさらなる向上を図ることができる。
【0097】
また本実施形態によれば、デイジーチェーンＤＣを設ける場合に、基板２１側の設計変更のみで対応することができる。すなわち、デイジーチェーンＤＣを設ける場合に、ＮＡＮＤメモリ２５側の設計変更が不要であり、汎用品のＮＡＮＤメモリ２５を用いることができる。これにより、半導体記憶装置１の製造コストの上昇を抑制することができる。
【0098】
（第２実施形態の変形例）
図１４は、第２実施形態の変形例の基板ユニット２０の構成を説明するための図である。本変形例では、上述した検出用接合部４４Ａおよびパッド３５Ｓは、４つの角Ｃ１～Ｃ４の各々に対応して配置されている。このような構成によっても、デイジーチェーンＤＣを設ける場合に、基板２１側の設計変更のみで対応することができ、半導体記憶装置１の製造コストの上昇を抑制することができる。
図１４は、第２実施形態の変形例の基板ユニット２０の構成を説明するための図である。本変形例では、上述した検出用接合部４４Ａおよびパッド３５Ｓは、４つの角Ｃ１～Ｃ４の各々に対応して配置されている。このような構成によっても、デイジーチェーンＤＣを設ける場合に、基板２１側の設計変更のみで対応することができ、半導体記憶装置１の製造コストの上昇を抑制することができる。
【0099】
（第３実施形態）
次に、第３実施形態について説明する。第３実施形態は、電源端子として使用される接合部４４が検出用接合部４４Ａとして用いられる点で、第１実施形態とは異なる。なお以下に説明する以外の構成は、第１実施形態と同じである。
次に、第３実施形態について説明する。第３実施形態は、電源端子として使用される接合部４４が検出用接合部４４Ａとして用いられる点で、第１実施形態とは異なる。なお以下に説明する以外の構成は、第１実施形態と同じである。
【0100】
図１５は、第３実施形態のＤＲＡＭ２６を説明するための図である。ＤＲＡＭ２６は、複数の接合部４４を有する。ＤＲＡＭ２６の複数の接合部４４は、第１電源用接合部４４Ｐ１と、第２電源用接合部４４Ｐ２とを含む。第１電源用接合部４４Ｐ１および第２電源用接合部４４Ｐ２は、半導体記憶装置１の通常動作時、電源端子として使用される接合部４４である。
【0101】
第１電源用接合部４４Ｐ１は、複数の接合部４４のなかで角Ｃ１に最も近い接合部（いわゆるコーナーバンプ）である。第１電源用接合部４４Ｐ１は、「第１接合部」の一例である。第２電源用接合部４４Ｐ２は、複数の接合部４４のなかで最外周に含まれる接合部４４である。第２電源用接合部４４Ｐ２は、「第２接合部」の一例である。本実施形態では、ＤＲＡＭ２６は、「半導体メモリ」の一例である。
【0102】
図１６は、第３実施形態の基板ユニット２０を示す断面図である。ＤＲＡＭ２６のパッケージ基板４１の配線パターン５２は、ＤＲＡＭ２６内で第１電源用接合部４４Ｐ１と第２電源用接合部４４Ｐ２とを接続する導電ライン５６を有する。
【0103】
基板２１に設けられた複数のパッド３５は、第１電源用接合部４４Ｐ１が接合されたパッド３５Ａと、第２電源用接合部４４Ｐ２が接合されたパッド３５Ｂとを含む。パッド３５Ａには、導電ライン３６Ａが接続されている。パッド３５Ｂには、導電ライン３６Ｂが接続されている。
【0104】
図１７は、第３実施形態の基板ユニット２０を説明するための図であり、半導体記憶装置１の通常動作時の使用態様を示す。導電ライン３６Ａは、電源回路部品２４に接続されている。導電ライン３６Ａと電源回路部品２４との間には、スイッチ７１が設けられている。スイッチ７１は、通常動作時、導電ライン３６Ａとコントローラ２２との間を遮断するとともに、導電ライン３６Ａと電源回路部品２４とを接続する。これにより通常動作時は、電源回路部品２４から２本の導電ライン３６Ａ，３６Ｂを介してＤＲＡＭ２６に電力が供給される。
【0105】
図１８は、第３実施形態の基板ユニット２０を説明するための図であり、状態検出時の使用態様を示す。スイッチ７１は、状態検出時、導電ライン３６Ａと電源回路部品２４との間を遮断するとともに、導電ライン３６Ａと導電ライン３６Ｌ２とを接続する。これにより、コントローラ２２の入力端子２２ａには、導電ライン３６Ａが接続される。抵抗素子７２の一端は、導電ライン３６Ｌ２の途中に接続されている。抵抗素子７２の他端は、グラウンドＧＮＤに接続されている。
【0106】
状態検出時は、電源回路部品２４から一方の導電ライン３６Ｂを介してＤＲＡＭ２６に電力（例えば１．２Ｖの電圧）が供給される。基板２１とＤＲＡＭ２６との接合状態に不具合がない場合、コントローラ２２の入力端子２２ａには、所定電圧（例えば１．２Ｖ）が入力される。コントローラ２２は、入力端子２２ａに所定基準以上の電圧が入力される場合、基板ユニット２０が正常であると判定する。
【0107】
一方で、基板２１とＤＲＡＭ２６との接合状態に不具合（例えば破断や剥離）がある場合、コントローラ２２の入力端子２２ａには、上記所定基準未満の電圧が入力される。コントローラ２２は、入力端子２２ａに上記所定基準未満の電圧が入力される場合、基板ユニット２０に不具合が生じていると判定する。
【0108】
このような構成によれば、電源端子として使用される電源用接合部４４Ｐ１，４４Ｐ２を検出用接合部４４として用いることができる。ここで、２つの電源用接合部４４Ｐ１，４４Ｐ２をＤＲＡＭ２６内で接続する導電ライン５６は、ＤＲＡＭ５６の通常仕様（規格に対応する仕様）として設けられている。このため、デイジーチェーンＤＣを設ける場合に、ＤＲＡＭ２６側の設計変更が不要であり、汎用品のＤＲＡＭ２６を用いることができる。これにより、半導体記憶装置１の製造コストの上昇を抑制することができる。
【0109】
（第４実施形態）
次に、第４実施形態について説明する。第４実施形態は、基板２１のねじ挿通穴８１の近くに検出用接合部４４Ａが設けられた点で、第１実施形態とは異なる。なお以下に説明する以外の構成は、第１実施形態と同じである。
次に、第４実施形態について説明する。第４実施形態は、基板２１のねじ挿通穴８１の近くに検出用接合部４４Ａが設けられた点で、第１実施形態とは異なる。なお以下に説明する以外の構成は、第１実施形態と同じである。
【0110】
図１９は、第４実施形態の基板ユニット２０を示す平面図である。基板２１は、複数のねじ挿通穴８１を有する。ねじ挿通穴８１は、例えば、基板２１を筐体１０に固定する固定部材１３が通される挿通穴である。複数のねじ挿通穴８１は、当該複数のねじ挿通穴８１のなかでＮＡＮＤメモリ２５に最も近い第１ねじ挿通穴８１Ｓ１と第２ねじ挿通穴８１Ｓ２とを有する。
【0111】
ＮＡＮＤメモリ２５Ａは、複数のＮＡＮＤメモリ２５のなかで、第１ねじ挿通穴８１Ｓ１に最も近いＮＡＮＤメモリ２５である。ＮＡＮＤメモリ２５Ａは、４つの角Ｃ１～Ｃ４のなかで、第１ねじ挿通穴８１Ｓ１に最も近い角Ｃ３を含む。角Ｃ３は、例えば、ＮＡＮＤメモリ２５Ａのなかで－Ｘ方向側且つ－Ｙ方向側の角である。本実施形態では、デイジーチェーンＤＣに含まれる複数の検出用接合部４４Ａ，４４Ｂは、ＮＡＮＤメモリ２５Ａにおいて角Ｃ３に対応して配置されている。
【0112】
同様に、ＮＡＮＤメモリ２５Ｂは、複数のＮＡＮＤメモリ２５のなかで、第２ねじ挿通穴８１Ｓ２に最も近いＮＡＮＤメモリ２５である。ＮＡＮＤメモリ２５Ｂは、４つの角Ｃ１～Ｃ４のなかで、第２ねじ挿通穴８１Ｓ２に最も近い角Ｃ１を含む。角Ｃ１は、例えば、例えば、ＮＡＮＤメモリ２５Ｂのなかで－Ｘ方向側且つ＋Ｙ方向側の角である。本実施形態では、デイジーチェーンＤＣに含まれる複数の検出用接合部４４Ａ，４４Ｂは、ＮＡＮＤメモリ２５Ｂにおいて角Ｃ１に対応して配置されている。
【0113】
ここで、ＮＡＮＤメモリ２５Ｂにおいてねじ挿通穴８１の近くに位置する接合部４４は、他の接合部４４と比べて不具合が生じやすい場合がある。上記構成によれば、基板ユニット２０においてねじ挿通穴８１の近くで不具合が生じやすい箇所の状態検出を行うことができる。これにより、状態検出の精度を高めることができる。
【0114】
（第５実施形態）
次に、第５実施形態について説明する。第５実施形態は、ＮＡＮＤメモリ２５内の半導体メモリチップ４２の端４２ａに沿って複数の検出用接合部４４Ｄが配置された点で、第１実施形態とは異なる。なお以下に説明する以外の構成は、第１実施形態と同じである。
次に、第５実施形態について説明する。第５実施形態は、ＮＡＮＤメモリ２５内の半導体メモリチップ４２の端４２ａに沿って複数の検出用接合部４４Ｄが配置された点で、第１実施形態とは異なる。なお以下に説明する以外の構成は、第１実施形態と同じである。
【0115】
図２０は、本実施形態のデイジーチェーンＤＣを説明するための断面図である。デイジーチェーンＤＣは、例えば、基板２１の配線パターン３２に含まれる複数の導電ライン３６Ｄと、基板２１の配線パターン３２に含まれる複数のパッド３５Ｄと、ＮＡＮＤメモリ２５の複数の接合部４４に含まれる複数の検出用接合部４４Ｄと、パッケージ基板４１の配線パターン５２に含まれる複数の導電ライン５６Ｄとを含む。
【0116】
各導電ライン３６Ｄは、隣り合う２つのパッド３５Ｄを接続している。パッド３５Ｄには、ＮＡＮＤメモリ２５の検出用接合部４４Ｄが接合されている。各導電ライン５６Ｄは、ＮＡＮＤメモリ２５の内部において、隣り合う２つの検出用接合部４４Ｄを接続している。これにより、複数の検出用接合部４４Ｄが電気的に直列に接続されている。
【0117】
図２１は、検出用接合部４４Ｄの配置を説明するための図である。本実施形態では、複数の検出用接合部４４Ｄは、Ｚ方向で見た場合、半導体メモリチップ４２（例えば、パッケージ基板４１に最も近い半導体メモリチップ４２）の端４２ａに沿って配置されている。
【0118】
ここで、本発明者らの独自研究によれば、ＮＡＮＤメモリ２５において半導体メモリチップ４２の端４２ａとＺ方向で重なる接合部４４に応力が作用しやすく、当該接合部４４に不具合が生じやすい場合がある。そこで本実施形態では、半導体メモリチップ４２の端４２ａとＺ方向で重なる位置に複数の検出用接合部４４Ｄを配置している。このような構成によれば、状態検出の精度を高めることができる。
【0119】
（第６実施形態）
次に、第６実施形態について説明する。第６実施形態は、ＮＡＮＤメモリ２５の複数の接合部４４のなかで最外周に属する３つ以上の接合部４４がデイジーチェーンＤＣに含まれる点で、第１実施形態の変形例とは異なる。なお以下に説明する以外の構成は、第１実施形態の変形例と同じである。
次に、第６実施形態について説明する。第６実施形態は、ＮＡＮＤメモリ２５の複数の接合部４４のなかで最外周に属する３つ以上の接合部４４がデイジーチェーンＤＣに含まれる点で、第１実施形態の変形例とは異なる。なお以下に説明する以外の構成は、第１実施形態の変形例と同じである。
【0120】
図２２は、本実施形態のデイジーチェーンＤＣの接続関係を説明するための図である。ＮＡＮＤメモリ２５は、複数の接合部４４のなかで最外周に含まれる３つ以上の検出用接合部４４Ｄを有する。これら３つ以上の検出用接合部４４Ｄは、デイジーチェーンＤＣに含まれる。これら３つ以上の検出用接合部４４Ｄは、例えば、第５実施形態において説明した構成と同じ構成により、電気的に直列に接続されている。
【0121】
本実施形態では、基板ユニット２０は、第１抵抗素子６１と、第２抵抗素子６２とを含む。第１抵抗素子６１は、デイジーチェーンＤＣにおいて、第１グループＱ１に含まれるＮＡＮＤメモリ２５（例えばＮＡＮＤメモリ２５Ａ，２５Ｅ）と電気的に並列に接続されている。一方で、第２抵抗素子６２は、デイジーチェーンＤＣにおいて、第２グループＱ２に含まれるＮＡＮＤメモリ２５（例えばＮＡＮＤメモリ２５Ｂ，２５Ｆ）と電気的に並列に接続されている。
【0122】
このような構成によれば、少なくとも１つのＮＡＮＤメモリ２５で不具合が生じた場合に、電圧降下の大きさに基づき、第１グループＱ１に含まれるＮＡＮＤメモリ２５に不具合が生じたか、第２グループＱ２に含まれるＮＡＮＤメモリ２５に不具合が生じたかを特定することができる。これにより、半導体記憶装置１の状態検出の容易性をさらに高めることができる。
【0123】
（第７実施形態）
次に、第７実施形態について説明する。第７実施形態は、１つのＮＡＮＤメモリ２５に対して複数のデイジーチェーンＤＣ（第１デイジーチェーンＤ１、第２デイジーチェーンＤ２）が設けられた点で、第１実施形態の変形例とは異なる。なお以下に説明する以外の構成は、第１実施形態の変形例と同じである。
次に、第７実施形態について説明する。第７実施形態は、１つのＮＡＮＤメモリ２５に対して複数のデイジーチェーンＤＣ（第１デイジーチェーンＤ１、第２デイジーチェーンＤ２）が設けられた点で、第１実施形態の変形例とは異なる。なお以下に説明する以外の構成は、第１実施形態の変形例と同じである。
【0124】
図２３は、本実施形態のデイジーチェーンＤＣの接続関係を説明するための図である。ＮＡＮＤメモリ２５は、複数の接合部４４のなかで最外周に含まれる３つ以上の検出用接合部４４Ｄ１と、複数の接合部４４のなかで最外周よりも１つ内側の周に含まれる３つ以上の検出用接合部４４Ｄ２とを有する。上記３つ以上の検出用接合部４４Ｄ１は、第１デイジーチェーンＤＣ１に含まれる。上記３つ以上の検出用接合部４４Ｄ２は、第２デイジーチェーンＤＣ２に含まれる。
【0125】
第１デイジーチェーンＤＣ１および第２デイジーチェーンＤＣ２は、電源回路部品２４とグラウンドＧＮＤとの間で電気的に直列に接続されている。本実施形態では、第１デイジーチェーンＤＣ１に対して、第１抵抗素子６１が電気的に並列に接続されている。また、第２デイジーチェーンＤＣ２に対して、第２抵抗素子６２が電気的に並列に接続されている。
【0126】
このような構成によれば、ＮＡＮＤメモリ２５において最外周側から不具合を生じる接合部４４の状況を段階的に監視することができる。これにより、半導体記憶装置１の状態検出の容易性を高めることができる。
【0127】
以上、いくつかの実施形態および変形例について説明したが、実施形態および変形例は上述した例に限定されない。例えば、上述したようなデイジーチェーンＤＣは、半導体メモリに限らず、ＣＰＵ（Central Processing Unit）のような他の半導体部品などにも適用可能である。半導体記憶装置１は、「電子機器」の一例である。「電子機器」は、半導体メモリを含まなくてもよい。
【0128】
上述した第２実施形態以降の実施形態において、検出用接合部４４Ａ，４４Ｐ１，４４Ｐ２，４４Ｄなどは、半導体メモリの１つの角に対応して配置されなくてもよい。すなわち、検出用接合部４４Ａ，４４Ｐ１，４４Ｐ２，４４Ｄなどは、半導体メモリの複数の角に対応して配置されてもよいし、その他の場所に配置されてもよい。
【0129】
以上説明した少なくともひとつの実施形態によれば、半導体記憶装置は、基板と、第１半導体メモリとを有する。上記第１半導体メモリは、上記基板に接合された複数の接合部を有するとともに、上記基板の厚さ方向から見た場合に４つの角を有する。上記複数の接合部は、上記第１半導体メモリに関する状態検出用のデイジーチェーンに含まれる１つ以上の接合部を有する。上記基板の厚さ方向から見た場合、上記第１半導体メモリにおいて上記デイジーチェーンに含まれる上記１つ以上の接合部は、上記第１半導体メモリの中心と比べて、上記４つの角に含まれる第１角の近くに配置されている。このような構成によれば、検査の容易性を向上させることができる。
【0130】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0131】
１…半導体記憶装置、２１…基板、２５…ＮＡＮＤメモリ（半導体メモリ）、２６…ＤＲＡＭ（半導体メモリ）、３５，３５Ｓ…パッド、３５Ｓａ…第１部分、３５Ｓｂ…第２部分、４４…接合部、４４Ａ，４４Ｂ，４４Ｐ１，４４Ｐ２，４４Ｄ…検出用接合部、ＤＣ，ＤＣ１，ＤＣ２…デイジーチェーン、Ｃ１～Ｃ４…角
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】