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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024165506
(43)【公開日】2024-11-28
(54)【発明の名称】電子回路及び計算装置
(51)【国際特許分類】
H10N 60/10 20230101AFI20241121BHJP
H01L 21/822 20060101ALI20241121BHJP
G06F 7/38 20060101ALI20241121BHJP
【ＦＩ】
H10N60/10 K ZAA
H01L27/04 C
G06F7/38 610
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2023081762
(22)【出願日】2023-05-17
(71)【出願人】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(74)【代理人】
【識別番号】110004026
【氏名又は名称】弁理士法人ｉＸ
(72)【発明者】
【氏名】何 英豪
(72)【発明者】
【氏名】後藤 隼人
【テーマコード（参考）】
4M113
5F038
【Ｆターム（参考）】
4M113AA00
4M113AC44
4M113AC45
4M113AD16
4M113AD17
4M113AD18
5F038AC04
5F038AC05
5F038AC10
5F038AC15
5F038AZ10
5F038CA02
5F038CA05
5F038CA12
5F038CD02
5F038DF04
5F038EZ20
(57)【要約】
【課題】特性を向上可能な電子回路及び計算装置を提供する。
【解決手段】実施形態によれば、電子回路は、第１基体及び第１構造体を含む。第１基体は、第１面と、第１側面、第２側面、第３側面及び第３他側面を含む。第１構造体は、第１非線形素子、第１～第３導電部材を含む。第１非線形素子は、第１素子部分、第２素子部分及び中間ジョセフソン接合を含む。第１導電部材は第１領域を含む。第１領域は、第１側面に沿う。第２導電部材は第２領域を含む。第２領域は、第２側面に沿う。第３導電部材は、第３領域及び第３他領域を含む。第３領域は第３側面に沿う。第３他領域は第３他側面に沿う。
【選択図】図１
【解決手段】実施形態によれば、電子回路は、第１基体及び第１構造体を含む。第１基体は、第１面と、第１側面、第２側面、第３側面及び第３他側面を含む。第１構造体は、第１非線形素子、第１～第３導電部材を含む。第１非線形素子は、第１素子部分、第２素子部分及び中間ジョセフソン接合を含む。第１導電部材は第１領域を含む。第１領域は、第１側面に沿う。第２導電部材は第２領域を含む。第２領域は、第２側面に沿う。第３導電部材は、第３領域及び第３他領域を含む。第３領域は第３側面に沿う。第３他領域は第３他側面に沿う。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１基体と、
第１構造体と、
を備え、
前記第１基体は、第１面と、第１側面、第２側面、第３側面及び第３他側面を含み、
前記第１側面、前記第２側面、前記第３側面及び前記第３他側面は、前記第１面に沿う平面と交差し、
前記第１構造体は、第１非線形素子と、第１導電部材と、第２導電部材と、第３導電部材と、を含み、
前記第１非線形素子は、第１素子部分、第２素子部分、及び、前記第１素子部分と前記第２素子部分との間に設けられた中間ジョセフソン接合と、を含み、
前記第１導電部材は、第１領域及び第１接続領域を含み、前記第１領域は、前記第１側面に沿って設けられ、前記第１接続領域の一部は前記第１領域と電気的に接続され、前記第１接続領域の別の一部は前記第１素子部分と電気的に接続され、
前記第２導電部材は、第２領域及び第２接続領域を含み、前記第２領域は、前記第２側面に沿って設けられ、前記第２接続領域の一部は前記第２領域と電気的に接続され、前記第２接続領域の別の一部は前記第２素子部分と電気的に接続され、
前記第３導電部材は、第３領域及び第３他領域を含み、前記第３領域は前記第３側面に沿って設けられ、前記第３他領域は前記第３他側面に沿って設けられ、前記第１領域から前記第３領域への方向は、前記平面に沿い、前記第２領域から前記第３他領域への方向は、前記平面に沿う、電子回路。
第１構造体と、
を備え、
前記第１基体は、第１面と、第１側面、第２側面、第３側面及び第３他側面を含み、
前記第１側面、前記第２側面、前記第３側面及び前記第３他側面は、前記第１面に沿う平面と交差し、
前記第１構造体は、第１非線形素子と、第１導電部材と、第２導電部材と、第３導電部材と、を含み、
前記第１非線形素子は、第１素子部分、第２素子部分、及び、前記第１素子部分と前記第２素子部分との間に設けられた中間ジョセフソン接合と、を含み、
前記第１導電部材は、第１領域及び第１接続領域を含み、前記第１領域は、前記第１側面に沿って設けられ、前記第１接続領域の一部は前記第１領域と電気的に接続され、前記第１接続領域の別の一部は前記第１素子部分と電気的に接続され、
前記第２導電部材は、第２領域及び第２接続領域を含み、前記第２領域は、前記第２側面に沿って設けられ、前記第２接続領域の一部は前記第２領域と電気的に接続され、前記第２接続領域の別の一部は前記第２素子部分と電気的に接続され、
前記第３導電部材は、第３領域及び第３他領域を含み、前記第３領域は前記第３側面に沿って設けられ、前記第３他領域は前記第３他側面に沿って設けられ、前記第１領域から前記第３領域への方向は、前記平面に沿い、前記第２領域から前記第３他領域への方向は、前記平面に沿う、電子回路。
【請求項2】
前記第３領域の第１方向における第３領域長は、前記第１領域の前記第１方向における第１領域長よりも長く、
前記第１方向は、前記第１面に対して垂直であり、
前記第３他領域の前記第１方向における第３他領域長は、前記第２領域の前記第１方向における第２領域長よりも長い、請求項１に記載の電子回路。
前記第１方向は、前記第１面に対して垂直であり、
前記第３他領域の前記第１方向における第３他領域長は、前記第２領域の前記第１方向における第２領域長よりも長い、請求項１に記載の電子回路。
【請求項3】
前記第１基体は、第２面をさらに含み、
前記第２面から前記第１面への方向は、前記第１方向に沿い、
前記第１基体は、前記第１側面を含む第１凹部と、前記第２側面を含む第２凹部と、を含む、請求項２に記載の電子回路。
前記第２面から前記第１面への方向は、前記第１方向に沿い、
前記第１基体は、前記第１側面を含む第１凹部と、前記第２側面を含む第２凹部と、を含む、請求項２に記載の電子回路。
【請求項4】
前記第１基体は、前記第１面及び前記第２面と繋がる第１孔を含み、
前記第３側面は、前記第１孔の一部であり、
前記第３他側面は、前記第１孔の別の一部である、請求項３に記載の電子回路。
前記第３側面は、前記第１孔の一部であり、
前記第３他側面は、前記第１孔の別の一部である、請求項３に記載の電子回路。
【請求項5】
前記第１構造体は、前記第２面に沿って設けられた第２面導電膜をさらに含み、
前記第３導電部材は、前記第２面導電膜に電気的に接続された、請求項３に記載の電子回路。
前記第３導電部材は、前記第２面導電膜に電気的に接続された、請求項３に記載の電子回路。
【請求項6】
前記第１非線形素子は、第１ジョセフソン接合及び第２ジョセフソン接合をさらに含み、
前記第１ジョセフソン接合の一端は、前記第１素子部分と電気的に接続され、
前記第１ジョセフソン接合の他端は、前記第３領域と電気的に接続され、
前記第２ジョセフソン接合の一端は、前記第２素子部分と電気的に接続され、
前記第２ジョセフソン接合の他端は、前記第３他領域と電気的に接続された、請求項１～５のいずれか１つに記載の電子回路。
前記第１ジョセフソン接合の一端は、前記第１素子部分と電気的に接続され、
前記第１ジョセフソン接合の他端は、前記第３領域と電気的に接続され、
前記第２ジョセフソン接合の一端は、前記第２素子部分と電気的に接続され、
前記第２ジョセフソン接合の他端は、前記第３他領域と電気的に接続された、請求項１～５のいずれか１つに記載の電子回路。
【請求項7】
前記第１構造体は、第４領域を含む第４導電部材をさらに含み、
前記第１基体は、第４側面をさらに含み、
前記第４側面は、前記平面と交差し、
前記第４領域は、前記第４側面に沿って設けられた、請求項１に記載の電子回路。
前記第１基体は、第４側面をさらに含み、
前記第４側面は、前記平面と交差し、
前記第４領域は、前記第４側面に沿って設けられた、請求項１に記載の電子回路。
【請求項8】
前記第２領域から前記第１領域への第２方向における前記第４領域の第４側面位置は、前記第２方向における前記第１領域の第１側面位置と、前記第２方向における前記第２領域の第２側面位置と、の間にあり、
前記第２方向における前記第３領域の第３側面位置は、前記第４側面位置と前記第１側面位置との間にあり、
前記第２方向における前記第３他領域の第３他側面位置は、前記第４側面位置と前記第２側面位置との間にある、請求項７に記載の電子回路。
前記第２方向における前記第３領域の第３側面位置は、前記第４側面位置と前記第１側面位置との間にあり、
前記第２方向における前記第３他領域の第３他側面位置は、前記第４側面位置と前記第２側面位置との間にある、請求項７に記載の電子回路。
【請求項9】
第１素子構造体をさらに備え、
前記第１素子構造体は、
第１素子ジョセフソン接合と、
前記第１素子ジョセフソン接合と接続された第１素子領域と、
前記第１素子ジョセフソン接合と接続された第２素子領域と、
第１素子対向領域と、
第２素子対向領域と、
を含み、
前記第１基体は、第１素子側面、第２素子側面、第１素子対向側面、及び、第２素子対向側面をさらに含み、
前記第１素子側面、前記第２素子側面、前記第１素子対向側面、及び、前記第２素子対向側面は、前記平面と交差し、
前記第１素子領域は、前記第１素子側面に沿って設けられ、
前記第２素子領域は、前記第２素子側面に沿って設けられ、
前記第１素子対向領域は、前記第１素子対向側面に沿って設けられ、
前記第２素子対向領域は、前記第２素子対向側面に沿って設けられ、
複数の前記第１構造体が設けられ、
前記第１素子対向領域は、前記複数の第１構造体の１つに含まれる前記第３領域と電気的に接続され、
前記第２素子対向領域は、前記複数の第１構造体の別の１つに含まれる前記第３領域と電気的に接続され、
前記第１素子領域は、前記複数の第１構造体の１つに含まれる前記第１導電部材及び前記第２導電部材の一方と結合可能であり、
前記第２素子領域は、前記複数の第１構造体の前記別の１つに含まれる前記第１導電部材及び前記第２導電部材の一方と結合可能である、請求項１に記載の電子回路。
前記第１素子構造体は、
第１素子ジョセフソン接合と、
前記第１素子ジョセフソン接合と接続された第１素子領域と、
前記第１素子ジョセフソン接合と接続された第２素子領域と、
第１素子対向領域と、
第２素子対向領域と、
を含み、
前記第１基体は、第１素子側面、第２素子側面、第１素子対向側面、及び、第２素子対向側面をさらに含み、
前記第１素子側面、前記第２素子側面、前記第１素子対向側面、及び、前記第２素子対向側面は、前記平面と交差し、
前記第１素子領域は、前記第１素子側面に沿って設けられ、
前記第２素子領域は、前記第２素子側面に沿って設けられ、
前記第１素子対向領域は、前記第１素子対向側面に沿って設けられ、
前記第２素子対向領域は、前記第２素子対向側面に沿って設けられ、
複数の前記第１構造体が設けられ、
前記第１素子対向領域は、前記複数の第１構造体の１つに含まれる前記第３領域と電気的に接続され、
前記第２素子対向領域は、前記複数の第１構造体の別の１つに含まれる前記第３領域と電気的に接続され、
前記第１素子領域は、前記複数の第１構造体の１つに含まれる前記第１導電部材及び前記第２導電部材の一方と結合可能であり、
前記第２素子領域は、前記複数の第１構造体の前記別の１つに含まれる前記第１導電部材及び前記第２導電部材の一方と結合可能である、請求項１に記載の電子回路。
【請求項10】
第１素子構造体と、
第２素子構造体と、
をさらに備え、
前記第１素子構造体は、
第１素子ジョセフソン接合と、
前記第１素子ジョセフソン接合と接続された第１素子領域と、
第１素子対向領域と、
を含み、
前記第２素子構造体は、
第２素子ジョセフソン接合と、
前記第２素子ジョセフソン接合と接続された第２素子領域と、
第２素子対向領域と、
を含み、
前記第１基体は、第１素子側面、第１素子対向側面、第２素子側面及び第２素子対向側面をさらに含み、
前記第１素子側面、前記第１素子対向側面、前記第２素子側面及び前記第２素子対向側面は、前記平面と交差し、
前記第１素子領域は、前記第１素子側面に沿って設けられ、
前記第１素子対向領域は、前記第１素子対向側面に沿って設けられ、
前記第２素子領域は、前記第２素子側面に沿って設けられ、
前記第２素子対向領域は、前記第２素子対向側面に沿って設けられ、
前記第１素子領域は、前記第１導電部材と結合可能であり、
前記第２素子領域は、前記第２導電部材と結合可能である、請求項１に記載の電子回路。
第２素子構造体と、
をさらに備え、
前記第１素子構造体は、
第１素子ジョセフソン接合と、
前記第１素子ジョセフソン接合と接続された第１素子領域と、
第１素子対向領域と、
を含み、
前記第２素子構造体は、
第２素子ジョセフソン接合と、
前記第２素子ジョセフソン接合と接続された第２素子領域と、
第２素子対向領域と、
を含み、
前記第１基体は、第１素子側面、第１素子対向側面、第２素子側面及び第２素子対向側面をさらに含み、
前記第１素子側面、前記第１素子対向側面、前記第２素子側面及び前記第２素子対向側面は、前記平面と交差し、
前記第１素子領域は、前記第１素子側面に沿って設けられ、
前記第１素子対向領域は、前記第１素子対向側面に沿って設けられ、
前記第２素子領域は、前記第２素子側面に沿って設けられ、
前記第２素子対向領域は、前記第２素子対向側面に沿って設けられ、
前記第１素子領域は、前記第１導電部材と結合可能であり、
前記第２素子領域は、前記第２導電部材と結合可能である、請求項１に記載の電子回路。
【請求項11】
請求項１に記載の電子回路と、
第２基体と、
前記第２基体に設けられた制御部と、
を備え、
前記第２基体の少なくとも一部は、前記第１基体と重なる、計算装置。
第２基体と、
前記第２基体に設けられた制御部と、
を備え、
前記第２基体の少なくとも一部は、前記第１基体と重なる、計算装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、電子回路及び計算装置に関する。
【背景技術】
【0002】
例えば、複数の非線形素子を含む電子回路が計算装置に用いられる。電子回路及び計算装置において、特性の向上が望まれる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２３－２００４１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の実施形態は、特性を向上可能な電子回路及び計算装置を提供する。
【課題を解決するための手段】
【0005】
本発明の実施形態によれば、電子回路は、第１基体及び第１構造体を含む。前記第１基体は、第１面と、第１側面、第２側面、第３側面及び第３他側面を含む。前記第１側面、前記第２側面、前記第３側面及び前記第３他側面は、前記第１面に沿う平面と交差する。前記第１構造体は、第１非線形素子、第１導電部材、第２導電部材及び第３導電部材を含む。前記第１非線形素子は、第１素子部分、第２素子部分、及び、前記第１素子部分と前記第２素子部分との間に設けられた中間ジョセフソン接合と、を含む。前記第１導電部材は、第１領域及び第１接続領域を含む。前記第１領域は、前記第１側面に沿って設けられる。前記第１接続領域の一部は前記第１領域と電気的に接続される。前記第１接続領域の別の一部は前記第１素子部分と電気的に接続される。前記第２導電部材は、第２領域及び第２接続領域を含む。前記第２領域は、前記第２側面に沿って設けられる。前記第２接続領域の一部は前記第２領域と電気的に接続される。前記第２接続領域の別の一部は前記第２素子部分と電気的に接続される。前記第３導電部材は、第３領域及び第３他領域を含む。前記第３領域は前記第３側面に沿って設けられる。前記第３他領域は前記第３他側面に沿って設けられる。前記第１領域から前記第３領域への方向は、前記平面に沿う。前記第２領域から前記第３他領域への方向は、前記平面に沿う。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下に、本発明の実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0008】
（第１実施形態）
図１は、第１実施形態に係る電子回路を例示する模式的平面図である。
図２（ａ）～図２（ｄ）、及び、図３（ａ）～図３（ｄ）は、第１実施形態に係る電子回路を例示する模式的断面図である。
図４は、第１実施形態に係る電子回路及び計算装置を例示する模式図である。
図２（ａ）は、図１のＡ１－Ａ２線断面図である。図２（ｂ）は、図１のＡ３－Ａ４線断面図である。図２（ｃ）は、図１のＡ５－Ａ６線断面図である。図２（ｄ）は、図１のＡ７－Ａ８線断面図である。図３（ａ）は、図１のＢ１－Ｂ２線断面図である。図３（ｂ）は、図１のＢ３－Ｂ４線断面図である。図３（ｃ）は、図１のＢ５－Ｂ６線断面図である。図３（ｄ）は、図１のＢ７－Ｂ８線断面図である。
図１は、第１実施形態に係る電子回路を例示する模式的平面図である。
図２（ａ）～図２（ｄ）、及び、図３（ａ）～図３（ｄ）は、第１実施形態に係る電子回路を例示する模式的断面図である。
図４は、第１実施形態に係る電子回路及び計算装置を例示する模式図である。
図２（ａ）は、図１のＡ１－Ａ２線断面図である。図２（ｂ）は、図１のＡ３－Ａ４線断面図である。図２（ｃ）は、図１のＡ５－Ａ６線断面図である。図２（ｄ）は、図１のＡ７－Ａ８線断面図である。図３（ａ）は、図１のＢ１－Ｂ２線断面図である。図３（ｂ）は、図１のＢ３－Ｂ４線断面図である。図３（ｃ）は、図１のＢ５－Ｂ６線断面図である。図３（ｄ）は、図１のＢ７－Ｂ８線断面図である。
【0009】
図２（ａ）～図２（ｄ）、及び、図３（ａ）～図３（ｄ）に示すように、実施形態に係る電子回路は、第１基体８１ｓ及び第１構造体１０Ａを含む。第１基体８１ｓは、例えば、絶縁性の基板で良い。第１基体８１ｓは、例えば、シリコン基板を含んで良い。第１基体８１ｓは、シリコン基板の表面に設けられた絶縁膜を含んで良い。
【0010】
第１基体８１ｓは、第１面８１ａ及び第２面８１ｂを含む。第１面８１ａは、例えば、上面である。第２面８１ｂは、例えば、下面である。第１面８１ａは、Ｘ－Ｙ平面に沿う。Ｘ－Ｙ平面に沿う１つの方向をＸ軸方向とする。Ｙ軸方向は、Ｘ－Ｙ平面に沿い、Ｘ軸方向に対して垂直である。Ｘ－Ｙ平面に対して垂直な方向をＺ軸方向とする。
【0011】
第１基体８１ｓは、第１側面ｓ１、第２側面ｓ２、第３側面ｓ３及び第３他側面ｓＡ３を含む。第１側面ｓ１、第２側面ｓ２、第３側面ｓ３及び第３他側面ｓＡ３は、第１面８１ａに沿う平面（Ｘ－Ｙ平面）と交差する。１つの例において、これらの側面は、Ｚ軸方向に沿う。これらの側面は、Ｘ－Ｙ平面に対して傾斜しても良い。
【0012】
第１構造体１０Ａは、第１非線形素子５０Ｃと、第１導電部材１１Ｃと、第２導電部材１２Ｃと、第３導電部材１３Ｃと、を含む。
【0013】
図１及び図３（ｂ）に示すように、第１非線形素子５０Ｃは、第１素子部分２０ａ、第２素子部分２０ｂ、及び、中間ジョセフソン接合２３を含む。中間ジョセフソン接合２３は、第１素子部分２０ａと第２素子部分２０ｂとの間に設けられる。中間ジョセフソン接合２３は、例えば、２つの導電層と、２つの導電層の間に設けられた絶縁層２３ｉと、を含む。
【0014】
第１導電部材１１Ｃは、第１領域１１ｓ及び第１接続領域１１ｃを含む。図２（ａ）に示すように、第１領域１１ｓは、第１側面ｓ１に沿って設けられる。第１領域１１ｓは、例えば、側面導電膜である。第１接続領域１１ｃの一部は、第１領域１１ｓと電気的に接続される。図１及び図３（ｃ）に示すように、第１接続領域１１ｃの別の一部は、第１素子部分２０ａと電気的に接続される。
【0015】
第２導電部材１２Ｃは、第２領域１２ｓ及び第２接続領域１２ｃを含む。図２（ｂ）に示すように、第２領域１２ｓは、第２側面ｓ２に沿って設けられる。第２領域１２ｓは、例えば、側面導電膜である。第２接続領域１２ｃの一部は、第２領域１２ｓと電気的に接続される。図１及び図３（ｄ）に示すように、第２接続領域１２ｃの別の一部は、第２素子部分２０ｂと電気的に接続される。
【0016】
第３導電部材１３Ｃは、第３領域１３ｓ及び第３他領域１３ｓＡを含む。図３（ａ）に示すように、第３領域１３ｓは、第３側面ｓ３に沿って設けられる。第３他領域１３ｓＡは、第３他側面ｓＡ３に沿って設けられる。第３領域１３ｓ及び第３他領域１３ｓＡは、例えば側面導電膜である。第１領域１１ｓから第３領域１３ｓへの方向は、Ｘ－Ｙ平面に沿う。第２領域１２ｓから第３他領域１３ｓＡへの方向は、Ｘ－Ｙ平面に沿う。
【0017】
例えば、第１領域１１ｓ及び第３領域１３ｓにより、１つのキャパシタ素子（第１キャパシタＣ１、図４参照）が形成される。第２領域１２ｓ及び第３他領域１３ｓＡにより、別のキャパシタ素子（第２キャパシタＣ２、図４参照）が形成される。複数の側面導電膜に基づくキャパシタ素子が設けられることで、第１構造体１０Ａの面積を小さくできる。例えば、高密度の電子回路が得られる。実施形態によれば、特性を向上可能な電子回路を提供できる。
【0018】
第１面８１ａに対して垂直な方向を第１方向Ｄ１とする。第２面８１ｂから第１面８１ａへの方向は、第１方向Ｄ１に沿う。第１方向Ｄ１は、例えば、Ｚ軸方向である。図３（ａ）に示すように、第１基体８１ｓは、第１凹部１１ｄ及び第２凹部１２ｄを含む。第１凹部１１ｄは、第１側面ｓ１を含む。第２凹部１２ｄは、第２側面ｓ２を含む。この例では、凹部の側面に沿って、上記の側面導電膜が設けられる。第１導電部材１１Ｃは、第１凹部１１ｄの底部に設けられても良い。第２導電部材１２Ｃは、第２凹部１２ｄの底部に設けられても良い。
【0019】
この例では、図１及び図３（ａ）に示すように、第１基体８１ｓは、第１孔ｈ１を含む。第１孔ｈ１は、第１面８１ａ及び第２面８１ｂと繋がる。第３側面ｓ３は、第１孔ｈ１の一部で良い。第３他側面ｓＡ３は、第１孔ｈ１の別の一部で良い。この例では、第１孔ｈ１の２つの側面に沿って、第３領域１３ｓ及び第３他領域１３ｓＡが設けられる。
【0020】
図３（ａ）に示すように、第１構造体１０Ａは、第２面導電膜５２ｆを含んで良い。第２面導電膜５２ｆは、第２面８１ｂに沿って設けられる。第３導電部材１３Ｃは、第２面導電膜５２ｆに電気的に接続される。第３領域１３ｓ及び第３他領域１３ｓＡは、第２面導電膜５２ｆに電気的に接続される。
【0021】
第２面導電膜５２ｆは、例えば、固定電位に設定可能である。固定電位は、例えば、グランド電位である。第３導電部材１３Ｃは、固定電位に設定可能である。第３領域１３ｓ及び第３他領域１３ｓＡは、固定電位に設定可能である。
【0022】
第３領域１３ｓ及び第３他領域１３ｓＡは、例えば、ＴＳＶ（Through Silicon Via）で良い。
【0023】
図１に示すように、第１領域１１ｓと第２領域１２ｓとの間に第１孔ｈ１が設けられる。これにより、第１領域１１ｓと第２領域１２ｓとの間におけるクロストークが抑制される。例えば、ノイズが抑制される。
【0024】
図３（ａ）に示すように、第３領域１３ｓの第１方向Ｄ１における長さを第３領域長１３ｓＬとする。第３他領域１３ｓＡの第１方向Ｄ１における長さを第３他領域長１３ｓＡＬとする。第１領域１１ｓの第１方向Ｄ１における長さを第１領域長１１ｓＬとする。第２領域１２ｓの第１方向Ｄ１における長さを第２領域長１２ｓＬとする。既に説明したように、第１方向Ｄ１は、第１面８１ａに対して垂直である。
【0025】
第３領域長１３ｓＬは、第１領域長１１ｓＬよりも長い。第３他領域長１３ｓＡＬは、第２領域長１２ｓＬよりも長い。このような構成を有する第３領域１３ｓ及び第１領域１１ｓにより、適切な大きさのキャパシタ素子が得られる。このような構成を有する第３他領域１３ｓＡ及び第２領域１２ｓにより、適切な大きさのキャパシタ素子が得られる。
【0026】
例えば、第３領域長１３ｓＬは、第１領域長１１ｓＬの２倍以上３５０倍以下である。第３他領域長１３ｓＡＬは、第２領域長１２ｓＬの２倍以上３５倍以下である。例えば、第３領域長１３ｓＬは、第１領域長１１ｓＬの２倍以上１０倍以下でも良い。第３他領域長１３ｓＡＬは、第２領域長１２ｓＬの２倍以上１０倍以下でも良い。
【0027】
１つの例において、第３領域長１３ｓＬは、１００μｍ以上７００μｍ以下である。第１領域長１１ｓＬは、例えば、２μｍ以上８０μｍ以下である。第３他領域長１３ｓＡＬは、例えば、１００μｍ以上７００μｍ以下である。第２領域長１２ｓＬは、例えば、２μｍ以上８０μｍ以下である。第３領域長１３ｓＬは、１００μｍ以上３００μｍ以下でも良い。第１領域長１１ｓＬは、例えば、１０μｍ以上８０μｍ以下でも良い。第３他領域長１３ｓＡＬは、例えば、１００μｍ以上３００μｍ以下でも良い。第２領域長１２ｓＬは、例えば、１０μｍ以上８０μｍ以下でも良い。
【0028】
例えば、第１領域長１１ｓＬ及び第２領域長１２ｓＬは、約３０μｍである。第３領域長１３ｓＬ及び第３他領域長１３ｓＡＬは、例えば、約２００μｍ以下である。
【0029】
第１凹部１１ｄ及び第２凹部１２ｄのそれぞれのＸ軸方向の長さは、例えば、約２０μｍである。第１凹部１１ｄ及び第２凹部１２ｄのそれぞれのＹ軸方向の長さは、例えば、約２０μｍである。これらの凹部の形状は、任意である。複数の第１凹部１１ｄが設けられても良い。複数の第２凹部１２ｄが設けられても良い。これらの複数の凹部の側面に沿って導電膜が設けられても良い。
【0030】
第１孔ｈ１のＸ軸方向の長さは、例えば、約１００μｍである。第１孔ｈ１のＹ軸方向の長さは、例えば、約２６μｍである。第１孔ｈ１のＺ軸方向の長さは、第１基体８１ｓの厚さに対応する。
【0031】
第１領域１１ｓと第３領域１３ｓとの間の距離は、例えば、５μｍ以上６０μｍ以下である。第２領域１２ｓと第３他領域１３ｓＡとの間の距離は、例えば、５μｍ以上６０μｍ以下である。
【0032】
図４に示すように、第１構造体１０Ａの一部は、第１素子構造体５０Ａと結合される。第１構造体１０Ａの別の一部は、第２素子構造体５０Ｂと結合される。第１構造体１０Ａは、例えば、カプラである。第１非線形素子５０Ｃは、例えば、カプラである。
【0033】
図１に示すように、第１構造体１０Ａは、導電層５１Ｇを含んで良い。導電層５１Ｇは、第１面８１ａに設けられる。図２（ｃ）及び図２（ｄ）に示すように、導電層５１Ｇは、第３領域１３ｓ及び第３他領域１３ｓＡを介して、第２面導電膜５２ｆと電気的に接続される。導電層５１Ｇは、固定電位に設定可能である。
【0034】
図１に示すように、第１非線形素子５０Ｃは、第１ジョセフソン接合２１及び第２ジョセフソン接合２２をさらに含んで良い。第１ジョセフソン接合２１の一端は、第１素子部分２０ａと電気的に接続される。第１ジョセフソン接合２１の他端は、第３領域１３ｓと電気的に接続される。この例では、第１ジョセフソン接合２１の他端は、導電層５１Ｇを介して第３領域１３ｓと電気的に接続される。
【0035】
第２ジョセフソン接合２２の一端は、第２素子部分２０ｂと電気的に接続される。第２ジョセフソン接合２２の他端は、第３他領域１３ｓＡと電気的に接続される。この例では、第２ジョセフソン接合２２の他端は、導電層５１Ｇを介して第３他領域１３ｓＡと電気的に接続される。
【0036】
この例では、第１ジョセフソン接合２１及び第２ジョセフソン接合２２は、第１面８１ａに設けられる。第１ジョセフソン接合２１は、例えば、２つの導電層と、２つの導電層の間に設けられた絶縁層２１ｉと、を含む。第２ジョセフソン接合２２は、例えば、２つの導電層と、２つの導電層の間に設けられた絶縁層２２ｉと、を含む。
【0037】
図４に示すように、第１領域１１ｓ及び第３領域１３ｓにより、第１キャパシタＣ１が形成される。第２領域１２ｓ及び第３他領域１３ｓＡにより、第２キャパシタＣ２が形成される。第１ジョセフソン接合２１は、第１キャパシタＣ１と並列に接続される。第２ジョセフソン接合２２は、第２キャパシタＣ２と並列に接続される。第１素子部分２０ａと第２素子部分２０ｂとの間に中間ジョセフソン接合２３が設けられる。第１素子部分２０ａと第２素子部分２０ｂとの間に、第５キャパシタＣ５が形成されても良い。
【0038】
図４に示すように、第１素子構造体５０Ａは、第１素子ジョセフソン接合５１と、第１素子キャパシタ４１と、を含む。第１素子キャパシタ４１は、第１素子ジョセフソン接合５１と並列に接続される。この並列回路が、第３キャパシタＣ３を介して、第１素子部分２０ａと結合される。第１素子構造体５０Ａは、１つの量子ビットである。
【0039】
図４に示すように、第２素子構造体５０Ｂは、第２素子ジョセフソン接合５２と、第２素子キャパシタ４２と、を含む。第２素子キャパシタ４２は、第２素子ジョセフソン接合５２と並列に接続される。この並列回路が、第４キャパシタＣ４を介して、第２素子部分２０ｂと結合される。第２素子構造体５０Ｂは、１つの量子ビットである。
【0040】
図４に示すように、実施形態に係る計算装置２１０は、第１構造体１０Ａ、第１素子構造体５０Ａ及び第２素子構造体５０Ｂを含む。
【0041】
第１構造体１０Ａは、中間ジョセフソン接合２３、第１ジョセフソン接合２１及び第２ジョセフソン接合２２を含むループ５０ｒを含む。実施形態において、ループ５０ｒ内の空間ＳＰの磁束Φが変調可能である。磁束Φの変調により、カプラ（第１構造体１０Ａ）と量子ビットとの間の結合強度が制御されて良い。
【0042】
図５及び図６は、第１実施形態に係る電子回路を例示する模式的平面図である。
図７（ａ）～図７（ｃ）は、第１実施形態に係る電子回路を例示する模式的断面図である。
図８は、第１実施形態に係る電子回路及び計算装置を例示する模式図である。
図５は、第１基体８１ｓの第１面８１ａにおける導電部材のパターンを例示している。図６は、第１基体８１ｓの第２面８１ｂにおける導電部材のパターンを例示している。図６は、透過平面図である。図７（ａ）は、図５のＡ９－Ａ１０線断面図である。図７（ｂ）は、図５のＡ１１－Ａ１２線断面図である。図７（ｃ）は、図５のＢ９－Ｂ１０線断面図である。
図７（ａ）～図７（ｃ）は、第１実施形態に係る電子回路を例示する模式的断面図である。
図８は、第１実施形態に係る電子回路及び計算装置を例示する模式図である。
図５は、第１基体８１ｓの第１面８１ａにおける導電部材のパターンを例示している。図６は、第１基体８１ｓの第２面８１ｂにおける導電部材のパターンを例示している。図６は、透過平面図である。図７（ａ）は、図５のＡ９－Ａ１０線断面図である。図７（ｂ）は、図５のＡ１１－Ａ１２線断面図である。図７（ｃ）は、図５のＢ９－Ｂ１０線断面図である。
【0043】
図５に示すように、実施形態に係る電子回路１１１において、第１構造体１０Ａは、第４導電部材１４Ｃを含む。これを除く電子回路１１１の構成は、電子回路１１０の構成と同様で良い。
【0044】
第４導電部材１４Ｃは、第４領域１４ｓを含む。図７（ｃ）に示すように、第１基体８１ｓは、第４側面ｓ４をさらに含む。第４側面ｓ４は、Ｘ－Ｙ平面と交差する。第４領域１４ｓは、第４側面ｓ４に沿って設けられる。
【0045】
図５、図６及び図７（ｃ）に示すように、この例では、第１基体８１ｓは、第１孔ｈ１、第２孔ｈ２及び第３孔ｈ３を含む。第１孔ｈ１、第２孔ｈ２及び第３孔ｈ３は、第１面８１ａ及び第２面８１ｂと繋がる。これらの孔は、第１基体８１ｓを貫く。第３側面ｓ３は、第１孔ｈ１の少なくとも一部である。第３他側面ｓＡ３は、第２孔ｈ２の少なくとも一部である。第４側面ｓ４は、第３孔ｈ３の少なくとも一部である。
【0046】
第２領域１２ｓから第１領域１１ｓへの方向を第２方向Ｄ２とする。第２方向Ｄ２は、例えばＹ軸方向である。第２方向Ｄ２おける第４領域１４ｓの位置（第４側面位置）は、第２方向Ｄ２における第１領域１１ｓの位置（第１側面位置）と、第２方向Ｄ２における第２領域１２ｓの位置（第２側面位置）と、の間にある。
【0047】
第２方向Ｄ２における第３領域１３ｓの位置（第３側面位置）は、第４側面位置と第１側面位置との間にある。第２方向Ｄ２における第３他領域１３ｓＡの位置（第３他側面位置）は、第４側面位置と第２側面位置との間にある。
【0048】
例えば、第２方向Ｄ２において、第４領域１４ｓは、第１領域１１ｓと第２領域１２ｓとの間にある。第２方向Ｄ２において、第３領域１３ｓは、第４領域１４ｓと第１領域１１ｓとの間にある。第２方向Ｄ２において、第３他領域１３ｓＡは、第４領域１４ｓと第２領域１２ｓとの間にある。
【0049】
電子回路１１１においても、第１領域１１ｓ及び第３領域１３ｓにより、第１キャパシタＣ１が形成される。第２領域１２ｓ及び第３他領域１３ｓＡにより、第２キャパシタＣ２が形成される。第３領域１３ｓと第３他領域１３ｓＡとの間に第３孔ｈ３が設けられる。これより、クロストークがより低減できる。
【0050】
第４領域１４ｓは、例えば、図８に例示する制御導電部材６１として機能する。例えば、第４領域１４ｓに供給される電流により、中間ジョセフソン接合２３、第１ジョセフソン接合２１及び第２ジョセフソン接合２２を含むループ５０ｒ内の空間ＳＰの磁束Φが変調可能である。例えば、第４領域１４ｓ（例えば、制御導電部材６１）に制御部７０が結合される。制御部７０は、第４領域１４ｓ（例えば、制御導電部材６１）に制御用の電流（例えば信号）を供給可能である。制御部７０の制御動作により、第１構造体１０Ａ（カプラ）の結合状態を制御できる。結合状態の制御は、結合強度の制御を含む。例えば、２つの量子ビットに関する制御が実施できる。
【0051】
図６に示すように、第２面８１ｂに制御導電膜１４ｆが設けられて良い。制御導電膜１４ｆは、第４領域１４ｓと電気的に接続される。制御導電膜１４ｆは、第４導電部材１４Ｃに含まれて良い。制御導電膜１４ｆを介して、制御部７０（図８参照）は、第４領域１４ｓに電流を供給して良い。
【0052】
図８に示すように、実施形態に係る計算装置２１０は、電子回路１１１及び制御部７０を含んで良い。
【0053】
図９は、第１実施形態に係る電子回路を例示する模式的平面図である。
図１０は、第１実施形態に係る電子回路の一部を例示する模式的平面図である。
図１１（ａ）及び図１１（ｂ）は、第１実施形態に係る電子回路を例示する模式的断面図である。
図１２は、第１実施形態に係る電子回路及び計算装置を例示する模式図である。
図１０は、図９の一部を例示している。図１１（ａ）は、図９のＥ１－Ｅ２線断面図である。図１１（ｂ）は、図９のＥ３－Ｅ４線断面図である。
図１０は、第１実施形態に係る電子回路の一部を例示する模式的平面図である。
図１１（ａ）及び図１１（ｂ）は、第１実施形態に係る電子回路を例示する模式的断面図である。
図１２は、第１実施形態に係る電子回路及び計算装置を例示する模式図である。
図１０は、図９の一部を例示している。図１１（ａ）は、図９のＥ１－Ｅ２線断面図である。図１１（ｂ）は、図９のＥ３－Ｅ４線断面図である。
【0054】
図９に示すように、実施形態に係る電子回路１１２は、第１構造体１０Ａに加えて、第１素子構造体５０Ａをさらに含む。これを除く電子回路１１２の構成は、電子回路１１０の構成と同様で良い。
【0055】
第１素子構造体５０Ａは、第１素子ジョセフソン接合５１と、第１素子領域４１ｓと、第１素子対向領域４１ｓＡと、を含む。第１素子領域４１ｓは、第１素子ジョセフソン接合５１と接続される。
【0056】
図１１（ａ）に示すように、第１基体８１ｓは、第１素子側面ｓ４１及び第１素子対向側面ｓＡ４１をさらに含む。第１素子側面ｓ４１及び第１素子対向側面ｓＡ４１は、Ｘ－Ｙ平面と交差する。第１素子領域４１ｓは、第１素子側面ｓ４１に沿って設けられる。第１素子対向領域４１ｓＡは、第１素子対向側面ｓＡ４１に沿って設けられる。第１素子対向領域４１ｓＡは、第３領域１３ｓと電気的に接続される。例えば、第１素子対向領域４１ｓＡは、第２面導電膜５２ｆと電気的に接続される。既に説明したように、第３領域１３ｓは、第２面導電膜５２ｆと電気的に接続される。第１素子対向領域４１ｓＡは、第２面導電膜５２ｆを介して第３領域１３ｓと電気的に接続される。第１素子対向領域４１ｓＡは、例えば、固定電位（例えば、グランド電位）に設定可能である。
【0057】
第１素子領域４１ｓは、第１導電部材１１Ｃ及び第２導電部材１２Ｃの一方と結合可能である。この例では、第１素子領域４１ｓは、第２導電部材１２Ｃと結合可能である。
【0058】
図９に示すように、この例では、電子回路１１２において、第１素子構造体５０Ａは、第１素子ジョセフソン接合５１、第１素子領域４１ｓ、第２素子領域４２ｓ、第１素子対向領域４１ｓＡ及び第２素子対向領域４２ｓＡを含む。第１素子領域４１ｓは、第１素子ジョセフソン接合５１と接続される。第２素子領域４２ｓは、第１素子ジョセフソン接合５１と接続される。第１素子構造体５０Ａは、第３素子領域４３ｓ及び第４素子領域４４ｓをさらに含んで良い。
【0059】
図１１（ａ）及び図１１（ｂ）に示すように、第１基体８１ｓは、第１素子側面ｓ４１、第２素子側面ｓ４２、第１素子対向側面ｓＡ４１、及び、第２素子対向側面ｓＡ４２を含む。第１素子側面ｓ４１、第２素子側面ｓ４２、第１素子対向側面ｓＡ４１、及び、第２素子対向側面ｓＡ４２は、Ｘ－Ｙ平面と交差する。第１素子領域４１ｓは、第１素子側面ｓ４１に沿って設けられる。第２素子領域４２ｓは、第２素子側面ｓ４２に沿って設けられる。第１素子対向領域４１ｓＡは、第１素子対向側面ｓＡ４１に沿って設けられる。第２素子対向領域４２ｓＡは、第２素子対向側面ｓＡ４２に沿って設けられる。
【0060】
複数の第１構造体（この例では、第１構造体１０Ａ、第１構造体１０Ｂ、第１構造体１０Ｃ及び第１構造体１０Ｄ）が設けられる。第１素子対向領域４１ｓＡは、複数の第１構造体の１つ（第１構造体１０Ａ）に含まれる第３領域１３ｓと電気的に接続される（図１２参照）。第２素子対向領域４２ｓＡは、複数の第１構造体の別の１つ（第１構造体１０Ｂ）に含まれる第３領域１３ｓと電気的に接続される（図１２参照）。これらの電気的な接続は、例えば、第２面導電膜５２ｆを介して行われる。
【0061】
第１素子領域４１ｓは、複数の第１構造体の１つ（例えば、第１構造体１０Ａ）に含まれる第１導電部材１１Ｃ及び第２導電部材１２Ｃの一方と結合可能である。この例では、第１素子領域４１ｓは、第１構造体１０Ａに含まれる第２導電部材１２Ｃ（第２素子部分２０ｂ）と結合可能である（図１２参照）。
【0062】
第２素子領域４２ｓは、複数の第１構造体の別の１つ（例えば、第１構造体１０Ｂ）に含まれる第１導電部材１１Ｃ及び第２導電部材１２Ｃの一方と結合可能である。この例では、第２素子領域４２ｓは、第１構造体１０Ｂに含まれる第２導電部材１２Ｃ（第２素子部分２０ｂ）と結合可能である（図１２参照）。
【0063】
例えば、複数の第１構造体（第１構造体１０Ａ及び第１構造体１０Ｂなど）の間に、第１素子構造体５０Ａが設けられる。
【0064】
第１素子領域４１ｓ及び第１素子対向領域４１ｓＡによりキャパシタ素子が形成される。第２素子領域４２ｓ及び第２素子対向領域４２ｓＡによりキャパシタ素子が形成される。第３素子領域４３ｓ及び第３素子対向領域４３ｓＡによりキャパシタ素子が形成される。第４素子領域４４ｓ及び第４素子対向領域４４ｓＡによりキャパシタ素子が形成される。
【0065】
例えば、第１基体８１ｓに第１中間孔４１ｈ、第２中間孔４２ｈ、第３中間孔４３ｈ及び第４中間孔４４ｈなどが設けられて良い。第１素子対向領域４１ｓＡは、第１中間孔４１ｈの側面に沿って設けられる。第２素子対向領域４２ｓＡは、第２中間孔４２ｈの側面に沿って設けられる。第３素子対向領域４３ｓＡは、第３中間孔４３ｈの側面に沿って設けられる。第４素子対向領域４４ｓＡは、第４中間孔４４ｈの側面に沿って設けられる。
【0066】
このように、第１基体８１ｓは、第１素子対向側面ｓＡ４１を含む第１中間孔４１ｈと、第２素子対向側面ｓＡ４２を含む第２中間孔４２ｈと、さらに含む（図１１（ａ）及び図１１（ｂ）参照）。第１中間孔４１ｈ及び第２中間孔４２ｈの少なくともいずれかの少なくとも一部は、第１素子領域４１ｓと第２素子領域４２ｓとの間に設けられる。このような孔が設けられることで、クロストークがより抑制される。例えば、第１中間孔４１ｈの少なくとも一部は、複数の構造体の１つ（第１構造体１０Ａ）の第２領域１２ｓと、複数の構造体の別の１つ（第１構造体１０Ｂ）の第２領域１２ｓと、の間に設けられる。このような孔が設けられることで、複数の構造体の１つと、複数の構造体の別の１つと、の間のクロストークが抑制される。
【0067】
図１０に示すように、第１素子構造体５０Ａにパッド部ＰＡ１が設けられて良い。パッド部ＰＡ１を介して結合（または接続）が行われて良い。図１２に示すように、実施形態に係る計算装置２１０は、電子回路１１２を含む。
【0068】
図１３は、第１実施形態に係る電子回路を例示する模式的断面図である。
図１４及び図１５は、第１実施形態に係る電子回路を例示する模式的平面図である。
図１３に示すように、実施形態に係る計算装置２１０は、第１基体８１ｓを含む電子回路１１３と、制御部７０と、第２基体８２ｓと、を含む。制御部７０は、第２基体８２ｓに設けられる。第２基体８２ｓの少なくとも一部は、第１基体８１ｓと重なる。
図１４及び図１５は、第１実施形態に係る電子回路を例示する模式的平面図である。
図１３に示すように、実施形態に係る計算装置２１０は、第１基体８１ｓを含む電子回路１１３と、制御部７０と、第２基体８２ｓと、を含む。制御部７０は、第２基体８２ｓに設けられる。第２基体８２ｓの少なくとも一部は、第１基体８１ｓと重なる。
【0069】
この例では、第２基体８２ｓは、第３面８２ｃ及び第４面８２ｄを含む。第３面８２ｃは、第４面８２ｄと第１面８１ａとの間にある。第３面８２ｃは、第１面８１ａと対向する。この例では、制御部７０は、第３面８２ｃに設けられる。実施形態において、制御部７０は、第４面８２ｄに設けられても良い。
【0070】
図１３に示すように、この例では、第１基体８１ｓの第１面８１ａに第１基体導電膜ＣＣ１が設けられる。第２基体８２ｓに、第２基体導電膜ＣＣ２が設けられる。第２基体導電膜ＣＣ２は、第１基体導電膜ＣＣ１と対向する。第２基体導電膜ＣＣ２は、第３面８２ｃに設けられる。この例では、複数の第１基体導電膜ＣＣ１、及び、複数の第２基体導電膜ＣＣ２が設けられる。複数の第２基体導電膜ＣＣ２の１つは、複数の第１基体導電膜ＣＣ１の１つと対向する。第１基体導電膜ＣＣ１は、第２基体導電膜ＣＣ２と、電磁気的に結合可能である。第１基体導電膜ＣＣ１と第２基体導電膜ＣＣ２とは、容量結合可能である。結合により交流信号が伝達される。第１基体導電膜ＣＣ１と第２基体導電膜ＣＣ２との間に空隙が設けられて良い。
【0071】
図１３に示すように、接続部材ＣＭが設けられても良い。接続部材ＣＭは、第１基体８１ｓに設けられる導電部材と、第２基体８２ｓに設けられる導電部材と、を電気的に接続する。複数の接続部材ＣＭが設けられても良い。複数の接続部材ＣＭの１つは、第１基体８１ｓに設けられる複数の導電部材の１つと、第２基体８２ｓに設けられる複数の導電部材の１つと、を電気的に接続する。
【0072】
図１４は、電子回路１１３を例示している。電子回路１１３において、パッド部ＰＡ１、ＰＡ２、ＰＢ１、ＰＢ２、ＰＢ３及びＰＢ４が設けられる。これらのパッド部の一部と、複数の第１構造体１０Ａと、が接続される。これらのパッド部の別の一部と、第１素子構造体５０Ａと、が接続される。これらのパッド部を除いて、電子回路１１３の構成は、電子回路１１２の構成と同様である。パッド部ＰＡ１、ＰＡ２、ＰＢ１、ＰＢ２、ＰＢ３及びＰＢ４は、第１基体導電膜ＣＣ１に対応する。
【0073】
図１５は、第２基体８２ｓに設けられる導電パターンを例示している。この例では、カプラ制御ラインＣＰ１、量子ビット制御ラインＣＱ１、及び、読み出し共振器ＲＯ１が設けられる。この例では、複数のカプラ制御ラインＣＰ１が設けられる。複数のカプラ制御ラインＣＰ１の１つは、パッド部ＱＢ１と電気的に接続される。複数のカプラ制御ラインＣＰ１の別の１つは、パッド部ＱＢ２と電気的に接続される。複数のカプラ制御ラインＣＰ１の別の１つは、パッド部ＱＢ３と電気的に接続される。複数のカプラ制御ラインＣＰ１の別の１つは、パッド部ＱＢ４と電気的に接続される。量子ビット制御ラインＣＱ１は、パッド部ＱＡ２と電気的に接続される。読み出し共振器ＲＯ１は、パッド部ＱＡ２と電気的に接続される。パッド部ＱＡ１、ＱＡ２、ＱＢ１、ＱＢ２、ＱＢ３及びＱＢ４は、第２基体導電膜ＣＣ２に対応する。
【0074】
パッド部ＰＡ１とパッド部ＱＡ１とが結合される。パッド部ＰＡ２とパッド部ＱＡ２とが結合される。パッド部ＰＢ１とパッド部ＱＢ１と結合される。パッド部ＰＢ２とパッド部ＱＢ２とが結合される。パッド部ＰＢ３とパッド部ＱＢ３とが結合される。パッド部ＰＢ４とパッド部ＱＢ４とが結合される。
【0075】
図１６は、第１実施形態に係る電子回路を例示する模式的平面図である。
図１７（ａ）及び図１７（ｂ）は、第１実施形態に係る電子回路を例示する模式的断面図である。
図１８は、第１実施形態に係る電子回路及び計算装置を例示する模式図である。
図１７（ａ）は、図１６のＥ５－Ｅ６線断面図である。図１７（ｂ）は、図１６のＥ７－Ｅ８線断面図である。
図１７（ａ）及び図１７（ｂ）は、第１実施形態に係る電子回路を例示する模式的断面図である。
図１８は、第１実施形態に係る電子回路及び計算装置を例示する模式図である。
図１７（ａ）は、図１６のＥ５－Ｅ６線断面図である。図１７（ｂ）は、図１６のＥ７－Ｅ８線断面図である。
【0076】
図１６に示すように、実施形態に係る電子回路１１４は、第１構造体１０Ａに加えて、第１素子構造体５０Ａ及び第２素子構造体５０Ｂを含む。電子回路１１４における第１構造体１０Ａの構成は、電子回路１１０における第１構造体１０Ａの構成と同様で良い。
【0077】
第１素子構造体５０Ａは、第１素子ジョセフソン接合５１、第１素子領域４１ｓ及び第１素子対向領域４１ｓＡを含む。第１素子領域４１ｓは、第１素子ジョセフソン接合５１と接続される。
【0078】
第２素子構造体５０Ｂは、第２素子ジョセフソン接合５２、第２素子領域４２ｓ及び第２素子対向領域４２ｓＡを含む。第２素子領域４２ｓは、第２素子ジョセフソン接合５２と接続される。
【0079】
図１７（ａ）及び図１７（ｂ）に示すように、第１基体８１ｓは、第１素子側面ｓ４１、第１素子対向側面ｓＡ４１、第２素子側面ｓ４２及び第２素子対向側面ｓＡ４２を含む。第１素子側面ｓ４１、第１素子対向側面ｓＡ４１、第２素子側面ｓ４２及び第２素子対向側面ｓＡ４２は、Ｘ－Ｙ平面と交差する。第１素子領域４１ｓは、第１素子側面ｓ４１に沿って設けられる。第１素子対向領域４１ｓＡは、第１素子対向側面ｓＡ４１に沿って設けられる。第２素子領域４２ｓは、第２素子側面ｓ４２に沿って設けられる。第２素子対向領域４２ｓＡは、第２素子対向側面ｓＡ４２に沿って設けられる。
【0080】
第１素子領域４１ｓは、第１導電部材１１Ｃ（例えば第１領域１１ｓ）と結合可能である（図１８参照）。第２素子領域４２ｓは、第２導電部材１２Ｃ（例えば第２領域１２ｓ）と結合可能である（図１８参照）。例えば、第１素子領域４１ｓ及び第１領域１１ｓにより、第３キャパシタＣ３が形成される。第２素子領域４２ｓ及び第２領域１２ｓにより、第４キャパシタＣ４が形成される。
【0081】
第１構造体１０Ａは、第１素子構造体５０Ａと結合可能である。第１構造体１０Ａは、第２素子構造体５０Ｂと結合可能である。高密度の電子回路が得られる。クロストークが抑制される。特性を向上可能な電子回路及び計算装置を提供できる。
【0082】
図１６に示すように、電子回路１１４において、別の第１構造体１０Ｘ、及び、さらに別の第１構造体１０Ｙなどが設けられて良い。
【0083】
図１９及び図２０は、第１実施形態に係る電子回路を例示する模式的平面図である。
電子回路１１４（または計算装置２１０）は、第１基体８１ｓ及び第２基体８２ｓを含んで良い。図１９は、第１基体８１ｓを例示している。図２０は、第２基体８２ｓを例示している。第２基体８２ｓは、第１基体８１ｓと重なる。
電子回路１１４（または計算装置２１０）は、第１基体８１ｓ及び第２基体８２ｓを含んで良い。図１９は、第１基体８１ｓを例示している。図２０は、第２基体８２ｓを例示している。第２基体８２ｓは、第１基体８１ｓと重なる。
【0084】
パッド部ＰＡ１、ＰＡ２、ＰＢ１、ＰＢ２、ＰＢ３及びＰＢ４が、接続部により、パッド部ＱＡ１、ＱＡ２、ＱＢ１、ＱＢ２、ＱＢ３及びＱＢ４と結合される。カプラ制御ラインＣＰ１は、カプラ制御電極ＣＰＥと電気的に接続される。量子ビット制御ラインＣＱ１は、量子ビット制御電極ＣＱＥと電気的に接続される。読み出し共振器ＲＯ１は、読み出し共振器電極ＲＯＥと電気的に接続される。
【0085】
（第２実施形態）
第２実施形態は、計算装置に係る。計算装置２１０（図１などを参照）は、実施形態に係る電子回路及び制御部７０を含む。制御部７０は、例えば、第４導電部材１４Ｃに信号を供給可能である。特性を向上可能な計算装置が提供される。
第２実施形態は、計算装置に係る。計算装置２１０（図１などを参照）は、実施形態に係る電子回路及び制御部７０を含む。制御部７０は、例えば、第４導電部材１４Ｃに信号を供給可能である。特性を向上可能な計算装置が提供される。
【0086】
実施形態は、以下の構成（技術案）を含んでも良い。
（構成１）
第１基体と、
第１構造体と、
を備え、
前記第１基体は、第１面と、第１側面、第２側面、第３側面及び第３他側面を含み、
前記第１側面、前記第２側面、前記第３側面及び前記第３他側面は、前記第１面に沿う平面と交差し、
前記第１構造体は、第１非線形素子と、第１導電部材と、第２導電部材と、第３導電部材と、を含み、
前記第１非線形素子は、第１素子部分、第２素子部分、及び、前記第１素子部分と前記第２素子部分との間に設けられた中間ジョセフソン接合と、を含み、
前記第１導電部材は、第１領域及び第１接続領域を含み、前記第１領域は、前記第１側面に沿って設けられ、前記第１接続領域の一部は前記第１領域と電気的に接続され、前記第１接続領域の別の一部は前記第１素子部分と電気的に接続され、
前記第２導電部材は、第２領域及び第２接続領域を含み、前記第２領域は、前記第２側面に沿って設けられ、前記第２接続領域の一部は前記第２領域と電気的に接続され、前記第２接続領域の別の一部は前記第２素子部分と電気的に接続され、
前記第３導電部材は、第３領域及び第３他領域を含み、前記第３領域は前記第３側面に沿って設けられ、前記第３他領域は前記第３他側面に沿って設けられ、前記第１領域から前記第３領域への方向は、前記平面に沿い、前記第２領域から前記第３他領域への方向は、前記平面に沿う、電子回路。
（構成１）
第１基体と、
第１構造体と、
を備え、
前記第１基体は、第１面と、第１側面、第２側面、第３側面及び第３他側面を含み、
前記第１側面、前記第２側面、前記第３側面及び前記第３他側面は、前記第１面に沿う平面と交差し、
前記第１構造体は、第１非線形素子と、第１導電部材と、第２導電部材と、第３導電部材と、を含み、
前記第１非線形素子は、第１素子部分、第２素子部分、及び、前記第１素子部分と前記第２素子部分との間に設けられた中間ジョセフソン接合と、を含み、
前記第１導電部材は、第１領域及び第１接続領域を含み、前記第１領域は、前記第１側面に沿って設けられ、前記第１接続領域の一部は前記第１領域と電気的に接続され、前記第１接続領域の別の一部は前記第１素子部分と電気的に接続され、
前記第２導電部材は、第２領域及び第２接続領域を含み、前記第２領域は、前記第２側面に沿って設けられ、前記第２接続領域の一部は前記第２領域と電気的に接続され、前記第２接続領域の別の一部は前記第２素子部分と電気的に接続され、
前記第３導電部材は、第３領域及び第３他領域を含み、前記第３領域は前記第３側面に沿って設けられ、前記第３他領域は前記第３他側面に沿って設けられ、前記第１領域から前記第３領域への方向は、前記平面に沿い、前記第２領域から前記第３他領域への方向は、前記平面に沿う、電子回路。
【0087】
（構成２）
前記第３領域の第１方向における第３領域長は、前記第１領域の前記第１方向における第１領域長よりも長く、
前記第１方向は、前記第１面に対して垂直であり、
前記第３他領域の前記第１方向における第３他領域長は、前記第２領域の前記第１方向における第２領域長よりも長い、構成１に記載の電子回路。
前記第３領域の第１方向における第３領域長は、前記第１領域の前記第１方向における第１領域長よりも長く、
前記第１方向は、前記第１面に対して垂直であり、
前記第３他領域の前記第１方向における第３他領域長は、前記第２領域の前記第１方向における第２領域長よりも長い、構成１に記載の電子回路。
【0088】
（構成３）
前記第３領域長は、前記第１領域長の２倍以上３５０倍以下であり、
前記第３他領域長は、前記第２領域長の２倍以上３５０倍以下である、構成２に記載の電子回路。
前記第３領域長は、前記第１領域長の２倍以上３５０倍以下であり、
前記第３他領域長は、前記第２領域長の２倍以上３５０倍以下である、構成２に記載の電子回路。
【0089】
（構成４）
前記第３領域長は、１００μｍ以上７００μｍ以下であり、
前記第１領域長は、２μｍ以上８０μｍ以下であり、
前記第３他領域長は、１００μｍ以上７００μｍ以下であり、
前記第２領域長は、２０μｍ以上８０μｍ以下である、構成２に記載の電子回路。
前記第３領域長は、１００μｍ以上７００μｍ以下であり、
前記第１領域長は、２μｍ以上８０μｍ以下であり、
前記第３他領域長は、１００μｍ以上７００μｍ以下であり、
前記第２領域長は、２０μｍ以上８０μｍ以下である、構成２に記載の電子回路。
【0090】
（構成５）
前記第１基体は、第２面をさらに含み、
前記第２面から前記第１面への方向は、前記第１方向に沿い、
前記第１基体は、前記第１側面を含む第１凹部と、前記第２側面を含む第２凹部と、を含む、構成２～４のいずれか１つに記載の電子回路。
前記第１基体は、第２面をさらに含み、
前記第２面から前記第１面への方向は、前記第１方向に沿い、
前記第１基体は、前記第１側面を含む第１凹部と、前記第２側面を含む第２凹部と、を含む、構成２～４のいずれか１つに記載の電子回路。
【0091】
（構成６）
前記第１基体は、前記第１面及び前記第２面と繋がる第１孔を含み、
前記第３側面は、前記第１孔の一部であり、
前記第３他側面は、前記第１孔の別の一部である、構成５に記載の電子回路。
前記第１基体は、前記第１面及び前記第２面と繋がる第１孔を含み、
前記第３側面は、前記第１孔の一部であり、
前記第３他側面は、前記第１孔の別の一部である、構成５に記載の電子回路。
【0092】
（構成７）
前記第１構造体は、前記第２面に沿って設けられた第２面導電膜をさらに含み、
前記第３導電部材は、前記第２面導電膜に電気的に接続された、構成５または６に記載の電子回路。
前記第１構造体は、前記第２面に沿って設けられた第２面導電膜をさらに含み、
前記第３導電部材は、前記第２面導電膜に電気的に接続された、構成５または６に記載の電子回路。
【0093】
（構成８）
前記第１領域及び前記第３領域により第１キャパシタが形成され、
前記第２領域及び前記第３他領域により第２キャパシタが形成され、
前記第３導電部材は、固定電位に設定可能である、構成１～７のいずれか１つに記載の電子回路。
前記第１領域及び前記第３領域により第１キャパシタが形成され、
前記第２領域及び前記第３他領域により第２キャパシタが形成され、
前記第３導電部材は、固定電位に設定可能である、構成１～７のいずれか１つに記載の電子回路。
【0094】
（構成９）
前記第１非線形素子は、第１ジョセフソン接合及び第２ジョセフソン接合をさらに含み、
前記第１ジョセフソン接合の一端は、前記第１素子部分と電気的に接続され、
前記第１ジョセフソン接合の他端は、前記第３領域と電気的に接続され、
前記第２ジョセフソン接合の一端は、前記第２素子部分と電気的に接続され、
前記第２ジョセフソン接合の他端は、前記第３他領域と電気的に接続された、構成１～８のいずれか１つに記載の電子回路。
前記第１非線形素子は、第１ジョセフソン接合及び第２ジョセフソン接合をさらに含み、
前記第１ジョセフソン接合の一端は、前記第１素子部分と電気的に接続され、
前記第１ジョセフソン接合の他端は、前記第３領域と電気的に接続され、
前記第２ジョセフソン接合の一端は、前記第２素子部分と電気的に接続され、
前記第２ジョセフソン接合の他端は、前記第３他領域と電気的に接続された、構成１～８のいずれか１つに記載の電子回路。
【0095】
（構成１０）
前記第１ジョセフソン接合及び前記第２ジョセフソン接合は、前記第１面に設けられた、構成９に記載の電子回路。
前記第１ジョセフソン接合及び前記第２ジョセフソン接合は、前記第１面に設けられた、構成９に記載の電子回路。
【0096】
（構成１１）
前記第１構造体は、第４領域を含む第４導電部材をさらに含み、
前記第１基体は、第４側面をさらに含み、
前記第４側面は、前記平面と交差し、
前記第４領域は、前記第４側面に沿って設けられた、構成１に記載の電子回路。
前記第１構造体は、第４領域を含む第４導電部材をさらに含み、
前記第１基体は、第４側面をさらに含み、
前記第４側面は、前記平面と交差し、
前記第４領域は、前記第４側面に沿って設けられた、構成１に記載の電子回路。
【0097】
（構成１２）
前記第２領域から前記第１領域への第２方向における前記第４領域の第４側面位置は、前記第２方向における前記第１領域の第１側面位置と、前記第２方向における前記第２領域の第２側面位置と、の間にあり、
前記第２方向における前記第３領域の第３側面位置は、前記第４側面位置と前記第１側面位置との間にあり、
前記第２方向における前記第３他領域の第３他側面位置は、前記第４側面位置と前記第２側面位置との間にある、構成１１に記載の電子回路。
前記第２領域から前記第１領域への第２方向における前記第４領域の第４側面位置は、前記第２方向における前記第１領域の第１側面位置と、前記第２方向における前記第２領域の第２側面位置と、の間にあり、
前記第２方向における前記第３領域の第３側面位置は、前記第４側面位置と前記第１側面位置との間にあり、
前記第２方向における前記第３他領域の第３他側面位置は、前記第４側面位置と前記第２側面位置との間にある、構成１１に記載の電子回路。
【0098】
（構成１３）
前記第１基体は、第２面をさらにさらに含み、
前記第１基体は、前記第１側面を含む第１凹部と、前記第２側面を含む第２凹部と、を含み、
前記第１基体は、第１孔、第２孔及び第３孔を含み、
前記第１孔、前記第２孔及び前記第３孔は、前記第１面及び前記第２面と繋がり、
前記第３側面は、前記第１孔の少なくとも一部であり、
前記第３他側面は、前記第２孔の少なくとも一部であり、
前記第４側面は、前記第３孔の少なくとも一部である、構成１１または１２に記載の電子回路。
前記第１基体は、第２面をさらにさらに含み、
前記第１基体は、前記第１側面を含む第１凹部と、前記第２側面を含む第２凹部と、を含み、
前記第１基体は、第１孔、第２孔及び第３孔を含み、
前記第１孔、前記第２孔及び前記第３孔は、前記第１面及び前記第２面と繋がり、
前記第３側面は、前記第１孔の少なくとも一部であり、
前記第３他側面は、前記第２孔の少なくとも一部であり、
前記第４側面は、前記第３孔の少なくとも一部である、構成１１または１２に記載の電子回路。
【0099】
（構成１４）
前記第１非線形素子は、第１ジョセフソン接合及び第２ジョセフソン接合をさらに含み、
前記第１ジョセフソン接合の一端は、前記第１素子部分と電気的に接続され、
前記第１ジョセフソン接合の他端は、前記第３領域と電気的に接続され、
前記第２ジョセフソン接合の一端は、前記第２素子部分と電気的に接続され、
前記第２ジョセフソン接合の他端は、前記第３他領域と電気的に接続され、
前記第４領域に供給される電流により、前記中間ジョセフソン接合、前記第１ジョセフソン接合及び前記第２ジョセフソン接合を含むループ内の空間の磁束が変調可能である、構成１１～１３のいずれか１つに記載の電子回路。
前記第１非線形素子は、第１ジョセフソン接合及び第２ジョセフソン接合をさらに含み、
前記第１ジョセフソン接合の一端は、前記第１素子部分と電気的に接続され、
前記第１ジョセフソン接合の他端は、前記第３領域と電気的に接続され、
前記第２ジョセフソン接合の一端は、前記第２素子部分と電気的に接続され、
前記第２ジョセフソン接合の他端は、前記第３他領域と電気的に接続され、
前記第４領域に供給される電流により、前記中間ジョセフソン接合、前記第１ジョセフソン接合及び前記第２ジョセフソン接合を含むループ内の空間の磁束が変調可能である、構成１１～１３のいずれか１つに記載の電子回路。
【0100】
（構成１５）
第１素子構造体をさらに備え、
前記第１素子構造体は、
第１素子ジョセフソン接合と、
前記第１素子ジョセフソン接合と接続された第１素子領域と、
第１素子対向領域と、
を含み、
前記第１基体は、第１素子側面及び第１素子対向側面をさらに含み、
前記第１素子側面及び前記第１素子対向側面は、前記平面と交差し、
前記第１素子領域は、前記第１素子側面に沿って設けられ、
前記第１素子対向領域は、前記第１素子対向側面に沿って設けられ、
前記第１素子対向領域は、前記第３領域と電気的に接続され、
前記第１素子領域は、前記第１導電部材及び前記第２導電部材の一方と結合可能である、構成１～１４のいずれか１つに記載の電子回路。
第１素子構造体をさらに備え、
前記第１素子構造体は、
第１素子ジョセフソン接合と、
前記第１素子ジョセフソン接合と接続された第１素子領域と、
第１素子対向領域と、
を含み、
前記第１基体は、第１素子側面及び第１素子対向側面をさらに含み、
前記第１素子側面及び前記第１素子対向側面は、前記平面と交差し、
前記第１素子領域は、前記第１素子側面に沿って設けられ、
前記第１素子対向領域は、前記第１素子対向側面に沿って設けられ、
前記第１素子対向領域は、前記第３領域と電気的に接続され、
前記第１素子領域は、前記第１導電部材及び前記第２導電部材の一方と結合可能である、構成１～１４のいずれか１つに記載の電子回路。
【0101】
（構成１６）
第１素子構造体をさらに備え、
前記第１素子構造体は、
第１素子ジョセフソン接合と、
前記第１素子ジョセフソン接合と接続された第１素子領域と、
前記第１素子ジョセフソン接合と接続された第２素子領域と、
第１素子対向領域と、
第２素子対向領域と、
を含み、
前記第１基体は、第１素子側面、第２素子側面、第１素子対向側面、及び、第２素子対向側面をさらに含み、
前記第１素子側面、前記第２素子側面、前記第１素子対向側面、及び、前記第２素子対向側面は、前記平面と交差し、
前記第１素子領域は、前記第１素子側面に沿って設けられ、
前記第２素子領域は、前記第２素子側面に沿って設けられ、
前記第１素子対向領域は、前記第１素子対向側面に沿って設けられ、
前記第２素子対向領域は、前記第２素子対向側面に沿って設けられ、
複数の前記第１構造体が設けられ、
前記第１素子対向領域は、前記複数の第１構造体の１つに含まれる前記第３領域と電気的に接続され、
前記第２素子対向領域は、前記複数の第１構造体の別の１つに含まれる前記第３領域と電気的に接続され、
前記第１素子領域は、前記複数の第１構造体の１つに含まれる前記第１導電部材及び前記第２導電部材の一方と結合可能であり、
前記第２素子領域は、前記複数の第１構造体の前記別の１つに含まれる前記第１導電部材及び前記第２導電部材の一方と結合可能である、構成１～１４のいずれか１つに記載の電子回路。
第１素子構造体をさらに備え、
前記第１素子構造体は、
第１素子ジョセフソン接合と、
前記第１素子ジョセフソン接合と接続された第１素子領域と、
前記第１素子ジョセフソン接合と接続された第２素子領域と、
第１素子対向領域と、
第２素子対向領域と、
を含み、
前記第１基体は、第１素子側面、第２素子側面、第１素子対向側面、及び、第２素子対向側面をさらに含み、
前記第１素子側面、前記第２素子側面、前記第１素子対向側面、及び、前記第２素子対向側面は、前記平面と交差し、
前記第１素子領域は、前記第１素子側面に沿って設けられ、
前記第２素子領域は、前記第２素子側面に沿って設けられ、
前記第１素子対向領域は、前記第１素子対向側面に沿って設けられ、
前記第２素子対向領域は、前記第２素子対向側面に沿って設けられ、
複数の前記第１構造体が設けられ、
前記第１素子対向領域は、前記複数の第１構造体の１つに含まれる前記第３領域と電気的に接続され、
前記第２素子対向領域は、前記複数の第１構造体の別の１つに含まれる前記第３領域と電気的に接続され、
前記第１素子領域は、前記複数の第１構造体の１つに含まれる前記第１導電部材及び前記第２導電部材の一方と結合可能であり、
前記第２素子領域は、前記複数の第１構造体の前記別の１つに含まれる前記第１導電部材及び前記第２導電部材の一方と結合可能である、構成１～１４のいずれか１つに記載の電子回路。
【0102】
（構成１７）
前記第１基体は、前記第１素子対向側面を含む第１中間孔と、前記第２素子対向側面を含む第２中間孔と、さらに含み、
前記第１中間孔及び前記第２中間孔の少なくともいずれかの少なくとも一部は、前記第１素子領域と前記第２素子領域との間に設けられた、構成１６に記載の電子回路。
前記第１基体は、前記第１素子対向側面を含む第１中間孔と、前記第２素子対向側面を含む第２中間孔と、さらに含み、
前記第１中間孔及び前記第２中間孔の少なくともいずれかの少なくとも一部は、前記第１素子領域と前記第２素子領域との間に設けられた、構成１６に記載の電子回路。
【0103】
（構成１８）
第１素子構造体と、
第２素子構造体と、
をさらに備え、
前記第１素子構造体は、
第１素子ジョセフソン接合と、
前記第１素子ジョセフソン接合と接続された第１素子領域と、
第１素子対向領域と、
を含み、
前記第２素子構造体は、
第２素子ジョセフソン接合と、
前記第２素子ジョセフソン接合と接続された第２素子領域と、
第２素子対向領域と、
を含み、
前記第１基体は、第１素子側面、第１素子対向側面、第２素子側面及び第２素子対向側面をさらに含み、
前記第１素子側面、前記第１素子対向側面、前記第２素子側面及び前記第２素子対向側面は、前記平面と交差し、
前記第１素子領域は、前記第１素子側面に沿って設けられ、
前記第１素子対向領域は、前記第１素子対向側面に沿って設けられ、
前記第２素子領域は、前記第２素子側面に沿って設けられ、
前記第２素子対向領域は、前記第２素子対向側面に沿って設けられ、
前記第１素子領域は、前記第１導電部材と結合可能であり、
前記第２素子領域は、前記第２導電部材と結合可能である、構成１～１４のいずれか１つに記載の電子回路。
第１素子構造体と、
第２素子構造体と、
をさらに備え、
前記第１素子構造体は、
第１素子ジョセフソン接合と、
前記第１素子ジョセフソン接合と接続された第１素子領域と、
第１素子対向領域と、
を含み、
前記第２素子構造体は、
第２素子ジョセフソン接合と、
前記第２素子ジョセフソン接合と接続された第２素子領域と、
第２素子対向領域と、
を含み、
前記第１基体は、第１素子側面、第１素子対向側面、第２素子側面及び第２素子対向側面をさらに含み、
前記第１素子側面、前記第１素子対向側面、前記第２素子側面及び前記第２素子対向側面は、前記平面と交差し、
前記第１素子領域は、前記第１素子側面に沿って設けられ、
前記第１素子対向領域は、前記第１素子対向側面に沿って設けられ、
前記第２素子領域は、前記第２素子側面に沿って設けられ、
前記第２素子対向領域は、前記第２素子対向側面に沿って設けられ、
前記第１素子領域は、前記第１導電部材と結合可能であり、
前記第２素子領域は、前記第２導電部材と結合可能である、構成１～１４のいずれか１つに記載の電子回路。
【0104】
（構成１９）
構成１～１８のいずれか１つに記載の電子回路と、
第２基体と、
前記第２基体に設けられた制御部と、
を備え、
前記第２基体の少なくとも一部は、前記第１基体と重なる、計算装置。
構成１～１８のいずれか１つに記載の電子回路と、
第２基体と、
前記第２基体に設けられた制御部と、
を備え、
前記第２基体の少なくとも一部は、前記第１基体と重なる、計算装置。
【0105】
（構成２０）
構成１１に記載の電子回路と、
制御部と、
を備え、
前記制御部は、前記第４導電部材に信号を供給可能である、計算装置。
構成１１に記載の電子回路と、
制御部と、
を備え、
前記制御部は、前記第４導電部材に信号を供給可能である、計算装置。
【0106】
実施形態によれば、特性を向上可能な電子回路及び計算装置が提供できる。
【0107】
以上、例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの例に限定されるものではない。例えば、電子回路または計算装置に含まれる非線形素子、ジョセフソン接合、基体、導電部材及び制御部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
【0108】
各例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【0109】
本発明の実施の形態として上述した電子回路及び計算装置を基にして、当業者が適宜設計変更して実施し得る全ての電子回路及び計算装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【0110】
本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【0111】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0112】
１０Ａ～１０Ｄ、１０Ｘ、１０Ｙ：第１構造体、 １１Ｃ～１４Ｃ：第１～第４導電部材、 １１ｃ、１２ｃ：第１、第２接続領域、 １１ｄ、１２ｄ：第１、第２凹部、 １１ｓ～１４ｓ：第１～第４領域、 １１ｓＬ、１２ｓＬ：第１、第２領域長、 １３ｓＡ：第３他領域、 １３ｓＡＬ：第３他領域長、 １３ｓＬ：第３領域長、 １４ｆ：制御導電膜、 ２０ａ、２０ｂ：第１、第２素子部分、 ２１、２２：第１、第２ジョセフソン接合、 ２３：中間ジョセフソン接合、 ２１ｉ～２３ｉ：絶縁層、 ４１、４２：第１、第２素子キャパシタ、 ４１ｈ～４４ｈ：第１～第４中間孔、 ４１ｓ～４４ｓ：第１～第４素子領域、 ４１ｓＡ～４４ｓＡ：第１～第４素子対向領域、 ５０Ａ、５０Ｂ：第１、第２素子構造体、 ５０Ｃ：第１非線形素子、 ５０ｒ：ループ、 ５１、５２：第１、第２素子ジョセフソン接合、 ５１Ｇ：導電層、 ５２ｆ：第２面導電膜、 ６１：制御導電部材、 ７０：制御部、 ８１ａ、８１ｂ：第１、第２面、 ８１ｓ、８２ｓ：第１、第２基体、 ８２ｃ、８２ｄ：第３、第４面、 １１０～１１４：電子回路、 ２１０：計算装置、 Ｃ１～Ｃ５：第１～第５キャパシタ、 ＣＣ１、ＣＣ２：第１基体導電膜、第２基体導電膜、 ＣＭ：接続部材、 ＣＰ１：カプラ制御ライン、 ＣＰＥ：カプラ制御電極、 ＣＱ１：量子ビット制御ライン、 ＣＱＥ：量子ビット制御電極、 Ｄ１、Ｄ２：第１、第２方向、 ＰＡ１、ＰＡ２、ＰＢ１～ＰＢ４、ＱＡ１、ＱＡ２、ＱＢ１～ＱＢ４：パッド部、 ＲＯ１：読み出し共振器、 ＲＯＥ：読み出し共振器電極、 ＳＰ：空間、 ｈ１～ｈ３：第１～第３孔、 ｓ１～ｓ４：第１～第４側面、 ｓ４１、ｓ４２：第１、第２素子側面、 ｓＡ３：第３他側面、 ｓＡ４１、ｓＡ４２：第１、第２素子対向側面
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】