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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024165802
(43)【公開日】2024-11-28
(54)【発明の名称】逐次比較型ＡＤ変換回路
(51)【国際特許分類】
H03M 1/10 20060101AFI20241121BHJP
H03M 1/46 20060101ALI20241121BHJP
【ＦＩ】
H03M1/10 A
H03M1/46
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2023082300
(22)【出願日】2023-05-18
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】橋上 護
(72)【発明者】
【氏名】齊藤 弘治
【テーマコード（参考）】
5J022
【Ｆターム（参考）】
5J022AA02
5J022AB04
5J022BA01
5J022CB03
5J022CF01
5J022CF07
5J022CG01
(57)【要約】
【課題】ＡＤ変換の精度向上を図る。
【解決手段】逐次比較型ＡＤ変換回路（１Ａ）は、アナログ入力信号に応じた第１電圧（Ｖ１）又は第１電圧との対比に供される第２電圧（Ｖ２）を補正する補正回路（３０）と、補正を通じて得られる２つの比較入力電圧を比較することで比較結果信号を生成するコンパレータ（４０）と、比較結果信号に基づき、デジタル出力信号の最上位ビットから最下位ビットに向けてバイナリサーチによりデジタル出力信号の値をビットごとに決定する制御回路（５０）と、を備える。制御回路は、逐次比較期間において、デジタル出力信号のビットごとに補正回路での補正量を設定する。
【選択図】図１
【解決手段】逐次比較型ＡＤ変換回路（１Ａ）は、アナログ入力信号に応じた第１電圧（Ｖ１）又は第１電圧との対比に供される第２電圧（Ｖ２）を補正する補正回路（３０）と、補正を通じて得られる２つの比較入力電圧を比較することで比較結果信号を生成するコンパレータ（４０）と、比較結果信号に基づき、デジタル出力信号の最上位ビットから最下位ビットに向けてバイナリサーチによりデジタル出力信号の値をビットごとに決定する制御回路（５０）と、を備える。制御回路は、逐次比較期間において、デジタル出力信号のビットごとに補正回路での補正量を設定する。
【選択図】図１
【特許請求の範囲】
【請求項1】
アナログ入力信号をデジタル出力信号に変換するよう構成された逐次比較型ＡＤ変換回路であって、
前記アナログ入力信号に応じた第１電圧を生成するよう構成された第１電圧生成回路と、
前記第１電圧との対比に供される第２電圧を生成するよう構成された第２電圧生成回路と、
バイナリサーチが行われる逐次比較期間において前記第１電圧又は前記第２電圧を補正するよう構成された補正回路と、
前記補正回路での補正を通じて得られる２つの比較入力電圧を受け、前記２つの比較入力電圧を比較することで比較結果信号を生成するよう構成されたコンパレータと、
前記比較結果信号に基づき、前記デジタル出力信号の最上位ビットから最下位ビットに向けてバイナリサーチにより前記デジタル出力信号の値をビットごとに決定するよう構成された制御回路と、を備え、
前記制御回路は、前記逐次比較期間において、前記デジタル出力信号のビットごとに前記補正回路での補正量を設定する
、逐次比較型ＡＤ変換回路。
前記アナログ入力信号に応じた第１電圧を生成するよう構成された第１電圧生成回路と、
前記第１電圧との対比に供される第２電圧を生成するよう構成された第２電圧生成回路と、
バイナリサーチが行われる逐次比較期間において前記第１電圧又は前記第２電圧を補正するよう構成された補正回路と、
前記補正回路での補正を通じて得られる２つの比較入力電圧を受け、前記２つの比較入力電圧を比較することで比較結果信号を生成するよう構成されたコンパレータと、
前記比較結果信号に基づき、前記デジタル出力信号の最上位ビットから最下位ビットに向けてバイナリサーチにより前記デジタル出力信号の値をビットごとに決定するよう構成された制御回路と、を備え、
前記制御回路は、前記逐次比較期間において、前記デジタル出力信号のビットごとに前記補正回路での補正量を設定する
、逐次比較型ＡＤ変換回路。
【請求項2】
前記第１電圧生成回路は、キャパシタアレイ及び前記キャパシタアレイに接続されるスイッチアレイを有し、サンプリング期間にて前記アナログ入力信号が加わる配線を前記スイッチアレイを介して前記キャパシタアレイに接続することで前記アナログ入力信号に応じた電荷を前記キャパシタアレイ中の各キャパシタに蓄積させ、前記サンプリング期間後の前記逐次比較期間において所定の電源電圧又はグランド電圧を前記スイッチアレイを介し前記キャパシタアレイ中の各キャパシタに供給した状態で前記キャパシタアレイの蓄積電荷に基づき前記第１電圧を生成し、
前記制御回路は、前記逐次比較期間において、前記比較結果信号に応じて前記スイッチアレイの状態を制御しつつ前記比較結果信号に基づき前記デジタル出力信号の値をビットごとに決定する
、請求項１に記載の逐次比較型ＡＤ変換回路。
前記制御回路は、前記逐次比較期間において、前記比較結果信号に応じて前記スイッチアレイの状態を制御しつつ前記比較結果信号に基づき前記デジタル出力信号の値をビットごとに決定する
、請求項１に記載の逐次比較型ＡＤ変換回路。
【請求項3】
前記第２電圧生成回路は、予め定められた基準電圧を前記第２電圧として生成するよう構成された基準電圧源である
、請求項２に記載の逐次比較型ＡＤ変換回路。
、請求項２に記載の逐次比較型ＡＤ変換回路。
【請求項4】
前記第２電圧生成回路は、供給されたデジタル信号をアナログ信号に変換することで前記第２電圧を生成するよう構成されたＤＡ変換回路である
、請求項２に記載の逐次比較型ＡＤ変換回路。
、請求項２に記載の逐次比較型ＡＤ変換回路。
【請求項5】
前記アナログ入力信号は第１アナログ入力信号及び第２アナログ入力信号間の差信号であり、
前記第１電圧生成回路は、第１キャパシタアレイ及び前記第１キャパシタアレイに接続される第１スイッチアレイを有し、サンプリング期間にて前記第１アナログ入力信号が加わる配線を前記第１スイッチアレイを介して前記第１キャパシタアレイに接続することで前記第１アナログ入力信号に応じた電荷を前記第１キャパシタアレイ中の各キャパシタに蓄積させ、前記サンプリング期間後の前記逐次比較期間において所定の電源電圧又はグランド電圧を前記第１スイッチアレイを介し前記第１キャパシタアレイ中の各キャパシタに供給した状態で前記第１キャパシタアレイの蓄積電荷に基づき前記第１電圧を生成し、
前記第２電圧生成回路は、第２キャパシタアレイ及び前記第２キャパシタアレイに接続される第２スイッチアレイを有し、前記サンプリング期間にて前記第２アナログ入力信号が加わる配線を前記第２スイッチアレイを介して前記第２キャパシタアレイに接続することで前記第２アナログ入力信号に応じた電荷を前記第２キャパシタアレイ中の各キャパシタに蓄積させ、前記逐次比較期間において前記電源電圧又は前記グランド電圧を前記第２スイッチアレイを介し前記第２キャパシタアレイ中の各キャパシタに供給した状態で前記第２キャパシタアレイの蓄積電荷に基づき前記第２電圧を生成し、
前記制御回路は、前記逐次比較期間において、前記比較結果信号に応じて前記第１スイッチアレイ及び前記第２スイッチアレイの各状態を制御しつつ前記比較結果信号に基づき前記デジタル出力信号の値をビットごとに決定する
、請求項１に記載の逐次比較型ＡＤ変換回路。
前記第１電圧生成回路は、第１キャパシタアレイ及び前記第１キャパシタアレイに接続される第１スイッチアレイを有し、サンプリング期間にて前記第１アナログ入力信号が加わる配線を前記第１スイッチアレイを介して前記第１キャパシタアレイに接続することで前記第１アナログ入力信号に応じた電荷を前記第１キャパシタアレイ中の各キャパシタに蓄積させ、前記サンプリング期間後の前記逐次比較期間において所定の電源電圧又はグランド電圧を前記第１スイッチアレイを介し前記第１キャパシタアレイ中の各キャパシタに供給した状態で前記第１キャパシタアレイの蓄積電荷に基づき前記第１電圧を生成し、
前記第２電圧生成回路は、第２キャパシタアレイ及び前記第２キャパシタアレイに接続される第２スイッチアレイを有し、前記サンプリング期間にて前記第２アナログ入力信号が加わる配線を前記第２スイッチアレイを介して前記第２キャパシタアレイに接続することで前記第２アナログ入力信号に応じた電荷を前記第２キャパシタアレイ中の各キャパシタに蓄積させ、前記逐次比較期間において前記電源電圧又は前記グランド電圧を前記第２スイッチアレイを介し前記第２キャパシタアレイ中の各キャパシタに供給した状態で前記第２キャパシタアレイの蓄積電荷に基づき前記第２電圧を生成し、
前記制御回路は、前記逐次比較期間において、前記比較結果信号に応じて前記第１スイッチアレイ及び前記第２スイッチアレイの各状態を制御しつつ前記比較結果信号に基づき前記デジタル出力信号の値をビットごとに決定する
、請求項１に記載の逐次比較型ＡＤ変換回路。
【請求項6】
前記第１電圧生成回路は、前記アナログ入力信号をサンプリングして保持することで前記第１電圧を生成し、
前記第２電圧生成回路は、前記制御回路からのデジタルの制御信号をアナログ信号に変換することで前記第２電圧を生成し、
前記制御回路は、前記逐次比較期間において、前記比較結果信号に応じた前記制御信号を前記第２電圧生成回路に出力しつつ前記比較結果信号に基づき前記デジタル出力信号の値をビットごとに決定する
、請求項１に記載の逐次比較型ＡＤ変換回路。
前記第２電圧生成回路は、前記制御回路からのデジタルの制御信号をアナログ信号に変換することで前記第２電圧を生成し、
前記制御回路は、前記逐次比較期間において、前記比較結果信号に応じた前記制御信号を前記第２電圧生成回路に出力しつつ前記比較結果信号に基づき前記デジタル出力信号の値をビットごとに決定する
、請求項１に記載の逐次比較型ＡＤ変換回路。
【請求項7】
前記２つの比較入力電圧は、前記補正回路による補正後の前記第１電圧と、前記第２電圧生成回路にて生成された前記第２電圧である
、請求項１～６の何れかに記載の逐次比較型ＡＤ変換回路。
、請求項１～６の何れかに記載の逐次比較型ＡＤ変換回路。
【請求項8】
前記２つの比較入力電圧は、前記第１電圧生成回路にて生成された前記第１電圧と、前記補正回路による補正後の前記第２電圧である
、請求項１～６の何れかに記載の逐次比較型ＡＤ変換回路。
、請求項１～６の何れかに記載の逐次比較型ＡＤ変換回路。
【請求項9】
前記第１電圧生成回路は比較配線に前記第１電圧を発生させ、
前記補正回路は、前記比較配線に接続された第１端を有する補正用キャパシタ及び前記補正用キャパシタの第２端に対し前記電源電圧又は前記グランド電圧を与える補正用スイッチを有する補正単位回路を複数備え、前記逐次比較期間において複数の補正単位回路を用い前記デジタル出力信号のビットごとに前記第１電圧を補正する
、請求項２に記載の逐次比較型ＡＤ変換回路。
前記補正回路は、前記比較配線に接続された第１端を有する補正用キャパシタ及び前記補正用キャパシタの第２端に対し前記電源電圧又は前記グランド電圧を与える補正用スイッチを有する補正単位回路を複数備え、前記逐次比較期間において複数の補正単位回路を用い前記デジタル出力信号のビットごとに前記第１電圧を補正する
、請求項２に記載の逐次比較型ＡＤ変換回路。
【請求項10】
前記補正回路は、前記サンプリング期間にて複数の補正用スイッチの状態を基準状態に設定し、その後、前記逐次比較期間において前記複数の補正用スイッチの状態を前記基準状態から変更することで前記第１電圧を補正する
、請求項９に記載の逐次比較型ＡＤ変換回路。
、請求項９に記載の逐次比較型ＡＤ変換回路。
【請求項11】
前記第１電圧生成回路は比較配線に前記第１電圧を発生させ、
前記補正回路は、前記比較配線に接続された第１端を有する補正用キャパシタ及び前記補正用キャパシタの第２端に対し前記電源電圧又は前記グランド電圧を与える補正用スイッチを有する補正単位回路を複数備え、前記逐次比較期間において複数の補正単位回路を用い前記デジタル出力信号のビットごとに前記第１電圧を補正する
、請求項５に記載の逐次比較型ＡＤ変換回路。
前記補正回路は、前記比較配線に接続された第１端を有する補正用キャパシタ及び前記補正用キャパシタの第２端に対し前記電源電圧又は前記グランド電圧を与える補正用スイッチを有する補正単位回路を複数備え、前記逐次比較期間において複数の補正単位回路を用い前記デジタル出力信号のビットごとに前記第１電圧を補正する
、請求項５に記載の逐次比較型ＡＤ変換回路。
【請求項12】
前記補正回路は、前記サンプリング期間にて複数の補正用スイッチの状態を基準状態に設定し、その後、前記逐次比較期間において前記複数の補正用スイッチの状態を前記基準状態から変更することで前記第１電圧を補正する
、請求項１１に記載の逐次比較型ＡＤ変換回路。
、請求項１１に記載の逐次比較型ＡＤ変換回路。
【請求項13】
前記第２電圧生成回路は比較配線に前記第２電圧を発生させ、
前記補正回路は、前記比較配線に接続された第１端を有する補正用キャパシタ及び前記補正用キャパシタの第２端に対し前記電源電圧又は前記グランド電圧を与える補正用スイッチを有する補正単位回路を複数備え、前記逐次比較期間において複数の補正単位回路を用い前記デジタル出力信号のビットごとに前記第２電圧を補正する
、請求項５に記載の逐次比較型ＡＤ変換回路。
前記補正回路は、前記比較配線に接続された第１端を有する補正用キャパシタ及び前記補正用キャパシタの第２端に対し前記電源電圧又は前記グランド電圧を与える補正用スイッチを有する補正単位回路を複数備え、前記逐次比較期間において複数の補正単位回路を用い前記デジタル出力信号のビットごとに前記第２電圧を補正する
、請求項５に記載の逐次比較型ＡＤ変換回路。
【請求項14】
前記補正回路は、前記サンプリング期間にて複数の補正用スイッチの状態を基準状態に設定し、その後、前記逐次比較期間において前記複数の補正用スイッチの状態を前記基準状態から変更することで前記第２電圧を補正する
、請求項１３に記載の逐次比較型ＡＤ変換回路。
、請求項１３に記載の逐次比較型ＡＤ変換回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、逐次比較型ＡＤ変換回路に関する。
【背景技術】
【0002】
ＡＤ変換回路の一種として、バイナリサーチを利用してＡＤ変換を行う逐次比較型ＡＤ変換回路がある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－８０２９２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
逐次比較型ＡＤ変換回路においてＡＤ変換の精度向上は重要である。
【0005】
本開示は、ＡＤ変換の精度向上（例えば直線性の向上）に寄与する逐次比較型ＡＤ変換回路を提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示に係る逐次比較型ＡＤ変換回路は、アナログ入力信号をデジタル出力信号に変換するよう構成された逐次比較型ＡＤ変換回路であって、前記アナログ入力信号に応じた第１電圧を生成するよう構成された第１電圧生成回路と、前記第１電圧との対比に供される第２電圧を生成するよう構成された第２電圧生成回路と、バイナリサーチが行われる逐次比較期間において前記第１電圧又は前記第２電圧を補正するよう構成された補正回路と、前記補正回路での補正を通じて得られる２つの比較入力電圧を受け、前記２つの比較入力電圧を比較することで比較結果信号を生成するよう構成されたコンパレータと、前記比較結果信号に基づき、前記デジタル出力信号の最上位ビットから最下位ビットに向けてバイナリサーチにより前記デジタル出力信号の値をビットごとに決定するよう構成された制御回路と、を備え、前記制御回路は、前記逐次比較期間において、前記デジタル出力信号のビットごとに前記補正回路での補正量を設定する。
【発明の効果】
【0007】
本開示によれば、ＡＤ変換の精度向上（例えば直線性の向上）に寄与する逐次比較型ＡＤ変換回路を提供することが可能となる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。例えば、後述の“ＷＲ１”によって参照される比較配線は（図１参照）、比較配線ＷＲ１と表記されることもあるし、配線ＷＲ１と略記されることもあり得るが、それらは全て同じものを指す。本明細書において、任意の回路素子、配線、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。
【0010】
＜＜第１実施形態＞＞
本開示の第１実施形態を説明する。図１に本開示の第１実施形態に係るＡＤコンバータ１Ａの全体構成を示す。ＡＤコンバータ１Ａは逐次比較型Ａ／Ｄ変換回路である。ＡＤコンバータ１Ａに対してアナログ入力信号Ａｉｎが入力される。ＡＤコンバータ１Ａはアナログ入力信号Ａｉｎに対するＡＤ変換動作を行う。アナログ入力信号Ａｉｎに対するＡＤ変換動作では、アナログ入力信号Ａｉｎをバイナリサーチによってデジタル信号に変換し、得られたデジタル信号をデジタル出力信号Ｄｏｕｔとして出力する。
本開示の第１実施形態を説明する。図１に本開示の第１実施形態に係るＡＤコンバータ１Ａの全体構成を示す。ＡＤコンバータ１Ａは逐次比較型Ａ／Ｄ変換回路である。ＡＤコンバータ１Ａに対してアナログ入力信号Ａｉｎが入力される。ＡＤコンバータ１Ａはアナログ入力信号Ａｉｎに対するＡＤ変換動作を行う。アナログ入力信号Ａｉｎに対するＡＤ変換動作では、アナログ入力信号Ａｉｎをバイナリサーチによってデジタル信号に変換し、得られたデジタル信号をデジタル出力信号Ｄｏｕｔとして出力する。
【0011】
デジタル出力信号ＤｏｕｔはＮビットのデジタル信号である。即ち、デジタル出力信号Ｄｏｕｔは、第１番目のビットから第Ｎ番目のビットまでの計Ｎビットを有する。Ｎは２以上の任意の整数であり、例えば、８、１０、１２、１４又は１６である。ここで、第ｉ番目のビットから見て第（ｉ＋１）番目のビットが上位側のビットであるとする。故に、第１番目～第Ｎ番目のビットの内、第１番目のビットが最下位ビットであり、第Ｎ番目のビットが最上位ビットである。ｉは任意の整数を表し、Ｎ以下の自然数を表すと解して良い。
【0012】
ＡＤコンバータ１Ａは、ＤＡＣ１０、電圧生成回路２０、補正回路３０、コンパレータ４０、制御回路５０及びスイッチＳＧを備える。配線ＷＲ＿Ａｉｎはアナログ入力信号Ａｉｎが加わるアナログ入力配線である。配線ＷＲ＿ＶＤＤは所定の電源電圧ＶＤＤが加わる電源配線である。配線ＷＲ＿ＧＮＤはグランドに接続される。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。配線ＷＲ＿ＧＮＤはグランド電圧が加わるグランド配線である。配線ＷＲ＿ＧＮＤそのものがグランドであると解しても良い。グランド電圧はグランドの電位を有し、故に０Ｖである。電源電圧ＶＤＤは正の直流電圧値（例えば５Ｖ）を有する。アナログ入力信号Ａｉｎは０Ｖ以上且つ電源電圧ＶＤＤ以下の電圧値を有する。
【0013】
ＤＡＣ１０は第１電圧生成回路の例である。ＤＡＣ１０はキャパシタ型ＤＡＣ（キャパシタ型デジタル－アナログ変換器）である。キャパシタ型ＤＡＣは一般に容量性ＤＡＣとも称される。ＤＡＣ１０はキャパシタアレイ１１及びスイッチアレイ１２を備える。キャパシタアレイ１１はキャパシタＣ［１］～Ｃ［Ｎ］を備え、スイッチアレイ１２はスイッチＳ［１］～Ｓ［Ｎ］を備える。
【0014】
キャパシタＣ［１］～Ｃ［Ｎ］は各々に第１端及び第２端を備え、第１端及び第２端間に電荷を蓄積する。図１の構成では、キャパシタＣ［１］～Ｃ［Ｎ］の第１端は全て比較配線ＷＲ１に接続される。キャパシタＣ［１］～Ｃ［Ｎ］に対応して、夫々、スイッチＳ［１］～Ｓ［Ｎ］が設けられる。即ちキャパシタＣ［ｉ］に対応してスイッチＳ［ｉ］が設けられる。また、キャパシタＣ［ｉ］はデジタル出力信号Ｄｏｕｔにおける第ｉ番目のビットに対応する。キャパシタＣ［１］～Ｃ［Ｎ］の第２端に対し、スイッチＳ［１］～Ｃ［Ｎ］を介して、アナログ入力信号Ａｉｎ、電源電圧ＶＤＤ又はグランド電圧が印加され得る。比較配線ＷＲ１における電圧を電圧Ｖ１と称する。ＤＡＣ１０はアナログ入力信号Ａｉｎに応じた電圧Ｖ１を生成し、電圧Ｖ１を比較配線ＷＲ１に出力する。
【0015】
図２にキャパシタＣ［ｉ］とスイッチＳ［ｉ］と配線ＷＲ＿Ａｉｎ、ＷＲ＿ＶＤＤ及びＷＲ＿ＧＮＤとの接続関係を示す。スイッチＳ［１］～Ｓ［Ｎ］は各々に共通端子ＴＣＯＭ及び切替端子Ｔａ、Ｔｂ及びＴｃを備える。スイッチＳ［１］～Ｓ［Ｎ］の共通端子ＴＣＯＭは、夫々、キャパシタＣ［１］～Ｃ［Ｎ］の第２端に接続される。即ち例えば、スイッチＳ［１］の共通端子ＴＣＯＭはキャパシタＣ［１］の第２端に接続され、スイッチＳ［２］の共通端子ＴＣＯＭはキャパシタＣ［２］の第２端に接続される。スイッチＳ［３］等も同様である。スイッチＳ［１］～Ｓ［Ｎ］の各切替端子Ｔａは配線ＷＲ＿Ａｉｎに接続されてアナログ入力信号Ａｉｎを受ける。スイッチＳ［１］～Ｓ［Ｎ］の各切替端子Ｔｂは配線ＷＲ＿ＶＤＤに接続されて電源電圧ＶＤＤを受ける。スイッチＳ［１］～Ｓ［Ｎ］の各切替端子Ｔｃは配線ＷＲ＿ＧＮＤに接続されてグランド電圧を受ける。
【0016】
制御回路５０の制御の下、スイッチＳ［１］～Ｓ［Ｎ］の夫々において、共通端子ＴＣＯＭが切替端子Ｔａ、Ｔｂ及びＴｃの何れか１つに選択的に接続される。但し、スイッチＳ［ｉ］において共通端子ＴＣＯＭが切替端子Ｔａ、Ｔｂ及びＴｃの何れとも接続されないことがあっても良い。
【0017】
図３を参照し、以下では、任意のスイッチＳ［ｉ］において、共通端子ＴＣＯＭが切替端子Ｔａ、Ｔｂ、Ｔｃに接続される状態を、夫々、信号入力状態、電源接続状態、グランド接続状態と称し、共通端子ＴＣＯＭが切替端子Ｔａ、Ｔｂ及びＴｃの何れとも接続されない状態を開放状態と称する。スイッチＳ［ｉ］の信号入力状態、電源接続状態、グランド状態では、夫々、アナログ入力信号Ａｉｎ、電源電圧ＶＤＤ、グランド電圧がキャパシタＣ［ｉ］の第２端に加わる。尚、図１では例として、スイッチＳ［１］～Ｓ［Ｎ］が全て信号入力状態とされる様子が示されている。
【0018】
図１を再度参照し、スイッチＳＧの第１端は比較配線ＷＲ１に接続され、スイッチＳＧの第２端には所定の基準電圧ＶＲＥＦが印加される。基準電圧ＶＲＥＦは固定電位を有する。基準電圧ＶＲＥＦは正の直流電圧値を有していて良い。電圧生成回路２０にて生成される電圧Ｖ２が基準電圧ＶＲＥＦであっても良い。基準電圧ＶＲＥＦは０Ｖであり得る。制御回路５０によりスイッチＳＧはオン状態又はオフ状態に制御される。オン状態、オフ状態は、以下、夫々、単にオン、オフと表現され得る。スイッチＳＧがオンであるとき、スイッチＳＧの第１端及び第２端間が導通して比較配線ＷＲ１の電圧Ｖ１は基準電圧ＶＲＥＦに固定される。スイッチＳＧがオフであるとき、スイッチＳＧの第１端及び第２端間は遮断される（非導通となる）。尚、図１では例として、スイッチＳＧがオフとされる様子が示されている。
【0019】
スイッチＳ［１］～［Ｎ］及びＳＧの夫々をＭＯＳＦＥＴ等の任意のスイッチング素子にて構成できる。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。スイッチＳ［１］～［Ｎ］はマルチプレクサであって良い。尚、任意のスイッチに関し、制御回路５０が当該スイッチを或る注目した状態に制御するとは、制御回路５０が当該スイッチの状態を当該注目した状態に設定することと同義である。
【0020】
電圧生成回路２０は第２電圧生成回路の例である。電圧生成回路２０は、電圧Ｖ１との対比に供される電圧Ｖ２を生成し、生成した電圧Ｖ２を比較配線ＷＲ２に出力する。
【0021】
補正回路３０は、制御回路５０の制御の下、電圧補正処理を実行できる。電圧補正処理において、補正回路３０はＤＡＣ１０にて生成された電圧Ｖ１を補正する又は電圧生成回路２０にて生成された電圧Ｖ２を補正する。以下では、説明の具体化のため、補正回路３０による補正が行われていない電圧Ｖ１を原電圧Ｖ１と称し、補正回路３０による補正が行われた後の電圧Ｖ１を補正電圧Ｖ１と称する。同様に、補正回路３０による補正が行われていない電圧Ｖ２を原電圧Ｖ２と称し、補正回路３０による補正が行われた後の電圧Ｖ２を補正電圧Ｖ２と称する。
【0022】
コンパレータ４０は反転入力端子、非反転入力端子及び出力端子を有する。コンパレータ４０の反転入力端子に対して第１比較入力電圧である電圧Ｖｉｎ１が供給され、コンパレータ４０の非反転入力端子に対して第２比較入力電圧である電圧Ｖｉｎ２が供給される。電圧Ｖｉｎ１は原電圧Ｖ１又は補正電圧Ｖ１である。電圧Ｖｉｎ２は原電圧Ｖ２又は補正電圧Ｖ２である。
【0023】
コンパレータ４０は電圧Ｖｉｎ１及びＶｉｎ２を比較し、電圧Ｖｉｎ１及びＶｉｎ２の比較結果（高低関係）を示す比較結果信号ＳＣＭＰを生成及び出力する。比較結果信号ＳＣＭＰは“０”又は“１”の値を有する二値化信号である。尚、コンパレータ４０の非反転入力端子に電圧Ｖｉｎ１を供給し且つコンパレータ４０の反転入力端子に電圧Ｖｉｎ２を供給する変形も可能である。
【0024】
コンパレータ４０は、“Ｖｉｎ１＜Ｖｉｎ２”の成立時において“１”の値を有する比較結果信号ＳＣＭＰを自身の出力端子から出力し、“Ｖｉｎ１＞Ｖｉｎ２”の成立時において“０”の値を有する比較結果信号ＳＣＭＰを自身の出力端子から出力する。“Ｖｉｎ１＝Ｖｉｎ２”の成立時において比較結果信号ＳＣＭＰは“０”又は“１”の値を有する。“Ｖｉｎ１＞Ｖｉｎ２”は電圧Ｖｉｎ１が電圧Ｖｉｎ２よりも高いことを表し、“Ｖｉｎ１＜Ｖｉｎ２”は電圧Ｖｉｎ１が電圧Ｖｉｎ２よりも低いことを表す。電圧等の物理量を含む他の式についても同様である。
【0025】
制御回路５０は比較結果信号ＳＣＭＰを受ける。制御回路５０はＡＤ変換動作を全体的に制御し、ＡＤ変換動作によって得られたデジタル出力信号Ｄｏｕｔを出力する。制御回路５０にはレジスタ５１が設けられ、レジスタ５１にデジタル出力信号Ｄｏｕｔの値を格納することができる。制御回路５０はＤＡＣ１０に対して制御信号ＣＮＴＤＡＣ（ＤＡＣ入力信号）を供給することで、スイッチＳ［１］～Ｓ［Ｎ］の状態を個別に制御する。制御回路５０はスイッチＳＧに対して制御信号ＣＮＴＧを供給することで、スイッチＳＧの状態を制御する。制御回路５０には更に補正制御部５２が設けられる。補正制御部５２は補正回路３０による電圧補正処理の実行制御を行う（詳細は後述）。
【0026】
図１のＤＡＣ１０において、任意の整数ｉに関し、キャパシタＣ［ｉ＋１］の静電容量値はキャパシタＣ［ｉ］の静電容量値よりも大きい。ここでは、図４に示す如く、ＤＡＣ１０内のキャパシタＣ［ｉ］は“２ｉ－１・ＣＵＮＴ”の静電容量値を有するものとする。故に、図１のＤＡＣ１０において、任意の整数ｉに関し、キャパシタＣ［ｉ＋１］の静電容量値はキャパシタＣ［ｉ］の静電容量値の２倍である。ＣＵＮＴは所定の単位容量値を表す。
【0027】
図５にＡＤ変換動作のフローチャートを示す。ＡＤ変換動作では、まずステップＳ１のサンプリング動作が行われ、次いで、ステップＳ２の状態遷移動作を経てからステップＳ３の逐次比較動作が行われ、最後にステップＳ４の結果出力動作が行われる。以下、サンプリング動作が行われる期間をサンプリング期間と称し、逐次比較動作が行われる期間を逐次比較期間と称する。電圧補正処理は逐次比較動作が行われるときに有意に機能し、故に補正制御部５２は逐次比較期間において補正回路３０に電圧補正処理を実行させる。ステップＳ１、Ｓ２及びＳ４において補正制御部５２は補正回路３０に電圧補正処理を実行させない（但し電圧補正処理を実行させることがあっても良い）。
【0028】
図６はサンプリング期間におけるＡＤコンバータ１Ａの状態を示す。サンプリング期間は所定時間長さを有する。サンプリング期間において、制御回路５０は、ＤＡＣ１０内の全スイッチＳ［１］～Ｓ［Ｎ］を信号入力状態に制御し、且つ、スイッチＳＧをオンに制御する。
【0029】
サンプリング期間において、配線ＷＲ＿Ａｉｎがスイッチアレイ１２を介してキャパシタアレイ１１に接続されることで、アナログ入力信号Ａｉｎに応じた電荷がキャパシタアレイ１１中の各キャパシタ（Ｃ［１］～Ｃ［Ｎ］）に蓄積される。サンプリング期間においてスイッチＳＧがオンに制御されるため、キャパシタアレイ１１中の各キャパシタが基準電圧ＶＲＥＦを基準にしてアナログ入力信号Ａｉｎにより充電される。尚、サンプリング期間において電圧生成回路２０及びコンパレータ４０の動作は停止していて良い。
【0030】
ステップＳ２における状態遷移動作の流れの一例を図７に示す。図７の例では、状態遷移動作において、ステップＳ２１、Ｓ２２、Ｓ２３の動作が、この順番で実行される。但し、ステップＳ２１及びＳ２２の動作は同時に行われても良い。ステップＳ２１では、ＤＡＣ１０のスイッチＳ［１］～Ｓ［Ｎ］の状態が全て信号入力状態から開放状態に切り替えられる。ステップＳ２２では、スイッチＳＧの状態がオンからオフに切り替えられる。ステップＳ２２の後、ステップＳ３の逐次比較動作が完了するまでスイッチＳＧはオフ状態に維持される。ステップＳ２３では、ＤＡＣ１０のスイッチＳ［１］～Ｓ［Ｎ］の状態が電源接続状態又はグランド接続状態に切り替えられる。
【0031】
図８に、ステップＳ２１～Ｓ２３の動作を経た後のＡＤコンバータ１Ａの状態を示す。図８の例では、ステップＳ２３にてＤＡＣ１０のスイッチＳ［１］～Ｓ［Ｎ］の状態が全てグランド接続状態に切り替えられることが想定されている。尚、ステップＳ２３の動作は省略され得る。
【0032】
図９にステップＳ３の逐次比較動作のフローチャートを示す。図１０にレジスタ５１（図１参照）の構造を示す。レジスタ５１はＮビット分の記憶容量を有し、値Ｒｇ［１］～Ｒｇ［Ｎ］を格納する。値Ｒｇ［１］～Ｒｇ［Ｎ］は夫々に“０”又は“１”である。任意の整数ｉに関し、値Ｒｇ［ｉ＋１］は値Ｒｇ［ｉ］の上位側ビットの値である。逐次比較動作において値Ｒｇ［１］～Ｒｇ［Ｎ］が上位ビット側から１ビットずつ決定され、決定された値Ｒｇ［ｉ］がデジタル出力信号Ｄｏｕｔにおける第ｉ番目のビットの値となる。
【0033】
逐次比較期間においてスイッチＳ［１］～Ｓ［Ｎ］が個別に電源接続状態又はグランド接続状態に設定される。サンプリング期間中にキャパシタアレイ１１に蓄積された電荷が逐次比較期間中にキャパシタＣ［１］～Ｃ［Ｎ］に分配される。分配の状態は逐次比較期間中のスイッチＳ［１］～Ｓ［Ｎ］の状態に依存し、故に逐次比較期間中のスイッチＳ［１］～Ｓ［Ｎ］の状態に依存して電圧Ｖ１が変化する。制御回路５０は、逐次比較動作において（換言すれば逐次比較期間において）、比較結果信号ＳＣＭＰに基づきバイナリサーチによりスイッチアレイ１２の状態を順次切り替えながら値Ｒｇ［１］～Ｒｇ［Ｎ］（即ちデジタル出力信号Ｄｏｕｔの値）をビットごとに決定する。
【0034】
図９の逐次比較動作では、まずステップＳ３０にて、制御回路５０にて管理される変数ｊに対しＮの値が代入される。その後、ステップＳ３１に進む。ステップＳ３１において補正制御部５２は補正回路３０に電圧補正処理を実行させる。この際、補正制御部５２はデジタル出力信号Ｄｏｕｔのビットごとに補正回路３０での補正量ΔＶＣを設定する。補正量ΔＶＣは電圧量である。デジタル出力信号Ｄｏｕｔにおける第ｊ番目のビットの値を決定するときに電圧補正処理にて使用される補正量を特に補正量ΔＶＣ［ｊ］と称する。１回目のステップＳ３１では“ｊ＝Ｎ”であるため補正量ΔＶＣ［Ｎ］による電圧補正処理が実行される。
【0035】
補正量ΔＶＣ［ｊ］は正の電圧値を持つ場合もあるし、負の電圧値を持つ場合もある。補正量ΔＶＣ［Ｎ］～ΔＶＣ［１］は互いに異なる場合もあるし、補正量ΔＶＣ［Ｎ］～ΔＶＣ［１］の内、幾つかの補正量の値が一致する場合もある。但し、少なくとも、補正量ΔＶＣ［Ｎ］～ΔＶＣ［１］の中には、互いに異なる値を持つ２以上の補正量が含まれる。
【0036】
電圧補正処理にて電圧Ｖ１の補正が行われる場合、原電圧Ｖ１に対して補正量ΔＶＣ［ｊ］が加算されることで補正電圧Ｖ１が生成され（即ち原電圧Ｖ１と補正量ΔＶＣ［ｊ］との和が補正電圧Ｖ１として生成され）、補正電圧Ｖ１が電圧Ｖｉｎ１としてコンパレータ４０の反転入力端子に供給されると共に原電圧Ｖ２が電圧Ｖｉｎ２としてコンパレータ４０の非反転入力端子に供給される。電圧補正処理にて電圧Ｖ２の補正が行われる場合、原電圧Ｖ２に対して補正量ΔＶＣ［ｊ］が加算されることで補正電圧Ｖ２が生成され（即ち原電圧Ｖ２と補正量ΔＶＣ［ｊ］との和が補正電圧Ｖ２として生成され）、補正電圧Ｖ２が電圧Ｖｉｎ２としてコンパレータ４０の非反転入力端子に供給されると共に原電圧Ｖ１が電圧Ｖｉｎ１としてコンパレータ４０の反転入力端子に供給される。
【0037】
ステップＳ３１の後、ステップＳ３２に進む。ステップＳ３２において、制御回路５０はスイッチＳ［ｊ］を電源接続状態に制御し且つスイッチＳ［１］～Ｓ［ｊ－１］を全てグランド接続状態に制御する。但し、“ｊ＝１”の状態でステップＳ３２の処理が実行される場合にあっては、スイッチＳ［１］～Ｓ［ｊ－１］は存在しないので、ステップＳ３２にて単にスイッチＳ［１］が電源接続状態に制御される。例として図１１に、“ｊ＝Ｎ”であるときにおけるステップＳ３２での各スイッチの状態を示す。
【0038】
ステップＳ３２に続くステップＳ３３において、制御回路５０は、現時点の比較結果信号ＳＣＭＰの値を取得する（即ち直近のステップＳ３２の状態にてコンパレータ４０から出力される比較結果信号ＳＣＭＰの値を取得する）。取得した値が“１”であれば（ステップＳ３３のＹ）ステップＳ３４に進んで制御回路５０はステップＳ３４及びＳ３５の処理を行う一方、取得した値が“０”であれば（ステップＳ３３のＮ）ステップＳ３６に進んで制御回路５０はステップＳ３６及びＳ３７の処理を行う。
【0039】
ステップＳ３４において制御回路５０は値Ｒｇ［ｊ］を“１”に決定する。続くステップＳ３５において制御回路５０はスイッチＳ［ｊ］を電源接続状態で維持する。以後、図９の逐次比較動作が終了するまでスイッチＳ［ｊ］は電源接続状態で維持される。即ち例えば“ｊ＝Ｎ”の成立状態でステップＳ３５に至ったとき、図９の逐次比較動作が終了するまでスイッチＳ［Ｎ］は電源接続状態で維持される。“ｊ＝Ｎ－１”の成立状態でステップＳ３５に至ったときなども同様である。ステップＳ３５の後、ステップＳ３８に進む。ステップＳ３５では実質的に何も実行されないので、ステップＳ３５は省略されても良い。
【0040】
ステップＳ３６において制御回路５０は値Ｒｇ［ｊ］を“０”に決定する。続くステップＳ３７において制御回路５０はスイッチＳ［ｊ］の状態を電源接続状態からグランド接続状態に切り替える。以後、図９の逐次比較動作が終了するまでスイッチＳ［ｊ］はグランド接続状態で維持される。即ち例えば“ｊ＝Ｎ”の成立状態でステップＳ３７に至ったとき、図９の逐次比較動作が終了するまでスイッチＳ［Ｎ］はグランド接続状態で維持される。“ｊ＝Ｎ－１”の成立状態でステップＳ３７に至ったときなども同様である。ステップＳ３７の後、ステップＳ３８に進む。
【0041】
ステップＳ３８において制御回路５０は変数ｊが１であるかを確認する。変数ｊが１でない場合には（ステップＳ３８のＮ）、ステップＳ３９に進み、変数ｊより１を減算してからステップＳ３１に戻ってステップＳ３１以降の処理を繰り返す。例えば、２回目のステップＳ３１の処理では電圧補正処理にて使用される補正量が補正量ΔＶＣ［Ｎ］から補正量ΔＶＣ［Ｎ－１］に切り替えられ、３回目のステップＳ３１の処理では電圧補正処理にて使用される補正量が補正量ΔＶＣ［Ｎ－１］から補正量ΔＶＣ［Ｎ－２］に切り替えられる。４回目以降のステップＳ３１も同様である。また例えば、２回目のステップＳ３２の処理ではスイッチＳ［Ｎ－１］が電源接続状態に設定され且つスイッチＳ［１］～Ｓ［Ｎ－１］がグランド接続状態に設定されることになる。この際、１回目のステップＳ３３にて“ＳＣＭＰ＝１”であったならば２回目のステップＳ３２にてスイッチＳ［Ｎ］は電源接続状態とされ、１回目のステップＳ３３にて“ＳＣＭＰ＝０”であったならば２回目のステップＳ３２にてスイッチＳ［Ｎ］はグランド接続状態とされる。３回目以降のステップＳ３２も同様である。
【0042】
ステップＳ３１～Ｓ３７から成る処理を単位比較動作と称する。そうすると、逐次比較動作は第１～第Ｎ単位比較動作を含む。“ｊ＝Ｎ”のときに実行される単位比較動作が第Ｎ単位比較動作であり、“ｊ＝Ｎ－１”のときに実行される単位比較動作が第（Ｎ－１）単位比較動作であり、・・・、“ｊ＝１”のときに実行される単位比較動作が第１単位比較動作である。第ｊ単位比較動作において値Ｒｇ［ｊ］が決定される、即ちデジタル出力信号Ｄｏｕｔの第ｊ番目のビットの値が決定される。
【0043】
ステップＳ３８において“ｊ＝１”である場合（ステップＳ３８のＹ）、図９の逐次比較動作を終了する。この段階では、値Ｒｇ［１］～Ｒｇ［Ｎ］が全て決定済みである。
【0044】
ステップＳ４（図５参照）の結果出力動作において、制御回路５０は、ステップＳ３の逐次比較動作にて決定された値Ｒｇ［１］～Ｒｇ［Ｎ］を有するデジタル信号をデジタル出力信号Ｄｏｕｔとして出力する。デジタル出力信号Ｄｏｕｔを利用する任意の回路（不図示）に対してデジタル出力信号Ｄｏｕｔが出力される。ステップＳ４の結果出力動作は、ステップＳ３の逐次比較動作の実行中に開始されても良い。即ち逐次比較動作にて値Ｒｇ［Ｎ］が決定され次第、制御回路５０は、デジタル出力信号Ｄｏｕｔ中の値Ｒｇ［Ｎ］を出力して良い。同様に、逐次比較動作にて値Ｒｇ［Ｎ－１］が決定され次第、制御回路５０は、デジタル出力信号Ｄｏｕｔ中の値Ｒｇ［Ｎ－１］を出力して良い。値Ｒｇ［Ｎ－２］～Ｒｇ［１］についても同様である。
【0045】
図１２に示す如く、電圧生成回路２０は、予め定められた基準電圧を電圧Ｖ２として生成及び出力する基準電圧源２０＿１であって良い。この場合、基準電圧源２０＿１の出力端子が比較配線ＷＲ２に接続され、基準電圧源２０＿１は比較配線ＷＲ２に対して電圧Ｖ２を出力する。基準電圧源２０＿１から出力される電圧Ｖ２は原電圧Ｖ２である。基準電圧源２０＿１から出力される電圧Ｖ２が上記基準電圧ＶＲＥＦとして利用されて良い。
【0046】
或いは、図１３に示す如く、電圧生成回路２０はＤＡ変換回路（デジタル－アナログ変換器）であるＤＡＣ２０＿２であっても良い。この場合、ＤＡＣ２０＿２に対してデジタル信号Ｄｉｎが入力される。ＤＡＣ２０＿２はデジタル信号Ｄｉｎをアナログ信号に変換し、得られたアナログ信号（アナログ電圧信号）を電圧Ｖ２として比較配線ＷＲ２に出力する。ＤＡＣ２０＿２は例えばＲ－２Ｒラダー型のＤＡ変換回路であって良い。ＤＡＣ２０＿２から出力される電圧Ｖ２は原電圧Ｖ２である。デジタル信号Ｄｉｎは、制御回路５０からＤＡＣ２０＿２に供給される、又は、ＡＤコンバータ１Ａの外部回路（不図示）からＤＡＣ２０＿２に供給される。基本的に、デジタル信号Ｄｉｎは不変である。但し、デジタル信号Ｄｉｎは変更され得る。ＤＡＣ２０＿２から出力される電圧Ｖ２が上記基準電圧ＶＲＥＦとして利用されて良い。
【0047】
逐次比較期間では、各スイッチの切り替えに伴う電流発生及びＡＤコンバータ１Ａの駆動電流の変化など、様々な変動要因により電圧生成回路２０から出力される電圧Ｖ２（原電圧Ｖ２）が理想電圧ＶＩＤＥＡＬから変動する。理想電圧ＶＩＤＥＡＬの値は電圧生成回路２０から出力される電圧Ｖ２（原電圧Ｖ２）の設計値に相当する。理想電圧ＶＩＤＥＡＬからの変動はＡＤ変換における精度の劣化要因（直線性の劣化要因）となる。当該変動の向き及び大きさは、逐次比較期間の中でも様々に変化する。具体的には、当該変動の向き及び大きさは、第１～第Ｎ単位比較動作の内、或る単位比較動作の実行期間と他の単位比較動作の実行期間との間でも相違する。例えば、第Ｎ単位比較動作の実行期間では、原電圧Ｖ２が理想電圧ＶＩＤＥＡＬより１ｍＶだけ高くなる一方で、第（Ｎ－１）単位比較動作の実行期間では、原電圧Ｖ２が理想電圧ＶＩＤＥＡＬより２ｍＶだけ低くなる、といったことが生じる。
【0048】
図１４の実線折れ線６１０は、第８単位比較動作の実行期間（デジタル出力信号Ｄｏｕｔの第８番目のビットの値を決定するための期間）と、第７単位比較動作の実行期間と、・・・、第１単位比較動作の実行期間と、の間で、理想電圧ＶＩＤＥＡＬから見た原電圧Ｖ２の変動の向き及び大きさが様々に変化することを表している。
【0049】
一方で、理想電圧ＶＩＤＥＡＬからの変動の向き及び大きさは、ＡＤコンバータ１Ａの回路パターン等に依存した概略一定の傾向を有している。故にそれらを実験等を介して評価し、評価結果に基づき適正な補正量を予め決定可能である。即ち例えば、第Ｎ単位比較動作の実行期間にて原電圧Ｖ２が理想電圧ＶＩＤＥＡＬより正のオフセット電圧ΔＶＯＦＦＳＥＴだけ高くなることが分かっている場合、図９の逐次比較動作中の“ｊ＝Ｎ”であるときにおいて、原電圧Ｖ２からオフセット電圧ΔＶＯＦＦＳＥＴを減じる電圧補正処理、又は、原電圧Ｖ１にオフセット電圧ΔＶＯＦＦＳＥＴを加算する電圧補正処理を実行すれば良い。第（Ｎ－１）～第１単位比較動作も同様である。
【0050】
実際には、補正量情報を格納した不揮発性メモリ（不図示）を補正制御部５２に設けておくと良い。補正量情報は補正量ΔＶＣ［Ｎ］～ΔＶＣ［１］を特定する情報であり、補正制御部５２は補正量情報に基づき補正回路３０を制御することでステップＳ３１の処理を実現する。ＡＤコンバータ１Ａの設計段階において、ビットごとのオフセット電圧ΔＶＯＦＦＳＥＴを評価して評価結果に基づき補正量情報を定めておけば良い。
【0051】
図１５の実線折れ線６２０は、補正量情報にて特定される補正量ΔＶＣの例を表す。但し、実線折れ線６２０による補正量ΔＶＣは、図１４の実線折れ線６１０にて表される実電圧Ｖ２に加算するための補正量であるとする。つまり、図１４の実線折れ線６１０にて表される実電圧Ｖ２に対し図１５の実線折れ線６２０にて表される補正量ΔＶＣを加算することで、理想電圧ＶＩＤＥＡＬと一致する補正電圧Ｖ２が得られる。或いは、実線折れ線６２０による補正量ΔＶＣの極性を反転させたものを実電圧Ｖ１に加算しても良い。何れせよ、電圧補正処理により上記オフセット電圧ΔＶＯＦＦＳＥＴの影響が相殺される。
【0052】
第１実施形態は、以下の実施例ＥＸ１＿１～ＥＸ１＿３を含む。第１実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の実施例ＥＸ１＿１～ＥＸ１＿３に適用される。但し、各実施例において、第１実施形態で上述した事項と矛盾する事項については各実施例での記載が優先されて良い。
【0053】
［実施例ＥＸ１＿１］
実施例ＥＸ１＿１を説明する。図１６は、実施例ＥＸ１＿１に係るＡＤコンバータ１Ａの一部構成図である。実施例ＥＸ１＿１では補正回路３０として補正回路３０Ａ＿１が用いられる。補正回路３０Ａ＿１は、電圧補正処理において、ＤＡＣ１０により生成された電圧Ｖ１を補正する。このため、実施例ＥＸ１＿１では逐次比較期間において、電圧Ｖｉｎ１は補正電圧Ｖ１であり、電圧Ｖｉｎ２は原電圧Ｖ２である。
実施例ＥＸ１＿１を説明する。図１６は、実施例ＥＸ１＿１に係るＡＤコンバータ１Ａの一部構成図である。実施例ＥＸ１＿１では補正回路３０として補正回路３０Ａ＿１が用いられる。補正回路３０Ａ＿１は、電圧補正処理において、ＤＡＣ１０により生成された電圧Ｖ１を補正する。このため、実施例ＥＸ１＿１では逐次比較期間において、電圧Ｖｉｎ１は補正電圧Ｖ１であり、電圧Ｖｉｎ２は原電圧Ｖ２である。
【0054】
補正回路３０Ａ＿１は配線ＷＲ１とコンパレータ４０の反転入力端子との間に直列に挿入された加算器であって良い。この場合、第ｊ単位比較動作の実行期間において（図９参照）、補正回路３０Ａ＿１は、ＤＡＣ１０から出力される原電圧Ｖ１に対し補正量ΔＶＣ［ｊ］を加算することで補正電圧Ｖ１を生成する（即ち原電圧Ｖ１と補正量ΔＶＣ［ｊ］との和を補正電圧Ｖ１として生成する）。第ｊ単位比較動作の実行期間において、“ΔＶＣ［ｊ］＞０”であれば補正量ΔＶＣ［ｊ］の大きさだけ、補正電圧Ｖ１は原電圧Ｖ１より高くなり、“ΔＶＣ［ｊ］＜０”であれば補正量ΔＶＣ［ｊ］の大きさだけ、補正電圧Ｖ１は原電圧Ｖ１より低くなる。補正制御部５２は第ｊ単位比較動作の実行期間において補正回路３０Ａ＿１を制御することで補正量ΔＶＣ［ｊ］を所望に設定する。
【0055】
［実施例ＥＸ１＿２］
実施例ＥＸ１＿２を説明する。図１７は、実施例ＥＸ１＿２に係るＡＤコンバータ１Ａの一部構成図である。実施例ＥＸ１＿２では補正回路３０として補正回路３０Ａ＿２が用いられる。補正回路３０Ａ＿２は、電圧補正処理において、電圧生成回路２０により生成された電圧Ｖ２を補正する。このため、実施例ＥＸ１＿２では逐次比較期間において、電圧Ｖｉｎ１は原電圧Ｖ１であり、電圧Ｖｉｎ２は補正電圧Ｖ２である。
実施例ＥＸ１＿２を説明する。図１７は、実施例ＥＸ１＿２に係るＡＤコンバータ１Ａの一部構成図である。実施例ＥＸ１＿２では補正回路３０として補正回路３０Ａ＿２が用いられる。補正回路３０Ａ＿２は、電圧補正処理において、電圧生成回路２０により生成された電圧Ｖ２を補正する。このため、実施例ＥＸ１＿２では逐次比較期間において、電圧Ｖｉｎ１は原電圧Ｖ１であり、電圧Ｖｉｎ２は補正電圧Ｖ２である。
【0056】
補正回路３０Ａ＿２は配線ＷＲ２とコンパレータ４０の非反転入力端子との間に直列に挿入された加算器であって良い。この場合、第ｊ単位比較動作の実行期間において（図９参照）、補正回路３０Ａ＿２は、電圧生成回路２０から出力される原電圧Ｖ２に対し補正量ΔＶＣ［ｊ］を加算することで補正電圧Ｖ２を生成する（即ち原電圧Ｖ２と補正量ΔＶＣ［ｊ］との和を補正電圧Ｖ２として生成する）。第ｊ単位比較動作の実行期間において、“ΔＶＣ［ｊ］＞０”であれば補正量ΔＶＣ［ｊ］の大きさだけ、補正電圧Ｖ２は原電圧Ｖ２より高くなり、“ΔＶＣ［ｊ］＜０”であれば補正量ΔＶＣ［ｊ］の大きさだけ、補正電圧Ｖ２は原電圧Ｖ２より低くなる。補正制御部５２は第ｊ単位比較動作の実行期間において補正回路３０Ａ＿２を制御することで補正量ΔＶＣ［ｊ］を所望に設定する。
【0057】
［実施例ＥＸ１＿３］
実施例ＥＸ１＿３を説明する。図１８は、実施例ＥＸ１＿３に係るＡＤコンバータ１Ａの一部構成図である。実施例ＥＸ１＿３では補正回路３０として補正回路３０Ａ＿３が用いられる。補正回路３０Ａ＿３は、電圧補正処理において、ＤＡＣ１０により生成された電圧Ｖ１を補正する。このため、実施例ＥＸ１＿３では逐次比較期間において、電圧Ｖｉｎ１は補正電圧Ｖ１であり、電圧Ｖｉｎ２は原電圧Ｖ２である。
実施例ＥＸ１＿３を説明する。図１８は、実施例ＥＸ１＿３に係るＡＤコンバータ１Ａの一部構成図である。実施例ＥＸ１＿３では補正回路３０として補正回路３０Ａ＿３が用いられる。補正回路３０Ａ＿３は、電圧補正処理において、ＤＡＣ１０により生成された電圧Ｖ１を補正する。このため、実施例ＥＸ１＿３では逐次比較期間において、電圧Ｖｉｎ１は補正電圧Ｖ１であり、電圧Ｖｉｎ２は原電圧Ｖ２である。
【0058】
補正回路３０Ａ＿３はＭ個の補正単位回路ＵＣを備える。各補正単位回路ＵＣは補正用キャパシタＣＣ及び補正用スイッチＳＣを備える。Ｍは２以上の任意の整数を表す。通常は、Ｍは３以上の整数値を持つ又はＭは４以上の整数値を持つ。Ｍ個の補正単位回路ＵＣは補正単位回路ＵＣ［１］～ＵＣ［Ｍ］から成る。補正単位回路ＵＣ［ｉ］における補正用キャパシタＣＣ及び補正用スイッチＳＣを、夫々、補正用キャパシタＣＣ［ｉ］及び補正用スイッチＳＣ［ｉ］と称する。補正単位回路ＵＣ［１］～ＵＣ［Ｍ］は互いに同じ構成を有する。但し、補正用キャパシタＣＣ［１］～ＣＣ［Ｍ］の中に、静電容量値の異なる２以上のキャパシタが含まれていて良く、補正用キャパシタＣＣ［１］～ＣＣ［Ｍ］の静電容量値は全て互いに異なっていても良い。
【0059】
補正回路３０Ａ＿３において、補正用キャパシタＣＣ［１］～ＣＣ［Ｍ］の夫々の第１端は比較配線ＷＲ１に接続される。補正用スイッチＳＣ［ｉ］は、電源配線ＷＲ＿ＶＤＤ及びグランド配線ＷＲ＿ＧＮＤに接続されると共に補正用キャパシタＣＣ［ｉ］の第２端に接続され、電源電圧ＶＤＤ又はグランド電圧を補正用キャパシタＣＣ［ｉ］の第２端に供給する。補正用スイッチＳＣ［ｉ］の状態は、補正制御部５２から補正回路３０Ａ＿３に供給される制御信号ＣＮＴＣに応じて、補正用キャパシタＣＣ［ｉ］の第２端に電源電圧ＶＤＤを与える状態（以下、ハイ側状態と称する）と、補正用キャパシタＣＣ［ｉ］の第２端にグランド電圧を与える状態（以下、ロー側状態と称する）と、で切り替わる。
【0060】
補正制御部５２は、補正回路３０Ａ＿３に制御信号ＣＮＴＣを与えることで、補正用スイッチＳＣ［１］～ＳＣ［Ｍ］の状態を個別にハイ側状態又はロー側状態に設定し、これによって補正用キャパシタＣＣごとに、補正用キャパシタＣＣの第２端に対し電源電圧ＶＤＤ及びグランド電圧の何れを供給するかを制御できる。図１８では、例として、補正用キャパシタＣＣ［１］～ＣＣ［Ｍ］の各第２端に電源電圧ＶＤＤが供給される様子が図示されている。
【0061】
サンプリング期間において、補正制御部５２は補正回路３０Ａ＿３を基準状態である非補正状態に設定する。補正回路３０Ａ＿３を非補正状態に設定するとは、補正回路３０Ａ＿３における補正用スイッチＳＣ［１］～ＳＣ［Ｍ］の状態を非補正状態に設定することを意味する。図１９に示す如く、非補正状態において、補正用スイッチＳＣ［１］～ＳＣ［Ｍ］の内、補正用スイッチＳＣ［１］～ＳＣ［ＭＨＦ］がロー側状態に設定され且つ補正用スイッチＳＣ［ＭＨＦ＋１］～ＳＣ［Ｍ］がハイ側状態に設定される。ＭＨＦはＭより小さな自然数を表す。Ｍが偶数であるとき“ＭＨＦ＝Ｍ／２”であって良い。Ｍが奇数であるとき“ＭＨＦ＝（Ｍ＋１）／２”又は“ＭＨＦ＝（Ｍ－１）／２”であって良い。尚、サンプリング期間ではスイッチＳＧがオンとされるため、補正用キャパシタＣＣ［１］～ＣＣ［ＭＨＦ］には基準電圧ＶＲＥＦ及びグランド電圧間の差に応じた電荷が蓄積され、補正用キャパシタＣＣ［ＭＨＦ＋１］～ＣＣ［Ｍ］には基準電圧ＶＲＥＦ及び電源電圧ＶＤＤ間の差に応じた電荷が蓄積される（それらの蓄積の様子は図示せず）。
【0062】
スイッチＳＧがオフであるとき、“１≦ｉ≦ＭＨＦ”を満たす整数ｉについて、補正用スイッチＳＣ［ｉ］をロー側状態からハイ側状態に切り替えれば（即ち補正用キャパシタＣＣ［ｉ］の第２端に供給される電圧をグランド電圧から電源電圧ＶＤＤに切り替えれば）比較配線ＷＲ１における電圧Ｖ１は上昇し、その上昇の大きさは補正用キャパシタＣＣ［ｉ］の静電容量値に依存する。スイッチＳＧがオフであるとき、“ＭＨＦ＋１≦ｉ≦Ｍ”を満たす整数ｉについて、補正用スイッチＳＣ［ｉ］をハイ側状態からロー側状態に切り替えれば（即ち補正用キャパシタＣＣ［ｉ］の第２端に供給される電圧を電源電圧ＶＤＤからグランド電圧に切り替えれば）比較配線ＷＲ１における電圧Ｖ１は低下し、その低下の大きさは補正用キャパシタＣＣ［ｉ］の静電容量値に依存する。
【0063】
補正回路３０Ａ＿３が非補正状態とされる状態は、補正回路３０Ａ＿３による電圧補正処理が実行されていない状態に相当する。逐次比較期間において、補正制御部５２は、補正回路３０Ａ＿３の状態を非補正状態から変更することで、電圧Ｖ１に対する電圧補正処理を実現する。
【0064】
即ち、第ｊ単位比較動作において（図９参照）“ΔＶＣ［ｊ］＞０”であるとき、補正回路３０Ａ＿３が非補正状態に設定されているときと比べて比較配線ＷＲ１の電位が補正量ΔＶＣ［ｊ］の大きさだけ上昇するよう、補正制御部５２は補正用スイッチＳＣ［１］～ＳＣ［Ｍ］を個別にロー側状態又はハイ側状態に設定する。例えば、第ｊ単位比較動作において“ΔＶＣ［ｊ］＞０”であるとき、補正制御部５２は、非補正状態を起点に、補正量ΔＶＣ［ｊ］の大きさに応じて補正用スイッチＳＣ［１］～ＳＣ［ＭＨＦ］の何れか１以上をロー側状態からハイ側状態に切り替える。
【0065】
逆に、第ｊ単位比較動作において（図９参照）“ΔＶＣ［ｊ］＜０”であるとき、補正回路３０Ａ＿３が非補正状態に設定されているときと比べて比較配線ＷＲ１の電位が補正量ΔＶＣ［ｊ］の大きさだけ低下するよう、補正制御部５２は補正用スイッチＳＣ［１］～ＳＣ［Ｍ］を個別にロー側状態又はハイ側状態に設定する。例えば、第ｊ単位比較動作において“ΔＶＣ［ｊ］＜０”であるとき、補正制御部５２は、非補正状態を起点に、補正量ΔＶＣ［ｊ］の大きさに応じて補正用スイッチＳＣ［ＭＨＦ＋１］～ＳＣ［Ｍ］の何れか１以上をハイ側状態からロー側状態に切り替える。
【0066】
＜＜第２実施形態＞＞
本開示の第２実施形態を説明する。第２実施形態及び後述の第３実施形態は第１実施形態を基礎とする実施形態であり、第２及び第３実施形態において特に述べない事項に関しては、矛盾の無い限り、第１実施形態の記載が第２及び第３実施形態にも適用される。但し、第２実施形態の記載を解釈するにあたり、第１及び第２実施形態間で矛盾する事項については第２実施形態の記載が優先されて良い（後述の第３実施形態についても同様）。
本開示の第２実施形態を説明する。第２実施形態及び後述の第３実施形態は第１実施形態を基礎とする実施形態であり、第２及び第３実施形態において特に述べない事項に関しては、矛盾の無い限り、第１実施形態の記載が第２及び第３実施形態にも適用される。但し、第２実施形態の記載を解釈するにあたり、第１及び第２実施形態間で矛盾する事項については第２実施形態の記載が優先されて良い（後述の第３実施形態についても同様）。
【0067】
第１実施形態に示したＡＤコンバータ１Ａの構成及び動作を、差動入力構成を持つＡＤコンバータに適用しても良い。当該適用が施されたＡＤコンバータ１Ｂの全体構成を図２０に示す。ＡＤコンバータ１Ｂは、ＡＤコンバータ１Ａと同様、逐次比較型Ａ／Ｄ変換回路である。ＡＤコンバータ１Ｂに対してアナログ入力信号ＡｉｎＰ及びＡｉｎＮが入力される。ＡＤコンバータ１Ｂはアナログ入力信号ＡｉｎＰ及びＡｉｎＮ間の差信号ＡＤｉｆに対してＡＤ変換動作を行う。差信号ＡＤｉｆはアナログ入力信号ＡｉｎＮの電位から見たアナログ入力信号ＡｉｎＰの電位を有するアナログ信号であるとする。
【0068】
差信号Ａｄｉｆに対するＡＤ変換動作では、差信号Ａｄｉｆをバイナリサーチによってデジタル信号に変換し、得られたデジタル信号をデジタル出力信号Ｄｏｕｔとして出力する。デジタル出力信号Ｄｏｕｔは第１実施形態と同様にＮビットのデジタル信号である。アナログ入力信号ＡｉｎＮの電圧はグランド電圧であって良く、この場合、差電圧Ａｄｉｆはアナログ入力信号ＡｉｎＰと等価である。或いは、アナログ入力信号ＡｉｎＮは０Ｖとは異なる他の固定電位を有してしても良い。
【0069】
更に或いは、アナログ入力信号ＡｉｎＮは、アナログ入力信号ＡｉｎＰの電位から見て高電位側にも低電位側にも変動する信号であって良い。この場合、“ＡｉｎＰ＝ＡｉｎＮ”であるときにデジタル出力信号Ｄｏｕｔは所定の中間値を持ち、“ＡｉｎＰ＞ＡｉｎＮ”であるときに差信号Ａｄｉｆの大きさの増大につれてデジタル出力信号Ｄｏｕｔの値が中間値から増大し、“ＡｉｎＰ＜ＡｉｎＮ”であるときに差信号Ａｄｉｆの大きさの増大につれてデジタル出力信号Ｄｏｕｔの値が中間値から減少する。
【0070】
ＡＤコンバータ１Ｂは２つの電圧生成ブロックを備える。ＡＤコンバータ１Ｂにおける各電圧生成ブロックは第１実施形態にて述べたＤＡＣ１０及びスイッチＳＧを備える。各電圧生成ブロックにおけるＤＡＣ１０及びスイッチＳＧの構成は、第１実施形態にて述べたＤＡＣ１０及びスイッチＳＧの構成と同じである。故に、各電圧生成ブロックにおいて、ＤＡＣ１０はキャパシタＣ［１］～Ｃ［Ｎ］から成るキャパシタアレイ１１及びスイッチＳ［１］～Ｓ［Ｎ］から成るスイッチアレイ１２を備える。各電圧生成ブロックにおけるキャパシタＣ［１］～Ｃ［Ｎ］及びスイッチＳ［１］～Ｓ［Ｎ］間の接続関係は、第１実施形態におけるキャパシタＣ［１］～Ｃ［Ｎ］及びスイッチＳ［１］～Ｓ［Ｎ］間の接続関係と同じである。
【0071】
以下では、ＡＤコンバータ１Ｂに設けられる２つの電圧生成ブロックの内、一方の電圧生成ブロックに設けられるＤＡＣ１０及びスイッチＳＧを夫々ＤＡＣ１０Ｐ及びスイッチＳＧＰと称し、他方の電圧生成ブロックに設けられるＤＡＣ１０及びスイッチＳＧを夫々ＤＡＣ１０Ｎ及びスイッチＳＧＮと称する。ＡＤコンバータ１Ｂには、上記２つの電圧生成ブロックに加えて、補正回路３０、コンパレータ４０及び制御回路５０が設けられる。
【0072】
ＡＤコンバータ１Ｂにおいて、配線ＷＲ＿ＡｉｎＰはアナログ入力信号ＡｉｎＰが加わるアナログ入力配線であり、配線ＷＲ＿ＡｉｎＮはアナログ入力信号ＡｉｎＮが加わるアナログ入力配線である。第１実施形態と同様、配線ＷＲ＿ＶＤＤは所定の電源電圧ＶＤＤが加わる電源配線であり、配線ＷＲ＿ＧＮＤはグランド電圧が加わるグランド配線である。アナログ入力信号ＡｉｎＰ、ＡｉｎＮは、夫々、ＤＡＣ１０Ｐ、１０Ｎに対するアナログ入力信号Ａｉｎに相当する。
【0073】
図２０の構成では、ＤＡＣ１０ＰのキャパシタＣ［１］～Ｃ［Ｎ］の第１端が全て比較配線ＷＲ１に接続され、ＤＡＣ１０ＮのキャパシタＣ［１］～Ｃ［Ｎ］の第１端が全て比較配線ＷＲ２に接続される。比較配線ＷＲ１における電圧が電圧Ｖ１であって且つ比較配線ＷＲ２における電圧が電圧Ｖ２である点は第１実施形態と同様である。ＤＡＣ１０Ｐ及び１０Ｎの夫々において、キャパシタＣ［ｉ］に対応してスイッチＳ［ｉ］が設けられる。ＤＡＣ１０Ｐ及び１０Ｎの夫々において、キャパシタＣ［ｉ］はデジタル出力信号Ｄｏｕｔにおける第ｉ番目のビットに対応する。
【0074】
スイッチＳ［１］～Ｓ［Ｎ］は各々に共通端子ＴＣＯＭ及び切替端子Ｔａ、Ｔｂ及びＴｃを備える（図２参照）。ＤＡＣ１０Ｐ及び１０Ｎの夫々において、スイッチＳ［ｉ］の共通端子ＴＣＯＭはキャパシタＣ［ｉ］の第２端に接続される。ＤＡＣ１０ＰにおけるスイッチＳ［１］～Ｓ［Ｎ］の各切替端子Ｔａは配線ＷＲ＿ＡｉｎＰに接続されてアナログ入力信号ＡｉｎＰを受ける。故にＤＡＣ１０Ｐにおいて、スイッチＳ［ｉ］の信号入力状態ではアナログ入力信号ＡｉｎＰがキャパシタＣ［ｉ］の第２端に加わる。ＤＡＣ１０ＮにおけるスイッチＳ［１］～Ｓ［Ｎ］の各切替端子Ｔａは配線ＷＲ＿ＡｉｎＮに接続されてアナログ入力信号ＡｉｎＮを受ける。故にＤＡＣ１０Ｎにおいて、スイッチＳ［ｉ］の信号入力状態ではアナログ入力信号ＡｉｎＮがキャパシタＣ［ｉ］の第２端に加わる。ＤＡＣ１０Ｐ及び１０Ｎの夫々において、スイッチＳ［１］～Ｓ［Ｎ］の各切替端子Ｔｂは配線ＷＲ＿ＶＤＤに接続されて電源電圧ＶＤＤを受ける。ＤＡＣ１０Ｐ及び１０Ｎの夫々において、スイッチＳ［１］～Ｓ［Ｎ］の各切替端子Ｔｃは配線ＷＲ＿ＧＮＤに接続されてグランド電圧を受ける。
【0075】
ＤＡＣ１０Ｐにおいて、スイッチＳ［ｉ］の信号入力状態、電源接続状態、グランド状態では、夫々、アナログ入力信号ＡｉｎＰ、電源電圧ＶＤＤ、グランド電圧がキャパシタＣ［ｉ］の第２端に加わる（図３参照）。ＤＡＣ１０Ｎにおいて、スイッチＳ［ｉ］の信号入力状態、電源接続状態、グランド状態では、夫々、アナログ入力信号ＡｉｎＮ、電源電圧ＶＤＤ、グランド電圧がキャパシタＣ［ｉ］の第２端に加わる（図３参照）。尚、図２０では、例として、ＤＡＣ１０Ｐ及び１０ＮにおけるスイッチＳ［１］～Ｓ［Ｎ］が全て信号入力状態とされる様子が示されている。
【0076】
スイッチＳＧＰの第１端は比較配線ＷＲ１に接続され、スイッチＳＧＰの第２端には所定の基準電圧ＶＲＥＦが印加される。スイッチＳＧＮの第１端は比較配線ＷＲ２に接続され、スイッチＳＧＮの第２端には所定の基準電圧ＶＲＥＦが印加される。基準電圧ＶＲＥＦは第１実施形態で述べた通りである。制御回路５０によりスイッチＳＧＰ及びＳＧＮはオン状態又はオフ状態に制御される。スイッチＳＧＰがオンであるとき、スイッチＳＧＰの第１端及び第２端間が導通して比較配線ＷＲ１の電圧Ｖ１は基準電圧ＶＲＥＦに固定される。スイッチＳＧＰがオフであるとき、スイッチＳＧＰの第１端及び第２端間は遮断される（非導通となる）。スイッチＳＧＮがオンであるとき、スイッチＳＧＮの第１端及び第２端間が導通して比較配線ＷＲ２の電圧Ｖ２は基準電圧ＶＲＥＦに固定される。スイッチＳＧＮがオフであるとき、スイッチＳＧＮの第１端及び第２端間は遮断される（非導通となる）。尚、図２０では例として、スイッチＳＧＰ及びＳＧＮがオフとされる様子が示されている。
【0077】
第１実施形態と同様、補正回路３０は、制御回路５０の制御の下、電圧補正処理を実行できる。電圧補正処理において、補正回路３０はＤＡＣ１０Ｐにて生成された電圧Ｖ１を補正する又はＤＡＣ１０Ｎにて生成された電圧Ｖ２を補正する。第１実施形態と同様に、補正回路３０による補正が行われていない電圧Ｖ１を原電圧Ｖ１と称し、補正回路３０による補正が行われた後の電圧Ｖ１を補正電圧Ｖ１と称する。第１実施形態と同様に、補正回路３０による補正が行われていない電圧Ｖ２を原電圧Ｖ２と称し、補正回路３０による補正が行われた後の電圧Ｖ２を補正電圧Ｖ２と称する。
【0078】
第１実施形態と同様、コンパレータ４０の反転入力端子に対して第１比較入力電圧である電圧Ｖｉｎ１が供給され、コンパレータ４０の非反転入力端子に対して第２比較入力電圧である電圧Ｖｉｎ２が供給される。電圧Ｖｉｎ１は原電圧Ｖ１又は補正電圧Ｖ１である。電圧Ｖｉｎ２は原電圧Ｖ２又は補正電圧Ｖ２である。コンパレータ４０は電圧Ｖｉｎ１及びＶｉｎ２を比較し、電圧Ｖｉｎ１及びＶｉｎ２の比較結果（高低関係）を示す比較結果信号ＳＣＭＰを生成及び出力する。電圧Ｖｉｎ１及びＶｉｎ２の高低関係に応じた比較結果信号ＳＣＭＰの生成方法は第１実施形態で述べた通りである。
【0079】
制御回路５０は比較結果信号ＳＣＭＰを受ける。制御回路５０はＡＤ変換動作を全体的に制御し、ＡＤ変換動作によって得られたデジタル出力信号Ｄｏｕｔを出力する。第１実施形態と同様、制御回路５０にはレジスタ５１及び補正制御部５２が設けられる。レジスタ５１にデジタル出力信号Ｄｏｕｔの値を格納することができる。制御回路５０はＤＡＣ１０Ｐ及び１０Ｎの夫々に対して制御信号ＣＮＴＤＡＣ（ＤＡＣ入力信号）を供給することで、スイッチＳ［１］～Ｓ［Ｎ］の状態を個別に制御する。制御回路５０はスイッチＳＧＰ及びＳＧＮの夫々に対して制御信号ＣＮＴＧを供給することで、スイッチＳＧＰ及びＳＧＮの状態を制御する。
【0080】
ＤＡＣ１０Ｐ及び１０Ｎの夫々において、キャパシタＣ［１］～Ｃ［ｎ］の静電容量値は第１実施形態と同様に設定される（図４参照）。
【0081】
ＡＤコンバータ１ＢにおけるＡＤ変換動作では、第１実施形態と同様に、ステップＳ１～Ｓ４の動作が順次実行される（図５参照）。
【0082】
図２１はサンプリング期間におけるＡＤコンバータ１Ｂの状態を示す。サンプリング期間は所定時間長さを有する。サンプリング期間において、制御回路３０は、ＤＡＣ１０Ｐ及び１０Ｎ内の全スイッチＳ［１］～Ｓ［Ｎ］を信号入力状態に制御し、且つ、スイッチＳＧＰ及びＳＧＮをオンに制御する。
【0083】
サンプリング期間では、配線ＷＲ＿ＡｉｎＰがＤＡＣ１０Ｐ内でスイッチアレイ１２を介してキャパシタアレイ１１に接続され、これによってアナログ入力信号ＡｉｎＰに応じた電荷がＤＡＣ１０Ｐのキャパシタアレイ１１中の各キャパシタ（Ｃ［１］～Ｃ［Ｎ］）に蓄積される。この際、ＤＡＣ１０Ｐにおけるキャパシタアレイ１１中の各キャパシタ（Ｃ［１］～Ｃ［Ｎ］）は基準電圧ＶＲＥＦを基準にしてアナログ入力信号ＡｉｎＰにより充電される。同様に、サンプリング期間では、配線ＷＲ＿ＡｉｎＮがＤＡＣ１０Ｎ内でスイッチアレイ１２を介してキャパシタアレイ１１に接続され、これによってアナログ入力信号ＡｉｎＮに応じた電荷がＤＡＣ１０Ｎのキャパシタアレイ１１中の各キャパシタ（Ｃ［１］～Ｃ［Ｎ］）に蓄積される。この際、ＤＡＣ１０Ｎにおけるキャパシタアレイ１１中の各キャパシタ（Ｃ［１］～Ｃ［Ｎ］）は基準電圧ＶＲＥＦを基準にしてアナログ入力信号ＡｉｎＮにより充電される。
【0084】
ステップＳ２における状態遷移動作では、第１実施形態に示す状態遷移動作と同様の動作が、２つの電圧生成ブロックの夫々に対して実行される。状態遷移動作において、ステップＳ２１、Ｓ２２、Ｓ２３の動作が、この順番で実行されて良い（図７参照）。尚、ＤＡＣ１０Ｐを含む電圧生成ブロックに対する状態遷移動作では、ステップＳ２２にてスイッチＳＧＰの状態がオンからオフに切り替えられる。ＤＡＣ１０Ｎを含む電圧生成ブロックに対する状態遷移動作では、ステップＳ２２にてスイッチＳＧＮの状態がオンからオフに切り替えられる。ステップＳ２２の後、逐次比較動作が完了するまでスイッチＳＧＰ及びＳＧＮはオフ状態に維持される。
【0085】
ステップＳ３の逐次比較動作においてレジスタ３１の値Ｒｇ［１］～Ｒｇ［Ｎ］が上位ビット側から１ビットずつ決定され、決定された値Ｒｇ［ｉ］がデジタル出力信号Ｄｏｕｔにおける第ｉ番目のビットの値となる。制御回路３０は、逐次比較動作において（換言すれば逐次比較期間において）、比較結果信号ＳＣＭＰに基づきバイナリサーチによりＤＡＣ１０Ｐ及び１０Ｎのスイッチアレイ１２の状態を順次切り替えながら値Ｒｇ［１］～Ｒｇ［Ｎ］（即ちデジタル出力信号Ｄｏｕｔの値）をビットごとに決定する。
【0086】
ＡＤコンバータ１Ｂにおいて、ステップＳ３における逐次比較動作のフローチャートは図９のそれと同じであり、第１実施形態における逐次比較動作が本実施形態にも適用される。但し、第１実施形態にてスイッチＳ［ｊ］の状態が電源接続状態に制御、設定、維持、切り替えられる場合、第２実施形態ではＤＡＣ１０Ｐ及びＤＡＣ１０Ｎの夫々におけるスイッチＳ［ｊ］の状態が電源接続状態に制御、設定、維持、切り替えられると解される。同様に、第１実施形態にてスイッチＳ［ｊ］の状態がグランド接続状態に制御、設定、維持、切り替えられる場合、第２実施形態ではＤＡＣ１０Ｐ及びＤＡＣ１０Ｎの夫々におけるスイッチＳ［ｊ］の状態がグランド接続状態に制御、設定、維持、切り替えられると解される。
【0087】
ステップＳ４（図７参照）の結果出力動作において、制御回路３０は、ステップＳ３の逐次比較動作にて決定された値Ｒｇ［１］～Ｒｇ［Ｎ］を有するデジタル信号を、デジタル出力信号Ｄｏｕｔとして出力する。
【0088】
ＡＤコンバータ１Ｂは、図１のＡＤコンバータ１Ａにおいて電圧生成回路２０をＤＡＣ１０Ｎにより構成した回路であると考えることができる。ＡＤコンバータ１Ｂにおいて、ＤＡＣ１０Ｐ、１０Ｎは夫々第１、第２電圧生成回路の例である。ＡＤコンバータ１Ｂでは、アナログ入力信号ＡｉｎＮに応じた電圧Ｖ２を用いて電圧Ｖ１及びＶ２が逐次比較期間にて比較される。しかしながら、この場合においても、第１実施形態と同様に、様々な変動要因により電圧Ｖ２が理想から変動し、当該変動の向き及び大きさは、第１～第Ｎ単位比較動作の内、或る単位比較動作の実行期間と他の単位比較動作の実行期間との間でも相違する。このため、第１実施形態のＡＤコンバータ１Ａと同様に、デジタル出力信号Ｄｏｕｔのビットごとに補正量ＶＣを設定する。
【0089】
第２実施形態は、以下の実施例ＥＸ２＿１～ＥＸ２＿４を含む。第２実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の実施例ＥＸ２＿１～ＥＸ２＿４に適用される。但し、各実施例において、第２実施形態で上述した事項と矛盾する事項については各実施例での記載が優先されて良い。
【0090】
［実施例ＥＸ２＿１］
実施例ＥＸ２＿１を説明する。図２２は、実施例ＥＸ２＿１に係るＡＤコンバータ１Ｂの一部構成図である。実施例ＥＸ２＿１では補正回路３０として補正回路３０Ｂ＿１が用いられる。補正回路３０Ｂ＿１は、電圧補正処理において、ＤＡＣ１０Ｐにより生成された電圧Ｖ１を補正する。このため、実施例ＥＸ２＿１では逐次比較期間において、電圧Ｖｉｎ１は補正電圧Ｖ１であり、電圧Ｖｉｎ２は原電圧Ｖ２である。
実施例ＥＸ２＿１を説明する。図２２は、実施例ＥＸ２＿１に係るＡＤコンバータ１Ｂの一部構成図である。実施例ＥＸ２＿１では補正回路３０として補正回路３０Ｂ＿１が用いられる。補正回路３０Ｂ＿１は、電圧補正処理において、ＤＡＣ１０Ｐにより生成された電圧Ｖ１を補正する。このため、実施例ＥＸ２＿１では逐次比較期間において、電圧Ｖｉｎ１は補正電圧Ｖ１であり、電圧Ｖｉｎ２は原電圧Ｖ２である。
【0091】
補正回路３０Ｂ＿１は配線ＷＲ１とコンパレータ４０の反転入力端子との間に直列に挿入された加算器あって良い。この場合、第ｊ単位比較動作の実行期間において（図９参照）、補正回路３０Ｂ＿１は、ＤＡＣ１０Ｐから出力される原電圧Ｖ１に対し補正量ΔＶＣ［ｊ］を加算することで補正電圧Ｖ１を生成する（即ち原電圧Ｖ１と補正量ΔＶＣ［ｊ］との和を補正電圧Ｖ１として生成する）。第ｊ単位比較動作の実行期間において、“ΔＶＣ［ｊ］＞０”であれば補正量ΔＶＣ［ｊ］の大きさだけ、補正電圧Ｖ１は原電圧Ｖ１より高くなり、“ΔＶＣ［ｊ］＜０”であれば補正量ΔＶＣ［ｊ］の大きさだけ、補正電圧Ｖ１は原電圧Ｖ１より低くなる。補正制御部５２は第ｊ単位比較動作の実行期間において補正回路３０Ｂ＿１を制御することで補正量ΔＶＣ［ｊ］を所望に設定する。
【0092】
［実施例ＥＸ２＿２］
実施例ＥＸ２＿２を説明する。図２３は、実施例ＥＸ２＿２に係るＡＤコンバータ１Ｂの一部構成図である。実施例ＥＸ２＿２では補正回路３０として補正回路３０Ｂ＿２が用いられる。補正回路３０Ｂ＿２は、電圧補正処理において、ＤＡＣ１０Ｎにより生成された電圧Ｖ２を補正する。このため、実施例ＥＸ２＿２では逐次比較期間において、電圧Ｖｉｎ１は原電圧Ｖ１であり、電圧Ｖｉｎ２は補正電圧Ｖ２である。
実施例ＥＸ２＿２を説明する。図２３は、実施例ＥＸ２＿２に係るＡＤコンバータ１Ｂの一部構成図である。実施例ＥＸ２＿２では補正回路３０として補正回路３０Ｂ＿２が用いられる。補正回路３０Ｂ＿２は、電圧補正処理において、ＤＡＣ１０Ｎにより生成された電圧Ｖ２を補正する。このため、実施例ＥＸ２＿２では逐次比較期間において、電圧Ｖｉｎ１は原電圧Ｖ１であり、電圧Ｖｉｎ２は補正電圧Ｖ２である。
【0093】
補正回路３０Ｂ＿２は配線ＷＲ２とコンパレータ４０の非反転入力端子との間に直列に挿入された加算器あって良い。この場合、第ｊ単位比較動作の実行期間において（図９参照）、補正回路３０Ｂ＿２は、ＤＡＣ１０Ｎから出力される原電圧Ｖ２に対し補正量ΔＶＣ［ｊ］を加算することで補正電圧Ｖ２を生成する（即ち原電圧Ｖ２と補正量ΔＶＣ［ｊ］との和を補正電圧Ｖ２として生成する）。第ｊ単位比較動作の実行期間において、“ΔＶＣ［ｊ］＞０”であれば補正量ΔＶＣ［ｊ］の大きさだけ、補正電圧Ｖ２は原電圧Ｖ２より高くなり、“ΔＶＣ［ｊ］＜０”であれば補正量ΔＶＣ［ｊ］の大きさだけ、補正電圧Ｖ２は原電圧Ｖ２より低くなる。補正制御部５２は第ｊ単位比較動作の実行期間において補正回路３０Ｂ＿２を制御することで補正量ΔＶＣ［ｊ］を所望に設定する。
【0094】
［実施例ＥＸ２＿３］
実施例ＥＸ２＿３を説明する。図２４は、実施例ＥＸ２＿３に係るＡＤコンバータ１Ｂの一部構成図である。実施例ＥＸ２＿３では補正回路３０として補正回路３０Ｂ＿３が用いられる。補正回路３０Ｂ＿３は、電圧補正処理において、ＤＡＣ１０Ｐにより生成された電圧Ｖ１を補正する。このため、実施例ＥＸ２＿３では逐次比較期間において、電圧Ｖｉｎ１は補正電圧Ｖ１であり、電圧Ｖｉｎ２は原電圧Ｖ２である。
実施例ＥＸ２＿３を説明する。図２４は、実施例ＥＸ２＿３に係るＡＤコンバータ１Ｂの一部構成図である。実施例ＥＸ２＿３では補正回路３０として補正回路３０Ｂ＿３が用いられる。補正回路３０Ｂ＿３は、電圧補正処理において、ＤＡＣ１０Ｐにより生成された電圧Ｖ１を補正する。このため、実施例ＥＸ２＿３では逐次比較期間において、電圧Ｖｉｎ１は補正電圧Ｖ１であり、電圧Ｖｉｎ２は原電圧Ｖ２である。
【0095】
補正回路３０Ｂ＿３は実施例ＥＸ１＿３に係る補正回路３０Ａ＿３（図１８参照）と同様の構成を持ち、実施例ＥＸ１＿３の記載が実施例ＥＸ２＿３にも適用される。この適用の際、実施例ＥＸ１＿３の記載における補正回路３０Ａ＿３及びスイッチＳＧは、実施例ＥＸ２＿３において補正回路３０Ｂ＿３及びスイッチＳＧＰに読み替えられる。
【0096】
補正回路３０Ａ＿３と同様に、補正回路３０Ｂ＿３の各補正用キャパシタＣＣの第１端は比較配線ＷＲ１に接続される。サンプリング期間において、補正制御部５２は補正回路３０Ｂ＿３（換言すれば補正用スイッチＳＣ［１］～ＳＣ［Ｍ］の状態）を基準状態である非補正状態に設定する。非補正状態の意義は上述した通りである（図１９参照）。補正回路３０Ｂ＿３が非補正状態とされる状態は、補正回路３０Ｂ＿３による電圧補正処理が実行されていない状態に相当する。尚、サンプリング期間ではスイッチＳＧＰがオンとされるため、補正回路３０Ｂ＿３において補正用キャパシタＣＣ［１］～ＣＣ［ＭＨＦ］には基準電圧ＶＲＥＦ及びグランド電圧間の差に応じた電荷が蓄積され、補正用キャパシタＣＣ［ＭＨＦ＋１］～ＣＣ［Ｍ］には基準電圧ＶＲＥＦ及び電源電圧ＶＤＤ間の差に応じた電荷が蓄積される（それらの蓄積の様子は図示せず）。
【0097】
逐次比較期間において、補正制御部５２は、補正回路３０Ｂ＿３の状態を非補正状態から変更することで、電圧Ｖ１に対する電圧補正処理を実現する。
【0098】
即ち、第ｊ単位比較動作において（図９参照）“ΔＶＣ［ｊ］＞０”であるとき、補正回路３０Ｂ＿３が非補正状態に設定されているときと比べて比較配線ＷＲ１の電位が補正量ΔＶＣ［ｊ］の大きさだけ上昇するよう、補正制御部５２は補正回路３０Ｂ＿３内の補正用スイッチＳＣ［１］～ＳＣ［Ｍ］を個別にロー側状態又はハイ側状態に設定する。例えば、第ｊ単位比較動作において“ΔＶＣ［ｊ］＞０”であるとき、補正制御部５２は、非補正状態を起点に、補正量ΔＶＣ［ｊ］の大きさに応じて補正回路３０Ｂ＿３内の補正用スイッチＳＣ［１］～ＳＣ［ＭＨＦ］の何れか１以上をロー側状態からハイ側状態に切り替える。
【0099】
逆に、第ｊ単位比較動作において（図９参照）“ΔＶＣ［ｊ］＜０”であるとき、補正回路３０Ｂ＿３が非補正状態に設定されているときと比べて比較配線ＷＲ１の電位が補正量ΔＶＣ［ｊ］の大きさだけ低下するよう、補正制御部５２は補正回路３０Ｂ＿３内の補正用スイッチＳＣ［１］～ＳＣ［Ｍ］を個別にロー側状態又はハイ側状態に設定する。例えば、第ｊ単位比較動作において“ΔＶＣ［ｊ］＜０”であるとき、補正制御部５２は、非補正状態を起点に、補正量ΔＶＣ［ｊ］の大きさに応じて補正回路３０Ｂ＿３内の補正用スイッチＳＣ［ＭＨＦ＋１］～ＳＣ［Ｍ］の何れか１以上をハイ側状態からロー側状態に切り替える。
【0100】
［実施例ＥＸ２＿４］
実施例ＥＸ２＿４を説明する。図２５は、実施例ＥＸ２＿４に係るＡＤコンバータ１Ｂの一部構成図である。実施例ＥＸ２＿４では補正回路３０として補正回路３０Ｂ＿４が用いられる。補正回路３０Ｂ＿４は、電圧補正処理において、ＤＡＣ１０Ｎにより生成された電圧Ｖ２を補正する。このため、実施例ＥＸ２＿４では逐次比較期間において、電圧Ｖｉｎ１は原電圧Ｖ１であり、電圧Ｖｉｎ２は補正電圧Ｖ２である。
実施例ＥＸ２＿４を説明する。図２５は、実施例ＥＸ２＿４に係るＡＤコンバータ１Ｂの一部構成図である。実施例ＥＸ２＿４では補正回路３０として補正回路３０Ｂ＿４が用いられる。補正回路３０Ｂ＿４は、電圧補正処理において、ＤＡＣ１０Ｎにより生成された電圧Ｖ２を補正する。このため、実施例ＥＸ２＿４では逐次比較期間において、電圧Ｖｉｎ１は原電圧Ｖ１であり、電圧Ｖｉｎ２は補正電圧Ｖ２である。
【0101】
補正回路３０Ｂ＿４は実施例ＥＸ１＿３に係る補正回路３０Ａ＿３（図１８参照）と同様の構成を持ち、実施例ＥＸ１＿３の記載が実施例ＥＸ２＿４にも適用される。この適用の際、実施例ＥＸ１＿３の記載における補正回路３０Ａ＿３及びスイッチＳＧは、実施例ＥＸ２＿４において補正回路３０Ｂ＿４及びスイッチＳＧＮに読み替えられる。
【0102】
但し、補正回路３０Ａ＿３とは異なり、補正回路３０Ｂ＿４の各補正用キャパシタＣＣの第１端は比較配線ＷＲ２に接続される。サンプリング期間において、補正制御部５２は補正回路３０Ｂ＿４（換言すれば補正用スイッチＳＣ［１］～ＳＣ［Ｍ］の状態）を基準状態である非補正状態に設定する。非補正状態の意義は上述した通りである（図１９参照）。補正回路３０Ｂ＿４が非補正状態とされる状態は、補正回路３０Ｂ＿４による電圧補正処理が実行されていない状態に相当する。尚、サンプリング期間ではスイッチＳＧＮがオンとされるため、補正回路３０Ｂ＿４において補正用キャパシタＣＣ［１］～ＣＣ［ＭＨＦ］には基準電圧ＶＲＥＦ及びグランド電圧間の差に応じた電荷が蓄積され、補正用キャパシタＣＣ［ＭＨＦ＋１］～ＣＣ［Ｍ］には基準電圧ＶＲＥＦ及び電源電圧ＶＤＤ間の差に応じた電荷が蓄積される（それらの蓄積の様子は図示せず）。
【0103】
逐次比較期間において、補正制御部５２は、補正回路３０Ｂ＿４の状態を非補正状態から変更することで、電圧Ｖ２に対する電圧補正処理を実現する。
【0104】
即ち、第ｊ単位比較動作において（図９参照）“ΔＶＣ［ｊ］＞０”であるとき、補正回路３０Ｂ＿４が非補正状態に設定されているときと比べて比較配線ＷＲ２の電位が補正量ΔＶＣ［ｊ］の大きさだけ上昇するよう、補正制御部５２は補正回路３０Ｂ＿４内の補正用スイッチＳＣ［１］～ＳＣ［Ｍ］を個別にロー側状態又はハイ側状態に設定する。例えば、第ｊ単位比較動作において“ΔＶＣ［ｊ］＞０”であるとき、補正制御部５２は、非補正状態を起点に、補正量ΔＶＣ［ｊ］の大きさに応じて補正回路３０Ｂ＿４内の補正用スイッチＳＣ［１］～ＳＣ［ＭＨＦ］の何れか１以上をロー側状態からハイ側状態に切り替える。
【0105】
逆に、第ｊ単位比較動作において（図９参照）“ΔＶＣ［ｊ］＜０”であるとき、補正回路３０Ｂ＿４が非補正状態に設定されているときと比べて比較配線ＷＲ２の電位が補正量ΔＶＣ［ｊ］の大きさだけ低下するよう、補正制御部５２は補正回路３０Ｂ＿４内の補正用スイッチＳＣ［１］～ＳＣ［Ｍ］を個別にロー側状態又はハイ側状態に設定する。例えば、第ｊ単位比較動作において“ΔＶＣ［ｊ］＜０”であるとき、補正制御部５２は、非補正状態を起点に、補正量ΔＶＣ［ｊ］の大きさに応じて補正回路３０Ｂ＿４内の補正用スイッチＳＣ［ＭＨＦ＋１］～ＳＣ［Ｍ］の何れか１以上をハイ側状態からロー側状態に切り替える。
【0106】
＜＜第３実施形態＞＞
本開示の第３実施形態を説明する。第１及び第２実施形態に示した電圧補正処理は、キャパシタ型ＤＡＣを利用しない形態の逐次比較型Ａ／Ｄ変換回路にも適用できる。これについて第３実施形態で説明する。
本開示の第３実施形態を説明する。第１及び第２実施形態に示した電圧補正処理は、キャパシタ型ＤＡＣを利用しない形態の逐次比較型Ａ／Ｄ変換回路にも適用できる。これについて第３実施形態で説明する。
【0107】
図２６に本開示の第３実施形態に係るＡＤコンバータ１Ｃの全体構成を示す。ＡＤコンバータ１Ｃは、キャパシタ型ＤＡＣを利用しない形態の逐次比較型Ａ／Ｄ変換回路である。ＡＤコンバータ１Ｃに対してアナログ入力信号Ａｉｎが入力される。ＡＤコンバータ１Ｃはアナログ入力信号Ａｉｎに対するＡＤ変換動作を行う。アナログ入力信号Ａｉｎに対するＡＤ変換動作では、アナログ入力信号Ａｉｎをバイナリサーチによってデジタル信号に変換し、得られたデジタル信号をデジタル出力信号Ｄｏｕｔとして出力する。
【0108】
尚、第１～第３実施形態の何れにおいても共通の記号“Ａｉｎ”及び“Ｄｏｕｔ”が用いられているが、第３実施形態で述べるアナログ入力信号Ａｉｎ及びデジタル出力信号Ｄｏｕｔは、ＡＤコンバータ１Ｃへのアナログ入力信号Ａｉｎ及びＡＤコンバータ１Ｃからのデジタル出力信号Ｄｏｕｔを指す。デジタル出力信号Ｄｏｕｔの構造は第１実施形態と同様である。即ち、デジタル出力信号ＤｏｕｔはＮビットのデジタル信号である。
【0109】
ＡＤコンバータ１Ｃは、Ｓ／Ｈ回路１１０、ＤＡＣ１２０、補正回路１３０、コンパレータ１４０及び制御回路１５０を備える。アナログ入力信号Ａｉｎは所定のダイナミックレンジ内の電圧値を有する。ダイナミックレンジは所定の下限電圧ＶＭＩＮから所定の上限電圧ＶＭＡＸまでの電圧範囲である。“ＶＭＡＸ＞ＶＭＩＮ”が成立する。下限電圧ＶＭＩＮは０Ｖ以外でも良いが、ここでは下限電圧ＶＭＩＮは０Ｖであるとする。
【0110】
Ｓ／Ｈ回路１１０はサンプルホールド回路であって、第１電圧生成回路の例である。Ｓ／Ｈ回路１１０に対してアナログ入力信号Ａｉｎが入力される。Ｓ／Ｈ回路１１０はアナログ入力信号Ａｉｎをサンプリングし、ホールド指定信号を受けたタイミングにおけるアナログ入力信号Ａｉｎを保持することで電圧Ｖａを生成する。電圧Ｖａはホールド指定信号を受けたタイミングにおけるアナログ入力信号Ａｉｎの電圧値を持つ。Ｓ／Ｈ回路１１０は比較配線ＷＲａに接続され、比較配線ＷＲａに対して電圧Ｖａを出力する。ホールド指定信号は、制御回路１５０から、又は、ＡＤコンバータ１Ｃの外部回路（不図示）からＳ／Ｈ回路１１０に供給される。
【0111】
ＤＡＣ１２０は第２電圧生成回路の例である。ＤＡＣ１２０は、電圧Ｖａとの対比に供される電圧Ｖｂを生成し、生成した電圧Ｖｂを比較配線ＷＲｂに出力する。ＤＡＣ１２０はＤＡ変換回路（デジタル－アナログ変換器）である。例えば、ＤＡＣ１２０はＲ－２Ｒラダー型のＤＡ変換回路であって良い。ＤＡＣ１２０は制御回路１５０から供給されるデジタルの制御信号ＤＡＣＩＮをＤＡ変換によってアナログ信号に変換し、得られたアナログ信号（アナログ電圧信号）を電圧Ｖｂとして比較配線ＷＲｂに出力する。ＤＡＣ１２０に対して上述の上限電圧ＶＭＡＸ及び下限電圧ＶＭＩＮ（ここでは０Ｖ）が電源電圧として入力され、ＤＡＣ１２０は下限電圧ＶＭＩＮから上限電圧ＶＭＡＸまでの電圧を電圧Ｖｂとして生成及び出力できる。
【0112】
補正回路１３０は、制御回路１５０の制御の下、電圧補正処理を実行できる。電圧補正処理において、補正回路１３０はＳ／Ｈ回路１１０にて生成された電圧Ｖａを補正する又はＤＡＣ１２０にて生成された電圧Ｖｂを補正する。以下では、説明の具体化のため、補正回路１３０による補正が行われていない電圧Ｖａを原電圧Ｖａと称し、補正回路１３０による補正が行われた後の電圧Ｖａを補正電圧Ｖａと称する。同様に、補正回路１３０による補正が行われていない電圧Ｖｂを原電圧Ｖｂと称し、補正回路１３０による補正が行われた後の電圧Ｖｂを補正電圧Ｖｂと称する。
【0113】
コンパレータ１４０は反転入力端子、非反転入力端子及び出力端子を有する。コンパレータ１４０の反転入力端子に対して第１比較入力電圧である電圧Ｖｉｎａが供給され、コンパレータ１４０の非反転入力端子に対して第２比較入力電圧である電圧Ｖｉｎｂが供給される。電圧Ｖｉｎａは原電圧Ｖａ又は補正電圧Ｖａである。電圧Ｖｉｎｂは原電圧Ｖｂ又は補正電圧Ｖｂである。
【0114】
コンパレータ１４０は電圧Ｖｉｎａ及びＶｉｎｂを比較し、電圧Ｖｉｎａ及びＶｉｎｂの比較結果（高低関係）を示す比較結果信号ＳＣＭＰを生成及び出力する。比較結果信号ＳＣＭＰは“０”又は“１”の値を有する二値化信号である。尚、コンパレータ１４０の非反転入力端子に電圧Ｖｉｎａを供給し且つコンパレータ１４０の反転入力端子に電圧Ｖｉｎｂを供給する変形も可能である。第３実施形態で述べる比較結果信号ＳＣＭＰは、コンパレータ１４０から出力される信号であるとする。
【0115】
コンパレータ１４０は、“Ｖｉｎａ＜Ｖｉｎｂ”の成立時において“１”の値を有する比較結果信号ＳＣＭＰを自身の出力端子から出力し、“Ｖｉｎａ＞Ｖｉｎｂ”の成立時において“０”の値を有する比較結果信号ＳＣＭＰを自身の出力端子から出力する。“Ｖｉｎａ＝Ｖｉｎｂ”の成立時において比較結果信号ＳＣＭＰは“０”又は“１”の値を有する。
【0116】
制御回路１５０は比較結果信号ＳＣＭＰを受ける。制御回路１５０はＡＤ変換動作を全体的に制御し、ＡＤ変換動作によって得られたデジタル出力信号Ｄｏｕｔを出力する。制御回路１５０にはレジスタ１５１が設けられ、レジスタ１５１にデジタル出力信号Ｄｏｕｔの値を格納することができる。制御回路１５０はＳ／Ｈ回路１１０に対してデジタルの制御信号ＤＡＣＩＮ（ＤＡＣ入力信号）を供給することで、制御信号ＤＡＣＩＮに応じた電圧ＶｂをＤＡＣ１２０から出力させる。制御回路１５０には更に補正制御部１５２が設けられる。補正制御部１５２は補正回路１３０による電圧補正処理の実行制御を行う（詳細は後述）。
【0117】
ＡＤコンバータ１ＣにおけるＡＤ変換動作では、まず、Ｓ／Ｈ回路１１０に対するホールド指定信号の入力に応答してＳ／Ｈ回路１１０により電圧Ｖａが生成及び出力される。その後、比較配線ＷＲａにおける電圧が電圧Ｖａに維持された状態で逐次比較動作が行われる。
【0118】
図２７にＡＤコンバータ１Ｃにおける逐次比較動作のフローチャートを示す。尚、レジスタ１５１は図１０に示すレジスタ５１と同じものであるとする。第３実施形態における値Ｒｇ［１］～Ｒｇ［Ｎ］はレジスタ１５１にて記憶されるＮビットの値であるとする。ＡＤコンバータ１Ａ又は１Ｂと同様に、ＡＤコンバータ１Ｃにおいて、逐次比較動作により値Ｒｇ［１］～Ｒｇ［Ｎ］が上位ビット側から１ビットずつ決定され、決定された値Ｒｇ［ｉ］がデジタル出力信号Ｄｏｕｔにおける第ｉ番目のビットの値となる。逐次比較動作が実行される期間は逐次比較期間と称される。制御回路１５０は、逐次比較動作において（換言すれば逐次比較期間において）、比較結果信号ＳＣＭＰに基づきバイナリサーチにより制御信号ＤＡＣＩＮの変更を通じて電圧Ｖｂを順次変化させながら値Ｒｇ［１］～Ｒｇ［Ｎ］（即ちデジタル出力信号Ｄｏｕｔの値）をビットごとに決定する。
【0119】
図２７の逐次比較動作では、まずステップＳ１３０にて、制御回路１５０にて管理される変数ｊに対しＮの値が代入される。その後、ステップＳ１３１に進む。ステップＳ１３１において、制御回路１５０は、第ｊ番目のビット用の制御信号ＤＡＣＩＮをＤＡＣ１２０に与え、第ｊ番目のビット用の制御信号ＤＡＣＩＮをＤＡ変換するようＤＡＣ１２０を制御する。これにより、デジタル出力信号Ｄｏｕｔにおける第ｊ番目のビットの値（即ち値Ｒ［ｊ］）を決定するための電圧ＶｂがＤＡＣ１２０にて生成され且つ比較配線ＷＲｂに出力される。
【0120】
ここで生成される電圧Ｖｂは、バイナリサーチの方法に基づく適正な電圧である。“ｊ＝Ｎ”であるときの制御信号ＤＡＣＩＮのデジタル値は一定であるが、“ｊ＜Ｎ”であるときの制御信号ＤＡＣＩＮのデジタル値は、バイナリサーチの方法に基づき、過去に得られた比較結果信号ＳＣＭＰに依存して決定される。ステップＳ１３１の後、ステップＳ１３２に進む。
【0121】
ステップＳ１３２において補正制御部１５２は補正回路１３０に電圧補正処理を実行させる。この際、補正制御部１５２はデジタル出力信号Ｄｏｕｔのビットごとに補正回路１３０での補正量ΔＶＣを設定する。補正量ΔＶＣは電圧量である。第１及び第２実施形態と同様に、デジタル出力信号Ｄｏｕｔにおける第ｊ番目のビットの値を決定するときに電圧補正処理にて使用される補正量を特に補正量ΔＶＣ［ｊ］と称する。１回目のステップＳ１３２では“ｊ＝Ｎ”であるため補正量ΔＶＣ［Ｎ］による電圧補正処理が実行される。補正量ΔＶＣ［ｊ］は正の電圧値を持つ場合もあるし、負の電圧値を持つ場合もある。補正量ΔＶＣ［Ｎ］～ΔＶＣ［１］は互いに異なる場合もあるし、補正量ΔＶＣ［Ｎ］～ΔＶＣ［１］の内、幾つかの補正量の値が一致する場合もある。但し、少なくとも、補正量ΔＶＣ［Ｎ］～ΔＶＣ［１］の中には、互いに異なる値を持つ２以上の補正量が含まれる。
【0122】
電圧補正処理にて電圧Ｖａの補正が行われる場合、原電圧Ｖａに対して補正量ΔＶＣ［ｊ］が加算されることで補正電圧Ｖａが生成され（即ち原電圧Ｖａと補正量ΔＶＣ［ｊ］との和が補正電圧Ｖａとして生成され）、補正電圧Ｖａが電圧Ｖｉｎａとしてコンパレータ１４０の反転入力端子に供給されると共に原電圧Ｖｂが電圧Ｖｉｎｂとしてコンパレータ１４０の非反転入力端子に供給される。電圧補正処理にて電圧Ｖｂの補正が行われる場合、原電圧Ｖｂに対して補正量ΔＶＣ［ｊ］が加算されることで補正電圧Ｖｂが生成され（即ち原電圧Ｖｂと補正量ΔＶＣ［ｊ］との和が補正電圧Ｖｂとして生成され）、補正電圧Ｖｂが電圧Ｖｉｎｂとしてコンパレータ１４０の非反転入力端子に供給されると共に原電圧Ｖａが電圧Ｖｉｎａとしてコンパレータ１４０の反転入力端子に供給される。
【0123】
ステップＳ１３２に続くステップＳ１３３において、制御回路１５０は、現時点の比較結果信号ＳＣＭＰの値を取得する（即ち直近のステップＳ１３２の状態にてコンパレータ１４０から出力される比較結果信号ＳＣＭＰの値を取得する）。取得した値が“１”であれば（ステップＳ１３３のＹ）ステップＳ１３４に進む一方、取得した値が“０”であれば（ステップＳ１３３のＮ）ステップＳ１３５に進む。
【0124】
ステップＳ１３４において制御回路１５０は値Ｒｇ［ｊ］を“０”に決定する。ステップＳ１３５において制御回路１５０は値Ｒｇ［ｊ］を“１”に決定する。ステップＳ１３４又はＳ１３５の後、ステップＳ１３６に進む。
【0125】
ステップＳ１３６において制御回路１５０は変数ｊが１であるかを確認する。変数ｊが１でない場合には（ステップＳ１３６のＮ）、ステップＳ１３７に進み、変数ｊより１を減算してからステップＳ１３１に戻ってステップＳ１３１以降の処理を繰り返す。例えば、１回目のステップＳ１３１の処理において、制御回路１５０は“Ｖｂ＝ＶＭＡＸ／２”となるように制御信号ＤＡＣＩＮをＤＡＣ１２０に与える（但し、実際の電圧Ｖｂには誤差が含まれ得る）。その後、値Ｒ［Ｎ］が“０”に決定された場合には、バイナリサーチの方法に基づき、２回目のステップＳ１３１の処理において、制御回路１５０は“Ｖｂ＝ＶＭＡＸ／４”となるように制御信号ＤＡＣＩＮをＤＡＣ１２０に与える（但し、実際の電圧Ｖｂには誤差が含まれ得る）。逆に、値Ｒ［Ｎ］が“１”に決定された場合には、バイナリサーチの方法に基づき、２回目のステップＳ１３１の処理において、制御回路１５０は“Ｖｂ＝３・ＶＭＡＸ／４”となるように制御信号ＤＡＣＩＮをＤＡＣ１２０に与える（但し、実際の電圧Ｖｂには誤差が含まれ得る）。３回目以降のステップＳ１３１も同様にバイナリサーチの方法に基づき電圧Ｖｂが調整される。
【0126】
また、２回目のステップＳ１３２の処理では電圧補正処理にて使用される補正量が補正量ΔＶＣ［Ｎ］から補正量ΔＶＣ［Ｎ－１］に切り替えられ、３回目のステップＳ１３２の処理では電圧補正処理にて使用される補正量が補正量ΔＶＣ［Ｎ－１］から補正量ΔＶＣ［Ｎ－２］に切り替えられる。４回目以降のステップＳ１３２も同様である。
【0127】
第３実施形態では、ステップＳ１３１～Ｓ１３５から成る処理が単位比較動作と称される。そうすると、逐次比較動作は第１～第Ｎ単位比較動作を含む。“ｊ＝Ｎ”のときに実行される単位比較動作が第Ｎ単位比較動作であり、“ｊ＝Ｎ－１”のときに実行される単位比較動作が第（Ｎ－１）単位比較動作であり、・・・、“ｊ＝１”のときに実行される単位比較動作が第１単位比較動作である。第ｊ単位比較動作において値Ｒｇ［ｊ］が決定される、即ちデジタル出力信号Ｄｏｕｔの第ｊ番目のビットの値が決定される。
【0128】
ステップＳ１３６において“ｊ＝１”である場合（ステップＳ１３６のＹ）、図２７の逐次比較動作を終了する。この段階では、値Ｒｇ［１］～Ｒｇ［Ｎ］が全て決定済みである。
【0129】
逐次比較動作が終了すると、制御回路１５０は結果出力動作を行う。結果出力動作において、制御回路１５０は逐次比較動作にて決定された値Ｒｇ［１］～Ｒｇ［Ｎ］を有するデジタル信号をデジタル出力信号Ｄｏｕｔとして出力する。デジタル出力信号Ｄｏｕｔを利用する任意の回路（不図示）に対してデジタル出力信号Ｄｏｕｔが出力される。結果出力動作は逐次比較動作の実行中に開始されても良い。即ち逐次比較動作にて値Ｒｇ［Ｎ］が決定され次第、制御回路１５０は、デジタル出力信号Ｄｏｕｔ中の値Ｒｇ［Ｎ］を出力して良い。同様に、逐次比較動作にて値Ｒｇ［Ｎ－１］が決定され次第、制御回路１５０は、デジタル出力信号Ｄｏｕｔ中の値Ｒｇ［Ｎ－１］を出力して良い。値Ｒｇ［Ｎ－２］～Ｒｇ［１］についても同様である。
【0130】
ＡＤコンバータ１Ｃにおいても、第１実施形態と同様に、様々な変動要因により電圧Ｖｂが理想から変動し、当該変動の向き及び大きさは、第１～第Ｎ単位比較動作の内、或る単位比較動作の実行期間と他の単位比較動作の実行期間との間でも相違する。このため、第１実施形態と同様にデジタル出力信号Ｄｏｕｔのビットごとに補正量ＶＣを設定する。
【0131】
第３実施形態は、以下の実施例ＥＸ３＿１及びＥＸ３＿２を含む。第３実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の実施例ＥＸ３＿１及びＥＸ３＿２に適用される。但し、各実施例において、第３実施形態で上述した事項と矛盾する事項については各実施例での記載が優先されて良い。
【0132】
［実施例ＥＸ３＿１］
実施例ＥＸ３＿１を説明する。図２８は、実施例ＥＸ３＿１に係るＡＤコンバータ１Ｃの一部構成図である。実施例ＥＸ３＿１では補正回路１３０として補正回路１３０＿１が用いられる。補正回路１３０＿１は、電圧補正処理において、Ｓ／Ｈ回路１１０により生成された電圧Ｖａを補正する。このため、実施例ＥＸ３＿１では逐次比較期間において、電圧Ｖｉｎａは補正電圧Ｖａであり、電圧Ｖｉｎｂは原電圧Ｖｂである。
実施例ＥＸ３＿１を説明する。図２８は、実施例ＥＸ３＿１に係るＡＤコンバータ１Ｃの一部構成図である。実施例ＥＸ３＿１では補正回路１３０として補正回路１３０＿１が用いられる。補正回路１３０＿１は、電圧補正処理において、Ｓ／Ｈ回路１１０により生成された電圧Ｖａを補正する。このため、実施例ＥＸ３＿１では逐次比較期間において、電圧Ｖｉｎａは補正電圧Ｖａであり、電圧Ｖｉｎｂは原電圧Ｖｂである。
【0133】
補正回路１３０＿１は配線ＷＲａとコンパレータ１４０の反転入力端子との間に直列に挿入された加算器であって良い。この場合、第ｊ単位比較動作の実行期間において（図２７参照）、補正回路１３０＿１は、Ｓ／Ｈ回路１１０から出力される原電圧Ｖａに対し補正量ΔＶＣ［ｊ］を加算することで補正電圧Ｖａを生成する（即ち原電圧Ｖａと補正量ΔＶＣ［ｊ］との和を補正電圧Ｖａとして生成する）。第ｊ単位比較動作の実行期間において、“ΔＶＣ［ｊ］＞０”であれば補正量ΔＶＣ［ｊ］の大きさだけ、補正電圧Ｖａは原電圧Ｖａより高くなり、“ΔＶＣ［ｊ］＜０”であれば補正量ΔＶＣ［ｊ］の大きさだけ、補正電圧Ｖａは原電圧Ｖａより低くなる。補正制御部１５２は第ｊ単位比較動作の実行期間において補正回路１３０＿１を制御することで補正量ΔＶＣ［ｊ］を所望に設定する。
【0134】
［実施例ＥＸ３＿２］
実施例ＥＸ３＿２を説明する。図２９は、実施例ＥＸ３＿２に係るＡＤコンバータ１Ｃの一部構成図である。実施例ＥＸ３＿２では補正回路１３０として補正回路１３０＿２が用いられる。補正回路１３０＿２は、電圧補正処理において、ＤＡＣ１２０により生成された電圧Ｖｂを補正する。このため、実施例ＥＸ３＿２では逐次比較期間において、電圧Ｖｉｎａは原電圧Ｖａであり、電圧Ｖｉｎｂは補正電圧Ｖｂである。
実施例ＥＸ３＿２を説明する。図２９は、実施例ＥＸ３＿２に係るＡＤコンバータ１Ｃの一部構成図である。実施例ＥＸ３＿２では補正回路１３０として補正回路１３０＿２が用いられる。補正回路１３０＿２は、電圧補正処理において、ＤＡＣ１２０により生成された電圧Ｖｂを補正する。このため、実施例ＥＸ３＿２では逐次比較期間において、電圧Ｖｉｎａは原電圧Ｖａであり、電圧Ｖｉｎｂは補正電圧Ｖｂである。
【0135】
補正回路１３０＿２は配線ＷＲｂとコンパレータ１４０の非反転入力端子との間に直列に挿入された加算器であって良い。この場合、第ｊ単位比較動作の実行期間において（図２７参照）、補正回路１３０＿２は、ＤＡＣ１２０から出力される原電圧Ｖｂに対し補正量ΔＶＣ［ｊ］を加算することで補正電圧Ｖｂを生成する（即ち原電圧Ｖｂと補正量ΔＶＣ［ｊ］との和を補正電圧Ｖｂとして生成する）。第ｊ単位比較動作の実行期間において、“ΔＶＣ［ｊ］＞０”であれば補正量ΔＶＣ［ｊ］の大きさだけ、補正電圧Ｖｂは原電圧Ｖｂより高くなり、“ΔＶＣ［ｊ］＜０”であれば補正量ΔＶＣ［ｊ］の大きさだけ、補正電圧Ｖｂは原電圧Ｖｂより低くなる。補正制御部１５２は第ｊ単位比較動作の実行期間において補正回路１３０＿２を制御することで補正量ΔＶＣ［ｊ］を所望に設定する。
【0136】
＜＜付記１＞
図１に示したＤＡＣ１０の構成及び図２０に示したＤＡＣ１０Ｐ及び１０Ｎの構成は例に過ぎない。キャパシタ型ＤＡＣの形態は様々であり、ＤＡＣ１０、１０Ｐ及び１０Ｎがキャパシタ型ＤＡＣである限り、それらの内部構成は様々に変形可能である。従って例えば、ＤＡＣ１０に１以上のスケーリングキャパシタ（直列容量とも称され得る）が設けられていても良い。ＤＡＣ１０Ｐ及び１０Ｎについても同様である。
図１に示したＤＡＣ１０の構成及び図２０に示したＤＡＣ１０Ｐ及び１０Ｎの構成は例に過ぎない。キャパシタ型ＤＡＣの形態は様々であり、ＤＡＣ１０、１０Ｐ及び１０Ｎがキャパシタ型ＤＡＣである限り、それらの内部構成は様々に変形可能である。従って例えば、ＤＡＣ１０に１以上のスケーリングキャパシタ（直列容量とも称され得る）が設けられていても良い。ＤＡＣ１０Ｐ及び１０Ｎについても同様である。
【0137】
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【0138】
＜＜付記２＞＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
【0139】
本開示の一側面に係る逐次比較型ＡＤ変換回路は、アナログ入力信号をデジタル出力信号に変換するよう構成された逐次比較型ＡＤ変換回路（１Ａ、１Ｂ、１Ｃ）であって、前記アナログ入力信号に応じた第１電圧（Ｖ１、Ｖａ）を生成するよう構成された第１電圧生成回路（１０、１０Ｐ、１１０）と、前記第１電圧との対比に供される第２電圧（Ｖ２、Ｖｂ）を生成するよう構成された第２電圧生成回路（２０、１０Ｎ、１２０）と、バイナリサーチが行われる逐次比較期間において前記第１電圧又は前記第２電圧を補正するよう構成された補正回路（３０、１３０）と、前記補正回路での補正を通じて得られる２つの比較入力電圧（Ｖｉｎ１及びＶｉｎ２、Ｖｉｎａ及びＶｉｎｂ）を受け、前記２つの比較入力電圧を比較することで比較結果信号（ＳＣＭＰ）を生成するよう構成されたコンパレータ（４０、１４０）と、前記比較結果信号に基づき、前記デジタル出力信号の最上位ビットから最下位ビットに向けてバイナリサーチにより前記デジタル出力信号の値をビットごとに決定するよう構成された制御回路（５０、１５０）と、を備え、前記制御回路は、前記逐次比較期間において、前記デジタル出力信号のビットごとに前記補正回路での補正量（ΔＶＣ）を設定する構成（第１の構成）である。
【0140】
これにより、ＡＤ変換の精度向上（直線性の向上等）が見込める。
【0141】
上記第１の構成に係る逐次比較型ＡＤ変換回路において（図１参照）、前記第１電圧生成回路（１０）は、キャパシタアレイ（１１）及び前記キャパシタアレイに接続されるスイッチアレイ（１２）を有し、サンプリング期間にて前記アナログ入力信号が加わる配線（ＷＲ＿Ａｉｎ）を前記スイッチアレイを介して前記キャパシタアレイに接続することで前記アナログ入力信号に応じた電荷を前記キャパシタアレイ中の各キャパシタに蓄積させ、前記サンプリング期間後の前記逐次比較期間において所定の電源電圧又はグランド電圧を前記スイッチアレイを介し前記キャパシタアレイ中の各キャパシタに供給した状態で前記キャパシタアレイの蓄積電荷に基づき前記第１電圧を生成し、前記制御回路は、前記逐次比較期間において、前記比較結果信号に応じて前記スイッチアレイの状態を制御しつつ前記比較結果信号に基づき前記デジタル出力信号の値をビットごとに決定する構成（第２の構成）であっても良い。
【0142】
上記第２の構成に係る逐次比較型ＡＤ変換回路において（図１２参照）、前記第２電圧生成回路（２０）は、予め定められた基準電圧を前記第２電圧として生成するよう構成された基準電圧源（２０＿１）である構成（第３の構成）であっても良い。
【0143】
上記第２の構成に係る逐次比較型ＡＤ変換回路において（図１３参照）、前記第２電圧生成回路（２０）は、供給されたデジタル信号をアナログ信号に変換することで前記第２電圧を生成するよう構成されたＤＡ変換回路（２０＿２）である構成（第４の構成）であっても良い。
【0144】
上記第１の構成に係る逐次比較型ＡＤ変換回路において（図２０参照）、前記アナログ入力信号は第１アナログ入力信号（ＡｉｎＰ）及び第２アナログ入力信号（ＡｉｎＮ）間の差信号（Ａｄｉｆ）であり、前記第１電圧生成回路（１０Ｐ）は、第１キャパシタアレイ（１１）及び前記第１キャパシタアレイに接続される第１スイッチアレイ（１２）を有し、サンプリング期間にて前記第１アナログ入力信号が加わる配線（ＷＲ＿ＡｉｎＰ）を前記第１スイッチアレイを介して前記第１キャパシタアレイに接続することで前記第１アナログ入力信号に応じた電荷を前記第１キャパシタアレイ中の各キャパシタに蓄積させ、前記サンプリング期間後の前記逐次比較期間において所定の電源電圧又はグランド電圧を前記第１スイッチアレイを介し前記第１キャパシタアレイ中の各キャパシタに供給した状態で前記第１キャパシタアレイの蓄積電荷に基づき前記第１電圧を生成し、前記第２電圧生成回路（１０Ｎ）は、第２キャパシタアレイ（１１）及び前記第２キャパシタアレイに接続される第２スイッチアレイ（１２）を有し、前記サンプリング期間にて前記第２アナログ入力信号が加わる配線（ＷＲ＿ＡｉｎＮ）を前記第２スイッチアレイを介して前記第２キャパシタアレイに接続することで前記第２アナログ入力信号に応じた電荷を前記第２キャパシタアレイ中の各キャパシタに蓄積させ、前記逐次比較期間において前記電源電圧又は前記グランド電圧を前記第２スイッチアレイを介し前記第２キャパシタアレイ中の各キャパシタに供給した状態で前記第２キャパシタアレイの蓄積電荷に基づき前記第２電圧を生成し、前記制御回路は、前記逐次比較期間において、前記比較結果信号に応じて前記第１スイッチアレイ及び前記第２スイッチアレイの各状態を制御しつつ前記比較結果信号に基づき前記デジタル出力信号の値をビットごとに決定する構成（第５の構成）であっても良い。
【0145】
上記第１の構成に係る逐次比較型ＡＤ変換回路において（図２６参照）、前記第１電圧生成回路（１１０）は、前記アナログ入力信号をサンプリングして保持することで前記第１電圧を生成し、前記第２電圧生成回路（１２０）は、前記制御回路からのデジタルの制御信号をアナログ信号に変換することで前記第２電圧を生成し、前記制御回路（１５０）は、前記逐次比較期間において、前記比較結果信号に応じた前記制御信号を前記第２電圧生成回路に出力しつつ前記比較結果信号に基づき前記デジタル出力信号の値をビットごとに決定する構成（第６の構成）であっても良い。
【0146】
上記第１～第６の構成の何れかに係る逐次比較型ＡＤ変換回路において（例えば図１６参照）、前記２つの比較入力電圧は、前記補正回路による補正後の前記第１電圧と、前記第２電圧生成回路にて生成された前記第２電圧である構成（第７の構成）であっても良い。
【0147】
上記第１～第６の構成の何れかに係る逐次比較型ＡＤ変換回路において（例えば図１７参照）、前記２つの比較入力電圧は、前記第１電圧生成回路にて生成された前記第１電圧と、前記補正回路による補正後の前記第２電圧である構成（第８の構成）であっても良い。
【0148】
上記第２の構成に係る逐次比較型ＡＤ変換回路において（図１８参照）、前記第１電圧生成回路は比較配線（ＷＲ１）に前記第１電圧を発生させ、前記補正回路（３０Ａ＿３）は、前記比較配線に接続された第１端を有する補正用キャパシタ（ＣＣ）及び前記補正用キャパシタの第２端に対し前記電源電圧又は前記グランド電圧を与える補正用スイッチ（ＳＣ）を有する補正単位回路（ＵＣ）を複数備え、前記逐次比較期間において複数の補正単位回路を用い前記デジタル出力信号のビットごとに前記第１電圧を補正する構成（第９の構成）であっても良い。
【0149】
これにより、第１電圧生成回路の構成に適応して、第１電圧に対する補正回路を簡素な回路で実現できる。
【0150】
上記第９の構成に係る逐次比較型ＡＤ変換回路において、前記補正回路は、前記サンプリング期間にて複数の補正用スイッチの状態を基準状態（図１９参照）に設定し、その後、前記逐次比較期間において前記複数の補正用スイッチの状態を前記基準状態から変更することで前記第１電圧を補正する構成（第１０の構成）であっても良い。
【0151】
上記第５の構成に係る逐次比較型ＡＤ変換回路において（図２４参照）、前記第１電圧生成回路は比較配線（ＷＲ１）に前記第１電圧を発生させ、前記補正回路（３０Ｂ＿３）は、前記比較配線に接続された第１端を有する補正用キャパシタ（ＣＣ）及び前記補正用キャパシタの第２端に対し前記電源電圧又は前記グランド電圧を与える補正用スイッチ（ＳＣ）を有する補正単位回路（ＵＣ）を複数備え、前記逐次比較期間において複数の補正単位回路を用い前記デジタル出力信号のビットごとに前記第１電圧を補正する構成（第１１の構成）であっても良い。
【0152】
これにより、第１電圧生成回路の構成に適応して、第１電圧に対する補正回路を簡素な回路で実現できる。
【0153】
上記第１１の構成に係る逐次比較型ＡＤ変換回路において、前記補正回路は、前記サンプリング期間にて複数の補正用スイッチの状態を基準状態に設定し、その後、前記逐次比較期間において前記複数の補正用スイッチの状態を前記基準状態から変更することで前記第１電圧を補正する構成（第１２の構成）であっても良い。
【0154】
上記第５の構成に係る逐次比較型ＡＤ変換回路において（図２５参照）、前記第２電圧生成回路は比較配線（ＷＲ２）に前記第２電圧を発生させ、前記補正回路（３０Ｂ＿４）は、前記比較配線に接続された第１端を有する補正用キャパシタ（ＣＣ）及び前記補正用キャパシタの第２端に対し前記電源電圧又は前記グランド電圧を与える補正用スイッチ（ＳＣ）を有する補正単位回路（ＵＣ）を複数備え、前記逐次比較期間において複数の補正単位回路を用い前記デジタル出力信号のビットごとに前記第２電圧を補正する構成（第１３の構成）であっても良い。
【0155】
これにより、第２電圧生成回路の構成に適応して、第２電圧に対する補正回路を簡素な回路で実現できる。
【0156】
上記第１３の構成に係る逐次比較型ＡＤ変換回路において、前記補正回路は、前記サンプリング期間にて複数の補正用スイッチの状態を基準状態に設定し、その後、前記逐次比較期間において前記複数の補正用スイッチの状態を前記基準状態から変更することで前記第２電圧を補正する構成（第１４の構成）であっても良い。
【符号の説明】
【0157】
１Ａ、１Ｂ ＡＤコンバータ
１０、１０Ｐ、１０Ｎ ＤＡＣ
１１ キャパシタアレイ
１２ スイッチアレイ
Ｓ［１］～Ｓ［Ｎ］ スイッチ
Ｃ［１］～Ｃ［Ｎ］ キャパシタ
２０ 電圧生成回路
２０＿１ 基準電圧源
２０＿２ ＤＡＣ
３０、３０Ａ＿１～３０Ａ＿３、３０Ｂ＿１～３０Ｂ＿４ 補正回路
４０ コンパレータ
５０ 制御回路
５１ レジスタ
５２ 補正制御部
ＳＧ、ＳＧＰ、ＳＧＮ スイッチ
ＷＲ１、ＷＲ２ 比較配線
ＶＤＤ 電源電圧
ＶＲＥＦ 基準電圧
Ｖ１、Ｖ２、Ｖｉｎ１、Ｖｉｎ２ 電圧
Ａｉｎ、ＡｉｎＰ、ＡｉｎＮ アナログ入力信号
Ｄｏｕｔ デジタル出力信号
ＳＣＭＰ 比較結果信号
Ａｄｉｆ 差信号
ＷＲ＿Ａｉｎ、ＷＲ＿ＡｉｎＰ、ＷＲ＿ＡｉｎＮ、ＷＲ＿ＶＤＤ、ＷＲ＿ＧＮＤ 配線
Ｔａ、Ｔｂ、Ｔｃ 切替端子
ＴＣＯＭ 共通端子
１Ｃ ＡＤコンバータ
１１０ Ｓ／Ｈ回路
１２０ ＤＡＣ
１３０、１３０＿１、１３０＿２ 補正回路
１４０ コンパレータ
１５０ 制御回路
１５１ レジスタ
１５２ 補正制御部
Ｖａ、Ｖｂ、Ｖｉｎａ、Ｖｉｎｂ 電圧
ＷＲａ、ＷＲｂ 比較配線
１０、１０Ｐ、１０Ｎ ＤＡＣ
１１ キャパシタアレイ
１２ スイッチアレイ
Ｓ［１］～Ｓ［Ｎ］ スイッチ
Ｃ［１］～Ｃ［Ｎ］ キャパシタ
２０ 電圧生成回路
２０＿１ 基準電圧源
２０＿２ ＤＡＣ
３０、３０Ａ＿１～３０Ａ＿３、３０Ｂ＿１～３０Ｂ＿４ 補正回路
４０ コンパレータ
５０ 制御回路
５１ レジスタ
５２ 補正制御部
ＳＧ、ＳＧＰ、ＳＧＮ スイッチ
ＷＲ１、ＷＲ２ 比較配線
ＶＤＤ 電源電圧
ＶＲＥＦ 基準電圧
Ｖ１、Ｖ２、Ｖｉｎ１、Ｖｉｎ２ 電圧
Ａｉｎ、ＡｉｎＰ、ＡｉｎＮ アナログ入力信号
Ｄｏｕｔ デジタル出力信号
ＳＣＭＰ 比較結果信号
Ａｄｉｆ 差信号
ＷＲ＿Ａｉｎ、ＷＲ＿ＡｉｎＰ、ＷＲ＿ＡｉｎＮ、ＷＲ＿ＶＤＤ、ＷＲ＿ＧＮＤ 配線
Ｔａ、Ｔｂ、Ｔｃ 切替端子
ＴＣＯＭ 共通端子
１Ｃ ＡＤコンバータ
１１０ Ｓ／Ｈ回路
１２０ ＤＡＣ
１３０、１３０＿１、１３０＿２ 補正回路
１４０ コンパレータ
１５０ 制御回路
１５１ レジスタ
１５２ 補正制御部
Ｖａ、Ｖｂ、Ｖｉｎａ、Ｖｉｎｂ 電圧
ＷＲａ、ＷＲｂ 比較配線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】