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特開2024-165815信号処理装置、信号処理方法及びコンピュータプログラム
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024165815
(43)【公開日】2024-11-28
(54)【発明の名称】信号処理装置、信号処理方法及びコンピュータプログラム
(51)【国際特許分類】
H03M 7/32 20060101AFI20241121BHJP
【ＦＩ】
H03M7/32
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2023082328
(22)【出願日】2023-05-18
(71)【出願人】
【識別番号】000004237
【氏名又は名称】日本電気株式会社
(74)【代理人】
【識別番号】100104765
【弁理士】
【氏名又は名称】江上 達夫
(74)【代理人】
【識別番号】100107331
【弁理士】
【氏名又は名称】中村 聡延
(74)【代理人】
【識別番号】100131015
【弁理士】
【氏名又は名称】三輪 浩誉
(72)【発明者】
【氏名】小笠原 大作
(72)【発明者】
【氏名】谷尾 真明
【テーマコード（参考）】
5J064
【Ｆターム（参考）】
5J064BA03
5J064BB07
5J064BC14
5J064BC25
(57)【要約】
【課題】複数の出力信号ブロックの境界において信号の不連続性を緩和可能な信号処理装置を提供する。
【解決手段】信号処理装置１は、入力信号ＩＳを複数の入力信号ブロックＩＳＢに分割し、分割した複数の入力信号ブロックを複数のデルタシグマ変調回路１２２に分割順に分配する分配部１１と、複数の入力信号ブロックにデルタシグマ変調を施して複数の出力信号ブロックＩＳＢを出力する複数のデルタシグマ変調回路を含む並列回路部１２と、複数の出力信号ブロックを結合して出力信号ＯＳを生成する結合部１３とを備え、信号処理装置は、第１の出力信号ブロックに、第１の出力信号ブロックに対応する第１の入力信号ブロックにデルタシグマ変調を施す第１のデルタシグマ変調回路が第１の入力信号ブロックにデルタシグマ変調を施した結果と、第１の入力信号ブロックの直前又は直後に位置する第２の入力信号ブロックにデルタシグマ変調を施す第２のデルタシグマ変調回路の状態とが反映されるように、出力信号を生成する。
【選択図】図１
【解決手段】信号処理装置１は、入力信号ＩＳを複数の入力信号ブロックＩＳＢに分割し、分割した複数の入力信号ブロックを複数のデルタシグマ変調回路１２２に分割順に分配する分配部１１と、複数の入力信号ブロックにデルタシグマ変調を施して複数の出力信号ブロックＩＳＢを出力する複数のデルタシグマ変調回路を含む並列回路部１２と、複数の出力信号ブロックを結合して出力信号ＯＳを生成する結合部１３とを備え、信号処理装置は、第１の出力信号ブロックに、第１の出力信号ブロックに対応する第１の入力信号ブロックにデルタシグマ変調を施す第１のデルタシグマ変調回路が第１の入力信号ブロックにデルタシグマ変調を施した結果と、第１の入力信号ブロックの直前又は直後に位置する第２の入力信号ブロックにデルタシグマ変調を施す第２のデルタシグマ変調回路の状態とが反映されるように、出力信号を生成する。
【選択図】図１
【特許請求の範囲】
【請求項1】
入力信号から出力信号を生成する信号処理装置であって、
入力信号を、それぞれが所定のデータ長を有する複数の入力信号ブロックに分割し、分割した前記複数の入力信号ブロックを、複数のデルタシグマ変調回路に分割順に分配する分配部と、
前記複数の入力信号ブロックにデルタシグマ変調を施して複数の出力信号ブロックを出力する前記複数のデルタシグマ変調回路を含む並列回路部と、
前記並列回路部から出力される前記複数の出力信号ブロックを結合して出力信号を生成する結合部と
を備え、
前記信号処理装置は、
前記出力信号に含まれる第１の出力信号ブロックに、
前記出力信号に含まれる第１の出力信号ブロックに対応する第１の入力信号ブロックにデルタシグマ変調を施す第１のデルタシグマ変調回路が前記第１の入力信号ブロックにデルタシグマ変調を施した結果と、
前記第１の入力信号ブロックの直前又は直後に位置する第２の入力信号ブロックにデルタシグマ変調を施す第２のデルタシグマ変調回路の状態と
が反映されるように、前記出力信号を生成する
信号処理装置。
入力信号を、それぞれが所定のデータ長を有する複数の入力信号ブロックに分割し、分割した前記複数の入力信号ブロックを、複数のデルタシグマ変調回路に分割順に分配する分配部と、
前記複数の入力信号ブロックにデルタシグマ変調を施して複数の出力信号ブロックを出力する前記複数のデルタシグマ変調回路を含む並列回路部と、
前記並列回路部から出力される前記複数の出力信号ブロックを結合して出力信号を生成する結合部と
を備え、
前記信号処理装置は、
前記出力信号に含まれる第１の出力信号ブロックに、
前記出力信号に含まれる第１の出力信号ブロックに対応する第１の入力信号ブロックにデルタシグマ変調を施す第１のデルタシグマ変調回路が前記第１の入力信号ブロックにデルタシグマ変調を施した結果と、
前記第１の入力信号ブロックの直前又は直後に位置する第２の入力信号ブロックにデルタシグマ変調を施す第２のデルタシグマ変調回路の状態と
が反映されるように、前記出力信号を生成する
信号処理装置。
【請求項2】
前記分配部は、前記第２入力信号ブロックの末尾に、前記第２入力信号ブロックの直後に位置する第１入力信号ブロックのうちの先頭から所定の第１長さを有するオーバーラップデータを付加し、前記オーバーラップデータが付加された前記第２入力信号ブロックを前記第２のデルタシグマ変調回路に分配し、
前記結合部は、前記第１デルタシグマ変調回路が前記第１入力信号ブロックのうちの前記オーバーラップデータにデルタシグマ変調を施した結果と、前記第２デルタシグマ変調回路が前記第２入力信号ブロックに付加されたオーバーラップデータにデルタシグマ変調を施した結果とに基づいて、前記第１出力信号ブロックの少なくとも一部を算出することで、前記第２のデルタシグマ変調回路の状態が反映された前記第１出力信号ブロックを含む前記出力信号を生成する
請求項１に記載の信号処理装置。
前記結合部は、前記第１デルタシグマ変調回路が前記第１入力信号ブロックのうちの前記オーバーラップデータにデルタシグマ変調を施した結果と、前記第２デルタシグマ変調回路が前記第２入力信号ブロックに付加されたオーバーラップデータにデルタシグマ変調を施した結果とに基づいて、前記第１出力信号ブロックの少なくとも一部を算出することで、前記第２のデルタシグマ変調回路の状態が反映された前記第１出力信号ブロックを含む前記出力信号を生成する
請求項１に記載の信号処理装置。
【請求項3】
前記結合部は、前記第１デルタシグマ変調回路が前記オーバーラップデータにデルタシグマ変調を施した結果と、前記第２デルタシグマ変調回路が前記オーバーラップデータにデルタシグマ変調を施した結果との平均値を、前記第１出力信号ブロックの少なくとも一部として算出する
請求項２に記載の信号処理装置。
請求項２に記載の信号処理装置。
【請求項4】
前記並列回路部は、前記第１入力信号ブロックのうちの末尾から所定の第２長さを有する信号ブロック部分にデルタシグマ変調を施す前記第１デルタシグマ変調回路の状態が、前記第２入力信号ブロックにデルタシグマ変調を施す前記第２デルタシグマ変調回路の初期状態に近づくように、前記第１デルタシグマ変調回路の状態を制御し、
前記結合部は、前記並列回路部によって状態が制御された前記第１デルタシグマ変調回路が第１入力信号ブロックにデルタシグマ変調を施すことで生成された前記第１出力信号ブロックを含む前記出力信号を生成することで、前記第２のデルタシグマ変調回路の状態が反映された前記第１出力信号ブロックを含む前記出力信号を生成する
請求項１から３のいずれか一項に記載の信号処理装置。
前記結合部は、前記並列回路部によって状態が制御された前記第１デルタシグマ変調回路が第１入力信号ブロックにデルタシグマ変調を施すことで生成された前記第１出力信号ブロックを含む前記出力信号を生成することで、前記第２のデルタシグマ変調回路の状態が反映された前記第１出力信号ブロックを含む前記出力信号を生成する
請求項１から３のいずれか一項に記載の信号処理装置。
【請求項5】
前記第１デルタシグマ変調回路は、前記第１デルタシグマ変調回路内でフィードバックされるフィードバック信号の大きさを制御するためのゲインを変更することで、前記第１デルタシグマ変調回路の状態を制御する
請求項４に記載の信号処理装置。
請求項４に記載の信号処理装置。
【請求項6】
入力信号から出力信号を生成する信号処理方法であって、
入力信号を、それぞれが所定のデータ長を有する複数の入力信号ブロックに分割することと、
分割した前記複数の入力信号ブロックを、前記複数の入力信号ブロックにデルタシグマ変調を施して複数の出力信号ブロックを出力する複数のデルタシグマ変調回路に分割順に分配することと、
前記並列回路部から出力される前記複数の出力信号ブロックを結合して出力信号を生成することと
を備え、
前記情報処理方法は、前記出力信号に含まれる第１の出力信号ブロックに、前記第１の出力信号ブロックに対応する第１の入力信号ブロックにデルタシグマ変調を施す第１のデルタシグマ変調回路が前記第１の入力信号ブロックにデルタシグマ変調を施した結果と、前記第１の入力信号ブロックの直前又は直後に位置する第２の入力信号ブロックにデルタシグマ変調を施す第２のデルタシグマ変調回路の状態とが反映されるように、前記出力信号を生成する
信号処理方法。
入力信号を、それぞれが所定のデータ長を有する複数の入力信号ブロックに分割することと、
分割した前記複数の入力信号ブロックを、前記複数の入力信号ブロックにデルタシグマ変調を施して複数の出力信号ブロックを出力する複数のデルタシグマ変調回路に分割順に分配することと、
前記並列回路部から出力される前記複数の出力信号ブロックを結合して出力信号を生成することと
を備え、
前記情報処理方法は、前記出力信号に含まれる第１の出力信号ブロックに、前記第１の出力信号ブロックに対応する第１の入力信号ブロックにデルタシグマ変調を施す第１のデルタシグマ変調回路が前記第１の入力信号ブロックにデルタシグマ変調を施した結果と、前記第１の入力信号ブロックの直前又は直後に位置する第２の入力信号ブロックにデルタシグマ変調を施す第２のデルタシグマ変調回路の状態とが反映されるように、前記出力信号を生成する
信号処理方法。
【請求項7】
入力信号から出力信号を生成する信号処理方法をコンピュータに実行させるコンピュータプログラムであって、
入力信号を、それぞれが所定のデータ長を有する複数の入力信号ブロックに分割することと、
分割した前記複数の入力信号ブロックを、前記複数の入力信号ブロックにデルタシグマ変調を施して複数の出力信号ブロックを出力する複数のデルタシグマ変調回路に分割順に分配することと、
前記並列回路部から出力される前記複数の出力信号ブロックを結合して出力信号を生成することと
を備え、
前記情報処理方法は、前記出力信号に含まれる第１の出力信号ブロックに、前記第１の出力信号ブロックに対応する第１の入力信号ブロックにデルタシグマ変調を施す第１のデルタシグマ変調回路が前記第１の入力信号ブロックにデルタシグマ変調を施した結果と、前記第１の入力信号ブロックの直前又は直後に位置する第２の入力信号ブロックにデルタシグマ変調を施す第２のデルタシグマ変調回路の状態とが反映されるように、前記出力信号を生成する
コンピュータプログラム。
入力信号を、それぞれが所定のデータ長を有する複数の入力信号ブロックに分割することと、
分割した前記複数の入力信号ブロックを、前記複数の入力信号ブロックにデルタシグマ変調を施して複数の出力信号ブロックを出力する複数のデルタシグマ変調回路に分割順に分配することと、
前記並列回路部から出力される前記複数の出力信号ブロックを結合して出力信号を生成することと
を備え、
前記情報処理方法は、前記出力信号に含まれる第１の出力信号ブロックに、前記第１の出力信号ブロックに対応する第１の入力信号ブロックにデルタシグマ変調を施す第１のデルタシグマ変調回路が前記第１の入力信号ブロックにデルタシグマ変調を施した結果と、前記第１の入力信号ブロックの直前又は直後に位置する第２の入力信号ブロックにデルタシグマ変調を施す第２のデルタシグマ変調回路の状態とが反映されるように、前記出力信号を生成する
コンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、複数のデルタシグマ変調回路を用いて入力信号から出力信号を生成する信号処理装置、信号処理方法及びコンピュータプログラムの技術分野に関する。
【背景技術】
【0002】
複数のデルタシグマ変調回路を用いて入力信号から出力信号を生成する信号処理装置の一例が、特許文献１に記載されている。具体的には、特許文献１には、入力信号を複数の入力信号ブロックに分割し、複数のデルタシグマ変調回路を用いて複数の入力信号ブロックを処理して複数の出力信号ブロックを生成し、複数の出力信号ブロックを結合して出力信号を生成する信号処理装置が記載されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第７０７２７３４号
【発明の概要】
【発明が解決しようとする課題】
【0004】
入力信号を複数の入力信号ブロックに分割すると共に、複数のデルタシグマ変調回路を用いて複数の入力信号ブロックから夫々生成される複数の出力信号ブロックを結合することで出力信号が生成される場合には、複数の出力信号ブロックの境界において、信号の不連続性が生ずる可能性がある。なぜならば、時間的に連続する二つの入力信号ブロックから二つの出力信号ブロックを生成するために、異なる二つのデルタシグマ変調回路が用いられるが、時間的に先行する入力信号ブロックの末尾の信号ブロック部分を処理する一のデルタシグマ変調回路の回路状態が、後続の入力信号ブロックの先頭の信号ブロック部分を処理する他のデルタシグマ変調回路の回路状態と同一になるとは限らないからである。
【0005】
特許文献１には、複数の出力信号ブロックの境界において信号の不連続性を緩和するために、異なる二つのデルタシグマ変調回路が出力する二つの出力信号ブロックのいずれか一方を、所定の判定基準に従って、出力信号を生成するために実際に用いる一の出力信号ブロックとして選択している。しかしながら、特許文献１に記載された方法は、条件分岐のための複雑な判定基準を用いているため、入力信号を高速に処理することが困難になる可能性がある。
【0006】
本発明は、上述した技術的問題を解決可能な信号変調装置及び信号変調方法を提供することを課題とする。一例として、本発明は、複数の出力信号ブロックの境界において信号の不連続性を緩和可能な信号処理装置、信号処理方法及びコンピュータプログラムを提供することを課題とする。
【課題を解決するための手段】
【0007】
信号処理装置の一態様は、入力信号から出力信号を生成する信号処理装置であって、入力信号を、それぞれが所定のデータ長を有する複数の入力信号ブロックに分割し、分割した前記複数の入力信号ブロックを複数のデルタシグマ変調回路に分割順に分配する分配部と、前記複数の入力信号ブロックにデルタシグマ変調を施して複数の出力信号ブロックを出力する前記複数のデルタシグマ変調回路を含む並列回路部と、前記並列回路部から出力される前記複数の出力信号ブロックを結合して出力信号を生成する結合部とを備え、前記信号処理装置は、前記出力信号に含まれる第１の出力信号ブロックに、前記第１の出力信号ブロックに対応する第１の入力信号ブロックにデルタシグマ変調を施す第１のデルタシグマ変調回路が前記第１の入力信号ブロックにデルタシグマ変調を施した結果と、前記第１の入力信号ブロックの直前又は直後に位置する第２の入力信号ブロックにデルタシグマ変調を施す第２のデルタシグマ変調回路の状態とが反映されるように、前記出力信号を生成する。
【0008】
信号処理方法の一態様は、入力信号から出力信号を生成する信号処理方法であって、入力信号を、それぞれが所定のデータ長を有する複数の入力信号ブロックに分割することと、分割した前記複数の入力信号ブロックを、前記複数の入力信号ブロックにデルタシグマ変調を施して複数の出力信号ブロックを出力する複数のデルタシグマ変調回路に分割順に分配することと、前記並列回路部から出力される前記複数の出力信号ブロックを結合して出力信号を生成することとを備え、前記情報処理方法は、前記出力信号に含まれる第１の出力信号ブロックに、前記第１の出力信号ブロックに対応する第１の入力信号ブロックにデルタシグマ変調を施す第１のデルタシグマ変調回路が前記第１の入力信号ブロックにデルタシグマ変調を施した結果と、前記第１の入力信号ブロックの直前又は直後に位置する第２の入力信号ブロックにデルタシグマ変調を施す第２のデルタシグマ変調回路の状態とが反映されるように、前記出力信号を生成する。
【0009】
コンピュータプログラムの一態様は、入力信号から出力信号を生成する信号処理方法をコンピュータに実行させるコンピュータプログラムであって、入力信号を、それぞれが所定のデータ長を有する複数の入力信号ブロックに分割することと、分割した前記複数の入力信号ブロックを、前記複数の入力信号ブロックにデルタシグマ変調を施して複数の出力信号ブロックを出力する複数のデルタシグマ変調回路に分割順に分配することと、前記並列回路部から出力される前記複数の出力信号ブロックを結合して出力信号を生成することとを備え、前記情報処理方法は、前記出力信号に含まれる第１の出力信号ブロックに、前記第１の出力信号ブロックに対応する第１の入力信号ブロックにデルタシグマ変調を施す第１のデルタシグマ変調回路が前記第１の入力信号ブロックにデルタシグマ変調を施した結果と、前記第１の入力信号ブロックの直前又は直後に位置する第２の入力信号ブロックにデルタシグマ変調を施す第２のデルタシグマ変調回路の状態とが反映されるように、前記出力信号を生成する。
【発明の効果】
【0010】
上述した信号処理装置、信号処理方法及びコンピュータプログラムの夫々の態様によれば、複数の出力信号ブロックの境界において信号の不連続性を緩和することができる。
【図面の簡単な説明】
【0011】
【発明を実施するための形態】
【0012】
以下、図面を参照しながら、信号処理装置、信号処理方法及びコンピュータプログラムの実施形態について説明する。以下の説明では、信号処理装置、信号処理方法及びコンピュータプログラムの実施形態が適用された信号処理装置１を用いて、信号処理装置、信号処理方法及びコンピュータプログラムの実施形態について説明する。但し、本発明が以下に説明する実施形態に限定されることはない。
【0013】
＜１＞第１実施形態の信号処理装置１
はじめに、図１を参照しながら、第１実施形態の信号処理装置１について説明する。図１は、第１実施形態の信号処理装置１の構成を示すブロック図である。尚、以下の説明では、説明の便宜上、第１実施形態の信号処理装置１を、信号処理装置１ａと称する。
はじめに、図１を参照しながら、第１実施形態の信号処理装置１について説明する。図１は、第１実施形態の信号処理装置１の構成を示すブロック図である。尚、以下の説明では、説明の便宜上、第１実施形態の信号処理装置１を、信号処理装置１ａと称する。
【0014】
図１に示すように、信号処理装置１ａは、分配部１１と、並列回路部１２と、結合部１３とを備える。分配部１１は、入力信号記憶部１１１と、入力信号選択部１１２とを備える。並列回路部１２は、複数のフィルタ回路１２１を備える。図１に示す例では、並列回路部１２は、三つのフィルタ回路１２１（具体的には、フィルタ回路１２１＃１、１２１＃２及び１２１＃３）を備える。以下の説明では、説明の便宜上、並列回路部１２が三つのフィルタ回路１２１（具体的には、フィルタ回路１２１＃１、１２１＃２及び１２１＃３）を備える例について説明する。各フィルタ回路１２１は、デルタシグマ変調回路１２２を備える。以下の説明では、説明の便宜上、三つのフィルタ回路１２１＃１、１２１＃２及び１２１＃３が、それぞれ、三つのデルタシグマ変調回路１２２＃１、１２２＃２及び１２２＃３を備える例について説明する。結合部１３は、出力信号記憶部１３１と、出力信号選択部１３２と、信号処理部１３３とを備える。
【0015】
信号処理装置１は、入力信号ＩＳから出力信号ＯＳを生成可能な装置である。入力信号ＩＳ及び出力信号ＯＳのそれぞれは、デジタル信号である。入力信号ＩＳは、多ビットのデジタル信号である。つまり、入力信号ＩＳは、量子化ビット数が２以上となるデジタル信号である。一方で、出力信号ＯＡは、１ビットのデジタル信号である。つまり、出力信号ＯＳは、量子化ビット数が１となるデジタル信号である。
【0016】
入力信号ＩＳから出力信号ＯＳを生成するために、入力信号ＩＳは、分配部１１に入力される。分配部１１に入力された入力信号ＩＳは、入力信号記憶部１１１によって記憶される。入力信号選択部１１２は、入力信号記憶部１１１に記憶されている入力信号ＩＳを、それぞれが所定のデータ長を有する複数の入力信号ブロックＩＳＢに分割する。例えば、入力信号ＩＳから生成される複数の入力信号ブロックＩＳＢを模式的に示す図２に示すように、入力信号選択部１１２は、入力信号ＩＳを、入力信号ブロックＩＳＢ＃１と、入力信号ブロックＩＳＢ＃２と、入力信号ブロックＩＳＢ＃３と、入力信号ブロックＩＳＢ＃４と、入力信号ブロックＩＳＢ＃５と、・・・、入力信号ブロックＩＳＢ＃Ｎ（尚、Ｎは、入力信号ブロックＩＳＢの数を示す変数である）とに分割してもよい。
【0017】
入力信号選択部１１２は、複数の入力信号ブロックＩＳＢを、並列回路部１２に出力する。特に、入力信号選択部１１２は、各入力信号ブロックＩＳＢを、並列回路部１２が備える複数のフィルタ回路１２１のうちの各入力信号ブロックＩＳＢに対応する一のフィルタ回路１２１に出力する。例えば、図２に示すように、入力信号選択部１１２は、入力信号ブロックＩＳＢ＃１をフィルタ回路１２１＃１に出力し、入力信号ブロックＩＳＢ＃２をフィルタ回路１２１＃２に出力し、入力信号ブロックＩＳＢ＃３をフィルタ回路１２１＃３に出力し、入力信号ブロックＩＳＢ＃４をフィルタ回路１２１＃１に出力してもよい。つまり、入力信号選択部１１２は、分割した複数の入力信号ブロックＩＳＢを、複数のフィルタ回路１２１に分割順に分配する。
【0018】
第１実施形態では特に、入力信号選択部１１２は、一の入力信号ブロックＩＳＢを一の入力信号ブロックＩＳＢに対応する一のフィルタ回路１２１に出力する際に、一の入力信号ブロックＩＳＢの末尾に、一の入力信号ブロックＩＳＢの直後に位置する他の入力信号ブロックＩＳＢの一部であるオーバーラップデータＯＤを付加する。その後、入力信号選択部１１２は、オーバーラップデータＯＤが付加された一の入力信号ブロックＩＳＢを、一の入力信号ブロックＩＳＢに対応する一のフィルタ回路１２１に出力する。つまり、入力信号選択部１１２は、一の入力信号ブロックＩＳＢに対応する一のフィルタ回路１２１に対して、一の入力信号ブロックＩＳＢに加えて、一の入力信号ブロックＩＳＢの直後に位置する他の入力信号ブロックＩＳＢの一部であるオーバーラップデータＯＤを出力する。言い換えれば、入力信号選択部１１２は、一の入力信号ブロックＩＳＢに対応する一のフィルタ回路１２１に対して、一の入力信号ブロックＩＳＢと、一の入力信号ブロックＩＳＢの直後に位置する他の入力信号ブロックＩＳＢの一部であるオーバーラップデータＯＤとを含む入力信号ブロックＩＳＢ’を出力する。
【0019】
例えば、図２に示すように、入力信号選択部１１２は、入力信号ブロックＩＳＢ＃１の末尾に、入力信号ブロックＩＳＢ＃２の一部であるオーバーラップデータＯＤ＃２を付加し、オーバーラップデータＯＤ＃２が付加された入力信号ブロックＩＳＢ＃１である入力信号ブロックＩＳＢ’＃１を、フィルタ回路１２１＃１に出力してもよい。例えば、図２に示すように、入力信号選択部１１２は、入力信号ブロックＩＳＢ＃２の末尾に、入力信号ブロックＩＳＢ＃３の一部であるオーバーラップデータＯＤ＃３を付加し、オーバーラップデータＯＤ＃３が付加された入力信号ブロックＩＳＢ＃２である入力信号ブロックＩＳＢ’＃２を、フィルタ回路１２１＃２に出力してもよい。例えば、図２に示すように、入力信号選択部１１２は、入力信号ブロックＩＳＢ＃３の末尾に、入力信号ブロックＩＳＢ＃４の一部であるオーバーラップデータＯＤ＃４を付加し、オーバーラップデータＯＤ＃４が付加された入力信号ブロックＩＳＢ＃３である入力信号ブロックＩＳＢ’＃３を、フィルタ回路１２１＃３に出力してもよい。例えば、図２に示すように、入力信号選択部１１２は、入力信号ブロックＩＳＢ＃４の末尾に、入力信号ブロックＩＳＢ＃５の一部であるオーバーラップデータＯＤ＃５を付加し、オーバーラップデータＯＤ＃５が付加された入力信号ブロックＩＳＢ＃４である入力信号ブロックＩＳＢ’＃４を、フィルタ回路１２１＃１に出力してもよい。
【0020】
オーバーラップデータＯＤは、入力信号ブロックＩＳＢのうちの、入力信号ブロックＩＳＢの先頭から所定の第１長さを有する信号ブロック部分を含む。例えば、オーバーラップデータは、入力信号ブロックＩＳＢのうちの、入力信号ブロックＩＳＢの先頭に位置する数サンプル（例えば、２サンプルから３サンプル）の信号ブロック部分を含んでいてもよい。尚、入力信号ブロックＩＳＢに含まれる１サンプルの信号ブロック部分は、デジタル信号である入力信号を生成するために行われるサンプリングに応じて定まるサイズを有する信号ブロック部分を意味していてもよい。具体的には、１サンプルの信号ブロック部分は、１回のサンプリングで生成される所定のビット幅を有する１つのデジタルデータを意味していてもよい。
【0021】
各フィルタ回路１２１は、各フィルタ回路１２１が備えるデルタシグマ変調回路１２２を用いて、各フィルタ回路１２１に入力された入力信号ブロックＩＳＢ’を処理する。尚、第１実施形態では、「デルタシグマ変調回路１２２を用いて入力信号ブロックＩＳＢ’を処理する」ことは、「入力信号ブロックＩＳＢ’にデルタシグマ変調を施す」ことを意味するものとする。具体的には、各フィルタ回路１２１は、各フィルタ回路１２１が備えるデルタシグマ変調回路１２２を用いて、各フィルタ回路１２１に入力された入力信号ブロックＩＳＢ’を変調する。その結果、各フィルタ回路１２１は、変調された入力信号ブロックＩＳＢ’である出力信号ブロックＯＳＢ’を生成する。例えば、図２に示すように、フィルタ回路１２１＃１は、デルタシグマ変調回路１２２＃１を用いて入力信号ブロックＩＳＢ’＃１を変調してもよい。その結果、フィルタ回路１２１＃１は、変調された入力信号ブロックＩＳＢ’＃１である出力信号ブロックＯＳＢ’＃１を生成してもよい。例えば、図２に示すように、フィルタ回路１２１＃２は、デルタシグマ変調回路１２２＃２を用いて入力信号ブロックＩＳＢ’＃２を変調してもよい。その結果、フィルタ回路１２１＃２は、変調された入力信号ブロックＩＳＢ’＃２である出力信号ブロックＯＳＢ’＃２を生成してもよい。例えば、図２に示すように、フィルタ回路１２１＃３は、デルタシグマ変調回路１２２＃３を用いて入力信号ブロックＩＳＢ’＃３を変調してもよい。その結果、フィルタ回路１２１＃３は、変調された入力信号ブロックＩＳＢ’＃３である出力信号ブロックＯＳＢ’＃３を生成してもよい。例えば、図２に示すように、フィルタ回路１２１＃１は、デルタシグマ変調回路１２２＃１を用いて入力信号ブロックＩＳＢ’＃４を変調してもよい。その結果、フィルタ回路１２１＃１は、変調された入力信号ブロックＩＳＢ’＃４である出力信号ブロックＯＳＢ’＃４を生成してもよい。
【0022】
各フィルタ回路１２１に複数の入力信号ブロックＩＳＢ’が順に入力される場合には、各フィルタ回路１２１は、各フィルタ回路１２１が備えるデルタシグマ変調回路１２２を用いて、各フィルタ回路１２１に順に入力された入力信号ブロックＩＳＢ’を順に処理する。更に、各フィルタ回路１２１は、新たな入力信号ブロックＩＳＢ’の処理を開始する前に、各フィルタ回路１２１が備えるデルタシグマ変調回路１２２の回路状態をリセットする。例えば、図２に示す例では、フィルタ回路１２１＃１には、入力信号ブロックＩＳＢ’＃１が入力され、その後、入力信号ブロックＩＳＢ’＃４が入力される。この場合には、フィルタ回路１２１＃１は、デルタシグマ変調回路１２２＃１を用いて、入力信号ブロックＩＳＢ’＃１を処理してもよい。その後、入力信号ブロックＩＳＢ’＃１の処理が完了した後に、フィルタ回路１２１＃１は、デルタシグマ変調回路１２２＃１の回路状態をリセットする。その後、フィルタ回路１２１＃１は、回路状態がリセットされたデルタシグマ変調回路１２２＃１を用いて、入力信号ブロックＩＳＢ’＃４を処理してもよい。
【0023】
【0024】
図３に示すように、デルタシグマ変調回路１２２は、１ビット量子化器１２２１と、減算器１２２２＃１と、遅延器１２２３＃１と、遅延器１２２３＃２と、乗算器１２２４＃１と、乗算器１２２４＃２と、加算器１２２５＃１と、加算器１２２５＃２とを備える。デルタシグマ変調回路１２２に入力された入力信号ブロックＩＳＢ’は、加算器１２２５＃１及び１２２５＃２を介して、１ビット量子化器１２２１に入力される。加算器１２２５＃１及び１２２５＃２の夫々は、入力信号ブロックＩＳＢ’にフィードバック信号を加算する。従って、１ビット量子化器１２２１は、フィードバック信号が加算された入力信号ブロックＩＳＢ’から、出力信号ブロックＯＳＢ’を生成する。減算器１２２２は、１ビット量子化器１２２１から出力された出力信号ブロックＯＳＢ’と１ビット量子化器１２２１に入力される入力信号ブロックＩＳＢ’との差分を示す差分信号を生成する。減算器１２２２が生成した差分信号は、メモリに相当する遅延器１２２３＃１に記憶される。１２２３＃１は、記憶した差分信号を、１クロックに相当する遅延時間が経過した後に、乗算器１２２４＃１に出力する。乗算器１２２４＃１は、所定のゲインＡを差分信号に掛け合わせることで、加算器１２２５＃１において入力信号ブロックＩＳＢ’に加算されるフィードバック信号を生成する。更に、遅延器１２２３＃１が出力した差分信号は、メモリに相当する遅延器１２２３＃２に記憶される。遅延器１２２３＃２は、記憶した差分信号を、１クロックに相当する遅延時間が経過した後に、乗算器１２２４＃２に出力する。乗算器１２２４＃２は、所定のゲインＢを差分信号に掛け合わせることで、加算器１２２５＃２において入力信号ブロックＩＳＢ’に加算されるフィードバック信号を生成する。
【0025】
上述したデルタシグマ変調回路１２２の回路状態は、遅延器１２２３＃１及び１２２３＃２の状態を含んでいてもよい。言い換えれば、デルタシグマ変調回路１２２の回路状態は、遅延器１２２３＃１が記憶している差分信号の状態及び遅延器１２２３＃２が記憶している差分信号の状態を含んでいてもよい。デルタシグマ変調回路１２２の回路状態をリセットすることは、遅延器１２２３＃１が記憶している差分信号及び遅延器１２２３＃２が記憶している差分信号をリセットすることを意味していてもよい。遅延器１２２３＃１及び１２２３＃２の夫々が記憶している差分信号をリセットすることは、遅延器１２２３＃１及び１２２３＃２の夫々が記憶している差分信号の信号レベルを、初期値（例えば、ゼロ）に設定することを意味していてもよい。
【0026】
再び図１において、並列回路部１２が生成した複数の出力信号ブロックＯＳＢ’は、結合部１３に入力される。結合部１３に入力された複数の出力信号ブロックＯＳＢ’は、出力信号記憶部１３１に記憶される。出力信号選択部１３２は、出力信号記憶部１３１に記憶されている複数の出力信号ブロックＯＳＢ’を読み出し、読み出した複数の出力信号ブロックＯＳＢ’を、対応する入力信号ブロックＩＳＢの順に信号処理部１３３に出力する。信号処理部１３３は、出力信号選択部１３２から入力される複数の出力信号ブロックＯＳＢ’を順に結合することで、結合された複数の出力信号ブロックＯＳＢ’である出力信号ＯＳを生成する。
【0027】
ここで、第１実施形態では特に、上述したように、出力信号ブロックＯＳＢ’を生成する各デルタシグマ変調回路１２２には、オーバーラップデータＯＤが付加された入力信号ブロックＩＳＢである入力信号ブロックＩＳＢ’が入力される。つまり、出力信号ブロックＯＳＢ’を生成する各デルタシグマ変調回路１２２には、入力信号ブロックＩＳＢとオーバーラップデータＯＤとを含む入力信号ブロックＩＳＢ’が入力される。このため、図２に示すように、出力信号ブロックＯＳＢ’は、入力信号ブロックＩＳＢを変調することで生成される出力信号ブロックＯＳＢと、オーバーラップデータＯＤを変調することで生成されるオーバーラップ信号ＯＤＳとを含む。例えば、図２に示すように、入力信号ブロックＩＳＢ＃１’から生成される出力信号ブロックＯＳＢ’＃１は、入力信号ブロックＩＳＢ＃１を変調することで生成される出力信号ブロックＯＳＢ＃１と、オーバーラップデータＯＤ＃２を変調することで生成されるオーバーラップ信号ＯＤＳ＃２とを含む。例えば、図２に示すように、入力信号ブロックＩＳＢ’＃２から生成される出力信号ブロックＯＳＢ’＃２は、入力信号ブロックＩＳＢ＃２を変調することで生成される出力信号ブロックＯＳＢ＃２と、オーバーラップデータＯＤ＃３を変調することで生成されるオーバーラップ信号ＯＤＳ＃３とを含む。例えば、図２に示すように、入力信号ブロックＩＳＢ’＃３から生成される出力信号ブロックＯＳＢ’＃３は、入力信号ブロックＩＳＢ＃３を変調することで生成される出力信号ブロックＯＳＢ＃３と、オーバーラップデータＯＤ＃４を変調することで生成されるオーバーラップ信号ＯＤＳ＃４とを含む。例えば、図２に示すように、入力信号ブロックＩＳＢ’＃４から生成される出力信号ブロックＯＳＢ’＃４は、入力信号ブロックＩＳＢ＃３を変調することで生成される出力信号ブロックＯＳＢ＃４と、オーバーラップデータＯＤ＃５を変調することで生成されるオーバーラップ信号ＯＤＳ＃５とを含む。
【0028】
この場合、時間的に連続する二つの入力信号ブロックＩＳＢ’＃ｊ及びＩＳＢ’＃ｊ＋１から夫々生成される二つの出力信号ブロックＯＳＢ’＃ｊ及びＯＳＢ’＃ｊ＋１（尚、ｊは、１以上且つＮ－１以下の整数を示す変数である）を模式的に示す図４に示すように、二つの出力信号ブロックＯＳＢ’＃ｊ及びＯＳＢ’＃ｊ＋１は共に、入力信号ブロックＩＳＢ＃ｊ＋１のオーバーラップデータＯＤ＃ｊ＋１を変調することで生成されるオーバーラップ信号ＯＤＳ＃ｊ＋１を含む。
【0029】
具体的には、図４に示すように、オーバーラップデータＯＤ＃ｊ＋１が付加された入力信号ブロックＩＳＢ＃ｊである入力信号ブロックＩＳＢ’＃ｊは、入力信号ブロックＩＳＢ’＃ｊに対応する一のデルタシグマ変調回路１２２によって変調される。尚、以下の説明では、入力信号ブロックＩＳＢ’＃ｊに対応する一のデルタシグマ変調回路１２２を、デルタシグマ変調回路１２２＃ｐと称する。この場合、デルタシグマ変調回路１２２＃ｐが生成する出力信号ブロックＯＳＢ’＃ｊは、デルタシグマ変調回路１２２＃ｐが入力信号ブロックＩＳＢ＃ｊを変調することで生成される出力信号ブロックＯＳＢ＃ｊと、デルタシグマ変調回路１２２＃ｐがオーバーラップデータＯＤ＃ｊ＋１を変調することで生成されるオーバーラップ信号ＯＤＳ＃ｊ＋１とを含む。尚、以下の説明では、デルタシグマ変調回路１２２＃ｐがオーバーラップデータＯＤ＃ｊ＋１を変調することで生成されるオーバーラップ信号ＯＤＳ＃ｊ＋１を、オーバーラップ信号ＯＤＳ＃ｊ＋１＿ｐと称する。
【0030】
一方で、図４に示すように、入力信号ブロックＩＳＢ＃ｊ＋１を含む（その結果、オーバーラップデータＯＤ＃ｊ＋１も含む）入力信号ブロックＩＳＢ’＃ｊ＋１は、入力信号ブロックＩＳＢ’＃ｊ＋１に対応する一のデルタシグマ変調回路１２２によって変調される。尚、以下の説明では、入力信号ブロックＩＳＢ’＃ｊ＋１に対応する一のデルタシグマ変調回路１２２を、デルタシグマ変調回路１２２＃ｑと称する。この場合、デルタシグマ変調回路１２２＃ｑが生成する出力信号ブロックＯＳＢ’＃ｊ＋１は、デルタシグマ変調回路１２２＃ｑが入力信号ブロックＩＳＢ＃ｊ＋１を変調することで生成される出力信号ブロックＯＳＢ＃ｊ＋１を含む。ここで、入力信号ブロックＩＳＢ＃ｊ＋１がオーバーラップデータＯＤ＃ｊ＋１を含むがゆえに、出力信号ブロックＯＳＢ＃ｊ＋１は、デルタシグマ変調回路１２２＃ｑがオーバーラップデータＯＤ＃ｊ＋１を変調することで生成されるオーバーラップ信号ＯＤＳ＃ｊ＋１を含んでいる。尚、以下の説明では、デルタシグマ変調回路１２２＃ｑがオーバーラップデータＯＤ＃ｊ＋１を変調することで生成されるオーバーラップ信号ＯＤＳ＃ｊ＋１を、オーバーラップ信号ＯＤＳ＃ｊ＋１＿ｑと称する。
【0031】
この場合、信号処理部１３３は、デルタシグマ変調回路１２２＃ｐがオーバーラップデータＯＤ＃ｊ＋１を変調することで生成されるオーバーラップ信号ＯＤＳ＃ｊ＋１＿ｐと、デルタシグマ変調回路１２２＃ｑがオーバーラップデータＯＤ＃ｊ＋１を変調することで生成されるオーバーラップ信号ＯＤＳ＃ｊ＋１＿ｑとの双方を用いて、出力信号ＯＳを生成する。具体的には、信号処理部１３３は、デルタシグマ変調回路１２２＃ｑが入力信号ブロックＩＳＢ＃ｊ＋１を変調することで生成される出力信号ブロックＯＳＢ＃ｊ＋１を、結合対象の出力信号ブロックＯＳＢとして選択する。但し、信号処理部１３３は、出力信号ブロックＯＳＢ＃ｊ＋１のうちのオーバーラップ信号ＯＤＳ＃ｊ＋１＿ｑを、オーバーラップ信号ＯＤＳ＃ｊ＋１＿ｐとオーバーラップ信号ＯＤＳ＃ｊ＋１＿ｑとを用いた演算によって算出されるオーバーラップ信号ＯＤＳ＃ｊ＋１＿ｒに置き換える。具体的には、信号処理部１３３は、オーバーラップ信号ＯＤＳ＃ｊ＋１＿ｐとオーバーラップ信号ＯＤＳ＃ｊ＋１＿ｑとを用いた演算を行うことでオーバーラップ信号ＯＤＳ＃ｊ＋１＿ｒを生成し、その後、必要に応じてオーバーラップ信号ＯＤＳ＃ｊ＋１＿ｒを１ビットに量子化し、その後、オーバーラップ信号ＯＤＳ＃ｊ＋１＿ｑをオーバーラップ信号ＯＤＳ＃ｊ＋１＿ｒに置き換えてもよい。
【0032】
オーバーラップ信号ＯＤＳ＃ｊ＋１＿ｒの一例として、オーバーラップ信号ＯＤＳ＃ｊ＋１＿ｐとオーバーラップ信号ＯＤＳ＃ｊ＋１＿ｑとの平均値が用いられてもよい。オーバーラップ信号ＯＤＳ＃ｊ＋１＿ｐとオーバーラップ信号ＯＤＳ＃ｊ＋１＿ｑとの平均値は、オーバーラップ信号ＯＤＳ＃ｊ＋１＿ｐとオーバーラップ信号ＯＤＳ＃ｊ＋１＿ｑとの単純平均値であってもよい。オーバーラップ信号ＯＤＳ＃ｊ＋１＿ｐとオーバーラップ信号ＯＤＳ＃ｊ＋１＿ｑとの平均値は、オーバーラップ信号ＯＤＳ＃ｊ＋１＿ｐとオーバーラップ信号ＯＤＳ＃ｊ＋１＿ｑとの重み付け平均値であってもよい。重み付け平均値が用いられる場合には、オーバーラップ信号ＯＤＳ＃ｊ＋１＿ｐの重みは、オーバーラップ信号ＯＤＳ＃ｊ＋１＿ｑの重みよりも小さくてもよい。オーバーラップ信号ＯＤＳ＃ｊ＋１＿ｐの重みがオーバーラップ信号ＯＤＳ＃ｊ＋１＿ｑの重みよりも小さい場合には、オーバーラップ信号ＯＤＳ＃ｊ＋１＿ｒは、オーバーラップ信号ＯＤＳ＃ｊ＋１＿ｑがより強く反映された信号となる。
【0033】
この場合、信号処理部１３３は、図４に示すように、オーバーラップ信号ＯＤＳ＃ｊ＿ｑがオーバーラップ信号ＯＤＳ＃ｊ＿ｒに置き換えられた出力信号ブロックＯＳＢ＃ｊとオーバーラップ信号ＯＤＳ＃ｊ＋１＿ｑがオーバーラップ信号ＯＤＳ＃ｊ＋１＿ｒに置き換えられた出力信号ブロックＯＳＢ＃ｊ＋１とを結合することで、出力信号ＯＳを生成する。この場合、オーバーラップ信号ＯＤＳ＃ｊ＋１＿ｑがオーバーラップ信号ＯＤＳ＃ｊ＋１＿ｒに置き換えられた出力信号ブロックＯＳＢ＃ｊ＋１と出力信号ブロックＯＳＢ＃ｊとが結合される場合には、オーバーラップ信号ＯＤＳ＃ｊ＋１＿ｑがオーバーラップ信号ＯＤＳ＃ｊ＋１＿ｒに置き換えられていない出力信号ブロックＯＳＢ＃ｊ＋１が出力信号ブロックＯＳＢ＃ｊと結合される場合と比較して、出力信号ブロックＯＳＢ＃ｊ＋１と出力信号ブロックＯＳＢ＃ｊとの境界における信号の不連続性が緩和される。なぜならば、オーバーラップ信号ＯＤＳ＃ｊ＋１＿ｑがオーバーラップ信号ＯＤＳ＃ｊ＋１＿ｒに置き換えられている場合には、出力信号ブロックＯＳＢ＃ｊ＋１の先頭の信号ブロック部分（具体的には、オーバーラップ信号ＯＤＳ＃ｊ＋１＿ｒ）は、出力信号ブロックＯＳＢ＃ｊを生成するデルタシグマ変調回路１２２＃ｐの回路状態が実質的に反映されているからである。つまり、第１実施形態では、信号処理装置１ａは、デルタシグマ変調回路１２２＃ｑが入力信号ブロックＩＳＢ＃ｊ＋１を処理した結果（つまり、出力信号ブロックＯＳＢ＃ｊ＋１）と、入力信号ブロックＩＳＢ＃ｊ＋１の直前に位置する入力信号ブロックＩＳＢ＃ｊを処理するデルタシグマ変調回路１２２＃ｐの回路状態とが反映された出力信号ブロックＯＳＢ＃ｊ＋１を生成するために、オーバーラップ信号ＯＤＳ＃ｊ＋１＿ｐ及びＯＤＳ＃ｊ＋１＿ｑの双方を用いて出力信号ブロックＯＳＢ＃ｊ＋１を生成している。
【0034】
信号の不連続性は、出力信号ＯＳの演算誤差につながる。尚、出力信号ＯＳの演算誤差は、分割されていない入力信号ＩＳを単一のデルタシグマ変調回路１２２を用いて処理することで生成される理想的な出力信号ＯＳに対する、分割された入力信号ＩＳ（つまり、複数の入力信号ブロックＩＳＢ）を複数のデルタシグマ変調回路１２２を用いて夫々処理することで生成される実際の出力信号ＯＳの誤差を意味していてもよい。この場合、信号の不連続性が緩和されると、出力信号ＯＳの演算誤差が小さくなる。このため、第１実施形態の信号処理装置１ａは、複数のデルタシグマ変調回路１２２が夫々生成した複数の出力信号ブロックＯＳＢをそのまま結合する第１比較例の信号処理装置と比較して、出力信号ＯＳの演算誤差を低減することができる。
【0035】
一例として、図５（ａ）は、第１比較例の信号処理装置が生成した出力信号ＯＳの演算誤差を示すグラフであり、図５（ｂ）は、第１実施形態の信号処理装置１ａが生成した出力信号ＯＳの演算誤差を示すグラフである。図５（ａ）及び図５（ｂ）に示すように、第１比較例の信号処理装置が生成した出力信号ＯＳの演算誤差と比較して、第１実施形態の信号処理装置１ａが生成した出力信号ＯＳの演算誤差が低減されていることが分かる。尚、演算誤差の低減は、演算誤差の大きさの低減及び演算誤差の発生頻度の低減の少なくとも一つを含んでいてもよい。
【0036】
＜２＞第２実施形態の信号処理装置１
続いて、図６を参照しながら、第２実施形態の信号処理装置１について説明する。図６は、第２実施形態の信号処理装置１の構成を示すブロック図である。尚、以下の説明では、説明の便宜上、第２実施形態の信号処理装置１を、信号処理装置１ｂと称する。また、以下の説明では、第１実施形態において説明済みの構成要素については、同一の参照符号を付することでその詳細な説明を省略する。
続いて、図６を参照しながら、第２実施形態の信号処理装置１について説明する。図６は、第２実施形態の信号処理装置１の構成を示すブロック図である。尚、以下の説明では、説明の便宜上、第２実施形態の信号処理装置１を、信号処理装置１ｂと称する。また、以下の説明では、第１実施形態において説明済みの構成要素については、同一の参照符号を付することでその詳細な説明を省略する。
【0037】
図６に示すように、信号処理装置１ｂは、分配部１１ｂと、並列回路部１２ｂと、結合部１３ｂとを備える。
【0038】
分配部１１ｂは、上述した第１実施形態の分配部１１と比較して、入力信号選択部１１２に代えて、入力信号選択部１１２ｂを備えるという点で異なる。分配部１１ｂのその他の特徴は、上述した第１実施形態の分配部１１のその他の特徴と同一であってもよい。入力信号選択部１１２ｂは、上述した第１実施形態の入力信号選択部１１２と比較して、図７に示すように、一の入力信号ブロックＩＳＢを一の入力信号ブロックＩＳＢに対応する一のフィルタ回路１２１に出力する際に、一の入力信号ブロックＩＳＢの末尾に、一の入力信号ブロックＩＳＢの直後に位置する他の入力信号ブロックＩＳＢの一部であるオーバーラップデータＯＤを付加しなくてもよいという点で異なる。つまり、入力信号選択部１１２ｂは、上述した第１実施形態の入力信号選択部１１２と比較して、入力信号ブロックＩＳＢとオーバーラップデータＯＤとを含む入力信号ブロックＩＳＢ’に代えて、入力信号ブロックＩＳＢをフィルタ回路１２１に出力するという点で異なる。例えば、図７に示すように、入力信号選択部１１２は、入力信号ブロックＩＳＢ＃１をフィルタ回路１２１＃１に出力してもよい。例えば、図７に示すように、入力信号選択部１１２は、入力信号ブロックＩＳＢ＃２をフィルタ回路１２１＃２に出力してもよい。例えば、図７に示すように、入力信号選択部１１２は、入力信号ブロックＩＳＢ＃３をフィルタ回路１２１＃３に出力してもよい。例えば、図７に示すように、入力信号選択部１１２は、入力信号ブロックＩＳＢ＃４をフィルタ回路１２１＃１に出力してもよい。例えば、図７に示すように、入力信号選択部１１２は、入力信号ブロックＩＳＢ＃５をフィルタ回路１２１＃２に出力してもよい。入力信号選択部１１２ｂのその他の特徴は、上述した第１実施形態の入力信号選択部１１２のその他の特徴と同一であってもよい。
【0039】
再び図６において、並列回路部１２ｂは、上述した第１実施形態の並列回路部１２と比較して、複数のフィルタ回路１２１に代えて、複数のフィルタ回路１２１ｂを備えているという点で異なる。フィルタ回路１２１ｂは、上述した第１実施形態のフィルタ回路１２１と比較して、ゲイン調整部１２３ｂを備えているという点で異なる。以下の説明では、説明の便宜上、三つのフィルタ回路１２１＃１、１２１＃２及び１２１＃３が、それぞれ、三つのゲイン調整部１２３ｂ＃１、１２３＃２及び１２３＃３を備える例について説明する。並列回路部１２ｂのその他の特徴は、上述した第１実施形態の並列回路部１２のその他の特徴と同一であってもよい。
【0040】
各ゲイン調整部１２３ｂは、各ゲイン調整部１２３ｂに対応する一のデルタシグマ変調回路１２２で差分信号の大きさを制御するために用いられるゲインを調整する。例えば、図３に示すデルタシグマ変調回路１２２が用いられる場合には、各ゲイン調整部１２３ｂは、各ゲイン調整部１２３ｂに対応する一のデルタシグマ変調回路１２２で差分信号の大きさを制御するために用いられるゲインＡ及びゲインＢの少なくとも一つを調整してもよい。尚、差分信号からフィードバック信号が生成されるがゆえに、各ゲイン調整部１２３ｂは、各ゲイン調整部１２３ｂに対応する一のデルタシグマ変調回路１２２でフィードバック信号の大きさを制御するために用いられるゲインを調整するとみなしてもよい。
【0041】
尚、第２実施形態では、図３に示すデルタシグマ変調回路１２２に代えて、図８に示すデルタシグマ変調回路１２２が用いられてもよい。図８に示すデルタシグマ変調回路１２２は、図３に示すデルタシグマ変調回路１２２と比較して、乗算器１２２４＃１及び１２２４＃２の少なくとも一つに加えて又は代えて、乗算器１２２４＃０を含んでいてもよいという点で異なっている。この場合、減算器１２２２が生成した差分信号には、乗算器１２２４＃０によって所定のゲインＣが掛け合わせられてもよい。ゲインＣがかけ合わせられた差分信号は、遅延器１２２３＃１に記憶されてもよい。図８に示すデルタシグマ変調回路１２２のその他の特徴は、図３に示すデルタシグマ変調回路１２２のその他の特徴と同一であってもよい。
【0042】
図８に示すように乗算器１２２４＃１及び１２２４＃２の少なくとも一つに加えて又は代えて乗算器１２２４＃０を含むデルタシグマ変調回路１２２が用いられる場合には、各ゲイン調整部１２３ｂは、各ゲイン調整部１２３ｂに対応する一のデルタシグマ変調回路１２２で差分信号の大きさを制御するために用いられるゲインＣを、ゲインＡ及びゲインＢの少なくとも一つに加えて又は代えて調整してもよい。
【0043】
第２実施形態では、ゲイン調整部１２３ｂは、入力信号ブロックＩＳＢとゲインとの関係を示す図９に示すように、入力信号ブロックＩＳＢのうちの、入力信号ブロックＩＳＢの末尾から所定の第２長さを有する信号ブロック部分である末尾信号ブロック部分ＥＩＳＢをデルタシグマ変調回路１２２が処理する場合に、ゲインを調整してもよい。つまり、ゲイン調整部１２３ｂは、デルタシグマ変調回路１２２が末尾信号ブロック部分ＥＩＳＢを処理する場合に、ゲインが初期値とは異なる値となるように、ゲインを調整してもよい。末尾信号ブロック部分ＥＩＳＢは、入力信号ブロックＩＳＢのうちの、入力信号ブロックＩＳＢの末尾に位置する数サンプル（例えば、４サンプルから５サンプル）の信号ブロック部分を含んでいてもよい。一方で、ゲイン調整部１２３ｂは、図９に示すように、入力信号ブロックＩＳＢのうちの末尾信号ブロック部分ＥＩＳＢ以外の信号ブロック部分ＮＩＳＢをデルタシグマ変調回路１２２が処理する場合に、ゲインを調整しなくてもよい。つまり、ゲイン調整部１２３ｂは、デルタシグマ変調回路１２２が信号ブロック部分ＮＩＳＢを処理する場合に、ゲインを初期値のまま維持してもよい。
【0044】
ゲイン調整部１２３ｂは、一の入力信号ブロックＩＳＢの末尾信号ブロック部分ＥＩＳＢを処理する一のデルタシグマ変調回路１２２の回路状態が、一の入力信号ブロックＩＳＢの直後に位置する他の入力信号ブロックＩＳＢを処理する他のデルタシグマ変調回路１２２の初期状態（つまり、リセットされた回路状態）に近づくように、一のデルタシグマ変調回路１２２で用いられるゲインを調整してもよい。例えば、上述したように、デルタシグマ変調回路１２２の初期状態として、信号レベルが初期値（例えば、ゼロ）となる初期信号が差分信号として遅延器１２２３＃１及び１２２３＃２の夫々に記憶されている状態が用いられる場合には、ゲイン調整部１２３ｂは、図９に示すように、デルタシグマ変調回路１２２が末尾信号ブロック部分ＥＩＳＢを処理する場合に用いられるゲインが、ゲインの初期値よりも小さくなるように、ゲインを調整してもよい。ゲインが小さくなるほど、遅延器１２２３＃１及び１２２３＃２の夫々に記憶される差分信号の信号レベルが小さくなる。このため、ゲインが小さくなるほど、末尾信号ブロック部分ＥＩＳＢを処理する一のデルタシグマ変調回路１２２の回路状態が、他のデルタシグマ変調回路１２２の初期状態により近づく。
【0045】
再び図６において、結合部１３ｂは、上述した第１実施形態における結合部１３と比較して、信号処理部１３３に代えて、信号処理部１３３ｂを備えているという点で異なる。結合部１３ｂのその他の特徴は、上述した第１実施形態における結合部１３のその他の特徴と同一であってもよい。
【0046】
ここで、第２実施形態では、並列回路部１２ｂに複数の入力信号ブロックＩＳＢが入力されるため、並列回路部１２ｂは、複数の出力信号ブロックＯＳＢ’に代えて、複数の出力信号ブロックＯＳＢを生成する。このため、第２実施形態では、複数の出力信号ブロックＯＳＢ’に代えて、複数の出力信号ブロックＯＳＢが結合部１３ｂに入力される。例えば、図７に示すように、フィルタ回路１２１＃１は、デルタシグマ変調回路１２２＃１を用いて入力信号ブロックＩＳＢ＃１を変調してもよい。その結果、フィルタ回路１２１＃１は、変調された入力信号ブロックＩＳＢ＃１である出力信号ブロックＯＳＢ＃１を、結合部１３ｂに出力してもよい。例えば、図７に示すように、フィルタ回路１２１＃２は、デルタシグマ変調回路１２２＃２を用いて入力信号ブロックＩＳＢ＃２を変調してもよい。その結果、フィルタ回路１２１＃２は、変調された入力信号ブロックＩＳＢ＃２である出力信号ブロックＯＳＢ＃２を、結合部１３ｂに出力してもよい。例えば、図７に示すように、フィルタ回路１２１＃３は、デルタシグマ変調回路１２２＃３を用いて入力信号ブロックＩＳＢ＃３を変調してもよい。その結果、フィルタ回路１２１＃３は、変調された入力信号ブロックＩＳＢ＃３である出力信号ブロックＯＳＢ＃３を、結合部１３ｂに出力してもよい。例えば、図７に示すように、フィルタ回路１２１＃１は、デルタシグマ変調回路１２２＃１を用いて入力信号ブロックＩＳＢ＃４を変調してもよい。その結果、フィルタ回路１２１＃１は、変調された入力信号ブロックＩＳＢ＃４である出力信号ブロックＯＳＢ＃４を、結合部１３ｂに出力してもよい。例えば、図７に示すように、フィルタ回路１２１＃２は、デルタシグマ変調回路１２２＃２を用いて入力信号ブロックＩＳＢ＃５を変調してもよい。その結果、フィルタ回路１２１＃２は、変調された入力信号ブロックＩＳＢ＃５である出力信号ブロックＯＳＢ＃５を、結合部１３ｂに出力してもよい。
【0047】
この場合、結合部１３ｂに入力された複数の出力信号ブロックＯＳＢは、出力信号記憶部１３１に記憶される。出力信号選択部１３２は、出力信号記憶部１３１に記憶されている複数の出力信号ブロックＯＳＢを読み出し、読み出した複数の出力信号ブロックＯＳＢを、対応する入力信号ブロックＩＳＢの順に信号処理部１３３ｂに出力する。信号処理部１３３ｂは、出力信号選択部１３２から入力される複数の出力信号ブロックＯＳＢを順に結合することで、結合された複数の出力信号ブロックＯＳＢである出力信号ＯＳを生成する。
【0048】
ここで、第２実施形態では、上述したように、一の入力信号ブロックＩＳＢの末尾信号ブロック部分ＥＩＳＢを処理する一のデルタシグマ変調回路１２２の回路状態が、一の入力信号ブロックＩＳＢの直後に位置する他の入力信号ブロックＩＳＢを処理する他のデルタシグマ変調回路１２２の初期状態に近づくように、一のデルタシグマ変調回路１２２のゲインが調整される。この場合、ゲインが調整されない場合と比較して、一の入力信号ブロックＩＳＢから生成される一の出力信号ブロックＯＳＢと他の入力信号ブロックＩＳＢから生成される他の出力信号ブロックＯＳＢとの境界における信号の不連続性が緩和される。というのも、上述したように、信号の不連続性が生ずる原因は、時間的に先行する一の入力信号ブロックＩＳＢの末尾信号ブロック部分ＥＩＳＢを処理する一のデルタシグマ変調回路１２２の回路状態が、後続する他の入力信号ブロックＩＳＢの先頭の信号ブロック部分を処理する他のデルタシグマ変調回路１２２の回路状態（つまり、他のデルタシグマ変調回路１２２の初期状態）と同一にならないことである。第２実施形態では、時間的に先行する一の入力信号ブロックＩＳＢの末尾信号ブロック部分ＥＩＳＢを処理する一のデルタシグマ変調回路１２２の回路状態が、後続する他の入力信号ブロックＩＳＢの先頭の信号ブロック部分を処理する他のデルタシグマ変調回路１２２の回路状態（つまり、他のデルタシグマ変調回路１２２の初期状態）に近づけられる。その結果、信号の不連続性が緩和される。
【0049】
信号の不連続性が緩和されると、出力信号ＯＳの演算誤差が小さくなることは、上述したとおりである。このため、第２実施形態の信号処理装置１ｂは、デルタシグマ変調回路１２２のゲインが調整されない第２比較例の信号処理装置と比較して、出力信号ＯＳの演算誤差を低減することができる。
【0050】
一例として、図１０（ａ）は、第２比較例の信号処理装置が生成した出力信号ＯＳの演算誤差を示すグラフであり、図１０（ｂ）は、第２実施形態の信号処理装置１ｂが生成した出力信号ＯＳの演算誤差を示すグラフである。図１０（ａ）及び図１０（ｂ）に示すように、第２比較例の信号処理装置が生成した出力信号ＯＳの演算誤差と比較して、第２実施形態の信号処理装置１ｂが生成した出力信号ＯＳの演算誤差が低減されていることが分かる。
【0051】
尚、第２実施形態の信号処理装置１ｂは、ゲインを調整することで、実質的には、一のデルタシグマ変調回路１２２が一の入力信号ブロックＩＳＢを処理した結果（つまり、一の出力信号ブロックＯＳＢ）と、一の入力信号ブロックＩＳＢの直後に位置する他の入力信号ブロックＩＳＢを処理する他のデルタシグマ変調回路１２２の回路状態とが反映された一の出力信号ブロックＯＳＢを生成していると言える。この観点において、第２実施形態の信号処理装置１ｂは、第１実施形態の信号処理装置１ａと同じであるとみなしてもよい。つまり、第１実施形態の信号処理装置１ａ及び第２実施形態の信号処理装置１ｂは、いずれも、一のデルタシグマ変調回路１２２が一の入力信号ブロックＩＳＢを処理した結果（つまり、一の出力信号ブロックＯＳＢ）と、一の入力信号ブロックＩＳＢの直後に位置する他の入力信号ブロックＩＳＢを処理する他のデルタシグマ変調回路１２２の回路状態とが反映された一の出力信号ブロックＯＳＢを生成することで、信号の不連続性を緩和しているとみなしてもよい。
【0052】
尚、ゲイン調整部１２３ｂは、図９に示すように、デルタシグマ変調回路１２２が末尾信号ブロック部分ＥＩＳＢを処理する場合に用いられるゲインが徐々に小さくなるように、ゲインを調整してもよい。例えば、ゲイン調整部１２３ｂは、ゲインが初期値の９５％まで小さくなり、その後、ゲインが初期値の８５％まで小さくなり、その後、ゲインが初期値の７５％まで小さくなり、その後、ゲインが初期値の６５％まで小さくなるように、ゲインを調整してもよい。この場合、信号の不連続性がより適切に緩和される。ここで、ゲインが調整される（つまり、変化する）と、出力信号ＯＳの演算誤差（特に、末尾信号ブロックＥＩＳＢに相当する信号成分）の演算誤差が大きくなる。このため、演算誤差につながる可能性があるゲインの調整を徐々に行うことで、演算誤差を極力小さくすることができるという利点がある。更には、演算誤差につながる可能性があるゲインの調整に上限を設けることで、大きな演算誤差が生ずることがなくなるという利点もある。
【0053】
＜３＞変形例
＜３－１＞第１変形例
上述したように、図３に示すデルタシグマ変調回路（二次のエラーフィードバック型のデルタシグマ変調回路）は、信号処理装置１で利用可能なデルタシグマ変調回路１２２の一例に過ぎない。しかしながら、デルタシグマ変調回路１２２が図３及び図８に示すデルタシグマ変調回路に限定されることはない。つまり、信号処理装置１は、図３及び図８に示すデルタシグマ変調回路とは異なるデルタシグマ変調回路１２２を備えていてもよい。
＜３－１＞第１変形例
上述したように、図３に示すデルタシグマ変調回路（二次のエラーフィードバック型のデルタシグマ変調回路）は、信号処理装置１で利用可能なデルタシグマ変調回路１２２の一例に過ぎない。しかしながら、デルタシグマ変調回路１２２が図３及び図８に示すデルタシグマ変調回路に限定されることはない。つまり、信号処理装置１は、図３及び図８に示すデルタシグマ変調回路とは異なるデルタシグマ変調回路１２２を備えていてもよい。
【0054】
例えば、デルタシグマ変調回路１２２の一変形例の構成を示す図１１に示すように、デルタシグマ変調回路１２２は、１ビット量子化器１２２１と、減算器１２２２＃２と、減算器１２２２＃３と、遅延器１２２３＃３と、遅延器１２２３＃４と、遅延器１２２３＃５と、加算器１２２５＃３と、加算器１２２５＃４と、増幅器１２２６＃３と、増幅器１２２６＃４と、増幅器１２２６＃５とを備えていてもよい。減算器１２２２＃２、減算器１２２２＃３及び遅延器１２２３＃５は、デルタシグマ変調回路１２２から出力される出力信号ブロックＯＳＢを１クロックだけ遅延させて入力信号ブロックＩＳＢに反映する微分器（デルタ回路）として機能する。遅延器１２２３＃３及び加算器１２２５＃３は、信号を積算する一次の積分器（シグマ回路）として機能する。遅延器１２２３＃４及び加算器１２２５＃４は、信号を積算する二次の積分器（シグマ回路）として機能する。
【0055】
この場合においても、第２実施形態の信号処理装置２ｂは、ゲイン調整部１２３ｂを用いて、フィードバック経路ＦＢＲを介して入力にフィードバックされるフィードバック信号の大きさを調整してもよい。図１１に示す例では、信号処理装置２ｂは、ゲイン調整部１２３ｂを用いて、遅延器１２２３＃３に入力される（記憶される）信号の大きさを制御可能な増幅器１２２６＃３のゲインＤ、遅延器１２２３＃４に入力される（記憶される）信号の大きさを制御可能な増幅器１２２６＃４のゲインＥ、及び、遅延器１２２３＃５に入力される（記憶される）信号の大きさを制御可能な増幅器１２２６＃５のゲインＦの少なくとも一つを調整してもよい。つまり、第２実施形態の信号処理装置２ｂは、ゲイン調整部１２３ｂを用いて、フィードバック経路ＦＢＲを介して入力にフィードバックされるフィードバック信号の大きさを調整することができる限りは、上述した効果を享受することができる。
【0056】
＜３－２＞第２変形例
上述した信号処理装置１の機能は、ソフトウェアによって実現されてもよい。上述した信号処理装置１の機能は、ハードウェアによって実現されてもよい。上述した信号処理装置１の機能は、ソフトウェアとハードウェアとの組み合わせによって実現されてもよい。ソフトウェアを構成するプログラムコード（インストラクション）は、例えば、信号処理装置１の内部又は外部のコンピュータ読取可能な記録媒体において記憶されてもよい。プログラムコードは、その実行時にメモリへ読み込まれてプロセッサにより実行されてよい。また、プログラムコードを記録したコンピュータ読取可能な非一時的記録媒体が提供されてもよい。
上述した信号処理装置１の機能は、ソフトウェアによって実現されてもよい。上述した信号処理装置１の機能は、ハードウェアによって実現されてもよい。上述した信号処理装置１の機能は、ソフトウェアとハードウェアとの組み合わせによって実現されてもよい。ソフトウェアを構成するプログラムコード（インストラクション）は、例えば、信号処理装置１の内部又は外部のコンピュータ読取可能な記録媒体において記憶されてもよい。プログラムコードは、その実行時にメモリへ読み込まれてプロセッサにより実行されてよい。また、プログラムコードを記録したコンピュータ読取可能な非一時的記録媒体が提供されてもよい。
【0057】
例えば、図１２は、信号処理装置１の機能を実現するソフトウェアとハードウェアとの組み合わせを示す一例である。信号処理装置１は、非一時的記録媒体であるメモリ１００１と、プロセッサ１００２と、入力インタフェース１００３と、出力インタフェース１００４とを備えていてもい。メモリ１００１と、プロセッサ１００２と、入力インタフェース１００３と、出力インタフェース１００４とは、内部バス１００５を介して互いに接続されていてもよい。メモリ１００１は、信号処理装置１の機能ブロック（具体的には、分配部１１、並列回路部１２及び結合部１３、又は、分配部１１ｂ、並列回路部１２ｂ及び結合部１３ｂ）を実現するプログラム（プログラムコード）１００１を記録していてもよい。更に、メモリ１００１は、入力インタフェース１００３を介して信号処理装置１に入力される信号（例えば、入力信号ＩＳ）を一時的に記憶する入力信号記憶部１０１２と、出力インタフェース１００４を介して信号処理装置１から出力される信号（例えば、出力信号ＯＳ）を一時的に記憶する出力信号記憶部１０１３とを含んでいてもよい。信号処理装置１の機能ブロックを実現するプログラムコードは、プロセッサ２００３により実行される。その結果、信号処理装置１の機能ブロックが、プロセッサ１００２内に実現されてもよい。
【0058】
＜４＞付記
以上説明した実施形態に関して、更に以下の付記を開示する。
［付記１］
入力信号から出力信号を生成する信号処理装置であって、
入力信号を、それぞれが所定のデータ長を有する複数の入力信号ブロックに分割し、分割した前記複数の入力信号ブロックを複数のデルタシグマ変調回路に分割順に分配する分配部と、
前記複数の入力信号ブロックにデルタシグマ変調を施して複数の出力信号ブロックを出力する前記複数のデルタシグマ変調回路を含む並列回路部と、
前記並列回路部から出力される前記複数の出力信号ブロックを結合して出力信号を生成する結合部と
を備え、
前記信号処理装置は、
前記出力信号に含まれる第１の出力信号ブロックに、
前記第１の出力信号ブロックに対応する第１の入力信号ブロックにデルタシグマ変調を施す第１のデルタシグマ変調回路が前記第１の入力信号ブロックにデルタシグマ変調を施した結果と、
前記第１の入力信号ブロックの直前又は直後に位置する第２の入力信号ブロックにデルタシグマ変調を施す第２のデルタシグマ変調回路の状態と
が反映されるように、前記出力信号を生成する
信号処理装置。
［付記２］
前記分配部は、前記第２入力信号ブロックの末尾に、前記第２入力信号ブロックの直後に位置する第１入力信号ブロックのうちの先頭から所定の第１長さを有するオーバーラップデータを付加し、前記オーバーラップデータが付加された前記第２入力信号ブロックを前記第２のデルタシグマ変調回路に分配し、
前記結合部は、前記第１デルタシグマ変調回路が前記第１入力信号ブロックのうちの前記オーバーラップデータにデルタシグマ変調を施した結果と、前記第２デルタシグマ変調回路が前記第２入力信号ブロックに付加されたオーバーラップデータにデルタシグマ変調を施した結果とに基づいて、前記第１出力信号ブロックの少なくとも一部を算出することで、前記第２のデルタシグマ変調回路の状態が反映された前記第１出力信号ブロックを含む前記出力信号を生成する
付記１に記載の信号処理装置。
［付記３］
前記結合部は、前記第１デルタシグマ変調回路が前記オーバーラップデータにデルタシグマ変調を施した結果と、前記第２デルタシグマ変調回路が前記オーバーラップデータにデルタシグマ変調を施した結果との平均値を、前記第１出力信号ブロックの少なくとも一部として算出する
付記２に記載の信号処理装置。
［付記４］
前記並列回路部は、前記第１入力信号ブロックのうちの末尾から所定の第２長さを有する信号ブロック部分にデルタシグマ変調を施す前記第１デルタシグマ変調回路の状態が、前記第２入力信号ブロックにデルタシグマ変調を施す前記第２デルタシグマ変調回路の初期状態に近づくように、前記第１デルタシグマ変調回路の状態を制御し、
前記結合部は、前記並列回路部によって状態が制御された前記第１デルタシグマ変調回路が第１入力信号ブロックにデルタシグマ変調を施すことで生成された前記第１出力信号ブロックを含む前記出力信号を生成することで、前記第２のデルタシグマ変調回路の状態が反映された前記第１出力信号ブロックを含む前記出力信号を生成する
付記１から３のいずれか一項に記載の信号処理装置。
［付記５］
前記第１デルタシグマ変調回路は、前記第１デルタシグマ変調回路内でフィードバックされるフィードバック信号の大きさを制御するためのゲインを変更することで、前記第１デルタシグマ変調回路の状態を制御する
付記４に記載の信号処理装置。
［付記６］
入力信号から出力信号を生成する信号処理方法であって、
入力信号を、それぞれが所定のデータ長を有する複数の入力信号ブロックに分割することと、
分割した前記複数の入力信号ブロックを、前記複数の入力信号ブロックにデルタシグマ変調を施して複数の出力信号ブロックを出力する複数のデルタシグマ変調回路に分割順に分配することと、
前記並列回路部から出力される前記複数の出力信号ブロックを結合して出力信号を生成することと
を備え、
前記情報処理方法は、前記出力信号に含まれる第１の出力信号ブロックに、前記第１の出力信号ブロックに対応する第１の入力信号ブロックにデルタシグマ変調を施す第１のデルタシグマ変調回路が前記第１の入力信号ブロックにデルタシグマ変調を施した結果と、前記第１の入力信号ブロックの直前又は直後に位置する第２の入力信号ブロックにデルタシグマ変調を施す第２のデルタシグマ変調回路の状態とが反映されるように、前記出力信号を生成する
信号処理方法。
［付記７］
入力信号から出力信号を生成する信号処理方法をコンピュータに実行させるコンピュータプログラムであって、
入力信号を、それぞれが所定のデータ長を有する複数の入力信号ブロックに分割することと、
分割した前記複数の入力信号ブロックを、前記複数の入力信号ブロックにデルタシグマ変調を施して複数の出力信号ブロックを出力する複数のデルタシグマ変調回路に分割順に分配することと、
前記並列回路部から出力される前記複数の出力信号ブロックを結合して出力信号を生成することと
を備え、
前記情報処理方法は、前記出力信号に含まれる第１の出力信号ブロックに、前記第１の出力信号ブロックに対応する第１の入力信号ブロックにデルタシグマ変調を施す第１のデルタシグマ変調回路が前記第１の入力信号ブロックにデルタシグマ変調を施した結果と、前記第１の入力信号ブロックの直前又は直後に位置する第２の入力信号ブロックにデルタシグマ変調を施す第２のデルタシグマ変調回路の状態とが反映されるように、前記出力信号を生成する
コンピュータプログラム。
以上説明した実施形態に関して、更に以下の付記を開示する。
［付記１］
入力信号から出力信号を生成する信号処理装置であって、
入力信号を、それぞれが所定のデータ長を有する複数の入力信号ブロックに分割し、分割した前記複数の入力信号ブロックを複数のデルタシグマ変調回路に分割順に分配する分配部と、
前記複数の入力信号ブロックにデルタシグマ変調を施して複数の出力信号ブロックを出力する前記複数のデルタシグマ変調回路を含む並列回路部と、
前記並列回路部から出力される前記複数の出力信号ブロックを結合して出力信号を生成する結合部と
を備え、
前記信号処理装置は、
前記出力信号に含まれる第１の出力信号ブロックに、
前記第１の出力信号ブロックに対応する第１の入力信号ブロックにデルタシグマ変調を施す第１のデルタシグマ変調回路が前記第１の入力信号ブロックにデルタシグマ変調を施した結果と、
前記第１の入力信号ブロックの直前又は直後に位置する第２の入力信号ブロックにデルタシグマ変調を施す第２のデルタシグマ変調回路の状態と
が反映されるように、前記出力信号を生成する
信号処理装置。
［付記２］
前記分配部は、前記第２入力信号ブロックの末尾に、前記第２入力信号ブロックの直後に位置する第１入力信号ブロックのうちの先頭から所定の第１長さを有するオーバーラップデータを付加し、前記オーバーラップデータが付加された前記第２入力信号ブロックを前記第２のデルタシグマ変調回路に分配し、
前記結合部は、前記第１デルタシグマ変調回路が前記第１入力信号ブロックのうちの前記オーバーラップデータにデルタシグマ変調を施した結果と、前記第２デルタシグマ変調回路が前記第２入力信号ブロックに付加されたオーバーラップデータにデルタシグマ変調を施した結果とに基づいて、前記第１出力信号ブロックの少なくとも一部を算出することで、前記第２のデルタシグマ変調回路の状態が反映された前記第１出力信号ブロックを含む前記出力信号を生成する
付記１に記載の信号処理装置。
［付記３］
前記結合部は、前記第１デルタシグマ変調回路が前記オーバーラップデータにデルタシグマ変調を施した結果と、前記第２デルタシグマ変調回路が前記オーバーラップデータにデルタシグマ変調を施した結果との平均値を、前記第１出力信号ブロックの少なくとも一部として算出する
付記２に記載の信号処理装置。
［付記４］
前記並列回路部は、前記第１入力信号ブロックのうちの末尾から所定の第２長さを有する信号ブロック部分にデルタシグマ変調を施す前記第１デルタシグマ変調回路の状態が、前記第２入力信号ブロックにデルタシグマ変調を施す前記第２デルタシグマ変調回路の初期状態に近づくように、前記第１デルタシグマ変調回路の状態を制御し、
前記結合部は、前記並列回路部によって状態が制御された前記第１デルタシグマ変調回路が第１入力信号ブロックにデルタシグマ変調を施すことで生成された前記第１出力信号ブロックを含む前記出力信号を生成することで、前記第２のデルタシグマ変調回路の状態が反映された前記第１出力信号ブロックを含む前記出力信号を生成する
付記１から３のいずれか一項に記載の信号処理装置。
［付記５］
前記第１デルタシグマ変調回路は、前記第１デルタシグマ変調回路内でフィードバックされるフィードバック信号の大きさを制御するためのゲインを変更することで、前記第１デルタシグマ変調回路の状態を制御する
付記４に記載の信号処理装置。
［付記６］
入力信号から出力信号を生成する信号処理方法であって、
入力信号を、それぞれが所定のデータ長を有する複数の入力信号ブロックに分割することと、
分割した前記複数の入力信号ブロックを、前記複数の入力信号ブロックにデルタシグマ変調を施して複数の出力信号ブロックを出力する複数のデルタシグマ変調回路に分割順に分配することと、
前記並列回路部から出力される前記複数の出力信号ブロックを結合して出力信号を生成することと
を備え、
前記情報処理方法は、前記出力信号に含まれる第１の出力信号ブロックに、前記第１の出力信号ブロックに対応する第１の入力信号ブロックにデルタシグマ変調を施す第１のデルタシグマ変調回路が前記第１の入力信号ブロックにデルタシグマ変調を施した結果と、前記第１の入力信号ブロックの直前又は直後に位置する第２の入力信号ブロックにデルタシグマ変調を施す第２のデルタシグマ変調回路の状態とが反映されるように、前記出力信号を生成する
信号処理方法。
［付記７］
入力信号から出力信号を生成する信号処理方法をコンピュータに実行させるコンピュータプログラムであって、
入力信号を、それぞれが所定のデータ長を有する複数の入力信号ブロックに分割することと、
分割した前記複数の入力信号ブロックを、前記複数の入力信号ブロックにデルタシグマ変調を施して複数の出力信号ブロックを出力する複数のデルタシグマ変調回路に分割順に分配することと、
前記並列回路部から出力される前記複数の出力信号ブロックを結合して出力信号を生成することと
を備え、
前記情報処理方法は、前記出力信号に含まれる第１の出力信号ブロックに、前記第１の出力信号ブロックに対応する第１の入力信号ブロックにデルタシグマ変調を施す第１のデルタシグマ変調回路が前記第１の入力信号ブロックにデルタシグマ変調を施した結果と、前記第１の入力信号ブロックの直前又は直後に位置する第２の入力信号ブロックにデルタシグマ変調を施す第２のデルタシグマ変調回路の状態とが反映されるように、前記出力信号を生成する
コンピュータプログラム。
【0059】
本発明は、請求の範囲及び明細書全体から読み取るこのできる発明の要旨又は思想に反しない範囲で適宜変更可能であり、そのような変更を伴う信号処理装置、信号処理方法及びコンピュータプログラム
もまた本発明の技術思想に含まれる。
もまた本発明の技術思想に含まれる。
【符号の説明】
【0060】
１、１ａ、１ｂ 信号処理装置
１１、１１ｂ 分配部
１２、１２ｂ 並列回路部
１２３ｂ ゲイン調整部
１２２ デルタシグマ変調回路
１３、１３ｂ 結合部
ＩＳ 入力信号
ＩＳＢ 入力信号ブロック
ＯＳ 出力信号
ＯＳＢ 出力信号ブロック
ＯＤ オーバーラップデータ
１１、１１ｂ 分配部
１２、１２ｂ 並列回路部
１２３ｂ ゲイン調整部
１２２ デルタシグマ変調回路
１３、１３ｂ 結合部
ＩＳ 入力信号
ＩＳＢ 入力信号ブロック
ＯＳ 出力信号
ＯＳＢ 出力信号ブロック
ＯＤ オーバーラップデータ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
