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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024165938
(43)【公開日】2024-11-28
(54)【発明の名称】プロセッサ及び情報処理装置
(51)【国際特許分類】
G06F 9/34 20180101AFI20241121BHJP
G06F 12/14 20060101ALI20241121BHJP
G06F 12/00 20060101ALI20241121BHJP
G06F 9/38 20180101ALI20241121BHJP
【ＦＩ】
G06F9/34 350B
G06F12/14 510D
G06F12/00 560D
G06F9/38 350A
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2023082542
(22)【出願日】2023-05-18
(71)【出願人】
【識別番号】000005223
【氏名又は名称】富士通株式会社
(74)【代理人】
【識別番号】110003649
【氏名又は名称】弁理士法人真田特許事務所
(74)【代理人】
【識別番号】100189201
【弁理士】
【氏名又は名称】横田 功
(72)【発明者】
【氏名】赤澤 直史
【テーマコード（参考）】
5B013
5B017
5B033
5B160
【Ｆターム（参考）】
5B013CC06
5B017AA01
5B017BA01
5B017BB09
5B017CA01
5B033DB09
5B033DB12
5B160CB05
(57)【要約】
【課題】メモリ領域が複数のメモリに分散されて配置されている構成においても、順序保障を守りつつ、読み出しまたは書き込み要求の発行のスループットを向上する。
【解決手段】プロセッサは、書き込みまたは読み出しの要求を発行する発行部と、複数のメモリにそれぞれ接続される複数のメモリインタフェースと、前記要求の宛先のメモリアドレスと、前記要求の順番を示す値とを格納する１つ以上の第１レジスタと、前記順番を示す値ごとに要求が完了したことが書き込まれる第２レジスタと、を備え、前記第１レジスタは、前記第２レジスタに基づいて、前記順番を示す値が第１の値以下である要求が全て完了したことを確認するまで、前記順番を示す値が前記第１の値である前記要求の宛先のメモリアドレスに対するロックを延長する。
【選択図】図３
【解決手段】プロセッサは、書き込みまたは読み出しの要求を発行する発行部と、複数のメモリにそれぞれ接続される複数のメモリインタフェースと、前記要求の宛先のメモリアドレスと、前記要求の順番を示す値とを格納する１つ以上の第１レジスタと、前記順番を示す値ごとに要求が完了したことが書き込まれる第２レジスタと、を備え、前記第１レジスタは、前記第２レジスタに基づいて、前記順番を示す値が第１の値以下である要求が全て完了したことを確認するまで、前記順番を示す値が前記第１の値である前記要求の宛先のメモリアドレスに対するロックを延長する。
【選択図】図３
【特許請求の範囲】
【請求項1】
書き込みまたは読み出しの要求を発行する発行部と、
複数のメモリにそれぞれ接続される複数のメモリインタフェースと、
前記要求の宛先のメモリアドレスと、前記要求の順番を示す値とを格納する１つ以上の第１レジスタと、
前記順番を示す値ごとに前記要求が完了したことが書き込まれる第２レジスタと、
を備え、
前記第１レジスタは、前記第２レジスタに基づいて、前記順番を示す値が第１の値以下である要求が全て完了したことを確認するまで、前記順番を示す値が前記第１の値である前記要求の宛先のメモリアドレスに対するロックを延長する、
プロセッサ。
複数のメモリにそれぞれ接続される複数のメモリインタフェースと、
前記要求の宛先のメモリアドレスと、前記要求の順番を示す値とを格納する１つ以上の第１レジスタと、
前記順番を示す値ごとに前記要求が完了したことが書き込まれる第２レジスタと、
を備え、
前記第１レジスタは、前記第２レジスタに基づいて、前記順番を示す値が第１の値以下である要求が全て完了したことを確認するまで、前記順番を示す値が前記第１の値である前記要求の宛先のメモリアドレスに対するロックを延長する、
プロセッサ。
【請求項2】
前記複数のメモリインタフェースには、それぞれ前記第１レジスタ及び前記第２レジスタが設けられており、
前記順番が前記第１の値である前記要求が完了した場合に、前記第１の値が前記複数のメモリインタフェースに通知され、
それぞれの前記第２レジスタには、前記第１の値である前記要求が完了したことが書き込まれ、
前記第１レジスタは、対応する前記第２レジスタを監視し、前記順番の値が前記第１の値以下である前記要求が全て完了したことを確認するまで、前記順番が前記第１の値である前記要求の宛先のメモリアドレスに対するロックを延長する、
請求項１に記載のプロセッサ。
前記順番が前記第１の値である前記要求が完了した場合に、前記第１の値が前記複数のメモリインタフェースに通知され、
それぞれの前記第２レジスタには、前記第１の値である前記要求が完了したことが書き込まれ、
前記第１レジスタは、対応する前記第２レジスタを監視し、前記順番の値が前記第１の値以下である前記要求が全て完了したことを確認するまで、前記順番が前記第１の値である前記要求の宛先のメモリアドレスに対するロックを延長する、
請求項１に記載のプロセッサ。
【請求項3】
前記第２レジスタは、前記発行部に設けられ、
前記順番が前記第１の値である前記要求が完了した場合に、前記第１の値が前記発行部に通知され、前記第１の値である前記要求が完了したことが前記第２レジスタに書き込まれ、
前記発行部は、前記第２レジスタを監視し、前記順番の値が前記第１の値以下である前記要求が全て完了したことを確認した場合に、前記第１レジスタに通知し、
前記第１レジスタは、前記通知を通じて、前記順番の値が前記第１の値以下である前記要求が全て完了したことを確認するまで、前記順番が前記第１の値である前記要求の宛先のメモリアドレスに対するロックを延長する、
請求項１に記載のプロセッサ。
前記順番が前記第１の値である前記要求が完了した場合に、前記第１の値が前記発行部に通知され、前記第１の値である前記要求が完了したことが前記第２レジスタに書き込まれ、
前記発行部は、前記第２レジスタを監視し、前記順番の値が前記第１の値以下である前記要求が全て完了したことを確認した場合に、前記第１レジスタに通知し、
前記第１レジスタは、前記通知を通じて、前記順番の値が前記第１の値以下である前記要求が全て完了したことを確認するまで、前記順番が前記第１の値である前記要求の宛先のメモリアドレスに対するロックを延長する、
請求項１に記載のプロセッサ。
【請求項4】
前記発行部は、既に発行済みの前記要求のすべてが完了したことを確認した状態において、前記第２レジスタに対して前記順番を示す値を初期化する命令を発行する、請求項１～３のいずれか１項に記載のプロセッサ。
【請求項5】
複数のメモリと、プロセッサを有する情報処理装置であって、
前記プロセッサは、
書き込みまたは読み出しの要求を発行する発行部と、
複数のメモリにそれぞれ接続されるメモリインタフェースと、
前記要求の宛先のメモリアドレスと、前記要求の順番を示す値とを格納する１つ以上の第１レジスタと、
前記順番を示す値ごとに前記要求が完了したことが書き込まれる第２レジスタと、
を備え、
前記第１レジスタは、前記第２レジスタに基づいて、前記順番の値が第１の値以下である要求が全て完了したことを確認するまで、前記順番が前記第１の値である前記要求の宛先のメモリアドレスに対するロックを延長する、情報処理装置。
前記プロセッサは、
書き込みまたは読み出しの要求を発行する発行部と、
複数のメモリにそれぞれ接続されるメモリインタフェースと、
前記要求の宛先のメモリアドレスと、前記要求の順番を示す値とを格納する１つ以上の第１レジスタと、
前記順番を示す値ごとに前記要求が完了したことが書き込まれる第２レジスタと、
を備え、
前記第１レジスタは、前記第２レジスタに基づいて、前記順番の値が第１の値以下である要求が全て完了したことを確認するまで、前記順番が前記第１の値である前記要求の宛先のメモリアドレスに対するロックを延長する、情報処理装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、プロセッサ及び情報処理装置に関する。
【背景技術】
【0002】
プロセッサにおいて、読み出しまたは書き込み要求の発行順序と、要求に基づく読み出しまたは書き込み命令の実行順序が一致するように順序保障がされる場合がある。順序保障を実現するために、発行元は、先行する要求がすべて実行完了されたことを確認するまで、次の要求の発行を抑止する。したがって、読み出しまたは書き込み要求の単位時間の出力件数であるスループットが低下する場合がある。先行する要求にバッファミス等が生じた場合に、共有バッファを用いて、後続する要求の追い越し処理を可能にする技術が提案されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００４－００５７１０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
メモリ領域が複数のメモリに分散されて配置されている構成において、順序保障を守りつつ、読み出しまたは書き込み要求発行のスループットの低下を回避することが望まれている。
【0005】
１つの側面では、本発明は、メモリ領域が複数のメモリに分散されて配置されている構成において、順序保障を守りつつ、読み出しまたは書き込み要求の発行のスループットを向上することを目的の１つとする。
【課題を解決するための手段】
【0006】
１つの側面では、プロセッサは、書き込みまたは読み出しの要求を発行する発行部と、複数のメモリにそれぞれ接続される複数のメモリインタフェースと、前記要求の宛先のメモリアドレスと、前記要求の順番を示す値とを格納する１つ以上の第１レジスタと、前記順番を示す値ごとに要求が完了したことが書き込まれる第２レジスタと、を備え、前記第１レジスタは、前記第２レジスタに基づいて、前記順番を示す値が第１の値以下である要求が全て完了したことを確認するまで、前記順番を示す値が前記第１の値である前記要求の宛先のメモリアドレスに対するロックを延長する。
【発明の効果】
【0007】
１つの側面では、本発明は、メモリ領域が複数のメモリに分散されて配置されている構成においても、順序保障を守りつつ、読み出しまたは書き込み要求の発行のスループットを向上することができる。
【図面の簡単な説明】
【0008】
【図1】順序保障がされた先行する要求がすべて実行完了されたことを確認してから後続する要求を発行する場合のタイミングチャートの一例である。
【図3】第１実施形態に係る情報処理装置のハードウェア（ＨＷ）構成例を示すブロック図である。
【図4】第１実施形態におけるシーケンスレジスタのフォーマットの一例を示す図である。
【図5】第１実施形態におけるロックレジスタのフォーマットの一例を示す図である。
【図6】第１実施形態に係る情報処理装置における処理手順の概要を説明する図である。
【図7】第１実施形態に係る情報処理装置による処理手順を示すタイミングチャートの一例である。
【図8】第１実施形態に係る情報処理装置による順序情報のリセット手順を示すタイミングチャートの一例である。
【図9】第１実施形態に係る情報処理装置によるＩＯリクエストの処理動作の一例を示すフローチャートである。
【図10】第２実施形態に係る情報処理装置のＨＷ構成例を示すブロック図である。
【図11】第２実施形態におけるシーケンスレジスタのフォーマットの一例を示す図である。
【図12】第２実施形態に係る情報処理装置における処理手順の概要を説明する図である。
【図13】第２実施形態に係る情報処理装置による処理手順を示すタイミングチャートの一例である。
【図14】第２実施形態に係る情報処理装置によるＩＯリクエストの処理動作の一例を示すフローチャートである。
【発明を実施するための形態】
【0009】
以下、図面を参照して一実施形態を説明する。但し、以下に示す実施形態はあくまでも例示に過ぎず、実施形態で明示しない種々の変形例や技術の適用を排除する意図はない。すなわち、本実施形態を、その趣旨を逸脱しない範囲で種々変形して実施することができる。また、各図は、図中に示す構成要素のみを備えるという趣旨ではなく、他の機能等を含むことができる。
【0010】
〔Ａ〕関連手法についての説明
図１は、順序保障がされた先行する要求がすべて実行完了されたことを確認してから後続する要求を発行する場合のタイミングチャートの一例である。図２は、図１の処理の一例を示すフローチャートである。
図１は、順序保障がされた先行する要求がすべて実行完了されたことを確認してから後続する要求を発行する場合のタイミングチャートの一例である。図２は、図１の処理の一例を示すフローチャートである。
【0011】
図１においては、順序保障が要求されるＩＯリクエスト（ＳＥＱ＝０）及びＩＯリクエスト（ＳＥＱ＝１）がある場合が示されている。ＩＯリクエストは、書き込みまたは読み出しの要求の一例である。
【0012】
順序保障が要求される場合、プロセッサは、先行して発行されたＩＯリクエストがすべて実行完了するまで、後続するＩＯリクエストについて実行を開始しない。したがって、図１の例では、プロセッサは、発行順序が先行するＩＯリクエスト（ＳＥＱ＝０）について発行（ａ）して実行完了が確認されるまで（ｂ）、次のＩＯリクエスト（ＳＥＱ＝１）の発行（ｃ）を抑制する。プロセッサは、ＩＯリクエスト（ＳＥＱ＝１）の実行を確認し（ｄ）、以下同様に処理を実行する。
【0013】
図２に示されるように、リクエスト発行元にＩＯリクエストが到着すると（ステップＳ１０）、ＩＯリクエストの発行元は、先行している未完了の順序保障を要するＩＯリクエストがあるか否かを判断する（ステップＳ１１）。先行している未完了の順序保障を要するＩＯリクエストがある場合には（ステップＳ１１のＹｅｓルート参照）、発行元は、ＩＯリクエストの発行を抑制する。発行元は、先行している順序保障を要するＩＯリクエストがすべて完了するのを待って（ステップＳ１１のＮｏルート参照）、ＩＯリクエストの要求先のメモリインタフェースにＩＯリクエストを発行する（ステップＳ１２）。
【0014】
ロックレジスタは、ＩＯリクエストの要求先アドレスをロック状態にする（ステップＳ１３）。ロック状態においては、メモリインタフェースは、要求先アドレスへの他のリクエストを拒絶する。
【0015】
メモリインタフェースは、ＩＯリクエストの命令、すなわち、要求先アドレスに対する読み出し命令または書き込み命令を実行する（ステップＳ１４）。
【0016】
ＩＯリクエストの完了が確認されると、ロックレジスタは、要求先アドレスのロック状態を解除する（ステップＳ１５）。そして、メモリインタフェースは、ＩＯリクエストの発行元にＩＯリクエストが完了したことを通知する（ステップＳ１６）。
【0017】
プロセッサは、複数のメモリ＃１及びメモリ＃２を有する場合においても、図１及び図２に示す方法によって、順序保障を維持することができる。しかしながら、ＩＯリクエスト発行元にて先行するＩＯリクエストの実行完了応答を待つ間、後続するＩＯリクエストの発行を抑止しなければいけないため、ＩＯリクエストのスループット低下が懸念される。そこで、複数のメモリ＃１及び＃２を有し、メモリ領域が複数のメモリに分散されて配置されている構成においても、ＩＯリクエストのスループットを向上させる実施形態の情報処理装置が示される。
【0018】
【0019】
情報処理装置１は、コンピュータシステムである。情報処理装置１は、プロセッサ１００及び複数のメモリ３－１～３－４（メモリ３と総称する場合がある）を有する。情報処理装置１においては、メモリ領域が複数のメモリ３に分散される構成を有する。メモリ３の数は、図３に示される場合に限定されない。
【0020】
プロセッサ１００は、種々の制御や演算を行う処理装置である。プロセッサ１０１は、メモリ３に読み込まれたOperating System（ＯＳ）やプログラムを実行することにより、種々の機能を実現する。なお、プロセッサ１００は、ＣＰＵ（Central Processing Unit）であってよい。プロセッサ１００は、複数のＣＰＵを含むマルチプロセッサであってもよく、複数のＣＰＵコアを有するマルチコアプロセッサであってもよく、或いは、マルチコアプロセッサを複数有する構成であってもよい。本例では、プロセッサ１００は、複数のＣＰＵコアを有するマルチコアプロセッサである。
【0021】
プロセッサ１００は、ＩＯリクエスト発行元１０、複数のメモリインタフェース２０－１～２０－４（メモリインタフェース２０と総称する場合がある）、キャッシュ３０－１～３０－４（キャッシュ３０と総称する場合がある）を有する。また、プロセッサ１００は、キャッシュ３０と通信可能なＣＰＵコア３１－１ａ、３１－１ｂ～３１－４ａ、３１－４ｂ（ＣＰＵコア３１と総称する場合がある）を有する。
【0022】
ＩＯリクエスト発行元１０は、ＩＯリクエストを発行する。ＩＯリクエストは、書き込みまたは読み出しの要求の一例である。本実施形態では、ＩＯリクエストは、順序保障されている。ＩＯリクエストは、メモリ３の要求先アドレスに対して、読み出し命令または書き込み命令を実行するための要求である。ＩＯリクエスト発行元１０は、書き込みまたは読み出しの要求を発行する発行部の一例である。
【0023】
ＩＯリクエスト発行元１０が発行する順序保障されているＩＯリクエストは、順序情報ＳＥＱ＿ＩＤ及び要求先アドレスを含む。順序情報ＳＥＱ＿ＩＤは、ＩＯリクエストの順番を示す値の一例である。要求先アドレスは、ＩＯリクエストに基づく読み出し命令または書き込み命令がされるメモリアドレスを意味する。要求先アドレスは、参照アドレスまたは発行先アドレスと呼ばれる場合がある。順序保障されているＩＯリクエストは、順序保障フラグについての情報を含んでよい。順序保障フラグは、ＩＯリクエストが順序保障されているＩＯリクエストであることを示す情報である。
【0024】
ＩＯリクエスト発行元１０は、シーケンスレジスタ１１を有する。シーケンスレジスタ１１は、ＩＯリクエストの現在の順番（シーケンス）を記録する。ＩＯリクエスト発行元１０は、シーケンスレジスタ１１を参照して、現在の順番を確認することによって、ＩＯリクエストに順序情報ＳＥＱ＿ＩＤを付ける。
【0025】
メモリインタフェース２０－１（＃１）、２０－２（＃２）、２０－３（＃３）、２０－４（＃４）は、それぞれ、メモリ３－１（＃１）、３－２（＃２）、３－３（＃３）、３－４（＃４）に対応して設けられる。
【0026】
メモリインタフェース２０は、対応するメモリ３に対して、ＩＯリクエストに基づいて、要求先アドレスに書き込みまたは読み出しを行なう。
【0027】
メモリインタフェース２０－１（＃１）は、シーケンスレジスタ２１－１（＃１）及びロックレジスタ２２－１（＃１）を有する。同様に、メモリインタフェース２０－２（＃２）～２０－４（＃４）は、それぞれ、シーケンスレジスタ２１－２（＃２）～２１－４（＃４）及びロックレジスタ２２－２（＃２）～２２－４（＃４）を有する。
【0028】
シーケンスレジスタ２１－１（＃１）～２１－４（＃４）はシーケンスレジスタ２１と総称される場合がある。ロックレジスタ２２－１（＃１）～２２－４（＃４）はロックレジスタ２２と総称される場合がある。シーケンスレジスタ２１は、ＩＯリクエスト（すなわち、要求）の順番を示す値ごとにＩＯリクエストが完了したことが書き込まれる１つ以上の第２レジスタの一例である。ロックレジスタ２２は、第１レジスタの一例である。
【0029】
各シーケンスレジスタ２１には、情報処理装置１（すなわち、システム）全体で、順序情報を含むＩＯリクエストが完了したか否かを示す情報が書き込まれる。ＩＯリクエストの完了は、ＩＯリクエストに基づく書き込み命令または読み出し命令の完了を意味してよい。
【0030】
メモリインタフェース２０－１は、メモリ３－１に対する、順序情報ＳＥＱ＿ＩＤを持つＩＯリクエストが完了した旨の通知を受けると、自己のシーケンスレジスタ２１－１に完了情報を書き込む。さらに、メモリインタフェース２０－１は、他のメモリインタフェース２０－２～２０－４にも、順序情報ＳＥＱ＿ＩＤを持つＩＯリクエストが完了した旨を通知する。メモリインタフェース２０－２～２０－４は、それぞれのメモリインタフェース２０－２～２０－４に含まれるシーケンスレジスタ２１－２～２１－４に完了情報を書き込む。
【0031】
【0032】
シーケンスレジスタ２１は、複数の順序情報（ＳＥＱ＿ＩＤ）について、完了か否かを記録する。一例において、ＳＥＱ＿ＩＤ＝１のＩＯリクエストが発行され、完了した場合には、ＳＥＱ＿ＩＤ＿１に対して完了情報として１が記録される。
【0033】
複数のシーケンスレジスタ２１は、複数の順序情報（ＳＥＱ＿ＩＤ）を持つＩＯリクエストについての完了情報を互いに共有する。
【0034】
図３に戻り、各ロックレジスタ２２－１～２２－４は、複数のメモリ３－１～３－４のそれぞれに対応して設けられる。
【0035】
図５は、第１実施形態におけるロックレジスタ２２のフォーマットの一例を示す図である。各メモリインタフェース２０は、ＩＯリクエスト発行元１０からのＩＯリクエストに基づいて、ロックレジスタ２２に、ロックアドレス６０（すなわち、要求先アドレス）、順序保障フラグ６１、及び順序情報６２（ＳＥＱ＿ＩＤ）を書き込む。
【0036】
ロックレジスタ２２－１は、対応するシーケンスレジスタ２１－１を常時監視する。ロックレジスタ２２－１は、順序情報ＳＥＱ＿ＩＤで示される値が第１の値（例えば、ＳＥＱ＿ＩＤ＝１）以下であるＩＯリクエスト（例えば、ＳＥＱ＿ＩＤ＝０，及び１）がすべて完了したことを確認する。ロックレジスタ２２－１は、当該確認がされるまでは、順番が第１の値（例えば、ＳＥＱ＿ＩＤ＝１）であるＩＯリクエストの宛先のメモリアドレスに対するロックを外さずにアドレスロックを延長、維持する。要求先アドレスがロック状態にある場合には、要求先アドレスへの他のＩＯリクエストが実行されない。
【0037】
換言すれば、ロックレジスタ２２－１は、該当する発行順番以前のＩＯリクエストに基づく書き込みまたは読み出し命令がすべて完了したことを確認すると、ロックアドレス６０に対するロック状態を解除する。一例において、順序保障フラグ６１によってロックアドレス６０がロック状態にあるか未ロック状態にあるかが示されてよい。ロックレジスタ２２－１は、該当する順序情報ＳＥＱ＿ＩＤで示される発行順番以前のＩＯリクエストに基づく書き込みまたは読み出し命令がすべて完了したことを確認すると、ロックアドレス６０に対するロック状態を解除する。
【0038】
図３に戻り、キャッシュ３０は、ＣＰＵコア３１から高速にアクセスできるメモリ回路である。図３においては、１つキャッシュ３０に２つのＣＰＵコア３１が対応づけされているが、情報処理装置１は、この場合に限られない。
【0039】
【0040】
メモリインタフェース２０－１は、ＩＯリクエスト発行元１０によって発行されたＩＯリクエストを取得する。メモリインタフェース２０－１は、ロックレジスタ２２－１に、ロックアドレス６０（すなわち、要求先アドレス）、及び順序情報ＳＥＱ＿ＩＤを書き込む（処理（１））。
【0041】
メモリインタフェース２０－１は、ＩＯリクエストの処理、すなわち、ＩＯリクエストに基づく書き込み命令または読み出し命令を実行する（処理（２））。メモリ３－１においてＩＯリクエストが完了すると、シーケンスレジスタ２１－１内の該当順序情報ＳＥＱ＿ＩＤに、完了した旨（例えば、フラグ値 １）が書き込まれる（処理（３））
【0042】
メモリインタフェース２０－１は、完了したＩＯリクエストの順序情報ＳＥＱ＿ＩＤを他のメモリインタフェース２０－２～２０－４におけるシーケンスレジスタ２１－１～２１－４に通知する（処理（４））。メモリインタフェース２０－１は、完了したＩＯリクエストの順序情報ＳＥＱ＿ＩＤをＩＯリクエスト発行元１０のシーケンスレジスタ１１にも通知してよい。
【0043】
ロックレジスタ２２－１～２２－４は、それぞれ対応するシーケンスレジスタ２１－１～２１－４を参照し、ＳＥＱ＿ＩＤで示される発行順番以前のＩＯリクエストのすべての完了が確認できた場合に、要求先アドレスのアドレスロックを解除する（処理（５））。
【0044】
図７は、第１実施形態に係る情報処理装置１による処理手順を示すタイミングチャートの一例である。図７においては、ＩＯリクエストが、データ書き込み要求である場合を例に説明する。図７においては、ＩＯリクエスト（順序情報ＳＥＱ＿ＩＤ＝０）及びＩＯリクエスト（順序情報ＳＥＱ＿ＩＤ＝１）が、この発行順で発行され、ＩＯリクエスト（順序情報ＳＥＱ＿ＩＤ＝１）がＩＯリクエスト（順序情報ＳＥＱ＿ＩＤ＝０）に先立って完了する。
【0045】
図７に示されるように、ＩＯリクエスト発行元１０は、シーケンスレジスタ１１を参照する。ＩＯリクエスト発行元１０は、シーケンスレジスタ１１の参照結果に基づいて、ＳＥＱ＿ＩＤ＝０が現在のシーケンスであることを確認する。ＩＯリクエスト発行元１０は、当該確認の後に、ＳＥＱ＿ＩＤ＝０のＩＯリクエスト、すなわち、データ書き込み要求を発行する。
【0046】
図７の例では、ＳＥＱ＿ＩＤ＝０のＩＯリクエストの要求先は、メモリインタフェース２０－２（図７におけるメモリインタフェース＃２）である。メモリインタフェース２０－２は、メモリ３－２（図７におけるメモリ＃２）に対してメモリ書き込み命令を実行する。
【0047】
メモリインタフェース２０－２は、メモリ書き込み命令の実行と並行して、ロックレジスタ２２－２（図７におけるロックレジスタ＃２）に対して、ロックアドレス６０、順序保障フラグ６１、及び順序情報６２（ＳＥＱ＿ＩＤ＝０）の各情報を書き込む。ロックアドレス６０は、要求先アドレスである。
【0048】
ロックレジスタ２２－２は、メモリインタフェース２０－２において命令実行中のＩＯリクエストの要求先アドレス（すなわち、ロックアドレス６０）をロックして当該要求先アドレスに対する他のリクエストを拒否する。
【0049】
次いで、ＩＯリクエスト発行元１０は、シーケンスレジスタ１１を参照する。ＩＯリクエスト発行元は、シーケンスレジスタ１１の参照結果に基づいて、ＳＥＱ＿ＩＤ＝０に後続するＳＥＱ＿ＩＤ＝１が現在の順番、すなわちシーケンスであることを確認する。ＩＯリクエスト発行元１０は、当該確認の後に、ＳＥＱ＿ＩＤ＝１のＩＯリクエストを発行する。
【0050】
ＳＥＱ＿ＩＤ＝１のＩＯリクエストの要求先は、メモリインタフェース２０－１（図７におけるメモリインタフェース＃１）である。メモリインタフェース２０－１は、メモリ３－１（図７におけるメモリ＃１）に対してメモリ書き込み命令を実行する。
【0051】
メモリインタフェース２０－１は、命令の実行と並行して、ロックレジスタ２２－１（図７におけるロックレジスタ＃１）に対して、ロックアドレス６０、順序保障フラグ６１、及び順序情報６２（ＳＥＱ＿ＩＤ＝１）の各情報を書き込んでよい。
【0052】
ロックレジスタ２２－１は、メモリインタフェース２０－１において命令実行中のＩＯリクエストの要求先アドレス（すなわち、ロックアドレス６０）をロックして当該要求先アドレスに対する他のリクエストを拒否する。
【0053】
ＳＥＱ＿ＩＤ＝１であるＩＯリクエストの処理、すなわちメモリ３－１へのデータ書き込み命令が完了した場合、メモリインタフェース２０－１は、シーケンスレジスタ２１－１に対して、ＳＥＱ＿ＩＤ＝１のＩＯリクエストが完了した旨を通知する。メモリインタフェース２０－１は、ＳＥＱ＿ＩＤ＝１のＩＯリクエストが完了した旨を、他の複数のメモリインタフェース２０－２～２０－４のそれぞれに設けられた複数のシーケンスレジスタ２１－２～２１－４に対しも送信する。この結果、各シーケンスレジスタ２１に対して、ＳＥＱ＿ＩＤ＝１のＩＯリクエストが完了したことが書き込まれる。一例において、ＳＥＱ＿ＩＤ １に対して完了情報として１が記録される。ＳＥＱ＿ＩＤ＝１のＩＯリクエストが、ＳＥＱ＿ＩＤ＝０のＩＯリクエストよりも早く完了した場合も、当該処理が実行される。
【0054】
ＳＥＱ＿ＩＤ＝０であるＩＯリクエストの処理であるメモリ３－２へのデータ書き込み命令が完了した場合、メモリインタフェース２０－２は、シーケンスレジスタ２１－２に対して、ＳＥＱ＿ＩＤ＝０のＩＯリクエストが完了した旨を通知する。メモリインタフェース２０－２は、ＳＥＱ＿ＩＤ＝０のＩＯリクエストの完了通知を、他のメモリインタフェース２０－１、２０－３、及び２０－４におけるシーケンスレジスタ２１－１、２１－３、及び２１－４に対して送信する。
【0055】
メモリインタフェース２０－２は、シーケンスレジスタ２１－２の値を確認し、ＳＥＱ＿ＩＤ＝０以前の要求が完了していることが確認できた場合に、ロックレジスタ２２－２の順序保障フラグ６１を０にする。これにより、ロックレジスタ２２－２は、ロックアドレス６０のロックを解除して当該アドレスに対する他のリクエストを受け付ける状態とする。メモリインタフェース２０－２は、ＩＯリクエスト発行元１０のシーケンスレジスタ１１にも、ＳＥＱ＿ＩＤ＝０の完了通知を行なう。
【0056】
メモリインタフェース２０－１は、シーケンスレジスタ２１－１の値を確認し、ＳＥＱ＿ＩＤ＝１以前の要求が完了していることが確認できた場合に、ロックレジスタ２２－１の順序保障フラグ６１を０にする。これにより、ロックレジスタ２２－１は、ロックアドレス６０のロックを解除して当該アドレスに対する他のリクエストを受け付ける状態とする。メモリインタフェース２０－１は、ＩＯリクエスト発行元１０のシーケンスレジスタ１１にも、ＳＥＱ＿ＩＤ＝１の完了通知を行なう。
【0057】
図７に示される処理によれば、ＩＯリクエストの要求先アドレスが、複数のメモリ３－１～３－４に分散されている構成においても、ＩＯリクエストのスループットを高めることができる。具体的には、先行した発行されたＩＯリクエスト（ＳＥＱ＿ＩＤ＝０）の完了通知を待つことなく、ＩＯリクエスト（ＳＥＱ＿ＩＤ＝１）を発行することができる。各メモリインタフェースは、ＩＯリクエストが完了している状況においても、発行順番以前のすべての命令の完了通知が来るまで要求先アドレスに対する読み出し等の他の命令の実行を防ぐことができる。したがって、ＩＯリクエストの順序を保障することができる。
【0058】
図７に示したとおり、各メモリインタフェース２０は、ＩＯリクエスト発行元１０のシーケンスレジスタ１１にも、発行済みの順序情報６２（ＳＥＱ＿ＩＤ）を含むＩＯリクエストについて、完了した旨を通知する。したがって、ＩＯリクエスト発行元１０は、シーケンスレジスタ１１を参照することで、順序保障がされるＩＯリクエストがすべて完了した状態であることを確認することができる。
【0059】
ＩＯリクエスト発行元１０において、順序情報６２（ＳＥＱ＿ＩＤ）が付随したＩＯリクエストがすべて完了したことが確認された場合に、プロセッサ１００は、順序情報６２（ＳＥＱ＿ＩＤ）を初期値（たとえば、ＳＥＱ＿ＩＤ＝０）にリセットすることができる。これにより、ＩＯリクエスト発行元０１は、ＳＥＱ＿ＩＤのラップアラウンドによる誤判断を回避することが可能となる。ラップアラウンドとは、図４のようなシーケンスレジスタ２１を例にとれば、順序情報６２（ＳＥＱ＿ＩＤ）が、ＳＥＱ＿ＩＤ＝０から８の範囲を超えると、処理可能な範囲の最後ＳＥＱ＿ＩＤ＝８に達した後に、最初のＳＥＱ＿ＩＤ＝０も戻ってしまう問題である。
【0060】
図８は、第１実施形態に係る情報処理装置１による順序情報のリセット手順を示すタイミングチャートの一例である。プロセッサ１００は、順序保障がされるＩＯリクエストがすべて完了した状態において、リセット手順を実行する。
【0061】
シーケンスレジスタ１１は、リセット手順が完了するまで、順序保障があるＩＯリクエストの発行を停止する。シーケンスレジスタ１１は、ＩＯリクエスト発行元１０のシーケンスレジスタ１１から、すべてのシーケンスレジスタ２１－１～２１－４に対してシーケンスレジスタ２１－１～２１－４の値をリセットする命令を発行する。
【0062】
シーケンスレジスタ２１－１～２１－４（図８では、シーケンスレジスタ＃１，＃２）は、リセット命令が到達した際に、シーケンスレジスタ２１－１～２１－４の値をそれぞれクリアする。シーケンスレジスタ２１－１～２１－４は、シーケンスレジスタ２１－１～２１－４の値のリセットを完了したことを示すＳＥＱ＿ＩＤリセット完了通知をＩＯリクエスト発行元１０にあるシーケンスレジスタ１１に通知する。ＳＥＱ＿ＩＤリセット完了通がすべての宛先から戻ってきた場合、リセット手順が完了する。この結果、順序保障がされるＩＯリクエストの発行の停止を解除し、再開する。したがって、順序情報６２は、再び、初期値ＳＥＱ＿ＩＤ＝０に戻る。このようにすることでシーケンスレジスタに格納できるＳＥＱ＿ＩＤの数以上のＩＯリクエストの対応が可能となる。
【0063】
［Ｂ－２］動作例
図９は、第１実施形態に係る情報処理装置１によるＩＯリクエストの処理動作の一例を示すフローチャートである。
図９は、第１実施形態に係る情報処理装置１によるＩＯリクエストの処理動作の一例を示すフローチャートである。
【0064】
ＩＯリクエスト発行元１０にＩＯリクエストが到着すると（ステップＳ２１）、ＩＯリクエスト発行元１０は、順序情報６２（ＳＥＱ＿ＩＤ）を含むＩＱリクエストを発行する（ステップＳ２２）。ＩＯリクエストは、順序保障フラグ６１及び要求先アドレスを含む。
【0065】
各メモリインタフェース２０は、ＩＯリクエスト発行元１０からのＩＯリクエストに含まれる情報に基づいて、ロックレジスタ２２に、ロックアドレス６０（すなわち、要求先アドレス）、順序保障フラグ６１、及び順序情報６２（ＳＥＱ＿ＩＤ）を書き込む。順序保障されたＩＯリクエストの場合、一例において、初期の順序保障フラグ６１が１である。本実施形態では、順序保障フラグ６１が１である場合に、順序保障があることを意味する。一例において、ロックレジスタ２２は、順序保障フラグ６１が１である場合に、ロックアドレス６０をロックする（ステップＳ２３）。
【0066】
各メモリインタフェース２０は、ＩＯリクエストの命令を実行する（ステップＳ２４）。メモリインタフェース２０は、ＩＯリクエストの完了を確認する（ステップＳ２５）。
【0067】
メモリインタフェース２０は、ＩＯリクエスト発行元１０にＩＯリクエストが完了したことを通知する（ステップＳ２６）。ＩＯリクエスト発行元１０がＩＯリクエストの完了の通知を受けることによって、ＩＯリクエスト発行元１０は、発行済みのＩＯリクエストが完了している状況かを判断し、リセット手順（図８）を実行することができる。
【0068】
メモリインタフェース２０は、すべてのシーケンスレジスタ２１－１～２１－４に、当該順序方法（ＳＥＱ＿ＩＤ）のＩＯリクエストが完了した旨を通知する（ステップＳ２７）。一例において、ＳＥＱ＿ＩＤ＝１のＩＯリクエストが発行され、完了した場合には、ＳＥＱ＿ＩＤ １に対して完了情報として１が記録される。
【0069】
メモリインタフェース２０は、順序情報（ＳＥＱ＿ＩＤ）で示される発行順番以前の正規情報を持つＩＯリクエストがすべて完了するのを待つ（ステップＳ２８のＮｏルート参照）。メモリインタフェース２０は、発行順番以前の順序情報を持つＩＯリクエストがすべて完了したことを確認できた場合（ステップＳ２８のＹＥＳルート参照）、ステップＳ２９に進む。
【0070】
ステップＳ２９において、メモリインタフェース２０は、当該発行順番のＩＯリクエストの要求先アドレスであるロックアドレスのロックを解除する。
【0071】
第１実施形態の情報処理装置１によれば、ＩＯリクエストの要求先アドレスが、複数のメモリ３－１～３－４に分散されている構成においても、ＩＯリクエストのスループットを高めることができる。さらに、プロセッサ１００は、ＩＯリクエスト発行元１０において別途のＩＯリクエストに関する順序制御を付加することなく、順序保障することができる。
【0072】
［Ｃ］第２実施形態
［Ｃ－１］ハードウェア構成例
図１０は、第２実施形態に係る情報処理装置１のＨＷ構成例を示すブロック図である。情報処理装置１は、図３に示した情報処理装置１においてシーケンスレジスタ２１－１～２１－４が省略されている。ＩＯリクエスト発行元１０が参照するシーケンスレジスタ７０が、第１実施形態のシーケンスレジスタ１１と異なる。シーケンスレジスタ７０は第１レジスタの一例である。第２実施形態の情報処理装置１の他の構成については、第１実施形態の情報処理装置１と同様であるので、繰り返しの説明を省略する。また、同様の構成部品は、同じ部材番号を用いて説明する。
［Ｃ－１］ハードウェア構成例
図１０は、第２実施形態に係る情報処理装置１のＨＷ構成例を示すブロック図である。情報処理装置１は、図３に示した情報処理装置１においてシーケンスレジスタ２１－１～２１－４が省略されている。ＩＯリクエスト発行元１０が参照するシーケンスレジスタ７０が、第１実施形態のシーケンスレジスタ１１と異なる。シーケンスレジスタ７０は第１レジスタの一例である。第２実施形態の情報処理装置１の他の構成については、第１実施形態の情報処理装置１と同様であるので、繰り返しの説明を省略する。また、同様の構成部品は、同じ部材番号を用いて説明する。
【0073】
図１１は、第２実施形態におけるシーケンスレジスタ７０のフォーマットの一例を示す図である。シーケンスレジスタ７０は、複数の順序情報（ＳＥＱ＿ＩＤ）について、完了か否かを記録する完了情報記録部７１と、現在の順番（ＳＥＱ＿ＩＤ）を示す現在順番情報部７２とを含む。
【0074】
完了情報記録部７１は、図４に示されるシーケンスレジスタ２１と同じフォーマットである。完了情報記録部７１は、複数の順番（ＳＥＱ＿ＩＤ）について、完了か否かを記録する。
【0075】
現在順番情報部７２は、現在の順番（シーケンス）を示す順序情報を格納する。ＩＯリクエスト発行元１０は、順序保障有りのＩＯリクエストを発行する毎に、現在順番情報部７２の順序情報を更新する。
【0076】
【0077】
ＩＯリクエスト発行元１０は、ＳＥＱ＿ＩＤ＝０のＩＯリクエストを発行する。ＩＯリクエスト発行元１０は、シーケンスレジスタ７０の現在順番情報部７２に、ＳＥＱ＿ＩＤ＝１を書き込む。
【0078】
メモリインタフェース２０－１は、ＩＯリクエスト発行元１０によって発行されたＩＯリクエストを取得する。メモリインタフェース２０－１は、ロックレジスタ２２－１に、ロックアドレス６０（すなわち、要求先アドレス）及び順序情報ＳＥＱ＿ＩＤを書き込む（処理（１））。メモリインタフェース２０－１は、ロックレジスタ２２－１に順序保障フラグを書き込んでよい。
【0079】
メモリインタフェース２０－１は、ＩＯリクエストの処理、すなわち、ＩＯリクエストに基づく書き込み命令または読み出し命令を実行する（処理（２））。メモリ３－１においてＩＯリクエストが完了すると、メモリインタフェース２０－１は、ＩＯリクエスト発行元１０が参照するシーケンスレジスタ７０内の該当順序情報ＳＥＱ＿ＩＤに、完了した旨（例えば、フラグ値 １）を書き込む（処理（３））。
【0080】
ＩＯリクエスト発行元１０は、順序情報ＳＥＱ＿ＩＤを有するＩＯリクエストの完了報告を受けると、完了情報記録部７１を参照する。ＩＯリクエスト発行元１０は、当該順序情報ＳＥＱ＿ＩＤで示される発行順序以下の順序情報のＩＯリクエストがすべて完了しているか否かを判断する。当該順序情報ＳＥＱ＿ＩＤで示される発行順序以下のＩＯリクエストがすべて完了している場合には、ＩＯリクエスト発行元１０は、すべてのロックレジスタ２２－１～２２－４に対して、ロックアドレス６０のロックを解除させる（処理（４））。
【0081】
図１３は、第２実施形態に係る情報処理装置１による処理手順を示すタイミングチャートの一例である。図１３においては、ＩＯリクエストが、データ書き込み要求である場合を例に説明する。図１３においては、ＩＯリクエスト（順序情報ＳＥＱ＿ＩＤ＝０）及びＩＯリクエスト（順序情報ＳＥＱ＿ＩＤ＝１）が、この発行順で発行され、ＩＯリクエスト（順序情報ＳＥＱ＿ＩＤ＝１）がＩＯリクエスト（順序情報ＳＥＱ＿ＩＤ＝０）に先立って完了する。
【0082】
図１３に示されるように、ＩＯリクエスト発行元１０は、シーケンスレジスタ７０を参照する。ＩＯリクエスト発行元１０は、シーケンスレジスタ７０の参照結果に基づいて、ＳＥＱ＿ＩＤ＝０が現在のシーケンスであることを確認する。ＩＯリクエスト発行元１０は、ＳＥＱ＿ＩＤ＝０のＩＯリクエスト、すなわち、データ書き込み要求を発行する。また、第２実施形態においては、ＩＯリクエスト発行元１０は、シーケンスレジスタ７０の現在順番情報部７２に現在のＳＥＱ＿ＩＤ＝１を書き込む。
【0083】
図１３の例では、ＳＥＱ＿ＩＤ＝０のＩＯリクエストの要求先は、メモリインタフェース２０－２（図１３におけるメモリインタフェース＃２）である。メモリインタフェース２０－２は、メモリ３－２（図７におけるメモリ＃２）に対してメモリ書き込み命令を実行する。
【0084】
メモリインタフェース２０－２は、メモリ書き込み命令の実行と並行して、ロックレジスタ２２－２（図７におけるロックレジスタ＃２）に対して、ロックアドレス６０、順序保障フラグ６１、及び順序情報６２（ＳＥＱ＿ＩＤ＝０）の各情報を書き込む。ロックアドレス６０は、要求先アドレスである。
【0085】
ロックレジスタ２２－２は、メモリインタフェース２０－２において命令実行中のＩＯリクエストの要求先アドレス（すなわち、ロックアドレス６０）をロックして当該要求先アドレスに対する他のリクエストを拒否する。
【0086】
次いで、ＩＯリクエスト発行元１０は、シーケンスレジスタ７０を参照する。ＩＯリクエスト発行元１０は、シーケンスレジスタ７０の参照結果に基づいて、ＳＥＱ＿ＩＤ＝１が現在の順番、すなわち、シーケンスであることを確認する。ＩＯリクエスト発行元１０は、当該確認の後に、ＳＥＱ＿ＩＤ＝１のＩＯリクエストを発行する。また、ＩＯリクエスト発行元１０は、シーケンスレジスタ７０の現在順番情報部７２に現在のＳＥＱ＿ＩＤ＝２を書き込む。
【0087】
ＳＥＱ＿ＩＤ＝１のＩＯリクエストの要求先は、メモリインタフェース２０－１（図１３におけるメモリインタフェース＃１）である。メモリインタフェース２０－１は、メモリ３－１（図１３におけるメモリ＃１）に対してメモリ書き込み命令を実行する。
【0088】
メモリインタフェース２０－１は、命令の実行と並行して、ロックレジスタ２２－１（図１３におけるロックレジスタ＃１）に対して、ロックアドレス６０、順序保障フラグ６１、及び順序情報６２（ＳＥＱ＿ＩＤ＝１）の各情報を書き込んでよい。
【0089】
ロックレジスタ２２－１は、メモリインタフェース２０－１において命令実行中のＩＯリクエストの要求先アドレス（すなわち、ロックアドレス６０）をロックして当該要求先アドレスに対する他のリクエストを拒否する。
【0090】
ＳＥＱ＿ＩＤ＝１であるＩＯリクエストの処理、すなわちメモリ３－１へデータ書き込み命令が完了した場合、メモリインタフェース２０－１は、シーケンスレジスタ７０に対して、ＳＥＱ＿ＩＤ＝１のＩＯリクエストが完了した旨を通知する。この結果、シーケンスレジスタ７０において、ＳＥＱ＿ＩＤ＝１のＩＯリクエストが完了したことが書き込まれる。一例において、ＳＥＱ＿ＩＤ＝１の箇所にフラグ値 １が書き込まれる。メモリインタフェース２０－１は、ＩＯリクエスト発行元１０に対して完了通知を送る。
【0091】
ＳＥＱ＿ＩＤ＝０のＩＯリクエストが完了していないので、シーケンスレジスタ７０において、ＳＥＱ＿ＩＤ＝１以前のすべてのＩＯリクエストが完了していることは確認されない。したがって、ＩＯリクエスト発行元１０は、すべてのロックレジスタ２２－１～２２－４に対するロック解除を指令しない。
【0092】
その後に、ＳＥＱ＿ＩＤ＝０のＩＯリクエストの処理が完了した場合、メモリインタフェース２０－２は、シーケンスレジスタ７０に対して、ＳＥＱ＿ＩＤ＝０のＩＯリクエストが完了した旨を通知する。この結果、シーケンスレジスタ７０において、ＳＥＱ＿ＩＤ＝０のＩＯリクエストが完了したことが書き込まれる。一例において、ＳＥＱ＿ＩＤ＝０の箇所にフラグ値 １が書き込まれる。メモリインタフェース２０－２は、ＩＯリクエスト発行元１０に対して完了通知を送る。
【0093】
ＩＯリクエスト発行元１０は、シーケンスレジスタ７０を参照する。ＩＯリクエスト発行元１０は、ＳＥＱ＿ＩＤ＝１以下のＩＯリクエストが完了していることを確認する。ＩＯリクエスト発行元１０は、当該完了を確認できたら、ＩＯリクエスト発行元１０は、ＳＥＱ＿ＩＤ＝１以下のＩＯリクエストについて、ロックレジスタの順序保障フラグを０（順序保障なし）の状態とする旨の解除指令を通知する。指令は、ＳＥＱ＿ＩＤ＝１以下のＩＯリクエストの完了通知であってよい。換言すれば、ＩＯリクエスト発行元１０は、発行順番以前の要求がすべて完了したことを確認すると、各ロックレジスタ２２－１～２２－４に対して、発行順番以前のすべての書き込みまたは読み出し要求についてロックを解除させる。各メモリインタフェース２０は、指令に基づいて、ＳＥＱ＿ＩＤ＝１以下のロックアドレス６０をすべて解除する。
【0094】
この結果、プロセッサ１００は、ロックアドレス６０に対する他のＩＯリクエストを受け付ける状態とする。ただし、解除指令の通知以前に発行されたＩＯリクエストはこの解除指令の通知を追い越してはならない。
【0095】
第２実施形態においては、ＩＯリクエスト発行元１０は、ＩＯリクエストがすべて完了したことを確認することができる。この場合に、プロセッサ１００は、順序情報６２（ＳＥＱ＿ＩＤ）を初期値（たとえば、ＳＥＱ＿ＩＤ＝０）にリセットすることができる。この処理は、第１実施形態の図８において説明した場合と同様である。したがって、繰り返しの説明を省略する。
【0096】
［Ｃ－２］動作例
図１４は、第２実施形態に係る情報処理装置１によるＩＯリクエストの処理動作の一例を示すフローチャートである。
図１４は、第２実施形態に係る情報処理装置１によるＩＯリクエストの処理動作の一例を示すフローチャートである。
【0097】
【0098】
ＩＯリクエスト発行元１０は、順序情報ＳＥＱ＿ＩＤを有するＩＯリクエストの完了報告を受けると、完了情報記録部７１を参照する。ＩＯリクエスト発行元１０は、当該順序情報ＳＥＱ＿ＩＤで示される発行順序以下の順序情報のＩＯリクエストがすべて完了しているか否かを確認する（ステップＳ３７）。ＩＯリクエスト発行元１０は、当該順序情報ＳＥＱ＿ＩＤで示される発行順序以下のＩＯリクエストがすべて完了していると確認されまで待つ（ステップＳ３７のＮｏルート参照）。ＩＯリクエスト発行元１０は、当該順序情報ＳＥＱ＿ＩＤで示される発行順序以下のＩＯリクエストがすべて完了していると確認すると（ステップＳ３７のＹｅｓルート参照）、処理は、ステップＳ３８に進む。
【0099】
ステップＳ３８において、ＩＯリクエスト発行元１０は、すべてのＩＯリクエスト発行先のメモリインタフェース２０－１～２０－４に対して、リクエスト完了が確認されたＩＯリクエストのＳＥＱ＿ＩＤについて通知する。当該通知は、すべてのロックレジスタ２２－１～２２－４に対して、ロックアドレス６０のロックを解除させる指令である。
【0100】
各メモリインタフェース２０は、ＩＯリクエスト発行元１０からの通知に基づいて、ロックアドレス６０のロックを解除（解放）する（ステップＳ３９）。一例において、各メモリインタフェース２０は、各ロックレジスタ２２において、完了が確認されたＩＯリクエストのＳＥＱ＿ＩＤに対応する順序保障フラグを０とする。
【0101】
第２実施形態の情報処理装置１によれば、ＩＯリクエストの要求先アドレスが、複数のメモリ３－１～３－４に分散されている構成においても、ＩＯリクエストのスループットを高めることができる。さらに、各メモリインタフェース２０におけるシーケンスレジスタ２１を省略することができるので、制御を簡略化することができる。
【0102】
［Ｄ］実施形態の効果
上述した第１及び第２の実施形態の一例によれば、例えば、以下の作用効果を奏することができる。
上述した第１及び第２の実施形態の一例によれば、例えば、以下の作用効果を奏することができる。
【0103】
プロセッサ１００は、書き込みまたは読み出し要求を発行するＩＯリクエスト発行元１０を備える。また、プロセッサ１００は、複数のメモリ３にそれぞれ接続されるメモリインタフェース２０を備える。プロセッサ１００は、ＩＯリクエストの宛先のメモリアドレスと、ＩＯリクエストの順番を示す値とを格納する１つ以上のロックレジスタ２２を備える。プロセッサ１００は、順番を示す値ごとにＩＯリクエストが完了したことが書き込まれるシーケンスレジスタ２１を備える。また、ロックアドレス６０は、シーケンスレジスタ２１に基づいて、順番の値が第１の値以下である要求が全て完了したことを確認するまで、順番が第１の値である要求の宛先のメモリアドレスに対するロックを延長する。
【0104】
これにより、ＩＯリクエストは完了しているが、順番の値（SEQ ID）以下の全ての命令の完了通知が来るまで該当アドレスに対する他の命令の実行を防ぐことができる。したがって、順序保障を守りつつ、読み出しまたは書き込み要求であるＩＯリクエスト発行のスループットを向上することができる。特に、メモリ領域が複数のメモリに分散されて配置されている構成のために、順序保障をする共有バッファを持つことができない構成においても、読み出しまたは書き込み要求であるＩＯリクエスト発行のスループットを向上することができる。
【0105】
記複数のメモリインタフェース２０には、それぞれシーケンスレジスタ２１及びロックレジスタ２２が設けられる。順番が第１の値（ＳＥＱ＿ＩＤ＿Ｎ）である要求が完了した場合に、前記第１の値が複数のメモリインタフェース２０に通知される。それぞれの前記シーケンスレジスタ２１には、第１の値である要求が完了したことが書き込まれる。ロックレジスタ２２は、対応する前記第２レジスタを監視し、順番の値が第１の値以下である要求が全て完了したことを確認するまで、順番が第１の値である要求の宛先のメモリアドレスに対するロックを延長する。
【0106】
これにより、プロセッサ１００は、ＩＯリクエスト発行元１０において別途のＩＯリクエストに関する順序制御を付加することなく、順序保障することができる。
【0107】
シーケンスレジスタ７０は、ＩＯリクエスト発行元１０に設けられる。順番が第１の値である要求が完了した場合に、第１の値がＩＯリクエスト発行元１０に通知され、第１の値である要求が完了したことがシーケンスレジスタ７０に書き込まれる。ＩＯリクエスト発行元１０は、シーケンスレジスタ７０を監視し、順番の値が第１の値以下である要求が全て完了したことを確認した場合に、ロックレジスタ２２に通知する。ロックレジスタ２２は、通知を通じて、順番の値が第１の値以下である要求が全て完了したことを確認するまで、順番が第１の値である要求の宛先のメモリアドレスに対するロックを延長する。
【0108】
これにより、各メモリインタフェース２０におけるシーケンスレジスタ２１を省略することができるので、制御を簡略化することができる。
【0109】
ＩＯリクエスト発行元１０は、既に発行ずみのＩＯリクエストのすべてが完了したことを確認した状態において、１つ以上のシーケンスレジスタ２１に対してＩＯリクエスト求の順番を示す値を初期化する命令を発行する。
【0110】
これにより、シーケンスレジスタ２１、７０に格納できる順番の数以上のＩＯリクエストの対応が可能となる。したがって、順番の値についてラップアラウンドによる誤判断を回避することが可能となる。
【0111】
想定されるビジネスシーンにおける効能として、産業、教育、商取引など種々の分野において必要なコンピューティングの分野において、計算性能のさらなる向上に貢献することができる。
【0112】
［Ｅ］付記
以上の実施形態に関し、さらに以下の付記を開示する。
以上の実施形態に関し、さらに以下の付記を開示する。
【0113】
（付記１）
書き込みまたは読み出しの要求を発行する発行部と、
複数のメモリにそれぞれ接続される複数のメモリインタフェースと、
前記要求の宛先のメモリアドレスと、前記要求の順番を示す値とを格納する１つ以上の第１レジスタと、
前記順番を示す値ごとに前記要求が完了したことが書き込まれる第２レジスタと、
を備え、
前記第１レジスタは、前記第２レジスタに基づいて、前記順番を示す値が第１の値以下である要求が全て完了したことを確認するまで、前記順番を示す値が前記第１の値である前記要求の宛先のメモリアドレスに対するロックを延長する、プロセッサ。
書き込みまたは読み出しの要求を発行する発行部と、
複数のメモリにそれぞれ接続される複数のメモリインタフェースと、
前記要求の宛先のメモリアドレスと、前記要求の順番を示す値とを格納する１つ以上の第１レジスタと、
前記順番を示す値ごとに前記要求が完了したことが書き込まれる第２レジスタと、
を備え、
前記第１レジスタは、前記第２レジスタに基づいて、前記順番を示す値が第１の値以下である要求が全て完了したことを確認するまで、前記順番を示す値が前記第１の値である前記要求の宛先のメモリアドレスに対するロックを延長する、プロセッサ。
【0114】
（付記２）
前記複数のメモリインタフェースには、それぞれ前記第１レジスタ及び前記第２レジスタが設けられており、
前記順番が前記第１の値である前記要求が完了した場合に、前記第１の値が前記複数のメモリインタフェースに通知され、
それぞれの前記第２レジスタには、前記第１の値である前記要求が完了したことが書き込まれ、
前記第１レジスタは、対応する前記第２レジスタを監視し、前記順番の値が第１の値以下である前記要求が全て完了したことを確認するまで、前記順番が前記第１の値である前記要求の宛先のメモリアドレスに対するロックを延長する、付記１に記載のプロセッサ。
前記複数のメモリインタフェースには、それぞれ前記第１レジスタ及び前記第２レジスタが設けられており、
前記順番が前記第１の値である前記要求が完了した場合に、前記第１の値が前記複数のメモリインタフェースに通知され、
それぞれの前記第２レジスタには、前記第１の値である前記要求が完了したことが書き込まれ、
前記第１レジスタは、対応する前記第２レジスタを監視し、前記順番の値が第１の値以下である前記要求が全て完了したことを確認するまで、前記順番が前記第１の値である前記要求の宛先のメモリアドレスに対するロックを延長する、付記１に記載のプロセッサ。
【0115】
（付記３）
前記第２レジスタは、前記発行部に設けられ、
前記順番が前記第１の値である前記要求が完了した場合に、前記第１の値が前記発行部に通知され、前記第１の値である前記要求が完了したことが前記第２レジスタに書き込まれ、
前記発行部は、前記第２レジスタを監視し、前記順番の値が前記第１の値以下である前記要求が全て完了したことを確認した場合に、前記第１レジスタに通知し、
前記第１レジスタは、前記通知を通じて、前記順番の値が前記第１の値以下である前記要求が全て完了したことを確認するまで、前記順番が前記第１の値である前記要求の宛先のメモリアドレスに対するロックを延長する、付記１に記載のプロセッサ。
前記第２レジスタは、前記発行部に設けられ、
前記順番が前記第１の値である前記要求が完了した場合に、前記第１の値が前記発行部に通知され、前記第１の値である前記要求が完了したことが前記第２レジスタに書き込まれ、
前記発行部は、前記第２レジスタを監視し、前記順番の値が前記第１の値以下である前記要求が全て完了したことを確認した場合に、前記第１レジスタに通知し、
前記第１レジスタは、前記通知を通じて、前記順番の値が前記第１の値以下である前記要求が全て完了したことを確認するまで、前記順番が前記第１の値である前記要求の宛先のメモリアドレスに対するロックを延長する、付記１に記載のプロセッサ。
【0116】
（付記４）
前記発行部は、既に発行済みの前記要求のすべてが完了したことを確認した状態において、前記第２レジスタに対して前記順番を示す値を初期化する命令を発行する、付記１～３のいずれか１項に記載のプロセッサ。
前記発行部は、既に発行済みの前記要求のすべてが完了したことを確認した状態において、前記第２レジスタに対して前記順番を示す値を初期化する命令を発行する、付記１～３のいずれか１項に記載のプロセッサ。
【0117】
（付記５）
複数のメモリと、プロセッサを有する情報処理装置であって、
前記プロセッサは、書き込みまたは読み出しの要求を発行する発行部と、
複数のメモリにそれぞれ接続される複数のメモリインタフェースと、
前記要求の宛先のメモリアドレスと、前記要求の順番を示す値とを格納する１つ以上の第１レジスタと、
前記順番を示す値ごとに前記要求が完了したことが書き込まれる第２レジスタと、
を備え、
前記第１レジスタは、前記第２レジスタに基づいて、前記順番を示す値が第１の値以下である要求が全て完了したことを確認するまで、前記順番を示す値が前記第１の値である前記要求の宛先のメモリアドレスに対するロックを延長する、情報処理装置。
複数のメモリと、プロセッサを有する情報処理装置であって、
前記プロセッサは、書き込みまたは読み出しの要求を発行する発行部と、
複数のメモリにそれぞれ接続される複数のメモリインタフェースと、
前記要求の宛先のメモリアドレスと、前記要求の順番を示す値とを格納する１つ以上の第１レジスタと、
前記順番を示す値ごとに前記要求が完了したことが書き込まれる第２レジスタと、
を備え、
前記第１レジスタは、前記第２レジスタに基づいて、前記順番を示す値が第１の値以下である要求が全て完了したことを確認するまで、前記順番を示す値が前記第１の値である前記要求の宛先のメモリアドレスに対するロックを延長する、情報処理装置。
【0118】
（付記６）
前記複数のメモリインタフェースには、それぞれ前記第１レジスタ及び前記第２レジスタが設けられており、
前記順番が前記第１の値である要求が完了した場合に、前記第１の値が前記複数のメモリインタフェースに通知され、
それぞれの前記第２レジスタには、前記第１の値である前記要求が完了したことが書き込まれ、
前記第１レジスタは、対応する前記第２レジスタを監視し、前記順番の値が第１の値以下である前記要求が全て完了したことを確認するまで、前記順番が前記第１の値である前記要求の宛先のメモリアドレスに対するロックを延長する、付記５に記載の情報処理装置。
前記複数のメモリインタフェースには、それぞれ前記第１レジスタ及び前記第２レジスタが設けられており、
前記順番が前記第１の値である要求が完了した場合に、前記第１の値が前記複数のメモリインタフェースに通知され、
それぞれの前記第２レジスタには、前記第１の値である前記要求が完了したことが書き込まれ、
前記第１レジスタは、対応する前記第２レジスタを監視し、前記順番の値が第１の値以下である前記要求が全て完了したことを確認するまで、前記順番が前記第１の値である前記要求の宛先のメモリアドレスに対するロックを延長する、付記５に記載の情報処理装置。
【0119】
（付記７）
前記第２レジスタは、前記発行部に設けられ、
前記順番が前記第１の値である前記要求が完了した場合に、前記第１の値が前記発行部に通知され、前記第１の値である前記要求が完了したことが前記第２レジスタに書き込まれ、
前記発行部は、前記第２レジスタを監視し、前記順番の値が前記第１の値以下である前記要求が全て完了したことを確認した場合に、前記第１レジスタに通知し、
前記第１レジスタは、前記通知を通じて、前記順番の値が前記第１の値以下である前記要求が全て完了したことを確認するまで、前記順番が前記第１の値である前記要求の宛先のメモリアドレスに対するロックを延長する、付記５に記載の情報処理装置。
前記第２レジスタは、前記発行部に設けられ、
前記順番が前記第１の値である前記要求が完了した場合に、前記第１の値が前記発行部に通知され、前記第１の値である前記要求が完了したことが前記第２レジスタに書き込まれ、
前記発行部は、前記第２レジスタを監視し、前記順番の値が前記第１の値以下である前記要求が全て完了したことを確認した場合に、前記第１レジスタに通知し、
前記第１レジスタは、前記通知を通じて、前記順番の値が前記第１の値以下である前記要求が全て完了したことを確認するまで、前記順番が前記第１の値である前記要求の宛先のメモリアドレスに対するロックを延長する、付記５に記載の情報処理装置。
【0120】
（付記８）
前記発行部は、既に発行済みの前記要求のすべてが完了したことを確認した状態において、前記第２レジスタに対して前記要求の順番を示す値を初期化する命令を発行する、付記５～７のいずれか１項に記載の情報処理装置。
前記発行部は、既に発行済みの前記要求のすべてが完了したことを確認した状態において、前記第２レジスタに対して前記要求の順番を示す値を初期化する命令を発行する、付記５～７のいずれか１項に記載の情報処理装置。
【符号の説明】
【0121】
１ 情報処理装置
３、３－１～３－４ メモリ
１０ ＩＯリクエスト発行元
１１、２１、２１－１～２１－４、７０ シーケンスレジスタ
２０、２０－１～２０－４ メモリインタフェース
２２、２２－１～２２－４ ロックレジスタ
３０、３０－１～３０－４ キャッシュ
３１、３１－１ａ～３１－４ｂ ＣＰＵコア
６１ ロックアドレス
６１ 順序保障フラグ
６２ 順序情報
７１ 完了情報記録部
７２ 現在順番情報部
３、３－１～３－４ メモリ
１０ ＩＯリクエスト発行元
１１、２１、２１－１～２１－４、７０ シーケンスレジスタ
２０、２０－１～２０－４ メモリインタフェース
２２、２２－１～２２－４ ロックレジスタ
３０、３０－１～３０－４ キャッシュ
３１、３１－１ａ～３１－４ｂ ＣＰＵコア
６１ ロックアドレス
６１ 順序保障フラグ
６２ 順序情報
７１ 完了情報記録部
７２ 現在順番情報部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】