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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024166524
(43)【公開日】2024-11-29
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   H01L 29/78 20060101AFI20241122BHJP
   H01L 29/739 20060101ALI20241122BHJP
   H01L 29/12 20060101ALI20241122BHJP
   H01L 29/861 20060101ALI20241122BHJP
   H01L 21/336 20060101ALI20241122BHJP
   H01L 21/8234 20060101ALI20241122BHJP
【FI】
H01L29/78 657C
H01L29/78 655A
H01L29/78 652T
H01L29/78 655G
H01L29/91 C
H01L29/78 653A
H01L29/78 652J
H01L29/78 652M
H01L29/78 658F
H01L29/78 658E
H01L29/78 658A
H01L29/78 657D
H01L29/91 F
H01L29/78 652Q
H01L29/91 K
H01L27/06 102A
【審査請求】未請求
【請求項の数】16
【出願形態】OL
(21)【出願番号】P 2023082676
(22)【出願日】2023-05-19
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100105854
【弁理士】
【氏名又は名称】廣瀬 一
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(72)【発明者】
【氏名】百瀬 雅之
【テーマコード(参考)】
5F048
【Fターム(参考)】
5F048AC10
5F048BA14
5F048BA15
5F048BB06
5F048BB07
5F048BB11
5F048BB19
5F048BC03
5F048BC12
5F048BD06
5F048BF02
5F048BF07
(57)【要約】
【課題】温度検出部の周囲のスリップの発生を抑制することができる半導体装置を提供する。
【解決手段】半導体装置は、第1導電型のドリフト層10と、ドリフト層10の上面側に設けられた第2導電型のベース領域13と、ベース領域13の上面側に設けられた第1導電型の主領域14と、主領域14及びベース領域13に接するトレンチ17b~17d,17j~17lにゲート絶縁膜19を介して埋め込まれた第1ゲート電極20と、ドリフト層10の上面側に設けられた第2導電型のウェル領域11と、ウェル領域11の上面側に絶縁膜51を介して設けられた温度検出部4と、ウェル領域11に設けられ、少なくとも一部が温度検出部4の直下に位置するトレンチ18a~18eにゲート絶縁膜19を介して埋め込まれた第2ゲート電極20と、を備える。
【選択図】図3
【特許請求の範囲】
【請求項1】
第1導電型のドリフト層と、
前記ドリフト層の上面側に設けられた第2導電型のベース領域と、
前記ベース領域の上面側に設けられた第1導電型の主領域と、
前記主領域及び前記ベース領域に接する第1トレンチにゲート絶縁膜を介して埋め込まれた第1ゲート電極と、
前記ドリフト層の上面側に設けられた第2導電型のウェル領域と、
前記ウェル領域の上面側に絶縁膜を介して設けられた温度検出部と、
前記ウェル領域に設けられ、少なくとも一部が前記温度検出部の直下に位置する第2トレンチにゲート絶縁膜を介して埋め込まれた第2ゲート電極と、
を備える半導体装置。
【請求項2】
前記第1トレンチ及び前記第2トレンチのそれぞれは、平面視において、第1方向に延伸するストライプ部を有する
請求項1に記載の半導体装置。
【請求項3】
前記第1方向において、前記第1トレンチ及び前記第2トレンチのそれぞれの端部が互いに対向する
請求項2に記載の半導体装置。
【請求項4】
前記第1方向に直交する第2方向において、前記第1トレンチ及び前記第2トレンチのそれぞれのピッチが互いに同一である
請求項2に記載の半導体装置。
【請求項5】
前記第1トレンチ及び前記第2トレンチのそれぞれの幅が互いに同一である
請求項1又は2に記載の半導体装置。
【請求項6】
前記第1方向において、前記第2トレンチが前記第1トレンチにより挟まれている
請求項2に記載の半導体装置。
【請求項7】
前記第1方向に直交する第2方向において、前記第2トレンチが前記第1トレンチにより挟まれている
請求項2に記載の半導体装置。
【請求項8】
前記第2ゲート電極はフローティング電位である
請求項1又は2に記載の半導体装置。
【請求項9】
前記第2ゲート電極は前記主領域と同電位である
請求項1又は2に記載の半導体装置。
【請求項10】
前記ゲート電極に電気的に接続されるゲートパッドを更に備え、
前記ゲートパッドの直下に第3トレンチが設けられている
請求項1又は2に記載の半導体装置。
【請求項11】
前記温度検出部に電気的に接続されるパッドを更に備え、
前記パッドの直下に第3トレンチが設けられている
請求項1又は2に記載の半導体装置。
【請求項12】
前記温度検出部がダイオードで構成されている
請求項1又は2に記載の半導体装置。
【請求項13】
前記第1方向における長さが互いに異なる前記第2トレンチを複数備える
請求項2に記載の半導体装置。
【請求項14】
前記ウェル領域は、前記第1方向を短手方向とする矩形の平面パターンを有する
請求項2に記載の半導体装置。
【請求項15】
前記ウェル領域は、前記第1方向に直交する第2方向を短手方向とする矩形の平面パターンを有する
請求項2に記載の半導体装置。
【請求項16】
前記ウェル領域の平面パターンの短手方向の幅が500μm以下である
請求項14又は15に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
特許文献1には、半導体装置のIGBT領域に感温素子が配置され、感温素子の下側にトレンチゲート構造が設けられた構成が開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2008-235405号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ダイオード等の温度検出部が設けられた半導体装置では、半導体装置の製造工程における熱処理の際に、温度検出部の周囲にスリップが発生する場合がある。スリップとは、結晶中のすべりにより形成される結晶欠陥である。スリップが発生すると、半導体装置の特性に影響を及ぼし、良品率が低下する。
【0005】
本開示は、上記課題を鑑み、温度検出部の周囲のスリップの発生を抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
上記目的を達成するために、本開示の一態様は、第1導電型のドリフト層と、ドリフト層の上面側に設けられた第2導電型のベース領域と、ベース領域の上面側に設けられた第1導電型の主領域と、主領域及びベース領域に接する第1トレンチにゲート絶縁膜を介して埋め込まれた第1ゲート電極と、ドリフト層の上面側に第1トレンチから離間して設けられた第2導電型のウェル領域と、ウェル領域の上面側に絶縁膜を介して設けられた温度検出部と、ウェル領域に設けられ、少なくとも一部が温度検出部の直下に位置する第2トレンチにゲート絶縁膜を介して埋め込まれた第2ゲート電極と、を備える半導体装置であることを要旨とする。
【発明の効果】
【0007】
本開示によれば、温度検出部の周囲のスリップの発生を抑制することができる半導体装置を提供できる。
【図面の簡単な説明】
【0008】
図1】第1実施形態に係る半導体装置の一例を示す概略平面図である。
図2図1の領域Aを拡大した概略平面図である。
図3図2のA-A´線で切断した断面図である。
図4図2のB-B´線で切断した断面図である。
図5図2のC-C´線で切断した断面図である。
図6】第1実施形態に係る半導体装置の製造方法の一例を説明するための概略断面図である。
図7】第1実施形態に係る半導体装置の製造方法の一例を説明するための図6に引き続く概略断面図である。
図8】第1実施形態に係る半導体装置の製造方法の一例を説明するための図7に引き続く概略断面図である。
図9】第1実施形態に係る半導体装置の製造方法の一例を説明するための図8に引き続く概略断面図である。
図10】第1実施形態に係る半導体装置の製造方法の一例を説明するための図9に引き続く概略断面図である。
図11】第1実施形態に係る半導体装置の製造方法の一例を説明するための図10に引き続く概略断面図である。
図12】比較例に係る半導体装置を示す概略平面図である。
図13図12のA-A´線で切断した断面図である。
図14図12のC-C´線で切断した断面図である。
図15】第2実施形態に係る半導体装置の一例を示す概略平面図である。
図16図15のA-A´線で切断した断面図である。
図17】第3実施形態に係る半導体装置の一例を示す概略平面図である。
図18図17の領域Aを拡大した概略平面図である。
図19図18のA-A´線で切断した断面図である。
図20】第4実施形態に係る半導体装置の一例を示す概略平面図である。
図21】第5実施形態に係る半導体装置の一例を示す概略平面図である。
【発明を実施するための形態】
【0009】
以下、図面を参照して、本開示の第1~第5実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す第1~第5実施形態は、本開示の技術的思想を具体化するための装置や方法を例示するものであって、本開示の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【0010】
本明細書において、絶縁ゲート型バイポーラトランジスタ(IGBT)のエミッタ領域は、金属酸化膜半導体電界効果トランジスタ(MOSFET)のソース領域として選択可能な「一方の主領域(第1主領域)」である。また、MOS制御静電誘導サイリスタ(SIサイリスタ)等のサイリスタにおいては、「一方の主領域」はカソード領域として選択可能である。IGBTのコレクタ領域は、MOSFETにおいてはドレイン領域、SIサイリスタにおいてはアノード領域として選択可能な半導体装置の「他方の主領域(第2主領域)」である。本明細書において単に「主領域」と言うときは、当業者の技術常識から妥当な第1主領域又は第2主領域のいずれかを意味する。
【0011】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を90°回転して観察すれば上下は左右に変換して読まれ、180°回転して観察すれば上下は反転して読まれることは勿論である。また、「上面」は「おもて面」と読み替えてもよく、「下面」は「裏面」と読み替えてもよい。
【0012】
また、以下の説明では、第1導電型がn型、第2導電型がp型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第1導電型をp型、第2導電型をn型としても構わない。またnやpに付す+や-は、+及び-が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。ただし同じnとnとが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。
【0013】
(第1実施形態)
<半導体装置の構成>
第1実施形態に係る半導体装置は、図1に示すように、半導体基板100に設けられた活性領域1と、半導体基板100に活性領域1の周囲を囲むように設けられた終端領域(耐圧構造領域)2とを備える。
【0014】
半導体基板100は、例えば直径200mm以上、300mm以下程度の半導体ウェハをダイシングして個片化された半導体チップで構成されている。半導体ウェハの直径は、300mm以上程度であってもよい。半導体基板100は、例えばシリコン(Si)基板で構成されている。半導体基板100は、Si基板に限定されず、例えば炭化珪素(SiC)、窒化ガリウム(GaN)、酸化ガリウム(Ga)、ダイヤモンド(C)又は窒化アルミニウム(AlN)等のSiよりも禁制帯幅が広い半導体(ワイドバンドギャップ半導体)からなる半導体基板であってもよい。
【0015】
活性領域1は、活性素子を含む。第1実施形態に係る半導体装置では、活性領域1が、活性素子としてトレンチゲート構造のIGBTを含む場合を例示する。終端領域2は、半導体基板100の上面側の電界集中を緩和する。
【0016】
活性領域1は、略矩形の平面パターンを有する。活性領域1の中央部には、温度検出部4が設けられている。第1実施形態に係る半導体装置では、温度検出部4がポリシリコン等の半導体材料で形成されたpn接合ダイオード(温度検出ダイオード)である場合を例示する。活性領域1の外周部には、第1パッド(アノードパッド)7及び第2パッド(カソードパッド)8が設けられている。アノードパッド7は、金属又はポリシリコン等からなる配線5を介して、温度検出部4のアノード側に電気的に接続されている。カソードパッド8は、金属又はポリシリコン等からなる配線6を介して、温度検出部4のカソード側に電気的に接続されている。
【0017】
活性領域1の外周部のアノードパッド7及びカソードパッド8が設けられた位置の反対側にはゲートパッド3が設けられている。ゲートパッド3は、ゲートパッド3に接続されたゲートランナー(不図示)を介して、活性領域1のIGBTのゲートに電気的に接続されている。
【0018】
図1の温度検出部4及びゲートパッド3を含む一点鎖線で囲んだ領域Aを拡大した平面図を図2に示す。図2では、図1に示した温度検出部4に接続される配線5,6の図示を省略している。図2に示すように、第1実施形態に係る半導体装置は、平面視において温度検出部4には重ならず、温度検出部4の周囲に設けられたトレンチ(第1トレンチ)17a~17mと、少なくとも一部が温度検出部4に重なるように設けられたトレンチ(第2トレンチ)18a~18eを備える。
【0019】
トレンチ17a~17mは、O字状の平面パターンを有する。トレンチ17a~17mは、一方向(図2の上下方向であり、「第1方向」ともいう)に延伸する一対の直線状(ストライプ状)の部分であるストライプ部を有する。トレンチ17a~17mのストライプ部の幅は互いに略同一である。第1方向に直交する方向(図2の左右方向であり、「第2方向」ともいう)において、トレンチ17a~17mのストライプ部のピッチP1は略同一である。
【0020】
図2で最も外側に位置するトレンチ17a,17b,17l,17mの第1方向(図2の上下方向)における端部は、活性領域1の外周部付近に位置する。トレンチ17a,17b,17l,17mよりも内側(中央側)のトレンチ17c,17d,17j,17kの第1方向(図2の上下方向)における端部は、ゲートパッド3と対向している。トレンチ17c,17d,17j,17kよりも内側(中央側)のトレンチ17e~17iの第1方向(図2の上下方向)における端部は、トレンチ18a~18eの端部に対向している。
【0021】
トレンチ18a~18eが配置された領域全体の外形の平面パターンは略矩形をなしている。第1方向(図2の上下方向)におけるトレンチ18a~18eの一端は、ゲートパッド3と対向している。トレンチ18a~18eの他端は、トレンチ17e~17iの端部と対向している。トレンチ18a~18eは、O字状の平面パターンを有する。トレンチ18a~18eは、第1方向(図2の上下方向)に延伸する一対の直線状(ストライプ状)の部分であるストライプ部を有する。
【0022】
第1方向(図2の上下方向)において、トレンチ18a~18eのストライプ部は、トレンチ17e~17iのストライプ部と略同一の位置で揃っている。なお、トレンチ18a~18eのストライプ部は、トレンチ17e~17iのストライプ部とずれた位置にあってもよい。
【0023】
トレンチ18a~18eのストライプ部の幅は、互いに略同一である。トレンチ18a~18eのストライプ部の幅は、トレンチ17a~17mのストライプ部の幅と略同一である。なお、トレンチ18a~18eのストライプ部の幅は、トレンチ17a~17mのストライプ部の幅と異なってもよい。
【0024】
第2方向(図2の左右方向)において、トレンチ18a~18eのストライプ部のピッチP2は互いに略同一である。トレンチ18a~18eのストライプ部のピッチP2は、トレンチ17a~17mのストライプ部のピッチP1と略同一である。なお、トレンチ18a~18eのストライプ部のピッチP2は、トレンチ17a~17mのストライプ部のピッチP1と異なってもよい。例えば、トレンチ18a~18eのストライプ部のピッチP2は、トレンチ17a~17mのストライプ部のピッチP1に対して1/2倍以上、2倍以下程度であってよい。温度検出部4に重なるように設けられたトレンチ18a~18eの本数は特に限定されず、トレンチ17a~17mの本数、幅及びピッチP1、温度検出部4のサイズ、並びにウェル領域11のサイズ等に応じて適宜設定可能である。
【0025】
なお、トレンチ17a~17m及びトレンチ18a~18eの平面パターンはO字状に限定されない。例えば、トレンチ17a~17m及びトレンチ18a~18eの平面パターンは、第1方向(図2の上下方向)に延伸するストライプ部を有するI字状又はU字状であってもよい。また、トレンチ17a~17m及びトレンチ18a~18eの平面パターンは互いに異なっていてもよい。例えば、トレンチ17a~17m及びトレンチ18a~18eのいずれか一方の平面パターンがO字状であり、他方の平面パターンがI字状であってもよい。
【0026】
図2の第2方向(図2の左右方向)において温度検出部4、トレンチ17b~17d,17j~17l及びトレンチ18a~18eを通過するA-A´線で切断した断面を図3に示す。図3に示すように、半導体基板100には、第1導電型(n型)のドリフト層10が設けられている。温度検出部4よりも外側に位置するドリフト層10の上面側には、ドリフト層10よりも高不純物濃度の第1導電型(n型)の蓄積層12が設けられている。蓄積層12の下面はドリフト層10の上面に接している。
【0027】
蓄積層12の上面側には、第2導電型(p型)のベース領域13が設けられている。ベース領域13の下面は蓄積層12の上面に接している。なお、蓄積層12は必ずしも設けられていなくてもよい。蓄積層12が設けられない場合には、ドリフト層10の上面にベース領域13の下面が接してよい。ベース領域13の上面側には、ドリフト層10よりも高不純物濃度の第1導電型(n型)の第1主領域(エミッタ領域)14が設けられている。
【0028】
温度検出部4の下方に位置するドリフト層10の上部(上面側)には、第2導電型(p型)の拡散層であるウェル領域11が設けられている。ウェル領域11は、耐圧を向上させると共に、破壊耐量を向上させる機能を有する。
【0029】
ウェル領域11の上面側には、絶縁膜(フィールド絶縁膜)51を介して温度検出部(温度検出ダイオード)4が設けられている。フィールド絶縁膜51は、例えば酸化膜等の絶縁膜で構成されている。
【0030】
温度検出部4は、p型のアノード領域41と、アノード領域41に接して設けられたn型のカソード領域42を備える。アノード領域41及びカソード領域42は、例えばポリシリコンで構成されている。なお、温度検出部4の構成はこれに限定されない。例えば、温度検出部4が、pn接合を構成する一対のアノード領域41及びカソード領域42を複数有し、一対のアノード領域41及びカソード領域42同士を直列接続又は並列接続した構成であってもよい。
【0031】
アノード領域41及びカソード領域42を被覆するように絶縁膜(層間絶縁膜)52が設けられている。層間絶縁膜52としては、例えば硼素(B)及び燐(P)を添加したシリコン酸化膜(BPSG膜)が用いられる。層間絶縁膜52としては、燐(P)を添加したシリコン酸化膜(PSG膜)、「NSG」と称される燐(P)や硼素(B)を含まないノンドープのシリコン酸化膜、硼素(B)を添加したシリコン酸化膜(BSG膜)、シリコン窒化膜(Si膜)等でもよい。またこれらの積層膜でもよい。
【0032】
アノード領域41及びカソード領域42の上面側には、層間絶縁膜52を介してアノード電極31及びカソード電極32が設けられている。アノード電極31は、アノード領域41の上面側に位置する層間絶縁膜52のコンタクトホールを介して、アノード領域41に電気的に接続されている。アノード電極31は、図1に示した配線5に対応し、アノードパッド7に電気的に接続されている。カソード電極32は、カソード領域42の上面側に位置する層間絶縁膜52のコンタクトホールを介して、カソード領域42に電気的に接続されている。カソード電極32は、図1に示した配線6に対応し、カソードパッド8に電気的に接続されている。
【0033】
図1及び図2では、ウェル領域11の平面パターンを破線で模式的に示している。図1及び図2に示すように、ウェル領域11は、略矩形の平面パターンを有する。ウェル領域11は、第1方向(図1及び図2の上下方向)を長手方向として延伸する。図2に示すように、第2方向(図2の左右方向)におけるウェル領域11の幅W1は、例えば100μm以上、500μm以下程度であり、200μm以上、300μm以下程度であってよい。第1方向(図2の上下方向)におけるウェル領域11の幅W2は、幅W1よりも長く、例えば100μm以上、20mm以下程度であり、例えば幅W1の10倍以上、100倍以下程度である。
【0034】
第1方向(図2の上下方向)におけるウェル領域11の一端は、ゲートパッド3の近傍に位置し、ウェル領域11の他端は、温度検出部4の近傍に位置する。平面視において、ウェル領域11は、温度検出部4よりも広い範囲に設けられている。温度検出部4の全体が、ウェル領域11と重なるように、ウェル領域11の内側に設けられている。
【0035】
図3に示すように、半導体基板100の上面から、半導体基板100の上面に対して垂直方向である深さ方向に向かって、トレンチ17b~17d,17j~17l及びトレンチ18a~18eが設けられている。トレンチ17b~17d,17j~17l及びトレンチ18a~18eの幅は、例えば1μm程度である。トレンチ17b~17d,17j~17l及びトレンチ18a~18eの深さは、例えば3μm以上、10μm以下程度であり、5μm以上、6μm以下程度であってよい。トレンチ17b~17d,17j~17l及びトレンチ18a~18eの深さは、ウェル領域11の深さよりも浅い。なお、図2に示したトレンチ17a,17e~17i,17mも、図3に示したトレンチ17b~17d,17j~17lと同様の構成を有する。
【0036】
図3に示すように、トレンチ17b~17d,17j~17lは、エミッタ領域14、ベース領域13及び蓄積層12を貫通し、ドリフト層10に達するように設けられている。トレンチ17b~17d,17j~17lは、活性領域1に含まれる活性素子としてのトレンチゲート構造のIGBTのゲートトレンチとなる。エミッタ領域14、ベース領域13及び蓄積層12は、トレンチ17b~17d,17j~17lの側壁(側面)に接している。エミッタ領域14、ベース領域13及び蓄積層12は、隣り合うトレンチ17b~17d,17j~17lに挟まれた半導体基板100の部分であるメサ部に設けられている。トレンチ17b~17d,17j~17lのうちの最も内側のトレンチ17d,17jは、ウェル領域11に設けられている。
【0037】
トレンチ18a~18eは、ウェル領域11に設けられている。トレンチ18a~18eの側壁(側面)及び下面はウェル領域11に接しており、エミッタ領域14、ベース領域13及び蓄積層12には接していない。トレンチ18a~18eはダミートレンチとなる。
【0038】
図2に示すように、平面視において、トレンチ17a~17c,17k~17mは、ウェル領域11と重ならない位置にある。トレンチ17d~17jの一部は、ウェル領域11と重なる位置にある。トレンチ18a~18eは、ウェル領域11と重なる位置にある。
【0039】
図3に示すように、トレンチ17b~17d,17j~17l及びトレンチ18a~18eの内側には、ゲート絶縁膜19を介してゲート電極20が埋め込まれている。ゲート絶縁膜19及びゲート電極20により、絶縁ゲート電極構造(19,20)が構成されている。トレンチ17b~17d,17j~17lにゲート絶縁膜19を介して埋め込まれたゲート電極20には、ゲートパッド3からゲートランナー(不図示)を介してゲート電位が印加される。
【0040】
トレンチ18a~18eにゲート絶縁膜19を介して埋め込まれたゲート電極20はダミー電極を構成し、ゲートパッド3には電気的に接続されず、フローティング電位となる。なお、トレンチ18a~18eにゲート絶縁膜19を介して埋め込まれたゲート電極20は、第2層間絶縁膜52のコンタクトホールを介してエミッタ電極33に電気的に接続されていてもよい。その場合、トレンチ18a~18eにゲート絶縁膜19を介して埋め込まれたゲート電極20には、エミッタ電極33を介してエミッタ電位が印加され、エミッタ領域14と同電位となる。
【0041】
ゲート絶縁膜19としては、シリコン酸化膜(SiO膜)の他、酸窒化珪素(SiON)膜、ストロンチウム酸化物(SrO)膜、窒化珪素(Si)膜、アルミニウム酸化物(Al)膜、マグネシウム酸化物(MgO)膜、イットリウム酸化物(Y)膜、ハフニウム酸化物(HfO)膜、ジルコニウム酸化物(ZrO)膜、タンタル酸化物(Ta)膜、ビスマス酸化物(Bi)膜のいずれか1つの単層膜或いはこれらの複数を積層した複合膜等が採用可能である。ゲート電極20の材料としては、例えば燐(P)やボロン(B)等の不純物を高不純物濃度に添加したポリシリコン層(ドープドポリシリコン層)が使用可能である。
【0042】
エミッタ領域14の上面側には、層間絶縁膜52を介して表面電極(エミッタ電極)33が設けられている。エミッタ電極33は、エミッタ領域14の上面側に位置する層間絶縁膜52のコンタクトホールを介してエミッタ領域14に電気的に接続されている。エミッタ電極33は、例えばアルミニウム(Al)やAl合金、銅(Cu)等の金属で構成してよい。Al合金としては、Al-シリコン(Si)、Al-銅(Cu)-Si、Al-Cu等が挙げられる。エミッタ電極33は、コンタクトホール内にタングステン(W)等のプラグを有していてもよく、プラグとエミッタ領域14との間にはチタン(Ti)や窒化チタン(TiN)等のバリアメタル層を有していてもよい。アノード電極31及びカソード電極32は、エミッタ電極33と同一材料で構成されていてもよい。
【0043】
トレンチ17d,17j及びトレンチ18a,18eで挟まれた半導体基板100のメサ部に設けられたウェル領域11は、ウェル領域11の上面側に位置する層間絶縁膜52のコンタクトホールを介してエミッタ電極33に電気的に接続されている。ウェル領域11には、エミッタ電極33を介してエミッタ電位が印加され、エミッタ領域14と同電位となる。なお、ウェル領域11の上面側に位置する層間絶縁膜52にコンタクトホールが設けられず、ウェル領域11がフローティング電位であってもよい。
【0044】
図3に示すように、ドリフト層10の下面側には、ドリフト層10よりも高不純物濃度の第1導電型(n型)のバッファ層15が設けられている。なお、バッファ層15は必ずしも設けられてなくてもよい。バッファ層15の下面側には、第2導電型(p型)の第2主領域(コレクタ領域)16が設けられている。
【0045】
コレクタ領域16の下面側には、裏面電極(コレクタ電極)34が設けられている。コレクタ電極34としては、例えば金(Au)からなる単層膜や、チタン(Ti)、ニッケル(Ni)、Auの順で積層された金属膜が使用可能であり、更にその最下層にモリブデン(Mo)、タングステン(W)等の金属膜を積層してもよい。また、コレクタ領域16とコレクタ電極34との間にニッケルシリサイド(NiSi)膜等のコンタクト層が設けられてもよい。
【0046】
図2のA-A´線に平行なB-B´線で切断した断面を図4に示す。図4に示す断面は、ベース領域13の上面側に、ベース領域13よりも高不純物濃度のp型のコンタクト領域21が設けられている点が、図3に示す断面と異なる。図4に示すコンタクト領域21と、図3に示すエミッタ領域14は、互いに接しており、第1方向(図3及び図4の手前から奥行への方向)に交互且つ周期的に設けられている。
【0047】
図2の第1方向(図2の上下方向)において温度検出部4、トレンチ17e及びトレンチ18aを通過するC-C´線で切断した断面を図5に示す。図5に示すように、半導体基板100の上部にp型のウェル領域11が設けられている。トレンチ17eの一部は、ウェル領域11の内部に設けられている。トレンチ18aは、ウェル領域11の内部に設けられている。トレンチ18aの端部は、トレンチ17eの端部に対向して設けられている。トレンチ18aの一部は、温度検出部4の直下に位置する。
【0048】
第1実施形態に係る半導体装置の活性領域1に含まれるIGBTの動作時には、エミッタ電極33を接地電位として、コレクタ電極34に正電圧を印加し、トレンチ17a~17mにゲート絶縁膜19を介して埋め込まれたゲート電極20に閾値以上の正電圧を印加すると、ベース領域13のトレンチ17a~17mの側面側に反転層(チャネル)が形成されてオン状態となる。オン状態では、コレクタ電極34からコレクタ領域16、バッファ層15、ドリフト層10、蓄積層12、ベース領域13の反転層及びエミッタ領域14を経由してエミッタ電極33へ電流が流れる。一方、トレンチ17a~17mにゲート絶縁膜19を介して埋め込まれたゲート電極20に印加される電圧が閾値未満の場合、ベース領域13に反転層が形成されないため、オフ状態となり、コレクタ電極34からエミッタ電極33へ電流が流れない。
【0049】
<半導体装置の製造方法>
次に、第1実施形態に係る半導体装置の製造方法の一例を、図3に示した断面に着目して説明する。なお、以下に述べる半導体装置の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【0050】
まず、例えば直径300mm程度のシリコン(Si)ウェハ等の半導体ウェハであり、第1導電型(n型)のドリフト層10となる半導体基板100(図6参照)を用意する。半導体基板100の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術によりフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、ドリフト層10の上面にボロン(B)等のp型不純物をイオン注入する。その後、イオン注入用マスクとして用いたフォトレジスト膜を除去する。この結果、図6に示すように、半導体基板100の上面側(上部)にp型のウェル領域11が形成される。
【0051】
次に、フォトリソグラフィ技術及びドライエッチング等により、半導体基板100の上面側から深さ方向に半導体基板100の一部を選択的に除去することにより、トレンチ17b~17d,17j~17l及びトレンチ18a~18e(図7参照)を掘り込む。トレンチ17b~17c,17l~17lは、ウェル領域11の外側に形成される。トレンチ17d,17j及びトレンチ18a~18eは、ウェル領域11の内部に形成される。
【0052】
次に、熱酸化法又は化学気相成長(CVD)法等により、トレンチ17b~17d,17j~17l及びトレンチ18a~18eの底面及び側面にゲート絶縁膜19(図7参照)を形成する。次に、CVD法等により、ゲート絶縁膜19を介してトレンチ17b~17d,17j~17l及びトレンチ18a~18eの内側を埋め込むように、燐(P)やボロン(B)等の不純物を高濃度で添加したポリシリコン膜(ドープドポリシリコン膜)を堆積する。その後、半導体基板100の上面側のポリシリコン膜及びゲート絶縁膜19をエッチバックする。この結果、図7に示すように、トレンチ17b~17d,17j~17l及びトレンチ18a~18eの内側にゲート絶縁膜19を介してゲート電極20が埋め込まれる。
【0053】
次に、フォトリソグラフィ技術及びイオン注入等により、図8に示すように、半導体基板100の上部(上面側)に、n型の蓄積層12、p型のベース領域13、n型のエミッタ領域14及びp型のコンタクト領域21を順次形成する。その後、例えば800℃以上、1150℃以下程度の熱処理(アニール)により、半導体基板100にイオン注入されたp型不純物及びn型不純物を活性化させる。
【0054】
次に、CVD法等により、半導体基板100の上面側に絶縁膜51及びポリシリコン膜を順次堆積する。次に、フォトリソグラフィ技術及びイオン注入等により、ウェル領域11の上面側に位置するポリシリコン膜にp型のアノード領域41及びn型のカソード領域42(図9参照)を形成する。次に、フォトリソグラフィ技術及びドライエッチング等により、絶縁膜51及びポリシリコン膜の一部を選択的に除去する。この結果、図9に示すように、ウェル領域11の上面側に絶縁膜51を介して、アノード領域41及びカソード領域42を有する温度検出部4が形成される。
【0055】
次に、CVD法等により、半導体基板100の上面側に絶縁膜52を堆積する。次に、フォトリソグラフィ技術及びドライエッチング等により、絶縁膜52にコンタクトホールを開口する。次に、スパッタリング法又は蒸着法等により、絶縁膜52の上面側に金属膜を堆積する。次に、フォトリソグラフィ技術及びドライエッチング等により、金属膜の一部を選択的に除去することにより、図10に示すように、絶縁膜51の上面側にアノード電極31、カソード電極32及びエミッタ電極33が形成される。
【0056】
次に、必要に応じて半導体基板100を下面側から研削し、半導体基板100の厚さを調整する。次に、フォトリソグラフィ技術及びイオン注入等により、図11に示すように、半導体基板100の下面側にn型のバッファ層15及びp型のコレクタ領域16を順次成する。次に、スパッタリング法又は蒸着法等により、コレクタ領域16の下面側にコレクタ電極34(図3参照)を形成する。次に、半導体ウェハである半導体基板100をダイシングし、複数の半導体チップに個片化する。このようにして、第1実施形態に係る半導体装置が完成する。
【0057】
<比較例>
次に、比較例に係る半導体装置について説明する。図12は、比較例に係る半導体装置の平面図であり、図2に示した第1実施形態に係る半導体装置の平面図に対応する。図13は、図12のA-A´線で切断した断面図であり、図3に示した第1実施形態に係る半導体装置の断面図に対応する。図14は、図12のC-C´線で切断した断面図であり、図5に示した第1実施形態に係る半導体装置の断面図に対応する。
【0058】
図12図14に示すように、比較例に係る半導体装置は、トレンチ18a~18eを有しない点が、第1実施形態に係る半導体装置と異なる。比較例に係る半導体装置では、比較例に係る半導体装置の製造時の熱処理(アニール)の際に、温度検出部4の下方に位置するウェル領域11にスリップが発生する。
【0059】
半導体基板100を構成する半導体ウェハが大きくなると、自重が大きくなり、スリップの発生が顕著となる。例えば、直径300mm程度の半導体ウェハでは、5μm以上、6μm以下程度の深さのトレンチ17a~17mを形成し、800℃以上、1150℃以下程度の熱処理をするとスリップが発生し、良品率が低下する。これは、第2方向(図12及び図13の左右方向)におけるウェル領域11の幅が300μm以下程度と狭く、且つトレンチが無い領域に、熱処理時に応力がかかるためと推定される。スリップの発生を抑制するために、ウェル領域11のトレンチが無い領域の幅を広げると、活性領域1の面積が小さくなるため、特性が悪化する。
【0060】
これに対して、第1実施形態に係る半導体装置によれば、温度検出部4の下方に位置するウェル領域11の内部にトレンチ18a~18eを設けている。これにより、半導体基板100内でのトレンチが無い特異点がなくなり、ウェル領域11における応力集中を抑制することができるため、熱処理の際の温度検出部4の周囲のスリップの発生を抑制することができる。
【0061】
(第2実施形態)
第2実施形態に係る半導体装置は、図15に示すように、活性領域1が逆導通型IGBT(RC-IGBT)で構成されている点が、第1実施形態に係る半導体装置と異なる。
【0062】
活性領域1は、温度検出部4の周囲に設けられたトランジスタ部101と、温度検出部4及びトランジスタ部101の間に設けられたダイオード部102を有する。図15では、トランジスタ部101に「I」を付し、ダイオード部102に「F」を付している。トランジスタ部101は、活性素子としてIGBTを含む。ダイオード部102は、ダイオードとして、IGBTに逆並列接続される還流ダイオード(FWD)を含む。トランジスタ部101及びダイオード部102の配置位置はこれに限定されず、適宜設定可能である。
【0063】
図15のA-A´線で切断した断面を図16に示す。図16に示すように、トランジスタ部101において、n型のドリフト層10の上面側にはn型の蓄積層12が設けられている。蓄積層12の上面側にはp型のベース領域13が設けられている。ベース領域13の上面側にはn型のエミッタ領域14およびp型のコンタクト領域が設けられている。トランジスタ部101の蓄積層12、ベース領域13及びエミッタ領域14は、トレンチ17b,17c,17k,17lの側面に接している。
【0064】
トランジスタ部101のドリフト層10の下面側にはn型のバッファ層15が設けられている。バッファ層15の下面側には、p型のコレクタ領域16が設けられている。
【0065】
ダイオード部102において、n型のドリフト層10の上面側にはn型の蓄積層12が設けられている。蓄積層12の上面側にはp型のアノード領域22が設けられている。アノード領域22は、トランジスタ部101のベース領域13と同時に形成可能である。ダイオード部102の蓄積層12及びアノード領域22は、トレンチ17c,17d,17j,17kの側面に接している。
【0066】
ダイオード部102のドリフト層10の下面側にはn型のバッファ層15が設けられている。バッファ層15の下面側には、n型のカソード領域23が設けられている。カソード領域23は、トランジスタ部101のコレクタ領域16に接して設けられている。第2実施形態に係る半導体装置の他の構成は、第1実施形態に係る半導体装置と実質的に同様であるので、重複した説明を省略する。
【0067】
第2実施形態に係る半導体装置によれば、活性領域1がRC-IGBTで構成されている場合において、温度検出部4の下方に位置するウェル領域11の内部にトレンチ18a~18eを設けている。これにより、ウェル領域11における応力集中を抑制することができるため、熱処理の際の温度検出部4の周囲のスリップの発生を抑制することができる。
【0068】
(第3実施形態)
第3実施形態に係る半導体装置は、図17に示すように、ゲートパッド3、アノードパッド7及びカソードパッド8の配置位置が、第1実施形態に係る半導体装置と異なる。更に、第3実施形態に係る半導体装置は、活性領域1がRC-IGBTで構成されている点が、第1実施形態に係る半導体装置と異なる。
【0069】
活性領域1は、複数のトランジスタ部101及び複数のダイオード部102を有する。図17では、トランジスタ部101に「I」を付し、ダイオード部102に「F」を付している。複数のトランジスタ部101及び複数のダイオード部102は、略矩形の平面パターンを有し、第1方向(図17の上下方向)に延伸する。複数のトランジスタ部101及び複数のダイオード部102は、第1方向に直交する第2方向(図17の左右方向)に、交互且つ周期的に設けられている。
【0070】
図18は、図17の領域Aを拡大した概略平面図である。図18では、ウェル領域11を破線で模式的に示している。図18に示すように、平面視において、温度検出部4は、ウェル領域11の内側に、ウェル領域11と重なるように設けられている。第1方向(図18の上下方向)が温度検出部4及びウェル領域11の短手方向となり、第1方向に直交する第2方向(図18の左右方向)が温度検出部4及びウェル領域11の長手方向となる。第1方向(図18の上下方向)におけるウェル領域11の幅W3は、例えば100μm以上、500μm以下程度であり、200μm以上、300μm以下程度であってよい。
【0071】
温度検出部4は、第1方向(図18の上下方向)で互いに接する一対のアノード領域41及びカソード領域42と、第1方向(図18の上下方向)で互いに接する一対のアノード領域43及びカソード領域44と、第1方向(図18の上下方向)で互いに接する一対のアノード領域45及びカソード領域46を備える。一対のアノード領域41及びカソード領域42と、一対のアノード領域43及びカソード領域44と、一対のアノード領域45及びカソード領域46は、第2方向(図18の左右方向)に並べて設けられ、互いに直列接続されている。
【0072】
アノード領域41は、配線5を介してアノードパッド7に電気的に接続されている。アノード領域41とpn接合を構成するカソード領域42は、配線61を介してアノード領域43に電気的に接続されている。アノード領域43とpn接合を構成するカソード領域44は、配線62を介してアノード領域45に電気的に接続されている。アノード領域45とpn接合を構成するカソード領域46は、配線6を介してカソードパッド8に電気的に接続されている。
【0073】
第1方向(図18の上下方向)において、温度検出部4を挟むように、ゲートランナー71,72が設けられている。ゲートランナー71,72は、図17に示したゲートパッド3に電気的に接続されている。
【0074】
トランジスタ部101は、第1方向(図18の上下方向)において温度検出部4の一方の側に設けられたトレンチ81a~81f,81l~81qを有する。トレンチ81a,81c,81d,81f,81m,81n,81p,81qは、I字状の平面パターンを有する。トレンチ81a,81c,81d,81f,81m,81n,81p,81qの端部は、ウェル領域11に重なり、且つゲートランナー71に重ならない位置に設けられている。トレンチ81a,81c,81d,81fは、IGBTとして機能しないダミートレンチを構成する。
【0075】
トレンチ81b,81e,81l,81pは、O字状の平面パターンを有する。トレンチ81b,81e,81l,81pの端部は、ウェル領域11に重なり、且つゲートランナー71に重なる位置に設けられている。トレンチ81bは、トレンチ81cの周囲を囲む。トレンチ81eは、トレンチ81fの周囲を囲む。トレンチ81lは、トレンチ81mの周囲を囲む。トレンチ81oは、トレンチ81pの周囲を囲む。トレンチ81b,81e,81l,81pは、IGBTとして機能するゲートトレンチを構成する。
【0076】
ダイオード部102は、第1方向(図18の上下方向)において温度検出部4の一方の側に、トランジスタ部101のトレンチ81e,81lに挟まれるように設けられたトレンチ81g~81kを有する。トレンチ81g~81kは、O字状の平面パターンを有する。トレンチ81g~81kの端部は、ウェル領域11に重なり、且つゲートランナー71に重ならない位置に設けられている。
【0077】
トランジスタ部101は、第1方向(図18の上下方向)において温度検出部4の他方の側に設けられたトレンチ82a~82f,82l~82qを有する。トレンチ82a,82c,82d,82f,82m,82n,82p,82qは、I字状の平面パターンを有する。トレンチ82a,82c,82d,82f,82m,82n,82p,82qの端部は、ゲートランナー71に重ならない位置に設けられている。トレンチ82a,82c,82d,82fは、IGBTとして機能しないダミートレンチを構成する。
【0078】
トレンチ82b,82e,82l,82pは、O字状の平面パターンを有する。トレンチ82b,82e,82l,82pの端部は、ゲートランナー71に重なる位置に設けられている。トレンチ82bは、トレンチ82cの周囲を囲む。トレンチ82eは、トレンチ82fの周囲を囲む。トレンチ82lは、トレンチ82mの周囲を囲む。トレンチ82oは、トレンチ82pの周囲を囲む。トレンチ82b,82e,82l,82pは、IGBTとして機能するゲートトレンチを構成する。
【0079】
ダイオード部102は、第1方向(図18の上下方向)において温度検出部4の他方の型に、トランジスタ部101のトレンチ82e,82lに挟まれるように設けられたトレンチ82g~82kを有する。トレンチ82g~82kは、O字状の平面パターンを有する。ゲートランナー71に重ならない位置に設けられている。
【0080】
図18に示すように、平面視で、ウェル領域11の内側にトレンチ80a~80mが設けられている。トレンチ80a~80mは、O字状の平面パターンを有する。トレンチ80a~80mは、第1方向(図18の上下方向)に延伸するストライプ部を有する。トレンチ80e~80iのストライプ部の長さL2は、トレンチ80a~80d,80j~80mのストライプ部の長さL1と異なり、トレンチ80a~80d,80j~80mのストライプ部の長さL1よりも長い。トレンチ80a~80mの幅は、トレンチ81a~81qの幅と略同一である。トレンチ80a~80mの第1方向に直交する第2方向(図18の左右方向)のピッチは、トレンチ81a~81qのピッチと略同一である。
【0081】
トレンチ80a~80dの一端は、トレンチ81a~81fの端部に対向する位置に設けられている。トレンチ80a~80dの一端は、ゲートランナー71に重ならない位置に設けられている。トレンチ80a~80dの他端は、トレンチ82a~82fの端部に対向する位置に設けられている。トレンチ80a~80dの他端は、ゲートランナー72に重ならない位置に設けられている。トレンチ80b~80dの一部は、アノード領域45及びカソード領域46の直下に設けられている。
【0082】
トレンチ80e~80iの一端は、トレンチ81g~81kの端部に対向する位置に設けられている。トレンチ80e~80iの一端は、ゲートランナー71に重なる位置に設けられている。トレンチ80e~80iの他端は、トレンチ82g~82kの端部に対向する位置に設けられている。トレンチ80e~80iの他端は、ゲートランナー72に重なる位置に設けられている。トレンチ80f~80hの一部は、アノード領域43及びカソード領域44の直下に設けられている。
【0083】
トレンチ80j~80mの一端は、トレンチ81l~81qの端部に対向する位置に設けられている。トレンチ80j~80mの一端は、ゲートランナー71に重ならない位置に設けられている。トレンチ80j~80mの他端は、トレンチ82l~82qの端部に対向する位置に設けられている。トレンチ80j~80mの他端は、ゲートランナー72に重ならない位置に設けられている。トレンチ80j~80lの一部は、アノード領域41及びカソード領域42の直下に設けられている。
【0084】
図18の第1方向(図18の上下方向)において温度検出部4、トレンチ81i及びトレンチ80gを通過するA-A´線で切断した断面を図19に示す。図19に示すように、n型のドリフト層10の上面側にp型のウェル領域11が設けられている。ウェル領域11の内部に、トレンチ81i及びトレンチ80gが設けられている。トレンチ81iの端部は、トレンチ80gの端部に対向して設けられている。トレンチ80gは、温度検出部4の直下に設けられている。第3実施形態に係る半導体装置の他の構成は、第1実施形態に係る半導体装置と実質的に同様であるので、重複した説明を省略する。
【0085】
第3実施形態に係る半導体装置によれば、温度検出部4の下方に位置するウェル領域11の内部にトレンチ80a~80mを設けている。これにより、ウェル領域11における応力集中を抑制することができるため、熱処理の際の温度検出部4の周囲のスリップの発生を抑制することができる。
【0086】
(第4実施形態)
第4実施形態に係る半導体装置は、図20に示すように、ゲートパッド3の下側にもトレンチ61a~61iが設けられている点が、第1実施形態に係る半導体装置と異なる。トレンチ61a~61iは、O字状の平面パターンを有する。トレンチ61a~61iは、第1方向(図20の上下方向)に延伸するストライプ部を有する。
【0087】
トレンチ61a,61b,61h,61iの端部は、トレンチ17c,17d,17j,17kの端部に対向する。トレンチ61c~61gの端部は、トレンチ18a~18eの端部に対向する。図1に示したアノードパッド7及びカソードパッド8の下側にも、トレンチ61a~61iと同様のトレンチを設けてもよい。第4実施形態に係る半導体装置の他の構成は、第1実施形態に係る半導体装置と実質的に同様であるので、重複した説明を省略する。
【0088】
第4実施形態に係る半導体装置によれば、温度検出部4の下方に位置するウェル領域11の内部にトレンチ18a~18eを設けている。これにより、熱処理の際の温度検出部4の周囲のスリップの発生を抑制することができる。更に、ゲートパッド3、アノードパッド7及びカソードパッド8等のパッドの下側にもトレンチを設けることにより、スリップの発生をより抑制することができる。
【0089】
(第5実施形態)
第5実施形態に係る半導体装置は、図21に示すように、ゲートパッド3等の位置関係が、第1実施形態に係る半導体装置と異なる。ゲートパッド3は、カソードパッド8に並んで設けられている。アノードパッド7のカソードパッド8が設けられた側とは反対側に並んでセンスパッド9が設けられている。センスパッド9は、活性領域1のIGBTのエミッタ電極に電気的に接続されている。第5実施形態に係る半導体装置の他の構成は、第1実施形態に係る半導体装置と実質的に同様であるので、重複した説明を省略する。
【0090】
第5実施形態に係る半導体装置によれば、ゲートパッド3等の位置関係が異なる場合において、第1実施形態に係る半導体装置と同様に、図2及び図3に示すように、温度検出部4の下方に位置するウェル領域11の内部にトレンチ18a~18eを設けている。これにより、ウェル領域11における応力集中を抑制することができるため、熱処理の際の温度検出部4の周囲のスリップの発生を抑制することができる。
【0091】
(その他の実施形態)
上記のように、本開示の第1~第5実施形態を記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【0092】
例えば、第1実施形態に係る半導体装置において、活性領域1の活性素子としてトレンチゲート構造のIGBTを例示したが、p型のコレクタ領域の代わりにn型のドレイン領域を設けた構成のトレンチゲート構造のMOSFETにも適用可能である。また、逆阻止絶縁ゲート型バイポーラトランジスタ(RB-IGBT)にも適用可能である。
【0093】
また、第1~第5実施形態が開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。このように、本開示はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本開示の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【0094】
1…活性領域
2…終端領域
3…ゲートパッド
4…温度検出部
5,6…配線
7…アノードパッド
8…カソードパッド
9…センスパッド
10…ドリフト層
11…ウェル領域
12…蓄積層
13…ベース領域
14…エミッタ領域
15…バッファ層
16…コレクタ領域
17a~17l,18a~18e…トレンチ
19…ゲート絶縁膜
20…ゲート電極
21…コンタクト領域
22…アノード領域
31…アノード電極
32…カソード電極
33…エミッタ電極
34…コレクタ電極
41,43,45…アノード領域
42,44,46…カソード領域
51…絶縁膜(フィールド絶縁膜)
52…絶縁膜(層間絶縁膜)
61,62…配線
71,72…ゲートランナー
80a~80m,81a~81q,82a~82q…トレンチ
100…半導体基板
101…トランジスタ部
102…ダイオード部
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