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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024166762
(43)【公開日】2024-11-29
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/739 20060101AFI20241122BHJP
H01L 29/78 20060101ALI20241122BHJP
H01L 29/06 20060101ALI20241122BHJP
【ＦＩ】
H01L29/78 655F
H01L29/78 652N
H01L29/06 301V
H01L29/06 301G
H01L29/06 301M
H01L29/78 653C
H01L29/78 652M
H01L29/78 655A
H01L29/78 655B
H01L29/78 652K
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2023083085
(22)【出願日】2023-05-19
(71)【出願人】
【識別番号】000106276
【氏名又は名称】サンケン電気株式会社
(74)【代理人】
【識別番号】100083806
【弁理士】
【氏名又は名称】三好 秀和
(74)【代理人】
【識別番号】100101247
【弁理士】
【氏名又は名称】高橋 俊一
(74)【代理人】
【識別番号】100095500
【弁理士】
【氏名又は名称】伊藤 正和
(74)【代理人】
【識別番号】100098327
【弁理士】
【氏名又は名称】高松 俊雄
(72)【発明者】
【氏名】松田 成修
(57)【要約】
【課題】ゲート抵抗領域でのブレークダウンを抑制した半導体装置を提供する。
【解決手段】実施の形態に係る半導体装置１は、第１導電型の第１半導体領域１０と、第１半導体領域１０の上に形成された第２型導電型の第２半導体領域１６と、第２半導体領域１６の上に絶縁膜３８を介してゲート電極１４を形成した第１トレンチ構造１２Ａを有する半導体素子領域１００と、平面的に見て半導体素子領域１００の外側に、第２半導体領域１６と電気的に接続されて設けられた第２型導電型の第３半導体領域１７と、第３半導体領域１７の上に絶縁膜４０を介してゲート抵抗２６を形成した第２トレンチ構造１２Ｇを有するゲート抵抗領域２００とを備える。第３半導体領域１７の深さＤＰは、第２半導体領域１６の深さＤＢより深く、第２トレンチ構造１２Ｇのトレンチ深さＤＧよりも浅い。
【選択図】図２
【解決手段】実施の形態に係る半導体装置１は、第１導電型の第１半導体領域１０と、第１半導体領域１０の上に形成された第２型導電型の第２半導体領域１６と、第２半導体領域１６の上に絶縁膜３８を介してゲート電極１４を形成した第１トレンチ構造１２Ａを有する半導体素子領域１００と、平面的に見て半導体素子領域１００の外側に、第２半導体領域１６と電気的に接続されて設けられた第２型導電型の第３半導体領域１７と、第３半導体領域１７の上に絶縁膜４０を介してゲート抵抗２６を形成した第２トレンチ構造１２Ｇを有するゲート抵抗領域２００とを備える。第３半導体領域１７の深さＤＰは、第２半導体領域１６の深さＤＢより深く、第２トレンチ構造１２Ｇのトレンチ深さＤＧよりも浅い。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１導電型の第１半導体領域と、
前記第１半導体領域の上に形成された第２型導電型の第２半導体領域と、
前記第２半導体領域の上に第１絶縁膜を介してゲート電極を形成した第１トレンチ構造を有する半導体素子領域と、
平面的に見て、前記半導体素子領域の外側に前記第２半導体領域と電気的に接続されて設けられた第２型導電型の第３半導体領域と、
前記第３半導体領域の上に第２絶縁膜を介してゲート抵抗を形成した第２トレンチ構造を有するゲート抵抗領域と
を備え、
前記第３半導体領域の深さは、前記第２半導体領域の深さより深く、前記第２トレンチ構造のトレンチ深さよりも浅い、半導体装置。
前記第１半導体領域の上に形成された第２型導電型の第２半導体領域と、
前記第２半導体領域の上に第１絶縁膜を介してゲート電極を形成した第１トレンチ構造を有する半導体素子領域と、
平面的に見て、前記半導体素子領域の外側に前記第２半導体領域と電気的に接続されて設けられた第２型導電型の第３半導体領域と、
前記第３半導体領域の上に第２絶縁膜を介してゲート抵抗を形成した第２トレンチ構造を有するゲート抵抗領域と
を備え、
前記第３半導体領域の深さは、前記第２半導体領域の深さより深く、前記第２トレンチ構造のトレンチ深さよりも浅い、半導体装置。
【請求項2】
前記第１トレンチ構造のトレンチ深さと前記第２トレンチ構造のトレンチ深さが等しい、請求項１に記載の半導体装置。
【請求項3】
前記第１トレンチ構造のトレンチ間隔と、前記第２トレンチ構造のトレンチ間隔が等しい、請求項１に記載の半導体装置。
【請求項4】
前記第１トレンチ構造のトレンチ幅と、前記第２トレンチ構造のトレンチ幅が等しい、請求項１に記載の半導体装置。
【請求項5】
前記第１トレンチ構造のトレンチ間隔よりも前記第２トレンチ構造のトレンチ間隔が広い、請求項１に記載の半導体装置。
【請求項6】
平面的に見て、前記半導体素子領域の外側に設けられた耐圧改善領域を備え、
前記耐圧改善領域は、
前記第３半導体領域と、
前記第３半導体領域を貫通するように形成された第３トレンチ構造と、
前記第３トレンチ構造内に第３絶縁膜を介して形成された第１フローティング電極と
を備える、請求項１に記載の半導体装置。
前記耐圧改善領域は、
前記第３半導体領域と、
前記第３半導体領域を貫通するように形成された第３トレンチ構造と、
前記第３トレンチ構造内に第３絶縁膜を介して形成された第１フローティング電極と
を備える、請求項１に記載の半導体装置。
【請求項7】
前記ゲート抵抗領域は、前記第２トレンチ構造の周囲の前記第３半導体領域を貫通する第４トレンチ構造により囲まれており、第４トレンチ構造にはトレンチ内に絶縁膜を介して第２フローティング電極が設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項8】
前記第２トレンチ構造は複数備えられており、
前記第２トレンチ構造の少なくとも一部はゲートランナーと電気的に接続させる第１コンタクトと、前記第１コンタクトと離間してゲートパッドと電気的に接続させる第２コンタクトを備え、
前記第２トレンチ構造の少なくとも一部は前記ゲートランナー又は前記ゲートパッドの何れか一方と電気的に接続する第３コンタクトを備え、前記ゲートランナー又は前記ゲートパッドの何れか他方と電気的に接続する第４コンタクトを備えない、請求項１から７の何れか１項に記載の半導体装置。
前記第２トレンチ構造の少なくとも一部はゲートランナーと電気的に接続させる第１コンタクトと、前記第１コンタクトと離間してゲートパッドと電気的に接続させる第２コンタクトを備え、
前記第２トレンチ構造の少なくとも一部は前記ゲートランナー又は前記ゲートパッドの何れか一方と電気的に接続する第３コンタクトを備え、前記ゲートランナー又は前記ゲートパッドの何れか他方と電気的に接続する第４コンタクトを備えない、請求項１から７の何れか１項に記載の半導体装置。
【請求項9】
前記第２半導体領域の上に前記第１絶縁膜に接して配置された第１導電型の第４半導体領域と、
前記第２半導体領域と前記第４半導体領域に接続された第１電極と
を備え、
前記第１電極は、前記第３半導体領域と接続されている、請求項１から７の何れか１項に記載の半導体装置。
前記第２半導体領域と前記第４半導体領域に接続された第１電極と
を備え、
前記第１電極は、前記第３半導体領域と接続されている、請求項１から７の何れか１項に記載の半導体装置。
【請求項10】
平面的に見て、前記半導体素子領域と前記ゲート抵抗領域との間に前記ゲート抵抗領域に接続されるゲートパッドを備える、請求項１から７の何れか１項に記載の半導体装置。
【請求項11】
前記第１トレンチ構造の延びる方向と前記第２トレンチ構造の延びる方向は互いに平行である、請求項１から７の何れか１項に記載の半導体装置。
【請求項12】
前記第１トレンチ構造と前記第２トレンチ構造は複数並置されており、
前記第１トレンチ構造の延びる方向と前記第２トレンチ構造の延びる方向は互いに非平行であり、
複数の前記ゲート抵抗がコンタクトを介して接続される前記ゲートランナーの箇所の方向と、複数の前記ゲート電極と接続される前記ゲートランナーの箇所の方向とが異なる、請求項８の半導体装置。
前記第１トレンチ構造の延びる方向と前記第２トレンチ構造の延びる方向は互いに非平行であり、
複数の前記ゲート抵抗がコンタクトを介して接続される前記ゲートランナーの箇所の方向と、複数の前記ゲート電極と接続される前記ゲートランナーの箇所の方向とが異なる、請求項８の半導体装置。
【請求項13】
前記第２半導体領域の上に前記第１絶縁膜に接して配置された第１導電型の第４半導体領域と、
前記第２半導体領域と前記第４半導体領域に接続された第１電極と
を備え、
前記第２トレンチ構造は複数備えられており、
前記第２トレンチ構造の少なくとも一部はゲートランナーと電気的に接続させる第１コンタクトと、前記第１コンタクトと離間してゲートパッドと電気的に接続させる第２コンタクトを備え、
前記第２トレンチ構造の少なくとも一部は前記第１電極と電気的に接続させる第５コンタクトを備える、請求項１から７の何れか１項に記載の半導体装置。
前記第２半導体領域と前記第４半導体領域に接続された第１電極と
を備え、
前記第２トレンチ構造は複数備えられており、
前記第２トレンチ構造の少なくとも一部はゲートランナーと電気的に接続させる第１コンタクトと、前記第１コンタクトと離間してゲートパッドと電気的に接続させる第２コンタクトを備え、
前記第２トレンチ構造の少なくとも一部は前記第１電極と電気的に接続させる第５コンタクトを備える、請求項１から７の何れか１項に記載の半導体装置。
【請求項14】
前記第２半導体領域の上に前記第１絶縁膜に接して配置された第１導電型の第４半導体領域と、
前記第２半導体領域と前記第４半導体領域に接続された第１電極と
を備え、
前記第２トレンチ構造の少なくとも一部は前記第１電極と電気的に接続させる第５コンタクトを備える、請求項８に記載の半導体装置。
前記第２半導体領域と前記第４半導体領域に接続された第１電極と
を備え、
前記第２トレンチ構造の少なくとも一部は前記第１電極と電気的に接続させる第５コンタクトを備える、請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
近年、電力用半導体素子として、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor以下、ＩＧＢＴと称する)や酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ: Metal Oxide Semiconductor Field Effect Transistor以下、ＭＯＳと称する）等の絶縁ゲート構造のスイッチング素子が採用されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2003-197914号公報
【特許文献2】特開2023-17246号公報
【特許文献3】特開2013-62523号公報
【特許文献4】特開2023-8669号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体チップの特性ばらつきを抑制するため、ゲート電極やゲート配線（ゲートランナー）の抵抗とは別に半導体チップ内にゲート抵抗素子としての抵抗領域を内蔵した半導体装置がある。このような半導体装置は、例えば、ゲートパッドとゲート配線との間の半導体基板表面上に絶縁膜を介して形成されたポリシリコン抵抗が構成されている。
【0005】
ところで、活性領域に例えばトレンチゲート構造の半導体素子が設けられ、半導体基板表面上に絶縁膜を介してポリシリコン抵抗を形成する場合、トレンチゲート構造とは別工程で半導体基板表面上のポリシリコン抵抗を形成しなければならず、ポリシリコン抵抗を設けることにより、工数が増加・半導体装置の面積が増加してしまう。そこでポリシリコン抵抗にもトレンチ構造を採用するが、トレンチ構造のポリシリコン抵抗を形成したゲート抵抗領域において、ブレークダウンが生じることがある。
【0006】
実施の形態が解決しようとする課題は、ゲート抵抗領域でのブレークダウンを低減した半導体装置を提供することにある。
【課題を解決するための手段】
【0007】
実施の形態に係る半導体装置は、第１導電型の第１半導体領域と、第１半導体領域の上に形成された第２型導電型の第２半導体領域と、第２半導体領域の上に第１絶縁膜を介してゲート電極を形成した第１トレンチ構造を有する半導体素子領域と、平面的に見て半導体素子領域の外側に、第２半導体領域と電気的に接続されて設けられた第２型導電型の第３半導体領域と、第３半導体領域の上に第２絶縁膜を介してゲート抵抗を形成した第２トレンチ構造を有するゲート抵抗領域とを備える。第３半導体領域の深さは、第２半導体領域の深さより深く、第２トレンチ構造のトレンチ深さよりも浅い。
【発明の効果】
【0008】
本発明の実施の形態によれば、ゲート抵抗領域でのブレークダウンを低減した半導体装置を提供することができる。
【図面の簡単な説明】
【0009】
【図1A】実施の形態に係る半導体装置の一部分の上面図。
【図1B】実施の形態に係る半導体装置の全体構造の上面図。
【図8A】実施の形態に係る半導体装置のゲート抵抗用トレンチ構造の詳細な上面図。
【図9】実施の形態の変形例１に係る半導体装置の一部分の上面図。
【図10】実施の形態の変形例１に係る半導体装置の全体構造の上面図。
【図11A】実施の形態の変形例２に係る半導体装置の一部分の上面図。
【図11B】実施の形態の変形例２に係る半導体装置の全体構造の上面図。
【図12】実施の形態の変形例３に係る半導体装置の全体構造の上面図。
【図13】実施の形態の変形例４に係る半導体装置の断面図。
【図14】実施の形態の変形例５に係る半導体装置の断面図。
【図15】実施の形態の変形例５に係る半導体装置のゲート抵抗用トレンチ構造の詳細な上面図。
【発明を実施するための形態】
【0010】
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率などは現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【0011】
また、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置などを下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。なお、本発明において「上面」、「下面」などの上、下を特定する用語は、記載の便宜上使用しているのであって、側面上に設けられている場合であっても、本発明の構成要件と実質同一であれば、本発明の権利範囲に属するものである。また、「上」とは対象に接して形成される場合だけでなく、別の層を介して形成される場合をも含む。
【0012】
以下の説明においては、半導体装置の方向をＸＹＺ軸で定義する。断面図で左右方向をＸ軸方向、紙面垂直方向をＹ軸方向、ＸＹ平面に垂直方向をＺ軸方向とする。尚、これらの方向については、一例である。パターンの配置によっては、適宜変更可能である。また、以下の説明においては、半導体装置としてＩＧＢＴを中心に記載するが、ＭＯＳＦＥＴであっても良い。また、電子注入促進型絶縁ゲートトランジスタ（ＩＥＧＴ：Injection Enhanced Gate Transistor）や逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ：Reverse Conducting ＩＧＢＴ）などの他の絶縁ゲート構造の素子であってもよい。また、スーパージャンクションＭＯＳＦＥＴ(Super Junction MOSFET)や相補型金属酸化物半導体電界効果トランジスタ（ＣＭＯＳＦＥＴ:Complementary Metal Oxide Semiconductor Field Effect Transistor）であっても良い。
【0013】
（実施の形態）
図１Ａは、実施の形態に係る半導体装置１の一部分の上面図である。また、図１Ｂは、実施の形態に係る半導体装置１の全体構造の上面図である。図２は、図１ＡのＩ－Ｉ線に沿う断面図であり、図３は、図１ＡのＩＩ－ＩＩ線に沿う断面図であり、図４は、図１ＡのＩＩＩ－ＩＩＩ線に沿う断面図である。図５は、図１ＡのＩＶ－ＩＶ線に沿う断面図であり、図６は、図１ＡのＶ－Ｖ線に沿う断面図であり、図７は、図１ＡのＶＩ－ＶＩ線に沿う断面図である。
図１Ａは、実施の形態に係る半導体装置１の一部分の上面図である。また、図１Ｂは、実施の形態に係る半導体装置１の全体構造の上面図である。図２は、図１ＡのＩ－Ｉ線に沿う断面図であり、図３は、図１ＡのＩＩ－ＩＩ線に沿う断面図であり、図４は、図１ＡのＩＩＩ－ＩＩＩ線に沿う断面図である。図５は、図１ＡのＩＶ－ＩＶ線に沿う断面図であり、図６は、図１ＡのＶ－Ｖ線に沿う断面図であり、図７は、図１ＡのＶＩ－ＶＩ線に沿う断面図である。
【0014】
【0015】
半導体素子領域１００は、第１導電型の第１半導体領域１０と、第１半導体領域１０の上に形成された第２型導電型の第２半導体領域１６と、第２半導体領域１６の上に第１絶縁膜３８を介してゲート電極１４を形成したゲートトレンチ構造１２Ａを有する。尚、図１Ｂにおいて、破線Ｐで囲まれて表示される領域は、半導体素子領域１００内において、ゲートトレンチ構造１２Ａが複数並列に配置される領域であることを示しており、ゲートトレンチ構造１２Ａの長手方向はＸ方向となっている。
【0016】
ゲート抵抗領域２００は、平面的に見て、半導体素子領域１００の外側に第２半導体領域１６と電気的に接続されて設けられた第２型導電型の第３半導体領域１７と、第３半導体領域１７の上に第２絶縁膜４０を介してゲート抵抗２６を形成したゲート抵抗トレンチ構造１２Ｇを有する。半導体基板の表面上には絶縁膜３４が設けられ、絶縁膜３４上にゲートパッド２４Ｐとゲートランナー２２Ｌが設けられている。ゲート抵抗２６は、絶縁膜３４に設けられたコンタクト２８を介してゲートランナー２２Ｌに接続され、絶縁膜３４に設けられたコンタクト３０を介してゲートパッド２４Ｐに接続されている。コンタクト２８は導電層２８Ｌを介してゲートランナー２２Ｌに接続される。また、コンタクト３０は導電層３０Ｐを介してゲートパッド２４Ｐに接続される。尚、コンタクト２８、３０の一部はゲート抵抗２６の上面から内部へ埋め込まれている。また、図１Ｂにおいて、ゲート抵抗トレンチ構造１２Ｇの長手方向はゲートトレンチ構造１２Ａの長手方向と同じＸ方向となっている。また、図示しないが、ゲートランナー２２Ｌとゲート電極１４とが例えばゲートトレンチ構造１２Ａの端側（例えば図１Ｂの紙面の１２Ａの上側）で電気的に接続している。また、図１Ｂにおいてゲートランナー２２Ｌは半導体素子領域１００を囲っているが、ゲートランナー２２ＬはＣ字のように半導体素子領域１００を完全に囲まなくてもよい。また、図６のように複数のゲート抵抗２６上を跨って、絶縁膜３４を介してコンタクト２８とゲートランナー２２Ｌが形成されている。図示していないが、同様に複数のゲート抵抗２６上を跨って、絶縁膜３４を介してコンタクト３０とゲートパッド２４Ｐが形成されている。また、図７のように、ゲートパッド２４Ｐ直下のゲート抵抗トレンチ構造１２Ｇの長手方向の端からゲートトレンチ構造１２Ａの長手方向の端との間の領域においても、第３半導体領域１７が形成されている。
【0017】
耐圧改善領域３００は、平面的に見て、半導体素子領域１００及び／又はゲート抵抗領域２００の外側に設けられ、第２半導体領域１６と電気的に接続されて設けられた第２型導電型の第３半導体領域１７と、第３半導体領域１７の上に第３絶縁膜４２を介してフローティング電極３２を形成した複数の耐圧改善トレンチ構造１２Ｂを有する。図２において、隣り合う耐圧改善トレンチ構造１２Ｂ間には第３半導体領域１７が設けられており、図１Ｂのように耐圧改善トレンチ構造１２Ｂが半導体素子領域１００及び／又はゲート抵抗領域２００を囲むように形成されることで、耐圧改善トレンチ構造１２Ｂ間の第３半導体領域１７はフローティング電位となっている。
【0018】
実施の形態に係る半導体装置１をＩＧＢＴとして構成する場合には、図４と５に示すように、第１半導体領域１０はＮ型ドリフト領域、第２半導体領域１６はＰ型ベース層、第３半導体領域１７はＰ型半導体領域となる。第１半導体領域１０のマイナスＺ方向には、Ｎ+型フィールドストップ領域８、Ｐ+コレクタ領域６及びコレクタ電極４Ｃが設けられる。Ｐベース層の第２半導体領域１６のＺ方向の上には第１絶縁膜３８に接してエミッタ領域１８が配置され、さらにＰベース層の第２半導体領域１６とエミッタ領域１８にはエミッタ電極２０Ｅが接続される。実施の形態に係る半導体装置１をＮチャネルＭＯＳとして構成する場合には、Ｐ+コレクタ領域６はＮ+ドレイン領域、コレクタ電極４Ｃはドレイン電極となる。エミッタ領域１８はＮ+ソース領域、エミッタ電極２０Ｅはソース電極となる。
【0019】
ここで、図２に示すように、半導体基板上面から第３半導体領域１７の深さＤＰは、半導体基板上面から第２半導体領域１６の深さＤＢより深く、半導体基板上面からゲート抵抗トレンチ構造１２Ｇのトレンチ深さＤＧよりも浅い。第３半導体領域１７の深さＤＰを第２半導体領域１６の深さＤＢより深く形成する理由は、実施の形態に係る半導体装置１の耐圧改善領域３００において、半導体素子領域１００よりも高耐圧を実現し、半導体素子領域１００側でブレークダウンさせるためである。
【0020】
図２に示すように、ゲートトレンチ構造１２Ａのトレンチ深さＤＡとゲート抵抗トレンチ構造１２Ｇのトレンチ深さＤＧは、等しい値に形成すると良い。ゲートトレンチ構造１２Ａと、ゲート抵抗トレンチ構造１２Ｇは、トレンチの形成工程において、同時に形成することによって、プロセスの変動に伴う特性ばらつきをより均一化することが可能である。
【0021】
図１に示すように、ゲートトレンチ構造１２Ａのトレンチ間隔ＭＡと、ゲート抵抗トレンチ構造１２Ｇのトレンチ間隔ＭＧは、等しい値に形成すると良い。ゲートトレンチ構造１２Ａのトレンチ間隔ＭＡと、ゲート抵抗トレンチ構造１２Ｇのトレンチ間隔ＭＧは、等しい値に形成することによって、製造工程におけるプロセスの変動に伴う特性ばらつきをより均一化することができるからである。
【0022】
ゲートトレンチ構造１２Ａのトレンチ幅ＷＡと、ゲート抵抗トレンチ構造１２Ｇのトレンチ幅ＷＧは、等しい値に形成可能である。ゲートトレンチ構造１２Ａのトレンチ幅ＷＡと、ゲート抵抗トレンチ構造１２Ｇのトレンチ幅ＷＧは、等しい値に形成することによって、製造工程におけるプロセスの変動をより均一化することができるからである。
【0023】
さらに、ゲートトレンチ構造１２Ａのトレンチ間隔ＭＡよりもゲート抵抗トレンチ構造１２Ｇのトレンチ間隔ＭＧを広く形成しても良い。半導体素子領域１００側でブレークダウンさせると、半導体装置１のスイッチング時に発振する場合がある。そこで、ゲート抵抗領域２００のトレンチ間隔ＭＧを半導体素子領域１００のトレンチ間隔ＭＡよりも広くし、ゲート抵抗領域２００のトレンチ底部近傍でブレークダウンさせてもよい。ここで云うトレンチ間隔とは、正確にはトレンチとトレンチとの間の半導体領域（メサ部）のピッチである。ゲート抵抗トレンチ構造１２Ｇのトレンチ間隔ＭＧを半導体素子領域１００のゲートトレンチ構造１２Ａのトレンチ間隔ＭＡよりも広くすると、ゲート抵抗トレンチ構造１２ＧのＰ型半導体領域１７の部分に電気力線が入り込みやすくなるため、ゲート抵抗領域２００のトレンチ底部近傍でブレークダウンしやすくなる。
【0024】
【0025】
耐圧改善領域３００は、図２～図４に示すように、第３半導体領域１７と、第３半導体領域１７を貫通するように形成された耐圧改善トレンチ構造１２Ｂと、耐圧改善トレンチ構造１２Ｂ内に第３絶縁膜４２を介して形成されたフローティング電極３２とを備える。耐圧改善領域３００のトレンチ間隔ＭＢおよび耐圧改善領域のトレンチ幅ＷＢは、耐圧に応じて設定すればよい。耐圧改善トレンチ構造１２Ｂのトレンチ深さＤＢＢは、ゲート抵抗トレンチ構造１２Ｇのトレンチ深さＤＧと等しい値に形成すると良い。
【0026】
ゲート抵抗領域２００よりもチップ端側には耐圧改善領域３００が活性領域１００を囲むように設けられており、その耐圧改善領域３００内には複数のトレンチ型の耐圧改善構造が形成されている。この耐圧改善構造のトレンチ間のメサ部の表面にもＰ型半導体領域１７が形成されており、ゲート抵抗領域２００側のＰ型半導体領域１７の部分はゲート抵抗領域２００のＰ型半導体領域１７と接続している。耐圧改善領域３００のＰ型半導体領域１７もゲート抵抗領域２００のＰ型半導体領域１７と同様にＰベース領域１６よりも深く形成されており、Ｐ型半導体領域１７と耐圧改善トレンチ構造１２Ｂを挟んで外側のＰ型半導体領域１７とは耐圧改善トレンチ構造１２Ｂで分断されている。耐圧改善領域３００が半導体素子領域１００とゲート抵抗領域２００とを囲む。また、耐圧改善領域３００の耐圧改善トレンチ構造１２Ｂのトレンチ間のメサ部の表面のＰ型半導体領域１７とゲート抵抗領域２００のＰ型半導体領域１７との間はＮ型ドリフト領域で分断されていない。
【0027】
更に、図１Ａ及び図１Ｂに示すように、平面的に見て、半導体素子領域１００及び／又はゲート抵抗領域２００の外側に設けられたゲートランナー２２Ｌを備えていても良い。ここで、ゲートランナー２２Ｌは、半導体素子領域１００の外側でゲート抵抗領域２００の外側又は内側でかつ耐圧改善領域３００に内側に設けられている。ゲートランナー２２Ｌは、半導体素子領域１００のゲート電極１４と電気的に接続されている。また、ゲートランナー２２Ｌは、図１Ａ及び図２に示すように、コンタクト２８を介して一部のゲート抵抗２６に接続される。ゲート抵抗２６は、ポリシリコンにより形成可能である。
【0028】
したがって、ゲート抵抗領域２００のゲート抵抗トレンチ構造１２Ｇと、半導体素子領域１００のゲートトレンチ構造１２Ａを同時に形成可能であり、ゲート抵抗２６が半導体素子領域１００と同時形成可能である。また、ゲート抵抗トレンチ構造１２Ｇを用いることにより、ゲート抵抗の面積が縮小化可能である。
【0029】
また、ゲートランナー２２Ｌに接続されるコンタクト２８、ゲートパッド２４Ｐに接続されるコンタクト３０の有無によって、抵抗値の調整が可能である。ゲート抵抗トレンチ構造１２Ｇのトレンチ幅ＷＧやゲート抵抗トレンチ構造１２Ｇのトレンチ間隔ＭＧ、ゲート抵抗２６の長さを調整することによっても、ゲート抵抗領域の耐圧の調整が可能である。
【0030】
また、図１Ａ及び図１Ｂに示すように、半導体素子領域１００とゲートランナー２２Ｌとの間にゲートパッド２４Ｐが設けられていても良い。ゲートパッド２４Ｐは、図１Ａ及び図２に示すように、コンタクト３０を介して少なくとも一部のゲート抵抗２６に接続される。図示は省略するが、ゲートパッド２４Ｐには外部配線が接続される。
【0031】
（ゲート抵抗トレンチ構造）
図８Ａは、ゲート抵抗領域２００のゲート抵抗トレンチ構造１２Ｇの詳細な上面図であり、図８Ｂは、図８ＡのＶＩＩ―ＶＩＩ線に沿う断面図である。なお、図１Ａや図１Ｂでは５個のゲート抵抗トレンチ構造１２Ｇを示していたが、図８Ａでは１１個のゲート抵抗トレンチ構造１２Ｇが配置されている例が示されている。
図８Ａは、ゲート抵抗領域２００のゲート抵抗トレンチ構造１２Ｇの詳細な上面図であり、図８Ｂは、図８ＡのＶＩＩ―ＶＩＩ線に沿う断面図である。なお、図１Ａや図１Ｂでは５個のゲート抵抗トレンチ構造１２Ｇを示していたが、図８Ａでは１１個のゲート抵抗トレンチ構造１２Ｇが配置されている例が示されている。
【0032】
ゲート抵抗領域２００は、第２型導電型の第３半導体領域１７と、第３半導体領域１７の上に第２絶縁膜４０を介してゲート抵抗２６を形成したゲート抵抗トレンチ構造１２Ｇを有する。ゲート抵抗２６は、コンタクト２８を介してゲートランナー２２Ｌに接続され、コンタクト３０を介してゲートパッド２４Ｐに接続されている。コンタクト２８は導電層２８Ｌを介してゲートランナー２２Ｌに接続される。また、コンタクト３０は導電層３０Ｐを介してゲートパッド２４Ｐに接続される。ゲート抵抗トレンチ構造１２Ｇは、図８Ａに示すように、複数配置されている。図８Ｂに示すように、ゲートランナー２２Ｌとゲート抵抗２６との間にはコンタクト抵抗ＲＣＬが形成され、ゲートパッド２４Ｐとゲート抵抗２６との間にはコンタクト抵抗ＲＣＰが形成される。さらに、ポリシリコンで形成されるゲート抵抗２６内部には、直列に分布する抵抗ＲＳ１、ＲＳ２、ＲＳ３が形成される。コンタクト２８、３０が共に形成されているゲート抵抗トレンチ構造１２Ｇでは、所定の値のゲート抵抗２６が得られる。コンタクト３０が形成されていないゲート抵抗トレンチ構造１２Ｇは、ゲート抵抗２６としては機能していない。例えば、図８Ａの紙面の上から１番目と２番目のゲート抵抗トレンチ構造１２Ｇでは、コンタクト２８が設けられゲートランナー２２Ｌとゲート抵抗２６が電気的に接続しているが、コンタクト３０は設けられておらずゲートパッド２４Ｐとゲート抵抗２６が電気的に接続していない。図８Ａの紙面の上から１１番目のゲート抵抗トレンチ構造１２Ｇも同様である。したがって、１１個のゲート抵抗トレンチ構造１２Ｇのうち、８個のゲート抵抗２６が並列接続されてゲートランナー２２Ｌとゲートパッド２４Ｐとの間のゲート抵抗として機能し、３個のゲート抵抗トレンチ構造１２Ｇが不使用のゲート抵抗となっている。これにより、ゲート抵抗２６の電位はゲート電位が印加されつつ、コンタクトの有無によって、ゲートパッド２４Ｐとゲートランナー２２Ｌとの間でゲート抵抗として機能するゲート抵抗２６の本数を調整可能であり、ゲート抵抗の値を調整可能である。接続されるゲート抵抗２６の本数とコンタクト２８，３０を設けるか否かによって、ゲート抵抗トレンチ構造１２Ｇを形成した後であっても、適宜ゲート抵抗領２００のゲート抵抗値を変えることができる。尚、ゲート抵抗トレンチ構造１２Ｇの配置は、図８Ａに限定されない。また、上記実施例ではコンタクト３０の有無でゲート抵抗の値を調整したが、すべてのゲート抵抗トレンチ構造１２Ｇにコンタクト３０を設けてゲートパッド２４Ｐとゲート抵抗２６が電気的に接続し、コンタクト２８の有無によってゲートパッド２４Ｐとゲートランナー２２Ｌとの間に並列接続されるゲート抵抗トレンチ構造１２Ｇの本数を調整してもよい。
【0033】
実施の形態に係る半導体装置１は、ゲート抵抗トレンチ構造１２Ｇで挟まれた半導体領域にはＰ型半導体領域１７が形成されている。Ｐ型半導体領域１７の半導体素子領域１００側は、図２の領域Ｂに示すように、エミッタ電極２０Ｅと電気的に接続している。また、Ｐ型半導体領域１７は、半導体素子領域１００のＰベース領域１６と接続している。Ｐ型半導体領域１７の深さＤＰは、Ｐベース領域１６の深さＤＢより深く、ゲート抵抗トレンチ構造１２Ｇのトレンチ深さＤＧよりも浅い。そして、Ｐ型半導体領域１７の不純物濃度はＰベース領域１６の不純物濃度よりも低い。これにより、Ｐ型半導体領域１７を有するゲート抵抗トレンチ構造１２Ｇや耐圧改善トレンチ構造１２Ｂに比べて、半導体素子領域１００のゲートトレンチ構造１２Ａ近傍（溝の底部のコーナー部付近）で電界集中が生じる。また、Ｐ型半導体領域１７は、Ｐ型半導体領域１７の深さＤＰは、ゲート抵抗トレンチ構造１２Ｇのトレンチ深さＤＧよりも浅いので、半導体装置１のプロセス工程全体が長くなることも回避できる。
【0034】
半導体素子領域（活性領域）１００のゲートトレンチ構造１２Ａと、ゲート抵抗トレンチ構造１２Ｇはトレンチの延伸する方向（図１ＡのＸ方向）、トレンチの幅（ＷＧ、ＷＡ）、トレンチの深さ（ＤＧ、ＤＡ）、隣接するトレンチまでのトレンチ間隔（ＭＧ、ＭＡ）がそれぞれ等しいことが望ましい。ゲートトレンチ構造１２Ａとゲート抵抗トレンチ構造１２Ｇは同時に形成され、更に同様のトレンチ構造が平面内により広い範囲に形成されることで、トレンチ端部の形状が比較的安定する。これにより、プロセスの共通化だけでなく、トレンチ端部で生じるブレークダウン位置が製造ばらつきで変化することを抑制することができる。
【0035】
図５に示すように、半導体素子領域（活性領域）１００のＰベース領域１６はエミッタ電極２０Ｅと電気的に接続している。Ｐベース領域１６とＰ型半導体領域１７は接続しているため、Ｐ型半導体領域１７とエミッタ電極２０Ｅが電気的に接続している。また、Ｐ型半導体領域１７は、ゲートトレンチ構造１２Ａの端側のどこかがエミッタ電極２０Ｅと直接接続していてもよい。例えば、図２では、活性領域１００の端部Ｂ近傍で、エミッタ電極２０ＥとＰ型半導体領域１７が接続される。したがって、エミッタ電極２０ＥとＰベース領域１６、Ｐ型半導体領域１７が電気的に共通に接続されている。なお、エミッタ電極２０Ｅは絶縁層３４でゲート電極１４と絶縁している。
【0036】
図２の端部Ａに示すように、Ｐ型半導体領域１７の深さＤＰはＰベース領域１６の深さＤＢより深く、ゲート抵抗トレンチ構造１２Ｇのトレンチ深さＤＧよりも浅い。図２におけるＰ型半導体領域１７の開始位置（端部Ａ）はゲートトレンチ構造１２Ａの長手方向の端よりも半導体素子領域１００側（プラスＸ方向）にあり、ゲートトレンチ構造１２Ａの長手方向の端近傍の隣接するゲートトレンチ構造１２Ａで挟まれたメサ部にはＰ型半導体領域１７が形成されている。
【0037】
活性領域１００はゲート抵抗領域２００や耐圧改善領域３００より広いので、活性領域１００で電界集中させてブレークダウンさせることで、ブレークダウン電流が狭い領域に流れることによる焼損などの破壊に至らないようにすることができる。
【0038】
（変形例１）
図９は、実施の形態の変形例１に係る半導体装置１Ａの一部の上面図である。また、図１０は、実施の形態の変形例１に係る半導体装置１Ａの全体構造の上面図である。尚、図１０において、破線Ｐで囲まれて表示される領域は、半導体素子領域１００内において、ゲートトレンチ構造１２Ａが配置される領域であることを示している。実施の形態の変形例１に係る半導体装置１Ａは、図９及び図１０に示すように、ゲート抵抗領域２００と半導体素子領域１００との間にゲートランナー２２Ｌ１を配置した構成を有する。そして、実施の形態に係る半導体装置１（図１Ａ、図１Ｂ）に比べてゲートパッド２４Ｐとゲートランナー２２ＬをＸ方向で反対の方向に配置している。このように配置することで、ゲートトレンチ構造１２Ａの長手方向をゲート抵抗トレンチ構造１２Ｇの長手方向と同じＸ方向としつつ、ゲートトレンチ構造１２Ａのゲート電極１４の両端をゲートランナー２２Ｌへと容易に接続できる。なお、図１０で示すように、ゲート抵抗領域２００をゲートランナー２２Ｌにより取り囲んでいてもよい。また、ゲート抵抗領域２００の外側に別の半導体素子領域１００を配置してもよい。
図９は、実施の形態の変形例１に係る半導体装置１Ａの一部の上面図である。また、図１０は、実施の形態の変形例１に係る半導体装置１Ａの全体構造の上面図である。尚、図１０において、破線Ｐで囲まれて表示される領域は、半導体素子領域１００内において、ゲートトレンチ構造１２Ａが配置される領域であることを示している。実施の形態の変形例１に係る半導体装置１Ａは、図９及び図１０に示すように、ゲート抵抗領域２００と半導体素子領域１００との間にゲートランナー２２Ｌ１を配置した構成を有する。そして、実施の形態に係る半導体装置１（図１Ａ、図１Ｂ）に比べてゲートパッド２４Ｐとゲートランナー２２ＬをＸ方向で反対の方向に配置している。このように配置することで、ゲートトレンチ構造１２Ａの長手方向をゲート抵抗トレンチ構造１２Ｇの長手方向と同じＸ方向としつつ、ゲートトレンチ構造１２Ａのゲート電極１４の両端をゲートランナー２２Ｌへと容易に接続できる。なお、図１０で示すように、ゲート抵抗領域２００をゲートランナー２２Ｌにより取り囲んでいてもよい。また、ゲート抵抗領域２００の外側に別の半導体素子領域１００を配置してもよい。
【0039】
（変形例２）
図１１Ａは、実施の形態の変形例２に係る半導体装置１Ｂの上面図である。図１１Ｂは、実施の形態の変形例２に係る半導体装置１Ｂの全体構造の上面図である。尚、図１１Ｂにおいて、破線Ｐで囲まれて表示される領域は、半導体素子領域１００内において、ゲートトレンチ構造１２Ａが配置される領域であることを示している。
図１１Ａは、実施の形態の変形例２に係る半導体装置１Ｂの上面図である。図１１Ｂは、実施の形態の変形例２に係る半導体装置１Ｂの全体構造の上面図である。尚、図１１Ｂにおいて、破線Ｐで囲まれて表示される領域は、半導体素子領域１００内において、ゲートトレンチ構造１２Ａが配置される領域であることを示している。
【0040】
実施の形態に係る半導体装置１及び実施の形態の変形例１に係る半導体装置１Ａでは、ゲートトレンチ構造１２Ａの延びる方向（長手方向）とゲート抵抗トレンチ構造１２Ｇの延びる方向（長手方向）はいずれもＸ方向である。すなわち、ゲートトレンチ構造１２Ａの延びる方向とゲート抵抗トレンチ構造１２Ｇの延びる方向は互いに同じ方向である。これに対して、図１１Ａ及び図１１Ｂに示すように、実施の形態の変形例２に係る半導体装置１Ｂでは、ゲートトレンチ構造１２Ａの延びる方向は、Ｙ方向であり、ゲート抵抗トレンチ構造１２Ｇの延びる方向はＸ方向である。ゲートトレンチ構造１２Ａの延びる方向とゲート抵抗トレンチ構造１２Ｇの延びる方向は互いに非平行であっても良い。ゲートトレンチ構造１２Ａの延びる方向をＹ方向に配置することで、コンタクト２８からゲートトレンチ構造１２Ａのゲート電極１４との接続部までのゲートランナー２２Ｌの長さをある程度の長さ以上に確保することができ、プラスマイナスＹ方向に配置されたゲートランナー２２Ｌからゲートトレンチ構造１２Ａのゲート電極１４への電気信号の応答ばらつきを改善することができる。
【0041】
（変形例３）
図１２は、実施の形態の変形例３に係る半導体装置１Ｃの全体構造の上面図である。尚、図１２において、破線Ｐで囲まれて表示される領域は、半導体素子領域１００内において、ゲートトレンチ構造１２Ａが配置される領域であることを示している。実施の形態の変形例３に係る半導体装置１Ｃは、図１２に示すように、ゲート抵抗領域２００と半導体素子領域１００との間にゲートランナー２２Ｌ１を配置した構成を有する。なお、ゲート抵抗領域２００をゲートランナー２２Ｌにより取り囲んでいてもよい。実施の形態の変形例２に係る半導体装置１（図１１Ａ、図１１Ｂ）に比べてゲートパッド２４Ｐとゲートランナー２２ＬをＸ方向で反対方向に配置している。このように、ゲート抵抗領域２００を配置することで、ゲート抵抗２６とゲートランナー２２Ｌ１とを接続し、ゲート電極１４とゲートランナー２２Ｌとを接続する。これにより、ゲート抵抗２６とゲートランナー２２Ｌ１との接続部からゲート電極１４とゲートランナー２２Ｌとの接続部までのゲートランナーの長さを、ある程度の長さ以上に確保することができ、ゲート電極１４への電気信号の面内ばらつきを改善することができる。また、ゲート抵抗領域２００の外側（図１２においてゲート抵抗領域２００よりマイナスＸ方向）に別の半導体素子領域１００を配置してもよい。
図１２は、実施の形態の変形例３に係る半導体装置１Ｃの全体構造の上面図である。尚、図１２において、破線Ｐで囲まれて表示される領域は、半導体素子領域１００内において、ゲートトレンチ構造１２Ａが配置される領域であることを示している。実施の形態の変形例３に係る半導体装置１Ｃは、図１２に示すように、ゲート抵抗領域２００と半導体素子領域１００との間にゲートランナー２２Ｌ１を配置した構成を有する。なお、ゲート抵抗領域２００をゲートランナー２２Ｌにより取り囲んでいてもよい。実施の形態の変形例２に係る半導体装置１（図１１Ａ、図１１Ｂ）に比べてゲートパッド２４Ｐとゲートランナー２２ＬをＸ方向で反対方向に配置している。このように、ゲート抵抗領域２００を配置することで、ゲート抵抗２６とゲートランナー２２Ｌ１とを接続し、ゲート電極１４とゲートランナー２２Ｌとを接続する。これにより、ゲート抵抗２６とゲートランナー２２Ｌ１との接続部からゲート電極１４とゲートランナー２２Ｌとの接続部までのゲートランナーの長さを、ある程度の長さ以上に確保することができ、ゲート電極１４への電気信号の面内ばらつきを改善することができる。また、ゲート抵抗領域２００の外側（図１２においてゲート抵抗領域２００よりマイナスＸ方向）に別の半導体素子領域１００を配置してもよい。
【0042】
（変形例４）
図１３は、実施の形態の変形例４に係る半導体装置１Ｄの全体構造の上面図である。図１３において、破線Ｐで囲まれて表示される領域は、半導体素子領域１００内において、ゲートトレンチ構造１２Ａが配置される領域であることを示している。ゲート抵抗領域２００は、ゲート抵抗領域２００の周囲の第３半導体領域１７を貫通するトレンチ構造１２Ｃにより囲まれていても良い。このトレンチ構造１２Ｃは、トレンチ構造１２Ｃで囲まれた内側に配置される第３半導体領域１７をベース領域から分断し、第３半導体領域１７の電位をフローティング電位にすることができる。ゲート抵抗トレンチ構造１２Ｇの周囲を少なくとも１つのトレンチ構造１２Ｃで環状に囲んでもよい。また、耐圧改善トレンチ構造１２Ｂにより、トレンチ構造１２Ｃと活性領域を取り囲んでもよい。ゲート抵抗領域２００の周囲を耐圧改善トレンチ構造１２Ｂに囲むことにより、複数のゲート抵抗トレンチ構造１２Ｇの終端部の耐圧のばらつきを抑制することができる。
図１３は、実施の形態の変形例４に係る半導体装置１Ｄの全体構造の上面図である。図１３において、破線Ｐで囲まれて表示される領域は、半導体素子領域１００内において、ゲートトレンチ構造１２Ａが配置される領域であることを示している。ゲート抵抗領域２００は、ゲート抵抗領域２００の周囲の第３半導体領域１７を貫通するトレンチ構造１２Ｃにより囲まれていても良い。このトレンチ構造１２Ｃは、トレンチ構造１２Ｃで囲まれた内側に配置される第３半導体領域１７をベース領域から分断し、第３半導体領域１７の電位をフローティング電位にすることができる。ゲート抵抗トレンチ構造１２Ｇの周囲を少なくとも１つのトレンチ構造１２Ｃで環状に囲んでもよい。また、耐圧改善トレンチ構造１２Ｂにより、トレンチ構造１２Ｃと活性領域を取り囲んでもよい。ゲート抵抗領域２００の周囲を耐圧改善トレンチ構造１２Ｂに囲むことにより、複数のゲート抵抗トレンチ構造１２Ｇの終端部の耐圧のばらつきを抑制することができる。
【0043】
（変形例５）
図１４は、実施の形態の変形例５に係る半導体装置１Ｅの断面図であり、図１５は実施の形態の変形例５の平面図である。図１４は、図３に対応する断面図において、エミッタ電極２０ＥをマイナスＸ方向に延伸させて、エミッタコンタクト３６を介してゲート抵抗２６に接続させている。図１５は、実施の形態の変形例５に係る半導体装置１Ｅのゲート抵抗領域２００部分の拡大された上面図である。図１５において、ＶＩＩＩ－ＶＩＩＩ線に沿う断面構造は、図１４のゲート抵抗領域２００近傍に対応している。
図１４は、実施の形態の変形例５に係る半導体装置１Ｅの断面図であり、図１５は実施の形態の変形例５の平面図である。図１４は、図３に対応する断面図において、エミッタ電極２０ＥをマイナスＸ方向に延伸させて、エミッタコンタクト３６を介してゲート抵抗２６に接続させている。図１５は、実施の形態の変形例５に係る半導体装置１Ｅのゲート抵抗領域２００部分の拡大された上面図である。図１５において、ＶＩＩＩ－ＶＩＩＩ線に沿う断面構造は、図１４のゲート抵抗領域２００近傍に対応している。
【0044】
不使用のゲート抵抗トレンチをフローティング電位とすると、半導体装置の動作中に不使用のゲート抵抗トレンチ内のゲート抵抗２６の電位が不安定となる恐れがある。そこで、ゲートランナー２２Ｌに接続されるコンタクト２８又はゲートパッド２４Ｐに接続されるコンタクト３０のどちらか一方のみ設けて、他方を設けないようにして、ゲート抵抗２６にゲート電位を与えることが考えられる。ゲート電流経路を構成しないポリシリコンゲート抵抗は、電位的にはゲート電位にあると、ゲート電流経路を構成しないポリシリコンゲート抵抗によるゲート容量の増加が生じる。ところで、ゲート抵抗トレンチ構造１２Ｇやその中に設けるポリシリコンのゲート抵抗２６を形成後にゲート抵抗値は測定され、ゲートランナー２２Ｌやゲートパッド２４Ｐとのコンタクト（２８、３０）を設けるか否かを決定する。つまり、ゲート抵抗２６の抵抗値の測定後にゲート抵抗トレンチ構造１２Ｇやその中に設けるポリシリコンのゲート抵抗２６を追加で形成することはプロセスが大幅に増えるため実際には行わない。
【0045】
図１４，図１５のように、実施の形態の変形例５に係る半導体装置１Ｅでは、ゲート抵抗トレンチ構造１２Ｇとその中のポリシリコンのゲート抵抗２６はプラスＸ方向にゲートランナー２２Ｌからゲートパッド２４Ｐの間だけではなく、そこからさらにエミッタ電極２０Ｅ直下にまで延びている。ゲート抵抗２６として使用するポリシリコンゲート抵抗にはゲートランナー２２Ｌと接続したコンタクト２８を通じて一方が接続し、ゲートパッド２４Ｐと接続したコンタクト３０を通じて他方が接続する点は同様である。ゲート抵抗２６として使用するポリシリコンゲート抵抗にはゲートランナー２２Ｌ並びにゲートパッド２４Ｐと接続したコンタクト（２８、３０）を設けないが、エミッタ電極２０Ｅと接続したエミッタコンタクト３６を設ける。これにより、ゲート抵抗２６として使用しないポリシリコンゲート抵抗はエミッタ電極２０Ｅと同電位となるので、ゲート抵抗２６として使用しないポリシリコンゲート抵抗によるゲート容量の増加を抑制することができる。
（その他の実施形態）
上記のように本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
（その他の実施形態）
上記のように本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【0046】
１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ…半導体装置
４Ｃ…コレクタ電極
６…コレクタ領域
８…フィールドストップ領域
１０…ドリフト領域（第１半導体領域）
１２Ａ…ゲート（第１）トレンチ構造
１２Ｂ…耐圧改善（第３）トレンチ構造
１２Ｃ…トレンチ構造
１２Ｇ…ゲート抵抗（第２）トレンチ構造
１４…ゲート電極
１６…ベース領域（第２半導体領域）
１８…エミッタ領域（第４半導体領域）
１７…半導体領域（第３半導体領域）
２０Ｅ…エミッタ電極（第１電極）
２２Ｌ、２２Ｌ１…ゲートランナー
２４Ｐ…ゲートパッド
２６…ゲート抵抗
２８、３０…コンタクト
２８Ｌ、３０Ｐ…導電層
３２…フローティング電極
３４、３８、４０、４２…絶縁膜
３６…エミッタコンタクト
１００…半導体素子領域（活性領域）
２００…ゲート抵抗領域
３００…耐圧改善領域
ＭＡ…活性領域のトレンチ間隔
ＷＡ…活性領域のトレンチ幅
ＭＢ…耐圧改善領域のトレンチ間隔
ＷＢ…耐圧改善領域のトレンチ幅
ＭＧ…ゲート抵抗領域のトレンチ間隔
ＷＧ…ゲート抵抗領域のトレンチ幅
ＤＡ…ゲートトレンチ構造のトレンチ深さ
ＤＢ…第２半導体領域（ベース領域）の深さ
ＤＥ…Ｎエミッタ領域の深さ
ＤＧ…ゲート抵抗トレンチ構造のトレンチ深さ
ＤＰ…第３半導体領域（半導体領域）の深さ
ＤＢＢ…耐圧改善トレンチ構造のトレンチ深さ
４Ｃ…コレクタ電極
６…コレクタ領域
８…フィールドストップ領域
１０…ドリフト領域（第１半導体領域）
１２Ａ…ゲート（第１）トレンチ構造
１２Ｂ…耐圧改善（第３）トレンチ構造
１２Ｃ…トレンチ構造
１２Ｇ…ゲート抵抗（第２）トレンチ構造
１４…ゲート電極
１６…ベース領域（第２半導体領域）
１８…エミッタ領域（第４半導体領域）
１７…半導体領域（第３半導体領域）
２０Ｅ…エミッタ電極（第１電極）
２２Ｌ、２２Ｌ１…ゲートランナー
２４Ｐ…ゲートパッド
２６…ゲート抵抗
２８、３０…コンタクト
２８Ｌ、３０Ｐ…導電層
３２…フローティング電極
３４、３８、４０、４２…絶縁膜
３６…エミッタコンタクト
１００…半導体素子領域（活性領域）
２００…ゲート抵抗領域
３００…耐圧改善領域
ＭＡ…活性領域のトレンチ間隔
ＷＡ…活性領域のトレンチ幅
ＭＢ…耐圧改善領域のトレンチ間隔
ＷＢ…耐圧改善領域のトレンチ幅
ＭＧ…ゲート抵抗領域のトレンチ間隔
ＷＧ…ゲート抵抗領域のトレンチ幅
ＤＡ…ゲートトレンチ構造のトレンチ深さ
ＤＢ…第２半導体領域（ベース領域）の深さ
ＤＥ…Ｎエミッタ領域の深さ
ＤＧ…ゲート抵抗トレンチ構造のトレンチ深さ
ＤＰ…第３半導体領域（半導体領域）の深さ
ＤＢＢ…耐圧改善トレンチ構造のトレンチ深さ
【図1A】
【図1B】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図9】
【図10】
【図11A】
【図11B】
【図12】
【図13】
【図14】
【図15】