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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024166823
(43)【公開日】2024-11-29
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H03F 3/195 20060101AFI20241122BHJP
H03F 1/02 20060101ALI20241122BHJP
H03F 3/68 20060101ALI20241122BHJP
【ＦＩ】
H03F3/195
H03F1/02 188
H03F3/68 220
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2023083195
(22)【出願日】2023-05-19
(71)【出願人】
【識別番号】000002130
【氏名又は名称】住友電気工業株式会社
(74)【代理人】
【識別番号】110004370
【氏名又は名称】弁理士法人片山特許事務所
(72)【発明者】
【氏名】▲塚▼島 光路
【テーマコード（参考）】
5J500
【Ｆターム（参考）】
5J500AA01
5J500AA21
5J500AA41
5J500AA63
5J500AA64
5J500AA65
5J500AC36
5J500AC52
5J500AC92
5J500AF12
5J500AF15
5J500AF16
5J500AH10
5J500AH12
5J500AH25
5J500AH29
5J500AH32
5J500AH33
5J500AK12
5J500AK29
5J500AK66
5J500AM08
5J500AQ02
5J500AQ03
5J500AQ04
5J500AQ06
5J500AS14
5J500AT01
5J500CK06
5J500CK07
5J500LV07
5J500LV08
(57)【要約】 （修正有）
【課題】信号の干渉を抑制し小型化可能な半導体装置を提供する。
【解決手段】半導体装置１０２は、アンプ５０ａが出力した第１高周波信号を出力する出力パッド２３ａを有する半導体チップ２２ａ、第１高周波信号が入力するアンプ５１ａを有する半導体チップ２６ａ、アンプ５０ｂが出力した第２高周波信号を出力する出力パッド２３ｂを有する半導体チップ２２ｂ、第２高周波信号が入力するアンプ５１ｂを有する半導体チップ２６ｂ、Ｘ方向において半導体チップ２２ａと２２ｂ、２６ａと２６ｂに挟まれ、アンプ５０ａと５１ａに接続された整合回路５２ａ、アンプ５０ｂと５１ｂに接続された整合回路５２ｂ及び出力パッド２３ａに接続された入力パッド１１ａと出力パッド２３ｂに接続された入力パッド１１ｂとを備える受動素子チップ１０を備える。Ｘ方向に交差するＹ方向における入力パッド１１ａと１１ｂとの距離は、出力パッド２３ａと２３ｂとの距離より短い。
【選択図】図２
【解決手段】半導体装置１０２は、アンプ５０ａが出力した第１高周波信号を出力する出力パッド２３ａを有する半導体チップ２２ａ、第１高周波信号が入力するアンプ５１ａを有する半導体チップ２６ａ、アンプ５０ｂが出力した第２高周波信号を出力する出力パッド２３ｂを有する半導体チップ２２ｂ、第２高周波信号が入力するアンプ５１ｂを有する半導体チップ２６ｂ、Ｘ方向において半導体チップ２２ａと２２ｂ、２６ａと２６ｂに挟まれ、アンプ５０ａと５１ａに接続された整合回路５２ａ、アンプ５０ｂと５１ｂに接続された整合回路５２ｂ及び出力パッド２３ａに接続された入力パッド１１ａと出力パッド２３ｂに接続された入力パッド１１ｂとを備える受動素子チップ１０を備える。Ｘ方向に交差するＹ方向における入力パッド１１ａと１１ｂとの距離は、出力パッド２３ａと２３ｂとの距離より短い。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１アンプと、前記第１アンプが出力した第１高周波信号を出力する第１出力パッドと、を有する第１半導体チップと、
前記第１高周波信号が入力する第２アンプを有する第２半導体チップと、
第３アンプと、前記第３アンプが出力した第２高周波信号を出力する第２出力パッドと、を有する第３半導体チップと、
前記第２高周波信号が入力する第４アンプを有する第４半導体チップと、
第１方向において、前記第１半導体チップおよび前記第３半導体チップと、前記第２半導体チップおよび前記第４半導体チップと、に挟まれ、
前記第１アンプと前記第２アンプとの間に接続された第１整合回路と、
前記第３アンプと前記第４アンプとの間に接続された第２整合回路と、
を備え、
前記第１出力パッドに電気的に接続された第１入力パッドと、
前記第２出力パッドに電気的に接続された第２入力パッドと、
を備える受動素子チップと、
を備え、
前記第１方向に交差する第２方向における前記第１入力パッドと前記第２入力パッドとの距離は、前記第２方向における前記第１出力パッドと前記第２出力パッドとの距離より短い半導体装置。
前記第１高周波信号が入力する第２アンプを有する第２半導体チップと、
第３アンプと、前記第３アンプが出力した第２高周波信号を出力する第２出力パッドと、を有する第３半導体チップと、
前記第２高周波信号が入力する第４アンプを有する第４半導体チップと、
第１方向において、前記第１半導体チップおよび前記第３半導体チップと、前記第２半導体チップおよび前記第４半導体チップと、に挟まれ、
前記第１アンプと前記第２アンプとの間に接続された第１整合回路と、
前記第３アンプと前記第４アンプとの間に接続された第２整合回路と、
を備え、
前記第１出力パッドに電気的に接続された第１入力パッドと、
前記第２出力パッドに電気的に接続された第２入力パッドと、
を備える受動素子チップと、
を備え、
前記第１方向に交差する第２方向における前記第１入力パッドと前記第２入力パッドとの距離は、前記第２方向における前記第１出力パッドと前記第２出力パッドとの距離より短い半導体装置。
【請求項2】
前記受動素子チップは、前記第２アンプに前記第１高周波信号を出力する第３出力パッドと、前記第４アンプに前記第２高周波信号を出力する第４出力パッドと、を備え、
前記第１入力パッドは、前記第３出力パッドの前記第２方向における中心を通り前記第１方向に延伸する第１直線より前記第２整合回路に近い領域に配置され、
前記第２入力パッドは、前記第４出力パッドの前記第２方向における中心を通り前記第１方向に延伸する第２直線より前記第１整合回路に近い領域に配置されている請求項１に記載の半導体装置。
前記第１入力パッドは、前記第３出力パッドの前記第２方向における中心を通り前記第１方向に延伸する第１直線より前記第２整合回路に近い領域に配置され、
前記第２入力パッドは、前記第４出力パッドの前記第２方向における中心を通り前記第１方向に延伸する第２直線より前記第１整合回路に近い領域に配置されている請求項１に記載の半導体装置。
【請求項3】
前記受動素子チップは、
前記第１アンプおよび前記第２アンプの少なくとも１つに供給される第１バイアス電圧が供給され、前記受動素子チップの前記第２方向における第１端部に配置された第１バイアスパッドと、
前記第３アンプおよび前記第４アンプの少なくとも１つに供給される第２バイアス電圧が供給され、前記受動素子チップの前記第２方向における第２端部に配置された第２バイアスパッドと、
を備える請求項１または２に記載の半導体装置。
前記第１アンプおよび前記第２アンプの少なくとも１つに供給される第１バイアス電圧が供給され、前記受動素子チップの前記第２方向における第１端部に配置された第１バイアスパッドと、
前記第３アンプおよび前記第４アンプの少なくとも１つに供給される第２バイアス電圧が供給され、前記受動素子チップの前記第２方向における第２端部に配置された第２バイアスパッドと、
を備える請求項１または２に記載の半導体装置。
【請求項4】
前記第１バイアスパッドは前記受動素子チップの、前記第１方向における中心線より前記第１半導体チップに近い領域に配置され、
前記第２バイアスパッドは、前記中心線より前記第３半導体チップに近い領域に配置される請求項３に記載の半導体装置。
前記第２バイアスパッドは、前記中心線より前記第３半導体チップに近い領域に配置される請求項３に記載の半導体装置。
【請求項5】
前記第１出力パッドと前記第１入力パッドとを電気的に接続する第１ボンディングワイヤと、
前記第２出力パッドと前記第２入力パッドとを電気的に接続する第２ボンディングワイヤと、
前記第１ボンディングワイヤと前記第２ボンディングワイヤとの間に設けられ、第１端が基準電位に電気的に接続された第３ボンディングワイヤと、
を備え、
前記受動素子チップは、前記第１入力パッドと前記第２入力パッドとの間に設けられ、前記第３ボンディングワイヤの第２端が接続された基準電位パッドを備える請求項１に記載の半導体装置。
前記第２出力パッドと前記第２入力パッドとを電気的に接続する第２ボンディングワイヤと、
前記第１ボンディングワイヤと前記第２ボンディングワイヤとの間に設けられ、第１端が基準電位に電気的に接続された第３ボンディングワイヤと、
を備え、
前記受動素子チップは、前記第１入力パッドと前記第２入力パッドとの間に設けられ、前記第３ボンディングワイヤの第２端が接続された基準電位パッドを備える請求項１に記載の半導体装置。
【請求項6】
第１アンプと、前記第１アンプが出力した第１高周波信号を出力する第１出力パッドと、を有する第１半導体チップと、
前記第１高周波信号が入力する第２アンプを有する第２半導体チップと、
第３アンプと、前記第３アンプが出力した第２高周波信号を出力する第２出力パッドと、を有する第３半導体チップと、
前記第２高周波信号が入力する第４アンプを有する第４半導体チップと、
第１方向において、前記第１半導体チップおよび前記第３半導体チップと、前記第２半導体チップおよび前記第４半導体チップと、に挟まれ、
前記第１アンプと前記第２アンプとの間に接続された第１整合回路と、
前記第３アンプと前記第４アンプとの間に接続された第２整合回路と、
を備え、
前記第１出力パッドに電気的に接続された第１入力パッドと、
前記第２出力パッドに電気的に接続された第２入力パッドと、
前記第１入力パッドと前記第２入力パッドとの間に設けられ、基準電位が供給される基準電位パッドと、
を備える受動素子チップと、
前記第１出力パッドと前記第１入力パッドとを電気的に接続する第１ボンディングワイヤと、
前記第２出力パッドと前記第２入力パッドとを電気的に接続する第２ボンディングワイヤと、
前記第１ボンディングワイヤと前記第２ボンディングワイヤとの間に設けられ、第１端が前記基準電位に電気的に接続され、第２端が前記基準電位パッドに電気的に接続された第３ボンディングワイヤと、
を備える半導体装置。
前記第１高周波信号が入力する第２アンプを有する第２半導体チップと、
第３アンプと、前記第３アンプが出力した第２高周波信号を出力する第２出力パッドと、を有する第３半導体チップと、
前記第２高周波信号が入力する第４アンプを有する第４半導体チップと、
第１方向において、前記第１半導体チップおよび前記第３半導体チップと、前記第２半導体チップおよび前記第４半導体チップと、に挟まれ、
前記第１アンプと前記第２アンプとの間に接続された第１整合回路と、
前記第３アンプと前記第４アンプとの間に接続された第２整合回路と、
を備え、
前記第１出力パッドに電気的に接続された第１入力パッドと、
前記第２出力パッドに電気的に接続された第２入力パッドと、
前記第１入力パッドと前記第２入力パッドとの間に設けられ、基準電位が供給される基準電位パッドと、
を備える受動素子チップと、
前記第１出力パッドと前記第１入力パッドとを電気的に接続する第１ボンディングワイヤと、
前記第２出力パッドと前記第２入力パッドとを電気的に接続する第２ボンディングワイヤと、
前記第１ボンディングワイヤと前記第２ボンディングワイヤとの間に設けられ、第１端が前記基準電位に電気的に接続され、第２端が前記基準電位パッドに電気的に接続された第３ボンディングワイヤと、
を備える半導体装置。
【請求項7】
前記受動素子チップは、前記第３ボンディングワイヤとは別に前記基準電位パッドを前記基準電位に電気的に接続する経路を備える請求項５または６に記載の半導体装置。
【請求項8】
前記受動素子チップは、第１端が前記基準電位パッドに電気的に接続され、第２端が前記第３ボンディングワイヤとは別の経路を介し前記基準電位に電気的に接続されたキャパシタを備える請求項５または６に記載の半導体装置。
【請求項9】
前記第３ボンディングワイヤと前記キャパシタとの共振周波数は、前記第１アンプおよび前記第３アンプの動作帯域内に位置する請求項８に記載の半導体装置。
【請求項10】
前記受動素子チップは、前記基準電位パッドと前記基準電位との間において前記キャパシタと直列接続された抵抗を備える請求項８に記載の半導体装置。
【請求項11】
前記第１アンプおよび前記第２アンプは、ドハティ増幅器のメインアンプを含み、前記第３アンプおよび前記第４アンプは、前記ドハティ増幅器のピークアンプを含む請求項１、請求項２、請求項５および請求項６のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
マイクロ波等の高周波信号を増幅する増幅器としてドハティ増幅器等の並列に２つのアンプが設けられた増幅器が知られている。並列に接続された２つのアンプを各々２段とすることが知られている（例えば特許文献１）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０２２／０１２３６９３号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
２段のアンプの段間には整合回路およびバイアス回路が設けられる。並列接続された２つのアンプの段間の整合回路およびバイアス回路の受動素子を１つの集積型受動デバイス（ＩＰＤ：Ｉｎｔｅｇｒａｔｅｄ Ｐａｓｓｉｖｅ Ｄｅｖｉｃｅ）とすることで、増幅器を小型化できる。しかしながら、小型化は十分ではない。また、並列接続された２つのアンプの信号が干渉することがある。
【0005】
本開示は、上記課題に鑑みなされたものであり、小型化することまたは信号の干渉を抑制することを目的とする。
【課題を解決するための手段】
【0006】
本開示の一実施形態は、第１アンプと、前記第１アンプが出力した第１高周波信号を出力する第１出力パッドと、を有する第１半導体チップと、前記第１高周波信号が入力する第２アンプを有する第２半導体チップと、第３アンプと、前記第３アンプが出力した第２高周波信号を出力する第２出力パッドと、を有する第３半導体チップと、前記第２高周波信号が入力する第４アンプを有する第４半導体チップと、第１方向において、前記第１半導体チップおよび前記第３半導体チップと、前記第２半導体チップおよび前記第４半導体チップと、に挟まれ、前記第１アンプと前記第２アンプとの間に接続された第１整合回路と、前記第３アンプと前記第４アンプとの間に接続された第２整合回路と、を備え、前記第１出力パッドに電気的に接続された第１入力パッドと、前記第２出力パッドに電気的に接続された第２入力パッドと、を備える受動素子チップと、を備え、前記第１方向に交差する第２方向における前記第１入力パッドと前記第２入力パッドとの距離は、前記第２方向における前記第１出力パッドと前記第２出力パッドとの距離より短い半導体装置である。
【0007】
本開示の一実施形態は、第１アンプと、前記第１アンプが出力した第１高周波信号を出力する第１出力パッドと、を有する第１半導体チップと、前記第１高周波信号が入力する第２アンプを有する第２半導体チップと、第３アンプと、前記第３アンプが出力した第２高周波信号を出力する第２出力パッドと、を有する第３半導体チップと、前記第２高周波信号が入力する第４アンプを有する第４半導体チップと、第１方向において、前記第１半導体チップおよび前記第３半導体チップと、前記第２半導体チップおよび前記第４半導体チップと、に挟まれ、前記第１アンプと前記第２アンプとの間に接続された第１整合回路と、前記第３アンプと前記第４アンプとの間に接続された第２整合回路と、を備え、前記第１出力パッドに電気的に接続された第１入力パッドと、前記第２出力パッドに電気的に接続された第２入力パッドと、前記第１入力パッドと前記第２入力パッドとの間に設けられ、基準電位が供給される基準電位パッドと、を備える受動素子チップと、前記第１出力パッドと前記第１入力パッドとを電気的に接続する第１ボンディングワイヤと、前記第２出力パッドと前記第２入力パッドとを電気的に接続する第２ボンディングワイヤと、前記第１ボンディングワイヤと前記第２ボンディングワイヤとの間に設けられ、第１端が前記基準電位に電気的に接続され、第２端が前記基準電位パッドに電気的に接続された第３ボンディングワイヤと、を備える半導体装置である。
【発明の効果】
【0008】
本開示によれば、小型化することまたは信号の干渉を抑制することができる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
［本開示の実施形態の説明］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、第１アンプと、前記第１アンプが出力した第１高周波信号を出力する第１出力パッドと、を有する第１半導体チップと、前記第１高周波信号が入力する第２アンプを有する第２半導体チップと、第３アンプと、前記第３アンプが出力した第２高周波信号を出力する第２出力パッドと、を有する第３半導体チップと、前記第２高周波信号が入力する第４アンプを有する第４半導体チップと、第１方向において、前記第１半導体チップおよび前記第３半導体チップと、前記第２半導体チップおよび前記第４半導体チップと、に挟まれ、前記第１アンプと前記第２アンプとの間に接続された第１整合回路と、前記第３アンプと前記第４アンプとの間に接続された第２整合回路と、を備え、前記第１出力パッドに電気的に接続された第１入力パッドと、前記第２出力パッドに電気的に接続された第２入力パッドと、を備える受動素子チップと、を備え、前記第１方向に交差する第２方向における前記第１入力パッドと前記第２入力パッドとの距離は、前記第２方向における前記第１出力パッドと前記第２出力パッドとの距離より短い半導体装置である。これにより、受動素子チップの第２方向における幅を小さくでき、かつ半導体装置の第１方向の幅を小さくできる。よって、半導体装置を小型化できる。
（２）上記（１）において、前記受動素子チップは、前記第２アンプに前記第１高周波信号を出力する第３出力パッドと、前記第４アンプに前記第２高周波信号を出力する第４出力パッドと、を備え、前記第１入力パッドは、前記第３出力パッドの前記第２方向における中心を通り前記第１方向に延伸する第１直線より前記第２整合回路に近い領域に配置され、前記第２入力パッドは、前記第４出力パッドの前記第２方向における中心を通り前記第１方向に延伸する第２直線より前記第１整合回路に近い領域に配置されていてもよい。これにより、受動素子チップの第２方向における幅を小さくできる。
（３）上記（１）または（２）において、前記受動素子チップは、前記第１アンプおよび前記第２アンプの少なくとも１つに供給される第１バイアス電圧が供給され、前記受動素子チップの前記第２方向における第１端部に配置された第１バイアスパッドと、前記第３アンプおよび前記第４アンプの少なくとも１つに供給される第２バイアス電圧が供給され、前記受動素子チップの前記第２方向における第２端部に配置された第２バイアスパッドと、を備えていてもよい。これにより、受動素子チップの第２方向における幅を小さくできる。
（４）上記（３）において、前記第１バイアスパッドは前記受動素子チップの、前記第１方向における中心線より前記第１半導体チップに近い領域に配置され、前記第２バイアスパッドは、前記中心線より前記第３半導体チップに近い領域に配置されていてもよい。これにより、受動素子チップの第２方向における幅を小さくできる。
（５）上記（１）から（４）のいずれかにおいて、前記第１出力パッドと前記第１入力パッドとを電気的に接続する第１ボンディングワイヤと、前記第２出力パッドと前記第２入力パッドとを電気的に接続する第２ボンディングワイヤと、前記第１ボンディングワイヤと前記第２ボンディングワイヤとの間に設けられ、第１端が基準電位に電気的に接続された第３ボンディングワイヤと、を備え、前記受動素子チップは、前記第１入力パッドと前記第２入力パッドとの間に設けられ、前記第３ボンディングワイヤの第２端が接続された基準電位パッドを備えていてもよい。これにより、第１入力パッドおよび第１ボンディングワイヤと、第２入力パッドおよび第２ボンディングワイヤと、の間の信号の干渉を抑制でき、アイソレーション特性を向上できる。
（６）本開示の一実施形態は、第１アンプと、前記第１アンプが出力した第１高周波信号を出力する第１出力パッドと、を有する第１半導体チップと、前記第１高周波信号が入力する第２アンプを有する第２半導体チップと、第３アンプと、前記第３アンプが出力した第２高周波信号を出力する第２出力パッドと、を有する第３半導体チップと、前記第２高周波信号が入力する第４アンプを有する第４半導体チップと、第１方向において、前記第１半導体チップおよび前記第３半導体チップと、前記第２半導体チップおよび前記第４半導体チップと、に挟まれ、前記第１アンプと前記第２アンプとの間に接続された第１整合回路と、前記第３アンプと前記第４アンプとの間に接続された第２整合回路と、を備え、前記第１出力パッドに電気的に接続された第１入力パッドと、前記第２出力パッドに電気的に接続された第２入力パッドと、前記第１入力パッドと前記第２入力パッドとの間に設けられ、基準電位が供給される基準電位パッドと、を備える受動素子チップと、前記第１出力パッドと前記第１入力パッドとを電気的に接続する第１ボンディングワイヤと、前記第２出力パッドと前記第２入力パッドとを電気的に接続する第２ボンディングワイヤと、前記第１ボンディングワイヤと前記第２ボンディングワイヤとの間に設けられ、第１端が前記基準電位に電気的に接続され、第２端が前記基準電位パッドに電気的に接続された第３ボンディングワイヤと、を備える半導体装置である。これにより、第１入力パッドおよび第１ボンディングワイヤと、第２入力パッドおよび第２ボンディングワイヤと、の間の信号の干渉を抑制できる。
（７）上記（５）または（６）において、前記受動素子チップは、前記第３ボンディングワイヤとは別に前記基準電位パッドを前記基準電位に電気的に接続する経路を備えてもよい。これにより、信号の干渉をより抑制できる。
（８）上記（５）または（６）において、前記受動素子チップは、第１端が前記基準電位パッドに電気的に接続され、第２端が前記第３ボンディングワイヤとは別の経路を介し前記基準電位に電気的に接続されたキャパシタを備えてもよい。これにより、信号の干渉をより抑制できる。
（９）上記（８）において、前記第３ボンディングワイヤと前記キャパシタとの共振周波数は、前記第１アンプおよび前記第３アンプの動作帯域内に位置してもよい。これにより、信号の干渉をより抑制できる。
（１０）上記（８）または（９）において、前記受動素子チップは、前記基準電位パッドと前記基準電位との間において前記キャパシタと直列接続された抵抗を備えてもよい。これにより、信号の干渉をより抑制できる。
（１１）上記（１）から（１０）のいずれかにおいて、前記第１アンプおよび前記第２アンプは、ドハティ増幅器のメインアンプを含み、前記第３アンプおよび前記第４アンプは、前記ドハティ増幅器のピークアンプを含んでもよい。これにより、ドハティ増幅器を小型化することまたは信号の干渉を抑制することができる。
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、第１アンプと、前記第１アンプが出力した第１高周波信号を出力する第１出力パッドと、を有する第１半導体チップと、前記第１高周波信号が入力する第２アンプを有する第２半導体チップと、第３アンプと、前記第３アンプが出力した第２高周波信号を出力する第２出力パッドと、を有する第３半導体チップと、前記第２高周波信号が入力する第４アンプを有する第４半導体チップと、第１方向において、前記第１半導体チップおよび前記第３半導体チップと、前記第２半導体チップおよび前記第４半導体チップと、に挟まれ、前記第１アンプと前記第２アンプとの間に接続された第１整合回路と、前記第３アンプと前記第４アンプとの間に接続された第２整合回路と、を備え、前記第１出力パッドに電気的に接続された第１入力パッドと、前記第２出力パッドに電気的に接続された第２入力パッドと、を備える受動素子チップと、を備え、前記第１方向に交差する第２方向における前記第１入力パッドと前記第２入力パッドとの距離は、前記第２方向における前記第１出力パッドと前記第２出力パッドとの距離より短い半導体装置である。これにより、受動素子チップの第２方向における幅を小さくでき、かつ半導体装置の第１方向の幅を小さくできる。よって、半導体装置を小型化できる。
（２）上記（１）において、前記受動素子チップは、前記第２アンプに前記第１高周波信号を出力する第３出力パッドと、前記第４アンプに前記第２高周波信号を出力する第４出力パッドと、を備え、前記第１入力パッドは、前記第３出力パッドの前記第２方向における中心を通り前記第１方向に延伸する第１直線より前記第２整合回路に近い領域に配置され、前記第２入力パッドは、前記第４出力パッドの前記第２方向における中心を通り前記第１方向に延伸する第２直線より前記第１整合回路に近い領域に配置されていてもよい。これにより、受動素子チップの第２方向における幅を小さくできる。
（３）上記（１）または（２）において、前記受動素子チップは、前記第１アンプおよび前記第２アンプの少なくとも１つに供給される第１バイアス電圧が供給され、前記受動素子チップの前記第２方向における第１端部に配置された第１バイアスパッドと、前記第３アンプおよび前記第４アンプの少なくとも１つに供給される第２バイアス電圧が供給され、前記受動素子チップの前記第２方向における第２端部に配置された第２バイアスパッドと、を備えていてもよい。これにより、受動素子チップの第２方向における幅を小さくできる。
（４）上記（３）において、前記第１バイアスパッドは前記受動素子チップの、前記第１方向における中心線より前記第１半導体チップに近い領域に配置され、前記第２バイアスパッドは、前記中心線より前記第３半導体チップに近い領域に配置されていてもよい。これにより、受動素子チップの第２方向における幅を小さくできる。
（５）上記（１）から（４）のいずれかにおいて、前記第１出力パッドと前記第１入力パッドとを電気的に接続する第１ボンディングワイヤと、前記第２出力パッドと前記第２入力パッドとを電気的に接続する第２ボンディングワイヤと、前記第１ボンディングワイヤと前記第２ボンディングワイヤとの間に設けられ、第１端が基準電位に電気的に接続された第３ボンディングワイヤと、を備え、前記受動素子チップは、前記第１入力パッドと前記第２入力パッドとの間に設けられ、前記第３ボンディングワイヤの第２端が接続された基準電位パッドを備えていてもよい。これにより、第１入力パッドおよび第１ボンディングワイヤと、第２入力パッドおよび第２ボンディングワイヤと、の間の信号の干渉を抑制でき、アイソレーション特性を向上できる。
（６）本開示の一実施形態は、第１アンプと、前記第１アンプが出力した第１高周波信号を出力する第１出力パッドと、を有する第１半導体チップと、前記第１高周波信号が入力する第２アンプを有する第２半導体チップと、第３アンプと、前記第３アンプが出力した第２高周波信号を出力する第２出力パッドと、を有する第３半導体チップと、前記第２高周波信号が入力する第４アンプを有する第４半導体チップと、第１方向において、前記第１半導体チップおよび前記第３半導体チップと、前記第２半導体チップおよび前記第４半導体チップと、に挟まれ、前記第１アンプと前記第２アンプとの間に接続された第１整合回路と、前記第３アンプと前記第４アンプとの間に接続された第２整合回路と、を備え、前記第１出力パッドに電気的に接続された第１入力パッドと、前記第２出力パッドに電気的に接続された第２入力パッドと、前記第１入力パッドと前記第２入力パッドとの間に設けられ、基準電位が供給される基準電位パッドと、を備える受動素子チップと、前記第１出力パッドと前記第１入力パッドとを電気的に接続する第１ボンディングワイヤと、前記第２出力パッドと前記第２入力パッドとを電気的に接続する第２ボンディングワイヤと、前記第１ボンディングワイヤと前記第２ボンディングワイヤとの間に設けられ、第１端が前記基準電位に電気的に接続され、第２端が前記基準電位パッドに電気的に接続された第３ボンディングワイヤと、を備える半導体装置である。これにより、第１入力パッドおよび第１ボンディングワイヤと、第２入力パッドおよび第２ボンディングワイヤと、の間の信号の干渉を抑制できる。
（７）上記（５）または（６）において、前記受動素子チップは、前記第３ボンディングワイヤとは別に前記基準電位パッドを前記基準電位に電気的に接続する経路を備えてもよい。これにより、信号の干渉をより抑制できる。
（８）上記（５）または（６）において、前記受動素子チップは、第１端が前記基準電位パッドに電気的に接続され、第２端が前記第３ボンディングワイヤとは別の経路を介し前記基準電位に電気的に接続されたキャパシタを備えてもよい。これにより、信号の干渉をより抑制できる。
（９）上記（８）において、前記第３ボンディングワイヤと前記キャパシタとの共振周波数は、前記第１アンプおよび前記第３アンプの動作帯域内に位置してもよい。これにより、信号の干渉をより抑制できる。
（１０）上記（８）または（９）において、前記受動素子チップは、前記基準電位パッドと前記基準電位との間において前記キャパシタと直列接続された抵抗を備えてもよい。これにより、信号の干渉をより抑制できる。
（１１）上記（１）から（１０）のいずれかにおいて、前記第１アンプおよび前記第２アンプは、ドハティ増幅器のメインアンプを含み、前記第３アンプおよび前記第４アンプは、前記ドハティ増幅器のピークアンプを含んでもよい。これにより、ドハティ増幅器を小型化することまたは信号の干渉を抑制することができる。
【0011】
［本開示の実施形態の詳細］
本開示の実施形態にかかる半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本開示の実施形態にかかる半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0012】
［実施例１］
半導体装置として、ドハティ増幅器に用いられる半導体装置を例に説明する。図１は、実施例１における増幅回路の回路図である。図１に示すように、実施例１の増幅回路１００では、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間に、アンプ５０ａおよび５１ａと、アンプ５０ｂおよび５１ｂとが並列に接続されている。ピークアンプは、アンプ５０ａおよび５１ａの２段アンプであり、メインアンプは、アンプ５０ｂおよび５１ｂの２段アンプである。アンプ５０ａおよびアンプ５０ｂはドライバアンプであり、アンプ５１ａおよび５１ｂはパワーアンプである。増幅回路１００が移動体通信の基地局に用いられる場合、入力端子Ｔｉｎに入力する高周波信号の周波数は、例えば０．５ＧＨｚから１０ＧＨｚである。
半導体装置として、ドハティ増幅器に用いられる半導体装置を例に説明する。図１は、実施例１における増幅回路の回路図である。図１に示すように、実施例１の増幅回路１００では、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間に、アンプ５０ａおよび５１ａと、アンプ５０ｂおよび５１ｂとが並列に接続されている。ピークアンプは、アンプ５０ａおよび５１ａの２段アンプであり、メインアンプは、アンプ５０ｂおよび５１ｂの２段アンプである。アンプ５０ａおよびアンプ５０ｂはドライバアンプであり、アンプ５１ａおよび５１ｂはパワーアンプである。増幅回路１００が移動体通信の基地局に用いられる場合、入力端子Ｔｉｎに入力する高周波信号の周波数は、例えば０．５ＧＨｚから１０ＧＨｚである。
【0013】
分配器５９は、入力端子Ｔｉｎに入力された入力信号Ｓｉを信号Ｓ１ａおよびＳ１ｂに分配する。アンプ５０ａは、整合回路５３ａを介して入力された信号Ｓ１ａを増幅し、増幅した信号を信号Ｓ２ａとして出力する。整合回路５３ａは、分配器５９から整合回路５３ａを見たインピーダンスと整合回路５３ａからアンプ５０ａを見たインピーダンスとを整合させる。アンプ５１ａは、整合回路５２ａを介して入力された信号Ｓ２ａを増幅し、増幅した信号を信号Ｓ３ａとして出力する。整合回路５２ａは、アンプ５０ａから整合回路５２ａを見たインピーダンスと整合回路５２ａからアンプ５１ａを見たインピーダンスとを整合させる。信号Ｓ３ａは整合回路５４ａを介し合成器６０に入力される。整合回路５４ａは、アンプ５１ａから整合回路５４ａを見たインピーダンスと整合回路５４ａから合成器６０を見たインピーダンスとを整合させる。
【0014】
アンプ５０ｂは、整合回路５３ｂを介して入力された信号Ｓ１ｂを増幅し、増幅した信号を信号Ｓ２ｂとして出力する。整合回路５３ｂは、分配器５９から整合回路５３ｂを見たインピーダンスと整合回路５３ｂからアンプ５０ｂを見たインピーダンスとを整合させる。アンプ５１ｂは、整合回路５２ｂを介して入力された信号Ｓ２ｂを増幅し、増幅した信号を信号Ｓ３ｂとして出力する。整合回路５２ｂは、アンプ５０ｂから整合回路５２ｂを見たインピーダンスと整合回路５２ｂからアンプ５１ｂを見たインピーダンスとを整合させる。信号Ｓ３ｂは整合回路５４ｂを介し合成器６０に入力される。整合回路５４ｂは、アンプ５１ｂから整合回路５４ｂを見たインピーダンスと整合回路５４ｂから合成器６０を見たインピーダンスとを整合させる。合成器６０は、信号Ｓ３ａとＳ３ｂとを合成し、合成した信号を出力信号Ｓｏとして出力端子Ｔｏｕｔに出力する。
【0015】
アンプ５０ａ、５０ｂ、５１ａおよび５１ｂは、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａおよびＱ２ｂをそれぞれ含む。トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａおよびＱ２ｂは例えばＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、例えばＧａＮ ＨＥＭＴ（Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）またはＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）である。トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａおよびＱ２ｂのソースＳは、グランド等の基準電位に各々接続されている。トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａおよびＱ２ｂのゲートＧには、信号Ｓ１ａ、Ｓ１ｂ、Ｓ２ａおよびＳ２ｂがそれぞれ入力する。トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａおよびＱ２ｂのドレインＤからは、信号Ｓ２ａ、Ｓ２ｂ、Ｓ３ａおよびＳ３ｂがそれぞれ出力する。
【0016】
バイアス回路５７ａおよび５７ｂは、アンプ５０ａおよび５０ｂにバイアス電圧ＶＧ１ａおよびＶＧ１ｂ（ゲートバイアス電圧）をそれぞれ供給し、信号Ｓ１ａおよびＳ１ｂがバイアス端子に漏洩することをそれぞれ抑制する。バイアス回路５５ａおよび５５ｂは、アンプ５０ａおよび５０ｂにバイアス電圧ＶＤ１ａおよびＶＤ１ｂ（ドレインバイアス電圧）をそれぞれ供給し、信号Ｓ２ａおよびＳ２ｂがバイアス端子に漏洩することをそれぞれ抑制する。バイアス回路５６ａおよび５６ｂは、アンプ５１ａおよび５１ｂにバイアス電圧ＶＧ２ａおよびＶＧ２ｂ（ゲートバイアス電圧）をそれぞれ供給し、信号Ｓ２ａおよびＳ２ｂがバイアス端子に漏洩することをそれぞれ抑制する。バイアス回路５８ａおよび５８ｂは、アンプ５１ａおよび５１ｂにバイアス電圧ＶＤ２ａおよびＶＤ２ｂ（ドレインバイアス電圧）をそれぞれ供給し、信号Ｓ３ａおよびＳ３ｂがバイアス端子に漏洩することをそれぞれ抑制する。
【0017】
整合回路５２ａ、５２ｂ、バイアス回路５５ａ、５５ｂ、５６ａおよび５６ｂは、ＩＰＤ１０に設けられている。
【0018】
アンプ５１ａは、Ｃ級動作し、アンプ５１ｂは、ＡＢ級またはＢ級動作する。入力信号Ｓｉの入力電力が小さいときにはアンプ５１ｂが主に入力信号Ｓｉを増幅する。入力電力が大きくなると、アンプ５１ｂに加え、アンプ５１ａが入力信号Ｓｉのピークを増幅する。アンプ５１ａと５１ｂとの大きさ（例えばゲート幅）は同じでもよいし、アンプ５１ａは５１ｂより大きくてもよい。
【0019】
図２は、実施例１に係る半導体装置の平面図である。図３は、実施例１に係る半導体装置の断面図であり、図２のＡ－Ａ断面図である。ベース２０の法線方向をＺ方向とし、半導体チップ２２ａおよび２２ｂと半導体チップ２６ａおよび２６ｂの配列方向をＸ方向（第１方向）とし、半導体チップ２２ａと２２ｂとの配列方向および半導体チップ２６ａと２６ｂとの配列方向をＹ方向（第１方向に交差する第２方向）とする。Ｘ方向とＹ方向とは直交していなくても交差していればよい。
【0020】
【0021】
ＩＰＤ１０は、基板７３を備えている。基板７３上に、整合回路５２ａ、５２ｂ、バイアス回路５５ａ、５５ｂ、５６ａおよび５６ｂが設けられている。整合回路５２ａ、５２ｂ、バイアス回路５５ａ、５５ｂ、５６ａおよび５６ｂは、インダクタ１８ａ、１８ｂ、１６ａ、１６ｂ、１７ａおよび１７ｂをそれぞれ有している。ＩＰＤ１０の上面に、入力パッド１１ａ、１１ｂ、出力パッド１５ａ、１５ｂ、バイアスパッド１３ａ、１３ｂ、１４ａおよび１４ｂが設けられている。基板７３の下面に電極７４が設けられている。
【0022】
半導体チップ２２ａおよび２２ｂは、基板７１を備えている。半導体チップ２２ａの基板７１の上面に出力パッド２３ａおよび入力パッド２４ａが設けられている。半導体チップ２２ａにはアンプ５０ａが設けられている。半導体チップ２２ｂの基板７１の上面に出力パッド２３ｂおよび入力パッド２４ｂが設けられている。半導体チップ２２ｂにはアンプ５０ｂが設けられている。基板７１の下面には電極７２が設けられている。
【0023】
半導体チップ２６ａおよび２６ｂは、基板７５を備えている。半導体チップ２６ａの基板７５の上面に出力パッド２７ａおよび入力パッド２８ａが設けられている。半導体チップ２６ａにはアンプ５１ａが設けられている。半導体チップ２６ｂの基板７５の上面に出力パッド２７ｂおよび入力パッド２８ｂが設けられている。半導体チップ２６ｂにはアンプ５１ｂが設けられている。基板７５の下面に電極７６が設けられている。
【0024】
ＩＰＤ１０の電極７４、半導体チップ２２ａおよび２２ｂの電極７２、半導体チップ２６ａおよび２６ｂの電極７６は、ベース２０の上面に金属ペーストまたはロウ材等の接合層７８により接合されている。
【0025】
ボンディングワイヤ４０ａは出力パッド２３ａと入力パッド１１ａとを電気的に接続する。ボンディングワイヤ４０ｂは出力パッド２３ｂと入力パッド１１ｂとを電気的に接続する。ボンディングワイヤ４２ａは、バイアスパッド１３ａとバイアス電圧ＶＤ１ａを供給する端子（不図示）とを電気的に接続する。ボンディングワイヤ４２ｂは、バイアスパッド１３ｂとバイアス電圧ＶＤ１ｂを供給する端子（不図示）とを電気的に接続する。ボンディングワイヤ４３ａは、バイアスパッド１４ａとバイアス電圧ＶＧ２ａを供給する端子（不図示）とを電気的に接続する。ボンディングワイヤ４３ｂは、バイアスパッド１４ｂとバイアス電圧ＶＧ２ｂを供給する端子（不図示）とを電気的に接続する。
【0026】
ボンディングワイヤ４４ａは出力パッド１５ａと入力パッド２８ａとを電気的に接続する。ボンディングワイヤ４４ｂは出力パッド１５ｂと入力パッド２８ｂとを電気的に接続する。ボンディングワイヤ４５ａは、入力パッド２４ａと信号Ｓ１ａを出力する端子（不図示）とを電気的に接続する。ボンディングワイヤ４５ｂは、入力パッド２４ｂと信号Ｓ１ｂを出力する端子（不図示）とを電気的に接続する。ボンディングワイヤ４６ａは、出力パッド２７ａと信号Ｓ３ａが入力する端子（不図示）とを電気的に接続する。ボンディングワイヤ４６ｂは、出力パッド２７ｂと信号Ｓ３ｂが入力する端子（不図示）とを電気的に接続する。
【0027】
以上のように、半導体装置１０２では、半導体チップ２２ａ（第１半導体チップ）は、アンプ５０ａ（第１アンプ）と、アンプ５０ａが出力した信号Ｓ２ａ（第１高周波信号）を出力する出力パッド２３ａ（第１出力パッド）と、を有する。半導体チップ２６ａ（第２半導体チップ）は、信号Ｓ２ａ（第１高周波信号）が入力するアンプ５１ａ（第２アンプ）を有する。半導体チップ２２ｂ（第３半導体チップ）は、アンプ５０ｂ（第３アンプ）と、アンプ５０ｂが出力した信号Ｓ２ｂ（第２高周波信号）を出力する出力パッド２３ｂ（第２出力パッド）と、を有する。半導体チップ２６ｂ（第４半導体チップ）は、信号Ｓ２ｂ（第２高周波信号）が入力するアンプ５１ｂ（第４アンプ）を有する。なお、第１半導体チップ２２ａと第３半導体チップ２２ｂとは一体とした１個の半導体チップでもよく、第２半導体チップ２６ａと第４半導体チップ２６ｂとは一体とした１個の半導体チップでもよい。
【0028】
単一のＩＰＤ１０（受動素子チップ）は、Ｘ方向において、半導体チップ２２ａおよび２２ｂと、半導体チップ２６ａおよび２６ｂと、に挟まれている。ＩＰＤ１０は、アンプ５０ａと５１ａとの間に接続された整合回路５２ａ（第１整合回路）と、アンプ５０ｂと５１ｂとの間に接続された整合回路５２ｂ（第２整合回路）と、を備える。さらに、ＩＰＤ１０は、出力パッド２３ａにボンディングワイヤ４０ａを介し電気的に接続された入力パッド１１ａ（第１入力パッド）と、出力パッド２３ｂにボンディングワイヤ４０ｂを介し電気的に接続された入力パッド１１ｂ（第２入力パッド）と、を備える。
【0029】
ＩＰＤ１０は、出力パッド１５ａ（第３出力パッド）、出力パッド１５ｂ（第４出力パッド）、バイアスパッド１３ａおよび１４ａ（第１バイアスパッド）およびバイアスパッド１３ｂおよび１４ｂ（第２バイアスパッド）を備える。出力パッド１５ａは、アンプ５１ａに電気的に接続される。出力パッド１５ｂは、アンプ５１ｂに電気的に接続される。バイアスパッド１３ａおよび１４ａには、アンプ５０ａおよび５１ａに供給されるバイアス電圧（第１バイアス電圧）が供給される。バイアスパッド１３ｂおよび１４ｂには、アンプ５０ｂおよび５１ｂに供給されるバイアス電圧（第２バイアス電圧）が供給される。
【0030】
出力パッド１５ａおよび１５ｂのＹ方向における中心を通りＸ方向に延伸する直線を６１ａおよび６１ｂとする。Ｘ方向におけるＩＰＤ１０の中心線を直線６２とする。出力パッド２３ａと２３ｂとの距離をＤ１とし、入力パッド１１ａと１１ｂとの距離をＤ２とする。ボンディングワイヤ４０ａおよび４０ｂの長さをそれぞれＤ３ａおよびＤ３ｂとする。実施例１では、距離Ｄ２は距離Ｄ１より短い。
【0031】
ＩＰＤ１０の基板７３は、例えばシリコン基板、アルミナ基板等の半導体基板または絶縁体基板である。キャパシタ、インダクタ、抵抗、配線およびパッド等の受動素子は基板７１に設けられている。トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａおよびＱ２ｂがＧａＮ ＨＥＭＴの場合、半導体チップ２２ａ、２２ｂの基板７１並びに半導体チップ２６ａおよび２６ｂの基板７５は、例えば炭化シリコン（ＳｉＣ）基板、サファイア基板、窒化ガリウム（ＧａＮ）基板である。トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａおよびＱ２ｂがＬＤＭＯＳの場合、基板７１および７５は、シリコン基板である。ボンディングワイヤ４０ａ、４０ｂ、４２ａ、４２ｂ、４３ａ、４３ｂ、４４ａ、４４ｂ、４５ａ、４５ｂは、例えばアルミニウムワイヤまたは金ワイヤである。ベース２０の上面は、銅等の導電体層である。
【0032】
［比較例１］
図４は、比較例１に係る半導体装置の平面図である。図４に示すように、比較例１の半導体装置１１０では、距離Ｄ１とＤ２とはほぼ等しい。出力パッド２３ａ、入力パッド１１ａおよび出力パッド１５ａは、ほぼ直線６１ａ上に位置する。出力パッド２３ｂ、入力パッド１１ｂおよび出力パッド１５ｂは、ほぼ直線６１ｂ上に位置する。その他の構成は実施例１と同じである。
図４は、比較例１に係る半導体装置の平面図である。図４に示すように、比較例１の半導体装置１１０では、距離Ｄ１とＤ２とはほぼ等しい。出力パッド２３ａ、入力パッド１１ａおよび出力パッド１５ａは、ほぼ直線６１ａ上に位置する。出力パッド２３ｂ、入力パッド１１ｂおよび出力パッド１５ｂは、ほぼ直線６１ｂ上に位置する。その他の構成は実施例１と同じである。
【0033】
［ＩＰＤにおける各素子の配置］
実施例１および比較例１におけるＩＰＤ１０の配置について説明する。並列接続された２つのアンプでは、信号の方向は同じでありＸ方向である。このため、ＩＰＤ１０の上面において、入力パッド１１ａおよび１１ｂは、ＩＰＤ１０のＸ方向における－辺近傍に設けられ、出力パッド１５ａおよび１５ｂは、ＩＰＤ１０のＸ方向における＋辺近傍に設けられる。例えば、入力パッド１１ａおよび１１ｂとＩＰＤ１０のＸ方向における－辺との間には、他のパッドおよび素子（キャパシタ、インダクタ、抵抗およびビア）は設けられていない。出力パッド１５ａおよび１５ｂとＩＰＤ１０のＸ方向における＋辺との間には、他のパッドおよび素子（キャパシタ、インダクタ、抵抗およびビア）は設けられていない。アンプ５０ａおよび５１ａへのバイアス電圧の供給はＹ方向における＋方向から行われ、アンプ５０ｂおよび５１ｂへのバイアス電圧の供給はＹ方向における－方向から行われる。このため、バイアスパッド１３ａおよび１４ａは、ＩＰＤ１０のＹ方向における＋辺近傍に設けられ、バイアスパッド１３ｂおよび１４ｂは、ＩＰＤ１０のＹ方向における－辺近傍に設けられる。
実施例１および比較例１におけるＩＰＤ１０の配置について説明する。並列接続された２つのアンプでは、信号の方向は同じでありＸ方向である。このため、ＩＰＤ１０の上面において、入力パッド１１ａおよび１１ｂは、ＩＰＤ１０のＸ方向における－辺近傍に設けられ、出力パッド１５ａおよび１５ｂは、ＩＰＤ１０のＸ方向における＋辺近傍に設けられる。例えば、入力パッド１１ａおよび１１ｂとＩＰＤ１０のＸ方向における－辺との間には、他のパッドおよび素子（キャパシタ、インダクタ、抵抗およびビア）は設けられていない。出力パッド１５ａおよび１５ｂとＩＰＤ１０のＸ方向における＋辺との間には、他のパッドおよび素子（キャパシタ、インダクタ、抵抗およびビア）は設けられていない。アンプ５０ａおよび５１ａへのバイアス電圧の供給はＹ方向における＋方向から行われ、アンプ５０ｂおよび５１ｂへのバイアス電圧の供給はＹ方向における－方向から行われる。このため、バイアスパッド１３ａおよび１４ａは、ＩＰＤ１０のＹ方向における＋辺近傍に設けられ、バイアスパッド１３ｂおよび１４ｂは、ＩＰＤ１０のＹ方向における－辺近傍に設けられる。
【0034】
整合回路５２ａのうち、アンプ５０ａおよび５０ｂの出力インピーダンスを整合させる部分は、入力パッド１１ａおよび１１ｂの近傍にそれぞれ設けられる。例えばインダクタ１８ａおよび１８ｂは、入力パッド１１ａおよび１１ｂの近傍にそれぞれ設けられる。アンプ５１ａおよび５１ｂの入力インピーダンスを整合させる部分は、出力パッド１５ａおよび１５ｂの近傍にそれぞれ設けられる。アンプ５１ａおよび５１ｂの入力整合回路は面積が大きくなる。このため、ＩＰＤ１０のうち直線６２より出力パッド１５ａおよび１５ｂに近い領域のほとんどは、整合回路５２ａにより占められる。
【0035】
このため、バイアスパッド１３ａ、１３ｂ、１４ａおよび１４ｂは、直線６２より入力パッド１１ａおよび１１ｂに近い領域に設けられる。バイアスパッド１３ａ、１３ｂ、１４ａおよび１４ｂの近傍にバイアス回路５５ａ、５５ｂ、５６ａおよび５６ｂをそれぞれ設ける。このため、入力パッド１１ａおよび１１ｂは、ＩＰＤ１０のＹ方向における両端の辺から比較的遠くに配置することになる。アンプ５０ａと５０ｂとの電磁界干渉の抑制、アンプ５１ａと５１ｂとの電磁界干渉を抑制するため、半導体チップ２２ａと２２ｂとの距離、半導体チップ２６ａと２６ｂとの距離は、ある程度確保する。
【0036】
上記のような制約において、比較例１の半導体装置１１０では、距離Ｄ１とＤ２とをほぼ等しくする。入力パッド１１ａおよび１１ｂとＩＰＤ１０のＹ方向における両端の辺との距離Ｄ４ａおよびＤ４ｂをそれぞれ確保すると、ＩＰＤ１０のＹ方向における幅が広くなり、半導体装置１１０が大型化する。
【0037】
また、ボンディングワイヤ４０ａおよび４０ｂは、それぞれ半導体チップ２２ａおよび２２ｂにおけるアンプ５０ａおよび５０ｂの出力インピーダンスの整合のための整合回路の一部として機能する場合がある。この場合、ボンディングワイヤ４０ａの長さＤ３ａおよびボンディングワイヤ４０ｂの長さＤ３ｂは、一定の長さとなる。長さＤ３ａおよびＤ３ｂを確保しようとすると、半導体チップ２２ａおよび２２ｂとＩＰＤ１０との間の距離Ｄ５ａおよびＤ５ｂをそれぞれ確保する。このため、半導体装置１１０が大型化する。
【0038】
［実施例１について］
実施例１によれば、Ｙ方向における入力パッド１１ａと１１ｂとの距離Ｄ２は、Ｙ方向における出力パッド２３ａと２３ｂとの距離Ｄ１より短い。これにより、図２のように、Ｙ方向において整合回路５２ａおよび５２ｂを近づけることができ、Ｙ方向におけるＩＰＤ１０の幅を小さくできる。また、比較例１とボンディングワイヤ４０ａおよび４０ｂの長さＤ３ａおよびＤ３ｂを同じとし、かつ半導体チップ２２ａおよび２２ｂとＩＤＰ１０とのそれぞれの距離Ｄ５ａおよびＤ５ｂを比較例１より短くできる。これにより、半導体装置１０２を小型化できる。距離Ｄ２は、距離Ｄ１の０．７倍以下とすることができる。距離Ｄ１が長すぎると、半導体装置が大型化する。この観点から、距離Ｄ２は、距離Ｄ１の０．１倍以上とすることがでる。距離Ｄ１は、例えば５００μｍ以上２０００μｍ以下であり、距離Ｄ２は、例えば２００μｍ以上１０００μｍ以下である。長さＤ３ａおよびＤ３ｂは、例えば５００μｍ以上１５００μｍ以下である。
実施例１によれば、Ｙ方向における入力パッド１１ａと１１ｂとの距離Ｄ２は、Ｙ方向における出力パッド２３ａと２３ｂとの距離Ｄ１より短い。これにより、図２のように、Ｙ方向において整合回路５２ａおよび５２ｂを近づけることができ、Ｙ方向におけるＩＰＤ１０の幅を小さくできる。また、比較例１とボンディングワイヤ４０ａおよび４０ｂの長さＤ３ａおよびＤ３ｂを同じとし、かつ半導体チップ２２ａおよび２２ｂとＩＤＰ１０とのそれぞれの距離Ｄ５ａおよびＤ５ｂを比較例１より短くできる。これにより、半導体装置１０２を小型化できる。距離Ｄ２は、距離Ｄ１の０．７倍以下とすることができる。距離Ｄ１が長すぎると、半導体装置が大型化する。この観点から、距離Ｄ２は、距離Ｄ１の０．１倍以上とすることがでる。距離Ｄ１は、例えば５００μｍ以上２０００μｍ以下であり、距離Ｄ２は、例えば２００μｍ以上１０００μｍ以下である。長さＤ３ａおよびＤ３ｂは、例えば５００μｍ以上１５００μｍ以下である。
【0039】
また、入力パッド１１ａは、出力パッド１５ａのＹ方向における中心を通りＸ方向に延伸する直線６１ａ（第１直線）より整合回路５２ｂに近い領域に配置されている。入力パッド１１ｂは、出力パッド１５ｂのＹ方向における中心を通りＸ方向に延伸する直線６１ｂ（第２直線）より整合回路５２ａに近い領域に配置さている。これにより、距離Ｄ４ａおよびＤ４ｂを比較例１と同じとしてもＩＰＤ１０のＹ方向における幅を小さくできる。距離Ｄ４ａおよびＤ４ｂは、例えば１０００μｍ以上２０００μｍ以下である。
【0040】
バイアスパッド１３ａおよび１４ａは、ＩＰＤ１０のＹ方向における＋の第１端部に配置されている。バイアスパッド１３ｂおよび１４ｂは、ＩＰＤ１０のＹ方向における－の第２端部に配置されている。このように、バイアスパッド１３ａ、１４ａ、１３ｂおよび１４ｂが配置されると、バイアスパッド１３ａ、１４ａ、１３ｂおよび１４ｂにボンディングワイヤ４２ａ、４３ａ、４２ｂおよび４３ｂを接続しやすくなる。しかし、入力パッド１１ａおよび１１ｂのＩＰＤ１０のＹ方向における両辺からの距離Ｄ４ａおよびＤ４ｂを設けることになる。これにより、ＩＰＤ１０のＹ方向における幅が大きくなりやすい。そこで、距離Ｄ２を距離Ｄ１より小さくする。これにより、ＩＰＤ１０のＹ方向における幅を小さくできる。バイアスパッド１３ａおよび１４ａの少なくとも１つが第１端部に配置され、バイアスパッド１３ｂおよび１４ｂの少なくとも１つが第２端部に配置されていればよい。なお、パッドがＩＰＤ１０の端部に設けられているとは、例えばパッドとＩＰＤ１０の辺との間に他のパッドおよび素子（キャパシタ、インダクタ、抵抗およびビア）が設けられていないことを意味する。
【0041】
バイアスパッド１３ａおよび１４ａは、ＩＰＤ１０のＸ方向における中心線の直線６２より半導体チップ２２ａに近い第１領域に配置され、バイアスパッド１３ｂおよび１４ｂは、直線６２より半導体チップ２２ｂに近い第２領域に配置されている。このように、バイアスパッド１３ａ、１４ａ、１３ｂおよび１４ｂが配置されると、整合回路５２ａおよび５２ｂを出力パッド１５ａおよび１５ｂの近くに配置できる。しかし、入力パッド１１ａおよび１１ｂのＩＰＤ１０のＹ方向における両辺からの距離Ｄ４ａおよびＤ４ｂを設けることになる。そこで、距離Ｄ２を距離Ｄ１より小さくする。これにより、ＩＰＤ１０のＹ方向における幅を小さくできる。バイアスパッド１３ａおよび１４ａの少なくとも１つの第１バイアスパッドが第１領域に配置され、バイアスパッド１３ｂおよび１４ｂの少なくとも１つの第１バイアスパッドが第２領域に配置されていればよい。
【0042】
［実施例２］
図５は、実施例２に係る半導体装置の平面図である。図５に示すように、実施例２の半導体装置１０４では、ＩＰＤ１０の入力パッド１１ａと１１ｂとの間に基準電位パッド１２が設けられている。ボンディングワイヤ４０ａ（第１ボンディングワイヤ）は、出力パッド２３ａと入力パッド１１ａとを電気的に接続する。ボンディングワイヤ４０ｂ（第２ボンディングワイヤ）は、出力パッド２３ｂと入力パッド１１ｂとを電気的に接続する。ボンディングワイヤ４１（第３ボンディングワイヤ）は、ボンディングワイヤ４０ａと４０ｂとの間に設けられている。ボンディングワイヤ４１の第１端はベース２０に電気的に接続され、ボンディングワイヤ４１の第２端は基準電位パッド１２に電気的に接続されている。これにより、基準電位パッド１２に基準電位が供給される。ＩＤＰ１０には、基準電位パッド１２に電気的に接続される回路２５が設けられている。その他の構成は実施例１と同じであり説明を省略する。
図５は、実施例２に係る半導体装置の平面図である。図５に示すように、実施例２の半導体装置１０４では、ＩＰＤ１０の入力パッド１１ａと１１ｂとの間に基準電位パッド１２が設けられている。ボンディングワイヤ４０ａ（第１ボンディングワイヤ）は、出力パッド２３ａと入力パッド１１ａとを電気的に接続する。ボンディングワイヤ４０ｂ（第２ボンディングワイヤ）は、出力パッド２３ｂと入力パッド１１ｂとを電気的に接続する。ボンディングワイヤ４１（第３ボンディングワイヤ）は、ボンディングワイヤ４０ａと４０ｂとの間に設けられている。ボンディングワイヤ４１の第１端はベース２０に電気的に接続され、ボンディングワイヤ４１の第２端は基準電位パッド１２に電気的に接続されている。これにより、基準電位パッド１２に基準電位が供給される。ＩＤＰ１０には、基準電位パッド１２に電気的に接続される回路２５が設けられている。その他の構成は実施例１と同じであり説明を省略する。
【0043】
図６、図７、図８および図９は、実施例２における回路の例を示す平面図である。図６から図９では、ＩＰＤ１０の入力パッド１１ａ、１１ｂ、基準電位パッド１２、回路２５、半導体チップ２２ａおよび２２ｂ以外の図示を省略している。図６から図９のように、ボンディングワイヤ４１の第１端はベース２０を介し接地されている。
【0044】
図６の例では、基準電位パッド１２は、ボンディングワイヤ４１以外の素子には電気的に接続されていない。基準電位パッド１２およびボンディングワイヤ４１がシールドとして機能するため、入力パッド１１ａと１１ｂとの距離Ｄ２が比較例１より短くなっても、入力パッド１１ａおよびボンディングワイヤ４０ａと、入力パッド１１ｂおよびボンディングワイヤ４０ｂと、の間の信号の干渉を抑制でき、アイソレーション特性を向上できる。
【0045】
図７の例では、ＩＰＤ１０内に回路２５が設けられている。回路２５は、ボンディングワイヤ４１とは別に基準電位パッド１２を基準電位とに電気的に接続し、短絡させる経路２５ａを備えている。これにより、基準電位パッド１２およびボンディングワイヤ４１のシールド機能をより向上させ、信号の干渉をより抑制できる。
【0046】
図８の例では、回路２５は、第１端が基準電位パッド１２に電気的に接続され、第２端がボンディングワイヤ４１とは別の経路を介し基準電位に電気的に接続されたキャパシタＣ１を備えている。ボンディングワイヤ４１とキャパシタＣ１との共振回路の共振周波数は、アンプ５１ａおよび５１ｂの動作帯域内に位置する。これにより、入力パッド１１ａおよびボンディングワイヤ４０ａから放射される動作帯域内の信号は、ボンディングワイヤ４１とキャパシタＣ１により反射される。入力パッド１１ｂおよびボンディングワイヤ４０ｂから放射される動作帯域内の信号は、ボンディングワイヤ４１とキャパシタＣ１により反射される。よって、入力パッド１１ａおよびボンディングワイヤ４０ａと、入力パッド１１ｂおよびボンディングワイヤ４０ｂと、の間の信号の干渉をより抑制できる。
【0047】
図９の例では、回路２５は、基準電位パッド１２と基準電位との間においてキャパシタＣ１と直列接続された抵抗Ｒ１を備えている。ボンディングワイヤ４１およびキャパシタＣ１の共振によって流れる電流を抵抗Ｒ１により減衰させることができる。よって、信号の干渉をより抑制できる。
【0048】
［実施例２の変形例１］
図１０は、実施例２の変形例１におけるＩＰＤ付近の平面図である。図１０に示すように、出力パッド２３ａと２３ｂとの距離Ｄ１と、入力パッド１１ａと１１ｂとの距離Ｄ２と、はほぼ等しくてもよい。距離Ｄ１とＤ２とがほぼ等しい場合においても、基準電位パッド１２およびボンディングワイヤ４１を設けることで、入力パッド１１ａおよびボンディングワイヤ４０ａと、入力パッド１１ｂおよびボンディングワイヤ４０ｂと、の間の信号の干渉を抑制できる。図７から図９の例における回路２５を設けてもよい。その他の構成は実施例２と同じであり説明を省略する。
図１０は、実施例２の変形例１におけるＩＰＤ付近の平面図である。図１０に示すように、出力パッド２３ａと２３ｂとの距離Ｄ１と、入力パッド１１ａと１１ｂとの距離Ｄ２と、はほぼ等しくてもよい。距離Ｄ１とＤ２とがほぼ等しい場合においても、基準電位パッド１２およびボンディングワイヤ４１を設けることで、入力パッド１１ａおよびボンディングワイヤ４０ａと、入力パッド１１ｂおよびボンディングワイヤ４０ｂと、の間の信号の干渉を抑制できる。図７から図９の例における回路２５を設けてもよい。その他の構成は実施例２と同じであり説明を省略する。
【0049】
実施例１、２およびその変形例では、アンプ５０ａおよび５１ａは、ドハティ増幅器のメインアンプを含み、アンプ５０ｂおよび５１ｂは、ドハティ増幅器のピークアンプを含む例を説明した。アンプ５０ａ、５０ｂ、５１ａ、５１ｂおよびＩＰＤ１０は、ドハティ増幅器以外の回路に含まれていてもよい。ドハティ増幅器以外の回路においても、小型化することまたは信号の干渉を抑制することができる。
【0050】
［実施例３］
図１１は、実施例３に係る半導体装置の平面図である。図１１に示すように、実施例３の半導体装置１０６では、基板２１上にベース２０が設けられている。基板２１は、例えばプリント基板等のガラスエポキシ樹脂基板である。ベース２０は、基板２１の上面に設けられた導電体層であり、例えば銅層である。ベース２０上に、半導体チップ２２ａ、２２ｂ、２６ａ、２６ｂ、ＩＰＤ１０および３０が搭載されている。基板２１の上面には端子２９ａ、２９ｂ、３５ａ、３５ｂ、３６ａ、３６ｂ、３７ａ、３７ｂ、３８ａ、３８ｂ、３９ａおよび３９ｂが設けられている。基板２１には、回路３４ａおよび３４ｂが形成されている。ＩＰＤ３０の上面には、パッド３１ａ、３１ｂ、３２ａ、３２ｂ、３３ａおよび３３ｂが設けられている。
図１１は、実施例３に係る半導体装置の平面図である。図１１に示すように、実施例３の半導体装置１０６では、基板２１上にベース２０が設けられている。基板２１は、例えばプリント基板等のガラスエポキシ樹脂基板である。ベース２０は、基板２１の上面に設けられた導電体層であり、例えば銅層である。ベース２０上に、半導体チップ２２ａ、２２ｂ、２６ａ、２６ｂ、ＩＰＤ１０および３０が搭載されている。基板２１の上面には端子２９ａ、２９ｂ、３５ａ、３５ｂ、３６ａ、３６ｂ、３７ａ、３７ｂ、３８ａ、３８ｂ、３９ａおよび３９ｂが設けられている。基板２１には、回路３４ａおよび３４ｂが形成されている。ＩＰＤ３０の上面には、パッド３１ａ、３１ｂ、３２ａ、３２ｂ、３３ａおよび３３ｂが設けられている。
【0051】
ボンディングワイヤ４２ａは、バイアスパッド１３ａと端子３６ａとを電気的に接続する。ボンディングワイヤ４２ｂは、バイアスパッド１３ｂと端子３６ｂとを電気的に接続する。ボンディングワイヤ４３ａは、バイアスパッド１４ａと端子３７ａとを電気的に接続する。ボンディングワイヤ４３ｂは、バイアスパッド１４ｂと端子３７ｂとを電気的に接続する。ボンディングワイヤ４５ａは、パッド３１ａと２４ａとを電気的に接続する。ボンディングワイヤ４５ｂは、パッド３１ｂと２４ｂとを電気的に接続する。ボンディングワイヤ４６ａは、出力パッド２７ａと端子３５ａとを電気的に接続する。ボンディングワイヤ４６ｂは、出力パッド２７ｂと端子３５ｂとを電気的に接続する。ボンディングワイヤ４７ａは、パッド３２ａと端子３８ａとを電気的に接続する。ボンディングワイヤ４７ｂは、パッド３２ｂと端子３８ｂとを電気的に接続する。ボンディングワイヤ４８ａは、パッド３３ａと端子２９ａとを電気的に接続する。ボンディングワイヤ４８ｂは、パッド３３ｂと端子２９ｂとを電気的に接続する。
【0052】
回路３４ａは、図１の分配器５９を備えている。端子３９ａから入力した入力信号Ｓｉは、回路３４ａの分配器５９により信号Ｓ１ａおよびＳ１ｂに分配される。
【0053】
ＩＰＤ３０は、図１の整合回路５３ａ、５３ｂ、バイアス回路５７ａおよび５７ｂを備えている。信号Ｓ１ａは、端子３８ａからボンディングワイヤ４７ａを介しＩＰＤ３０に入力する。信号Ｓ１ｂは、端子３８ｂからボンディングワイヤ４７ｂを介しＩＰＤ３０に入力する。バイアス電圧ＶＧ１ａは、端子２９ａからボンディングワイヤ４８ａを介しＩＰＤ３０に供給される。バイアス電圧ＶＧ１ｂは、端子２９ｂからボンディングワイヤ４８ｂを介しＩＰＤ３０に供給される。整合回路５３ａを通過した信号Ｓ１ａは、ＩＰＤ３０からパッド３１ａおよびボンディングワイヤ４５ａを介し半導体チップ２２ａに入力する。整合回路５３ｂを通過した信号Ｓ１ｂは、ＩＰＤ３０からパッド３１ｂおよびボンディングワイヤ４５ｂを介し半導体チップ２２ｂに入力する。
【0054】
回路３４ｂは、図１の整合回路５４ａ、５４ｂ、バイアス回路５８ａ、５８ｂおよび合成器６０を備えている。半導体チップ２６ａから出力された信号Ｓ３ａは、ボンディングワイヤ４６ａおよび端子３５ａを介し回路３４ｂに入力する。半導体チップ２６ｂから出力される信号Ｓ３ｂは、ボンディングワイヤ４６ｂおよび端子３５ｂを介し回路３４ｂに入力する。整合回路５４ａを通過した信号Ｓ３ａと整合回路５４ｂを通過した信号Ｓ３ｂとが合成された出力信号Ｓｏは端子３９ｂから出力される。
【0055】
半導体チップ２２ａ、２２ｂ、２６ａ、２６ｂおよびＩＰＤ１０の動作は実施例１および２と同じであり説明を省略する。
【0056】
図１２は、実施例３におけるＩＰＤ１０の一部の平面図である。図１３は、実施例３におけるＩＰＤの一部の回路図である。図１２に示すように、ＩＰＤ１０上に、パッド、キャパシタ、インダクタ、抵抗、ビアおよび配線１９が設けられている。配線１９は、パッド、キャパシタ、インダクタ、抵抗およびビアを電気的に接続する。ビアＶ１は、パッド１９ａとＩＰＤ１０を貫通するビアホール１９ｂとを有する。図１２および図１３に示すように、基準電位パッド１２は、キャパシタＣ１、抵抗Ｒ１およびＩＰＤ１０を貫通するビアＶ１を介し基準電位に接続される。
【0057】
入力パッド１１ｂと出力パッド１５ｂとの間には、インダクタＬ１１、キャパシタＣ１１、Ｃ１２およびインダクタＬ１３が直列接続され、キャパシタＣ１３およびＣ１４がビアＶ１１およびＶ１２をそれぞれ介しシャント接続されている。インダクタＬ１３およびキャパシタＣ１４と出力パッド１５ｂとの間にキャパシタＣ１５およびＣ１６が並列接続されている。キャパシタＣ１５とインダクタＬ１３との間のノードにインダクタＬ１４と抵抗Ｒ１１がビアＶ１３を介しシャント接続されている。キャパシタＣ１６とインダクタＬ１３との間のノードにインダクタＬ１５と抵抗Ｒ１２がビアＶ１４を介しシャント接続されている。バイアスパッド１３ｂと、インダクタＬ１１とキャパシタＣ１１との間のノードと、の間にインダクタＬ１２が接続されている。バイアスパッド１４ｂと出力パッド１５ｂとの間にインダクタＬ１６が直列接続され、キャパシタＣ１７がビアＶ１５を介しシャント接続されている。
【0058】
回路２５は、キャパシタＣ１および抵抗Ｒ１を含む。整合回路５２ｂは、インダクタＬ１１、Ｌ１３からＬ１５、キャパシタＣ１１からＣ１６、抵抗Ｒ１１およびＲ１２を含む。バイアス回路５５ｂは、インダクタＬ１２を含む。バイアス回路５６ｂは、インダクタＬ１６およびキャパシタＣ１７を含む。アンプ５０ａ、アンプ５０ｂ、アンプ５１ａおよびアンプ５１ｂの動作帯域は、例えば３．４ＧＨｚから４．０ＧＨｚである。
【0059】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【0060】
１０、３０ ＩＰＤ
１１ａ、１１ｂ、２４ａ、２４ｂ、２８ａ、２８ｂ 入力パッド
１２ 基準電位パッド
１３ａ、１３ｂ、１４ａ、１４ｂ バイアスパッド
１５ａ、１５ｂ、２３ａ、２３ｂ、２７ａ、２７ｂ 出力パッド
１６ａ、１６ｂ、１７ａ、１７ｂ、１８ａ、１８ｂ インダクタ
１９ 配線
１９ａ パッド
１９ｂ ビアホール
２０ ベース
２１ 基板
２２ａ、２２ｂ、２６ａ、２６ｂ 半導体チップ
２５、３４ａ、３４ｂ 回路
２５ａ 経路
２９ａ、２９ｂ、３５ａ、３５ｂ、３６ａ、３６ｂ、３７ａ、３７ｂ、３８ａ、３８ｂ、３９ａ、３９ｂ 端子
３１ａ、３１ｂ、３２ａ、３２ｂ、３３ａ、３３ｂ パッド
４０ａ、４０ｂ、４１、４２ａ、４２ｂ、４３ａ、４３ｂ、４４ａ、４４ｂ、４５ａ、４５ｂ、４６ａ、４６ｂ、４７ａ、４７ｂ、４８ａ、４８ｂ ボンディングワイヤ
５０ａ、５０ｂ、５１ａ、５１ａ アンプ
５２ａ、５２ｂ、５３ａ、５３ｂ、５４ａ、５４ｂ 整合回路
５５ａ、５５ｂ、５６ａ、５６ｂ、５７ａ、５７ｂ、５８ａ、５８ｂ バイアス回路
５９ 分配器
６０ 合成器
６１ａ、６１ｂ、６２ 直線
１００ 増幅回路
１０２、１０４、１１０ 半導体装置
１１ａ、１１ｂ、２４ａ、２４ｂ、２８ａ、２８ｂ 入力パッド
１２ 基準電位パッド
１３ａ、１３ｂ、１４ａ、１４ｂ バイアスパッド
１５ａ、１５ｂ、２３ａ、２３ｂ、２７ａ、２７ｂ 出力パッド
１６ａ、１６ｂ、１７ａ、１７ｂ、１８ａ、１８ｂ インダクタ
１９ 配線
１９ａ パッド
１９ｂ ビアホール
２０ ベース
２１ 基板
２２ａ、２２ｂ、２６ａ、２６ｂ 半導体チップ
２５、３４ａ、３４ｂ 回路
２５ａ 経路
２９ａ、２９ｂ、３５ａ、３５ｂ、３６ａ、３６ｂ、３７ａ、３７ｂ、３８ａ、３８ｂ、３９ａ、３９ｂ 端子
３１ａ、３１ｂ、３２ａ、３２ｂ、３３ａ、３３ｂ パッド
４０ａ、４０ｂ、４１、４２ａ、４２ｂ、４３ａ、４３ｂ、４４ａ、４４ｂ、４５ａ、４５ｂ、４６ａ、４６ｂ、４７ａ、４７ｂ、４８ａ、４８ｂ ボンディングワイヤ
５０ａ、５０ｂ、５１ａ、５１ａ アンプ
５２ａ、５２ｂ、５３ａ、５３ｂ、５４ａ、５４ｂ 整合回路
５５ａ、５５ｂ、５６ａ、５６ｂ、５７ａ、５７ｂ、５８ａ、５８ｂ バイアス回路
５９ 分配器
６０ 合成器
６１ａ、６１ｂ、６２ 直線
１００ 増幅回路
１０２、１０４、１１０ 半導体装置
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【手続補正書】
【提出日】2024-06-06
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
第１アンプと、前記第１アンプが出力した第１高周波信号を出力する第１出力パッドと、を有する第１半導体チップと、
前記第１高周波信号が入力する第２アンプを有する第２半導体チップと、
第３アンプと、前記第３アンプが出力した第２高周波信号を出力する第２出力パッドと、を有する第３半導体チップと、
前記第２高周波信号が入力する第４アンプを有する第４半導体チップと、
第１方向において、前記第１半導体チップおよび前記第２半導体チップの間に配置され、前記第１アンプと前記第２アンプとの間に接続された第１整合回路と、
前記第１方向において、前記第３半導体チップおよび前記第４半導体チップの間に配置され、前記第３アンプと前記第４アンプとの間に接続された第２整合回路と、
を備え、
前記第１出力パッドに電気的に接続された第１入力パッドと、
前記第２出力パッドに電気的に接続された第２入力パッドと、
を備える受動素子チップと、
を備え、
前記第１方向に交差する第２方向における前記第１入力パッドと前記第２入力パッドとの距離は、前記第２方向における前記第１出力パッドと前記第２出力パッドとの距離より短い半導体装置。
前記第１高周波信号が入力する第２アンプを有する第２半導体チップと、
第３アンプと、前記第３アンプが出力した第２高周波信号を出力する第２出力パッドと、を有する第３半導体チップと、
前記第２高周波信号が入力する第４アンプを有する第４半導体チップと、
第１方向において、前記第１半導体チップおよび前記第２半導体チップの間に配置され、前記第１アンプと前記第２アンプとの間に接続された第１整合回路と、
前記第１方向において、前記第３半導体チップおよび前記第４半導体チップの間に配置され、前記第３アンプと前記第４アンプとの間に接続された第２整合回路と、
を備え、
前記第１出力パッドに電気的に接続された第１入力パッドと、
前記第２出力パッドに電気的に接続された第２入力パッドと、
を備える受動素子チップと、
を備え、
前記第１方向に交差する第２方向における前記第１入力パッドと前記第２入力パッドとの距離は、前記第２方向における前記第１出力パッドと前記第２出力パッドとの距離より短い半導体装置。
【請求項2】
前記受動素子チップは、前記第２アンプに前記第１高周波信号を出力する第３出力パッドと、前記第４アンプに前記第２高周波信号を出力する第４出力パッドと、を備え、
前記第１入力パッドは、前記第３出力パッドの前記第２方向における中心を通り前記第１方向に延伸する第１直線より前記第２整合回路に近い領域に配置され、
前記第２入力パッドは、前記第４出力パッドの前記第２方向における中心を通り前記第１方向に延伸する第２直線より前記第１整合回路に近い領域に配置されている請求項１に記載の半導体装置。
前記第１入力パッドは、前記第３出力パッドの前記第２方向における中心を通り前記第１方向に延伸する第１直線より前記第２整合回路に近い領域に配置され、
前記第２入力パッドは、前記第４出力パッドの前記第２方向における中心を通り前記第１方向に延伸する第２直線より前記第１整合回路に近い領域に配置されている請求項１に記載の半導体装置。
【請求項3】
前記受動素子チップは、
前記第１アンプおよび前記第２アンプの少なくとも１つに供給される第１バイアス電圧が供給され、前記受動素子チップの前記第２方向における第１端部に配置された第１バイアスパッドと、
前記第３アンプおよび前記第４アンプの少なくとも１つに供給される第２バイアス電圧が供給され、前記受動素子チップの前記第２方向における第２端部に配置された第２バイアスパッドと、
を備える請求項１または２に記載の半導体装置。
前記第１アンプおよび前記第２アンプの少なくとも１つに供給される第１バイアス電圧が供給され、前記受動素子チップの前記第２方向における第１端部に配置された第１バイアスパッドと、
前記第３アンプおよび前記第４アンプの少なくとも１つに供給される第２バイアス電圧が供給され、前記受動素子チップの前記第２方向における第２端部に配置された第２バイアスパッドと、
を備える請求項１または２に記載の半導体装置。
【請求項4】
前記第１バイアスパッドは、前記受動素子チップの前記第１方向における中心を通過する中心線より前記第１半導体チップに近い領域に配置され、
前記第２バイアスパッドは、前記中心線より前記第３半導体チップに近い領域に配置される請求項３に記載の半導体装置。
前記第２バイアスパッドは、前記中心線より前記第３半導体チップに近い領域に配置される請求項３に記載の半導体装置。
【請求項5】
前記第１出力パッドと前記第１入力パッドとを電気的に接続する第１ボンディングワイヤと、
前記第２出力パッドと前記第２入力パッドとを電気的に接続する第２ボンディングワイヤと、
前記第１ボンディングワイヤと前記第２ボンディングワイヤとの間に設けられ、第１端が基準電位に電気的に接続された第３ボンディングワイヤと、
を備え、
前記受動素子チップは、前記第１入力パッドと前記第２入力パッドとの間に設けられ、前記第３ボンディングワイヤの第２端が接続された基準電位パッドを備える請求項１に記載の半導体装置。
前記第２出力パッドと前記第２入力パッドとを電気的に接続する第２ボンディングワイヤと、
前記第１ボンディングワイヤと前記第２ボンディングワイヤとの間に設けられ、第１端が基準電位に電気的に接続された第３ボンディングワイヤと、
を備え、
前記受動素子チップは、前記第１入力パッドと前記第２入力パッドとの間に設けられ、前記第３ボンディングワイヤの第２端が接続された基準電位パッドを備える請求項１に記載の半導体装置。
【請求項6】
第１アンプと、前記第１アンプが出力した第１高周波信号を出力する第１出力パッドと、を有する第１半導体チップと、
前記第１高周波信号が入力する第２アンプを有する第２半導体チップと、
第３アンプと、前記第３アンプが出力した第２高周波信号を出力する第２出力パッドと、を有する第３半導体チップと、
前記第２高周波信号が入力する第４アンプを有する第４半導体チップと、
第１方向において、前記第１半導体チップおよび前記第３半導体チップと、前記第２半導体チップおよび前記第４半導体チップと、に挟まれ、
前記第１アンプと前記第２アンプとの間に接続された第１整合回路と、
前記第３アンプと前記第４アンプとの間に接続された第２整合回路と、
を備え、
前記第１出力パッドに電気的に接続された第１入力パッドと、
前記第２出力パッドに電気的に接続された第２入力パッドと、
前記第１入力パッドと前記第２入力パッドとの間に設けられ、基準電位が供給される基準電位パッドと、
を備える受動素子チップと、
前記第１出力パッドと前記第１入力パッドとを電気的に接続する第１ボンディングワイヤと、
前記第２出力パッドと前記第２入力パッドとを電気的に接続する第２ボンディングワイヤと、
前記第１ボンディングワイヤと前記第２ボンディングワイヤとの間に設けられ、第１端が前記基準電位に電気的に接続され、第２端が前記基準電位パッドに電気的に接続された第３ボンディングワイヤと、
を備える半導体装置。
前記第１高周波信号が入力する第２アンプを有する第２半導体チップと、
第３アンプと、前記第３アンプが出力した第２高周波信号を出力する第２出力パッドと、を有する第３半導体チップと、
前記第２高周波信号が入力する第４アンプを有する第４半導体チップと、
第１方向において、前記第１半導体チップおよび前記第３半導体チップと、前記第２半導体チップおよび前記第４半導体チップと、に挟まれ、
前記第１アンプと前記第２アンプとの間に接続された第１整合回路と、
前記第３アンプと前記第４アンプとの間に接続された第２整合回路と、
を備え、
前記第１出力パッドに電気的に接続された第１入力パッドと、
前記第２出力パッドに電気的に接続された第２入力パッドと、
前記第１入力パッドと前記第２入力パッドとの間に設けられ、基準電位が供給される基準電位パッドと、
を備える受動素子チップと、
前記第１出力パッドと前記第１入力パッドとを電気的に接続する第１ボンディングワイヤと、
前記第２出力パッドと前記第２入力パッドとを電気的に接続する第２ボンディングワイヤと、
前記第１ボンディングワイヤと前記第２ボンディングワイヤとの間に設けられ、第１端が前記基準電位に電気的に接続され、第２端が前記基準電位パッドに電気的に接続された第３ボンディングワイヤと、
を備える半導体装置。
【請求項7】
前記受動素子チップは、前記第３ボンディングワイヤとは別に前記基準電位パッドを前記基準電位に電気的に接続する経路を備える請求項５または６に記載の半導体装置。
【請求項8】
前記受動素子チップは、第１端が前記基準電位パッドに電気的に接続され、第２端が前記第３ボンディングワイヤとは別の経路を介し前記基準電位に電気的に接続されたキャパシタを備える請求項５または６に記載の半導体装置。
【請求項9】
前記第３ボンディングワイヤと前記キャパシタとの共振周波数は、前記第１アンプおよび前記第３アンプの動作帯域内に位置する請求項８に記載の半導体装置。
【請求項10】
前記受動素子チップは、前記基準電位パッドと前記基準電位との間において前記キャパシタと直列接続された抵抗を備える請求項８に記載の半導体装置。
【請求項11】
前記第１アンプおよび前記第２アンプは、ドハティ増幅器のメインアンプを含み、前記第３アンプおよび前記第４アンプは、前記ドハティ増幅器のピークアンプを含む請求項１、請求項２、請求項５および請求項６のいずれか一項に記載の半導体装置。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【0006】
本開示の一実施形態は、第１アンプと、前記第１アンプが出力した第１高周波信号を出力する第１出力パッドと、を有する第１半導体チップと、前記第１高周波信号が入力する第２アンプを有する第２半導体チップと、第３アンプと、前記第３アンプが出力した第２高周波信号を出力する第２出力パッドと、を有する第３半導体チップと、前記第２高周波信号が入力する第４アンプを有する第４半導体チップと、第１方向において、前記第１半導体チップおよび前記第２半導体チップの間に配置され、前記第１アンプと前記第２アンプとの間に接続された第１整合回路と、前記第１方向において、前記第３半導体チップおよび前記第４半導体チップの間に配置され、前記第３アンプと前記第４アンプとの間に接続された第２整合回路と、を備え、前記第１出力パッドに電気的に接続された第１入力パッドと、前記第２出力パッドに電気的に接続された第２入力パッドと、を備える受動素子チップと、を備え、前記第１方向に交差する第２方向における前記第１入力パッドと前記第２入力パッドとの距離は、前記第２方向における前記第１出力パッドと前記第２出力パッドとの距離より短い半導体装置である。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【0007】
本開示の一実施形態は、第１アンプと、前記第１アンプが出力した第１高周波信号を出力する第１出力パッドと、を有する第１半導体チップと、前記第１高周波信号が入力する第２アンプを有する第２半導体チップと、第３アンプと、前記第３アンプが出力した第２高周波信号を出力する第２出力パッドと、を有する第３半導体チップと、前記第２高周波信号が入力する第４アンプを有する第４半導体チップと、第１方向において、前記第１半導体チップおよび前記第２半導体チップの間に配置され、前記第１アンプと前記第２アンプとの間に接続された第１整合回路と、前記第１方向において、前記第３半導体チップおよび前記第４半導体チップの間に配置され、前記第３アンプと前記第４アンプとの間に接続された第２整合回路と、を備え、前記第１出力パッドに電気的に接続された第１入力パッドと、前記第２出力パッドに電気的に接続された第２入力パッドと、前記第１入力パッドと前記第２入力パッドとの間に設けられ、基準電位が供給される基準電位パッドと、を備える受動素子チップと、前記第１出力パッドと前記第１入力パッドとを電気的に接続する第１ボンディングワイヤと、前記第２出力パッドと前記第２入力パッドとを電気的に接続する第２ボンディングワイヤと、前記第１ボンディングワイヤと前記第２ボンディングワイヤとの間に設けられ、第１端が前記基準電位に電気的に接続され、第２端が前記基準電位パッドに電気的に接続された第３ボンディングワイヤと、を備える半導体装置である。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【0010】
［本開示の実施形態の説明］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、第１アンプと、前記第１アンプが出力した第１高周波信号を出力する第１出力パッドと、を有する第１半導体チップと、前記第１高周波信号が入力する第２アンプを有する第２半導体チップと、第３アンプと、前記第３アンプが出力した第２高周波信号を出力する第２出力パッドと、を有する第３半導体チップと、前記第２高周波信号が入力する第４アンプを有する第４半導体チップと、第１方向において、前記第１半導体チップおよび前記第２半導体チップの間に配置され、前記第１アンプと前記第２アンプとの間に接続された第１整合回路と、前記第１方向において、前記第３半導体チップおよび前記第４半導体チップの間に配置され、を備え、前記第１出力パッドに電気的に接続された第１入力パッドと、前記第２出力パッドに電気的に接続された第２入力パッドと、を備える受動素子チップと、を備え、前記第１方向に交差する第２方向における前記第１入力パッドと前記第２入力パッドとの距離は、前記第２方向における前記第１出力パッドと前記第２出力パッドとの距離より短い半導体装置である。これにより、受動素子チップの第２方向における幅を小さくでき、かつ半導体装置の第１方向の幅を小さくできる。よって、半導体装置を小型化できる。
（２）上記（１）において、前記受動素子チップは、前記第２アンプに前記第１高周波信号を出力する第３出力パッドと、前記第４アンプに前記第２高周波信号を出力する第４出力パッドと、を備え、前記第１入力パッドは、前記第３出力パッドの前記第２方向における中心を通り前記第１方向に延伸する第１直線より前記第２整合回路に近い領域に配置され、前記第２入力パッドは、前記第４出力パッドの前記第２方向における中心を通り前記第１方向に延伸する第２直線より前記第１整合回路に近い領域に配置されていてもよい。これにより、受動素子チップの第２方向における幅を小さくできる。
（３）上記（１）または（２）において、前記受動素子チップは、前記第１アンプおよび前記第２アンプの少なくとも１つに供給される第１バイアス電圧が供給され、前記受動素子チップの前記第２方向における第１端部に配置された第１バイアスパッドと、前記第３アンプおよび前記第４アンプの少なくとも１つに供給される第２バイアス電圧が供給され、前記受動素子チップの前記第２方向における第２端部に配置された第２バイアスパッドと、を備えていてもよい。これにより、受動素子チップの第２方向における幅を小さくできる。
（４）上記（３）において、前記第１バイアスパッドは、前記受動素子チップの前記第１方向における中心を通過する中心線より前記第１半導体チップに近い領域に配置され、前記第２バイアスパッドは、前記中心線より前記第３半導体チップに近い領域に配置されていてもよい。これにより、受動素子チップの第２方向における幅を小さくできる。
（５）上記（１）から（４）のいずれかにおいて、前記第１出力パッドと前記第１入力パッドとを電気的に接続する第１ボンディングワイヤと、前記第２出力パッドと前記第２入力パッドとを電気的に接続する第２ボンディングワイヤと、前記第１ボンディングワイヤと前記第２ボンディングワイヤとの間に設けられ、第１端が基準電位に電気的に接続された第３ボンディングワイヤと、を備え、前記受動素子チップは、前記第１入力パッドと前記第２入力パッドとの間に設けられ、前記第３ボンディングワイヤの第２端が接続された基準電位パッドを備えていてもよい。これにより、第１入力パッドおよび第１ボンディングワイヤと、第２入力パッドおよび第２ボンディングワイヤと、の間の信号の干渉を抑制でき、アイソレーション特性を向上できる。
（６）本開示の一実施形態は、第１アンプと、前記第１アンプが出力した第１高周波信号を出力する第１出力パッドと、を有する第１半導体チップと、前記第１高周波信号が入力する第２アンプを有する第２半導体チップと、第３アンプと、前記第３アンプが出力した第２高周波信号を出力する第２出力パッドと、を有する第３半導体チップと、前記第２高周波信号が入力する第４アンプを有する第４半導体チップと、第１方向において、前記第１半導体チップおよび前記第２半導体チップの間に配置され、前記第１アンプと前記第２アンプとの間に接続された第１整合回路と、前記第１方向において、前記第３半導体チップおよび前記第４半導体チップの間に配置され、を備え、前記第１出力パッドに電気的に接続された第１入力パッドと、前記第２出力パッドに電気的に接続された第２入力パッドと、前記第１入力パッドと前記第２入力パッドとの間に設けられ、基準電位が供給される基準電位パッドと、を備える受動素子チップと、前記第１出力パッドと前記第１入力パッドとを電気的に接続する第１ボンディングワイヤと、前記第２出力パッドと前記第２入力パッドとを電気的に接続する第２ボンディングワイヤと、前記第１ボンディングワイヤと前記第２ボンディングワイヤとの間に設けられ、第１端が前記基準電位に電気的に接続され、第２端が前記基準電位パッドに電気的に接続された第３ボンディングワイヤと、を備える半導体装置である。これにより、第１入力パッドおよび第１ボンディングワイヤと、第２入力パッドおよび第２ボンディングワイヤと、の間の信号の干渉を抑制できる。
（７）上記（５）または（６）において、前記受動素子チップは、前記第３ボンディングワイヤとは別に前記基準電位パッドを前記基準電位に電気的に接続する経路を備えてもよい。これにより、信号の干渉をより抑制できる。
（８）上記（５）または（６）において、前記受動素子チップは、第１端が前記基準電位パッドに電気的に接続され、第２端が前記第３ボンディングワイヤとは別の経路を介し前記基準電位に電気的に接続されたキャパシタを備えてもよい。これにより、信号の干渉をより抑制できる。
（９）上記（８）において、前記第３ボンディングワイヤと前記キャパシタとの共振周波数は、前記第１アンプおよび前記第３アンプの動作帯域内に位置してもよい。これにより、信号の干渉をより抑制できる。
（１０）上記（８）または（９）において、前記受動素子チップは、前記基準電位パッドと前記基準電位との間において前記キャパシタと直列接続された抵抗を備えてもよい。これにより、信号の干渉をより抑制できる。
（１１）上記（１）から（１０）のいずれかにおいて、前記第１アンプおよび前記第２アンプは、ドハティ増幅器のメインアンプを含み、前記第３アンプおよび前記第４アンプは、前記ドハティ増幅器のピークアンプを含んでもよい。これにより、ドハティ増幅器を小型化することまたは信号の干渉を抑制することができる。
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、第１アンプと、前記第１アンプが出力した第１高周波信号を出力する第１出力パッドと、を有する第１半導体チップと、前記第１高周波信号が入力する第２アンプを有する第２半導体チップと、第３アンプと、前記第３アンプが出力した第２高周波信号を出力する第２出力パッドと、を有する第３半導体チップと、前記第２高周波信号が入力する第４アンプを有する第４半導体チップと、第１方向において、前記第１半導体チップおよび前記第２半導体チップの間に配置され、前記第１アンプと前記第２アンプとの間に接続された第１整合回路と、前記第１方向において、前記第３半導体チップおよび前記第４半導体チップの間に配置され、を備え、前記第１出力パッドに電気的に接続された第１入力パッドと、前記第２出力パッドに電気的に接続された第２入力パッドと、を備える受動素子チップと、を備え、前記第１方向に交差する第２方向における前記第１入力パッドと前記第２入力パッドとの距離は、前記第２方向における前記第１出力パッドと前記第２出力パッドとの距離より短い半導体装置である。これにより、受動素子チップの第２方向における幅を小さくでき、かつ半導体装置の第１方向の幅を小さくできる。よって、半導体装置を小型化できる。
（２）上記（１）において、前記受動素子チップは、前記第２アンプに前記第１高周波信号を出力する第３出力パッドと、前記第４アンプに前記第２高周波信号を出力する第４出力パッドと、を備え、前記第１入力パッドは、前記第３出力パッドの前記第２方向における中心を通り前記第１方向に延伸する第１直線より前記第２整合回路に近い領域に配置され、前記第２入力パッドは、前記第４出力パッドの前記第２方向における中心を通り前記第１方向に延伸する第２直線より前記第１整合回路に近い領域に配置されていてもよい。これにより、受動素子チップの第２方向における幅を小さくできる。
（３）上記（１）または（２）において、前記受動素子チップは、前記第１アンプおよび前記第２アンプの少なくとも１つに供給される第１バイアス電圧が供給され、前記受動素子チップの前記第２方向における第１端部に配置された第１バイアスパッドと、前記第３アンプおよび前記第４アンプの少なくとも１つに供給される第２バイアス電圧が供給され、前記受動素子チップの前記第２方向における第２端部に配置された第２バイアスパッドと、を備えていてもよい。これにより、受動素子チップの第２方向における幅を小さくできる。
（４）上記（３）において、前記第１バイアスパッドは、前記受動素子チップの前記第１方向における中心を通過する中心線より前記第１半導体チップに近い領域に配置され、前記第２バイアスパッドは、前記中心線より前記第３半導体チップに近い領域に配置されていてもよい。これにより、受動素子チップの第２方向における幅を小さくできる。
（５）上記（１）から（４）のいずれかにおいて、前記第１出力パッドと前記第１入力パッドとを電気的に接続する第１ボンディングワイヤと、前記第２出力パッドと前記第２入力パッドとを電気的に接続する第２ボンディングワイヤと、前記第１ボンディングワイヤと前記第２ボンディングワイヤとの間に設けられ、第１端が基準電位に電気的に接続された第３ボンディングワイヤと、を備え、前記受動素子チップは、前記第１入力パッドと前記第２入力パッドとの間に設けられ、前記第３ボンディングワイヤの第２端が接続された基準電位パッドを備えていてもよい。これにより、第１入力パッドおよび第１ボンディングワイヤと、第２入力パッドおよび第２ボンディングワイヤと、の間の信号の干渉を抑制でき、アイソレーション特性を向上できる。
（６）本開示の一実施形態は、第１アンプと、前記第１アンプが出力した第１高周波信号を出力する第１出力パッドと、を有する第１半導体チップと、前記第１高周波信号が入力する第２アンプを有する第２半導体チップと、第３アンプと、前記第３アンプが出力した第２高周波信号を出力する第２出力パッドと、を有する第３半導体チップと、前記第２高周波信号が入力する第４アンプを有する第４半導体チップと、第１方向において、前記第１半導体チップおよび前記第２半導体チップの間に配置され、前記第１アンプと前記第２アンプとの間に接続された第１整合回路と、前記第１方向において、前記第３半導体チップおよび前記第４半導体チップの間に配置され、を備え、前記第１出力パッドに電気的に接続された第１入力パッドと、前記第２出力パッドに電気的に接続された第２入力パッドと、前記第１入力パッドと前記第２入力パッドとの間に設けられ、基準電位が供給される基準電位パッドと、を備える受動素子チップと、前記第１出力パッドと前記第１入力パッドとを電気的に接続する第１ボンディングワイヤと、前記第２出力パッドと前記第２入力パッドとを電気的に接続する第２ボンディングワイヤと、前記第１ボンディングワイヤと前記第２ボンディングワイヤとの間に設けられ、第１端が前記基準電位に電気的に接続され、第２端が前記基準電位パッドに電気的に接続された第３ボンディングワイヤと、を備える半導体装置である。これにより、第１入力パッドおよび第１ボンディングワイヤと、第２入力パッドおよび第２ボンディングワイヤと、の間の信号の干渉を抑制できる。
（７）上記（５）または（６）において、前記受動素子チップは、前記第３ボンディングワイヤとは別に前記基準電位パッドを前記基準電位に電気的に接続する経路を備えてもよい。これにより、信号の干渉をより抑制できる。
（８）上記（５）または（６）において、前記受動素子チップは、第１端が前記基準電位パッドに電気的に接続され、第２端が前記第３ボンディングワイヤとは別の経路を介し前記基準電位に電気的に接続されたキャパシタを備えてもよい。これにより、信号の干渉をより抑制できる。
（９）上記（８）において、前記第３ボンディングワイヤと前記キャパシタとの共振周波数は、前記第１アンプおよび前記第３アンプの動作帯域内に位置してもよい。これにより、信号の干渉をより抑制できる。
（１０）上記（８）または（９）において、前記受動素子チップは、前記基準電位パッドと前記基準電位との間において前記キャパシタと直列接続された抵抗を備えてもよい。これにより、信号の干渉をより抑制できる。
（１１）上記（１）から（１０）のいずれかにおいて、前記第１アンプおよび前記第２アンプは、ドハティ増幅器のメインアンプを含み、前記第３アンプおよび前記第４アンプは、前記ドハティ増幅器のピークアンプを含んでもよい。これにより、ドハティ増幅器を小型化することまたは信号の干渉を抑制することができる。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【0034】
整合回路５２ａおよび５２ｂのうち、アンプ５０ａおよび５０ｂの出力インピーダンスを整合回路５２ａおよび５２ｂの入力インピーダンスに整合させる部分は、入力パッド１１ａおよび１１ｂの近傍にそれぞれ設けられる。例えばインダクタ１８ａおよび１８ｂは、入力パッド１１ａおよび１１ｂの近傍にそれぞれ設けられる。アンプ５１ａおよび５１ｂの入力インピーダンスを整合回路５２ａおよび５２ｂの出力インピーダンスに整合させる部分は、出力パッド１５ａおよび１５ｂの近傍にそれぞれ設けられる。アンプ５１ａおよび５１ｂの入力整合回路は面積が大きくなる。このため、ＩＰＤ１０のうち直線６２より出力パッド１５ａおよび１５ｂに近い領域のほとんどは、整合回路５２ａおよび５２ｂにより占められる。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【0037】
また、ボンディングワイヤ４０ａおよび４０ｂは、それぞれ半導体チップ２２ａおよび２２ｂにおけるアンプ５０ａおよび５０ｂの出力インピーダンスを整合回路５２ａおよび５２ｂの入力インピーダンスに整合する整合回路の一部として機能する場合がある。この場合、ボンディングワイヤ４０ａの長さＤ３ａおよびボンディングワイヤ４０ｂの長さＤ３ｂは、一定の長さとなる。長さＤ３ａおよびＤ３ｂを確保しようとすると、半導体チップ２２ａおよび２２ｂとＩＰＤ１０との間の距離Ｄ５ａおよびＤ５ｂをそれぞれ確保する。このため、半導体装置１１０が大型化する。
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【0041】
バイアスパッド１３ａおよび１４ａは、ＩＰＤ１０のＸ方向における中心線の直線６２より半導体チップ２２ａに近い第１領域に配置され、バイアスパッド１３ｂおよび１４ｂは、直線６２より半導体チップ２２ｂに近い第２領域に配置されている。このように、バイアスパッド１３ａ、１４ａ、１３ｂおよび１４ｂが配置されると、整合回路５２ａおよび５２ｂを出力パッド１５ａおよび１５ｂの近くに配置できる。しかし、入力パッド１１ａおよび１１ｂのＩＰＤ１０のＹ方向における両辺からの距離Ｄ４ａおよびＤ４ｂを設けることになる。そこで、距離Ｄ２を距離Ｄ１より小さくする。これにより、ＩＰＤ１０のＹ方向における幅を小さくできる。バイアスパッド１３ａおよび１４ａの少なくとも１つの第１バイアスパッドが第１領域に配置され、バイアスパッド１３ｂおよび１４ｂの少なくとも１つの第２バイアスパッドが第２領域に配置されていればよい。