(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024016694
(43)【公開日】2024-02-07
(54)【発明の名称】フィン型電界効果トランジスタ
(51)【国際特許分類】
H01L 29/78 20060101AFI20240131BHJP
H01L 21/336 20060101ALI20240131BHJP
H01L 29/786 20060101ALI20240131BHJP
H01L 29/12 20060101ALI20240131BHJP
H01L 29/24 20060101ALI20240131BHJP
【FI】
H01L29/78 652M
H01L29/78 301B
H01L29/78 301X
H01L29/78 618B
H01L29/78 626A
H01L29/78 652T
H01L29/78 653C
H01L29/78 652N
H01L29/78 652F
H01L29/78 652S
H01L29/24
【審査請求】未請求
【請求項の数】7
【出願形態】OL
(21)【出願番号】P 2022118998
(22)【出願日】2022-07-26
【国等の委託研究の成果に係る記載事項】(出願人による申告)令和2年度、防衛装備庁、安全保障技術研究推進制度、産業技術力強化法第17条の適用を受ける特許出願
(71)【出願人】
【識別番号】515277942
【氏名又は名称】株式会社ノベルクリスタルテクノロジー
(74)【代理人】
【識別番号】110002583
【氏名又は名称】弁理士法人平田国際特許事務所
(72)【発明者】
【氏名】脇本 大樹
(72)【発明者】
【氏名】宮本 広信
【テーマコード(参考)】
5F110
5F140
【Fターム(参考)】
5F110AA08
5F110CC09
5F110DD01
5F110EE02
5F110EE04
5F110FF01
5F110FF02
5F110GG01
5F110GG32
5F110GG42
5F110HK02
5F110HK03
5F110HK04
5F110HK21
5F110NN02
5F110NN22
5F110NN23
5F110NN24
5F140AA06
5F140BA00
5F140BB04
5F140BB15
5F140BC12
5F140BD05
5F140BD11
5F140BF01
5F140BF05
5F140BF07
5F140BF44
5F140BJ07
5F140BJ11
5F140BJ15
5F140CC03
5F140CC08
(57)【要約】
【課題】酸化ガリウム系半導体を半導体層に用いたFinFETであって、最も外側のフィンの厚さのずれや不均一性による閾値電圧への影響が抑えられたFinFETを提供する。
【解決手段】一実施の形態として、酸化ガリウム系半導体からなり、複数のフィン120を有する半導体層10と、複数のフィン120の各々の側面上にゲート絶縁膜13を介して形成されたゲート電極14と、半導体層10の複数のフィン120側に接続されたソース電極15と、半導体層10の複数のフィン120の反対側に接続されたドレイン電極16と、を備え、複数のフィン120のうちの最も外側のフィン120bが、ソース電極15が電気的に接続されないダミーフィンである、フィン型電界効果トランジスタ1を提供する。
【選択図】
図1
【特許請求の範囲】
【請求項1】
酸化ガリウム系半導体からなり、複数のフィンを有する半導体層と、
前記複数のフィンの各々の側面上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体層の前記複数のフィン側に接続されたソース電極と、
前記半導体層の前記複数のフィンの反対側に接続されたドレイン電極と、
を備え、
前記複数のフィンのうちの最も外側のフィンが、前記ソース電極が電気的に接続されないダミーフィンである、
フィン型電界効果トランジスタ。
【請求項2】
前記ソース電極が、前記複数のフィンのうちの前記ダミーフィンの内側のフィンの平面方向の端部の少なくとも一部に電気的に接続されない、
請求項1に記載のフィン型電界効果トランジスタ。
【請求項3】
前記ソース電極が前記ダミーフィンの上方を覆い、
前記ダミーフィンの上端と前記ソース電極との間に絶縁膜が形成された、
請求項1又は2に記載のフィン型電界効果トランジスタ。
【請求項4】
前記ダミーフィンの高さが、前記複数のフィンのうちのその他のフィンの高さよりも低い、
請求項3に記載のフィン型電界効果トランジスタ。
【請求項5】
前記ダミーフィンの上端にアクセプター不純物を含む高抵抗領域が形成され、
前記高抵抗領域に前記ソース電極が接触している、
請求項1又は2に記載のフィン型電界効果トランジスタ。
【請求項6】
前記ソース電極が前記ダミーフィンの上方を覆わない、
請求項1又は2に記載のフィン型電界効果トランジスタ。
【請求項7】
前記ダミーフィンが、前記複数のフィンのうちの前記ダミーフィンの内側のフィンを四方から囲むように配置された、
請求項6に記載のフィン型電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、フィン型電界効果トランジスタに関する。
【背景技術】
【0002】
従来、Ga2O3を半導体層に用いたフィン型電界効果トランジスタ(FinFET)が知られている(非特許文献1を参照)。非特許文献1によれば、一般的なFinFETの製造方法と同様に、リソグラフィーとドライエッチングを用いてフィンを形成している。
【先行技術文献】
【非特許文献】
【0003】
【非特許文献1】W. Li et al., “Single and multi-fin normally-off Ga2O3 vertical transistors with a breakdown voltage over 2.6 kV”, 2019 IEEE IEDM, 2019, p.p. 12.4.1 - 12.4.4.
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、FinFETの製造工程においては、ドライエッチングにより半導体層を加工してフィンを形成する場合、一般的に、最も外側のフィンが他のフィンに比べて厚くなったり、最も外側のフィンの外側の側面が荒れて厚さの均一性が低下したりという問題が生じやすい。チャネル領域を含むフィンの厚さはFinFETの閾値電圧の大きさに影響を与えるため、最も外側のフィンの厚さのずれや不均一性は、FinFETの閾値電圧のずれを生む。
【0005】
ここで、Siなどのp型化が可能な半導体材料を用いる場合は、FinFETのフィン間のトレンチ部分に相当する部分が反転MOSチャネルとしてのp型半導体領域で構成される反転MOSチャネルFETを形成することができる。反転MOSチャネルとしてのp型半導体領域は、半導体材料にアクセプター不純物を注入することにより形成され、アクセプター不純物の濃度により反転MOSチャネルFETの閾値電圧を調整することができる。
【0006】
一方、Ga2O3などの酸化ガリウム系半導体はp型化が不可能又は非常に困難であるため、酸化ガリウム系半導体を用いる場合は、p型半導体領域で構成される反転MOSチャネルFETを備えた反転MOSチャネルFETを製造することが難しく、p型半導体領域を利用した閾値電圧の調整が難しい。このため、酸化ガリウム系半導体を用いて製造することができるFinFETにおいて目的の閾値電圧を得るためには、フィンの厚さを正確に制御しなくてはならず、最も外側のフィンの厚さのずれや不均一性が目的の閾値電圧を得るための大きな障害になる。
【0007】
本発明の目的は、酸化ガリウム系半導体を半導体層に用いたFinFETであって、最も外側のフィンの厚さのずれや不均一性による閾値電圧への影響が抑えられたFinFETを提供することにある。
【課題を解決するための手段】
【0008】
本発明の一態様は、上記目的を達成するために、下記のフィン型電界効果トランジスタを提供する。
【0009】
[1]酸化ガリウム系半導体からなり、複数のフィンを有する半導体層と、前記複数のフィンの各々の側面上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体層の前記複数のフィン側に接続されたソース電極と、前記半導体層の前記複数のフィンの反対側に接続されたドレイン電極と、を備え、前記複数のフィンのうちの最も外側のフィンが、前記ソース電極が電気的に接続されないダミーフィンである、フィン型電界効果トランジスタ。
[2]前記ソース電極が、前記複数のフィンのうちの前記ダミーフィンの内側のフィンの平面方向の端部の少なくとも一部に電気的に接続されない、上記[1]に記載のフィン型電界効果トランジスタ。
[3]前記ソース電極が前記ダミーフィンの上方を覆い、前記ダミーフィンの上端と前記ソース電極との間に絶縁膜が形成された、上記[1]又は[2]に記載のフィン型電界効果トランジスタ。
[4]前記ダミーフィンの高さが、前記複数のフィンのうちのその他のフィンの高さよりも低い、上記[3]に記載のフィン型電界効果トランジスタ。
[5]前記ダミーフィンの上端にアクセプター不純物を含む高抵抗領域が形成され、前記高抵抗領域に前記ソース電極が接触している、上記[1]又は[2]に記載のフィン型電界効果トランジスタ。
[6]前記ソース電極が前記ダミーフィンの上方を覆わない、上記[1]又は[2]に記載のフィン型電界効果トランジスタ。
[7]前記ダミーフィンが、前記複数のフィンのうちの前記ダミーフィンの内側のフィンを四方から囲むように配置された、上記[6]に記載のフィン型電界効果トランジスタ。
【発明の効果】
【0010】
本発明によれば、酸化ガリウム系半導体を半導体層に用いたFinFETであって、最も外側のフィンの厚さのずれや不均一性による閾値電圧への影響が抑えられたFinFETを提供することができる。
【図面の簡単な説明】
【0011】
【
図1】
図1(a)は、本発明の第1の実施の形態に係るフィン型電界効果トランジスタ(FinFET)の垂直断面図である。
図1(b)、(c)は、それぞれ本発明の第1の実施の形態に係るFinFETにおけるフィンとソース電極の平面方向の位置関係の例を示す模式図である。
【
図2】
図2は、ドライエッチングによってフィンが形成された直後のエピタキシャル層の断面の走査電子顕微鏡(SEM)による観察画像である。
【
図3】
図3(a)は、比較試料における、ゲート電圧に対するゲート電流I
gとドレイン電流I
dを示すグラフである。
図3(b)は、
図1(b)に示される形状のソース電極を備えたFinFETにおける、ゲート電圧に対するゲート電流I
gとドレイン電流I
dを示すグラフである。
【
図4】
図4は、本発明の第1の実施の形態に係るFinFETの変形例におけるフィンとソース電極の平面方向の位置関係の例を示す模式図である。
【
図5】
図5(a)は、本発明の第2の実施の形態に係るFinFETの垂直断面図である。
図5(b)、(c)は、本発明の第2の実施の形態に係るFinFETにおけるフィン、ソース電極、及び絶縁膜の平面方向の位置関係の例を示す模式図である。
【
図6】
図6は、本発明の第2の実施の形態に係るFinFETの変形例の垂直断面図である。
【
図7】
図7(a)は、本発明の第3の実施の形態に係るFinFETの垂直断面図である。
図7(b)、(c)は、本発明の第3の実施の形態に係るFinFETにおけるフィン、ソース電極、及び高抵抗領域の平面方向の位置関係の例を示す模式図である。
【発明を実施するための形態】
【0012】
〔第1の実施の形態〕
(フィン型電界効果トランジスタの構成)
図1(a)は、本発明の第1の実施の形態に係るフィン型電界効果トランジスタ(FinFET)1の垂直断面図である。FinFET1は、酸化ガリウム系半導体からなる半導体層を備えた縦型のFinFETである。
【0013】
酸化ガリウム系半導体とは、Ga2O3、又は、Al、Inなどの元素が添加されたGa2O3をいう。例えば、酸化ガリウム系半導体は、(GaxAlyIn(1-x-y))2O3(0<x≦1、0≦y≦1、0<x+y≦1)で表される組成を有する。Ga2O3にAlを添加した場合にはバンドギャップが広がり、Inを添加した場合にはバンドギャップが狭くなる。
【0014】
FinFET1は、酸化ガリウム系半導体からなり、複数のフィン120を有する半導体層10と、複数のフィン120の各々の側面上にゲート絶縁膜13を介して形成されたゲート電極14と、半導体層10の複数のフィン120側(すなわち、
図1(a)の上側)に接続されたソース電極15と、半導体層10の複数のフィン120の反対側(すなわち、
図1(a)の下側)に接続されたドレイン電極16と、を備える。また、複数のフィン120の間及び周囲に層間絶縁膜17が形成される。
【0015】
ここで、複数のフィン120のうちの最も外側のものをフィン120b、フィン120bの内側のものをフィン120aとする。FinFET1においては、ソース電極15がフィン120bの上方を覆っておらず、フィン120bに接触していない。すなわち、FinFET1においては、最も外側のフィン120bが、ソース電極15が電気的に接続されないダミーフィンである。典型的には、複数のフィン120の各々は直線状のパターンを有し、互いに平行に並べられる。
【0016】
半導体層10は、典型的には、
図1(a)に示されるように、酸化ガリウム系半導体からなる基板11と、基板11上に形成される酸化ガリウム系半導体からなるエピタキシャル層12から構成される。この場合、複数のフィン120はエピタキシャル層12に形成される。
【0017】
半導体層10は、Si、Snなどのドナー不純物を含むn型の層である。フィン120aの上端には、特にドナー不純物の濃度が高いn+領域121が形成され、n+領域121にソース電極15が接続される。なお、製造工程上、ダミーフィンであるフィン120bの上端にもドナー不純物の濃度が高いn+領域121が形成されてもよいが、フィン120bのn+領域121にはソース電極15が接続されない。
【0018】
フィン120は、電子線リソグラフィーやフォトリソグラフィーなどのリソグラフィーとドライエッチングを用いて半導体層10を加工することにより形成される。上述のように、ドライエッチングによりフィン120を形成すると、最も外側のフィン120bが内側のフィン120aに比べて厚くなったり、フィン120bの外側の側面が荒れて厚さの均一性が低下したりという問題が生じやすい。
【0019】
図2は、ドライエッチングによってフィン120が形成された直後のエピタキシャル層12の断面の走査電子顕微鏡(SEM)による観察画像である。フィン120上のマスク50は、ドライエッチングによるエピタキシャル層12のパターン加工に用いられたエッチングマスクである。
図2は、フィン120のうちの最も外側のフィン120bの厚さが内側のフィン120aの厚さよりも大きく、また、フィン120bの外側の側面122が荒れて凹凸が形成され、フィン120bの厚さの均一性がフィン120aの厚さの均一性よりも低いことを示している。
【0020】
上述のように、FinFETにおいては、Siなどのp型化が可能な半導体材料を用いて製造する反転MOSチャネルFETと異なり、p型半導体領域を利用した閾値電圧の調整が難しい。このため、酸化ガリウム系半導体を用いて製造することができるFinFETにおいて目的の閾値電圧を得るためには、フィンの厚さを正確に制御しなくてはならず、最も外側のフィンの厚さのずれや不均一性が目的の閾値電圧を得るための大きな障害になる。
【0021】
そこで、FinFET1においては、最も外側のフィン120bをソース電極15が電気的に接続されないダミーフィンとすることにより、フィン120bの厚さのずれや不均一性に起因するFinFET1の閾値電圧のずれなどの不良を防いでいる。
【0022】
図1(b)、(c)は、それぞれFinFET1におけるフィン120とソース電極15の平面方向の位置関係の例を示す模式図である。
図1(b)、(c)は、FinFET1の上方から視たときのフィン120とソース電極15の形状と位置を示している。
図1(b)、(c)の例で示されるように、FinFET1においては、ソース電極15がフィン120bの上方を覆っておらず、フィン120bに接触していない。なお、ソース電極15の領域151は、上方からコンタクトプラグや引き出し用ワイヤーを接続するための、フィン120の上方を覆う領域から外れた位置に設けられる領域である。
【0023】
また、
図1(c)に示される例では、ソース電極15がフィン120aの平面方向の端部(すなわち
図1(c)の右端と左端)の一部の上方も覆っておらず、そこに接触していない。このため、フィン120aの平面方向の端部において厚さの増加や側面の荒れが生じている場合であっても、この部分にソース電極15が電気的に接続されないため、フィン120aの平面方向の端部の厚さのずれや不均一性に起因するFinFET1の閾値電圧のずれなどの不良を防ぐことができる。したがって、ソース電極15が、フィン120aの平面方向の端部の少なくとも一部の上方を覆っておらず、電気的に接続されていないことが好ましい。
【0024】
図1(c)に示されるように、フィン120aの平面方向の端部にソース電極15が接続されない領域を設ける場合、この領域が小さすぎるとこの領域を設けることによる上記の効果が不十分になり、大きすぎるとFinFET1の動作への影響が生じるおそれがある。このため、このフィン120aの平面方向の端部のソース電極15が接続されない領域の、平面方向の長さL1は、例えば、1~10μmの範囲内に設定される。
【0025】
なお、
図1(b)、(c)に示されるソース電極15は、領域151を含まなくてもよい。この場合、ソース電極15のフィン120の上方を覆う領域にコンタクトプラグや引き出し用ワイヤーを接続する。
【0026】
ゲート絶縁膜13は、HfO2、Al2O3、SiO2などの絶縁体からなる。ゲート電極14は、Cr、Pt、Niなどの仕事関数が高い金属からなることが好ましい。ソース電極15、ドレイン電極16は、例えば、Ti/Au、Ti/Alなどの半導体層10とオーミック接触する電極積層構造からなる。また、層間絶縁膜17は、SiO2、SiN、HfO2などの絶縁体からなる。
【0027】
FinFET1は、ノーマリーオフ特性とノーマリーオン特性のいずれを有してもよい。例えば、FinFET1がノーマリーオフ特性を有する場合は、ゲート電極14に電圧を印加すると、ゲート電極14に両側から挟まれたフィン120の各々にチャネルが形成され、ソース電極15とドレイン電極16の間に電流が流れるようになる。
【0028】
FinFET1において、例えば、基板11のドナー濃度は5×1017cm-3以上であり、n+領域121のドナー濃度は1×1018cm-3以上であり、フィン120の高さは1μm以上である。また、FinFET1がノーマリーオフ特性を有する場合には、例えば、エピタキシャル層12のドナー濃度が1×1016cm-3以下であり、ゲート絶縁膜13が厚さ100nm以下のHfO2膜であり、ゲート電極14がCrからなり、フィン120aの厚さが500nm以下である。
【0029】
FinFET1の閾値電圧Vthは、次の式(1)により求められる。ここで、φBはゲート電極14の材料及びゲート絶縁膜13の材料により決まる障壁高さであり、VOXはフィン120のドナー濃度、ゲート絶縁膜13の材料、及びゲート絶縁膜13の厚さにより決まるゲート絶縁膜13の電圧であり、ΔECはゲート絶縁膜13の材料及びフィン120の材料により決まる伝導体側のバンド不連続量であり、φSはフィン120のドナー濃度、厚さ、誘電率により決まるフィン120の仕事関数であり、EFはフィン120のドナー濃度及び温度により決まるフェルミエネルギーである。
【0030】
【0031】
なお、フィン120aとフィン120bの間隔が大きすぎると、フィン120aにもフィン120bと同様の厚さの増加や表面の荒れが発生する。本発明のフィン120bをダミーフィンとすることによる効果は、厚さの増加や表面の荒れがほぼフィン120bにのみ生じる場合に、特に大きくなる。このため、フィン120aとフィン120bの間隔は、ある程度小さい、例えば、10μm以下であることが好ましい。典型的には、フィン120は全て等間隔で形成される。この場合、フィン120の間隔が10μm以下であることが好ましい。
【0032】
(フィン型電界効果トランジスタの評価)
フィン120bがダミーフィンであるFinFET1と、ソース電極15がフィン120bの上方を覆い、フィン120bに接続された、比較例としてのFinFET(以下、比較試料と呼ぶ)の特性を測定し、比較した。比較試料の構成は、フィン120bがソース電極15に接続されている点以外は、FinFET1の構成と同様である。
【0033】
図3(a)は、比較試料における、ゲート電圧に対するゲート電流I
gとドレイン電流I
dを示すグラフである。
図3(b)は、
図1(b)に示される形状のソース電極15を備えたFinFET1における、ゲート電圧に対するゲート電流I
gとドレイン電流I
dを示すグラフである。
【0034】
図3(a)によれば、ドレイン電流I
dが増加し始めてから飽和するまでに、フィン120bの厚さのずれや不均一性によると考えられる大きな段差が存在する。一方、
図3(b)によれば、ドレイン電流I
dが増加し始めてから飽和するまでに段差が存在しない。これは、フィン120bにソース電極15が接続されていないため、フィン120bの厚さのずれや不均一性による影響がないことによると考えられる。
【0035】
(変形例)
図4は、FinFET1の変形例におけるフィン120とソース電極15の平面方向の位置関係の例を示す模式図である。
図4は、FinFET1の上方から視たときのフィン120とソース電極15の形状を示している。
【0036】
図4に示されるように、FinFET1においては、ダミーフィンであるフィン120bが、その内側のフィン120aを四方から囲むように配置されていてもよい。フィン120bがフィン120aを四方から囲むように配置されることにより、フィン120aの平面方向の端部(すなわち
図4の右端と左端)における厚さの増加や側面の荒れを抑えることができる。
【0037】
なお、
図4に示される例では、フィン120aを四方から囲むフィン120bが連続した1つのダミーフィンで構成されているが、複数のダミーフィンで構成されていてもよい。
【0038】
〔第2の実施の形態〕
本発明の第2の実施の形態は、ソース電極15とフィン120bの電気的な接続を避けるための構造において第1の実施の形態と異なる。第1の実施の形態と同様の点については、説明を省略又は簡略化する。
【0039】
図5(a)は、本発明の第2の実施の形態に係るFinFET2の垂直断面図である。FinFET2は、酸化ガリウム系半導体からなる半導体層を備えた縦型のFinFETである。
【0040】
FinFET2は、FinFET1と同様に、酸化ガリウム系半導体からなり、複数のフィン120を有する半導体層10と、複数のフィン120の各々の側面上にゲート絶縁膜13を介して形成されたゲート電極14と、半導体層10の複数のフィン120側に接続されたソース電極15と、半導体層10の複数のフィン120の反対側に接続されたドレイン電極16と、を備える。また、複数のフィン120の間及び周囲に層間絶縁膜17が形成される。
【0041】
FinFET2においては、ソース電極15がフィン120bの上方を覆っているが、フィン120bの上端とソース電極15との間に絶縁膜21が形成され、絶縁膜21によりソース電極15とフィン120bが絶縁されている。すなわち、FinFET2においては、FinFET1と同様に、最も外側のフィン120bが、ソース電極15が電気的に接続されないダミーフィンである。絶縁膜21は、SiO2、SiN、HfO2、Al2O3などの絶縁体からなる。
【0042】
FinFET2においても、FinFET1と同様に、最も外側のフィン120bをソース電極15が電気的に接続されないダミーフィンとすることにより、フィン120bの厚さのずれや不均一性に起因するFinFET2の閾値電圧のずれなどの不良を防いでいる。
【0043】
図5(b)、(c)は、FinFET2におけるフィン120、ソース電極15、及び絶縁膜21の平面方向の位置関係の例を示す模式図である。
図5(b)は、FinFET2の上方から視たときのフィン120、ソース電極15、及び絶縁膜21の形状と位置を示している。
図5(b)、(c)の例で示されるように、FinFET2においては、ソース電極15がフィン120bの上方を覆っているが、ソース電極15とフィン120bは絶縁膜21により絶縁されている。
【0044】
また、
図5(c)に示される例では、フィン120aの平面方向の端部(すなわち
図5(c)の右端と左端)の上端とソース電極15との間にも、これらを絶縁する絶縁膜21が形成されている。このため、フィン120aの平面方向の端部において厚さの増加や側面の荒れが生じている場合であっても、この部分にソース電極15が電気的に接続されないため、フィン120aの平面方向の端部の厚さのずれや不均一性に起因するFinFET2の閾値電圧のずれなどの不良を防ぐことができる。したがって、ソース電極15が、絶縁膜21により、フィン120aの平面方向の端部の少なくとも一部に電気的に接続されていないことが好ましい。
【0045】
図5(c)に示されるように、フィン120aの平面方向の端部にソース電極15が接続されない領域を設ける場合、この領域が小さすぎるとこの領域を設けることによる上記の効果が不十分になり、大きすぎるとFinFET1の動作への影響が生じるおそれがある。このため、このフィン120aの平面方向の端部のソース電極15が接続されない領域の、平面方向の長さL2は、例えば、1~10μmの範囲内に設定される。
【0046】
なお、
図5(b)、(c)に示されるソース電極15は、上方からコンタクトプラグや引き出し用ワイヤーを接続するための、フィン120の上方を覆う領域から外れた位置に設けられる領域151を有していてもよい。
【0047】
(変形例)
図6は、FinFET2の変形例の垂直断面図である。FinFET2においては、
図6に示されるように、フィン120bの高さがフィン120aの高さよりも低くてもよい。この場合、例えば、フィン120bの上端とその上方を覆うソース電極15との間に層間絶縁膜17が形成され、層間絶縁膜17によりソース電極15とフィン120bが絶縁される。
【0048】
また、フィン120aの平面方向の端部の少なくとも一部の高さが、フィン120bと同様に低くなっていてもよい。この場合、フィン120aの平面方向の端部の低くなっている部分の上端とその上方を覆うソース電極15との間にも層間絶縁膜17が形成される。このため、フィン120aの平面方向の端部において厚さの増加や側面の荒れが生じている場合であっても、この部分にソース電極15が電気的に接続されないため、フィン120aの平面方向の端部の厚さのずれや不均一性に起因するFinFET2の閾値電圧のずれなどの不良を防ぐことができる。したがって、ソース電極15が、層間絶縁膜17により、フィン120aの平面方向の端部の少なくとも一部に電気的に接続されていないことが好ましい。
【0049】
〔第3の実施の形態〕
本発明の第3の実施の形態は、ソース電極15とフィン120bの電気的な接続を避けるための構造において第1の実施の形態と異なる。第1の実施の形態と同様の点については、説明を省略又は簡略化する。
【0050】
図7(a)は、本発明の第3の実施の形態に係るFinFET3の垂直断面図である。FinFET3は、酸化ガリウム系半導体からなる半導体層を備えた縦型のFinFETである。
【0051】
FinFET3は、FinFET1と同様に、酸化ガリウム系半導体からなり、複数のフィン120を有する半導体層10と、複数のフィン120の各々の側面上にゲート絶縁膜13を介して形成されたゲート電極14と、半導体層10の複数のフィン120側に接続されたソース電極15と、半導体層10の複数のフィン120の反対側に接続されたドレイン電極16と、を備える。また、複数のフィン120の間及び周囲に層間絶縁膜17が形成される。
【0052】
FinFET3においては、フィン120bの上端にアクセプター不純物を含む高抵抗領域123が形成され、高抵抗領域123にソース電極15が接触している。このため、ソース電極15はフィン120bに接触しているが、高抵抗領域123により絶縁されている。すなわち、FinFET3においては、FinFET1と同様に、最も外側のフィン120bが、ソース電極15が電気的に接続されないダミーフィンである。高抵抗領域123は、例えば、N、Mgなどのアクセプター不純物をイオン注入することにより形成される。
【0053】
FinFET3においても、FinFET1と同様に、最も外側のフィン120bをソース電極15が電気的に接続されないダミーフィンとすることにより、フィン120bの厚さのずれや不均一性に起因するFinFET3の閾値電圧のずれなどの不良を防いでいる。
【0054】
図7(b)、(c)は、FinFET3におけるフィン120、ソース電極15、及び高抵抗領域123の平面方向の位置関係の例を示す模式図である。
図7(b)、(c)は、FinFET3の上方から視たときのフィン120、ソース電極15、及び高抵抗領域123の形状と位置を示している。
図7(b)、(c)の例で示されるように、FinFET3においては、ソース電極15がフィン120bの上方を覆っているが、ソース電極15とフィン120bは高抵抗領域123により絶縁されている。
【0055】
また、
図7(c)に示される例では、フィン120aの平面方向の端部(すなわち
図7(c)の右端と左端)の上端にも、フィン120aとソース電極15を絶縁する高抵抗領域123が形成されている。このため、フィン120aの平面方向の端部において厚さの増加や側面の荒れが生じている場合であっても、この部分にソース電極15が電気的に接続されないため、フィン120aの平面方向の端部の厚さのずれや不均一性に起因するFinFET3の閾値電圧のずれなどの不良を防ぐことができる。したがって、ソース電極15が、高抵抗領域123により、フィン120aの平面方向の端部の少なくとも一部に電気的に接続されていないことが好ましい。
【0056】
図7(c)に示されるように、フィン120aの平面方向の端部にソース電極15が接続されない領域を設ける場合、この領域が小さすぎるとこの領域を設けることによる上記の効果が不十分になり、大きすぎるとFinFET1の動作への影響が生じるおそれがある。このため、このフィン120aの平面方向の端部のソース電極15が接続されない領域の、平面方向の長さL3は、例えば、1~10μmの範囲内に設定される。なお、長さL3は、フィン120aにおける高抵抗領域123の平面方向の長さに等しい。
【0057】
なお、
図7(b)、(c)に示されるソース電極15は、領域151を含まなくてもよい。この場合、ソース電極15のフィン120の上方を覆う領域にコンタクトプラグや引き出し用ワイヤーを接続する。
【0058】
(実施の形態の効果)
上記第1~3の実施の形態に係るFinFET1~3によれば、複数のフィン120のうちの最も外側のフィン120bをソース電極15が電気的に接続されないダミーフィンとすることにより、フィン120bの厚さのずれや不均一性による閾値電圧への影響を抑えることができる。また、フィン120aの平面方向の端部の少なくとも一部にソース電極15が接続されないようにすることにより、フィン120aの平面方向の端部の厚さのずれや不均一性よる閾値電圧への影響を抑えることができる。
【0059】
以上、本発明の実施の形態を説明したが、本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。また、発明の主旨を逸脱しない範囲内において上記実施の形態の構成要素を任意に組み合わせることができる。また、上記に記載した実施の形態は特許請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
【符号の説明】
【0060】
1、2、3…FinFET、 10…半導体層、 11…基板、 12…エピタキシャル層、 120、120a、120b…フィン、 121…n+領域、 123…高抵抗領域、 13…ゲート絶縁膜、 14…ゲート電極、 15…ソース電極、 16…ドレイン電極、 17…層間絶縁膜、 21…絶縁膜