特開 2024-167041 ダイスタックアップ及び接続プラットフォームを有する半導体デバイスパッケージ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024167041

(43)【公開日】2024-11-29

(54)【発明の名称】ダイスタックアップ及び接続プラットフォームを有する半導体デバイスパッケージ

(51)【国際特許分類】

   H01L 25/07 20060101AFI20241122BHJP

   H01L 23/12 20060101ALI20241122BHJP

【ＦＩ】

H01L25/08 E

H01L23/12 F

【審査請求】有

【請求項の数】20

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2024000726

(22)【出願日】2024-01-05

(31)【優先権主張番号】63/503,381

(32)【優先日】2023-05-19

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】18/366,396

(32)【優先日】2023-08-07

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】324010378

【氏名又は名称】サンディスク テクノロジーズ インコーポレイテッド

(74)【代理人】

【識別番号】100207837

【弁理士】

【氏名又は名称】小松原 寿美

(72)【発明者】

【氏名】ラジタ インドラ

(72)【発明者】

【氏名】ナラヤナン テリザンドゥル ブイ

(72)【発明者】

【氏名】ナゲーシュ ヴォドラハリ

(57)【要約】      （修正有）

【課題】積層されたダイとの間で伝送される電気信号のノイズを低減し、かつ、電気的短絡のリスクを低減する半導体デバイスパッケージを提供する。
【解決手段】半導体デバイスパッケージ１００は、基板１０２と、基板上に位置付けられた、半導体ダイ１０４ａ～１０４ｌを含む半導体ダイのスタック１０４と、を含む。プラットフォーム１０６、１０８は、半導体ダイのスタックがそれらの間に位置付けられるように、基板上に位置付けられている。複数の貫通ビア１１２は、基板に電気的に接続され、夫々のプラットフォームを貫通して延在する。複数のボンドワイヤ１１６は夫々、貫通ビア及び基板ボンドパッド１１８を夫々を各半導体ダイに電気的に接続する。貫通ビアは、ボンドワイヤの必要とされる長さを低減し、それによって信号ノイズを低減し、プラットフォームは、ボンドワイヤを互いに垂直方向に離間させて電気的短絡回路を防止する。
【選択図】図１Ａ

【特許請求の範囲】

【請求項1】

半導体デバイスパッケージであって、
基板と、
前記基板上に位置付けられ、第１の半導体ダイ及び第２の半導体ダイを含む半導体ダイのスタックと、
前記基板上に位置付けられた第１のプラットフォームと、
前記基板上で前記第１のプラットフォームの反対側に位置付けられた第２のプラットフォームであって、前記半導体ダイのスタックが前記第１のプラットフォームと前記第２のプラットフォームとの間に位置付けられている、第２のプラットフォームと、
前記基板に電気的に接続され、前記第１のプラットフォームを貫通して延在する第１の貫通ビアと、
前記基板に電気的に接続され、前記第２のプラットフォームを貫通して延在する第２の貫通ビアと、
前記第１の貫通ビアを前記第１の半導体ダイに電気的に接続する第１のボンドワイヤと、
前記第２の貫通ビアを前記第２の半導体ダイに電気的に接続する第２のボンドワイヤと、を含む、半導体デバイスパッケージ。

【請求項2】

前記第１のプラットフォームが、第１の段差面と、前記第１の段差面から垂直方向にオフセットされた第２の段差面と、前記第１の段差面に露出し、前記第１の貫通ビアに電気的に接続された第１のボンドパッドと、を含み、
前記第１の貫通ビアが、前記第１のボンドパッドから前記基板まで前記第１のプラットフォームを貫通して延在する、請求項１に記載の半導体デバイスパッケージ。

【請求項3】

前記第１のプラットフォームが、前記第２の段差面に露出した第２のボンドパッドと、前記基板及び前記第２のボンドパッドに電気的に接続された第３の貫通ビアと、を含み、
前記第３の貫通ビアが、前記第２のボンドパッドから前記基板まで前記第１のプラットフォームを貫通して延在する、請求項２に記載の半導体デバイスパッケージ。

【請求項4】

前記半導体ダイのスタックに含まれる第３の半導体ダイであって、前記第１及び第２の半導体ダイの上方に位置付けられている、第３の半導体ダイと、
前記第３の半導体ダイを前記第３の貫通ビアに電気的に接続する第３のボンドワイヤと、を更に含む、請求項３に記載の半導体デバイスパッケージ。

【請求項5】

前記第３のボンドワイヤの少なくとも一部が、前記第１のボンドワイヤの垂直上方に位置付けられ、前記第１のボンドワイヤに直接接触しない、請求項４に記載の半導体デバイスパッケージ。

【請求項6】

前記第１及び第２のプラットフォームが、互いに積み重ねられた一連のセクションを含み、各セクションは、導電層及び誘電層を含む、請求項１に記載の半導体デバイスパッケージ。

【請求項7】

前記第１のプラットフォームの表面に露出したボンドパッドであって、前記第１のボンドワイヤが前記ボンドパッドに電気的に接続されている、ボンドパッドと、
前記ボンドパッド及び前記基板に電気的に接続された２つ以上の貫通ビアと、
を更に含む、請求項１に記載の半導体デバイスパッケージ。

【請求項8】

前記第１のプラットフォームが、前記第２のプラットフォームよりも大きい全高を有する、請求項１に記載の半導体デバイスパッケージ。

【請求項9】

前記第１のプラットフォーム及び第２のプラットフォームが、前記基板と同じ材料から構成されている、請求項１に記載の半導体デバイスパッケージ。

【請求項10】

前記半導体ダイのスタックがメモリダイを含む、請求項１に記載の半導体デバイスパッケージ。

【請求項11】

前記基板に電気的に接続され、前記半導体ダイのスタックと前記第１のプラットフォームとの間に位置付けられた基板ボンドパッドと、
前記基板ボンドパッドを前記半導体ダイのスタックに含まれる最下部の半導体ダイに電気的に接続するボンドワイヤと、
を更に含む、請求項１に記載の半導体デバイスパッケージ。

【請求項12】

前記第１のボンドワイヤが、前記第１の半導体ダイ及び前記第１の半導体ダイに隣接する別の半導体ダイに電気的に接続されている、請求項１に記載の半導体デバイスパッケージ。

【請求項13】

前記第１のボンドワイヤが、前記第１の半導体ダイ及び少なくとも２つの隣接する半導体ダイに電気的に接続されている、請求項１に記載の半導体デバイスパッケージ。

【請求項14】

半導体メモリパッケージであって、
上面及び前記上面に露出したボンドパッドを含む基板と、
前記基板の前記上面に位置付けられた半導体ダイのスタックと、
前記基板の前記上面に位置付けられた第１のプラットフォームであって、前記基板に電気的に接続され、前記第１のプラットフォームを貫通して延在する複数の貫通ビアを含む、第１のプラットフォームと、
第２のプラットフォームであって、前記半導体ダイのスタックが前記第１のプラットフォームと前記第２のプラットフォームとの間に位置付けられるように前記基板の前記上面上で前記第１のプラットフォームの反対側に位置付けられており、前記基板に電気的に接続され、前記第２のプラットフォームを貫通して延在する複数の貫通ビアを含む、第２のプラットフォームと、
前記スタックの第１の半導体ダイを前記第１のプラットフォームの前記少なくとも１つの貫通ビアに接続する第１のボンドワイヤ、及び前記スタックの第２の半導体ダイを前記第２のプラットフォームの前記少なくとも１つの貫通ビアに接続する第２のボンドワイヤと、を含む、半導体メモリパッケージ。

【請求項15】

前記第１のプラットフォームが、互いに垂直方向にオフセットされた少なくとも２つの段差面を含み、前記段差面の各々は、前記第１のプラットフォームの前記複数の貫通ビアのうちの１つ以上に電気的に接続されたボンドパッドを含む、請求項１４に記載の半導体デバイスパッケージ。

【請求項16】

前記ボンドパッドのうちの少なくとも１つが、前記第１のプラットフォームの前記複数の貫通ビアのうちの２つ以上に接続されている、請求項１５に記載の半導体デバイスパッケージ。

【請求項17】

前記第１及び第２のプラットフォームが、互いに積み重ねられた一連のセクションを含み、各セクションは、導電層及び誘電層を含む、請求項１４に記載の半導体デバイスパッケージ。

【請求項18】

前記複数の貫通ビアの各貫通ビアが、約１０ミクロンの直径を有する、請求項１４に記載の半導体デバイスパッケージ。

【請求項19】

前記第１のプラットフォーム及び第２のプラットフォームが、前記基板と同じ材料から構成されている、請求項１４に記載の半導体デバイスパッケージ。

【請求項20】

半導体デバイスパッケージであって、
基板手段であって、前記基板手段に結合された電気部品間の電気的相互接続を提供するための基板手段と、
前記基板手段から離間された隆起電気接点の第１のセットを提供するための第１のプラットフォーム手段であって、前記隆起電気接点の第１のセットを前記基板手段に電気的に接続するために前記第１のプラットフォーム手段を貫通して延在する第１の導電手段を含む、第１のプラットフォーム手段と、
前記基板手段から離間された隆起電気接点の第２のセットを提供する第２のプラットフォーム手段であって、前記隆起接点の第２のセットを前記基板手段に電気的に接続するために前記第２のプラットフォーム手段を貫通して延在する第２の導電手段を含む、第２のプラットフォーム手段と、
それぞれがある量のデータを記憶するための記憶手段のスタックであって、前記基板手段上で前記第１のプラットフォーム手段と前記第２のプラットフォーム手段との間に位置付けられ、前記隆起電気接点の第１のセットに電気的に接続された第１の記憶手段、及び前記隆起電気接点の第２のセットに電気的に接続された第２の記憶手段を含む、記憶手段のスタックと、を含む、半導体デバイスパッケージ。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願の相互参照）
本出願は、２０２３年５月１９日に出願された「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ Ｐａｃｋａｇｅ ｗｉｔｈ Ｄｉｅ Ｓｔａｃｋｕｐ ａｎｄ Ｃｏｎｎｅｃｔｉｏｎ Ｐｌａｔｆｏｒｍ」と題する米国特許仮出願第６３／５０３，３８１号の利益を主張し、その全体が参照により本明細書に組み込まれる。

【背景技術】

【0002】

本開示は、概して、ダイのスタックを有する半導体デバイスパッケージに関し、より詳細には、ダイスタックアップと、電気信号をダイスタックアップにルーティングするためのプラットフォームとを含む半導体デバイスパッケージに関する。

【0003】

半導体パッケージは、複数の積層されたダイを含み得る。例えば、半導体メモリパッケージは、基板上に一緒にパッケージ化され、成形コンパウンド内に封入された、複数の半導体メモリダイ及びコントローラを含み得る。メモリダイは積層され得、スタック内のメモリダイは、それぞれの複数のボンドワイヤで基板に電気的に結合されている。ダイスタックは、中央積層方式で互いに上に配置された複数の異なるサブスタックを含み得る。基板は、ボンドワイヤとコントローラとの間で、及び外部接続に、電気信号（例えば、電力、接地、入力／出力（ＩＯ）信号）をルーティングする通信ライン又はトレースを含む。従来、基板に直接接続された連続ボンドワイヤは、ダイスタックに含まれる各メモリダイに電力信号及び接地信号を伝送する。しかしながら、ボンドワイヤの長さが増加するにつれて、メモリダイとの間で伝送される、一般にノイズと呼ばれる、電気信号の望ましくない外乱も同様に増加する。加えて、ボンドワイヤの長さが増加するにつれてインダクタンスが増加し、その結果、電気信号の電圧降下が生じる。更に、メモリダイ上の隣接するボンドパッド間のピッチが減少するにつれて、ボンドワイヤが互いに接触することによる電気的短絡が発生するリスクも増加する。したがって、積層されたダイとの間で伝送される電気信号のノイズを低減し、かつ電気的短絡のリスクを低減するように構成された半導体デバイスパッケージを提供する必要がある。

【発明の概要】

【0004】

一実施形態では、基板と、基板上に位置付けられ、第１の半導体ダイ及び第２の半導体ダイを含む半導体ダイのスタックと、基板上に位置付けられた第１のプラットフォームと、基板上で第１のプラットフォームの反対側に位置付けられた第２のプラットフォームであって、半導体ダイのスタックが第１のプラットフォームと第２のプラットフォームとの間に位置付けられている、第２のプラットフォームと、基板に電気的に接続され、第１のプラットフォームを貫通して延在する第１の貫通ビアと、基板に電気的に接続され、第２のプラットフォームを貫通して延在する第２の貫通ビアと、第１の貫通ビアを第１の半導体ダイに電気的に接続する第１のボンドワイヤ、第２の貫通ビアを第２の半導体ダイに電気的に接続する第２のボンドワイヤと、を含む、半導体デバイスパッケージがある。

【0005】

いくつかの実施形態では、第１のプラットフォームは、第１の段差面と、第１の段差面から垂直方向にオフセットされた第２の段差面と、第１の段差面に露出し、第１の貫通ビアに電気的に接続された第１のボンドパッドとを含み、第１の貫通ビアは、第１のボンドパッドから基板まで第１のプラットフォームを貫通して延在する。いくつかの実施形態では、第１のプラットフォームは、第２の段差面に露出した第２のボンドパッドと、基板及び第２のボンドパッドに電気的に接続された第３の貫通ビアとを含み、第３の貫通ビアは、第２のボンドパッドから基板まで第１のプラットフォームを貫通して延在する。いくつかの実施形態では、半導体デバイスパッケージは、半導体ダイのスタックに含まれる第３の半導体ダイであって、第１及び第２の半導体ダイの上方に位置付けられている、第３の半導体ダイと、第３の半導体ダイを第３の貫通ビアに電気的に接続する第３のボンドワイヤとを更に含む。

【0006】

いくつかの実施形態では、第３のボンドワイヤの少なくとも一部は、第１のボンドワイヤの垂直上方に位置付けられ、第１のボンドワイヤに直接接触しない。いくつかの実施形態では、第１及び第２のプラットフォームは、互いに積み重ねられた一連のセクションを含み、各セクションは、導電層及び誘電層を含む。いくつかの実施形態では、半導体デバイスパッケージは、第１のプラットフォームの表面に露出したボンドパッドであって、第１のボンドワイヤがボンドパッドに電気的に接続されている、ボンドパッドと、ボンドパッド及び基板に電気的に接続された２つ以上の貫通ビアとを更に含む。いくつかの実施形態では、第１のプラットフォームは、第２のプラットフォームよりも大きい全高を有する。

【0007】

いくつかの実施形態では、第１のプラットフォーム及び第２のプラットフォームは、基板と同じ材料から構成されている。いくつかの実施形態では、半導体ダイのスタックはメモリダイを含む。いくつかの実施形態では、半導体デバイスパッケージは、基板に電気的に接続され、半導体ダイのスタックと第１のプラットフォームとの間に位置付けられた基板ボンドパッドと、基板ボンドパッドを半導体ダイのスタックに含まれる最下部の半導体ダイに電気的に接続するボンドワイヤとを更に含む。いくつかの実施形態では、第１のボンドワイヤは、第１の半導体ダイ及び第１の半導体ダイに隣接する別の半導体ダイに電気的に接続されている。いくつかの実施形態では、第１のボンドワイヤは、第１の半導体ダイ及び少なくとも２つの隣接する半導体ダイに電気的に接続されている。

【0008】

別の実施形態では、上面及び上面に露出したボンドパッドを含む基板と、基板の上面に位置付けられた半導体ダイのスタックと、基板の上面に位置付けられた第１のプラットフォームであって、基板に電気的に接続され、第１のプラットフォームを貫通して延在する複数の貫通ビアを含む、第１のプラットフォームと、第２のプラットフォームであって、半導体ダイのスタックが第１のプラットフォームと第２のプラットフォームとの間に位置付けられるように基板の上面上で第１のプラットフォームの反対側に位置付けられており、基板に電気的に接続され、第２のプラットフォームを貫通して延在する複数の貫通ビアを含む、第２のプラットフォームと、スタックの第１の半導体ダイを第１のプラットフォームの少なくとも１つの貫通ビアに接続する第１のボンドワイヤ、及びスタックの第２の半導体ダイを第２のプラットフォームの少なくとも１つの貫通ビアに接続する第２のボンドワイヤとを含む、半導体デバイスパッケージがある。

【0009】

いくつかの実施形態では、第１のプラットフォームは、互いに垂直方向にオフセットされた少なくとも２つの段差面を含み、段差面の各々は、第１のプラットフォームの複数の貫通ビアのうちの１つ以上に電気的に接続されたボンドパッドを含む。いくつかの実施形態では、ボンドパッドのうちの少なくとも１つは、第１のプラットフォームの複数の貫通ビアのうちの２つ以上に接続されている。いくつかの実施形態では、第１及び第２のプラットフォームは、互いに積み重ねられた一連のセクションを含み、各セクションは、導電層及び誘電層を含む。いくつかの実施形態では、複数の貫通ビアの各貫通ビアは、約１０ミクロンの直径を有する。いくつかの実施形態では、第１のプラットフォーム及び第２のプラットフォームは、基板と同じ材料から構成されている。

【0010】

別の実施形態では、基板手段であって、基板手段に結合された電気部品間の電気的相互接続を提供するための基板手段と、基板手段から離間された隆起電気接点の第１のセットを提供するための第１のプラットフォーム手段であって、隆起電気接点の第１のセットを基板手段に電気的に接続するために第１のプラットフォーム手段を貫通して延在する第１の導電手段を含む、第１のプラットフォーム手段と、基板手段から離間された隆起電気接点の第２のセットを提供する第２のプラットフォーム手段であって、隆起接点の第２のセットを基板手段に電気的に接続するために第２のプラットフォーム手段を貫通して延在する第２の導電手段を含む、第２のプラットフォーム手段と、それぞれがある量のデータを記憶するための記憶手段のスタックであって、基板手段上で第１のプラットフォーム手段と第２のプラットフォーム手段との間に位置付けられ、隆起電気接点の第１のセットに電気的に接続された第１の記憶手段、及び隆起電気接点の第２のセットに電気的に接続された第２の記憶手段を含む、記憶手段のスタックとを含む、半導体デバイスパッケージがある。

【図面の簡単な説明】

【0011】

前述の概要、並びに以下の詳細な説明は、添付の図面と併せて読むときによりよく理解されるであろう。本開示を説明する目的で、現在好ましい実施形態が図面に示されており、同様の参照番号が全体を通して同様の要素を示す。しかしながら、本開示の態様は、異なる形態で具現化することができ、したがって、本明細書に記載の例示される実施形態に限定されるものとして解釈されるべきではないことに留意されたい。添付の図面に示される要素は、必ずしも縮尺どおりに描かれているわけではなく、むしろ、その中の主題の重要な特徴を強調するために誇張されている場合がある。更に、図面は、開示された実施形態の理解に必ずしも必要とされない要素を省略することによって簡略化されている場合がある。

【0012】

図面は以下のとおりである。

【図1A】本開示の例示的な実施形態による、ダイスタックアップ及びプラットフォームを有する半導体デバイスパッケージの一部の側面断面図である。

【図1B】図１Ａの半導体デバイスパッケージの斜視図である。

【図2】本開示の別の例示的な実施形態による、ダイスタックアップ及びプラットフォームを有する半導体デバイスパッケージの一部の側面断面図である。

【図3】本開示の別の例示的な実施形態による、ダイスタックアップ及びプラットフォームを有する半導体デバイスパッケージの一部の側面断面図である。

【発明を実施するための形態】

【0013】

本主題は、ここで、代表的な実施形態が示されている添付の図を参照して、以下でより完全に説明される。しかしながら、本主題は、異なる形態で具現化され得、本明細書に記載の実施形態に限定されるとして解釈されるべきではない。むしろ、これらの実施形態は、当該技術分野のスキルの１つを説明し、可能にするために提供されている。

【0014】

添付の図面に示される例示的な実施形態の完全な理解を提供するために、多数の詳細が本明細書で説明される。しかしながら、いくつかの実施形態は、特定の詳細のいずれも伴わずに実践されてもよく、特許請求の範囲は、特許請求の範囲に具体的に記載される特徴及び態様によってのみ限定される。更に、周知の方法、構成要素、及び回路は、本明細書で説明される実施形態の関連する態様を不必要に不明瞭にしないように、網羅的に詳細に説明されていない。

【0015】

図１Ａ～図１Ｂを参照すると、本開示の例示的な実施形態による、概して１００で指定される半導体デバイスパッケージの一部が示されている。半導体デバイスパッケージ１００、又は略してパッケージ１００は、基板１０２と、半導体ダイのスタック１０４と、第１のプラットフォーム１０６と、第２のプラットフォーム１０８とを含み得る。パッケージ１００は、限定はしないが、システムインパッケージ（ＳｉＰ）、記憶デバイス（例えば、セキュアデジタル（ＳＤ）カード又はマルチメディアカード（ＭＭＣ））など、任意のタイプの半導体デバイスパッケージであり得る。いくつかの実施形態では、半導体ダイのスタック１０４は、メモリダイのスタックであり得る。メモリダイのスタック１０４に含まれるメモリダイは、ＮＡＮＤメモリダイであり得る。スタック１０４に含まれるメモリダイは、概して、ある量の電荷を記憶する（例えば、データ記憶量を提供する）ように構成された記憶手段であり得る。いくつかの実施形態では、パッケージ１００は、スタック１０４に含まれる半導体ダイへの及び半導体ダイからの信号（例えば、電力、接地、ＩＯ信号）のルーティングを制御するように構成されたコントローラ（図示せず）を含み得る。いくつかの実施形態では、コントローラ（図示せず）は、特定用途向け集積回路（ＡＳＩＣ）、又は任意の他のタイプのコントローラであり得る。コントローラは、基板１０２に電気的に接続され得る。いくつかの実施形態では、成形コンパウンド（図示せず）が、少なくともダイスタック１０４、第１のプラットフォーム１０６、及び第２のプラットフォーム１０８を封入し得る。成形コンパウンドは、例えば、エポキシ成形コンパウンド（ＥＭＣ）又は当該技術分野で知られている他の封入材料を含み得る。

【0016】

基板１０２は、パッケージ１００の機械的基礎支持体及び／又はパッケージ内に収容された半導体ダイのスタック１０４へのアクセスを提供する電気的インターフェースであり得る。電気的インターフェースは、導電性（例えば、銅）トレース、接地層、及び／又は電力層を使用してデータをルーティングするための少なくとも１つの層を含む、基板１０２内の複数の金属層を含み得る。半導体ダイのスタック１０４及びプラットフォーム１０６、１０８は、基板１０２の上部平坦面１１０上に実装され得る。いくつかの実施形態では、半導体ダイのスタック１０４、第１のプラットフォーム１０６、及び第２のプラットフォーム１０８は、基板１０２の上部平坦面１１０から（例えば、図面に示されるように上方向に）延在し得る。半導体ダイのスタック１０４は、第１のプラットフォーム１０６と第２のプラットフォーム１０８との間の基板１０２上に位置付けられ得る。例えば、いくつかの実施形態では、第１のプラットフォーム１０６は、基板１０２上に位置付けられ、スタック１０４から離間されており、第２のプラットフォーム１０８は、基板１０２上で第１のプラットフォーム１０６の反対側に位置付けられ、スタック１０４から離間され得る。このようにして、スタック１０４の対向する側部から離間されたプラットフォーム（例えば、プラットフォーム１０６、プラットフォーム１０８）があり得る。

【0017】

半導体ダイのスタック１０４は、基板１０２上の第１の（底部）ダイを含む複数の半導体ダイを含み得、各後続のダイは、隣接するダイの上に積み重ねられている。例えば、図１Ａ～図１Ｂに示すように、スタック１０４は、互いに積み重ねられた１２個の半導体ダイ１０４ａ～１０４ｌを含む。いくつかの実施形態では、スタック１０４に含まれる各メモリダイは、隣接するメモリダイから縦方向にオフセットされている。例えば、スタック１０４は、互い違いにされたメモリダイのスタックであり得、スタック１０４に含まれるメモリダイは、各メモリダイの側壁が隣接するメモリダイの対応する側壁からオフセットされている互い違いにされた階段状パターンを形成する。したがって、スタック１０４に含まれる各メモリダイは、ダイボンドパッド１１０の対応するセットが位置付けられている、隣接するメモリダイによって覆われていない露出した上面を有し得る。

【0018】

いくつかの実施形態では、半導体ダイ１０４ａ～１０４ｌは、中央積層パターン又は並列積層パターンで配置される。いくつかの実施形態では、半導体ダイ１０４ａ～１０４ｌは、異なる軸（軸線は図示せず）に沿って位置合わせされたサブスタックを形成し得る。これらの軸は、基板１０２の上部平坦面１１０に対して斜めに配向され得る。例えば、半導体ダイ１０４ａ～１０４ｄはダイの第１のサブスタックを形成し得、半導体ダイ１０４ｅ～１０４ｈはダイの第２のサブスタックを形成し得、半導体ダイ１０４ｉ～１０４ｌはその第３のサブスタックを形成し得る。それぞれのサブスタックに含まれる各ダイの中心点は、概して軸（図示せず）に沿って位置付けられ得る。第２のサブスタックの軸は、第１及び第３のサブスタックの軸と交差し得る。第１及び第３のサブスタックの軸は、概して平行であり、互いにオフセットされ得る。図が乱雑にならないように軸は図示されていないが、それぞれの軸は、上述のサブスタックに含まれる各ダイのほぼ中心点を通って延在するように図示され得ることを理解されたい。いくつかの実施形態では、半導体ダイ１０４ａ～１０４ｌの異なるサブスタックは、代替的に、異なるメモリチャネル（例えば、第１、第２、及び第３のメモリチャネル）と称され得る。いくつかの実施形態では、サブスタックの半導体ダイは、互いに電気的に接続され得るが、１つのサブスタックの半導体ダイは、異なるサブスタックの半導体ダイから電気的に絶縁され得る。他の実施形態では、１つのサブスタックの半導体ダイは、異なるサブスタックの半導体ダイに電気的に接続され得る。いくつかの実施形態では、半導体ダイの各サブスタックは、例えば、少なくとも４つの半導体ダイを含み得る。いくつかの実施形態では、半導体ダイのスタック１０４は、８つ以上の半導体ダイを含み得る。いくつかの実施形態では、半導体ダイのスタック１０４は、少なくとも１２個の半導体ダイを含む。いくつかの実施形態では、半導体ダイのスタック１０４は、少なくとも１６個の半導体ダイを含む。

【0019】

第１のプラットフォーム１０６及び第２のプラットフォーム１０８はそれぞれ、半導体ダイ１０４ａ～１０４ｌのうちの１つ以上と基板１０２との間の電気的接続を容易にするために、基板１０２の上部平坦面１１０から離間された１つ以上の隆起面を提供するように構成され得る。以下で更に説明されるように、いくつかの実施形態では、第１のプラットフォーム１０６及び／又は第２のプラットフォーム１０８は、２つ以上の階層又は「段」を含み得、各段は、基板１０２の上部平坦面１１０から所定の距離だけ離間される別個の隆起面（「段差面」）を提供する。いくつかの実施形態では、第１のプラットフォーム１０６及び第２のプラットフォーム１０８は、異なる数の段又は同じ数の段を有し得る。いくつかの実施形態によれば、単一プラットフォームの各段差面は、基板１０２の上部平坦面１１０から測定される、異なる高さを有し得る。したがって、いくつかの実施形態では、プラットフォームの段差面は、互いに垂直方向にオフセットされ得る。更に、段差面はまた、互いに水平方向にもオフセットされ得る。例えば、いくつかの実施形態では、より高い段差面は、より低い段差面と比較して、半導体スタック１０４から水平方向に更に離間され得る。いくつかの実施形態では、第１のプラットフォーム１０６及び第２のプラットフォーム１０８はそれぞれ、基板１０２の上部平坦面１１０から測定される同じ高さに１つ以上の段を有し得る。段差面は、いくつかの実施形態では、互いに、及び基板１０２の上部平坦面１１０にほぼ平行であり得る。

【0020】

いくつかの実施形態では、第１及び第２のプラットフォーム１０６、１０８をそれぞれ貫通して延在する複数の貫通ビア１１２がある。いくつかの実施形態では、各貫通ビア１１２は、段差面のうちの１つから基板１０２まで延在して、プラットフォーム１０６、１０８のうちの１つを貫通する導電性経路を提供し得、各貫通ビア１１２は、基板１０２の上部平坦面１１０にほぼ垂直方向に配向され得る。いくつかの実施形態では、プラットフォーム１０６、１０８のうちの１つの段は、複数の貫通ビア１１２を含み得る。貫通ビア１１２は、半導体ダイ１０４ａ～１０４ｌのうちの１つ以上と基板１０２との間の電気通信を確立するように構成され得る。貫通ビア１１２は、基板１０２に電気的に接続され得る。いくつかの実施形態では、貫通ビア１１２は、それぞれのプラットフォーム１０６、１０８内に埋め込まれており、基板１０２に電気的に接続されることができるように一端で露出している。

【0021】

いくつかの実施形態では、プラットフォーム１０６、１０８は、それらを貫通して延在する貫通ビア１１２の必要とされる直径を最小化及び／又は低減するように構成されている。各プラットフォーム１０６、１０８は、互いに積み重ねられた１つ以上のセクションから形成され得る。プラットフォーム１０６、１０８の各セクションは、導電層１０９及び誘電層１１１から構成され得る。いくつかの実施形態によれば、誘電層１１１は、例えば、有機材料、基板１０２と同じ材料、及び／又はセラミック材料から作製され得る。それぞれのセクションの導電層１０９及び誘電層１１１は、接着剤又は当業者に知られている任意の他の固定手段を介して互いに固定的に結合され得る。このようにして、各プラットフォーム１０６、１０８は、交互の一連の導電層１０９及び誘電層１１１から形成され得る。例えば、各プラットフォーム１０６、１０８は、第１の導電層１０９、第１の導電層１０９の上部に取り付けられた誘電層１１１、誘電層１１１の上部に直接取り付けられた第２の導電層１０９などから形成され得る。いくつかの実施形態では、導電層１０９は、層間の信号の再分配を可能にし、ビア１１２を接続する。いくつかの実施形態では、導電層１０９は、互いに電気的に絶縁及び／又は離間された複数の導電性トレースから構成され得る。いくつかの実施形態では、ビア１１２は、一連の電気的に接続されたサブビアを含み得、各サブビアは、隣接する導電層１０９間に延在する。一連の電気的に接続されたサブビアは、互い違いに、ほぼ直線状に、又はそれらの組み合わせで配置され得る。いくつかの実施形態では、１つ以上の受動構成要素（例えば、抵抗器、コンデンサ、インダクタ）が、プラットフォーム１０６、１０８上に実装され、貫通ビア１１２によって基板１０２に電気的に接続され得る。

【0022】

いくつかの実施形態では、それぞれのプラットフォーム１０６、１０８に含まれるセクションの数は、上記プラットフォーム１０６、１０８の所望の高さに依存し得る。例えば、第１のプラットフォーム１０６は、互いに積み重ねられた５つのセクションから形成され得、第２のプラットフォーム１０８は、３つのセクションから形成され得、その結果、第１のプラットフォーム１０６の全高は、第２のプラットフォーム１０８の全高よりも大きくなる。いくつかの実施形態では、各導電層１０９の垂直方向の厚さは概ね同じであり得、各誘電層１１１の垂直方向の厚さもまた概ね同じであり得る。いくつかの実施形態では、最上部の誘電層１１１は、その直下に位置付けられた誘電層１１１の垂直方向の厚さよりも小さい又は大きい垂直方向の厚さを有し得る。導電層１０９及び誘電層１１１から構成されている一連のセクションを提供することによって、それらを貫通して延在する貫通ビア１１１２の必要とされる直径は、最小化及び／又は低減され得る。例えば、プラットフォーム１０６、１０８が誘電材料の連続片から形成される場合、それらを通過する貫通ビア１１２の必要とされる直径は、隣接する誘電層１１１の間に導電層１０９がある場合よりも大きくなり得る。いくつかの実施形態では、貫通ビア１１２の直径は、約２ミクロン～約２０ミクロンであり得る。いくつかの実施形態では、貫通ビア１１２の直径は、約１０ミクロンであり得る。

【0023】

それぞれの第１及び第２のプラットフォーム１０６、１０８に結合され、半導体ダイのスタック１０４と貫通ビア１１２との間の電気通信を容易にするように構成された１つ以上のボンドパッド１１４があり得る。いくつかの実施形態では、ボンドパッド１１４は、第１及び第２のプラットフォーム１０６、１０８の表面に露出しており、各ボンドパッド１１４は、貫通ビア１１２のうちの１つ以上に電気的に接続されている。各ボンドパッド１１４は、それぞれの第１及び第２のプラットフォーム１０６、１０８の段差面に露出し得る。例えば、第１のプラットフォーム１０６は、第１の段差面１０６ａ、第２の段差面１０６ｂ、及び第３の段差面１０６ｃを含み得る。第１、第２、及び第３の段差面１０６ａ～１０６ｃのうちの１つ以上に露出したボンドパッド１１４があり得、少なくとも１つの貫通ビア１１２がボンドパッド１１４の各々に電気的に接続されている。いくつかの実施形態では、第１、第２、及び第３の段差面１０６ａ～１０６ｃに露出した１つ以上のボンドパッド１１４がある。いくつかの実施形態では、第１、第２、及び／又は第３の段差面１０６ａ～１０６ｃは、それぞれの段差面上に１つ以上の列で配置されたボンドパッド１１４のセットを含む。第２のプラットフォーム１０８は、第１の段差面１０８ａ、第２の段差面１０８ｂ、及び第３の段差面１０８ｃを含み得る。第１、第２、及び第３の段差面１０８ａ～１０８ｃのうちの１つ以上に露出した追加のボンドパッド１１４があり得、少なくとも１つの貫通ビア１１２がそれらに電気的に接続されている。いくつかの実施形態では、第２及び第３の段差面１０８ｂ～１０８ｃに露出したボンドパッド１１４がある。いくつかの実施形態では、第１の段差面１０８ａは省略され得る。それぞれの段差面１０６ａ～１０６ｃ及び／又は段差面１０８ａ～１０８ｃに露出したボンドパッド１１４は、少なくとも１つの方向において互いにほぼ位置合わせされ得る。例えば、第３の段差面１０６ｃに露出したボンドパッド１１４は、ほぼ直線又は単一列に沿って配列され得る。他の実施形態では、ボンドパッド１１４は、２つの平行線又は２つの列に沿って配置され得る。

【0024】

いくつかの実施形態では、単一のボンドパッド１１４に電気的に接続された２つ以上の貫通ビア１１２があり得る。例えば、図１Ｂに示すように、第１のプラットフォーム１０６の第３の段差面１０６ｃに露出した単一のボンドパッド１１４に電気的かつ機械的に接続された３つの貫通ビア１１２がある。いくつかの実施形態では、１つ以上のボンドパッド１１４は、それに電気的に接続された、１つ以上の他のボンドパッド１１４とは異なる数の貫通ビア１１２を有し得る。例えば、第２のプラットフォーム１０８の第３の段差面１０８ｃに露出したボンドパッド１１４は、それに電気的に接続された単一の貫通ビア１１２を有し得るが、第１のプラットフォーム１０６の第３の段差面１０６ｃに露出したボンドパッド１１４は、それに電気的に接続された３つの貫通ビア１１２を有する。

【0025】

スタック１０４に含まれる半導体ダイのうちの１つ以上を、それぞれ第１及び第２のプラットフォーム１０６、１０８を貫通して延在する貫通ビア１１２に電気的に接続する複数のボンドワイヤ１１６があり得る。例えば、半導体ダイ１０４ｃ～１０４ｄ、及び１０４ｉ～１０４ｌを、第１のプラットフォーム１０６を貫通して延在する貫通ビア１１２に電気的に接続するボンドワイヤ１１６の第１のセットがあり得、半導体ダイ１０４ｅ～１０４ｈを、第２のプラットフォーム１０８を貫通して延在する貫通ビア１１２に電気的に接続するボンドワイヤ１１６の第２のセットがあり得る。ボンドワイヤ１１６は、それぞれのボンドパッド１１４と、それぞれの半導体ダイの表面に露出したダイボンドパッド１１５とに電気的に接続され、それらの間に延在し得る。このようにして、ボンドワイヤ１１６は、それぞれの半導体ダイ（例えば、半導体ダイ１０４ａ～１０４ｌのうちの少なくとも１つ）を、それぞれのボンドパッド１１４に電気的に接続された１つ以上の貫通ビア１１２に電気的に接続し得る。ボンドパッド１１４及びダイボンドパッド１１５は、導電性材料から構成され得る。いくつかの実施形態では、ボンドパッド１１４のピッチＰ１は、ダイボンドパッド１１５のピッチＰ２より小さいものであり得る。いくつかの実施形態では、ピッチＰ１は、ピッチＰ２の少なくとも半分である。いくつかの実施形態では、ピッチＰ２は、約８０ミクロン～約１２０ミクロンである。いくつかの実施形態では、ピッチＰ１は、約８０ミクロン～約１２０ミクロンである。

【0026】

いくつかの実施形態では、半導体ダイは、ボンドワイヤ１１６を介して、基板１０２に対する半導体ダイの位置に高さにおいて最も近い段差面上に位置するボンドパッド１１４に電気的に接続され得る。いくつかの実施形態では、スタック１０４内の異なる半導体ダイからのダイボンドパッド１１５が、ボンドワイヤ１１６を介して、同じ段差面上の異なるボンドパッド１１４に接続され得る。いくつかの実施形態では、特定の段差面は、スタック１０４内の２つの隣接する半導体ダイに接続するボンドパッド１１４を含み得る。例えば、図１Ａ及び図１Ｂに示されるように、半導体ダイ１０４ｃ及び１０４ｄからのダイボンドパッド１１５は、第１の段差面１０６ａ上のボンドパッド１１４に接続し得、半導体ダイ１０４ｉ及び１０４ｊからのダイボンドパッドは、第２の段差面１０６ｂ上のボンドパッド１１４に接続し得、半導体ダイ１０４ｋ及び１０４ｌからのダイボンドパッド１１５は、第３の段差面１０６ｃ上のボンドパッド１１４に接続し得る。一方、この図示された例を続けると、半導体ダイ１０４ｅ及び１０４ｆからのダイボンドパッドは、第２のプラットフォーム１０８の第２の段差面１０８ｂ上のボンドパッド１１４に接続し得、半導体ダイ１０４ｇ及び１０４ｈからのダイボンドパッドは、第２のプラットフォーム１０８の第３の段差面１０８ｃ上のボンドパッド１１４に接続し得る。

【0027】

いくつかの実施形態では、スタック１０４の底部に又はその近くに位置付けられている特定の半導体ダイは、第１及び第２のプラットフォーム１０６、１０８上ではなく、基板１０２上のボンドパッドに直接接続され得る。例えば、いくつかの実施形態では、基板１０２に電気的に接続された１つ以上の基板ボンドパッド１１８がある。基板ボンドパッド１１８は、基板１０２の電気的インターフェースに電気的に接続され得る。したがって、基板ボンドパッド１１８は、複数の電気信号を送受信するための電気接点手段のセットとして機能し得る。いくつかの実施形態では、基板ボンドパッド１１８は、基板１０２に電気的に接続され、基板１０２の上面１１０上に直接実装される。いくつかのそのような実施形態では、ボンドパッド１１４とは異なり、基板ボンドパッド１１８は、第１又は第２のプラットフォーム１０６、１０８上に位置付けられず、基板ボンドパッド１１８は、貫通ビア１１２に接続されない。いくつかの実施形態では、基板ボンドパッド１１８は、プラットフォーム（例えば、第１のプラットフォーム１０６）とメモリダイのスタック１０４との間に位置付けられている。基板ボンドパッド１１８をスタック１０４に含まれる少なくとも１つの半導体ダイに電気的に接続するボンドワイヤ１１６があり得る。例えば、いくつかの実施形態では、スタック１０４の最下部の半導体ダイ（例えば、半導体ダイ１０４ａ）をそれぞれの基板ボンドパッド１１８に電気的に接続するボンドワイヤ１１６がある。いくつかの実施形態では、スタック１０４に含まれる２つの最下部の半導体ダイは、対応するボンドワイヤ１１６によって基板ボンドパッド１１８に電気的に接続される。例えば、半導体ダイ１０４ａ及び１０４ｂの各々は、それぞれの基板ボンドパッド１１８に、それらの間に延在するボンドワイヤ１１６によって電気的に接続され得る。

【0028】

いくつかの実施形態では、プラットフォーム１０６、１０８に含まれる異なる段差面の総数は、スタック１０４内の半導体ダイの数の半分であり得る。いくつかの実施形態では、プラットフォーム１０６、１０８に含まれる異なる段差面の総数は、スタック１０４内の半導体ダイの数の少なくとも半分であり得る。いくつかの実施形態では、プラットフォーム１０６、１０８に含まれる異なる段差面の総数は、スタック１０４内の半導体ダイの数の半分又は少なくとも半分から、１を引いた数であり得る。いくつかの実施形態では、プラットフォーム１０６、１０８に含まれる異なる段差面の総数は、ダイスタック１０４に含まれるサブスタックの数に等しい又はそれ未満であり得る。例えば、図１Ａ～図１Ｂでは、３つのサブスタックがあり、各プラットフォーム１０６、１０８の段差面の総数はそれぞれ３である。

【0029】

いくつかの実施形態では、基板１０２の上方に異なる高さで離間された段差面を有するプラットフォーム１０６、１０８を提供することによって、それぞれの段差面とスタック１０４に含まれる半導体ダイとの間に延在するボンドワイヤ１１６の長さは、低減又は最小化及び／又は低減され得る。例えば、スタック１０４に含まれる半導体ダイのうちの１つ以上を第１及び第２の貫通ビア１１２ａ、１１２ｂに電気的に接続する第１及び第２のボンドワイヤ１１６ａ、１１６ｂがあり得る。第１のボンドワイヤ１１６ａは、第１の貫通ビア１１２ａに、及びこの例では半導体ダイ１０４ｃである、第１の半導体ダイに電気的に接続され得る。この例に更に付け加えると、第２のボンドワイヤ１１６ｂは、第２の貫通ビア１１２ｂに、及びこの例では半導体ダイ１０４ｅである、第２の半導体ダイに電気的に接続され得る。このようにして、半導体ダイ１０４ｃ及び１０４ｅは、ボンドワイヤ１１６ａ、１１６ｂ及び貫通ビア１１２ａ、１１２ｂを介して基板１０２と電気的に連通し得る。したがって、第１及び第２のボンドワイヤ１１６ａ、１１６ｂの長さは、半導体ダイを基板１０２に直接接続するのに必要なボンドワイヤの長さよりも短い。

【0030】

ボンドワイヤのインダクタンスは、ワイヤの長さとともに増加する（例えば、ボンドワイヤが長くなるにつれて、そのワイヤのインダクタンスが大きくなる）。インダクタンスが増加すると、電気信号（例えば、電力信号、接地信号、Ｉ／Ｏ信号）中のノイズも増加する。しかしながら、ボンドワイヤ１１６と概ね同じ長さを有する貫通ビア１１２は、ボンドワイヤ１１６のインダクタンスよりも低いインダクタンスを有し得る。したがって、ボンドワイヤ１１６を、基板１０２からプラットフォーム１０６、１０８を貫通して上方に延在する貫通ビア１１２に電気的に接続することによって、ボンドワイヤ１１６の必要とされる長さが最小化及び／又は低減され、それによって総インダクタンスが低減され、シグナルインテグリティが改善される（例えば、信号ノイズが低減される）。

【0031】

いくつかの実施形態では、ボンドワイヤ１１６の最小の必要とされる長さは、プラットフォーム１０６、１０８又はその段差面１０６ａ～１０６ｃ、１０８ａ～１０８ｃの高さに直接関連し得る。例えば、第１のボンドワイヤ１１６ａの長さは、第１の段差面１０６ａの高さＨ１（例えば、基板１０２の上面１１０から段差面１０６ａまでの距離）に直接関連し得る。したがって、第１の段差面１０６ａの高さＨ１は、第１のボンドワイヤ１１６ａの長さが最小化及び／又は低減されるように選択され得る。いくつかの実施形態では、段差面１０６ａ～１０６ｃ、１０８ａ～１０８ｃの高さは、対応するボンドワイヤ１１６が接続されている、スタック１０４上の最下部の対応する半導体ダイの高さ以下である。例えば、第１のボンドワイヤ１１６ａは、第１の段差面１０６ａと第１の半導体ダイ１０４ｃとの間に延在する。また、第１の段差面１０６ａから半導体ダイ１０４ｄまで延在する別のボンドワイヤ１１６があり、半導体ダイ１０４ｄは、半導体ダイ１０４ｃの上部に直接実装されている。したがって、第１の段差面１０６ａに関連して、スタック上の最下部のダイは、この例では、対応するボンドワイヤ（例えば、ボンドワイヤ１１６ａ）が接続されている、第１の半導体ダイ１０４ｃである。更なる例として、第２の段差面１０６ｂに関連して、半導体ダイ１０４ｉは、対応するボンドワイヤ１１６が接続されている、スタック上の最下部の半導体ダイ１０４であり得る。第１の段差面１０６ａは、半導体ダイ１０４ｃの高さＨ２以下の高さＨ１を有し得る。他の実施形態では、高さＨ１は高さＨ２の＋／－約１０％であり得る。いくつかの実施形態では、高さＨ１は、約０．７５^＊Ｈ２～約０．９５^＊Ｈ２である。

【0032】

いくつかの実施形態では、本開示の半導体デバイスパッケージ１００は、電気的短絡回路が発生するリスクを低減するように構成されている。例えば、基板１０２に電気的に接続され、第１のプラットフォーム１０６を貫通して延在する第３の貫通ビア１１２ｃがあり得る。第３の貫通ビア１１２ｃは、第２の段差面１０６ｂに露出したボンドパッド１１４に電気的に接続され得る。第３の貫通ビア１１２ｃは、第３のボンドワイヤ１１６ｃに電気的に接続され得、第３のボンドワイヤ１１６ｃは、スタック１０４上の第３の半導体ダイ（この例では半導体ダイ１０４ｉ）に電気的に接続され得る。第３のボンドワイヤ１１６ｃの少なくとも一部は、第１のボンドワイヤ１１６ａ及び／又は第２のボンドワイヤ１１６ｂから（例えば、垂直上方に）離間され得る。いくつかの実施形態では、第３のボンドワイヤ１１６ｃの全体が、第１のボンドワイヤ１１６ａの上方に位置付けられている。したがって、第１のプラットフォーム１０６の第１の段差面１０６ａと第２の段差面１０６ｂとの間の距離は、第１のボンドワイヤ１１６ａと第３のボンドワイヤ１１６ｃとの間の垂直オフセットを提供し得る。このようにして、ボンドワイヤ１１６ａ、１１６ｃは互いに直接接触しなくなり得、ボンドワイヤ１１６ａ、１１６ｃ間で電気的短絡が生じるリスクが低減され得る。

【0033】

いくつかの実施形態では、本開示の半導体デバイスパッケージ１００は、ダイスタック１０４又はその任意のサブスタックに含まれる最上部のダイへの負荷（例えば、電力、アンペア）の量を低減するように構成されている。例えば、図１Ａ～図１Ｂに示すように、各半導体ダイ１０４ａ～１０４ｌに接続されたボンドワイヤ１１６の単一のセットがある。ボンドワイヤ１１６は、スタック１０４上の１つ以上の隣接する半導体ダイに接続するワイヤループを含まなくてもよい。このようにして、スタック上の複数のダイに電気的に接続されたボンドワイヤの長さが増加することによって引き起こされるインダクタンスの増加が低減され、それによって、そのボンドワイヤに接続された最上部のダイが受ける負荷が除去されるか、又は少なくとも低減される。例えば、各ダイ１０４ａ～１０４ｌは、対応するダイ１０４ａ～１０４ｌのみに接続されたボンドワイヤ１１６を有し得、その結果、各ボンドワイヤ１１６は、複数のダイ（例えば、２～８個のダイ）に負荷を伝達する従来のダイスタック内のボンドワイヤとは対照的に、対応するダイ１０４ａ～１０４ｌの負荷のみを伝達する。

【0034】

第１及び第２のプラットフォーム１０６、１０８と、それらを貫通して延在する貫通ビア１１２と、それらに電気的に接続されたボンドワイヤ１１６とを提供することによって、本開示の半導体デバイスパッケージ１００は、上述のように、パワー及びシグナルインテグリティを改善し、スタック１０４の最上部のダイへの負荷を低減し、電気的短絡回路が発生するリスクを低減するように構成され得る。

【0035】

図２を参照すると、本開示の例示的な実施形態による、概して２００で指定される半導体デバイスパッケージの別の実施形態が示されている。半導体デバイスパッケージ２００は、パッケージ２００がスタック２０４上の２つの隣接する半導体ダイを電気的に接続するボンドワイヤ２１６を含み得ることを除いて、図１Ａ～図１Ｂに関して上述したパッケージ１００と概して同じであり得る。半導体デバイスパッケージ２００は、基板１０２と概して同じである基板２０２と、スタック１０４と概して同じである半導体ダイ２０４ａ～２０４ｌのスタック２０４と、プラットフォーム１０６と概して同じである第１のプラットフォーム２０６と、プラットフォーム１０６と概して同じである第２のプラットフォームとを含み得る。貫通ビア２１２に電気的に接続された第１のボンドワイヤ２１６ａがあり得る。第１のボンドワイヤ２１６ａは、パッケージ２００のボンドワイヤ２１６ａが第１の半導体ダイ２０４ｃに、及び隣接する半導体ダイ２０４ｄに電気的に接続されるという点で、第１のボンドワイヤ１１６ａとは異なり得る。このようにして、パッケージ２００は、パッケージ１００よりも少ない貫通ビア２１２を含み得る。例えば、各貫通ビア２１２は、２つの隣接する半導体ダイ（例えば、ダイ２０４ｃ及び２０４ｄ、ダイ２０４ｅ及び２０４ｆ、ダイ２０４ｇ及び２０４ｈ、ダイ２０４ｉ及び２０４ｊ、並びにダイ２０４ｋ及び２０４ｌ）に電気的に接続されている対応するボンドワイヤ２１６に電気的に接続され得る。したがって、必要とされる貫通ビア２１２の数は、パッケージ１００と比較して低減され得る。

【0036】

図３を参照すると、本開示の例示的な実施形態による、概して３００で指定される半導体デバイスパッケージの別の実施形態が示されている。半導体デバイスパッケージ３００は、パッケージ３００がスタック３０４上の少なくとも２つの隣接する半導体ダイに電気的に接続されたボンドワイヤ３１６を含み得ることを除いて、図１Ａ～図１Ｂに関して上述したパッケージ１００と概して同じであり得る。半導体デバイスパッケージ３００は、基板１０２と概して同じである基板３０２を含み得る。半導体デバイスパッケージ３００は、スタック３０４がスタック１０４よりも多くのダイ（例えば、１６個のダイ）を含むことを除いて、スタック１０４と概して同じである半導体ダイ３０４ａ～３０４ｐのスタック３０４を含み得る。この例では半導体ダイ３０４ｉである、第１の半導体ダイを、第１のプラットフォーム３０６を貫通して延在する貫通ビア３１２に電気的に接続する第１のボンドワイヤ３１６ａがあり得る。第１のプラットフォーム３０６は、より少ない段差面を含み得ることを除いて、第１のプラットフォーム１０６と同様であり得る。例えば、第１のプラットフォーム３０６は、単一の段差面を含む。第１のボンドワイヤ３１６ａは、第１の半導体ダイ３０４ｉ及び少なくとも２つの隣接する半導体ダイに電気的に接続され得る。例えば、図３に示されるように、第１のボンドワイヤ３１６ａは、ダイ３０４ｉ～３０４ｌに電気的に接続される。いくつかの実施形態では、第１のボンドワイヤ３１６ａは、スタック３０４に含まれる半導体ダイのサブスタックに電気的に接続される。例えば、半導体ダイ３０４ａ～３０４ｄは第１のサブスタックを形成し得、ダイ３０４ｅ～３０４ｈは第２のサブスタックを形成し得、ダイ３０４ｉ～３０４ｌは第３のサブスタックを形成し得、ダイ３０４ｍ～３０４ｐは第４のサブスタックを形成し得る。各サブスタック内の半導体ダイは、互いに電気的に接続され得る。第１、第２、第３、及び第４のサブスタックの各々は、対応する貫通ビア３１２に電気的に接続された対応するボンドワイヤ３１６に電気的に接続され得る。このようにして、半導体デバイスパッケージ３００は、パッケージ１００及び／又はパッケージ２００よりも少ない貫通ビア３１２を含み得る。いくつかの実施形態では、半導体ダイ３０４ａ～３０４ｄを含む最下部の第１のサブスタックは、プラットフォーム３０６又は３０８内の貫通ビア３１２にではなく、ボンドワイヤを介して基板に直接接続され得る。いくつかの実施形態では、プラットフォーム３０６、３０８に含まれる異なる段差面の総数は、スタック３０４内の半導体ダイのサブスタック数又は少なくともサブスタック数であり得る。いくつかの実施形態では、プラットフォーム３０６、３０８に含まれる異なる段差面の総数は、スタック３０４内の半導体ダイのサブスタック数又は少なくともサブスタック数から、１を引いた数であり得る。

【0037】

その広範な発明概念から逸脱することなく、上に示され、説明された例示的な実施形態に変更を加えることができることが、当業者によって理解されるであろう。したがって、本発明は、示され、説明された例示的な実施形態に限定されないが、特許請求の範囲によって定義される本発明の趣旨及び範囲内の修正を網羅することを意図していることが理解される。例えば、例示的な実施形態の特定の特徴は、特許請求される発明の一部であってもなくてもよく、開示された実施形態の様々な特徴が組み合わされてもよい。「右」、「左」、「下」及び「上」という語は、参照される図面における方向を示す。本明細書に具体的に記載されない限り、「ａ」、「ａｎ」、及び「ｔｈｅ」という用語は、１つの要素に限定されず、代わりに「少なくとも１つ」を意味するものとして読み取られるべきである。本明細書で使用される場合、「約」という用語は、言及された値の＋／－１０％を指し得る。例えば、「約９」は、８．１及び９．９を包含すると理解される。

【0038】

本発明の図及び説明の少なくとも一部は、本発明の明確な理解に関連する要素に焦点を合わせるために簡略化されており、一方、明確にするために、当業者が理解するであろう他の要素を削除することもまた、本発明の一部を含み得ることを理解されたい。しかしながら、そのような要素は当技術分野で周知であるので、かつ、それらは必ずしも本発明のより良い理解を容易にするわけではないので、そのような要素の説明は本明細書では提供されていない。

【0039】

更に、本発明の方法が、本明細書に記載のステップの特定の順序に依拠しない限り、ステップの特定の順序は、特許請求の範囲を制限するものとして解釈されるべきではない。本発明の方法に向けられたいかなる特許請求の範囲も、書かれた順序でのそれらのステップの実行に限定されるべきではなく、当業者は、ステップが変更され得、それでも本発明の趣旨及び範囲内に留まり得ることを容易に理解することができる。

【図1A】

【図1B】

【図2】

【図3】

【外国語明細書】