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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024167148
(43)【公開日】2024-12-02
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H10B 12/00 20230101AFI20241125BHJP
H01L 21/8234 20060101ALI20241125BHJP
H01L 27/088 20060101ALI20241125BHJP
H10B 41/70 20230101ALI20241125BHJP
H01L 29/786 20060101ALI20241125BHJP
【ＦＩ】
H10B12/00 801
H10B12/00 671Z
H10B12/00 681B
H01L27/06 102A
H01L27/088 E
H01L27/088 331E
H10B41/70
H10B12/00 681
H01L29/78 613B
H01L29/78 618B
H01L29/78 626A
【審査請求】有
【請求項の数】1
【出願形態】ＯＬ
(21)【出願番号】P 2024154950
(22)【出願日】2024-09-09
(62)【分割の表示】P 2023004954の分割
【原出願日】2018-05-29
(31)【優先権主張番号】P 2017113842
(32)【優先日】2017-06-08
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】000153878
【氏名又は名称】株式会社半導体エネルギー研究所
(72)【発明者】
【氏名】山崎 舜平
(72)【発明者】
【氏名】木村 肇
(72)【発明者】
【氏名】池田 隆之
(72)【発明者】
【氏名】加藤 清
(72)【発明者】
【氏名】遠藤 佑太
(72)【発明者】
【氏名】菅尾 惇平
【テーマコード（参考）】
5F048
5F083
5F110
【Ｆターム（参考）】
5F048AA01
5F048AA07
5F048AB01
5F048AC01
5F048AC10
5F048BA01
5F048BA14
5F048BA15
5F048BA16
5F048BA19
5F048BA20
5F048BB01
5F048BB02
5F048BB06
5F048BB08
5F048BB09
5F048BB11
5F048BB14
5F048BC03
5F048BC06
5F048BC18
5F048BD06
5F048BD07
5F048BF02
5F048BF04
5F048BF06
5F048BF07
5F048BF12
5F048BF15
5F048BF16
5F048BG13
5F048CB01
5F048CB03
5F048CB04
5F048DA24
5F083AD02
5F083AD03
5F083AD06
5F083AD14
5F083AD21
5F083AD69
5F083GA01
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5F083GA09
5F083GA10
5F083GA25
5F083HA02
5F083HA06
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5F083JA35
5F083JA36
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5F083JA38
5F083JA39
5F083JA40
5F083JA42
5F083JA56
5F083JA58
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5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083PR05
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5F083ZA21
5F110AA02
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5F110FF29
5F110GG01
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5F110GG48
5F110HK02
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5F110NN35
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5F110NN74
5F110NN77
5F110NN78
5F110QQ04
5F110QQ05
5F110QQ19
(57)【要約】 （修正有）
【課題】単位面積あたりの記憶容量の大きい半導体装置を提供する。
【解決手段】メモリセルを有する半導体装置であって、メモリセルは、第１の導電体と、第１の導電体上の第１の絶縁体と、第１の絶縁体上の、第１の領域、第２の領域、および第１の領域と第２の領域との間に配置された第３の領域を有する第１の酸化物と、第１の酸化物上の第２の絶縁体と、第２の絶縁体上の第２の導電体と、第１の領域の側面に接して配置された第３の絶縁体と、第１の領域の側面に、第３の絶縁体を介して配置された第２の酸化物と、を有し、第１の領域は、第１の導電体と重畳する領域を有し、第３の領域は、第２の導電体と重畳する領域を有し、第１の領域および第２の領域は、第３の領域よりも低抵抗である。
【選択図】図１
【解決手段】メモリセルを有する半導体装置であって、メモリセルは、第１の導電体と、第１の導電体上の第１の絶縁体と、第１の絶縁体上の、第１の領域、第２の領域、および第１の領域と第２の領域との間に配置された第３の領域を有する第１の酸化物と、第１の酸化物上の第２の絶縁体と、第２の絶縁体上の第２の導電体と、第１の領域の側面に接して配置された第３の絶縁体と、第１の領域の側面に、第３の絶縁体を介して配置された第２の酸化物と、を有し、第１の領域は、第１の導電体と重畳する領域を有し、第３の領域は、第２の導電体と重畳する領域を有し、第１の領域および第２の領域は、第３の領域よりも低抵抗である。
【選択図】図１
【特許請求の範囲】
【請求項1】
メモリセルを有する半導体装置であって、
前記メモリセルは、
第１の導電体と、
前記第１の導電体の上方に位置する領域を有する第１の絶縁体と、
前記第１の絶縁体の上方に位置する領域を有しかつ第１の領域と、第２の領域と、前記第１の領域と前記第２の領域との間に配置された領域を有する第３の領域と、を有する第１の酸化物と、
前記第１の酸化物の上方に位置する領域を有する第２の絶縁体と、
前記第２の絶縁体の上方に位置する領域を有する第２の導電体と、
前記第１の領域の側面に接して配置された領域を有する第３の絶縁体と、
前記第１の導電体の側面に接して配置された領域を有する第４の絶縁体と、
前記第２の導電体の側面に接して配置された領域を有する第５の絶縁体と、
前記第１の領域の側面に前記第３の絶縁体を介して配置された領域と、前記第１の導電体の側面に前記第３及び第４の絶縁体を介して配置された領域と、前記第２の導電体の側面に前記第３及び第５の絶縁体を介して配置された領域と、を有する第２の酸化物と、
前記第２の領域の側面に接して配置された領域と、前記第１の導電体の側面に前記第４の絶縁体を介して配置された領域と、前記第２の導電体の側面に前記第５の絶縁体を介して配置された領域と、を有する第３の導電体と、を有し、
前記第１の領域は、前記第１の導電体と重畳する領域を有し、
前記第３の領域は、前記第２の導電体と重畳する領域を有する、半導体装置。
前記メモリセルは、
第１の導電体と、
前記第１の導電体の上方に位置する領域を有する第１の絶縁体と、
前記第１の絶縁体の上方に位置する領域を有しかつ第１の領域と、第２の領域と、前記第１の領域と前記第２の領域との間に配置された領域を有する第３の領域と、を有する第１の酸化物と、
前記第１の酸化物の上方に位置する領域を有する第２の絶縁体と、
前記第２の絶縁体の上方に位置する領域を有する第２の導電体と、
前記第１の領域の側面に接して配置された領域を有する第３の絶縁体と、
前記第１の導電体の側面に接して配置された領域を有する第４の絶縁体と、
前記第２の導電体の側面に接して配置された領域を有する第５の絶縁体と、
前記第１の領域の側面に前記第３の絶縁体を介して配置された領域と、前記第１の導電体の側面に前記第３及び第４の絶縁体を介して配置された領域と、前記第２の導電体の側面に前記第３及び第５の絶縁体を介して配置された領域と、を有する第２の酸化物と、
前記第２の領域の側面に接して配置された領域と、前記第１の導電体の側面に前記第４の絶縁体を介して配置された領域と、前記第２の導電体の側面に前記第５の絶縁体を介して配置された領域と、を有する第３の導電体と、を有し、
前記第１の領域は、前記第１の導電体と重畳する領域を有し、
前記第３の領域は、前記第２の導電体と重畳する領域を有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、例えば、トランジスタおよび半導体装置に関する。または、本発明は、例え
ば、トランジスタおよび半導体装置の製造方法に関する。または、本発明は、例えば、表
示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサ、電子機器に関する。ま
たは、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の製造方法に関する。ま
たは、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。
ば、トランジスタおよび半導体装置の製造方法に関する。または、本発明は、例えば、表
示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサ、電子機器に関する。ま
たは、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の製造方法に関する。ま
たは、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。
【0002】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明
の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発
明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション
・オブ・マター）に関するものである。
の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発
明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション
・オブ・マター）に関するものである。
【0003】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指す。表示装置、発光装置、照明装置、電気光学装置、記憶装置、半導体回路お
よび電子機器は、半導体装置を有する場合がある。
置全般を指す。表示装置、発光装置、照明装置、電気光学装置、記憶装置、半導体回路お
よび電子機器は、半導体装置を有する場合がある。
【背景技術】
【0004】
シリコン（Ｓｉ）を半導体層に用いたトランジスタと、酸化物半導体（Ｏｘｉｄｅ Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）を半導体層に用いたトランジスタ（以下、ＯＳトラン
ジスタと呼ぶ）と、を組み合わせてデータの読み出しと書き込みを可能にした半導体装置
が注目されている（特許文献１参照）。
ｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）を半導体層に用いたトランジスタ（以下、ＯＳトラン
ジスタと呼ぶ）と、を組み合わせてデータの読み出しと書き込みを可能にした半導体装置
が注目されている（特許文献１参照）。
【0005】
また、近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装
置が求められている。単位面積あたりの記憶容量を増加させるためには、メモリセルを積
層して形成することが有効である（特許文献２、３参照）。メモリセルを積層して設ける
ことにより、単位面積あたりの記憶容量をメモリセルの積層数に応じて増加させることが
できる。
置が求められている。単位面積あたりの記憶容量を増加させるためには、メモリセルを積
層して形成することが有効である（特許文献２、３参照）。メモリセルを積層して設ける
ことにより、単位面積あたりの記憶容量をメモリセルの積層数に応じて増加させることが
できる。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開２０１１－１１９６７４
【特許文献2】特開２０１１－６６４１７
【特許文献3】特開２０１６－２２５６１３
【発明の概要】
【発明が解決しようとする課題】
【0007】
単位面積あたりの記憶容量の大きい半導体装置を提供することを課題の一とする。また
は、メモリセルを積層した新規な構造の半導体装置を提供することを課題の一とする。ま
たは、新規な構造の半導体装置の駆動方法を提供することを課題の一とする。または、生
産性の高い半導体装置を提供することを課題の一とする。
は、メモリセルを積層した新規な構造の半導体装置を提供することを課題の一とする。ま
たは、新規な構造の半導体装置の駆動方法を提供することを課題の一とする。または、生
産性の高い半導体装置を提供することを課題の一とする。
【0008】
または、上記いずれかの半導体装置を有するモジュールを提供することを課題の一とす
る。または、上記いずれかの半導体装置、または該モジュールを有する電子機器を提供す
ることを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。
または、新規なモジュールを提供することを課題の一とする。または、新規な電子機器を
提供することを課題の一とする。
る。または、上記いずれかの半導体装置、または該モジュールを有する電子機器を提供す
ることを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。
または、新規なモジュールを提供することを課題の一とする。または、新規な電子機器を
提供することを課題の一とする。
【0009】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【0010】
本発明の一態様は、メモリセルを有する半導体装置であって、メモリセルは、第１の導
電体と、第１の導電体上の第１の絶縁体と、第１の絶縁体上の、第１の領域、第２の領域
、および第１の領域と第２の領域との間に配置された第３の領域を有する第１の酸化物と
、第１の酸化物上の第２の絶縁体と、第２の絶縁体上の第２の導電体と、第１の領域の側
面に接して配置された第３の絶縁体と、第１の領域の側面に、第３の絶縁体を介して配置
された第２の酸化物と、を有し、第１の領域は、第１の導電体と重畳する領域を有し、第
３の領域は、第２の導電体と重畳する領域を有し、第１の領域、および第２の領域は、第
３の領域よりも低抵抗である。
電体と、第１の導電体上の第１の絶縁体と、第１の絶縁体上の、第１の領域、第２の領域
、および第１の領域と第２の領域との間に配置された第３の領域を有する第１の酸化物と
、第１の酸化物上の第２の絶縁体と、第２の絶縁体上の第２の導電体と、第１の領域の側
面に接して配置された第３の絶縁体と、第１の領域の側面に、第３の絶縁体を介して配置
された第２の酸化物と、を有し、第１の領域は、第１の導電体と重畳する領域を有し、第
３の領域は、第２の導電体と重畳する領域を有し、第１の領域、および第２の領域は、第
３の領域よりも低抵抗である。
【0011】
本発明の一態様は、メモリセルを有する半導体装置であって、メモリセルは、第１の導
電体と、第１の導電体上の第１の絶縁体と、第１の絶縁体上の、第１の領域、第２の領域
、および第１の領域と第２の領域との間に配置された第３の領域を有する第１の酸化物と
、第１の酸化物上の第２の絶縁体と、第２の絶縁体上の第２の導電体と、第１の領域の側
面に接して配置された第３の絶縁体と、第１の領域の側面に、第３の絶縁体を介して配置
された第２の酸化物と、を有し、第１の領域は、第１の導電体と重畳する領域を有し、第
３の領域は、第２の導電体と重畳する領域を有し、第１の領域、および第２の領域は、第
３の領域よりも低抵抗であり、第１の導電体、第１の絶縁体、および第１の領域は、容量
素子として機能し、第１の酸化物、第２の絶縁体、および第２の導電体は、第１のトラン
ジスタとして機能し、第２の酸化物、第３の絶縁体、および第１の領域は、第２のトラン
ジスタとして機能する。
電体と、第１の導電体上の第１の絶縁体と、第１の絶縁体上の、第１の領域、第２の領域
、および第１の領域と第２の領域との間に配置された第３の領域を有する第１の酸化物と
、第１の酸化物上の第２の絶縁体と、第２の絶縁体上の第２の導電体と、第１の領域の側
面に接して配置された第３の絶縁体と、第１の領域の側面に、第３の絶縁体を介して配置
された第２の酸化物と、を有し、第１の領域は、第１の導電体と重畳する領域を有し、第
３の領域は、第２の導電体と重畳する領域を有し、第１の領域、および第２の領域は、第
３の領域よりも低抵抗であり、第１の導電体、第１の絶縁体、および第１の領域は、容量
素子として機能し、第１の酸化物、第２の絶縁体、および第２の導電体は、第１のトラン
ジスタとして機能し、第２の酸化物、第３の絶縁体、および第１の領域は、第２のトラン
ジスタとして機能する。
【0012】
上記構成において、第１の導電体、第２の導電体、第１の絶縁体、および第２の絶縁体
は、開口を有し、第２の酸化物は、第３の絶縁体を介して、開口内に配置される。
は、開口を有し、第２の酸化物は、第３の絶縁体を介して、開口内に配置される。
【0013】
上記構成において、第１の酸化物、および第２の酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ
、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有する。
、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有する。
【0014】
上記構成において、半導体装置は、基体を有し、基体上に、複数のメモリセルを有する
。
。
【0015】
上記構成において、半導体装置は、第４の絶縁体と、を有し、半導体装置は、基体が有
する一の面に対して水平な方向に、ｍｈ個（ｍｈは２以上の整数）のメモリセルを有し、
第４の絶縁体は、第１の絶縁体と、第２の絶縁体との間に配置され、第１の酸化物の側面
と接し、ｍｈ個のメモリセルは、第４の絶縁体により、素子分離されている。
する一の面に対して水平な方向に、ｍｈ個（ｍｈは２以上の整数）のメモリセルを有し、
第４の絶縁体は、第１の絶縁体と、第２の絶縁体との間に配置され、第１の酸化物の側面
と接し、ｍｈ個のメモリセルは、第４の絶縁体により、素子分離されている。
【0016】
上記構成において、半導体装置は、基体が有する一の面に対して垂直な方向に、ｍｖ個
（ｍｖは２以上の整数）のメモリセルを有する。
（ｍｖは２以上の整数）のメモリセルを有する。
【0017】
上記構成において、第２の酸化物は、ｍｖ個のメモリセルで共通して設けられる。
【発明の効果】
【0018】
単位面積あたりの記憶容量の大きい半導体装置を提供することができる。または、メモ
リセルを積層した新規な構造の半導体装置を提供することができる。または、新規な構造
の半導体装置の駆動方法を提供することができる。または、生産性の高い半導体装置を提
供することができる。
リセルを積層した新規な構造の半導体装置を提供することができる。または、新規な構造
の半導体装置の駆動方法を提供することができる。または、生産性の高い半導体装置を提
供することができる。
【0019】
または、上記いずれかの半導体装置を有するモジュールを提供することができる。また
は、上記いずれかの半導体装置、または該モジュールを有する電子機器を提供することが
できる。または、新規な半導体装置を提供することができる。または、新規なモジュール
を提供することができる。または、新規な電子機器を提供することができる。
は、上記いずれかの半導体装置、または該モジュールを有する電子機器を提供することが
できる。または、新規な半導体装置を提供することができる。または、新規なモジュール
を提供することができる。または、新規な電子機器を提供することができる。
【0020】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の
一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項
などの記載から、これら以外の効果を抽出することが可能である。
一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項
などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【0021】
【図1】本発明の一態様に係る半導体装置を説明する回路図および断面図。
【図2】本発明の一態様に係る半導体装置を説明する回路図。
【図3】本発明の一態様に係る半導体装置を説明する回路図。
【図4】本発明の一態様に係る半導体装置を説明する回路図。
【図5】本発明の一態様に係る半導体装置を説明する回路図。
【図6】本発明の一態様に係る半導体装置の駆動方法を説明するタイミングチャート。
【図7】本発明の一態様に係る半導体装置を説明する模式図。
【図8】本発明の一態様に係る半導体装置を説明する断面図および平面図。
【図9】本発明の一態様に係る半導体装置を説明する平面図。
【図10】本発明の一態様に係る半導体装置を説明する断面図および平面図。
【図11】本発明の一態様に係る半導体装置を説明する平面図。
【図12】本発明の一態様に係る半導体装置を説明する平面図。
【図13】本発明の一態様に係る半導体装置を説明する断面図。
【図14】本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。
【図15】本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。
【図16】本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。
【図17】本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。
【図18】本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。
【図19】本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。
【図20】本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。
【図21】本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。
【図22】本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。
【図23】本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。
【図24】本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。
【図25】本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。
【図26】本発明の一態様に係る半導体装置の作製方法を説明する平面図および断面図。
【図27】本発明の一態様に係る記憶装置の模式図。
【図28】本発明の一態様に係るＡＩシステムの構成例を示すブロック図。
【図29】本発明の一態様に係るＡＩシステムの応用例を説明するブロック図。
【図30】本発明の一態様に係るＡＩシステムを組み込んだＩＣの構成例を示す斜視模式図。
【図31】本発明の一態様に係る電子機器を示す図。
【図32】本発明の一態様に係る電子機器を示す図。
【図33】本発明の一態様に係る電子機器を示す図。
【発明を実施するための形態】
【0022】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の
説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易
に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるも
のではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は
異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じ
くし、特に符号を付さない場合がある。
説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易
に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるも
のではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は
異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じ
くし、特に符号を付さない場合がある。
【0023】
以下の実施の形態に示す構成は、実施の形態に示す他の構成に対して適宜、適用、組み
合わせ、又は置き換えなどを行って、本発明の一態様とすることができる。
合わせ、又は置き換えなどを行って、本発明の一態様とすることができる。
【0024】
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張され
ている場合がある。
ている場合がある。
【0025】
なお、本明細書において、「膜」という表記と、「層」という表記と、を互いに入れ替
えることが可能である。
えることが可能である。
【0026】
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位
）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能であ
る。一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさ
によって決定される。したがって、「接地電位」などと記載されている場合であっても、
電位が０Ｖであるとは限らない。例えば、回路で最も低い電位が、「接地電位」となる場
合もある。または、回路で中間くらいの電位が、「接地電位」となる場合もある。その場
合には、その電位を基準として、正の電位と負の電位が規定される。
）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能であ
る。一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさ
によって決定される。したがって、「接地電位」などと記載されている場合であっても、
電位が０Ｖであるとは限らない。例えば、回路で最も低い電位が、「接地電位」となる場
合もある。または、回路で中間くらいの電位が、「接地電位」となる場合もある。その場
合には、その電位を基準として、正の電位と負の電位が規定される。
【0027】
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積
層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」
などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数
詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」
などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数
詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
【0028】
本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されている
ものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に
接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在すると
き、ＡとＢとの電気信号の授受を可能とするものをいう。
ものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に
接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在すると
き、ＡとＢとの電気信号の授受を可能とするものをいう。
【0029】
なお、本明細書において、トランジスタのソースとは、活性層として機能する半導体膜
の一部であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様
に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記
半導体膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
の一部であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様
に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記
半導体膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
【0030】
トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えら
れる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジス
タでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレ
インと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がド
レインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上
、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明
する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替
わる。
れる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジス
タでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレ
インと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がド
レインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上
、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明
する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替
わる。
【0031】
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあ
るときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トラン
ジスタでは、ゲートとソースの間の電位差（ＶＧＳ）がしきい値電圧（Ｖｔｈ）よりも低
い状態、ｐチャネル型トランジスタでは、ＶＧＳがＶｔｈよりも高い状態をいう。例えば
、ｎチャネル型のトランジスタのオフ電流とは、ＶＧＳがＶｔｈよりも低いときのドレイ
ン電流を言う場合がある。トランジスタのオフ電流は、ＶＧＳに依存する場合がある。従
って、トランジスタのオフ電流が１０－２１Ａ以下である、とは、トランジスタのオフ電
流が１０－２１Ａ以下となるＶＧＳの値が存在することを言う場合がある。
るときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トラン
ジスタでは、ゲートとソースの間の電位差（ＶＧＳ）がしきい値電圧（Ｖｔｈ）よりも低
い状態、ｐチャネル型トランジスタでは、ＶＧＳがＶｔｈよりも高い状態をいう。例えば
、ｎチャネル型のトランジスタのオフ電流とは、ＶＧＳがＶｔｈよりも低いときのドレイ
ン電流を言う場合がある。トランジスタのオフ電流は、ＶＧＳに依存する場合がある。従
って、トランジスタのオフ電流が１０－２１Ａ以下である、とは、トランジスタのオフ電
流が１０－２１Ａ以下となるＶＧＳの値が存在することを言う場合がある。
【0032】
また、トランジスタのオフ電流は、ドレインとソースの間の電位差（ＶＤＳ）に依存す
る場合がある。本明細書において、オフ電流は、特に記載がない場合ＶＤＳの絶対値が０
．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１
２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジ
スタが含まれる半導体装置等の信頼性が保証されるＶＤＳ、または、当該トランジスタが
含まれる半導体装置等において使用されるＶＤＳにおけるオフ電流、を表す場合がある。
る場合がある。本明細書において、オフ電流は、特に記載がない場合ＶＤＳの絶対値が０
．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１
２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジ
スタが含まれる半導体装置等の信頼性が保証されるＶＤＳ、または、当該トランジスタが
含まれる半導体装置等において使用されるＶＤＳにおけるオフ電流、を表す場合がある。
【0033】
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」と
しての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳
密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」
と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導
体」と言い換えることができる場合がある。
しての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳
密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」
と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導
体」と言い換えることができる場合がある。
【0034】
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」と
しての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳
密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」
と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導
体」と言い換えることができる場合がある。
しての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳
密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」
と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導
体」と言い換えることができる場合がある。
【0035】
また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換え
ることができる。また、「導電体」という用語を、導電膜または導電層と言い換えること
ができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることが
できる。
ることができる。また、「導電体」という用語を、導電膜または導電層と言い換えること
ができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることが
できる。
【0036】
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃
度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半
導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャリア移
動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物
半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第
２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあ
り、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素
、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入に
よって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特
性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第
１３族元素、第１５族元素などがある。
度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半
導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャリア移
動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物
半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第
２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあ
り、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素
、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入に
よって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特
性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第
１３族元素、第１５族元素などがある。
【0037】
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトラ
ンジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重
なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース
電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つ
のトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、
一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明
細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値
、最小値または平均値とする。
ンジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重
なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース
電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つ
のトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、
一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明
細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値
、最小値または平均値とする。
【0038】
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中
で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される
領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つの
トランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、
一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明
細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値
、最小値または平均値とする。
で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される
領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つの
トランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、
一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明
細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値
、最小値または平均値とする。
【0039】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャ
ネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示され
るチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば
、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面
図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくな
る場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面
に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、上面図にお
いて示される見かけ上のチャネル幅よりも、実際に形成されるチャネルの実効的なチャネ
ル幅の方が大きくなる。
ネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示され
るチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば
、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面
図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくな
る場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面
に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、上面図にお
いて示される見かけ上のチャネル幅よりも、実際に形成されるチャネルの実効的なチャネ
ル幅の方が大きくなる。
【0040】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実
測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見
積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形
状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である
。
測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見
積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形
状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である
。
【0041】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互い
に重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ
上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎ
ｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載し
た場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または
、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合が
ある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲
い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどに
よって、値を決定することができる。
に重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ
上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎ
ｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載し
た場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または
、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合が
ある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲
い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどに
よって、値を決定することができる。
【0042】
なお、トランジスタの電界効果移動度や、チャネル幅あたりの電流値などを計算して求
める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチ
ャネル幅を用いて計算する場合とは異なる値をとる場合がある。
める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチ
ャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【0043】
本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置
されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「略
平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。
また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態
をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、
二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「略
平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。
また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態
をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、
二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【0044】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表
す。
す。
【0045】
なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸
素の含有量が多いものである。例えば、好ましくは酸素が５５原子％以上６５原子％以下
、窒素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素
が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。また、窒化酸化シ
リコン膜とは、その組成として、酸素よりも窒素の含有量が多いものである。例えば、好
ましくは窒素が５５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シ
リコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度
範囲で含まれるものをいう。
素の含有量が多いものである。例えば、好ましくは酸素が５５原子％以上６５原子％以下
、窒素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素
が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。また、窒化酸化シ
リコン膜とは、その組成として、酸素よりも窒素の含有量が多いものである。例えば、好
ましくは窒素が５５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シ
リコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度
範囲で含まれるものをいう。
【0046】
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属
の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む
）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）
などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属
酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳトランジスタと記載する場合
においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができ
る。
の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む
）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）
などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属
酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳトランジスタと記載する場合
においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができ
る。
【0047】
また、本明細書等について、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍とは、原子
数の総和に対して、Ｉｎが４の場合、Ｇａが１以上３以下（１≦Ｇａ≦３）であり、Ｚｎ
が２以上４．１以下（２≦Ｚｎ≦４．１）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６
またはその近傍とは、原子数の総和に対して、Ｉｎが５の場合、Ｇａが０．１より大きく
２以下（０．１＜Ｇａ≦２）であり、Ｚｎが５以上７以下（５≦Ｚｎ≦７）とする。また
、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍とは、原子数の総和に対して、Ｉｎが１
の場合、Ｇａが０．１より大きく２以下（０．１＜Ｇａ≦２）であり、Ｚｎが０．１より
大きく２以下（０．１＜Ｚｎ≦２）とする。
数の総和に対して、Ｉｎが４の場合、Ｇａが１以上３以下（１≦Ｇａ≦３）であり、Ｚｎ
が２以上４．１以下（２≦Ｚｎ≦４．１）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６
またはその近傍とは、原子数の総和に対して、Ｉｎが５の場合、Ｇａが０．１より大きく
２以下（０．１＜Ｇａ≦２）であり、Ｚｎが５以上７以下（５≦Ｚｎ≦７）とする。また
、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍とは、原子数の総和に対して、Ｉｎが１
の場合、Ｇａが０．１より大きく２以下（０．１＜Ｇａ≦２）であり、Ｚｎが０．１より
大きく２以下（０．１＜Ｚｎ≦２）とする。
【0048】
【0049】
〈メモリセル〉
はじめに、後述する半導体装置のメモリセルの回路構成について、図１（Ａ）及び図１
（Ｂ）を参照して説明する。ここで、図１（Ａ）は半導体装置の立体的な構成に対応させ
て、メモリセル１０の回路構成を立体的に示した回路図の一例であり、図１（Ｂ）は、メ
モリセル１０の構成例を示す断面模式図である。
はじめに、後述する半導体装置のメモリセルの回路構成について、図１（Ａ）及び図１
（Ｂ）を参照して説明する。ここで、図１（Ａ）は半導体装置の立体的な構成に対応させ
て、メモリセル１０の回路構成を立体的に示した回路図の一例であり、図１（Ｂ）は、メ
モリセル１０の構成例を示す断面模式図である。
【0050】
メモリセル１０は、トランジスタ１１と、トランジスタ１２と、容量素子１４とを有す
る。また、メモリセル１０は、配線ＷＢＬ、配線ＲＷＬ、配線ＷＷＬ、配線ＳＬおよび配
線ＲＢＬに電気的に接続されている。なお、以降の説明ではトランジスタ１１およびトラ
ンジスタ１２をｎチャネル型トランジスタとして説明を行う。
る。また、メモリセル１０は、配線ＷＢＬ、配線ＲＷＬ、配線ＷＷＬ、配線ＳＬおよび配
線ＲＢＬに電気的に接続されている。なお、以降の説明ではトランジスタ１１およびトラ
ンジスタ１２をｎチャネル型トランジスタとして説明を行う。
【0051】
図１（Ａ）、（Ｂ）に示すメモリセル１０において、配線ＳＬとトランジスタ１１のソ
ース電極（またはドレイン電極）は電気的に接続され、配線ＲＢＬとトランジスタ１１の
ドレイン電極（またはソース電極）は電気的に接続されている。また、配線ＷＢＬとトラ
ンジスタ１２のソース電極（またはドレイン電極）は電気的に接続され、配線ＷＷＬとト
ランジスタ１２のゲート電極は電気的に接続されている。そして、トランジスタ１１のゲ
ート電極とトランジスタ１２のドレイン電極（またはソース電極）は、容量素子１４の電
極の一方と電気的に接続され、配線ＲＷＬと容量素子１４の電極の他方は電気的に接続さ
れている。
ース電極（またはドレイン電極）は電気的に接続され、配線ＲＢＬとトランジスタ１１の
ドレイン電極（またはソース電極）は電気的に接続されている。また、配線ＷＢＬとトラ
ンジスタ１２のソース電極（またはドレイン電極）は電気的に接続され、配線ＷＷＬとト
ランジスタ１２のゲート電極は電気的に接続されている。そして、トランジスタ１１のゲ
ート電極とトランジスタ１２のドレイン電極（またはソース電極）は、容量素子１４の電
極の一方と電気的に接続され、配線ＲＷＬと容量素子１４の電極の他方は電気的に接続さ
れている。
【0052】
ここで、トランジスタ１２には、ＯＳトランジスタを用いることが好ましい。詳しくは
後述するが、ＯＳトランジスタは、オフ電流が極めて小さいという特徴を有している。こ
のため、トランジスタ１２をオフ状態とすることで、トランジスタ１１のゲート電極の電
位を極めて長時間にわたって保持することが可能である。そして、容量素子１４を有する
ことにより、トランジスタ１１のゲート電極に与えられた電荷の保持が容易になり、また
、保持された情報の読み出しが容易になる。
後述するが、ＯＳトランジスタは、オフ電流が極めて小さいという特徴を有している。こ
のため、トランジスタ１２をオフ状態とすることで、トランジスタ１１のゲート電極の電
位を極めて長時間にわたって保持することが可能である。そして、容量素子１４を有する
ことにより、トランジスタ１１のゲート電極に与えられた電荷の保持が容易になり、また
、保持された情報の読み出しが容易になる。
【0053】
また、トランジスタ１１にもＯＳトランジスタを用いることが好ましい。トランジスタ
１１をＯＳトランジスタとすることで、配線ＳＬと配線ＲＢＬの間に流れる貫通電流を低
減することができる。
１１をＯＳトランジスタとすることで、配線ＳＬと配線ＲＢＬの間に流れる貫通電流を低
減することができる。
【0054】
【0055】
はじめに、情報の書き込みおよび保持について説明する。まず、配線ＷＷＬの電位を、
トランジスタ１２がオン状態となる電位にして、トランジスタ１２をオン状態とする。こ
れにより、配線ＷＢＬの電位が、トランジスタ１２のドレイン電極（またはソース電極）
と、トランジスタ１１のゲート電極と、容量素子１４の一方の電極が電気的に接続された
ノード（ノードＦＮとも表記する）に与えられる。すなわち、トランジスタ１１のゲート
電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える
電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）の
いずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷
を適用して、記憶容量を向上させても良い。その後、配線ＷＷＬの電位を、トランジスタ
１２がオフ状態となる電位にして、トランジスタ１２をオフ状態とすることにより、トラ
ンジスタ１１のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ１２がオン状態となる電位にして、トランジスタ１２をオン状態とする。こ
れにより、配線ＷＢＬの電位が、トランジスタ１２のドレイン電極（またはソース電極）
と、トランジスタ１１のゲート電極と、容量素子１４の一方の電極が電気的に接続された
ノード（ノードＦＮとも表記する）に与えられる。すなわち、トランジスタ１１のゲート
電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える
電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）の
いずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷
を適用して、記憶容量を向上させても良い。その後、配線ＷＷＬの電位を、トランジスタ
１２がオフ状態となる電位にして、トランジスタ１２をオフ状態とすることにより、トラ
ンジスタ１１のゲート電極に与えられた電荷が保持される（保持）。
【0056】
トランジスタ１２のオフ電流は極めて小さいため、トランジスタ１１のゲート電極の電
荷は長時間にわたって保持される。
荷は長時間にわたって保持される。
【0057】
次に、情報の読み出しについて説明する。配線ＳＬに所定の電位（定電位）を与えた状
態で、配線ＲＷＬに適切な電位（読み出し電位）を与えると、トランジスタ１１のゲート
電極に保持された電荷量に応じて、配線ＲＢＬは異なる電位をとる。トランジスタ１１の
ゲート電極にＱＨが与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、トランジ
スタ１１のゲート電極にＱＬが与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌよ
り低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１１を「オフ
状態」から「オン状態」または「オン状態」から「オフ状態」とするために必要な配線Ｒ
ＷＬの電位をいうものとする。したがって、配線ＲＷＬの電位をＶｔｈ＿ＨとＶｔｈ＿Ｌ
の間の電位Ｖ０とすることにより、トランジスタ１１のゲート電極に与えられた電荷を判
別できる。例えば、書き込みにおいてＱＨが与えられた場合には、配線ＲＷＬの電位がＶ
０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１１は「オン状態」となる。ＱＬが与えられ
た場合には、配線ＲＷＬの電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１１は
「オフ状態」のままである。このため、配線ＲＢＬの電位を検出することで、保持されて
いる情報を読み出すことができる。
態で、配線ＲＷＬに適切な電位（読み出し電位）を与えると、トランジスタ１１のゲート
電極に保持された電荷量に応じて、配線ＲＢＬは異なる電位をとる。トランジスタ１１の
ゲート電極にＱＨが与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、トランジ
スタ１１のゲート電極にＱＬが与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌよ
り低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１１を「オフ
状態」から「オン状態」または「オン状態」から「オフ状態」とするために必要な配線Ｒ
ＷＬの電位をいうものとする。したがって、配線ＲＷＬの電位をＶｔｈ＿ＨとＶｔｈ＿Ｌ
の間の電位Ｖ０とすることにより、トランジスタ１１のゲート電極に与えられた電荷を判
別できる。例えば、書き込みにおいてＱＨが与えられた場合には、配線ＲＷＬの電位がＶ
０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１１は「オン状態」となる。ＱＬが与えられ
た場合には、配線ＲＷＬの電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１１は
「オフ状態」のままである。このため、配線ＲＢＬの電位を検出することで、保持されて
いる情報を読み出すことができる。
【0058】
なお、メモリセルをマトリクス状に配置して用いる場合には、所望のメモリセルの情報
のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、
それ以外のメモリセルの情報を読み出さないようにするには、各メモリセル間でトランジ
スタ１１がそれぞれ直列に接続されている場合には、読み出しの対象ではないメモリセル
の配線ＲＷＬに対して、ゲート電極の状態にかかわらずトランジスタ１１が「オン状態」
となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を与えればよい。この際、配線Ｒ
ＷＬにＶｔｈ＿Ｌより大きい電位を与えると、容量素子１４を介して、トランジスタ１１
のゲート電極にトランジスタ１１が「オン状態」となるような電位が加わり、トランジス
タ１１をノードＦＮに保存されたデータに依存せずにオン状態とすることができる。
のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、
それ以外のメモリセルの情報を読み出さないようにするには、各メモリセル間でトランジ
スタ１１がそれぞれ直列に接続されている場合には、読み出しの対象ではないメモリセル
の配線ＲＷＬに対して、ゲート電極の状態にかかわらずトランジスタ１１が「オン状態」
となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を与えればよい。この際、配線Ｒ
ＷＬにＶｔｈ＿Ｌより大きい電位を与えると、容量素子１４を介して、トランジスタ１１
のゲート電極にトランジスタ１１が「オン状態」となるような電位が加わり、トランジス
タ１１をノードＦＮに保存されたデータに依存せずにオン状態とすることができる。
【0059】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよ
び保持と同様に行われる。つまり、配線ＷＷＬの電位を、トランジスタ１２がオン状態と
なる電位にして、トランジスタ１２をオン状態とする。これにより、配線ＷＢＬの電位（
新たな情報に係る電位）が、トランジスタ１１のゲート電極および容量素子１４に与えら
れる。その後、配線ＷＷＬの電位を、トランジスタ１２がオフ状態となる電位にして、ト
ランジスタ１２をオフ状態とすることにより、トランジスタ１１のゲート電極は、新たな
情報に係る電荷が与えられた状態となる。
び保持と同様に行われる。つまり、配線ＷＷＬの電位を、トランジスタ１２がオン状態と
なる電位にして、トランジスタ１２をオン状態とする。これにより、配線ＷＢＬの電位（
新たな情報に係る電位）が、トランジスタ１１のゲート電極および容量素子１４に与えら
れる。その後、配線ＷＷＬの電位を、トランジスタ１２がオフ状態となる電位にして、ト
ランジスタ１２をオフ状態とすることにより、トランジスタ１１のゲート電極は、新たな
情報に係る電荷が与えられた状態となる。
【0060】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的
に情報を書き換えることが可能である。このためフラッシュメモリの消去動作などにおい
て必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であ
り、動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現され
る。
に情報を書き換えることが可能である。このためフラッシュメモリの消去動作などにおい
て必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であ
り、動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現され
る。
【0061】
なお、トランジスタ１２のドレイン電極（またはソース電極）と、トランジスタ１１の
ゲート電極と、容量素子１４の一方の電極が電気的に接続されたノードＦＮは、不揮発性
メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲー
トと同等の作用を奏する。トランジスタ１２がオフの場合、当該ノードＦＮは絶縁体中に
埋設されていると見ることができ、ノードＦＮには電荷が保持される。酸化物半導体を用
いたトランジスタ１２のオフ電流は、シリコン半導体で形成されるトランジスタの１０万
分の１以下であるため、ノードＦＮに蓄積された電荷を長期間保持することが可能である
。つまり、酸化物半導体を用いたトランジスタ１２により、電力の供給が無くても情報の
長期間保持が可能な記憶装置を実現することが可能である。
ゲート電極と、容量素子１４の一方の電極が電気的に接続されたノードＦＮは、不揮発性
メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲー
トと同等の作用を奏する。トランジスタ１２がオフの場合、当該ノードＦＮは絶縁体中に
埋設されていると見ることができ、ノードＦＮには電荷が保持される。酸化物半導体を用
いたトランジスタ１２のオフ電流は、シリコン半導体で形成されるトランジスタの１０万
分の１以下であるため、ノードＦＮに蓄積された電荷を長期間保持することが可能である
。つまり、酸化物半導体を用いたトランジスタ１２により、電力の供給が無くても情報の
長期間保持が可能な記憶装置を実現することが可能である。
【0062】
例えば、トランジスタ１２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプト
アンペア）は１×１０－２１Ａ）以下であり、容量素子１４の容量値が１０ｆＦ程度であ
る場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が
、トランジスタ特性や容量値によって変動することはいうまでもない。
アンペア）は１×１０－２１Ａ）以下であり、容量素子１４の容量値が１０ｆＦ程度であ
る場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が
、トランジスタ特性や容量値によって変動することはいうまでもない。
【0063】
また、本実施の形態に示すメモリセル１０においては、従来のフローティングゲート型
トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題
が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する
際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み
回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート
型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題
が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する
際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み
回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート
型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【0064】
メモリセル１０においては、ノードＦＮが、フラッシュメモリ等のフローティングゲー
ト型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノード
ＦＮは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している
。フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が
、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔を
ある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つで
ある。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュ
メモリの根本的な原理に起因するものである。
ト型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノード
ＦＮは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している
。フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が
、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔を
ある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つで
ある。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュ
メモリの根本的な原理に起因するものである。
【0065】
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッ
チングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。す
なわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これに
より、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がない
ため、高集積化が容易になる。
チングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。す
なわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これに
より、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がない
ため、高集積化が容易になる。
【0066】
なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を
採ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とするこ
とで、２値（１ビット）の情報を書き込む場合と比較して記憶容量を増大させることがで
きる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え
、他の電位を与える電荷Ｑをトランジスタ１１のゲート電極に与えることで、多値化を実
現することができる。多値のデータとしては、例えば、４値（２ビット）、８値（３ビッ
ト）、１６値（４ビット）などのデータを保持できるようにすればよい。
採ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とするこ
とで、２値（１ビット）の情報を書き込む場合と比較して記憶容量を増大させることがで
きる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え
、他の電位を与える電荷Ｑをトランジスタ１１のゲート電極に与えることで、多値化を実
現することができる。多値のデータとしては、例えば、４値（２ビット）、８値（３ビッ
ト）、１６値（４ビット）などのデータを保持できるようにすればよい。
【0067】
図１（Ｂ）に示すように、メモリセル１０は、トランジスタ１１、トランジスタ１２、
および容量素子１４を有する。トランジスタ１１のソース又はドレインの一方として機能
する領域は配線ＲＢＬと電気的に接続されている。トランジスタ１１のソース又はドレイ
ンの他方として機能する領域は配線ＳＬと電気的に接続されている。トランジスタ１２の
ゲートとして機能する導電層は、紙面奥方向に延伸して設けられており、配線ＷＷＬとし
ても機能する。容量素子１４の電極の一方として機能する導電層は、紙面奥方向に延伸し
て設けられており、配線ＲＷＬとしても機能する。トランジスタ１２のソース又はドレイ
ンの一方として機能する領域は、配線ＷＢＬと電気的に接続されている。トランジスタ１
２のソース又はドレインの他方として機能する領域は、ノードＦＮとして機能する。
および容量素子１４を有する。トランジスタ１１のソース又はドレインの一方として機能
する領域は配線ＲＢＬと電気的に接続されている。トランジスタ１１のソース又はドレイ
ンの他方として機能する領域は配線ＳＬと電気的に接続されている。トランジスタ１２の
ゲートとして機能する導電層は、紙面奥方向に延伸して設けられており、配線ＷＷＬとし
ても機能する。容量素子１４の電極の一方として機能する導電層は、紙面奥方向に延伸し
て設けられており、配線ＲＷＬとしても機能する。トランジスタ１２のソース又はドレイ
ンの一方として機能する領域は、配線ＷＢＬと電気的に接続されている。トランジスタ１
２のソース又はドレインの他方として機能する領域は、ノードＦＮとして機能する。
【0068】
図１（Ｂ）に示すメモリセル１０のより具体的な構成については、実施の形態２におい
て説明する。
て説明する。
【0069】
後述するメモリセルアレイにおいて、メモリセル１０は図１（Ａ）（Ｂ）等に示すよう
に、トランジスタ１１のチャネル長方向、トランジスタ１２のチャネル長方向、配線ＳＬ
、配線ＲＢＬ、配線ＷＢＬ、配線ＲＷＬ及び配線ＷＷＬが立体的に交差して設けられるこ
とが好ましい。
に、トランジスタ１１のチャネル長方向、トランジスタ１２のチャネル長方向、配線ＳＬ
、配線ＲＢＬ、配線ＷＢＬ、配線ＲＷＬ及び配線ＷＷＬが立体的に交差して設けられるこ
とが好ましい。
【0070】
トランジスタ１１のチャネル長方向とトランジスタ１２のチャネル長方向が略垂直であ
ることが好ましい。また、メモリセル１０が設けられる基板の上面に対して、トランジス
タ１１のチャネル長方向は略垂直であり、トランジスタ１２のチャネル長方向は略平行で
あることが好ましい。
ることが好ましい。また、メモリセル１０が設けられる基板の上面に対して、トランジス
タ１１のチャネル長方向は略垂直であり、トランジスタ１２のチャネル長方向は略平行で
あることが好ましい。
【0071】
また、配線ＲＢＬ、配線ＳＬ及び配線ＷＢＬに対して、配線ＷＷＬ及び配線ＲＷＬは略
垂直であることが好ましい。また、メモリセル１０が設けられる基板の上面に対して配線
ＲＢＬ、配線ＳＬ及び配線ＷＢＬは略垂直であり、配線ＷＷＬ及び配線ＲＷＬは略平行で
あることが好ましい。
垂直であることが好ましい。また、メモリセル１０が設けられる基板の上面に対して配線
ＲＢＬ、配線ＳＬ及び配線ＷＢＬは略垂直であり、配線ＷＷＬ及び配線ＲＷＬは略平行で
あることが好ましい。
【0072】
このようにメモリセル１０を構成することにより、後述するように複数のメモリセル１
０は、それぞれのトランジスタ１１において直列に接続するように積層させることができ
る。これにより、メモリセル１０の積層数に応じて、単位面積あたりの記憶容量を増加さ
せることができる半導体装置を提供することができる。
０は、それぞれのトランジスタ１１において直列に接続するように積層させることができ
る。これにより、メモリセル１０の積層数に応じて、単位面積あたりの記憶容量を増加さ
せることができる半導体装置を提供することができる。
【0073】
また、上述のようにトランジスタ１１をチャネル長方向が基板の上面に垂直になるよう
に設ける回路構成とすることで、ゲート電極が半導体の周囲を囲み、ソースとドレインが
トランジスタの上下に設けられる構造の縦型トランジスタ（ＳＧＴ：Ｓｕｒｒｏｕｎｄｉ
ｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）を容易に用いることができる。標準的なプレー
ナー型のトランジスタに対して、ＳＧＴは占有面積が非常に小さい。これにより、さらに
単位面積あたりの記憶容量を増加させることができる。
に設ける回路構成とすることで、ゲート電極が半導体の周囲を囲み、ソースとドレインが
トランジスタの上下に設けられる構造の縦型トランジスタ（ＳＧＴ：Ｓｕｒｒｏｕｎｄｉ
ｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）を容易に用いることができる。標準的なプレー
ナー型のトランジスタに対して、ＳＧＴは占有面積が非常に小さい。これにより、さらに
単位面積あたりの記憶容量を増加させることができる。
【0074】
【0075】
３次元メモリセルアレイ４０と、選択トランジスタアレイ５０と、駆動回路５１と、読
み出し回路５２と、駆動回路５３と、駆動回路５４と、を有する半導体装置のブロック回
路図の一例を図２に示す。なお、以下においては、図２に示すように、ｘ軸、ｙ軸、ｚ軸
からなる直交座標系を便宜上設定して説明する。
み出し回路５２と、駆動回路５３と、駆動回路５４と、を有する半導体装置のブロック回
路図の一例を図２に示す。なお、以下においては、図２に示すように、ｘ軸、ｙ軸、ｚ軸
からなる直交座標系を便宜上設定して説明する。
【0076】
図３に３次元メモリセルアレイ４０の回路図の一例を示す。また、図４に３次元メモリ
セルアレイ４０に含まれる２次元メモリセルアレイ３０［１］のブロック回路図の一例を
示す。ただし、図４は２次元メモリセルアレイ３０［１］のブロック回路図の一例を平面
的に表しており、一部のｘ軸方向の構成については疑似的にｙｚ平面上に表現している。
また、図５に選択トランジスタアレイ５０、駆動回路５１、読み出し回路５２、および駆
動回路５４のブロック回路図の一例を示す。
セルアレイ４０に含まれる２次元メモリセルアレイ３０［１］のブロック回路図の一例を
示す。ただし、図４は２次元メモリセルアレイ３０［１］のブロック回路図の一例を平面
的に表しており、一部のｘ軸方向の構成については疑似的にｙｚ平面上に表現している。
また、図５に選択トランジスタアレイ５０、駆動回路５１、読み出し回路５２、および駆
動回路５４のブロック回路図の一例を示す。
【0077】
選択トランジスタアレイ５０、駆動回路５１、読み出し回路５２、駆動回路５３および
駆動回路５４は、ｘｙ平面に略平行な基板面上に形成されており、選択トランジスタアレ
イ５０の上に３次元メモリセルアレイ４０が形成されている。
駆動回路５４は、ｘｙ平面に略平行な基板面上に形成されており、選択トランジスタアレ
イ５０の上に３次元メモリセルアレイ４０が形成されている。
【0078】
図２および図３に示すように、３次元メモリセルアレイ４０は、ｍ１×ｍ２×ｍ３個（
ｍ１、ｍ２、ｍ３は自然数）のメモリセル１０を有しており、ｘ軸方向にｍ１個、ｙ軸方
向にｍ２個、ｚ軸方向にｍ３個のメモリセル１０が直方体状に配列している。以下、メモ
リセル１０に座標を付して、メモリセル１０（１，１，１）乃至（ｍ１，ｍ２，ｍ３）の
ように示す場合がある。
ｍ１、ｍ２、ｍ３は自然数）のメモリセル１０を有しており、ｘ軸方向にｍ１個、ｙ軸方
向にｍ２個、ｚ軸方向にｍ３個のメモリセル１０が直方体状に配列している。以下、メモ
リセル１０に座標を付して、メモリセル１０（１，１，１）乃至（ｍ１，ｍ２，ｍ３）の
ように示す場合がある。
【0079】
また、図３に示すように、３次元メモリセルアレイ４０は、ｚ軸方向に伸長して設けら
れた、ｍ１×ｍ２本の配線ＳＬ、配線ＲＢＬ及び配線ＷＢＬと、ｙ軸方向に伸長して設け
られた、ｍ１×ｍ３本の配線ＲＷＬ及び配線ＷＷＬと、を有する。以下、図３に示すよう
に配線ＳＬにｘ軸方向、ｙ軸方向の座標を付して、配線ＳＬ［１，１］乃至［ｍ１，ｍ２
］のように示す場合がある。同様に、配線ＲＢＬ［１，１］乃至［ｍ１，ｍ２］、配線Ｗ
ＢＬ［１，１］乃至［ｍ１，ｍ２］のように示す場合がある。また、図３に示すように配
線ＲＷＬにｘ軸方向、ｚ軸方向の座標を付して、配線ＲＷＬ［１，１］乃至［ｍ１，ｍ３
］のように示す場合がある。同様に、配線ＷＷＬ［１，１］乃至［ｍ１，ｍ３］のように
示す場合がある。
れた、ｍ１×ｍ２本の配線ＳＬ、配線ＲＢＬ及び配線ＷＢＬと、ｙ軸方向に伸長して設け
られた、ｍ１×ｍ３本の配線ＲＷＬ及び配線ＷＷＬと、を有する。以下、図３に示すよう
に配線ＳＬにｘ軸方向、ｙ軸方向の座標を付して、配線ＳＬ［１，１］乃至［ｍ１，ｍ２
］のように示す場合がある。同様に、配線ＲＢＬ［１，１］乃至［ｍ１，ｍ２］、配線Ｗ
ＢＬ［１，１］乃至［ｍ１，ｍ２］のように示す場合がある。また、図３に示すように配
線ＲＷＬにｘ軸方向、ｚ軸方向の座標を付して、配線ＲＷＬ［１，１］乃至［ｍ１，ｍ３
］のように示す場合がある。同様に、配線ＷＷＬ［１，１］乃至［ｍ１，ｍ３］のように
示す場合がある。
【0080】
図２に示すように、３次元メモリセルアレイ４０は、ｘ軸方向に配列して設けられた、
ｍ１個の２次元メモリセルアレイ３０から構成される。以下、２次元メモリセルアレイ３
０にｘ軸方向の座標を付して、２次元メモリセルアレイ３０［１］乃至［ｍ１］のように
示す場合がある。
ｍ１個の２次元メモリセルアレイ３０から構成される。以下、２次元メモリセルアレイ３
０にｘ軸方向の座標を付して、２次元メモリセルアレイ３０［１］乃至［ｍ１］のように
示す場合がある。
【0081】
また、図２に示すように、各２次元メモリセルアレイ３０は、ｙ軸方向に配列して設け
られた、ｍ２個のメモリセルストリング２０から構成される。以下、メモリセルストリン
グ２０にｘ軸方向、ｙ軸方向の座標を付して、メモリセルストリング２０［１，１］乃至
［ｍ１，ｍ２］のように示す場合がある。各メモリセルストリング２０は、ｚ軸方向に配
列して設けられた、ｍ３個のメモリセル１０を有している。ここで、各２次元メモリセル
アレイ３０はｍ２個のメモリセルストリング２０から構成されるので、２次元メモリセル
アレイ３０では、ｙ軸方向にｍ２個、ｚ軸方向にｍ３個のメモリセル１０がマトリクス状
に配列していることになる。
られた、ｍ２個のメモリセルストリング２０から構成される。以下、メモリセルストリン
グ２０にｘ軸方向、ｙ軸方向の座標を付して、メモリセルストリング２０［１，１］乃至
［ｍ１，ｍ２］のように示す場合がある。各メモリセルストリング２０は、ｚ軸方向に配
列して設けられた、ｍ３個のメモリセル１０を有している。ここで、各２次元メモリセル
アレイ３０はｍ２個のメモリセルストリング２０から構成されるので、２次元メモリセル
アレイ３０では、ｙ軸方向にｍ２個、ｚ軸方向にｍ３個のメモリセル１０がマトリクス状
に配列していることになる。
【0082】
メモリセル１０は、図１（Ａ）に示すように、トランジスタ１１、トランジスタ１２及
び容量素子１４を有し、配線ＳＬ、配線ＲＢＬ、配線ＷＢＬ、配線ＲＷＬ及び配線ＷＷＬ
と電気的に接続される。ただし、図２及び図４に示す通り、各メモリセルストリング２０
を構成するメモリセル１０は、トランジスタ１１においてｚ軸方向に直列に接続されてい
る。よって、メモリセル（ｉ１，ｉ２，１）（ｉ１は１以上ｍ１以下の自然数、ｉ２は１
以上ｍ２以下の自然数を示す。）のみが他のメモリセル１０を介することなく配線ＲＢＬ
［ｉ１，ｉ２］と接続される。また、メモリセル（ｉ１，ｉ２，ｍ３）のみが他のメモリ
セル１０を介することなく配線ＳＬ［ｉ１，ｉ２］と接続される。他のメモリセル１０は
、同じメモリセルストリング２０の他のメモリセル１０を介して配線ＲＢＬおよび配線Ｓ
Ｌと電気的に接続される。
び容量素子１４を有し、配線ＳＬ、配線ＲＢＬ、配線ＷＢＬ、配線ＲＷＬ及び配線ＷＷＬ
と電気的に接続される。ただし、図２及び図４に示す通り、各メモリセルストリング２０
を構成するメモリセル１０は、トランジスタ１１においてｚ軸方向に直列に接続されてい
る。よって、メモリセル（ｉ１，ｉ２，１）（ｉ１は１以上ｍ１以下の自然数、ｉ２は１
以上ｍ２以下の自然数を示す。）のみが他のメモリセル１０を介することなく配線ＲＢＬ
［ｉ１，ｉ２］と接続される。また、メモリセル（ｉ１，ｉ２，ｍ３）のみが他のメモリ
セル１０を介することなく配線ＳＬ［ｉ１，ｉ２］と接続される。他のメモリセル１０は
、同じメモリセルストリング２０の他のメモリセル１０を介して配線ＲＢＬおよび配線Ｓ
Ｌと電気的に接続される。
【0083】
ここで、図４に示す２次元メモリセルアレイ３０［１］を例に、２次元メモリセルアレ
イ３０の構造について説明する。図４に示す２次元メモリセルアレイ３０［１］は、ｍ２
本の配線ＳＬ［１，１］乃至［１，ｍ２］と、ｍ２本の配線ＲＢＬ［１，１］乃至［１，
ｍ２］と、ｍ２本の配線ＷＢＬ［１，１］乃至［１，ｍ２］と、ｍ３本の配線ＲＷＬ［１
，１］乃至［１，ｍ３］と、ｍ３本の配線ＷＷＬ［１，１］乃至［１，ｍ３］と、ｍ２×
ｍ３個のマトリクス状に配列されたメモリセル１０（１，１，１）乃至（１，ｍ２，ｍ３
）と、を有する。
イ３０の構造について説明する。図４に示す２次元メモリセルアレイ３０［１］は、ｍ２
本の配線ＳＬ［１，１］乃至［１，ｍ２］と、ｍ２本の配線ＲＢＬ［１，１］乃至［１，
ｍ２］と、ｍ２本の配線ＷＢＬ［１，１］乃至［１，ｍ２］と、ｍ３本の配線ＲＷＬ［１
，１］乃至［１，ｍ３］と、ｍ３本の配線ＷＷＬ［１，１］乃至［１，ｍ３］と、ｍ２×
ｍ３個のマトリクス状に配列されたメモリセル１０（１，１，１）乃至（１，ｍ２，ｍ３
）と、を有する。
【0084】
なお、以下において、２次元メモリセルアレイ３０のマトリクス状の配線及びメモリセ
ル１０を行列にならって表現する場合がある。例えば、同じ２次元メモリセルアレイ３０
において、ｚ座標が同じである複数のメモリセル１０を同じ行のメモリセル１０と表現す
ることができる。また、同じ２次元メモリセルアレイ３０において、ｙ座標が同じである
（同じメモリセルストリング２０を構成するということもできる）複数のメモリセル１０
を同じ列のメモリセル１０と表現することができる。また、ｙ軸方向を行方向、ｚ軸方向
を列方向と表現することができる。なお、以下において、図４などに示す２次元メモリセ
ルアレイ３０では下の行から順に１行目、２行目、……ｍ３行目とよび、左の列から順に
１列目、２列目、……ｍ２列目とよぶ。
ル１０を行列にならって表現する場合がある。例えば、同じ２次元メモリセルアレイ３０
において、ｚ座標が同じである複数のメモリセル１０を同じ行のメモリセル１０と表現す
ることができる。また、同じ２次元メモリセルアレイ３０において、ｙ座標が同じである
（同じメモリセルストリング２０を構成するということもできる）複数のメモリセル１０
を同じ列のメモリセル１０と表現することができる。また、ｙ軸方向を行方向、ｚ軸方向
を列方向と表現することができる。なお、以下において、図４などに示す２次元メモリセ
ルアレイ３０では下の行から順に１行目、２行目、……ｍ３行目とよび、左の列から順に
１列目、２列目、……ｍ２列目とよぶ。
【0085】
配線ＳＬ［１，ｉ２］はそれぞれ、メモリセル１０（１、ｉ２，ｍ３）の対応するトラ
ンジスタ１１のソース電極と電気的に接続され、配線ＲＢＬ［１，ｉ２］はそれぞれ、メ
モリセル１０（１，ｉ２，１）の対応するトランジスタ１１のドレイン電極と電気的に接
続される。
ンジスタ１１のソース電極と電気的に接続され、配線ＲＢＬ［１，ｉ２］はそれぞれ、メ
モリセル１０（１，ｉ２，１）の対応するトランジスタ１１のドレイン電極と電気的に接
続される。
【0086】
また、配線ＷＢＬ［１，ｉ２］はそれぞれ、メモリセル１０（１，ｉ２，１）乃至（１
，ｉ２，ｍ３）の対応するトランジスタ１２のソース電極と電気的に接続される。言い換
えると、同じ列のメモリセル１０のトランジスタ１２のソース電極は、同じ列の配線ＷＢ
Ｌと電気的に接続される。
，ｉ２，ｍ３）の対応するトランジスタ１２のソース電極と電気的に接続される。言い換
えると、同じ列のメモリセル１０のトランジスタ１２のソース電極は、同じ列の配線ＷＢ
Ｌと電気的に接続される。
【0087】
配線ＲＷＬ［１，ｉ３］（ｉ３は１以上ｍ３以下の自然数を示す。）はそれぞれ、メモ
リセル１０（１，１，ｉ３）乃至（１，ｍ２，ｉ３）の対応する容量素子１４の電極の他
方と電気的に接続される。言い換えると、同じ行のメモリセル１０の容量素子１４の電極
の他方は、同じ行の配線ＲＷＬと電気的に接続される。
リセル１０（１，１，ｉ３）乃至（１，ｍ２，ｉ３）の対応する容量素子１４の電極の他
方と電気的に接続される。言い換えると、同じ行のメモリセル１０の容量素子１４の電極
の他方は、同じ行の配線ＲＷＬと電気的に接続される。
【0088】
また、配線ＷＷＬ［１，ｉ３］はそれぞれ、メモリセル１０（１，１，ｉ３）乃至（１
，ｍ２，ｉ３）の対応するトランジスタ１２のゲート電極と電気的に接続される。言い換
えると、同じ行のメモリセル１０のトランジスタ１２のゲート電極は、同じ行の配線ＷＷ
Ｌと電気的に接続される。
，ｍ２，ｉ３）の対応するトランジスタ１２のゲート電極と電気的に接続される。言い換
えると、同じ行のメモリセル１０のトランジスタ１２のゲート電極は、同じ行の配線ＷＷ
Ｌと電気的に接続される。
【0089】
メモリセル１０（１，ｉ２，ｉ３Ａ）（ｉ３Ａは１以上ｍ３－１以下の自然数を示す。
）のトランジスタ１１のソース電極は、メモリセル１０（１，ｉ２，ｉ３Ａ＋１）のトラ
ンジスタ１１のドレイン電極と電気的に接続される。言い換えると、同じ列において、複
数のメモリセル１０は互いに、トランジスタ１１のソース電極とトランジスタ１１のドレ
イン電極とが電気的に接続される。
）のトランジスタ１１のソース電極は、メモリセル１０（１，ｉ２，ｉ３Ａ＋１）のトラ
ンジスタ１１のドレイン電極と電気的に接続される。言い換えると、同じ列において、複
数のメモリセル１０は互いに、トランジスタ１１のソース電極とトランジスタ１１のドレ
イン電極とが電気的に接続される。
【0090】
このように、配線ＳＬ［１，ｉ２］と配線ＲＢＬ［１，ｉ２］の間で、トランジスタ１
１において直列に接続されたメモリセル１０（１，ｉ２、１）乃至（１，ｉ２、ｍ３）に
よってメモリセルストリング２０［１，ｉ２］が構成される。
１において直列に接続されたメモリセル１０（１，ｉ２、１）乃至（１，ｉ２、ｍ３）に
よってメモリセルストリング２０［１，ｉ２］が構成される。
【0091】
このようにメモリセルストリング２０には複数のメモリセル１０が含まれており、それ
ぞれのトランジスタ１１が直列接続するように積層させることができる。メモリセルスト
リング２０は、メモリセル１０の積層数に応じて、メモリセルストリング２０の記憶容量
を増加させることができる。よって、複数のメモリセルストリング２０から構成される３
次元メモリセルアレイ４０は、メモリセル１０の積層数に応じて、単位面積あたりの記憶
容量を増加させることができる。
ぞれのトランジスタ１１が直列接続するように積層させることができる。メモリセルスト
リング２０は、メモリセル１０の積層数に応じて、メモリセルストリング２０の記憶容量
を増加させることができる。よって、複数のメモリセルストリング２０から構成される３
次元メモリセルアレイ４０は、メモリセル１０の積層数に応じて、単位面積あたりの記憶
容量を増加させることができる。
【0092】
ここで、図５に示す選択トランジスタアレイ５０の構造について説明する。選択トラン
ジスタアレイ５０は、ｍ１×ｍ２個のマトリクス状に配列された選択トランジスタセル６
０と、ｘ軸方向に伸長して設けられた、ｍ２本の配線ＲＢＬ及び配線ＷＢＬと、ｙ軸方向
に伸長して設けられた、ｍ１本の配線ＳＧ１及び配線ＳＧ２と、を有する。以下、選択ト
ランジスタセル６０にｘｙ平面の座標を付して、選択トランジスタセル６０（１，１）乃
至（ｍ１，ｍ２）のように示す場合がある。また、配線ＲＢＬ及び配線ＷＢＬにｙ軸方向
の座標を付して、配線ＲＢＬ［１］乃至［ｍ２］、配線ＷＢＬ［１］乃至［ｍ２］のよう
に示す場合がある。また、配線ＳＧ１及び配線ＳＧ２にｘ軸方向の座標を付して、配線Ｓ
Ｇ１［１］乃至［ｍ１］、配線ＳＧ２［１］乃至［ｍ１］のように示す場合がある。
ジスタアレイ５０は、ｍ１×ｍ２個のマトリクス状に配列された選択トランジスタセル６
０と、ｘ軸方向に伸長して設けられた、ｍ２本の配線ＲＢＬ及び配線ＷＢＬと、ｙ軸方向
に伸長して設けられた、ｍ１本の配線ＳＧ１及び配線ＳＧ２と、を有する。以下、選択ト
ランジスタセル６０にｘｙ平面の座標を付して、選択トランジスタセル６０（１，１）乃
至（ｍ１，ｍ２）のように示す場合がある。また、配線ＲＢＬ及び配線ＷＢＬにｙ軸方向
の座標を付して、配線ＲＢＬ［１］乃至［ｍ２］、配線ＷＢＬ［１］乃至［ｍ２］のよう
に示す場合がある。また、配線ＳＧ１及び配線ＳＧ２にｘ軸方向の座標を付して、配線Ｓ
Ｇ１［１］乃至［ｍ１］、配線ＳＧ２［１］乃至［ｍ１］のように示す場合がある。
【0093】
各選択トランジスタセル６０はトランジスタ６１及びトランジスタ６２を有している。
選択トランジスタセル６０（ｉ１，ｉ２）において、配線ＲＢＬ［ｉ２］とトランジスタ
６１のドレイン電極（またはソース電極）は電気的に接続され、配線ＲＢＬ［ｉ１，ｉ２
］とトランジスタ６１のソース電極（またはドレイン電極）は電気的に接続され、配線Ｓ
Ｇ１［ｉ１］とトランジスタ６１のゲート電極は電気的に接続されている。また、選択ト
ランジスタセル６０（ｉ１，ｉ２）において、配線ＷＢＬ［ｉ２］とトランジスタ６２の
ドレイン電極（またはソース電極）は電気的に接続され、配線ＷＢＬ［ｉ１，ｉ２］とト
ランジスタ６２のソース電極（またはドレイン電極）は電気的に接続され、配線ＳＧ２［
ｉ１］とトランジスタ６２のゲート電極は電気的に接続されている。
選択トランジスタセル６０（ｉ１，ｉ２）において、配線ＲＢＬ［ｉ２］とトランジスタ
６１のドレイン電極（またはソース電極）は電気的に接続され、配線ＲＢＬ［ｉ１，ｉ２
］とトランジスタ６１のソース電極（またはドレイン電極）は電気的に接続され、配線Ｓ
Ｇ１［ｉ１］とトランジスタ６１のゲート電極は電気的に接続されている。また、選択ト
ランジスタセル６０（ｉ１，ｉ２）において、配線ＷＢＬ［ｉ２］とトランジスタ６２の
ドレイン電極（またはソース電極）は電気的に接続され、配線ＷＢＬ［ｉ１，ｉ２］とト
ランジスタ６２のソース電極（またはドレイン電極）は電気的に接続され、配線ＳＧ２［
ｉ１］とトランジスタ６２のゲート電極は電気的に接続されている。
【0094】
このように、各選択トランジスタセル６０は各メモリセルストリング２０に対応して設
けられており、配線ＲＢＬ［ｉ２］と配線ＲＢＬ［１，ｉ２］乃至［ｍ１，ｉ２］との導
通状態を各選択トランジスタセル６０のトランジスタ６１で選択し、配線ＷＢＬ［ｉ２］
と配線ＷＢＬ［１，ｉ２］乃至［ｍ１，ｉ２］との導通状態を各選択トランジスタセル６
０のトランジスタ６２で選択することができる。
けられており、配線ＲＢＬ［ｉ２］と配線ＲＢＬ［１，ｉ２］乃至［ｍ１，ｉ２］との導
通状態を各選択トランジスタセル６０のトランジスタ６１で選択し、配線ＷＢＬ［ｉ２］
と配線ＷＢＬ［１，ｉ２］乃至［ｍ１，ｉ２］との導通状態を各選択トランジスタセル６
０のトランジスタ６２で選択することができる。
【0095】
また、図２および図５に示すように、選択トランジスタアレイ５０の周りには駆動回路
５１、読み出し回路５２、駆動回路５３及び駆動回路５４が設けられている。駆動回路５
１には配線ＲＢＬ［１］乃至［ｍ２］と配線ＷＢＬ［１］乃至［ｍ２］とが接続されてい
る。また、配線ＲＢＬ［１］乃至［ｍ２］は、読み出し回路５２にも接続されている。ま
た、図２に示すように、駆動回路５３には、配線ＲＷＬ［１，１］乃至［ｍ１，ｍ３］と
配線ＷＷＬ［１，１］乃至［ｍ１，ｍ３］とが接続されている。また、駆動回路５４には
配線ＳＧ１［１］乃至［ｍ１］と配線ＳＧ２［１］乃至［ｍ１］とが接続されている。
５１、読み出し回路５２、駆動回路５３及び駆動回路５４が設けられている。駆動回路５
１には配線ＲＢＬ［１］乃至［ｍ２］と配線ＷＢＬ［１］乃至［ｍ２］とが接続されてい
る。また、配線ＲＢＬ［１］乃至［ｍ２］は、読み出し回路５２にも接続されている。ま
た、図２に示すように、駆動回路５３には、配線ＲＷＬ［１，１］乃至［ｍ１，ｍ３］と
配線ＷＷＬ［１，１］乃至［ｍ１，ｍ３］とが接続されている。また、駆動回路５４には
配線ＳＧ１［１］乃至［ｍ１］と配線ＳＧ２［１］乃至［ｍ１］とが接続されている。
【0096】
図２および図５において、駆動回路５１、読み出し回路５２、駆動回路５３及び駆動回
路５４をそれぞれ機能ごとに独立して設けているが、本実施の形態に示す半導体装置はこ
れに限られるものではなく、複数の回路を一つの回路にまとめて設けてもよい。また、駆
動回路５１、読み出し回路５２、駆動回路５３及び駆動回路５４、並びに各回路に接続さ
れる配線の配置は、図２または図５に示す構成に限定されず、半導体装置に合わせて適宜
設定すればよい。
路５４をそれぞれ機能ごとに独立して設けているが、本実施の形態に示す半導体装置はこ
れに限られるものではなく、複数の回路を一つの回路にまとめて設けてもよい。また、駆
動回路５１、読み出し回路５２、駆動回路５３及び駆動回路５４、並びに各回路に接続さ
れる配線の配置は、図２または図５に示す構成に限定されず、半導体装置に合わせて適宜
設定すればよい。
【0097】
また、配線ＳＬ［１，１］乃至［ｍ１，ｍ２］は図３では、２次元メモリセルアレイ３
０ごとに接続して設けられているが、この構成に限られるものではなく、例えば複数の配
線ＳＬをそれぞれ分割してもよいし、全部の配線ＳＬを電気的に接続してもよい。また、
配線ＳＬ［１，１］乃至［ｍ１，ｍ２］は、例えば、接地電位ＧＮＤまたは０Ｖなどを供
給する低電源電位線と接続しておけばよい。
０ごとに接続して設けられているが、この構成に限られるものではなく、例えば複数の配
線ＳＬをそれぞれ分割してもよいし、全部の配線ＳＬを電気的に接続してもよい。また、
配線ＳＬ［１，１］乃至［ｍ１，ｍ２］は、例えば、接地電位ＧＮＤまたは０Ｖなどを供
給する低電源電位線と接続しておけばよい。
【0098】
また、図２に示す半導体装置においては、選択トランジスタアレイ５０の上に３次元メ
モリセルアレイ４０を設ける構成としているが、本実施の形態に示す半導体装置はこれに
限られるものではない。例えば、３次元メモリセルアレイ４０の上に選択トランジスタア
レイ５０を設ける構成としてもよい。その場合、選択トランジスタセル６０のトランジス
タ６１とトランジスタ６２は、例えば、トランジスタ１２と同じように酸化物半導体を用
いて設ければよい。
モリセルアレイ４０を設ける構成としているが、本実施の形態に示す半導体装置はこれに
限られるものではない。例えば、３次元メモリセルアレイ４０の上に選択トランジスタア
レイ５０を設ける構成としてもよい。その場合、選択トランジスタセル６０のトランジス
タ６１とトランジスタ６２は、例えば、トランジスタ１２と同じように酸化物半導体を用
いて設ければよい。
【0099】
また、駆動回路５１、読み出し回路５２、駆動回路５３及び駆動回路５４などの周辺回
路の一部を３次元メモリセルアレイ４０の下に設けてもよい。例えば、各メモリセルスト
リング２０に対応させてマトリクス状に読み出し回路を設ける構成としてもよく、この場
合、マトリクス状に設けられた読み出し回路と選択トランジスタセル６０を積層して設け
ればよい。
路の一部を３次元メモリセルアレイ４０の下に設けてもよい。例えば、各メモリセルスト
リング２０に対応させてマトリクス状に読み出し回路を設ける構成としてもよく、この場
合、マトリクス状に設けられた読み出し回路と選択トランジスタセル６０を積層して設け
ればよい。
【0100】
データの書き込み、保持、および読み出しは、基本的に図１の場合と同様である。ただ
し、３次元メモリセルアレイ４０においては、まず、２次元メモリセルアレイ３０［１］
乃至［ｍ１］のいずれか一を選択してからデータの書き込みまたは読み出しを行う。また
、２次元メモリセルアレイ３０［１］乃至［ｍ１］におけるデータの書き込み及び読み出
しは少なくとも行単位で行われる。つまり、具体的な書き込みの動作は以下のようになる
。なお、ここでは一例として、ノードＦＮに電位Ｖ２（電源電位ＶＤＤより低い電位）ま
たは基準電位ＧＮＤ（０Ｖと表す場合がある）のいずれかを与える場合について説明する
が、ノードＦＮに与える電位の関係はこれに限られない。また、ノードＦＮに電位Ｖ２を
与えた場合に保持されるデータをデータ”１”、ノードＦＮに基準電位ＧＮＤを与えた場
合に保持されるデータをデータ”０”とする。また、配線ＳＬには基準電位ＧＮＤを与え
るものとする。
し、３次元メモリセルアレイ４０においては、まず、２次元メモリセルアレイ３０［１］
乃至［ｍ１］のいずれか一を選択してからデータの書き込みまたは読み出しを行う。また
、２次元メモリセルアレイ３０［１］乃至［ｍ１］におけるデータの書き込み及び読み出
しは少なくとも行単位で行われる。つまり、具体的な書き込みの動作は以下のようになる
。なお、ここでは一例として、ノードＦＮに電位Ｖ２（電源電位ＶＤＤより低い電位）ま
たは基準電位ＧＮＤ（０Ｖと表す場合がある）のいずれかを与える場合について説明する
が、ノードＦＮに与える電位の関係はこれに限られない。また、ノードＦＮに電位Ｖ２を
与えた場合に保持されるデータをデータ”１”、ノードＦＮに基準電位ＧＮＤを与えた場
合に保持されるデータをデータ”０”とする。また、配線ＳＬには基準電位ＧＮＤを与え
るものとする。
【0101】
データの書き込みでは、まず、複数の２次元メモリセルアレイ３０のいずれか一を選択
する。２次元メモリセルアレイ３０の選択では、対応する配線ＳＧ２の電位をＶ１（例え
ば、ＶＤＤ）として当該配線と電気的に接続されるトランジスタ６２をオン状態とし、配
線ＷＢＬ［１］乃至［ｍ２］と選択した２次元メモリセルアレイ３０に含まれる配線ＷＢ
Ｌとを導通状態にする。このとき、非選択の配線ＳＧ２の電位はＧＮＤ（０Ｖ）とし、配
線ＷＢＬ［１］乃至［ｍ２］と非選択の２次元メモリセルアレイ３０に含まれる配線ＷＢ
Ｌとは非導通状態とする。
する。２次元メモリセルアレイ３０の選択では、対応する配線ＳＧ２の電位をＶ１（例え
ば、ＶＤＤ）として当該配線と電気的に接続されるトランジスタ６２をオン状態とし、配
線ＷＢＬ［１］乃至［ｍ２］と選択した２次元メモリセルアレイ３０に含まれる配線ＷＢ
Ｌとを導通状態にする。このとき、非選択の配線ＳＧ２の電位はＧＮＤ（０Ｖ）とし、配
線ＷＢＬ［１］乃至［ｍ２］と非選択の２次元メモリセルアレイ３０に含まれる配線ＷＢ
Ｌとは非導通状態とする。
【0102】
次に、選択した２次元メモリセルアレイ３０において、書き込み対象の行のメモリセル
１０に接続される配線ＷＷＬの電位をＶ３（Ｖ２より高い電位、例えばＶＤＤ）として当
該メモリセル１０のトランジスタ１２をオン状態とする。メモリセル１０にデータ”０”
を書き込む場合には、配線ＷＢＬに書き込み電位としてＧＮＤを与え、メモリセル１０に
データ”１”を書き込む場合には、配線ＷＢＬに書き込み電位として電位Ｖ２を与える。
ここでは配線ＷＷＬの電位をＶ３としているため、ノードＦＮに電位Ｖ２を与えることが
可能である。
１０に接続される配線ＷＷＬの電位をＶ３（Ｖ２より高い電位、例えばＶＤＤ）として当
該メモリセル１０のトランジスタ１２をオン状態とする。メモリセル１０にデータ”０”
を書き込む場合には、配線ＷＢＬに書き込み電位としてＧＮＤを与え、メモリセル１０に
データ”１”を書き込む場合には、配線ＷＢＬに書き込み電位として電位Ｖ２を与える。
ここでは配線ＷＷＬの電位をＶ３としているため、ノードＦＮに電位Ｖ２を与えることが
可能である。
【0103】
データの保持は、保持対象のメモリセル１０に接続される配線ＷＷＬの電位をＧＮＤと
して当該メモリセル１０のトランジスタ１２をオフ状態とすることにより行われる。配線
ＷＷＬの電位をＧＮＤに固定すると、ノードＦＮの電位は書き込み時の電位に固定される
。つまり、ノードＦＮにデータ”１”である電位Ｖ２が与えられている場合、ノードＦＮ
の電位はＶ２となり、ノードＦＮにデータ”０”であるＧＮＤが与えられていれば、ノー
ドＦＮの電位はＧＮＤとなる。
して当該メモリセル１０のトランジスタ１２をオフ状態とすることにより行われる。配線
ＷＷＬの電位をＧＮＤに固定すると、ノードＦＮの電位は書き込み時の電位に固定される
。つまり、ノードＦＮにデータ”１”である電位Ｖ２が与えられている場合、ノードＦＮ
の電位はＶ２となり、ノードＦＮにデータ”０”であるＧＮＤが与えられていれば、ノー
ドＦＮの電位はＧＮＤとなる。
【0104】
また、配線ＷＷＬにはＧＮＤが与えられているため、データ”１”とデータ”０”のい
ずれが書き込まれた場合でも、トランジスタ１２はオフ状態となる。トランジスタ１２の
オフ電流は極めて小さいから、トランジスタ１１のゲート電極の電荷は長時間にわたって
保持される。このようにして保持対象のメモリセル１０のノードＦＮに、書き込み電位に
対応するデータを保持することができる。
ずれが書き込まれた場合でも、トランジスタ１２はオフ状態となる。トランジスタ１２の
オフ電流は極めて小さいから、トランジスタ１１のゲート電極の電荷は長時間にわたって
保持される。このようにして保持対象のメモリセル１０のノードＦＮに、書き込み電位に
対応するデータを保持することができる。
【0105】
データの読み出しでは、まず、複数の２次元メモリセルアレイ３０のいずれか一を選択
する。２次元メモリセルアレイ３０の選択では、対応する配線ＳＧ１の電位をＶ１（例え
ば、ＶＤＤ）として当該配線と電気的に接続されるトランジスタ６１をオン状態とし、配
線ＲＢＬ［１］乃至［ｍ２］と選択した２次元メモリセルアレイ３０に含まれる配線ＲＢ
Ｌとを導通状態にする。このとき、非選択の配線ＳＧ１の電位はＧＮＤ（０Ｖ）とし、配
線ＲＢＬ［１］乃至［ｍ２］と非選択の２次元メモリセルアレイ３０に含まれる配線ＲＢ
Ｌとは非導通状態とする。
する。２次元メモリセルアレイ３０の選択では、対応する配線ＳＧ１の電位をＶ１（例え
ば、ＶＤＤ）として当該配線と電気的に接続されるトランジスタ６１をオン状態とし、配
線ＲＢＬ［１］乃至［ｍ２］と選択した２次元メモリセルアレイ３０に含まれる配線ＲＢ
Ｌとを導通状態にする。このとき、非選択の配線ＳＧ１の電位はＧＮＤ（０Ｖ）とし、配
線ＲＢＬ［１］乃至［ｍ２］と非選択の２次元メモリセルアレイ３０に含まれる配線ＲＢ
Ｌとは非導通状態とする。
【0106】
次に、選択した２次元メモリセルアレイ３０において、読み出し対象の行のメモリセル
１０に接続される配線ＲＷＬの電位をＧＮＤとし、当該配線ＲＷＬに接続される容量素子
１４の電極の他方の電位をＧＮＤとする。また、読み出し対象ではない行のメモリセル１
０に接続される配線ＲＷＬの電位をＶ４（例えばＶＤＤ）とし、当該配線ＲＷＬに接続さ
れる容量素子１４の電極の他方の電位をＶ４とする。
１０に接続される配線ＲＷＬの電位をＧＮＤとし、当該配線ＲＷＬに接続される容量素子
１４の電極の他方の電位をＧＮＤとする。また、読み出し対象ではない行のメモリセル１
０に接続される配線ＲＷＬの電位をＶ４（例えばＶＤＤ）とし、当該配線ＲＷＬに接続さ
れる容量素子１４の電極の他方の電位をＶ４とする。
【0107】
読み出し対象の行のメモリセル１０に接続される配線ＲＷＬの電位をＧＮＤとすると、
読み出し対象のメモリセル１０のノードＦＮにデータ”１”である電位Ｖ２が与えられて
いる場合、トランジスタ１１はオン状態となる。一方で、ノードＦＮにデータ”０”であ
るＧＮＤが与えられていれば、トランジスタ１１はオフ状態となる。
読み出し対象のメモリセル１０のノードＦＮにデータ”１”である電位Ｖ２が与えられて
いる場合、トランジスタ１１はオン状態となる。一方で、ノードＦＮにデータ”０”であ
るＧＮＤが与えられていれば、トランジスタ１１はオフ状態となる。
【0108】
また、読み出し対象ではない行のメモリセル１０に接続される配線ＲＷＬの電位をＶ４
とすると、読み出し対象ではないメモリセル１０にデータ”１”が書き込まれている場合
、および、データ”０”が書き込まれている場合のいずれにおいても、トランジスタ１１
はオン状態となる。
とすると、読み出し対象ではないメモリセル１０にデータ”１”が書き込まれている場合
、および、データ”０”が書き込まれている場合のいずれにおいても、トランジスタ１１
はオン状態となる。
【0109】
また、配線ＲＢＬは読み出し電位（例えばＶＤＤ）を与えた後、電気的に浮遊状態にす
る。読み出し対象のメモリセル１０のトランジスタ１１がオン状態になっていると、配線
ＲＢＬと配線ＳＬが導通して配線ＲＢＬの電位が下がる。これに対して、読み出し対象の
メモリセル１０のトランジスタ１１がオフ状態になっていると、配線ＲＢＬと配線ＳＬが
導通しないので配線ＲＢＬの読み出し電位が維持される。このように、配線ＲＢＬの読み
出し電位の変化から読み出し対象のメモリセルのデータを読み出すことができる。
る。読み出し対象のメモリセル１０のトランジスタ１１がオン状態になっていると、配線
ＲＢＬと配線ＳＬが導通して配線ＲＢＬの電位が下がる。これに対して、読み出し対象の
メモリセル１０のトランジスタ１１がオフ状態になっていると、配線ＲＢＬと配線ＳＬが
導通しないので配線ＲＢＬの読み出し電位が維持される。このように、配線ＲＢＬの読み
出し電位の変化から読み出し対象のメモリセルのデータを読み出すことができる。
【0110】
また、駆動方法として、ブロック毎のデータの一括消去動作を設けることが好ましい。
例えば、２次元メモリセルアレイ３０を１ブロックとすればよい。この場合、データを一
括消去する２次元メモリセルアレイ３０の選択は、データの書き込みと同様の方法で選択
すればよい。当該２次元メモリセルアレイ３０に接続される配線ＷＷＬにトランジスタ１
２をオン状態にする電位を与えることにより、１ブロックのデータを一括消去することが
できる。
例えば、２次元メモリセルアレイ３０を１ブロックとすればよい。この場合、データを一
括消去する２次元メモリセルアレイ３０の選択は、データの書き込みと同様の方法で選択
すればよい。当該２次元メモリセルアレイ３０に接続される配線ＷＷＬにトランジスタ１
２をオン状態にする電位を与えることにより、１ブロックのデータを一括消去することが
できる。
【0111】
図６に、図２に係る半導体装置の詳細な動作に係るタイミングチャートの一例を示す。
図６に示されるタイミングチャートは、２次元メモリセルアレイ３０［１］の複数行の一
括消去、２次元メモリセルアレイ３０［１］の１行目書き込み、および２次元メモリセル
アレイ３０［１］の１行目読み出しについて各配線の電位の関係を示すものである。２次
元メモリセルアレイ３０［１］の１行目書き込みは、２次元メモリセルアレイ３０［１］
の第１行第１列のメモリセルにデータ”１”を書き込むと共に、第１行の他の列（第２列
乃至第ｍ２列）のメモリセルにデータ”０”を書き込む動作である。２次元メモリセルア
レイ３０［１］の１行目読み出しは、２次元メモリセルアレイ３０［１］の第１行目に書
き込まれたデータを読み出す動作である。なお、当該読み出しでは、第１行第１列のメモ
リセルにデータ”１”が、第１行の他の列（第２列乃至第ｍ２列）のメモリセルにデータ
”０”が格納されているとした。
図６に示されるタイミングチャートは、２次元メモリセルアレイ３０［１］の複数行の一
括消去、２次元メモリセルアレイ３０［１］の１行目書き込み、および２次元メモリセル
アレイ３０［１］の１行目読み出しについて各配線の電位の関係を示すものである。２次
元メモリセルアレイ３０［１］の１行目書き込みは、２次元メモリセルアレイ３０［１］
の第１行第１列のメモリセルにデータ”１”を書き込むと共に、第１行の他の列（第２列
乃至第ｍ２列）のメモリセルにデータ”０”を書き込む動作である。２次元メモリセルア
レイ３０［１］の１行目読み出しは、２次元メモリセルアレイ３０［１］の第１行目に書
き込まれたデータを読み出す動作である。なお、当該読み出しでは、第１行第１列のメモ
リセルにデータ”１”が、第１行の他の列（第２列乃至第ｍ２列）のメモリセルにデータ
”０”が格納されているとした。
【0112】
［一括消去］
２次元メモリセルアレイ３０［１］の一括消去においては、まず、配線ＳＧ２［１］に
電位Ｖ１を与えて、選択トランジスタセル６０（１，１）乃至（１，ｍ２）のトランジス
タ６２をオン状態にし、配線ＷＢＬ［１］乃至［ｍ２］を、対応する配線ＷＢＬ［１，１
］乃至［１，ｍ２］と導通状態にする。また、配線ＳＧ２［２］乃至［ｍ１］をＧＮＤと
して、選択トランジスタセル６０（２，１）乃至（ｍ１，ｍ２）のトランジスタ６２をオ
フ状態にし、配線ＷＢＬ［１］乃至［ｍ２］を、対応する配線ＷＢＬ［２，１］乃至［ｍ
１，ｍ２］と非導通状態にしておく。このようにして一括消去動作の対象として２次元メ
モリセルアレイ３０［１］を選択する。
２次元メモリセルアレイ３０［１］の一括消去においては、まず、配線ＳＧ２［１］に
電位Ｖ１を与えて、選択トランジスタセル６０（１，１）乃至（１，ｍ２）のトランジス
タ６２をオン状態にし、配線ＷＢＬ［１］乃至［ｍ２］を、対応する配線ＷＢＬ［１，１
］乃至［１，ｍ２］と導通状態にする。また、配線ＳＧ２［２］乃至［ｍ１］をＧＮＤと
して、選択トランジスタセル６０（２，１）乃至（ｍ１，ｍ２）のトランジスタ６２をオ
フ状態にし、配線ＷＢＬ［１］乃至［ｍ２］を、対応する配線ＷＢＬ［２，１］乃至［ｍ
１，ｍ２］と非導通状態にしておく。このようにして一括消去動作の対象として２次元メ
モリセルアレイ３０［１］を選択する。
【0113】
２次元メモリセルアレイ３０［１］において、配線ＷＷＬ［１，１］乃至配線ＷＷＬ［
１，ｍ３］に電位Ｖ３を与えて、第１行乃至第ｍ３行のトランジスタ１２をオン状態とす
ると共に、配線ＷＢＬ［１］乃至［ｍ２］をＧＮＤとして第１行乃至第ｍ３行のノードＦ
Ｎの電位をＧＮＤにする。
１，ｍ３］に電位Ｖ３を与えて、第１行乃至第ｍ３行のトランジスタ１２をオン状態とす
ると共に、配線ＷＢＬ［１］乃至［ｍ２］をＧＮＤとして第１行乃至第ｍ３行のノードＦ
Ｎの電位をＧＮＤにする。
【0114】
なお、２次元メモリセルアレイ３０［２］乃至［ｍ１］と電気的に接続される配線ＷＷ
Ｌ［２，１］乃至［ｍ１，ｍ３］をＧＮＤとして、メモリセル１０（２，１，１）乃至（
ｍ１，ｍ２，ｍ３）のノードＦＮの電位を保持する。
Ｌ［２，１］乃至［ｍ１，ｍ３］をＧＮＤとして、メモリセル１０（２，１，１）乃至（
ｍ１，ｍ２，ｍ３）のノードＦＮの電位を保持する。
【0115】
［書き込み］
２次元メモリセルアレイ３０［１］の１行目書き込みにおいては、まず、２次元メモリ
セルアレイ３０［１］の一括消去と同様の動作で書き込み動作の対象として２次元メモリ
セルアレイ３０［１］を選択する。
２次元メモリセルアレイ３０［１］の１行目書き込みにおいては、まず、２次元メモリ
セルアレイ３０［１］の一括消去と同様の動作で書き込み動作の対象として２次元メモリ
セルアレイ３０［１］を選択する。
【0116】
２次元メモリセルアレイ３０［１］において、配線ＷＷＬ［１，１］に電位Ｖ３を与え
て第１行のトランジスタ１２をオン状態とし、配線ＷＷＬ［１，２］乃至［１，ｍ３］を
ＧＮＤとして第２行乃至第ｍ３行のトランジスタ１２をオフ状態とする。このとき、配線
ＷＢＬ［１］に電位Ｖ２を与えて、配線ＷＢＬ［２］乃至［ｍ２］をＧＮＤとする。また
、配線ＲＷＬ［１，１］乃至［１，ｍ３］はＧＮＤとしておけばよい。
て第１行のトランジスタ１２をオン状態とし、配線ＷＷＬ［１，２］乃至［１，ｍ３］を
ＧＮＤとして第２行乃至第ｍ３行のトランジスタ１２をオフ状態とする。このとき、配線
ＷＢＬ［１］に電位Ｖ２を与えて、配線ＷＢＬ［２］乃至［ｍ２］をＧＮＤとする。また
、配線ＲＷＬ［１，１］乃至［１，ｍ３］はＧＮＤとしておけばよい。
【0117】
その結果、２次元メモリセルアレイ３０［１］の第１行第１列のメモリセル１０のノー
ドＦＮには電位Ｖ２が与えられる、すなわちデータ”１”が書き込まれたこととなる。ま
た、２次元メモリセルアレイ３０［１］の第１行第２列乃至第ｍ２列のノードＦＮには０
Ｖが与えられる、すなわちデータ”０”が書き込まれたこととなる。
ドＦＮには電位Ｖ２が与えられる、すなわちデータ”１”が書き込まれたこととなる。ま
た、２次元メモリセルアレイ３０［１］の第１行第２列乃至第ｍ２列のノードＦＮには０
Ｖが与えられる、すなわちデータ”０”が書き込まれたこととなる。
【0118】
なお、２次元メモリセルアレイ３０［１］の一括消去と同様に、２次元メモリセルアレ
イ３０［２］乃至［ｍ１］と電気的に接続される配線ＷＷＬ［２，１］乃至［ｍ１，ｍ３
］をＧＮＤとして、メモリセル１０（２，１，１）乃至（ｍ１，ｍ２，ｍ３）のノードＦ
Ｎの電位を保持する。
イ３０［２］乃至［ｍ１］と電気的に接続される配線ＷＷＬ［２，１］乃至［ｍ１，ｍ３
］をＧＮＤとして、メモリセル１０（２，１，１）乃至（ｍ１，ｍ２，ｍ３）のノードＦ
Ｎの電位を保持する。
【0119】
［読み出し］
２次元メモリセルアレイ３０［１］の１行目読み出しにおいては、まず、配線ＳＧ１［
１］に電位Ｖ１を与えて、選択トランジスタセル６０（１，１）乃至（１，ｍ２）のトラ
ンジスタ６１をオン状態にし、配線ＲＢＬ［１］乃至［ｍ２］を、対応する配線ＲＢＬ［
１，１］乃至［１，ｍ２］と導通状態にする。また、配線ＳＧ１［２］乃至［ｍ１］をＧ
ＮＤとして、選択トランジスタセル６０（２，１）乃至（ｍ１，ｍ２）のトランジスタ６
１をオフ状態にし、配線ＲＢＬ［１］乃至［ｍ２］を、対応する配線ＲＢＬ［２，１］乃
至［ｍ１，ｍ２］と非導通状態にしておく。このようにして読み出し動作の対象として２
次元メモリセルアレイ３０［１］を選択する。
２次元メモリセルアレイ３０［１］の１行目読み出しにおいては、まず、配線ＳＧ１［
１］に電位Ｖ１を与えて、選択トランジスタセル６０（１，１）乃至（１，ｍ２）のトラ
ンジスタ６１をオン状態にし、配線ＲＢＬ［１］乃至［ｍ２］を、対応する配線ＲＢＬ［
１，１］乃至［１，ｍ２］と導通状態にする。また、配線ＳＧ１［２］乃至［ｍ１］をＧ
ＮＤとして、選択トランジスタセル６０（２，１）乃至（ｍ１，ｍ２）のトランジスタ６
１をオフ状態にし、配線ＲＢＬ［１］乃至［ｍ２］を、対応する配線ＲＢＬ［２，１］乃
至［ｍ１，ｍ２］と非導通状態にしておく。このようにして読み出し動作の対象として２
次元メモリセルアレイ３０［１］を選択する。
【0120】
２次元メモリセルアレイ３０［１］において、読み出し対象の１行目のメモリセル１０
に接続される配線ＲＷＬ［１，１］をＧＮＤとする。また、読み出し対象ではないメモリ
セル１０に接続される配線ＲＷＬ［１，２］乃至［１，ｍ３］に電位Ｖ４を与え、当該メ
モリセル１０のトランジスタ１１をオン状態とする。
に接続される配線ＲＷＬ［１，１］をＧＮＤとする。また、読み出し対象ではないメモリ
セル１０に接続される配線ＲＷＬ［１，２］乃至［１，ｍ３］に電位Ｖ４を与え、当該メ
モリセル１０のトランジスタ１１をオン状態とする。
【0121】
ここで、読み出し回路５２は配線ＲＢＬにＶＤＤを供給し、配線ＲＢＬを電気的に浮遊
状態にする。
状態にする。
【0122】
その結果、メモリセル１０にデータ”１”が書き込まれたメモリセル１０（１，１，１
）と接続される配線ＲＢＬ［１］は、配線ＳＬ［１，１］と導通して電位が下がる。また
、メモリセル１０にデータ”０”が書き込まれたメモリセル１０（１，２，１）乃至（１
，ｍ２，１）と接続される配線ＲＢＬ［２］乃至［ｍ２］は、配線ＳＬ［１，２］乃至［
１，ｍ２］と非導通なので電位ＶＤＤとなる。
）と接続される配線ＲＢＬ［１］は、配線ＳＬ［１，１］と導通して電位が下がる。また
、メモリセル１０にデータ”０”が書き込まれたメモリセル１０（１，２，１）乃至（１
，ｍ２，１）と接続される配線ＲＢＬ［２］乃至［ｍ２］は、配線ＳＬ［１，２］乃至［
１，ｍ２］と非導通なので電位ＶＤＤとなる。
【0123】
なお、配線ＷＷＬ［１，１］乃至［ｍ１，ｍ３］をＧＮＤとして、メモリセル１０（１
，１，１）乃至（ｍ１，ｍ２，ｍ３）のノードＦＮの電位を保持する。
，１，１）乃至（ｍ１，ｍ２，ｍ３）のノードＦＮの電位を保持する。
【0124】
なお、上記の半導体装置の駆動方法においては、メモリセルに２値（１ビット）のデー
タを書き込む場合について説明したが、メモリセルの一に３段階以上の情報を書き込む、
多値化の手法をとってもよい。例えば、メモリセルに４値（２ビット）、８値（３ビット
）、１６値（４ビット）などのデータを保持できるようにしてもよい。
タを書き込む場合について説明したが、メモリセルの一に３段階以上の情報を書き込む、
多値化の手法をとってもよい。例えば、メモリセルに４値（２ビット）、８値（３ビット
）、１６値（４ビット）などのデータを保持できるようにしてもよい。
【0125】
本実施の形態に示す半導体装置では、酸化物半導体を用いたトランジスタはオフ電流が
極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持すること
が可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の
頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であって
も、長期にわたって記憶内容を保持することが可能である。
極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持すること
が可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の
頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であって
も、長期にわたって記憶内容を保持することが可能である。
【0126】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、
素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲー
トへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため
、電子の引き抜きによるゲート絶縁層の劣化といった問題が生じない。すなわち、開示す
る発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回
数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状
態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲー
トへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため
、電子の引き抜きによるゲート絶縁層の劣化といった問題が生じない。すなわち、開示す
る発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回
数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状
態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【0127】
本実施の形態に示す半導体装置では、メモリセルを積層して設けることにより、積層数
に応じて単位面積あたりの記憶容量を増加させることができる。よって、当該メモリセル
において上記のような良好な特性を得ることができ、さらに、従来のメモリと同等、また
はそれ以上に単位面積あたりの記憶容量の大きい半導体装置を提供することができる。
に応じて単位面積あたりの記憶容量を増加させることができる。よって、当該メモリセル
において上記のような良好な特性を得ることができ、さらに、従来のメモリと同等、また
はそれ以上に単位面積あたりの記憶容量の大きい半導体装置を提供することができる。
【0128】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
適宜組み合わせて用いることができる。
【0129】
【0130】
＜メモリセルおよびメモリセルアレイの構成＞
メモリセル１０および、当該メモリセル１０が複数配列した３次元メモリセルアレイ４
０の構成について図７乃至図９を用いて説明する。図７は、３次元メモリセルアレイ４０
の立体的な模式図である。図８（Ａ）は、メモリセル１０を含む３次元メモリセルアレイ
４０の一部の断面図であり、図８（Ｂ）、図９（Ａ）および図９（Ｂ）に示す一点鎖線Ａ
１－Ａ２に対応する。図８（Ｂ）は、図８（Ａ）に示す層１４０の平面図である。また、
図９（Ａ）は、図８（Ａ）に示す層１４１の平面図である。また、図９（Ｂ）は、図８（
Ａ）に示す層１４２の平面図である。なお、図７乃至図９において、図２と同様に、ｘ軸
、ｙ軸、ｚ軸からなる直交座標系を便宜上設定して説明する。ここで、３次元メモリセル
アレイ４０が設けられる基板の上面は概略ｘｙ平面に平行であり、ｚ軸は当該基板の上面
に略垂直である。なお、図７においては、メモリセル１０の一部の構成（例えば、絶縁体
１１６、絶縁体１１２など）を省略して表現している。
メモリセル１０および、当該メモリセル１０が複数配列した３次元メモリセルアレイ４
０の構成について図７乃至図９を用いて説明する。図７は、３次元メモリセルアレイ４０
の立体的な模式図である。図８（Ａ）は、メモリセル１０を含む３次元メモリセルアレイ
４０の一部の断面図であり、図８（Ｂ）、図９（Ａ）および図９（Ｂ）に示す一点鎖線Ａ
１－Ａ２に対応する。図８（Ｂ）は、図８（Ａ）に示す層１４０の平面図である。また、
図９（Ａ）は、図８（Ａ）に示す層１４１の平面図である。また、図９（Ｂ）は、図８（
Ａ）に示す層１４２の平面図である。なお、図７乃至図９において、図２と同様に、ｘ軸
、ｙ軸、ｚ軸からなる直交座標系を便宜上設定して説明する。ここで、３次元メモリセル
アレイ４０が設けられる基板の上面は概略ｘｙ平面に平行であり、ｚ軸は当該基板の上面
に略垂直である。なお、図７においては、メモリセル１０の一部の構成（例えば、絶縁体
１１６、絶縁体１１２など）を省略して表現している。
【0131】
図８（Ａ）（Ｂ）、図９（Ａ）（Ｂ）に示すメモリセルアレイは、基板（図示せず）の
上に絶縁体１１８が配置され、絶縁体１１８の上に層１４２が配置され、層１４２の上に
絶縁体１１６が配置され、絶縁体１１６の上に層１４０が配置され、層１４０の上に絶縁
体１１２が配置され、絶縁体１１２の上に層１４１が配置された、積層体を有する。当該
積層体のうち、少なくとも層１４２、絶縁体１１６、層１４０、絶縁体１１２、および層
１４１がメモリセル１０を構成している。ここで、絶縁体１１８は、メモリセル１０の上
下を挟むように設けられており、層間絶縁膜として機能する。また、層１４２は、導電体
１２２、絶縁体１２８、および絶縁体１２９を有する。また、層１４０は酸化物１０６お
よび絶縁体１３０を有する。また、層１４１は、導電体１１４、絶縁体１２６、および絶
縁体１２７を有する。
上に絶縁体１１８が配置され、絶縁体１１８の上に層１４２が配置され、層１４２の上に
絶縁体１１６が配置され、絶縁体１１６の上に層１４０が配置され、層１４０の上に絶縁
体１１２が配置され、絶縁体１１２の上に層１４１が配置された、積層体を有する。当該
積層体のうち、少なくとも層１４２、絶縁体１１６、層１４０、絶縁体１１２、および層
１４１がメモリセル１０を構成している。ここで、絶縁体１１８は、メモリセル１０の上
下を挟むように設けられており、層間絶縁膜として機能する。また、層１４２は、導電体
１２２、絶縁体１２８、および絶縁体１２９を有する。また、層１４０は酸化物１０６お
よび絶縁体１３０を有する。また、層１４１は、導電体１１４、絶縁体１２６、および絶
縁体１２７を有する。
【0132】
上記積層体を貫通して第１の開口が設けられ、第１の開口の内側に絶縁体１３２が配置
され、絶縁体１３２の内側に酸化物１３４が配置される。また、上記積層体を貫通して第
２の開口が設けられ、第２の開口の内側に導電体１２０が配置される。また、上記積層体
を貫通して第３の開口が設けられ、第３の開口の内側に絶縁体１３８が配置される。ここ
で、第１の開口および第２の開口は、ｚ軸方向に延伸して形成される縦穴状の開口である
。また、第３の開口は、ｚ軸方向およびｙ軸方向に延伸して形成される溝状の開口である
。
され、絶縁体１３２の内側に酸化物１３４が配置される。また、上記積層体を貫通して第
２の開口が設けられ、第２の開口の内側に導電体１２０が配置される。また、上記積層体
を貫通して第３の開口が設けられ、第３の開口の内側に絶縁体１３８が配置される。ここ
で、第１の開口および第２の開口は、ｚ軸方向に延伸して形成される縦穴状の開口である
。また、第３の開口は、ｚ軸方向およびｙ軸方向に延伸して形成される溝状の開口である
。
【0133】
このため、絶縁体１３２及び酸化物１３４は、第１の開口と同様にｚ軸方向に延伸して
設けられる。なお、絶縁体１３２及び酸化物１３４は、柱状に形成されている、というこ
ともできる。絶縁体１３２及び酸化物１３４は、図２などに示すメモリセルストリング２
０に含まれる、電気的に直列に接続された複数のトランジスタ１１の一部に対応する。
設けられる。なお、絶縁体１３２及び酸化物１３４は、柱状に形成されている、というこ
ともできる。絶縁体１３２及び酸化物１３４は、図２などに示すメモリセルストリング２
０に含まれる、電気的に直列に接続された複数のトランジスタ１１の一部に対応する。
【0134】
ここで、トランジスタ１１が設けられる第１の開口は図８（Ｂ）等において、上面を円
形状としているがこれに限られるものではなく、例えば上面を楕円形状としてもよいし、
三角形、四角形などの多角形状にしてもよい。また、多角形状とする場合、角部が丸みを
帯びている形状としてもよい。また、第１の開口の上面形状に合わせて、絶縁体１３２お
よび酸化物１３４の上面形状も変化することがある。また、第１の開口は、上方の開口の
ｚ軸に垂直な断面積に比較して下方（基板側）の開口のｚ軸に垂直な断面積が狭くなる形
状としてもよい。
形状としているがこれに限られるものではなく、例えば上面を楕円形状としてもよいし、
三角形、四角形などの多角形状にしてもよい。また、多角形状とする場合、角部が丸みを
帯びている形状としてもよい。また、第１の開口の上面形状に合わせて、絶縁体１３２お
よび酸化物１３４の上面形状も変化することがある。また、第１の開口は、上方の開口の
ｚ軸に垂直な断面積に比較して下方（基板側）の開口のｚ軸に垂直な断面積が狭くなる形
状としてもよい。
【0135】
また、導電体１２０は、第２の開口と同様にｚ軸方向に延伸して設けられており、ｚ軸
方向に配列したメモリセル１０において共有されている。なお、導電体１２０は、柱状に
形成されている、ということもできる。導電体１２０は、図３などに示す配線ＷＢＬとし
ての機能を有する。なお、図８および図９において、絶縁体１３２および酸化物１３４と
導電体１２０とを、ｘ軸方向に並べて配置しているが、これに限られることなく、例えば
、ｘ軸方向から傾いて、絶縁体１３２および酸化物１３４と導電体１２０とを並べて配置
してもよい。
方向に配列したメモリセル１０において共有されている。なお、導電体１２０は、柱状に
形成されている、ということもできる。導電体１２０は、図３などに示す配線ＷＢＬとし
ての機能を有する。なお、図８および図９において、絶縁体１３２および酸化物１３４と
導電体１２０とを、ｘ軸方向に並べて配置しているが、これに限られることなく、例えば
、ｘ軸方向から傾いて、絶縁体１３２および酸化物１３４と導電体１２０とを並べて配置
してもよい。
【0136】
ここで、導電体１２０が設けられる第２の開口は図８（Ｂ）等において、上面を円形状
としているがこれに限られるものではなく、例えば上面を楕円形状としてもよいし、三角
形、四角形などの多角形状にしてもよい。また、多角形状とする場合、角部が丸みを帯び
ている形状としてもよい。また、第２の開口の上面形状に合わせて、導電体１２０の上面
形状も変化することがある。また、第２の開口は、上方の開口の断面積に比較して下方（
基板側）の開口の断面積が狭くなる形状としてもよい。
としているがこれに限られるものではなく、例えば上面を楕円形状としてもよいし、三角
形、四角形などの多角形状にしてもよい。また、多角形状とする場合、角部が丸みを帯び
ている形状としてもよい。また、第２の開口の上面形状に合わせて、導電体１２０の上面
形状も変化することがある。また、第２の開口は、上方の開口の断面積に比較して下方（
基板側）の開口の断面積が狭くなる形状としてもよい。
【0137】
また、絶縁体１３８は、第３の開口と同様にｚ軸方向およびｙ軸方向に延伸して設けら
れる。なお、絶縁体１３８は、壁状に形成されている、ということもできる。絶縁体１３
８は比較的、比誘電率が低いことが好ましい。
れる。なお、絶縁体１３８は、壁状に形成されている、ということもできる。絶縁体１３
８は比較的、比誘電率が低いことが好ましい。
【0138】
ここで、図９（Ａ）に示すように、層１４１において、導電体１１４は、絶縁体１３８
で分断されており、ｙ軸方向に延伸して設けられる。導電体１１４は、ｙ軸方向に配列し
たメモリセル１０において、共有されており、図３などに示す配線ＷＷＬとしての機能を
有する。また、導電体１１４は、導電体１２０に貫通されており、導電体１１４と導電体
１２０との間には、導電体１２０の周囲を囲むように絶縁体１２６が形成される。例えば
、絶縁体１２６は導電体１１４の側面を酸化して形成すればよい。このように絶縁体１２
６が形成されることにより、配線ＷＷＬとして機能する導電体１１４と、配線ＷＢＬとし
て機能する導電体１２０が短絡することを防ぐことができる。また、導電体１１４は、絶
縁体１３２および酸化物１３４に貫通されており、導電体１１４と絶縁体１３２との間に
は、絶縁体１３２の周囲を囲むように絶縁体１２７が形成される。例えば、絶縁体１２７
は導電体１１４の側面を酸化して形成すればよい。
で分断されており、ｙ軸方向に延伸して設けられる。導電体１１４は、ｙ軸方向に配列し
たメモリセル１０において、共有されており、図３などに示す配線ＷＷＬとしての機能を
有する。また、導電体１１４は、導電体１２０に貫通されており、導電体１１４と導電体
１２０との間には、導電体１２０の周囲を囲むように絶縁体１２６が形成される。例えば
、絶縁体１２６は導電体１１４の側面を酸化して形成すればよい。このように絶縁体１２
６が形成されることにより、配線ＷＷＬとして機能する導電体１１４と、配線ＷＢＬとし
て機能する導電体１２０が短絡することを防ぐことができる。また、導電体１１４は、絶
縁体１３２および酸化物１３４に貫通されており、導電体１１４と絶縁体１３２との間に
は、絶縁体１３２の周囲を囲むように絶縁体１２７が形成される。例えば、絶縁体１２７
は導電体１１４の側面を酸化して形成すればよい。
【0139】
また、図９（Ｂ）に示すように、層１４２において、導電体１２２は、絶縁体１３８で
分断されており、ｙ軸方向に延伸して設けられる。導電体１２２は、ｙ軸方向に配列した
メモリセル１０において、共有されており、図３などに示す配線ＲＷＬとしての機能を有
する。また、導電体１２２は、導電体１２０に貫通されており、導電体１２２と導電体１
２０との間には、導電体１２０の周囲を囲むように絶縁体１２８が形成される。例えば、
絶縁体１２８は導電体１２２の側面を酸化して形成すればよい。このように絶縁体１２８
が形成されることにより、配線ＲＷＬとして機能する導電体１２２と、配線ＷＢＬとして
機能する導電体１２０が短絡することを防ぐことができる。また、導電体１２２は、絶縁
体１３２および酸化物１３４に貫通されており、導電体１２２と絶縁体１３２との間には
、絶縁体１３２の周囲を囲むように絶縁体１２９が形成される。例えば、絶縁体１２９は
導電体１２２の側面を酸化して形成すればよい。
分断されており、ｙ軸方向に延伸して設けられる。導電体１２２は、ｙ軸方向に配列した
メモリセル１０において、共有されており、図３などに示す配線ＲＷＬとしての機能を有
する。また、導電体１２２は、導電体１２０に貫通されており、導電体１２２と導電体１
２０との間には、導電体１２０の周囲を囲むように絶縁体１２８が形成される。例えば、
絶縁体１２８は導電体１２２の側面を酸化して形成すればよい。このように絶縁体１２８
が形成されることにより、配線ＲＷＬとして機能する導電体１２２と、配線ＷＢＬとして
機能する導電体１２０が短絡することを防ぐことができる。また、導電体１２２は、絶縁
体１３２および酸化物１３４に貫通されており、導電体１２２と絶縁体１３２との間には
、絶縁体１３２の周囲を囲むように絶縁体１２９が形成される。例えば、絶縁体１２９は
導電体１２２の側面を酸化して形成すればよい。
【0140】
また、図示しないが、導電体１１４および導電体１２２は、下層の導電体が上層の導電
体より、さらにｙ軸方向に延伸して階段状に設けられることが好ましい。このように、導
電体１１４および導電体１２２を設けることにより、下層の導電体の上面の一部の領域が
、より上層の導電体と重ならないので、導電体各層の当該領域とプラグ状に設けた導電体
を接続させることができる。
体より、さらにｙ軸方向に延伸して階段状に設けられることが好ましい。このように、導
電体１１４および導電体１２２を設けることにより、下層の導電体の上面の一部の領域が
、より上層の導電体と重ならないので、導電体各層の当該領域とプラグ状に設けた導電体
を接続させることができる。
【0141】
また、図８（Ｂ）に示すように、層１４０において、絶縁体１３０は、絶縁体１３８分
断されており、ｙ軸方向に延伸して設けられる。さらに、絶縁体１３０および絶縁体１３
８に囲まれるように酸化物１０６が設けられており、酸化物１０６と絶縁体１３０の境界
は導電体１２０を中心とする円形状になる。また、絶縁体１３２および酸化物１３４と、
導電体１２０と、は少なくとも一部が島状の酸化物１０６を貫通して設けられる。つまり
、酸化物１０６と、絶縁体１３２および酸化物１３４と、導電体１２０と、は、絶縁体１
３０および絶縁体１３８に囲まれた領域に設けられる。よって、図示してはいないが、酸
化物１０６と、絶縁体１３２、酸化物１３４、および導電体１２０は、絶縁体１３０で区
切られながら、ｙ軸方向に配列される。なお、酸化物１０６において、絶縁体１３２の近
傍に領域１０９ａが、導電体１２０の近傍に領域１０９ｂが形成されている。領域１０９
ａおよび領域１０９ｂは、酸化物１０６の他の領域より低抵抗な領域である。
断されており、ｙ軸方向に延伸して設けられる。さらに、絶縁体１３０および絶縁体１３
８に囲まれるように酸化物１０６が設けられており、酸化物１０６と絶縁体１３０の境界
は導電体１２０を中心とする円形状になる。また、絶縁体１３２および酸化物１３４と、
導電体１２０と、は少なくとも一部が島状の酸化物１０６を貫通して設けられる。つまり
、酸化物１０６と、絶縁体１３２および酸化物１３４と、導電体１２０と、は、絶縁体１
３０および絶縁体１３８に囲まれた領域に設けられる。よって、図示してはいないが、酸
化物１０６と、絶縁体１３２、酸化物１３４、および導電体１２０は、絶縁体１３０で区
切られながら、ｙ軸方向に配列される。なお、酸化物１０６において、絶縁体１３２の近
傍に領域１０９ａが、導電体１２０の近傍に領域１０９ｂが形成されている。領域１０９
ａおよび領域１０９ｂは、酸化物１０６の他の領域より低抵抗な領域である。
【0142】
上記積層体がｚ軸方向に繰り返し積層されることで、ｚ軸方向にメモリセル１０が配列
される。メモリセル１０は、ｚ軸方向に配列され、上記実施の形態に示すメモリセルスト
リング２０を構成する。さらに、図８（Ｂ）、図９（Ａ）（Ｂ）に示す、絶縁体１３０と
絶縁体１３８で囲まれた、酸化物１０６、絶縁体１３２、酸化物１３４、および導電体１
２０等がｙ軸方向に繰り返し配列されることでメモリセル１０がｙ軸方向に配列される。
同様に、メモリセルストリング２０もｙ軸方向に配列され、メモリセルストリング２０は
上記実施の形態に示す２次元メモリセルアレイ３０を構成する。さらに、図８（Ａ）等に
示す、絶縁体１３８で挟まれるブロックがｘ軸方向に繰り返し配列されることで、ｘ軸方
向にメモリセル１０が配列される。同様に、２次元メモリセルアレイ３０もｘ軸方向に配
列され、２次元メモリセルアレイ３０は上記実施の形態に示す３次元メモリセルアレイ４
０を構成する。
される。メモリセル１０は、ｚ軸方向に配列され、上記実施の形態に示すメモリセルスト
リング２０を構成する。さらに、図８（Ｂ）、図９（Ａ）（Ｂ）に示す、絶縁体１３０と
絶縁体１３８で囲まれた、酸化物１０６、絶縁体１３２、酸化物１３４、および導電体１
２０等がｙ軸方向に繰り返し配列されることでメモリセル１０がｙ軸方向に配列される。
同様に、メモリセルストリング２０もｙ軸方向に配列され、メモリセルストリング２０は
上記実施の形態に示す２次元メモリセルアレイ３０を構成する。さらに、図８（Ａ）等に
示す、絶縁体１３８で挟まれるブロックがｘ軸方向に繰り返し配列されることで、ｘ軸方
向にメモリセル１０が配列される。同様に、２次元メモリセルアレイ３０もｘ軸方向に配
列され、２次元メモリセルアレイ３０は上記実施の形態に示す３次元メモリセルアレイ４
０を構成する。
【0143】
【0144】
トランジスタ１２は、絶縁体１１６の上に配置された酸化物１０６と、酸化物１０６の
上に配置された絶縁体１１２と、絶縁体１１２の上に配置され、酸化物１０６の領域１０
９ａと領域１０９ｂに挟まれた領域の少なくとも一部と重なる導電体１１４と、を有する
。なお、トランジスタ１２上には、層間絶縁膜として機能する絶縁体１１８が設けられる
。絶縁体１１８は比較的、比誘電率が低いことが好ましい。
上に配置された絶縁体１１２と、絶縁体１１２の上に配置され、酸化物１０６の領域１０
９ａと領域１０９ｂに挟まれた領域の少なくとも一部と重なる導電体１１４と、を有する
。なお、トランジスタ１２上には、層間絶縁膜として機能する絶縁体１１８が設けられる
。絶縁体１１８は比較的、比誘電率が低いことが好ましい。
【0145】
ここで、領域１０９ａはトランジスタ１２のソース又はドレインの一方としての機能を
有し、領域１０９ｂはトランジスタ１２のソース又はドレインの他方としての機能を有し
、酸化物１０６の領域１０９ａと領域１０９ｂの間に位置する領域はトランジスタ１２の
チャネル形成領域としての機能を有する。絶縁体１１２はトランジスタ１２のゲート絶縁
膜としての機能を有し、導電体１１４はトランジスタ１２のゲートとしての機能を有する
。
有し、領域１０９ｂはトランジスタ１２のソース又はドレインの他方としての機能を有し
、酸化物１０６の領域１０９ａと領域１０９ｂの間に位置する領域はトランジスタ１２の
チャネル形成領域としての機能を有する。絶縁体１１２はトランジスタ１２のゲート絶縁
膜としての機能を有し、導電体１１４はトランジスタ１２のゲートとしての機能を有する
。
【0146】
トランジスタ１２の酸化物１０６は、絶縁体１３０および絶縁体１３８に囲まれており
、他のトランジスタ１２の酸化物１０６とは、素子分離されている。これにより、同じ導
電体１１４に接続されるトランジスタ１２の酸化物１０６どうしが、接することを防ぐこ
とができる。
、他のトランジスタ１２の酸化物１０６とは、素子分離されている。これにより、同じ導
電体１１４に接続されるトランジスタ１２の酸化物１０６どうしが、接することを防ぐこ
とができる。
【0147】
酸化物１０６は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともい
う）を用いることが好ましい。酸化物半導体は、シリコンなどからなる半導体と比較して
、トランジスタのオン特性が良好で、高い移動度が得られるため、好ましい。
う）を用いることが好ましい。酸化物半導体は、シリコンなどからなる半導体と比較して
、トランジスタのオン特性が良好で、高い移動度が得られるため、好ましい。
【0148】
例えば、酸化物１０６として、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリ
ウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲ
ルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、
タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等
の酸化物半導体を用いるとよい。また、酸化物１０６として、Ｉｎ－Ｇａ酸化物またはＩ
ｎ－Ｚｎ酸化物を用いてもよい。
ウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲ
ルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、
タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等
の酸化物半導体を用いるとよい。また、酸化物１０６として、Ｉｎ－Ｇａ酸化物またはＩ
ｎ－Ｚｎ酸化物を用いてもよい。
【0149】
また、酸化物半導体は、酸化物半導体を構成する元素の他に、アルミニウム、ルテニウ
ム、チタン、タンタル、クロム、タングステン、などの金属元素が添加されることで、金
属化合物を形成し、低抵抗化する。なお、好ましくは、アルミニウム、チタン、タンタル
、タングステンなどを用いる。
ム、チタン、タンタル、クロム、タングステン、などの金属元素が添加されることで、金
属化合物を形成し、低抵抗化する。なお、好ましくは、アルミニウム、チタン、タンタル
、タングステンなどを用いる。
【0150】
酸化物半導体に、金属元素を添加するには、例えば、酸化物半導体上に、当該金属元素
を含む金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けるとよい
。また、当該膜を設けることで、当該膜と酸化物半導体との界面、または当該界面近傍に
位置する酸化物半導体中の一部の酸素が該膜などに吸収され、酸素欠損を形成し、当該界
面近傍が低抵抗化する場合がある。
を含む金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けるとよい
。また、当該膜を設けることで、当該膜と酸化物半導体との界面、または当該界面近傍に
位置する酸化物半導体中の一部の酸素が該膜などに吸収され、酸素欠損を形成し、当該界
面近傍が低抵抗化する場合がある。
【0151】
また、酸化物半導体上に、金属膜、金属元素を有する窒化膜、または金属元素を有する
酸化膜を設けた後、窒素を含む雰囲気下で、熱処理を行うとよい。窒素を含む雰囲気下で
の熱処理により、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜から
、当該膜の成分である金属元素が酸化物半導体へ、または酸化物半導体の成分である金属
元素が当該膜へと、拡散し、酸化物半導体と、当該膜とが金属化合物を形成し、低抵抗化
することができる。酸化物半導体に添加された金属元素は、酸化物半導体の金属元素と、
金属化合物を形成することで、比較的安定な状態となるため、信頼性の高い半導体装置を
提供することができる。
酸化膜を設けた後、窒素を含む雰囲気下で、熱処理を行うとよい。窒素を含む雰囲気下で
の熱処理により、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜から
、当該膜の成分である金属元素が酸化物半導体へ、または酸化物半導体の成分である金属
元素が当該膜へと、拡散し、酸化物半導体と、当該膜とが金属化合物を形成し、低抵抗化
することができる。酸化物半導体に添加された金属元素は、酸化物半導体の金属元素と、
金属化合物を形成することで、比較的安定な状態となるため、信頼性の高い半導体装置を
提供することができる。
【0152】
また、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜と、酸化物半
導体との界面に、化合物層が形成されていてもよい。なお、化合物層とは、金属膜、金属
元素を有する窒化膜、または金属元素を有する酸化膜の成分と、酸化物半導体の成分とを
含む金属化合物を有する層とする。例えば、化合物層として、酸化物半導体の金属元素と
、添加された金属元素とが、合金化した層が形成されていてもよい。当該合金化した層は
、比較的安定な状態であり、信頼性の高い半導体装置を提供することができる。
導体との界面に、化合物層が形成されていてもよい。なお、化合物層とは、金属膜、金属
元素を有する窒化膜、または金属元素を有する酸化膜の成分と、酸化物半導体の成分とを
含む金属化合物を有する層とする。例えば、化合物層として、酸化物半導体の金属元素と
、添加された金属元素とが、合金化した層が形成されていてもよい。当該合金化した層は
、比較的安定な状態であり、信頼性の高い半導体装置を提供することができる。
【0153】
また、酸化物半導体に存在する水素は、酸化物半導体の低抵抗化した領域に拡散し、低
抵抗化した領域に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、
酸化物半導体に存在する酸素欠損中の水素は、２５０℃以上の熱処理によって、酸素欠損
から抜け出し、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する
酸素欠損の中に入り、比較的安定な状態となることがわかっている。従って、熱処理によ
って、酸化物半導体の低抵抗化した領域、または金属化合物が形成された領域は、より低
抵抗化し、低抵抗化していない酸化物半導体は、高純度化（水、水素などの不純物の低減
）し、より高抵抗化する傾向がある。
抵抗化した領域に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、
酸化物半導体に存在する酸素欠損中の水素は、２５０℃以上の熱処理によって、酸素欠損
から抜け出し、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する
酸素欠損の中に入り、比較的安定な状態となることがわかっている。従って、熱処理によ
って、酸化物半導体の低抵抗化した領域、または金属化合物が形成された領域は、より低
抵抗化し、低抵抗化していない酸化物半導体は、高純度化（水、水素などの不純物の低減
）し、より高抵抗化する傾向がある。
【0154】
また、酸化物半導体は、水素、または窒素などの不純物元素が存在すると、キャリア密
度が増加する。酸化物半導体中の水素は、金属原子と結合する酸素と反応して水になり、
酸素欠損を形成する場合がある。当該酸素欠損に水素が入ると、キャリア密度は増加する
。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成す
ることがある。つまり、窒素、または水素を有する酸化物半導体は、低抵抗化される。
度が増加する。酸化物半導体中の水素は、金属原子と結合する酸素と反応して水になり、
酸素欠損を形成する場合がある。当該酸素欠損に水素が入ると、キャリア密度は増加する
。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成す
ることがある。つまり、窒素、または水素を有する酸化物半導体は、低抵抗化される。
【0155】
従って、酸化物半導体に、金属元素、並びに、水素、および窒素などの不純物元素を、
選択的に添加することで、酸化物半導体に高抵抗領域、および低抵抗領域を設けることが
できる。つまり、酸化物１０６を選択的に低抵抗化することで、島状に加工した酸化物１
０６に、キャリア密度が低い半導体として機能する領域と、ソース領域、またはドレイン
領域として機能する低抵抗化した領域（領域１０９ａ、および領域１０９ｂ）を設けるこ
とができる。
選択的に添加することで、酸化物半導体に高抵抗領域、および低抵抗領域を設けることが
できる。つまり、酸化物１０６を選択的に低抵抗化することで、島状に加工した酸化物１
０６に、キャリア密度が低い半導体として機能する領域と、ソース領域、またはドレイン
領域として機能する低抵抗化した領域（領域１０９ａ、および領域１０９ｂ）を設けるこ
とができる。
【0156】
例えば、領域１０９ａを低抵抗化するための金属元素を有する酸化膜、または金属元素
を有する窒化膜として、層間絶縁膜、またはゲート絶縁膜として用いることができる絶縁
材料を用いてもよい。具体的には、絶縁体１３２に、金属元素を有する窒化膜、または金
属元素を有する酸化膜を用いることで、酸化物１０６における絶縁体１３２と接する領域
が低抵抗化されることで、領域１０９ａを設けることができる。従って、領域１０９ａの
低抵抗化と、絶縁体１３２の形成を同時に行うことができるため、工程を短縮することが
できる。
を有する窒化膜として、層間絶縁膜、またはゲート絶縁膜として用いることができる絶縁
材料を用いてもよい。具体的には、絶縁体１３２に、金属元素を有する窒化膜、または金
属元素を有する酸化膜を用いることで、酸化物１０６における絶縁体１３２と接する領域
が低抵抗化されることで、領域１０９ａを設けることができる。従って、領域１０９ａの
低抵抗化と、絶縁体１３２の形成を同時に行うことができるため、工程を短縮することが
できる。
【0157】
一方、領域１０９ａを低抵抗化するため金属膜として、０．５ｎｍ以上５ｎｍ以下、好
ましくは１ｎｍ以上２ｎｍ以下の膜厚で設けた金属膜を用いてもよい。領域１０９ａの酸
素が、該金属膜に吸収されることで、該金属膜は酸化し、領域１０９ａは酸素欠損が生じ
る場合がある。つまり、金属膜は酸化することで高抵抗化し、領域１０９ａは酸素欠損が
生じることで低抵抗化する。
ましくは１ｎｍ以上２ｎｍ以下の膜厚で設けた金属膜を用いてもよい。領域１０９ａの酸
素が、該金属膜に吸収されることで、該金属膜は酸化し、領域１０９ａは酸素欠損が生じ
る場合がある。つまり、金属膜は酸化することで高抵抗化し、領域１０９ａは酸素欠損が
生じることで低抵抗化する。
【0158】
また、上記金属膜を完全に酸化するために、熱処理を行うことが好ましい。なお、熱処
理は、酸化性雰囲気下で行うことが好ましい。また、窒素を含む雰囲気下において一度熱
処理を行った後、酸素を含む雰囲気下において熱処理を行ってもよい。また、金属膜の近
傍に酸素を有する構造体がある場合、熱処理を行うことで、金属膜は、当該構造体が有す
る酸素と反応し、酸化する場合がある。該金属膜を完全に酸化させることで、絶縁体とな
り、高抵抗化する。なお、酸化した金属膜は、絶縁体１３２として用いることができる。
従って、領域１０９ａの低抵抗化と、絶縁体１３２の形成を同時に行うことができるため
、工程を短縮することができる。
理は、酸化性雰囲気下で行うことが好ましい。また、窒素を含む雰囲気下において一度熱
処理を行った後、酸素を含む雰囲気下において熱処理を行ってもよい。また、金属膜の近
傍に酸素を有する構造体がある場合、熱処理を行うことで、金属膜は、当該構造体が有す
る酸素と反応し、酸化する場合がある。該金属膜を完全に酸化させることで、絶縁体とな
り、高抵抗化する。なお、酸化した金属膜は、絶縁体１３２として用いることができる。
従って、領域１０９ａの低抵抗化と、絶縁体１３２の形成を同時に行うことができるため
、工程を短縮することができる。
【0159】
また、例えば、領域１０９ｂを低抵抗化するための金属膜、金属元素を有する窒化膜、
または金属元素を有する酸化膜として、配線、またはプラグとして用いることができる導
電材料を用いてもよい。具体的には、導電体１２０に、金属膜、金属元素を有する窒化膜
、または金属元素を有する酸化膜を用いることで、酸化物１０６における導電体１２０と
接する領域が低抵抗化されることで、領域１０９ｂを設けることができる。従って、領域
１０９ｂの低抵抗化と、導電体１２０の形成を同時に行うことができるため、工程を短縮
することができる。このとき、導電体１２０を設ける第２の開口の径を十分大きくし、例
えば１０ｎｍ以上２００ｎｍ以下程度にしておくことで、熱処理して領域１０９ｂを形成
しても、導電体１２０の導電性を十分に保持することができる。
または金属元素を有する酸化膜として、配線、またはプラグとして用いることができる導
電材料を用いてもよい。具体的には、導電体１２０に、金属膜、金属元素を有する窒化膜
、または金属元素を有する酸化膜を用いることで、酸化物１０６における導電体１２０と
接する領域が低抵抗化されることで、領域１０９ｂを設けることができる。従って、領域
１０９ｂの低抵抗化と、導電体１２０の形成を同時に行うことができるため、工程を短縮
することができる。このとき、導電体１２０を設ける第２の開口の径を十分大きくし、例
えば１０ｎｍ以上２００ｎｍ以下程度にしておくことで、熱処理して領域１０９ｂを形成
しても、導電体１２０の導電性を十分に保持することができる。
【0160】
また、領域１０９ａと領域１０９ｂの間の領域は、チャネル形成領域として機能し、当
該領域は、ソース領域またはドレイン領域として機能する領域１０９ａおよび領域１０９
ｂよりも、酸素濃度が高く、キャリア密度が低い高抵抗領域である。また、領域１０９ａ
と領域１０９ｂの間の領域は、金属元素、並びに水素、および窒素などの不純物元素、の
少なくとも一の濃度が、領域１０９ａおよび領域１０９ｂよりも低いことが好ましい。こ
のように、酸化物１０６のチャネルとして機能できる領域を、不純物濃度が低く、酸素濃
度が高い、高純度真性または実質的に高純度真性な酸化物半導体にすることで、トランジ
スタ１２のオフ電流を低減することができる。
該領域は、ソース領域またはドレイン領域として機能する領域１０９ａおよび領域１０９
ｂよりも、酸素濃度が高く、キャリア密度が低い高抵抗領域である。また、領域１０９ａ
と領域１０９ｂの間の領域は、金属元素、並びに水素、および窒素などの不純物元素、の
少なくとも一の濃度が、領域１０９ａおよび領域１０９ｂよりも低いことが好ましい。こ
のように、酸化物１０６のチャネルとして機能できる領域を、不純物濃度が低く、酸素濃
度が高い、高純度真性または実質的に高純度真性な酸化物半導体にすることで、トランジ
スタ１２のオフ電流を低減することができる。
【0161】
また、酸化物１０６は、エネルギーギャップの異なる酸化物を積層して形成してもよい
。例えば、酸化物１０６として、ナローギャップ酸化物が２層のワイドギャップ酸化物に
挟まれるように積層した構成にすればよい。なお、ワイドギャップ酸化物とは、エネルギ
ーギャップの広い酸化物を指し、ナローギャップ酸化物とは、エネルギーギャップの狭い
酸化物を指す。よって、ワイドギャップ酸化物は、ナローギャップ酸化物に対して、相対
的にエネルギーギャップの広い酸化物となる。ここで、ワイドギャップ酸化物の伝導帯下
端のエネルギーが、ナローギャップ酸化物の伝導帯下端のエネルギーより高くなることが
好ましい。また、言い換えると、ワイドギャップ酸化物の電子親和力が、ナローギャップ
酸化物の電子親和力より小さいことが好ましい。
。例えば、酸化物１０６として、ナローギャップ酸化物が２層のワイドギャップ酸化物に
挟まれるように積層した構成にすればよい。なお、ワイドギャップ酸化物とは、エネルギ
ーギャップの広い酸化物を指し、ナローギャップ酸化物とは、エネルギーギャップの狭い
酸化物を指す。よって、ワイドギャップ酸化物は、ナローギャップ酸化物に対して、相対
的にエネルギーギャップの広い酸化物となる。ここで、ワイドギャップ酸化物の伝導帯下
端のエネルギーが、ナローギャップ酸化物の伝導帯下端のエネルギーより高くなることが
好ましい。また、言い換えると、ワイドギャップ酸化物の電子親和力が、ナローギャップ
酸化物の電子親和力より小さいことが好ましい。
【0162】
また、ワイドギャップ酸化物とナローギャップ酸化物は、各金属原子の原子数比が異な
る組み合わせにすることが好ましい。具体的には、ワイドギャップ酸化物に用いる金属酸
化物において、構成元素中の元素Ｍの原子数比が、ナローギャップ酸化物に用いる金属酸
化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、ワイ
ドギャップ酸化物に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、ナロ
ーギャップ酸化物に用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大き
いことが好ましい。また、ナローギャップ酸化物に用いる金属酸化物において、元素Ｍに
対するＩｎの原子数比が、ワイドギャップ酸化物に用いる金属酸化物における、元素Ｍに
対するＩｎの原子数比より大きいことが好ましい。
る組み合わせにすることが好ましい。具体的には、ワイドギャップ酸化物に用いる金属酸
化物において、構成元素中の元素Ｍの原子数比が、ナローギャップ酸化物に用いる金属酸
化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、ワイ
ドギャップ酸化物に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、ナロ
ーギャップ酸化物に用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大き
いことが好ましい。また、ナローギャップ酸化物に用いる金属酸化物において、元素Ｍに
対するＩｎの原子数比が、ワイドギャップ酸化物に用いる金属酸化物における、元素Ｍに
対するＩｎの原子数比より大きいことが好ましい。
【0163】
ワイドギャップ酸化物には、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ
＝１：３：２、またはＩｎ：Ｇａ：Ｚｎ＝１：１：１の組成およびその近傍の組成を有す
る金属酸化物を用いることができる。また、ナローギャップ酸化物には、例えばＩｎ：Ｇ
ａ：Ｚｎ＝４：２：３から４．１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、またはＩｎ：Ｇａ：
Ｚｎ＝５：１：６の組成およびその近傍の組成を有する金属酸化物を用いることができる
。これらのワイドギャップ酸化物およびナローギャップ酸化物を上記の原子数比の関係を
満たして組み合わせることが好ましい。なお、上記組成は、基板上に形成された酸化物中
の原子数比、またはスパッタターゲットにおける原子数比を示す。
＝１：３：２、またはＩｎ：Ｇａ：Ｚｎ＝１：１：１の組成およびその近傍の組成を有す
る金属酸化物を用いることができる。また、ナローギャップ酸化物には、例えばＩｎ：Ｇ
ａ：Ｚｎ＝４：２：３から４．１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、またはＩｎ：Ｇａ：
Ｚｎ＝５：１：６の組成およびその近傍の組成を有する金属酸化物を用いることができる
。これらのワイドギャップ酸化物およびナローギャップ酸化物を上記の原子数比の関係を
満たして組み合わせることが好ましい。なお、上記組成は、基板上に形成された酸化物中
の原子数比、またはスパッタターゲットにおける原子数比を示す。
【0164】
また、ワイドギャップ酸化物として、後述する、ＣＡＡＣ－ＯＳを用い、ナローギャッ
プ酸化物として、ＣＡＣ－ＯＳを用いることが好ましい。
プ酸化物として、ＣＡＣ－ＯＳを用いることが好ましい。
【0165】
酸化物１０６として、ナローギャップ酸化物が２層のワイドギャップ酸化物に挟まれた
積層膜を用いる場合、ナローギャップ部分に主にキャリアが流れることになる。このため
、トランジスタ１２のオン状態において高い電流駆動力、つまり大きなオン電流、及び高
い電界効果移動度を得ることができる。
積層膜を用いる場合、ナローギャップ部分に主にキャリアが流れることになる。このため
、トランジスタ１２のオン状態において高い電流駆動力、つまり大きなオン電流、及び高
い電界効果移動度を得ることができる。
【0166】
ここで、ワイドギャップ酸化物とナローギャップ酸化物の接合部において、伝導帯下端
はなだらかに変化する。換言すると、ワイドギャップ酸化物とナローギャップ酸化物の接
合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。こ
のようにするためには、ワイドギャップ酸化物とナローギャップ酸化物との界面において
形成される混合層の欠陥準位密度を低くするとよい。
はなだらかに変化する。換言すると、ワイドギャップ酸化物とナローギャップ酸化物の接
合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。こ
のようにするためには、ワイドギャップ酸化物とナローギャップ酸化物との界面において
形成される混合層の欠陥準位密度を低くするとよい。
【0167】
具体的には、ワイドギャップ酸化物とナローギャップ酸化物が、酸素以外に共通の元素
を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。
例えば、ナローギャップ酸化物がＩｎ－Ｇａ－Ｚｎ酸化物の場合、ワイドギャップ酸化物
として、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸化ガリウムなどを用いるとよい
。これにより、ワイドギャップ酸化物とナローギャップ酸化物との界面における欠陥準位
密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さく
なり、トランジスタ１２は高いオン電流を得られる。
を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。
例えば、ナローギャップ酸化物がＩｎ－Ｇａ－Ｚｎ酸化物の場合、ワイドギャップ酸化物
として、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸化ガリウムなどを用いるとよい
。これにより、ワイドギャップ酸化物とナローギャップ酸化物との界面における欠陥準位
密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さく
なり、トランジスタ１２は高いオン電流を得られる。
【0168】
なお、酸化物１０６として用いることができる金属酸化物のより詳細な説明については
、後述する。
、後述する。
【0169】
なお、導電体１１４の酸化物１３４側の側面は、導電体１２２の酸化物１３４側の側面
より、導電体１２０側に位置することが好ましい。例えば、導電体１１４の側面に形成さ
れる絶縁体１２７が、導電体１２２の側面に形成される絶縁体１２９より厚くなるように
すればよい。また、導電体１２２の酸化物１３４側の側面をエッチングしてもよい。この
場合、導電体１２２と導電体１１４は同時に酸化またはエッチングされるので、導電体１
１４は導電体１２２と異なる導電材料とし、互いの酸化速度またはエッチング速度が異な
るようにすることが好ましい。このようにすることで、導電体１１４の容量素子１４に対
する干渉を低減することができる。
より、導電体１２０側に位置することが好ましい。例えば、導電体１１４の側面に形成さ
れる絶縁体１２７が、導電体１２２の側面に形成される絶縁体１２９より厚くなるように
すればよい。また、導電体１２２の酸化物１３４側の側面をエッチングしてもよい。この
場合、導電体１２２と導電体１１４は同時に酸化またはエッチングされるので、導電体１
１４は導電体１２２と異なる導電材料とし、互いの酸化速度またはエッチング速度が異な
るようにすることが好ましい。このようにすることで、導電体１１４の容量素子１４に対
する干渉を低減することができる。
【0170】
トランジスタ１１は、酸化物１０６の領域１０９ａと、絶縁体１３２と、酸化物１３４
と、を有する。絶縁体１３２および酸化物１３４は、上記積層体に設けられた円柱状の開
口の中に形成される。絶縁体１３２は当該開口の内側に接して円筒状に形成されており、
酸化物１３４は絶縁体１３２の内側に円柱状に形成されている。なお、酸化物１３４の内
側にさらに絶縁体を設ける構成にしてもよい。
と、を有する。絶縁体１３２および酸化物１３４は、上記積層体に設けられた円柱状の開
口の中に形成される。絶縁体１３２は当該開口の内側に接して円筒状に形成されており、
酸化物１３４は絶縁体１３２の内側に円柱状に形成されている。なお、酸化物１３４の内
側にさらに絶縁体を設ける構成にしてもよい。
【0171】
また、酸化物１３４の内側に絶縁体を設ける場合、当該絶縁体は、酸化物１３４に酸素
を供給できる材料、または水素や窒素などの不純物を供給できる材料であることが好まし
い。上記絶縁体として、水素や窒素を極力含まない酸化物を用いることで、酸化物１３４
に酸素を供給できる場合がある。酸化物１３４に酸素を供給することで、酸化物１３４中
に含まれる水素や水などの不純物を除去することができ、酸化物１３４は高純度化する。
不純物が極力低減された酸化物を酸化物１３４として用いることで、トランジスタ１１、
および当該トランジスタを用いた半導体装置は、高い信頼性を得ることができる。また、
上記絶縁体として、水素や窒素を含む酸化物を用いることで、酸化物１３４に水素や窒素
を供給できる場合がある。酸化物１３４に水素や窒素を供給することで、酸化物１３４の
抵抗値が下がる場合がある。酸化物１３４の抵抗値を、回路動作の弊害にならない程度に
下げることで、より低い駆動電圧で、トランジスタ１１を動作させることができる。また
、トランジスタ１１のオン状態において高い電流駆動力、つまり大きなオン電流、及び高
い電界効果移動度を得ることができる。
を供給できる材料、または水素や窒素などの不純物を供給できる材料であることが好まし
い。上記絶縁体として、水素や窒素を極力含まない酸化物を用いることで、酸化物１３４
に酸素を供給できる場合がある。酸化物１３４に酸素を供給することで、酸化物１３４中
に含まれる水素や水などの不純物を除去することができ、酸化物１３４は高純度化する。
不純物が極力低減された酸化物を酸化物１３４として用いることで、トランジスタ１１、
および当該トランジスタを用いた半導体装置は、高い信頼性を得ることができる。また、
上記絶縁体として、水素や窒素を含む酸化物を用いることで、酸化物１３４に水素や窒素
を供給できる場合がある。酸化物１３４に水素や窒素を供給することで、酸化物１３４の
抵抗値が下がる場合がある。酸化物１３４の抵抗値を、回路動作の弊害にならない程度に
下げることで、より低い駆動電圧で、トランジスタ１１を動作させることができる。また
、トランジスタ１１のオン状態において高い電流駆動力、つまり大きなオン電流、及び高
い電界効果移動度を得ることができる。
【0172】
また、上記絶縁体の内側に導電体を設けてもよい。当該導電体は、トランジスタ１１の
バックゲートとして機能する。バックゲートに印加する電位を、導電体１１４（トップゲ
ート）に印加する電位と、連動させず、独立して変化させることで、トランジスタ１１の
閾値電圧を制御することができる。特に、バックゲートに負の電位を印加することにより
、トランジスタ１１の閾値電圧を０Ｖより大きくし、オフ電流を低減することが可能とな
る。
バックゲートとして機能する。バックゲートに印加する電位を、導電体１１４（トップゲ
ート）に印加する電位と、連動させず、独立して変化させることで、トランジスタ１１の
閾値電圧を制御することができる。特に、バックゲートに負の電位を印加することにより
、トランジスタ１１の閾値電圧を０Ｖより大きくし、オフ電流を低減することが可能とな
る。
【0173】
ここで、酸化物１０６の領域１０９ａはトランジスタ１１のゲートとしての機能を有し
、絶縁体１３２はトランジスタ１１のゲート絶縁膜としての機能を有し、酸化物１３４は
トランジスタ１１のチャネル形成領域、ソース及びドレインとしての機能を有する。酸化
物１３４において、酸化物１０６の領域１０９ａとｘ軸方向に重なる領域がトランジスタ
１１のチャネル形成領域として機能し、酸化物１０６の領域１０９ａとｘ軸方向に重なら
ない領域（絶縁体１１６または絶縁体１１２とｘ軸方向に重なる領域といってもよい。）
がトランジスタ１１のソース又はドレインとして機能する。
、絶縁体１３２はトランジスタ１１のゲート絶縁膜としての機能を有し、酸化物１３４は
トランジスタ１１のチャネル形成領域、ソース及びドレインとしての機能を有する。酸化
物１３４において、酸化物１０６の領域１０９ａとｘ軸方向に重なる領域がトランジスタ
１１のチャネル形成領域として機能し、酸化物１０６の領域１０９ａとｘ軸方向に重なら
ない領域（絶縁体１１６または絶縁体１１２とｘ軸方向に重なる領域といってもよい。）
がトランジスタ１１のソース又はドレインとして機能する。
【0174】
酸化物１３４は、酸化物１０６と同様の酸化物半導体を用いることが好ましい。酸化物
半導体は、シリコンなどからなる半導体と比較して、トランジスタのオン特性が良好で、
高い移動度が得られるため、好ましい。
半導体は、シリコンなどからなる半導体と比較して、トランジスタのオン特性が良好で、
高い移動度が得られるため、好ましい。
【0175】
さらに、例えば、酸化物１３４として、酸化物１０６と同様に、ナローギャップ酸化物
が２層のワイドギャップ酸化物に挟まれるように積層した構成にしてもよい。酸化物１３
４として、ナローギャップ酸化物が２層のワイドギャップ酸化物に挟まれた積層膜を用い
る場合、ナローギャップ部分に主にキャリアが流れることになる。このため、トランジス
タ１１のオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移
動度を得ることができる。
が２層のワイドギャップ酸化物に挟まれるように積層した構成にしてもよい。酸化物１３
４として、ナローギャップ酸化物が２層のワイドギャップ酸化物に挟まれた積層膜を用い
る場合、ナローギャップ部分に主にキャリアが流れることになる。このため、トランジス
タ１１のオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移
動度を得ることができる。
【0176】
なお、酸化物１３４のソース又はドレインとして機能する領域と、導電体１１４の間に
は、絶縁体１２７が設けられているので、トランジスタ１１のソースおよびドレインと、
配線ＷＷＬとして機能する導電体１１４との間の寄生容量を低減することができる。また
、酸化物１３４のソース又はドレインとして機能する領域と、導電体１２２の間には、絶
縁体１２９が設けられているので、トランジスタ１１のソースおよびドレインと、配線Ｒ
ＷＬとして機能する導電体１２２との間の寄生容量を低減することができる。
は、絶縁体１２７が設けられているので、トランジスタ１１のソースおよびドレインと、
配線ＷＷＬとして機能する導電体１１４との間の寄生容量を低減することができる。また
、酸化物１３４のソース又はドレインとして機能する領域と、導電体１２２の間には、絶
縁体１２９が設けられているので、トランジスタ１１のソースおよびドレインと、配線Ｒ
ＷＬとして機能する導電体１２２との間の寄生容量を低減することができる。
【0177】
このように、トランジスタ１１は、酸化物１３４の周囲の少なくとも一部を絶縁体１３
２を介して囲むように、ゲート電極として機能する酸化物１０６の領域１０９ａが形成さ
れる。トランジスタ１１の酸化物１３４においては、チャネル長は酸化物１０６の膜厚と
概略同じ長さになる。また、トランジスタ１１のチャネル長方向は、ｚ軸方向になる。ま
た、図８（Ａ）に示すように、トランジスタ１１のチャネル長方向は、ｚ軸に平行な方向
であり、トランジスタ１２のチャネル長方向と垂直に交差する。また、トランジスタ１１
のチャネル幅は、円柱状の酸化物１３４の円周部のうち、領域１０９ａに覆われている部
分の長さと概略同じ長さになる。
２を介して囲むように、ゲート電極として機能する酸化物１０６の領域１０９ａが形成さ
れる。トランジスタ１１の酸化物１３４においては、チャネル長は酸化物１０６の膜厚と
概略同じ長さになる。また、トランジスタ１１のチャネル長方向は、ｚ軸方向になる。ま
た、図８（Ａ）に示すように、トランジスタ１１のチャネル長方向は、ｚ軸に平行な方向
であり、トランジスタ１２のチャネル長方向と垂直に交差する。また、トランジスタ１１
のチャネル幅は、円柱状の酸化物１３４の円周部のうち、領域１０９ａに覆われている部
分の長さと概略同じ長さになる。
【0178】
図８（Ａ）に示すように、絶縁体１３２および酸化物１３４は、ｚ軸方向に延伸して形
成されており、ｚ軸方向に配列したメモリセル１０において共有されている。よって、酸
化物１３４においてトランジスタ１１のソースまたはドレインとして機能する領域は、ｚ
軸方向に隣接するトランジスタ１１間で共有されている。つまりｚ軸方向に互いに隣接す
るメモリセル１０において、それぞれのトランジスタ１１が電気的に直列に接続されてい
る。
成されており、ｚ軸方向に配列したメモリセル１０において共有されている。よって、酸
化物１３４においてトランジスタ１１のソースまたはドレインとして機能する領域は、ｚ
軸方向に隣接するトランジスタ１１間で共有されている。つまりｚ軸方向に互いに隣接す
るメモリセル１０において、それぞれのトランジスタ１１が電気的に直列に接続されてい
る。
【0179】
このように、絶縁体１３２および酸化物１３４によって、一つのメモリセルストリング
２０に含まれる複数のトランジスタ１１がまとめて形成される。例えば、トランジスタ１
１を標準的なプレーナー型のトランジスタで形成していた場合、階層ごとにプラグや配線
を形成しなければならない構造となっていた。しかしながら、このような構成にすること
により、自己整合的に、複数のトランジスタ１１のソースとドレインが電気的に直列に接
続された構造を形成することができる。
２０に含まれる複数のトランジスタ１１がまとめて形成される。例えば、トランジスタ１
１を標準的なプレーナー型のトランジスタで形成していた場合、階層ごとにプラグや配線
を形成しなければならない構造となっていた。しかしながら、このような構成にすること
により、自己整合的に、複数のトランジスタ１１のソースとドレインが電気的に直列に接
続された構造を形成することができる。
【0180】
一般的にメモリストリングでは、複数のメモリトランジスタが電気的に直列に接続され
ているので、メモリトランジスタが増えるほど、各メモリトランジスタのオン抵抗が上積
みされ、メモリストリング全体のオン電流が低減してしまう。しかしながら、本実施の形
態に示す半導体装置においては、大きなオン電流、及び高い電界効果移動度を有する、酸
化物半導体を用いたトランジスタ１１を電気的に直列に接続するので、メモリセルストリ
ング２０のトランジスタ１１部分におけるオン電流の低下を低減することができる。
ているので、メモリトランジスタが増えるほど、各メモリトランジスタのオン抵抗が上積
みされ、メモリストリング全体のオン電流が低減してしまう。しかしながら、本実施の形
態に示す半導体装置においては、大きなオン電流、及び高い電界効果移動度を有する、酸
化物半導体を用いたトランジスタ１１を電気的に直列に接続するので、メモリセルストリ
ング２０のトランジスタ１１部分におけるオン電流の低下を低減することができる。
【0181】
なお、最上段のメモリセル１０の酸化物１３４においては、当該酸化物１３４の上面と
接するように、配線ＳＬとして機能する、低電源電位線と電気的に接続された導電体を形
成すればよい。また、最下段のメモリセル１０の酸化物１３４における、トランジスタ６
１との接続については後述する。
接するように、配線ＳＬとして機能する、低電源電位線と電気的に接続された導電体を形
成すればよい。また、最下段のメモリセル１０の酸化物１３４における、トランジスタ６
１との接続については後述する。
【0182】
また、図８（Ａ）（Ｂ）などでは、第１の開口の一部が酸化物１０６を貫通するように
設けられているが、本実施の形態に示す半導体装置はこれに限られるものではない。例え
ば、図１０（Ａ）（Ｂ）に示すように、第１の開口全体が酸化物１０６を貫通するように
設けられる構成にしてもよい。この場合、酸化物１３４の周囲全体を、絶縁体１３２を介
して囲むように、ゲート電極として機能する酸化物１０６の領域１０９ａが形成される。
この場合、トランジスタ１１がＳＧＴとなり、トランジスタ１１のチャネル幅は円柱状の
酸化物１３４の円周の長さと概略同じ長さになる。よって、トランジスタ１１に大きなオ
ン電流、および高い移動度を与えることができる。
設けられているが、本実施の形態に示す半導体装置はこれに限られるものではない。例え
ば、図１０（Ａ）（Ｂ）に示すように、第１の開口全体が酸化物１０６を貫通するように
設けられる構成にしてもよい。この場合、酸化物１３４の周囲全体を、絶縁体１３２を介
して囲むように、ゲート電極として機能する酸化物１０６の領域１０９ａが形成される。
この場合、トランジスタ１１がＳＧＴとなり、トランジスタ１１のチャネル幅は円柱状の
酸化物１３４の円周の長さと概略同じ長さになる。よって、トランジスタ１１に大きなオ
ン電流、および高い移動度を与えることができる。
【0183】
標準的なプレーナー型のトランジスタでは、上面から見てゲート電極、ソース電極及び
ドレイン電極が形成されており、トランジスタ１１では、上面から見て、ゲート電極の内
側に他の構成の少なくとも一部が形成されており、占有面積が非常に小さくなっている。
このように、トランジスタ１１は占有面積を非常に小さくすることができる。これにより
、メモリセル１０の占有面積を縮小し、半導体装置の単位面積あたりにおける記憶容量の
増加を図ることができる。
ドレイン電極が形成されており、トランジスタ１１では、上面から見て、ゲート電極の内
側に他の構成の少なくとも一部が形成されており、占有面積が非常に小さくなっている。
このように、トランジスタ１１は占有面積を非常に小さくすることができる。これにより
、メモリセル１０の占有面積を縮小し、半導体装置の単位面積あたりにおける記憶容量の
増加を図ることができる。
【0184】
【0185】
また、酸化物１０６は領域１０９ｂにおいて、導電体１２０と接しており、トランジス
タ１２のソース又はドレインの他方と、配線ＷＢＬとが接続されている。なお、最上段の
メモリセル１０の導電体１２０においては、導電体１２０の上面が配線ＳＬとして機能す
る導電体などと接しないように、絶縁体などで覆うことが好ましい。また、最下段のメモ
リセル１０の導電体１２０における、トランジスタ６２との接続については後述する。
タ１２のソース又はドレインの他方と、配線ＷＢＬとが接続されている。なお、最上段の
メモリセル１０の導電体１２０においては、導電体１２０の上面が配線ＳＬとして機能す
る導電体などと接しないように、絶縁体などで覆うことが好ましい。また、最下段のメモ
リセル１０の導電体１２０における、トランジスタ６２との接続については後述する。
【0186】
容量素子１４は、絶縁体１１８の上に配置された導電体１２２と、導電体１２２の上に
配置された絶縁体１１６と、絶縁体１１６の上に配置され、少なくとも領域１０９ａの一
部が導電体１２２と重なる酸化物１０６と、を有する。領域１０９ａは容量素子１４の電
極の一方としての機能を有し、導電体１２２は容量素子１４の電極の他方としての機能を
有する。絶縁体１１６は容量素子１４の誘電体として機能すればよく、比較的比誘電率の
高い絶縁体を用いることが好ましい。
配置された絶縁体１１６と、絶縁体１１６の上に配置され、少なくとも領域１０９ａの一
部が導電体１２２と重なる酸化物１０６と、を有する。領域１０９ａは容量素子１４の電
極の一方としての機能を有し、導電体１２２は容量素子１４の電極の他方としての機能を
有する。絶縁体１１６は容量素子１４の誘電体として機能すればよく、比較的比誘電率の
高い絶縁体を用いることが好ましい。
【0187】
上記のように酸化物１０６の領域１０９ａは、トランジスタ１１ではゲートとして機能
し、トランジスタ１２ではソース又はドレインの一方として機能し、容量素子１４では電
極の一方として機能する。つまり、酸化物１０６の領域１０９ａが図１（Ａ）に示すノー
ドＦＮとして機能している。上記の通りトランジスタ１２はオフ電流が非常に低いので、
ノードＦＮに保持したデータに係る電荷を長期間保持することができる。
し、トランジスタ１２ではソース又はドレインの一方として機能し、容量素子１４では電
極の一方として機能する。つまり、酸化物１０６の領域１０９ａが図１（Ａ）に示すノー
ドＦＮとして機能している。上記の通りトランジスタ１２はオフ電流が非常に低いので、
ノードＦＮに保持したデータに係る電荷を長期間保持することができる。
【0188】
このように、トランジスタ１２をオフ状態にすることで、データを保持することにより
、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（ト
ンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子を
フローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することがで
きる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。
、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（ト
ンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子を
フローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することがで
きる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。
【0189】
なお、導電体１２２の導電体１２０側の側面は、導電体１１４の導電体１２０側の側面
より、酸化物１３４側に位置することが好ましい。例えば、導電体１２２の側面に形成さ
れる絶縁体１２８が、導電体１１４の側面に形成される絶縁体１２６より厚くなるように
すればよい。また、導電体１２２の導電体１２０側の側面をエッチングしてもよい。この
場合、導電体１２２と導電体１１４は同時に酸化またはエッチングされるので、導電体１
２２は導電体１１４と異なる導電材料とし、互いの酸化速度またはエッチング速度が異な
るようにすることが好ましい。このようにすることで、導電体１２２のトランジスタ１２
に対する干渉を低減することができる。
より、酸化物１３４側に位置することが好ましい。例えば、導電体１２２の側面に形成さ
れる絶縁体１２８が、導電体１１４の側面に形成される絶縁体１２６より厚くなるように
すればよい。また、導電体１２２の導電体１２０側の側面をエッチングしてもよい。この
場合、導電体１２２と導電体１１４は同時に酸化またはエッチングされるので、導電体１
２２は導電体１１４と異なる導電材料とし、互いの酸化速度またはエッチング速度が異な
るようにすることが好ましい。このようにすることで、導電体１２２のトランジスタ１２
に対する干渉を低減することができる。
【0190】
図８（Ｂ）等に示すように、上記においては、一組の絶縁体１３８の間で、ｙ軸方向に
メモリセル１０が配列され、ｘ軸方向にはメモリセル１０が配列されない例を示したが、
本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図１１に示すよ
うに、一組の絶縁体１３８の間で、ｘ軸方向およびｙ軸方向に格子状にメモリセル１０を
配列させる構成にしてもよい。
メモリセル１０が配列され、ｘ軸方向にはメモリセル１０が配列されない例を示したが、
本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図１１に示すよ
うに、一組の絶縁体１３８の間で、ｘ軸方向およびｙ軸方向に格子状にメモリセル１０を
配列させる構成にしてもよい。
【0191】
図１１は、層１４０の平面図であり、一組の絶縁体１３８の間に、３×３個のメモリセ
ル１０が設けられる例を示している。また、図５に示す選択トランジスタアレイの回路も
重ねて示し、各メモリセル１０と、配線ＲＢＬ［１］乃至［３］、配線ＷＢＬ［１］乃至
［３］、配線ＳＧ１［１］乃至［３］、配線ＳＧ２［１］乃至［３］、および選択トラン
ジスタセル６０との接続を示している。なお、図１１では、一組の絶縁体１３８の間に、
３×３個のメモリセル１０が設けられる例を示しているが、本実施の形態に示す半導体装
置はこれに限られるものではなく、メモリセルアレイの回路構成や駆動方法に合わせて、
メモリセルおよび配線等の、個数および配置等は、適宜設定することができる。
ル１０が設けられる例を示している。また、図５に示す選択トランジスタアレイの回路も
重ねて示し、各メモリセル１０と、配線ＲＢＬ［１］乃至［３］、配線ＷＢＬ［１］乃至
［３］、配線ＳＧ１［１］乃至［３］、配線ＳＧ２［１］乃至［３］、および選択トラン
ジスタセル６０との接続を示している。なお、図１１では、一組の絶縁体１３８の間に、
３×３個のメモリセル１０が設けられる例を示しているが、本実施の形態に示す半導体装
置はこれに限られるものではなく、メモリセルアレイの回路構成や駆動方法に合わせて、
メモリセルおよび配線等の、個数および配置等は、適宜設定することができる。
【0192】
図１１に示すように、各メモリセル１０は、対応する選択トランジスタセル６０と接続
されている。メモリセル１０の酸化物１３４は、トランジスタ６１を介して配線ＲＢＬと
電気的に接続される。ここで、配線ＲＢＬはｘ軸方向に延伸されており、ｘ軸方向に配列
した選択トランジスタセル６０およびメモリセル１０に共有される。また、メモリセル１
０の導電体１２０は、トランジスタ６２を介して配線ＷＢＬと電気的に接続される。ここ
で、配線ＷＢＬはｘ軸方向に延伸されており、ｘ軸方向に配列した選択トランジスタセル
６０およびメモリセル１０に共有される。
されている。メモリセル１０の酸化物１３４は、トランジスタ６１を介して配線ＲＢＬと
電気的に接続される。ここで、配線ＲＢＬはｘ軸方向に延伸されており、ｘ軸方向に配列
した選択トランジスタセル６０およびメモリセル１０に共有される。また、メモリセル１
０の導電体１２０は、トランジスタ６２を介して配線ＷＢＬと電気的に接続される。ここ
で、配線ＷＢＬはｘ軸方向に延伸されており、ｘ軸方向に配列した選択トランジスタセル
６０およびメモリセル１０に共有される。
【0193】
また、トランジスタ６１のゲートは、ｙ軸方向に延伸された配線ＳＧ１と電気的に接続
される。ここで、ｙ軸方向に延伸された配線ＳＧ１は、ｙ軸方向に配列した選択トランジ
スタセル６０およびメモリセル１０に共有される。また、トランジスタ６２のゲートは、
ｙ軸方向に延伸された配線ＳＧ２と電気的に接続される。ここで、ｙ軸方向に延伸された
配線ＳＧ２は、ｙ軸方向に配列した選択トランジスタセル６０およびメモリセル１０に共
有される。
される。ここで、ｙ軸方向に延伸された配線ＳＧ１は、ｙ軸方向に配列した選択トランジ
スタセル６０およびメモリセル１０に共有される。また、トランジスタ６２のゲートは、
ｙ軸方向に延伸された配線ＳＧ２と電気的に接続される。ここで、ｙ軸方向に延伸された
配線ＳＧ２は、ｙ軸方向に配列した選択トランジスタセル６０およびメモリセル１０に共
有される。
【0194】
図１１では、層１４０を示したが、層１４１および層１４２にも、同じ間隔で一組の絶
縁体１３８が設けられている。つまり、図１１に示す３×３個のメモリセル１０は、同一
の導電体１１４および導電体１２２と重なっている。よって、図１１に示す３×３個のメ
モリセル１０は、同一の配線ＷＷＬおよび配線ＲＷＬに接続されていることになる。
縁体１３８が設けられている。つまり、図１１に示す３×３個のメモリセル１０は、同一
の導電体１１４および導電体１２２と重なっている。よって、図１１に示す３×３個のメ
モリセル１０は、同一の配線ＷＷＬおよび配線ＲＷＬに接続されていることになる。
【0195】
しかしながら、上記のように、配線ＲＢＬおよび配線ＷＢＬと、配線ＳＧ１および配線
ＳＧ２と、を互いに直交に設けることにより、配線ＲＢＬおよび配線ＷＢＬで対象となる
メモリセル１０のｙ座標を選択し、配線ＳＧ１および配線ＳＧ２で対象となるメモリセル
１０のｘ座標を選択することができる。このようにして、図１１のようにメモリセル１０
を配列させても、３×３個のメモリセル１０のうち任意のメモリセル１０に書き込みおよ
び読み出しを行うことができる。
ＳＧ２と、を互いに直交に設けることにより、配線ＲＢＬおよび配線ＷＢＬで対象となる
メモリセル１０のｙ座標を選択し、配線ＳＧ１および配線ＳＧ２で対象となるメモリセル
１０のｘ座標を選択することができる。このようにして、図１１のようにメモリセル１０
を配列させても、３×３個のメモリセル１０のうち任意のメモリセル１０に書き込みおよ
び読み出しを行うことができる。
【0196】
【0197】
図１２は、層１４０の平面図であり、一組の絶縁体１３８の間に、４×４個のメモリセ
ル１０が設けられる例を示している。また、図５に示す選択トランジスタアレイの回路も
重ねて示し、各メモリセル１０と、配線ＲＢＬ［１］乃至［４］、配線ＷＢＬ［１］乃至
［４］、配線ＳＧ１［１］乃至［４］、配線ＳＧ２［１］乃至［４］、および選択トラン
ジスタセル６０との接続を示している。なお、図１２に示すメモリセルアレイでは、メモ
リセル１０、選択トランジスタセル６０、配線ＲＢＬ、配線ＷＢＬ、配線ＳＧ１および配
線ＳＧ２の個数は異なるが、接続関係は、図１１に示すメモリセルアレイと同じなので、
そちらを参酌することができる。また、図１２では、一組の絶縁体１３８の間に、４×４
個のメモリセル１０が設けられる例を示しているが、本実施の形態に示す半導体装置はこ
れに限られるものではなく、メモリセルアレイの回路構成や駆動方法に合わせて、メモリ
セルおよび配線等の、個数および配置等は、適宜設定することができる。
ル１０が設けられる例を示している。また、図５に示す選択トランジスタアレイの回路も
重ねて示し、各メモリセル１０と、配線ＲＢＬ［１］乃至［４］、配線ＷＢＬ［１］乃至
［４］、配線ＳＧ１［１］乃至［４］、配線ＳＧ２［１］乃至［４］、および選択トラン
ジスタセル６０との接続を示している。なお、図１２に示すメモリセルアレイでは、メモ
リセル１０、選択トランジスタセル６０、配線ＲＢＬ、配線ＷＢＬ、配線ＳＧ１および配
線ＳＧ２の個数は異なるが、接続関係は、図１１に示すメモリセルアレイと同じなので、
そちらを参酌することができる。また、図１２では、一組の絶縁体１３８の間に、４×４
個のメモリセル１０が設けられる例を示しているが、本実施の形態に示す半導体装置はこ
れに限られるものではなく、メモリセルアレイの回路構成や駆動方法に合わせて、メモリ
セルおよび配線等の、個数および配置等は、適宜設定することができる。
【0198】
よって、図１２に示すメモリセルアレイにおいても、配線ＲＢＬおよび配線ＷＢＬと、
配線ＳＧ１および配線ＳＧ２と、を互いに直交に設けることにより、配線ＲＢＬおよび配
線ＷＢＬで対象となるメモリセル１０のｙ座標を選択し、配線ＳＧ１および配線ＳＧ２で
対象となるメモリセル１０のｘ座標を選択することができる。このようにして、図１２の
ようにメモリセル１０を配列させても、４×４個のメモリセル１０のうち任意のメモリセ
ル１０に書き込みおよび読み出しを行うことができる。
配線ＳＧ１および配線ＳＧ２と、を互いに直交に設けることにより、配線ＲＢＬおよび配
線ＷＢＬで対象となるメモリセル１０のｙ座標を選択し、配線ＳＧ１および配線ＳＧ２で
対象となるメモリセル１０のｘ座標を選択することができる。このようにして、図１２の
ようにメモリセル１０を配列させても、４×４個のメモリセル１０のうち任意のメモリセ
ル１０に書き込みおよび読み出しを行うことができる。
【0199】
ただし、図１２に示すメモリセルアレイは、ｙ軸方向から見たとき、メモリセル１０が
互い違いに、すなわち列ごとにｘ軸方向にずれるように配置されている。これにより、メ
モリセル１０を密に配置することができる。よって、メモリセルアレイの占有面積を低減
し、半導体装置の高集積化を図ることができる。
互い違いに、すなわち列ごとにｘ軸方向にずれるように配置されている。これにより、メ
モリセル１０を密に配置することができる。よって、メモリセルアレイの占有面積を低減
し、半導体装置の高集積化を図ることができる。
【0200】
また、図１１および図１２に示すメモリセルアレイにおいては、導電体１２０と絶縁体
１３８の距離が十分大きくなるメモリセル１０が多いので、当該メモリセルに含まれる酸
化物１０６の上面形状が略円形状になる場合が多い。ただし、図１２に示すように、配列
されたメモリセルのうち絶縁体１３８に近接するメモリセル１０（例えば、図１２では、
配線ＳＧ１［４］および配線ＳＧ２［４］に接続されたメモリセル１０）の導電体１２０
と絶縁体１３８の距離を小さくし、酸化物１０６が絶縁体１３８と接するようにして、メ
モリセルアレイの集積化を図ってもよい。
１３８の距離が十分大きくなるメモリセル１０が多いので、当該メモリセルに含まれる酸
化物１０６の上面形状が略円形状になる場合が多い。ただし、図１２に示すように、配列
されたメモリセルのうち絶縁体１３８に近接するメモリセル１０（例えば、図１２では、
配線ＳＧ１［４］および配線ＳＧ２［４］に接続されたメモリセル１０）の導電体１２０
と絶縁体１３８の距離を小さくし、酸化物１０６が絶縁体１３８と接するようにして、メ
モリセルアレイの集積化を図ってもよい。
【0201】
＜半導体装置の構成材料＞
以下では、本実施の形態に示す半導体装置に用いることができる構成材料について説明
する。
以下では、本実施の形態に示す半導体装置に用いることができる構成材料について説明
する。
【0202】
＜＜絶縁体＞＞
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化
物、金属酸化窒化物、金属窒化酸化物などがある。本実施の形態に示す絶縁体は、その機
能に応じて下記の絶縁体から選択して、単層または積層で形成することができる。
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化
物、金属酸化窒化物、金属窒化酸化物などがある。本実施の形態に示す絶縁体は、その機
能に応じて下記の絶縁体から選択して、単層または積層で形成することができる。
【0203】
例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化によ
り、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、
ｈｉｇｈ－ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化
が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いるこ
とで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応
じて、材料を選択するとよい。
り、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、
ｈｉｇｈ－ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化
が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いるこ
とで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応
じて、材料を選択するとよい。
【0204】
また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニ
ウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを
有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウ
ムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。例え
ば、このような絶縁体を絶縁体１１６として用いてもよい。
ウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを
有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウ
ムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。例え
ば、このような絶縁体を絶縁体１１６として用いてもよい。
【0205】
また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シ
リコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、
炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などがあ
る。
リコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、
炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などがあ
る。
【0206】
また、特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定である。そのため、
例えば、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすること
ができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロ
ン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。また、
例えば、酸化シリコン、および酸化窒化シリコンは、比誘電率の高い絶縁体と組み合わせ
ることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
例えば、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすること
ができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロ
ン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。また、
例えば、酸化シリコン、および酸化窒化シリコンは、比誘電率の高い絶縁体と組み合わせ
ることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
【0207】
また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑
制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にするこ
とができる。
制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にするこ
とができる。
【0208】
水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、
ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩
素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオ
ジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、
酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリ
ウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タン
タルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる
。
ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩
素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオ
ジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、
酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリ
ウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タン
タルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる
。
【0209】
例えば、絶縁体１３２として、ハフニウム、アルミニウム、ガリウム、イットリウム、
ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マ
グネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることが
できる。
ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マ
グネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることが
できる。
【0210】
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であ
っても、水素、および窒素の拡散を抑制することができる。また、酸化ハフニウムは、酸
化アルミニウムよりもバリア性が低いが、膜厚を厚くすることによりバリア性を高めるこ
とができる。したがって、酸化ハフニウムの膜厚を調整することで、水素、および窒素の
添加量を適切に調整することができる。
っても、水素、および窒素の拡散を抑制することができる。また、酸化ハフニウムは、酸
化アルミニウムよりもバリア性が低いが、膜厚を厚くすることによりバリア性を高めるこ
とができる。したがって、酸化ハフニウムの膜厚を調整することで、水素、および窒素の
添加量を適切に調整することができる。
【0211】
例えば、ゲート絶縁体の一部として機能する絶縁体１１２および絶縁体１３２は、過剰
酸素領域を有する絶縁体であることが好ましい。例えば、過剰酸素領域を有する酸化シリ
コンまたは酸化窒化シリコンが酸化物１０６または酸化物１３４と接する構造とすること
で、酸化物１０６または酸化物１３４が有する酸素欠損を補償することができる。
酸素領域を有する絶縁体であることが好ましい。例えば、過剰酸素領域を有する酸化シリ
コンまたは酸化窒化シリコンが酸化物１０６または酸化物１３４と接する構造とすること
で、酸化物１０６または酸化物１３４が有する酸素欠損を補償することができる。
【0212】
例えば、絶縁体１１２には、熱に対して安定である酸化シリコンまたは酸化窒化シリコ
ンを用いることが好ましい。ゲート絶縁体として、熱に対して安定な膜と、比誘電率が高
い膜との積層構造とすることで、物理膜厚を保持したまま、ゲート絶縁体の等価酸化膜厚
（ＥＯＴ）の低減が可能となる。
ンを用いることが好ましい。ゲート絶縁体として、熱に対して安定な膜と、比誘電率が高
い膜との積層構造とすることで、物理膜厚を保持したまま、ゲート絶縁体の等価酸化膜厚
（ＥＯＴ）の低減が可能となる。
【0213】
さらに、絶縁体１１２を積層構造としてもよい。ゲート絶縁体として機能する絶縁体１
１２において、上記絶縁体に加えて、アルミニウム、ハフニウム、およびガリウムの一種
または複数種の酸化物を積層してもよい。特に、アルミニウムおよびハフニウムの一方ま
たは双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウ
ムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好まし
い。
１２において、上記絶縁体に加えて、アルミニウム、ハフニウム、およびガリウムの一種
または複数種の酸化物を積層してもよい。特に、アルミニウムおよびハフニウムの一方ま
たは双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウ
ムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好まし
い。
【0214】
上記積層構造とすることで、ゲート電極からの電界の影響を弱めることなく、オン電流
の向上を図ることができる。また、ゲート絶縁体の物理的な厚みにより、ゲート電極と、
チャネルが形成される領域との間の距離を保つことで、ゲート電極とチャネル形成領域と
の間のリーク電流を抑制することができる。
の向上を図ることができる。また、ゲート絶縁体の物理的な厚みにより、ゲート電極と、
チャネルが形成される領域との間の距離を保つことで、ゲート電極とチャネル形成領域と
の間のリーク電流を抑制することができる。
【0215】
絶縁体１１８、および絶縁体１３８は、比誘電率の低い絶縁体を有することが好ましい
。例えば、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シ
リコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素
を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ま
しい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒
化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および
窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を
有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため
、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができ
る。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、ア
ラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
。例えば、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シ
リコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素
を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ま
しい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒
化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および
窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を
有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため
、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができ
る。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、ア
ラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
【0216】
また、絶縁体１３０は、酸化物１０６を作製するときの犠牲層として機能する必要があ
るので、後述する絶縁体１３０のエッチング工程において、絶縁体１１８、絶縁体１１６
、および絶縁体１１２等のエッチング速度が、絶縁体１３０のエッチング速度に対して、
著しく小さくなるように、絶縁体１３０を選択すればよい。例えば、絶縁体１１８、絶縁
体１１６、および絶縁体１１２等を酸化シリコンまたは酸化窒化シリコンにする場合、窒
化シリコンにすればよい。
るので、後述する絶縁体１３０のエッチング工程において、絶縁体１１８、絶縁体１１６
、および絶縁体１１２等のエッチング速度が、絶縁体１３０のエッチング速度に対して、
著しく小さくなるように、絶縁体１３０を選択すればよい。例えば、絶縁体１１８、絶縁
体１１６、および絶縁体１１２等を酸化シリコンまたは酸化窒化シリコンにする場合、窒
化シリコンにすればよい。
【0217】
また、絶縁体１３２としては、水素などの不純物および酸素の透過を抑制する機能を有
する絶縁体を用いてもよい。絶縁体１３２としては、例えば、酸化アルミニウム、酸化ハ
フニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸
化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒
化酸化シリコンまたは窒化シリコンなどを用いればよい。
する絶縁体を用いてもよい。絶縁体１３２としては、例えば、酸化アルミニウム、酸化ハ
フニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸
化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒
化酸化シリコンまたは窒化シリコンなどを用いればよい。
【0218】
また、絶縁体１２６および絶縁体１２７として、導電体１１４を熱酸化した絶縁体を用
いることが好ましい。また、絶縁体１２８および絶縁体１２９として、導電体１２２を熱
酸化した絶縁体を用いることが好ましい。
いることが好ましい。また、絶縁体１２８および絶縁体１２９として、導電体１２２を熱
酸化した絶縁体を用いることが好ましい。
【0219】
＜＜導電体＞＞
導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チ
タン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネ
シウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素
を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結
晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイ
ドを用いてもよい。
導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チ
タン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネ
シウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素
を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結
晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイ
ドを用いてもよい。
【0220】
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した
金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい
。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層
構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒
素を含む導電性材料と、を組み合わせた積層構造としてもよい。
金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい
。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層
構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒
素を含む導電性材料と、を組み合わせた積層構造としてもよい。
【0221】
なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極と
して機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を
組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチ
ャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設ける
ことで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
して機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を
組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチ
ャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設ける
ことで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
【0222】
特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含
まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金
属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタル
などの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングス
テンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタ
ンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化
物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウ
ムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成
される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶
縁体などから混入する水素を捕獲することができる場合がある。
まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金
属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタル
などの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングス
テンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタ
ンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化
物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウ
ムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成
される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶
縁体などから混入する水素を捕獲することができる場合がある。
【0223】
導電体１２０、導電体１２２、および導電体１１４としては、アルミニウム、クロム、
銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウ
ム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジ
ウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。
また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い
半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウ
ム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジ
ウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。
また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い
半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
【0224】
なお、導電体１１４と導電体１２２は、異なる導電性材料を用いることが好ましい。導
電体１１４および導電体１２２に異なる導電性材料を用いることにより、互いの酸化速度
またはエッチング速度が異なるので、導電体１１４と導電体１２２の側面の位置をずらす
ことができる。
電体１１４および導電体１２２に異なる導電性材料を用いることにより、互いの酸化速度
またはエッチング速度が異なるので、導電体１１４と導電体１２２の側面の位置をずらす
ことができる。
【0225】
＜＜金属酸化物＞＞
以下では、本発明に係る酸化物１０６および酸化物１３４に適用可能な金属酸化物につ
いて説明する。
以下では、本発明に係る酸化物１０６および酸化物１３４に適用可能な金属酸化物につ
いて説明する。
【0226】
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウ
ムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、
イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、チタン、鉄
、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム
、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、ま
たは複数種が含まれていてもよい。
ムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、
イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、チタン、鉄
、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム
、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、ま
たは複数種が含まれていてもよい。
【0227】
ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化
物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたは
スズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニ
ッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハ
フニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、
前述の元素を複数組み合わせても構わない場合がある。
物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたは
スズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニ
ッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハ
フニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、
前述の元素を複数組み合わせても構わない場合がある。
【0228】
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘ
ｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅ
ｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
ｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅ
ｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
【0229】
［金属酸化物の構成］
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃ
ｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）－ＯＳの構成について説明する。
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃ
ｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）－ＯＳの構成について説明する。
【0230】
なお、本明細書等において、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａ
ｌ）、およびＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場
合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の
一例を表す。
ｌ）、およびＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場
合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の
一例を表す。
【0231】
ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機
能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有す
る。なお、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性
層に用いる場合、導電性の機能は、キャリアとなる電子（または正孔）を流す機能であり
、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性
の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆ
ｆさせる機能）をＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与することが
できる。ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能
を分離させることで、双方の機能を最大限に高めることができる。
能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有す
る。なお、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性
層に用いる場合、導電性の機能は、キャリアとなる電子（または正孔）を流す機能であり
、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性
の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆ
ｆさせる機能）をＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与することが
できる。ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能
を分離させることで、双方の機能を最大限に高めることができる。
【0232】
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、および絶
縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶
縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子
レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料
中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察
される場合がある。
縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶
縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子
レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料
中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察
される場合がある。
【0233】
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、
絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎ
ｍ以下のサイズで材料中に分散している場合がある。
絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎ
ｍ以下のサイズで材料中に分散している場合がある。
【0234】
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップ
を有する成分により構成される。例えば、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘ
ｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因する
ナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際
に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャッ
プを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有
する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記
ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域
に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流
、および高い電界効果移動度を得ることができる。
を有する成分により構成される。例えば、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘ
ｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因する
ナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際
に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャッ
プを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有
する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記
ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域
に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流
、および高い電界効果移動度を得ることができる。
【0235】
すなわち、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合
材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ
ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ
ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
【0236】
［金属酸化物の構造］
酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半
導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ（ｃ－
ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ）、多結晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘ
ｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ
：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非
晶質酸化物半導体などがある。
酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半
導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ（ｃ－
ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ）、多結晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘ
ｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ
：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非
晶質酸化物半導体などがある。
【0237】
ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連
結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する
領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列
の向きが変化している箇所を指す。
結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する
領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列
の向きが変化している箇所を指す。
【0238】
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合
がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある
。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウ
ンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結
晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向
において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距
離が変化することなどによって、歪みを許容することができるためである。
がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある
。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウ
ンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結
晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向
において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距
離が変化することなどによって、歪みを許容することができるためである。
【0239】
また、ＣＡＡＣ－ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元
素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶
構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置
換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ
）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，
Ｍ）層と表すこともできる。
素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶
構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置
換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ
）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，
Ｍ）層と表すこともできる。
【0240】
ＣＡＡＣ－ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ－ＯＳは、明確な結
晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにく
いといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下す
る場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損（ＶＯ：ｏｘｙｇｅｎ ｖ
ａｃａｎｃｙともいう）など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ－
ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する
金属酸化物は熱に強く、信頼性が高い。
晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにく
いといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下す
る場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損（ＶＯ：ｏｘｙｇｅｎ ｖ
ａｃａｎｃｙともいう）など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ－
ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する
金属酸化物は熱に強く、信頼性が高い。
【0241】
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるナ
ノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導
体と区別が付かない場合がある。
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるナ
ノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導
体と区別が付かない場合がある。
【0242】
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する金属酸
化物である。ａ－ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。すなわち、ａ－ｌｉ
ｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べて、結晶性が低い。
化物である。ａ－ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。すなわち、ａ－ｌｉ
ｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べて、結晶性が低い。
【0243】
酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。
本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉ
ｋｅ ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉ
ｋｅ ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
【0244】
［金属酸化物を有するトランジスタ］
続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明
する。
続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明
する。
【0245】
なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効
果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実
現することができる。
果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実
現することができる。
【0246】
ここで、金属酸化物の電気伝導の仮説の一例について説明する。
【0247】
固体中の電気伝導は、散乱中心と呼ばれる散乱源によって阻害される。例えば、単結晶
シリコンの場合、格子散乱とイオン化不純物散乱が、主な散乱中心であることが知られて
いる。換言すると、格子欠陥や不純物の少ない本質的な状態のとき、固体中の電気伝導の
阻害要因がなく、キャリアの移動度は高い。
シリコンの場合、格子散乱とイオン化不純物散乱が、主な散乱中心であることが知られて
いる。換言すると、格子欠陥や不純物の少ない本質的な状態のとき、固体中の電気伝導の
阻害要因がなく、キャリアの移動度は高い。
【0248】
上記のことは、金属酸化物に対しても、あてはまると推測される。例えば、化学量論的
組成を満たす酸素よりも少ない酸素を含む金属酸化物では、酸素欠損ＶＯが多く存在する
と考えられる。この酸素欠損周りに存在する原子は、本質的な状態よりも、歪んだ場所に
位置する。この酸素欠損による歪みが散乱中心となっている可能性がある。
組成を満たす酸素よりも少ない酸素を含む金属酸化物では、酸素欠損ＶＯが多く存在する
と考えられる。この酸素欠損周りに存在する原子は、本質的な状態よりも、歪んだ場所に
位置する。この酸素欠損による歪みが散乱中心となっている可能性がある。
【0249】
また、例えば、化学量論的組成を満たす酸素よりも多くの酸素を含む金属化合物では、
過剰酸素が存在する。金属化合物中で遊離した状態で存在する過剰酸素は、電子を受け取
ることで、Ｏ－やＯ２－になる。Ｏ－やＯ２－となった過剰酸素が散乱中心になる可能性
がある。
過剰酸素が存在する。金属化合物中で遊離した状態で存在する過剰酸素は、電子を受け取
ることで、Ｏ－やＯ２－になる。Ｏ－やＯ２－となった過剰酸素が散乱中心になる可能性
がある。
【0250】
以上のことから、金属酸化物が、化学量論的組成を満たす酸素を含む本質的な状態を有
する場合、キャリアの移動度は高いと考えられる。
する場合、キャリアの移動度は高いと考えられる。
【0251】
インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、インジウム－
ガリウム－亜鉛酸化物（以下、ＩＧＺＯ）は、とくに、大気中では結晶成長がし難い傾向
があるため、大きな結晶（ここでは、数ｍｍの結晶、または数ｃｍの結晶）よりも小さな
結晶（例えば、上述のナノ結晶）とする方が、構造的に安定となる場合がある。これは、
大きな結晶を形成するよりも、小さな結晶同士が連結する方が、歪みエネルギーが緩和さ
れるためと考えられる。
ガリウム－亜鉛酸化物（以下、ＩＧＺＯ）は、とくに、大気中では結晶成長がし難い傾向
があるため、大きな結晶（ここでは、数ｍｍの結晶、または数ｃｍの結晶）よりも小さな
結晶（例えば、上述のナノ結晶）とする方が、構造的に安定となる場合がある。これは、
大きな結晶を形成するよりも、小さな結晶同士が連結する方が、歪みエネルギーが緩和さ
れるためと考えられる。
【0252】
なお、小さな結晶同士が連結する領域においては、該領域の歪みエネルギーを緩和する
ために、欠陥が形成される場合がある。したがって、該領域に欠陥を形成することなく、
歪みエネルギーを緩和させることで、キャリアの移動度を高くすることができる。
ために、欠陥が形成される場合がある。したがって、該領域に欠陥を形成することなく、
歪みエネルギーを緩和させることで、キャリアの移動度を高くすることができる。
【0253】
また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金
属酸化物膜のキャリア密度を低くする場合においては、金属酸化物膜中の不純物濃度を低
くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準
位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は
、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さ
らに好ましくは１×１０１０／ｃｍ３未満であり、１×１０－９／ｃｍ３以上とすればよ
い。
属酸化物膜のキャリア密度を低くする場合においては、金属酸化物膜中の不純物濃度を低
くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準
位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は
、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さ
らに好ましくは１×１０１０／ｃｍ３未満であり、１×１０－９／ｃｍ３以上とすればよ
い。
【0254】
また、高純度真性または実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低
いため、トラップ準位密度も低くなる場合がある。
いため、トラップ準位密度も低くなる場合がある。
【0255】
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長
く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い
金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合が
ある。
く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い
金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合が
ある。
【0256】
したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃
度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、
近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、ア
ルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、
近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、ア
ルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【0257】
［不純物］
ここで、金属酸化物中における各不純物の影響について説明する。
ここで、金属酸化物中における各不純物の影響について説明する。
【0258】
金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸
化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃
度と、金属酸化物の界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ
：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる
濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／
ｃｍ３以下とする。
化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃
度と、金属酸化物の界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ
：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる
濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／
ｃｍ３以下とする。
【0259】
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形
成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金
属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン
特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃
度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアル
カリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ま
しくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金
属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン
特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃
度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアル
カリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ま
しくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【0260】
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア
密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形
成領域に用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該金属
酸化物において、チャネル形成領域の窒素はできる限り低減されていることが好ましい。
例えば、金属酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ
３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８
ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする
。
密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形
成領域に用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該金属
酸化物において、チャネル形成領域の窒素はできる限り低減されていることが好ましい。
例えば、金属酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ
３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８
ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする
。
【0261】
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため
、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子
が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャ
リアである電子を生成することがある。従って、水素が含まれている金属酸化物を用いた
トランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の水素はでき
る限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳによ
り得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９
ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに
好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子
が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャ
リアである電子を生成することがある。従って、水素が含まれている金属酸化物を用いた
トランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の水素はでき
る限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳによ
り得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９
ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに
好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【0262】
不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いること
で、トランジスタのオフ電流を低減し、安定した電気特性を付与することができる。
で、トランジスタのオフ電流を低減し、安定した電気特性を付与することができる。
【0263】
【0264】
図１３（Ａ）（Ｂ）は、図５に示す選択トランジスタアレイ５０に設けられたトランジ
スタ６１の断面図である。図１３（Ａ）に示す断面Ｃ１－Ｃ２はトランジスタ６１のチャ
ネル長方向の断面図を表し、図１３（Ｂ）に示す断面Ｃ３－Ｃ４はトランジスタ６１のチ
ャネル幅方向の断面を表している。
スタ６１の断面図である。図１３（Ａ）に示す断面Ｃ１－Ｃ２はトランジスタ６１のチャ
ネル長方向の断面図を表し、図１３（Ｂ）に示す断面Ｃ３－Ｃ４はトランジスタ６１のチ
ャネル幅方向の断面を表している。
【0265】
図１３（Ａ）（Ｂ）に示すトランジスタ６１は、半導体基板１５０を用いたトランジス
タである。トランジスタ６１は、半導体基板１５０中の領域１７２ａと、半導体基板１５
０中の領域１７２ｂと、絶縁体１６２ａと、導電体１５４ａと、を有する。なお、図示し
てはいないが、導電体１５４ａの側面に接してサイドウォール絶縁体を設ける構成として
もよい。また、導電体１５４ａの側面に接してサイドウォール絶縁体を設ける場合、領域
１７２ａ及び領域１７２ｂにおいて、当該サイドウォール絶縁体と重なる領域に、当該サ
イドウォール絶縁体と重ならない領域より不純物濃度が低い領域が形成される場合がある
。
タである。トランジスタ６１は、半導体基板１５０中の領域１７２ａと、半導体基板１５
０中の領域１７２ｂと、絶縁体１６２ａと、導電体１５４ａと、を有する。なお、図示し
てはいないが、導電体１５４ａの側面に接してサイドウォール絶縁体を設ける構成として
もよい。また、導電体１５４ａの側面に接してサイドウォール絶縁体を設ける場合、領域
１７２ａ及び領域１７２ｂにおいて、当該サイドウォール絶縁体と重なる領域に、当該サ
イドウォール絶縁体と重ならない領域より不純物濃度が低い領域が形成される場合がある
。
【0266】
トランジスタ６１において、領域１７２ａおよび領域１７２ｂは、ソース領域およびド
レイン領域としての機能を有する。また、絶縁体１６２ａは、ゲート絶縁体としての機能
を有する。また、導電体１５４ａは、ゲート電極としての機能を有する。したがって、導
電体１５４ａに印加する電位によって、チャネル形成領域の抵抗を制御することができる
。即ち、導電体１５４ａに印加する電位によって、領域１７２ａと領域１７２ｂとの間の
導通・非導通を制御することができる。
レイン領域としての機能を有する。また、絶縁体１６２ａは、ゲート絶縁体としての機能
を有する。また、導電体１５４ａは、ゲート電極としての機能を有する。したがって、導
電体１５４ａに印加する電位によって、チャネル形成領域の抵抗を制御することができる
。即ち、導電体１５４ａに印加する電位によって、領域１７２ａと領域１７２ｂとの間の
導通・非導通を制御することができる。
【0267】
図１３（Ａ）（Ｂ）に示す半導体装置は、トランジスタ６１がＦｉｎ型に構成されてい
る。トランジスタ６１をＦｉｎ型とすることにより、実効的なチャネル幅が増大する。こ
れによりトランジスタ６１のオン特性を向上させることができる。また、ゲート電極の電
界の寄与を高くすることができるため、トランジスタ６１のオフ特性を向上させることが
できる。
る。トランジスタ６１をＦｉｎ型とすることにより、実効的なチャネル幅が増大する。こ
れによりトランジスタ６１のオン特性を向上させることができる。また、ゲート電極の電
界の寄与を高くすることができるため、トランジスタ６１のオフ特性を向上させることが
できる。
【0268】
半導体基板１５０としては、例えば、シリコン、ゲルマニウムなどの半導体基板、また
は炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、
酸化ガリウムなどの半導体基板などを用いればよい。好ましくは、半導体基板１５０とし
て単結晶シリコン基板を用いる。
は炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、
酸化ガリウムなどの半導体基板などを用いればよい。好ましくは、半導体基板１５０とし
て単結晶シリコン基板を用いる。
【0269】
半導体基板１５０は、ｐ型の導電型を付与する不純物を有する半導体基板を用いる。た
だし、半導体基板１５０として、ｎ型の導電型を付与する不純物を有する半導体基板を用
いても構わない。その場合、トランジスタ６１となる領域には、ｐ型の導電型を付与する
不純物を有するウェルを配置すればよい。または、半導体基板１５０がｉ型であっても構
わない。
だし、半導体基板１５０として、ｎ型の導電型を付与する不純物を有する半導体基板を用
いても構わない。その場合、トランジスタ６１となる領域には、ｐ型の導電型を付与する
不純物を有するウェルを配置すればよい。または、半導体基板１５０がｉ型であっても構
わない。
【0270】
なお、本実施の形態に示す半導体装置に用いる基板は半導体基板に限られるものではな
い。例えば、トランジスタ６１などの活性層を成膜などにより形成する場合、絶縁体基板
または導電体基板などを用いることもできる。絶縁体基板としては、例えば、ガラス基板
、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板
など）、樹脂基板などがある。また、前述の半導体基板内部に絶縁体領域を有する半導体
基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いても
よい。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある
。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには
、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体
が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。また
は、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子として
は、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。なお、基板を
基体と言い換えてもよい。
い。例えば、トランジスタ６１などの活性層を成膜などにより形成する場合、絶縁体基板
または導電体基板などを用いることもできる。絶縁体基板としては、例えば、ガラス基板
、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板
など）、樹脂基板などがある。また、前述の半導体基板内部に絶縁体領域を有する半導体
基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いても
よい。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある
。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには
、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体
が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。また
は、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子として
は、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。なお、基板を
基体と言い換えてもよい。
【0271】
また、基板として、トランジスタ作製時の加熱処理に耐えうる可とう性基板を用いても
よい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上
にトランジスタを作製した後、トランジスタを剥離し、可とう性基板に転置する方法もあ
る。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお
、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、
基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形
状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板の
厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、
さらに好ましくは１５μｍ以上３００μｍ以下とする。基板を薄くすると、半導体装置を
軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸
縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場
合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和する
ことができる。即ち、丈夫な半導体装置を提供することができる。
よい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上
にトランジスタを作製した後、トランジスタを剥離し、可とう性基板に転置する方法もあ
る。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお
、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、
基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形
状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板の
厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、
さらに好ましくは１５μｍ以上３００μｍ以下とする。基板を薄くすると、半導体装置を
軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸
縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場
合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和する
ことができる。即ち、丈夫な半導体装置を提供することができる。
【0272】
領域１７２ａおよび領域１７２ｂは、ｎ型の導電型を付与する不純物を有する領域であ
る。このようにして、トランジスタ６１はｎチャネル型トランジスタを構成する。
る。このようにして、トランジスタ６１はｎチャネル型トランジスタを構成する。
【0273】
なお、トランジスタ６１は、領域１６０などによって隣接するトランジスタと分離され
る。領域１６０は、絶縁性を有する領域である。
る。領域１６０は、絶縁性を有する領域である。
【0274】
図１３（Ａ）（Ｂ）に示す半導体装置は、絶縁体１３２と、酸化物１３４と、絶縁体１
６４と、絶縁体１６５と、絶縁体１６６と、絶縁体１６８と、絶縁体１７０と、導電体１
８０ａと、導電体１８０ｂと、導電体１７８ａと、導電体１７８ｂと、導電体１７６ａと
、導電体１７４ａと、を有する。ここで、絶縁体１３２、および酸化物１３４は、上述し
た３次元メモリセルアレイ４０に形成されていたものである。
６４と、絶縁体１６５と、絶縁体１６６と、絶縁体１６８と、絶縁体１７０と、導電体１
８０ａと、導電体１８０ｂと、導電体１７８ａと、導電体１７８ｂと、導電体１７６ａと
、導電体１７４ａと、を有する。ここで、絶縁体１３２、および酸化物１３４は、上述し
た３次元メモリセルアレイ４０に形成されていたものである。
【0275】
絶縁体１６４は、トランジスタ６１を埋め込むように形成される。また、絶縁体１６５
は、絶縁体１６４上に形成される。また、絶縁体１６６は、絶縁体１６５上に形成される
。また、絶縁体１６８は、絶縁体１６６上に形成される。また、絶縁体１７０は、絶縁体
１６８上に形成される。
は、絶縁体１６４上に形成される。また、絶縁体１６６は、絶縁体１６５上に形成される
。また、絶縁体１６８は、絶縁体１６６上に形成される。また、絶縁体１７０は、絶縁体
１６８上に形成される。
【0276】
絶縁体１６４、絶縁体１６５、絶縁体１６６、絶縁体１６８及び絶縁体１７０は、領域
１７２ａに達する円柱状の開口を有しており、当該開口の中に絶縁体１３２、および酸化
物１３４を有する。絶縁体１３２は当該開口の内壁に接して円筒状に形成されており、酸
化物１３４は絶縁体１３２の内側に円柱状に形成されている。絶縁体１３２、および酸化
物１３４は、半導体基板１５０の上面に対して略垂直に伸長して形成されている。
１７２ａに達する円柱状の開口を有しており、当該開口の中に絶縁体１３２、および酸化
物１３４を有する。絶縁体１３２は当該開口の内壁に接して円筒状に形成されており、酸
化物１３４は絶縁体１３２の内側に円柱状に形成されている。絶縁体１３２、および酸化
物１３４は、半導体基板１５０の上面に対して略垂直に伸長して形成されている。
【0277】
絶縁体１３２の底面の少なくとも一部に開口が形成されており、当該開口を介して酸化
物１３４が領域１７２ａと接している。ここで、図１３（Ａ）（Ｂ）に示す酸化物１３４
は、図３などに示す配線ＲＢＬ［１，１］乃至［ｍ１，ｍ２］のいずれか一に対応してお
り、領域１７２ａはトランジスタ６１のソース領域またはドレイン領域としての機能を有
している。以上のような構成とすることにより、メモリセルストリング底部の配線ＲＢＬ
を選択トランジスタセル６０のトランジスタ６１のソース領域またはドレイン領域と電気
的に接続することができる。
物１３４が領域１７２ａと接している。ここで、図１３（Ａ）（Ｂ）に示す酸化物１３４
は、図３などに示す配線ＲＢＬ［１，１］乃至［ｍ１，ｍ２］のいずれか一に対応してお
り、領域１７２ａはトランジスタ６１のソース領域またはドレイン領域としての機能を有
している。以上のような構成とすることにより、メモリセルストリング底部の配線ＲＢＬ
を選択トランジスタセル６０のトランジスタ６１のソース領域またはドレイン領域と電気
的に接続することができる。
【0278】
さらに、絶縁体１６４および絶縁体１６５は、領域１７２ｂに達する開口と、導電体１
５４ａに達する開口と、を有する。当該開口には、それぞれ導電体１８０ａと、導電体１
８０ｂと、が埋め込まれている。さらに、絶縁体１６６は、導電体１８０ａに達する開口
と、導電体１８０ｂに達する開口と、を有する。当該開口には、それぞれ導電体１７８ａ
と、導電体１７８ｂと、が埋め込まれている。また、絶縁体１６８は、導電体１７８ａに
達する開口を有する。当該開口には導電体１７６ａが埋め込まれている。また、絶縁体１
７０は、導電体１７６ａに達する開口を有する。当該開口には、導電体１７４ａが埋め込
まれている。
５４ａに達する開口と、を有する。当該開口には、それぞれ導電体１８０ａと、導電体１
８０ｂと、が埋め込まれている。さらに、絶縁体１６６は、導電体１８０ａに達する開口
と、導電体１８０ｂに達する開口と、を有する。当該開口には、それぞれ導電体１７８ａ
と、導電体１７８ｂと、が埋め込まれている。また、絶縁体１６８は、導電体１７８ａに
達する開口を有する。当該開口には導電体１７６ａが埋め込まれている。また、絶縁体１
７０は、導電体１７６ａに達する開口を有する。当該開口には、導電体１７４ａが埋め込
まれている。
【0279】
ここで、導電体１７４ａは、トランジスタ６１のソース領域又はドレイン領域として機
能する領域１７２ｂと電気的に接しており、図５などに示す配線ＲＢＬ［１］乃至［ｍ２
］のいずれかとして機能する。また、導電体１７８ｂはトランジスタ６１のゲートとして
機能する導電体１５４ａと電気的に接続しており、図５などに示す配線ＳＧ１として機能
する。データの読み出しにおいて、このように形成された配線ＳＧ１とトランジスタ６１
を介して、２次元メモリセルアレイ３０［１］乃至［ｍ１］のいずれかを選択することが
できる。
能する領域１７２ｂと電気的に接しており、図５などに示す配線ＲＢＬ［１］乃至［ｍ２
］のいずれかとして機能する。また、導電体１７８ｂはトランジスタ６１のゲートとして
機能する導電体１５４ａと電気的に接続しており、図５などに示す配線ＳＧ１として機能
する。データの読み出しにおいて、このように形成された配線ＳＧ１とトランジスタ６１
を介して、２次元メモリセルアレイ３０［１］乃至［ｍ１］のいずれかを選択することが
できる。
【0280】
絶縁体１６４、絶縁体１６５、絶縁体１６６、絶縁体１６８及び絶縁体１７０の一以上
は、水素などの不純物および酸素をブロックする機能を有する絶縁体を有することが好ま
しい。３次元メモリセルアレイ４０に含まれるトランジスタ１２より下層に、水素などの
不純物および酸素をブロックする機能を有する絶縁体を配置することによって、トランジ
スタ１２の電気特性を安定にすることができる。
は、水素などの不純物および酸素をブロックする機能を有する絶縁体を有することが好ま
しい。３次元メモリセルアレイ４０に含まれるトランジスタ１２より下層に、水素などの
不純物および酸素をブロックする機能を有する絶縁体を配置することによって、トランジ
スタ１２の電気特性を安定にすることができる。
【0281】
水素などの不純物および酸素をブロックする機能を有する絶縁体としては、例えば、ホ
ウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素
、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジ
ム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
ウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素
、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジ
ム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
【0282】
導電体１８０ａ、導電体１８０ｂ、導電体１７８ａ、導電体１７８ｂ、導電体１７６ａ
及び導電体１７４ａとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、
アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、
イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタ
ルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例
えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む
導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チ
タンおよび窒素を含む導電体などを用いてもよい。
及び導電体１７４ａとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、
アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、
イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタ
ルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例
えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む
導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チ
タンおよび窒素を含む導電体などを用いてもよい。
【0283】
また、図１３（Ｃ）（Ｄ）は、図５に示す選択トランジスタアレイ５０に設けられたト
ランジスタ６２の断面図である。図１３（Ｃ）に示す断面Ｃ５－Ｃ６はトランジスタ６２
のチャネル長方向の断面図を表し、図１３（Ｄ）に示す断面Ｃ７－Ｃ８はトランジスタ６
２のチャネル幅方向の断面を表している。
ランジスタ６２の断面図である。図１３（Ｃ）に示す断面Ｃ５－Ｃ６はトランジスタ６２
のチャネル長方向の断面図を表し、図１３（Ｄ）に示す断面Ｃ７－Ｃ８はトランジスタ６
２のチャネル幅方向の断面を表している。
【0284】
図１３（Ｃ）（Ｄ）に示す半導体装置の構成は、絶縁体１３２および酸化物１３４が形
成されている代わりに導電体１２０が形成されていることを除いて、図１３（Ａ）（Ｂ）
に示す半導体装置の構成と同様である。トランジスタ６２は、半導体基板１５０中の領域
１７２ｃと、半導体基板１５０中の領域１７２ｄと、絶縁体１６２ｂと、導電体１５４ｂ
と、を有するが、領域１７２ｃ及び領域１７２ｄは、領域１７２ａ及び領域１７２ｂの構
成を、絶縁体１６２ｂは、絶縁体１６２ａの構成を、導電体１５４ｂは、導電体１５４ａ
の構成を、参酌することができる。
成されている代わりに導電体１２０が形成されていることを除いて、図１３（Ａ）（Ｂ）
に示す半導体装置の構成と同様である。トランジスタ６２は、半導体基板１５０中の領域
１７２ｃと、半導体基板１５０中の領域１７２ｄと、絶縁体１６２ｂと、導電体１５４ｂ
と、を有するが、領域１７２ｃ及び領域１７２ｄは、領域１７２ａ及び領域１７２ｂの構
成を、絶縁体１６２ｂは、絶縁体１６２ａの構成を、導電体１５４ｂは、導電体１５４ａ
の構成を、参酌することができる。
【0285】
また、導電体１８０ｃ、導電体１８０ｄ、導電体１７８ｃ、導電体１７８ｄ、導電体１
７６ｂ及び導電体１７４ｂは、導電体１８０ａ、導電体１８０ｂ、導電体１７８ａ、導電
体１７８ｂ、導電体１７６ａ及び導電体１７４ａの構成を参酌することができる。
７６ｂ及び導電体１７４ｂは、導電体１８０ａ、導電体１８０ｂ、導電体１７８ａ、導電
体１７８ｂ、導電体１７６ａ及び導電体１７４ａの構成を参酌することができる。
【0286】
絶縁体１６４、絶縁体１６５、絶縁体１６６、絶縁体１６８及び絶縁体１７０は、領域
１７２ｃに達する円柱状の開口を有しており、当該開口の中に導電体１２０を有する。導
電体１２０は当該開口の内壁に接して円柱状に形成されている。導電体１２０は、半導体
基板１５０の上面に対して略垂直に伸長して形成されている。ここで、図１３（Ｃ）（Ｄ
）に示す導電体１２０は、図３などに示す配線ＷＢＬ［１，１］乃至［ｍ１，ｍ２］のい
ずれか一に対応しており、領域１７２ｃはトランジスタ６２のソース領域またはドレイン
領域としての機能を有している。以上のような構成とすることにより、メモリセル１０の
トランジスタ１２と電気的に接続される配線ＷＢＬを選択トランジスタセル６０のトラン
ジスタ６２のソース領域またはドレイン領域と電気的に接続することができる。
１７２ｃに達する円柱状の開口を有しており、当該開口の中に導電体１２０を有する。導
電体１２０は当該開口の内壁に接して円柱状に形成されている。導電体１２０は、半導体
基板１５０の上面に対して略垂直に伸長して形成されている。ここで、図１３（Ｃ）（Ｄ
）に示す導電体１２０は、図３などに示す配線ＷＢＬ［１，１］乃至［ｍ１，ｍ２］のい
ずれか一に対応しており、領域１７２ｃはトランジスタ６２のソース領域またはドレイン
領域としての機能を有している。以上のような構成とすることにより、メモリセル１０の
トランジスタ１２と電気的に接続される配線ＷＢＬを選択トランジスタセル６０のトラン
ジスタ６２のソース領域またはドレイン領域と電気的に接続することができる。
【0287】
また、導電体１７４ｂは、トランジスタ６２のソース領域又はドレイン領域として機能
する領域１７２ｄと電気的に接しており、図５などに示す配線ＷＢＬ［１］乃至［ｍ２］
のいずれかとして機能する。また、導電体１７８ｄはトランジスタ６２のゲートとして機
能する導電体１５４ｂと電気的に接続しており、図５などに示す配線ＳＧ２として機能す
る。データの書き込みにおいて、このように形成された配線ＳＧ２とトランジスタ６２を
介して、２次元メモリセルアレイ３０［１］乃至［ｍ１］のいずれかを選択することがで
きる。
する領域１７２ｄと電気的に接しており、図５などに示す配線ＷＢＬ［１］乃至［ｍ２］
のいずれかとして機能する。また、導電体１７８ｄはトランジスタ６２のゲートとして機
能する導電体１５４ｂと電気的に接続しており、図５などに示す配線ＳＧ２として機能す
る。データの書き込みにおいて、このように形成された配線ＳＧ２とトランジスタ６２を
介して、２次元メモリセルアレイ３０［１］乃至［ｍ１］のいずれかを選択することがで
きる。
【0288】
＜メモリセルアレイの作製方法＞
次に、上記半導体装置の作製方法について、図１４乃至図２６を用いて説明する。図１
４乃至図２６は、上記半導体装置の３次元メモリセルアレイ４０の一部のメモリセル１０
の作製過程を示した図である。図１４（Ａ）乃至図２６（Ａ）はメモリセル１０の層１４
０の平面図であり、図１４（Ｂ）乃至図２６（Ｂ）はメモリセル１０の断面図であり、図
１４（Ａ）乃至図２６（Ａ）に示す一点鎖線Ａ１－Ａ２に対応する。また、図１４（Ａ）
乃至図２６（Ａ）は図８（Ｂ）に示す平面図に対応しており、図１４（Ｂ）乃至図２６（
Ｂ）は図８（Ａ）に示す断面図に対応している。
次に、上記半導体装置の作製方法について、図１４乃至図２６を用いて説明する。図１
４乃至図２６は、上記半導体装置の３次元メモリセルアレイ４０の一部のメモリセル１０
の作製過程を示した図である。図１４（Ａ）乃至図２６（Ａ）はメモリセル１０の層１４
０の平面図であり、図１４（Ｂ）乃至図２６（Ｂ）はメモリセル１０の断面図であり、図
１４（Ａ）乃至図２６（Ａ）に示す一点鎖線Ａ１－Ａ２に対応する。また、図１４（Ａ）
乃至図２６（Ａ）は図８（Ｂ）に示す平面図に対応しており、図１４（Ｂ）乃至図２６（
Ｂ）は図８（Ａ）に示す断面図に対応している。
【0289】
以下に示す作製方法において、成膜工程は、スパッタリング法、化学気相成長（ＣＶＤ
：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（Ｍ
ＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ
：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、または原子層堆積（ＡＬＤ：
Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（Ｍ
ＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ
：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、または原子層堆積（ＡＬＤ：
Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
【0290】
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ
Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ Ｃ
ＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用
いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ
（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ Ｃ
ＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用
いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ
（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
【0291】
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラ
ズマを用いないため、被処理物へのプラズマダメージを抑制することが可能な成膜方法で
ある。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）
などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、
蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合が
ある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じ
ないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜
中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
ズマを用いないため、被処理物へのプラズマダメージを抑制することが可能な成膜方法で
ある。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）
などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、
蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合が
ある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じ
ないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜
中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
【0292】
また、ＡＬＤ法も、被処理物へのプラズマダメージを抑制することが可能な成膜方法で
ある。よって、欠陥の少ない膜が得られる。なお、ＡＬＤ法で用いるプリカーサには炭素
などの不純物を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法
により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物
の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ－ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐ
ｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
ある。よって、欠陥の少ない膜が得られる。なお、ＡＬＤ法で用いるプリカーサには炭素
などの不純物を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法
により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物
の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ－ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐ
ｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
【0293】
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法と
は異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがっ
て、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特
に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比
の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜
速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いること
が好ましい場合もある。
は異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがっ
て、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特
に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比
の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜
速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いること
が好ましい場合もある。
【0294】
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御する
ことができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意
の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜
しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜
することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用
いて成膜する場合と比べて、搬送や圧力調整に掛かる時間を要さない分、成膜に掛かる時
間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合
がある。
ことができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意
の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜
しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜
することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用
いて成膜する場合と比べて、搬送や圧力調整に掛かる時間を要さない分、成膜に掛かる時
間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合
がある。
【0295】
また、成膜された、導電体、絶縁体および半導体の加工はリソグラフィー法を用いて行
えばよい。また、当該加工はドライエッチング法やウェットエッチング法を用いることが
できる。ドライエッチング法による加工は微細加工に適している。
えばよい。また、当該加工はドライエッチング法やウェットエッチング法を用いることが
できる。ドライエッチング法による加工は微細加工に適している。
【0296】
リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された
領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レ
ジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望
の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレー
ザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを
露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体
（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて
、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる
場合には、レジスト上に直接描画を行うため、上述のレジスト露光用のマスクは不要とな
る。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウェット
エッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、また
はウェットエッチング処理後にドライエッチング処理を行う、などで、除去することがで
きる。
領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レ
ジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望
の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレー
ザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを
露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体
（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて
、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる
場合には、レジスト上に直接描画を行うため、上述のレジスト露光用のマスクは不要とな
る。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウェット
エッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、また
はウェットエッチング処理後にドライエッチング処理を行う、などで、除去することがで
きる。
【0297】
また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい
。ハードマスクを用いる場合、エッチング対象の構成材料上にハードマスク材料となる絶
縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチン
グすることで所望の形状のハードマスクを形成することができる。当該構成材料のエッチ
ングは、レジストマスクを除去してから行ってもよいし、レジストマスクを残したまま行
ってもよい。後者の場合、エッチング中にレジストマスクが消失することがある。当該構
成材料のエッチング後にハードマスクをエッチングにより除去してもよい。一方、ハード
マスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハード
マスクを除去する必要は無い。
。ハードマスクを用いる場合、エッチング対象の構成材料上にハードマスク材料となる絶
縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチン
グすることで所望の形状のハードマスクを形成することができる。当該構成材料のエッチ
ングは、レジストマスクを除去してから行ってもよいし、レジストマスクを残したまま行
ってもよい。後者の場合、エッチング中にレジストマスクが消失することがある。当該構
成材料のエッチング後にハードマスクをエッチングにより除去してもよい。一方、ハード
マスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハード
マスクを除去する必要は無い。
【0298】
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ
：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いる
ことができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板
型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方
の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それ
ぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれ
に周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有する
ドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチン
グ装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌ
ｅｄ Ｐｌａｓｍａ）エッチング装置などを用いることができる。
：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いる
ことができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板
型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方
の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それ
ぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれ
に周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有する
ドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチン
グ装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌ
ｅｄ Ｐｌａｓｍａ）エッチング装置などを用いることができる。
【0299】
まず、図１３に示すような選択トランジスタが形成された基板上に、絶縁体１１８Ａ、
導電体１２２Ａ、絶縁体１１６Ａ、絶縁体１３０Ａ、絶縁体１１２Ａ、および導電体１１
４Ａをこの順番に積層して成膜する（図１４（Ａ）（Ｂ）参照）。さらに、メモリセルア
レイの層数に合わせて、この積層体を繰り返し形成する。ここで、絶縁体１１８Ａは後の
工程で絶縁体１１８となる絶縁膜である。また、導電体１２２Ａは後の工程で導電体１２
２となる導電膜である。また、絶縁体１１６Ａは後の工程で絶縁体１１６となる絶縁膜で
ある。また、絶縁体１３０Ａは後の工程で絶縁体１３０となる絶縁膜である。また、絶縁
体１１２Ａは後の工程で絶縁体１１２となる絶縁膜である。また、導電体１１４Ａは後の
工程で導電体１１４となる導電膜である。よって、これらに用いる絶縁性材料および導電
性材料は、上記の記載を参酌すればよい。また、これらの絶縁膜および導電膜の成膜は、
スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うこと
ができる。
導電体１２２Ａ、絶縁体１１６Ａ、絶縁体１３０Ａ、絶縁体１１２Ａ、および導電体１１
４Ａをこの順番に積層して成膜する（図１４（Ａ）（Ｂ）参照）。さらに、メモリセルア
レイの層数に合わせて、この積層体を繰り返し形成する。ここで、絶縁体１１８Ａは後の
工程で絶縁体１１８となる絶縁膜である。また、導電体１２２Ａは後の工程で導電体１２
２となる導電膜である。また、絶縁体１１６Ａは後の工程で絶縁体１１６となる絶縁膜で
ある。また、絶縁体１３０Ａは後の工程で絶縁体１３０となる絶縁膜である。また、絶縁
体１１２Ａは後の工程で絶縁体１１２となる絶縁膜である。また、導電体１１４Ａは後の
工程で導電体１１４となる導電膜である。よって、これらに用いる絶縁性材料および導電
性材料は、上記の記載を参酌すればよい。また、これらの絶縁膜および導電膜の成膜は、
スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うこと
ができる。
【0300】
ただし、図１４（Ｂ）の最上層は、３次元メモリセルアレイの最上層として便宜的に絶
縁体１１８としているが、これに限られるものではない。３次元メモリセルアレイの最上
層は、回路構成等に応じて、適宜、絶縁膜、導電膜、半導体膜、などを設けてもよい。
縁体１１８としているが、これに限られるものではない。３次元メモリセルアレイの最上
層は、回路構成等に応じて、適宜、絶縁膜、導電膜、半導体膜、などを設けてもよい。
【0301】
絶縁体１３０Ａは、後述する工程において、絶縁体１１８Ａ、絶縁体１１６Ａ、および
絶縁体１１２Ａに対して選択的にエッチングを行う必要がある。このため、当該エッチン
グ処理において、絶縁体１３０Ａのエッチング速度が、絶縁体１１８Ａ、絶縁体１１６Ａ
、および絶縁体１１２Ａのエッチング速度に比べて著しく大きくなることが好ましい。絶
縁体１１８Ａ、絶縁体１１６Ａ、および絶縁体１１２Ａのエッチング速度を１とすると、
絶縁体１３０Ａのエッチング速度は５以上が好ましく、より好ましくは１０以上である。
よって、絶縁体１３０Ａ、絶縁体１１８Ａ、絶縁体１１６Ａ、および絶縁体１１２Ａとし
て用いる絶縁性材料は、上記のエッチング速度を満たすように、エッチング条件等に合わ
せて適宜選択することが好ましい。
絶縁体１１２Ａに対して選択的にエッチングを行う必要がある。このため、当該エッチン
グ処理において、絶縁体１３０Ａのエッチング速度が、絶縁体１１８Ａ、絶縁体１１６Ａ
、および絶縁体１１２Ａのエッチング速度に比べて著しく大きくなることが好ましい。絶
縁体１１８Ａ、絶縁体１１６Ａ、および絶縁体１１２Ａのエッチング速度を１とすると、
絶縁体１３０Ａのエッチング速度は５以上が好ましく、より好ましくは１０以上である。
よって、絶縁体１３０Ａ、絶縁体１１８Ａ、絶縁体１１６Ａ、および絶縁体１１２Ａとし
て用いる絶縁性材料は、上記のエッチング速度を満たすように、エッチング条件等に合わ
せて適宜選択することが好ましい。
【0302】
ここで、導電体１２２Ａおよび導電体１１４Ａのｙ軸方向に延伸した端部を階段状に加
工しておくことが好ましい。導電体１２２と導電体１１４の階段状の部分が、駆動回路と
接続された配線とのコンタクト部となる。これにより、導電体１２２および導電体１１４
は、当該配線と接続されたプラグと容易にコンタクトを取ることができる。
工しておくことが好ましい。導電体１２２と導電体１１４の階段状の部分が、駆動回路と
接続された配線とのコンタクト部となる。これにより、導電体１２２および導電体１１４
は、当該配線と接続されたプラグと容易にコンタクトを取ることができる。
【0303】
次に、マスクを用いて、絶縁体１１８Ａ、導電体１２２Ａ、絶縁体１１６Ａ、絶縁体１
３０Ａ、絶縁体１１２Ａ、および導電体１１４Ａを含む積層体を分断加工して、絶縁体１
１８Ｂ、導電体１２２Ｂ、絶縁体１１６Ｂ、絶縁体１３０Ｂ、絶縁体１１２Ｂ、および導
電体１１４Ｂを含む積層体を形成する（図１５（Ａ）（Ｂ）参照）。絶縁体１１８Ｂ、導
電体１２２Ｂ、絶縁体１１６Ｂ、絶縁体１３０Ｂ、絶縁体１１２Ｂ、および導電体１１４
Ｂを含む積層体は、後の工程で絶縁体１３８が埋め込まれる第３の開口によって分断され
ている。第３の開口は、ｙ軸方向に延伸された溝状の開口である。よって、絶縁体１１８
Ｂ、導電体１２２Ｂ、絶縁体１１６Ｂ、絶縁体１３０Ｂ、絶縁体１１２Ｂ、および導電体
１１４Ｂは、ｙ軸方向に延伸した板状の形状になる。上記第３の開口の形成には、例えば
、ドライエッチング処理などの異方性の強いエッチング処理を行えばよい。
３０Ａ、絶縁体１１２Ａ、および導電体１１４Ａを含む積層体を分断加工して、絶縁体１
１８Ｂ、導電体１２２Ｂ、絶縁体１１６Ｂ、絶縁体１３０Ｂ、絶縁体１１２Ｂ、および導
電体１１４Ｂを含む積層体を形成する（図１５（Ａ）（Ｂ）参照）。絶縁体１１８Ｂ、導
電体１２２Ｂ、絶縁体１１６Ｂ、絶縁体１３０Ｂ、絶縁体１１２Ｂ、および導電体１１４
Ｂを含む積層体は、後の工程で絶縁体１３８が埋め込まれる第３の開口によって分断され
ている。第３の開口は、ｙ軸方向に延伸された溝状の開口である。よって、絶縁体１１８
Ｂ、導電体１２２Ｂ、絶縁体１１６Ｂ、絶縁体１３０Ｂ、絶縁体１１２Ｂ、および導電体
１１４Ｂは、ｙ軸方向に延伸した板状の形状になる。上記第３の開口の形成には、例えば
、ドライエッチング処理などの異方性の強いエッチング処理を行えばよい。
【0304】
次に、絶縁体１１８Ｂ、導電体１２２Ｂ、絶縁体１１６Ｂ、絶縁体１３０Ｂ、絶縁体１
１２Ｂ、および導電体１１４Ｂを含む積層体の間の第３の開口を埋め込むように絶縁体１
３８を成膜する（図１６（Ａ）（Ｂ）参照）。絶縁体１３８は、ＣＶＤ法やＡＬＤ法を用
いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や
開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、Ａ
ＬＤ法と、ＣＶＤ法を組み合わせて絶縁体１３８を形成してもよい。絶縁体１３８は、Ｃ
ＭＰ法や、リフロー法を用いて、平坦化処理されていることが好ましい。ＣＭＰ法を用い
て平坦化処理を行う場合、絶縁体１１８Ｂの表面が露出するまで絶縁体１３８を研磨して
もよい。また、絶縁体１１８Ｂと絶縁体１３８を一緒に研磨してもよい。
１２Ｂ、および導電体１１４Ｂを含む積層体の間の第３の開口を埋め込むように絶縁体１
３８を成膜する（図１６（Ａ）（Ｂ）参照）。絶縁体１３８は、ＣＶＤ法やＡＬＤ法を用
いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や
開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、Ａ
ＬＤ法と、ＣＶＤ法を組み合わせて絶縁体１３８を形成してもよい。絶縁体１３８は、Ｃ
ＭＰ法や、リフロー法を用いて、平坦化処理されていることが好ましい。ＣＭＰ法を用い
て平坦化処理を行う場合、絶縁体１１８Ｂの表面が露出するまで絶縁体１３８を研磨して
もよい。また、絶縁体１１８Ｂと絶縁体１３８を一緒に研磨してもよい。
【0305】
次に、マスクを用いて、絶縁体１１８Ｂ、導電体１２２Ｂ、絶縁体１１６Ｂ、絶縁体１
３０Ｂ、絶縁体１１２Ｂ、および導電体１１４Ｂを含む積層体に縦穴状の開口を形成し、
絶縁体１１８Ｃ、導電体１２２Ｃ、絶縁体１１６Ｃ、絶縁体１３０Ｃ、絶縁体１１２Ｃ、
および導電体１１４Ｃを含む積層体を形成する（図１７（Ａ）（Ｂ）参照）。絶縁体１１
８Ｃ、導電体１２２Ｃ、絶縁体１１６Ｃ、絶縁体１３０Ｃ、絶縁体１１２Ｃ、および導電
体１１４Ｃを含む積層体は、後の工程で導電体１２０が埋め込まれる第２の開口が形成さ
れている。上記第２の開口の形成には、例えば、ドライエッチング処理などの異方性エッ
チング処理を行えばよい。
３０Ｂ、絶縁体１１２Ｂ、および導電体１１４Ｂを含む積層体に縦穴状の開口を形成し、
絶縁体１１８Ｃ、導電体１２２Ｃ、絶縁体１１６Ｃ、絶縁体１３０Ｃ、絶縁体１１２Ｃ、
および導電体１１４Ｃを含む積層体を形成する（図１７（Ａ）（Ｂ）参照）。絶縁体１１
８Ｃ、導電体１２２Ｃ、絶縁体１１６Ｃ、絶縁体１３０Ｃ、絶縁体１１２Ｃ、および導電
体１１４Ｃを含む積層体は、後の工程で導電体１２０が埋め込まれる第２の開口が形成さ
れている。上記第２の開口の形成には、例えば、ドライエッチング処理などの異方性エッ
チング処理を行えばよい。
【0306】
次に、第２の開口に面する導電体１１４Ｃおよび導電体１２２Ｃの表面を酸化し、導電
体１１４Ｃの側面に絶縁体１２６を、導電体１２２Ｃの側面に絶縁体１２８を形成する（
図１８（Ａ）（Ｂ）参照）。絶縁体１２６および絶縁体１２８の形成は、例えば、酸素を
含む雰囲気で熱処理を行えばよい。ここで、導電体１１４Ｃと導電体１２２Ｃに、異なる
導電性材料を用いることにより、絶縁体１２６と絶縁体１２８の形成される速度を異なら
せ、絶縁体１２６の膜厚を厚くすることができる。
体１１４Ｃの側面に絶縁体１２６を、導電体１２２Ｃの側面に絶縁体１２８を形成する（
図１８（Ａ）（Ｂ）参照）。絶縁体１２６および絶縁体１２８の形成は、例えば、酸素を
含む雰囲気で熱処理を行えばよい。ここで、導電体１１４Ｃと導電体１２２Ｃに、異なる
導電性材料を用いることにより、絶縁体１２６と絶縁体１２８の形成される速度を異なら
せ、絶縁体１２６の膜厚を厚くすることができる。
【0307】
また、絶縁体１２６および絶縁体１２８を形成する前に、エッチング処理を行い、導電
体１２２Ｃを選択的に除去してもよい。導電体１１４Ｃと導電体１２２Ｃに、異なる導電
性材料を用いることにより、導電体１１４Ｃと導電体１２２Ｃのエッチング速度を異なら
せ、導電体１２２Ｃの側面を、導電体１１４Ｃの側面より、Ａ１側に位置させることがで
きる。
体１２２Ｃを選択的に除去してもよい。導電体１１４Ｃと導電体１２２Ｃに、異なる導電
性材料を用いることにより、導電体１１４Ｃと導電体１２２Ｃのエッチング速度を異なら
せ、導電体１２２Ｃの側面を、導電体１１４Ｃの側面より、Ａ１側に位置させることがで
きる。
【0308】
次に、等方性エッチングを行って、層１４０に設けられた絶縁体１３０Ｃを選択的に除
去して絶縁体１３０を形成する（図１９（Ａ）（Ｂ））。等方性エッチングとしては、例
えば、ウェットエッチングまたは、反応性ガスを用いたエッチングを用いればよい。反応
性ガスを用いたエッチングでは、意図的に基板などにバイアスを掛けないようにして、エ
ッチングの等方性を高くする。また、反応性ガスを用いたエッチングでは、反応性ガスを
高温にする、または反応性ガスをプラズマ化することにより、エッチングガスの反応性を
向上させてもよい。
去して絶縁体１３０を形成する（図１９（Ａ）（Ｂ））。等方性エッチングとしては、例
えば、ウェットエッチングまたは、反応性ガスを用いたエッチングを用いればよい。反応
性ガスを用いたエッチングでは、意図的に基板などにバイアスを掛けないようにして、エ
ッチングの等方性を高くする。また、反応性ガスを用いたエッチングでは、反応性ガスを
高温にする、または反応性ガスをプラズマ化することにより、エッチングガスの反応性を
向上させてもよい。
【0309】
当該エッチング処理においては、絶縁体１３０Ｃのエッチング速度が、絶縁体１１８Ｃ
、絶縁体１１６Ｃ、絶縁体１１２Ｃ、および絶縁体１３８のエッチング速度に比べて著し
く大きくなることが好ましい。絶縁体１１８Ｃ、絶縁体１１６Ｃ、絶縁体１１２Ｃ、およ
び絶縁体１３８のエッチング速度を１とすると、絶縁体１３０Ｃのエッチング速度は５以
上が好ましく、より好ましくは１０以上である。よって、上記のエッチング速度を満たす
ように、適宜エッチング条件を選択すればよい。
、絶縁体１１６Ｃ、絶縁体１１２Ｃ、および絶縁体１３８のエッチング速度に比べて著し
く大きくなることが好ましい。絶縁体１１８Ｃ、絶縁体１１６Ｃ、絶縁体１１２Ｃ、およ
び絶縁体１３８のエッチング速度を１とすると、絶縁体１３０Ｃのエッチング速度は５以
上が好ましく、より好ましくは１０以上である。よって、上記のエッチング速度を満たす
ように、適宜エッチング条件を選択すればよい。
【0310】
例えば、絶縁体１３０Ｃをシリコン窒化物で形成し、絶縁体１１８Ｃ、絶縁体１１６Ｃ
、絶縁体１１２Ｃ、および絶縁体１３８をシリコン酸化物で形成する場合、リン酸水溶液
を用いたウェットエッチングを行えばよい。
、絶縁体１１２Ｃ、および絶縁体１３８をシリコン酸化物で形成する場合、リン酸水溶液
を用いたウェットエッチングを行えばよい。
【0311】
このとき、図１９（Ａ）に示すように、層１４０における絶縁体１３０のエッチング領
域の上面形状は、絶縁体１３８で切断されたような、略円形状になることがある。
域の上面形状は、絶縁体１３８で切断されたような、略円形状になることがある。
【0312】
次に、絶縁体１１８Ｃ、導電体１２２Ｃ、絶縁体１１６Ｃ、絶縁体１３０、絶縁体１１
２Ｃ、および導電体１１４Ｃを含む積層体に形成された開口の中に酸化物１０６Ａを形成
する（図２０（Ａ）（Ｂ）参照）。ここで、酸化物１０６Ａは、後の工程で酸化物１０６
となるので、本実施の形態に示す酸化物を用いればよい。酸化物１０６Ａは、ＣＶＤ法や
ＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比
の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい
。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて酸化物１０６Ａを形成してもよい。また
、ＣＶＤ法を用いる場合はＭＯＣＶＤ法またはＭＣＶＤ法を用いてもよい。酸化物１０６
Ａを積層膜とする場合、同じ成膜装置で形成されてもよいし、異なる成膜装置で形成され
てもよい。
２Ｃ、および導電体１１４Ｃを含む積層体に形成された開口の中に酸化物１０６Ａを形成
する（図２０（Ａ）（Ｂ）参照）。ここで、酸化物１０６Ａは、後の工程で酸化物１０６
となるので、本実施の形態に示す酸化物を用いればよい。酸化物１０６Ａは、ＣＶＤ法や
ＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比
の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい
。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて酸化物１０６Ａを形成してもよい。また
、ＣＶＤ法を用いる場合はＭＯＣＶＤ法またはＭＣＶＤ法を用いてもよい。酸化物１０６
Ａを積層膜とする場合、同じ成膜装置で形成されてもよいし、異なる成膜装置で形成され
てもよい。
【0313】
各層１４０において、酸化物１０６Ａは、絶縁体１３０および絶縁体１３８に囲まれた
領域に成膜される。これにより、各層１４０において、酸化物１０６Ａは島状に形成され
、酸化物１０６Ａどうしが互いに接することを防ぐことができる。
領域に成膜される。これにより、各層１４０において、酸化物１０６Ａは島状に形成され
、酸化物１０６Ａどうしが互いに接することを防ぐことができる。
【0314】
ここで、メモリセルアレイの最上面に形成された酸化物１０６Ａは、ＣＭＰ法などを用
いて除去されていることが好ましい。
いて除去されていることが好ましい。
【0315】
次に、第２の開口に形成された酸化物１０６Ａを選択的に除去し、酸化物１０６Ｂを形
成する（図２１（Ａ）（Ｂ）参照）。これにより、酸化物１０６Ｂは各層１４０に分断さ
れる。第２の開口内の酸化物１０６Ａを選択的に除去するには、例えば、ドライエッチン
グ処理などの異方性エッチング処理を行えばよい。
成する（図２１（Ａ）（Ｂ）参照）。これにより、酸化物１０６Ｂは各層１４０に分断さ
れる。第２の開口内の酸化物１０６Ａを選択的に除去するには、例えば、ドライエッチン
グ処理などの異方性エッチング処理を行えばよい。
【0316】
次に、絶縁体１１８Ｃ、導電体１２２Ｃ、絶縁体１１６Ｃ、絶縁体１３０、酸化物１０
６Ｂ、絶縁体１１２Ｃ、および導電体１１４Ｃを含む積層体に形成された第２の開口の中
に導電体１２０を形成する（図２２（Ａ）（Ｂ）参照）。導電体１２０は、ＣＶＤ法やＡ
ＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の
大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。
または、ＡＬＤ法と、ＣＶＤ法を組み合わせて導電体１２０を形成してもよい。また、Ｃ
ＶＤ法を用いる場合はＭＯＣＶＤ法またはＭＣＶＤ法を用いてもよい。
６Ｂ、絶縁体１１２Ｃ、および導電体１１４Ｃを含む積層体に形成された第２の開口の中
に導電体１２０を形成する（図２２（Ａ）（Ｂ）参照）。導電体１２０は、ＣＶＤ法やＡ
ＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の
大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。
または、ＡＬＤ法と、ＣＶＤ法を組み合わせて導電体１２０を形成してもよい。また、Ｃ
ＶＤ法を用いる場合はＭＯＣＶＤ法またはＭＣＶＤ法を用いてもよい。
【0317】
ここで、導電体１２０の底部は、図１３（Ｃ）に示すようにトランジスタ６２の領域１
７２ｃに電気的に接続される。
７２ｃに電気的に接続される。
【0318】
層１４０において、酸化物１０６Ｂは、導電体１２０の周囲を囲むように側面と接して
いる。酸化物１０６Ｂの導電体１２０と接している領域近傍に、導電体１２０に含まれる
金属元素が添加され、酸化物１０６Ｂの当該領域が低抵抗化され、領域１０９ｂが形成さ
れることがある。また、導電体１２０の形成後に、熱処理を行うことで、導電体１２０に
含まれる金属元素を酸化物１０６に添加し、より確実に領域１０９ｂを形成することがで
きる。ここで、導電体１２０を設ける第２の開口の径を十分大きくし、例えば１０ｎｍ以
上２００ｎｍ以下程度にしておくことで、熱処理して領域１０９ｂを形成しても、導電体
１２０の導電性を十分に保持することができる。
いる。酸化物１０６Ｂの導電体１２０と接している領域近傍に、導電体１２０に含まれる
金属元素が添加され、酸化物１０６Ｂの当該領域が低抵抗化され、領域１０９ｂが形成さ
れることがある。また、導電体１２０の形成後に、熱処理を行うことで、導電体１２０に
含まれる金属元素を酸化物１０６に添加し、より確実に領域１０９ｂを形成することがで
きる。ここで、導電体１２０を設ける第２の開口の径を十分大きくし、例えば１０ｎｍ以
上２００ｎｍ以下程度にしておくことで、熱処理して領域１０９ｂを形成しても、導電体
１２０の導電性を十分に保持することができる。
【0319】
次に、マスクを用いて、絶縁体１１８Ｃ、導電体１２２Ｃ、絶縁体１１６Ｃ、絶縁体１
３０、酸化物１０６Ｂ、絶縁体１１２Ｃ、および導電体１１４Ｃを含む積層体に縦穴状の
開口を形成し、絶縁体１１８、導電体１２２、絶縁体１１６、絶縁体１３０、絶縁体１１
２、および導電体１１４を含む積層体を形成する（図２３（Ａ）（Ｂ）参照）。絶縁体１
１８、導電体１２２、絶縁体１１６、絶縁体１３０、絶縁体１１２、および導電体１１４
を含む積層体は、後の工程で絶縁体１３２および酸化物１３４が埋め込まれる第１の開口
が形成されている。上記第１の開口の形成には、例えば、ドライエッチング処理などの異
方性エッチング処理を行えばよい。
３０、酸化物１０６Ｂ、絶縁体１１２Ｃ、および導電体１１４Ｃを含む積層体に縦穴状の
開口を形成し、絶縁体１１８、導電体１２２、絶縁体１１６、絶縁体１３０、絶縁体１１
２、および導電体１１４を含む積層体を形成する（図２３（Ａ）（Ｂ）参照）。絶縁体１
１８、導電体１２２、絶縁体１１６、絶縁体１３０、絶縁体１１２、および導電体１１４
を含む積層体は、後の工程で絶縁体１３２および酸化物１３４が埋め込まれる第１の開口
が形成されている。上記第１の開口の形成には、例えば、ドライエッチング処理などの異
方性エッチング処理を行えばよい。
【0320】
次に、第１の開口に面する導電体１１４および導電体１２２の表面を酸化し、導電体１
１４の側面に絶縁体１２７を、導電体１２２の側面に絶縁体１２９を形成する（図２３（
Ａ）（Ｂ）参照）。絶縁体１２７および絶縁体１２９の形成は、例えば、酸素を含む雰囲
気で熱処理を行えばよい。ここで、導電体１１４と導電体１２２に、異なる導電性材料を
用いることにより、絶縁体１２７と絶縁体１２９の形成される速度を異ならせ、絶縁体１
２７の膜厚を厚くすることができる。
１４の側面に絶縁体１２７を、導電体１２２の側面に絶縁体１２９を形成する（図２３（
Ａ）（Ｂ）参照）。絶縁体１２７および絶縁体１２９の形成は、例えば、酸素を含む雰囲
気で熱処理を行えばよい。ここで、導電体１１４と導電体１２２に、異なる導電性材料を
用いることにより、絶縁体１２７と絶縁体１２９の形成される速度を異ならせ、絶縁体１
２７の膜厚を厚くすることができる。
【0321】
また、絶縁体１２７および絶縁体１２９を形成する前に、エッチング処理を行い、導電
体１１４を選択的に除去してもよい。導電体１１４と導電体１２２に、異なる導電性材料
を用いることにより、導電体１１４と導電体１２２のエッチング速度を異ならせ、導電体
１１４の側面を、導電体１２２の側面より、Ａ２側に位置させることができる。
体１１４を選択的に除去してもよい。導電体１１４と導電体１２２に、異なる導電性材料
を用いることにより、導電体１１４と導電体１２２のエッチング速度を異ならせ、導電体
１１４の側面を、導電体１２２の側面より、Ａ２側に位置させることができる。
【0322】
次に、絶縁体１１８、導電体１２２、絶縁体１１６、絶縁体１３０、絶縁体１１２、お
よび導電体１１４を含む積層体に形成された第１の開口の中に絶縁体１３２Ａを成膜する
（図２４（Ａ）（Ｂ）参照）。ここで、絶縁体１３２Ａは、後の工程で絶縁体１３２とな
るので、本実施の形態に示す絶縁体を用いればよい。絶縁体１３２Ａは、ＣＶＤ法やＡＬ
Ｄ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大
きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。ま
たは、ＡＬＤ法と、ＣＶＤ法を組み合わせて絶縁体１３２Ａを形成してもよい。
よび導電体１１４を含む積層体に形成された第１の開口の中に絶縁体１３２Ａを成膜する
（図２４（Ａ）（Ｂ）参照）。ここで、絶縁体１３２Ａは、後の工程で絶縁体１３２とな
るので、本実施の形態に示す絶縁体を用いればよい。絶縁体１３２Ａは、ＣＶＤ法やＡＬ
Ｄ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大
きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。ま
たは、ＡＬＤ法と、ＣＶＤ法を組み合わせて絶縁体１３２Ａを形成してもよい。
【0323】
ここで、絶縁体１３２Ａは、第１の開口の内側に接して、内部に空間を有する円筒状に
設けられることが好ましい。
設けられることが好ましい。
【0324】
また、絶縁体１３２Ａは、必ずしも成膜直後に絶縁体である必要はない。例えば、アル
ミニウム、ルテニウム、チタン、タンタル、クロム、タングステン、などの金属膜を、薄
い膜厚で成膜し、熱処理などによって、当該金属膜に酸素を供給して、絶縁性の金属酸化
膜を形成し、絶縁体１３２Ａにしてもよい。このとき、当該金属膜の膜厚は、例えば、０
．５ｎｍ以上５ｎｍ以下、好ましくは１ｎｍ以上２ｎｍ以下にすればよい。また、上記熱
処理を、酸素を含む雰囲気で行うことにより、より確実に絶縁体１３２Ａを形成すること
ができる。また、上記熱処理において、窒素を含む雰囲気で一度熱処理を行って、さらに
酸素を含む雰囲気で熱処理を行ってもよい。
ミニウム、ルテニウム、チタン、タンタル、クロム、タングステン、などの金属膜を、薄
い膜厚で成膜し、熱処理などによって、当該金属膜に酸素を供給して、絶縁性の金属酸化
膜を形成し、絶縁体１３２Ａにしてもよい。このとき、当該金属膜の膜厚は、例えば、０
．５ｎｍ以上５ｎｍ以下、好ましくは１ｎｍ以上２ｎｍ以下にすればよい。また、上記熱
処理を、酸素を含む雰囲気で行うことにより、より確実に絶縁体１３２Ａを形成すること
ができる。また、上記熱処理において、窒素を含む雰囲気で一度熱処理を行って、さらに
酸素を含む雰囲気で熱処理を行ってもよい。
【0325】
ここで、層１４０において、酸化物１０６は、絶縁体１３２Ａとなる金属膜の周囲を囲
むように側面と接している。よって、上記絶縁体１３２Ａの形成と並行して、酸化物１０
６の絶縁体１３２Ａとなる金属膜と接している領域近傍に、絶縁体１３２Ａとなる金属膜
に含まれる金属元素が添加される。これにより、酸化物１０６の当該領域が低抵抗化され
、領域１０９ａが形成される（図２４（Ａ）（Ｂ）参照）。
むように側面と接している。よって、上記絶縁体１３２Ａの形成と並行して、酸化物１０
６の絶縁体１３２Ａとなる金属膜と接している領域近傍に、絶縁体１３２Ａとなる金属膜
に含まれる金属元素が添加される。これにより、酸化物１０６の当該領域が低抵抗化され
、領域１０９ａが形成される（図２４（Ａ）（Ｂ）参照）。
【0326】
次に、第１の開口の底部に形成された絶縁体１３２Ａを選択的に除去し、絶縁体１３２
を形成する（図２５（Ａ）（Ｂ）参照。）。絶縁体１３２Ａの除去には、異方性エッチン
グを用いることが好ましい。このとき、絶縁体１１８および絶縁体１３８等の上の絶縁体
１３２Ａも除去されるため、絶縁体１３２は、第１の開口の側壁のみに設けられる。
を形成する（図２５（Ａ）（Ｂ）参照。）。絶縁体１３２Ａの除去には、異方性エッチン
グを用いることが好ましい。このとき、絶縁体１１８および絶縁体１３８等の上の絶縁体
１３２Ａも除去されるため、絶縁体１３２は、第１の開口の側壁のみに設けられる。
【0327】
次に、絶縁体１１８、導電体１２２、絶縁体１１６、絶縁体１３０、絶縁体１１２、お
よび導電体１１４を含む積層体に形成された第１の開口の中に酸化物１３４を形成する（
図２６（Ａ）（Ｂ）参照）。ここで、酸化物１３４は、本実施の形態に示す酸化物を用い
ればよい。酸化物１３４は、ＣＶＤ法やＡＬＤ法、またはスパッタリング法を用いて形成
することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に
対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と
、ＣＶＤ法を組み合わせて酸化物１３４を形成してもよい。また、ＣＶＤ法を用いる場合
はＭＯＣＶＤ法またはＭＣＶＤ法を用いてもよい。酸化物１３４を積層膜とする場合、同
じ成膜装置で形成されてもよいし、異なる成膜装置で形成されてもよい。
よび導電体１１４を含む積層体に形成された第１の開口の中に酸化物１３４を形成する（
図２６（Ａ）（Ｂ）参照）。ここで、酸化物１３４は、本実施の形態に示す酸化物を用い
ればよい。酸化物１３４は、ＣＶＤ法やＡＬＤ法、またはスパッタリング法を用いて形成
することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に
対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と
、ＣＶＤ法を組み合わせて酸化物１３４を形成してもよい。また、ＣＶＤ法を用いる場合
はＭＯＣＶＤ法またはＭＣＶＤ法を用いてもよい。酸化物１３４を積層膜とする場合、同
じ成膜装置で形成されてもよいし、異なる成膜装置で形成されてもよい。
【0328】
ここで、酸化物１３４の底部は、図１３（Ａ）に示すようにトランジスタ６１の領域１
７２ａに電気的に接続される。
７２ａに電気的に接続される。
【0329】
また、メモリセルアレイの最上面に形成された酸化物１３４は、ＣＭＰ法などを用いて
除去されていることが好ましい。
除去されていることが好ましい。
【0330】
このようにメモリセルアレイを作製することにより、各層ごとにメモリセル１０を作製
するためのパターン形成を行うことなく、複数の層のメモリセル１０を一括で作製するこ
とができる。さらに、上記の方法でメモリセルアレイを作製する場合、メモリセル１０の
層数を増やしても、メモリセル１０のパターン形成およびエッチング処理の工程数が増え
ない。このように、メモリセルアレイ作製の工程を短縮することができるので、生産性の
高い半導体装置を提供することができる。
するためのパターン形成を行うことなく、複数の層のメモリセル１０を一括で作製するこ
とができる。さらに、上記の方法でメモリセルアレイを作製する場合、メモリセル１０の
層数を増やしても、メモリセル１０のパターン形成およびエッチング処理の工程数が増え
ない。このように、メモリセルアレイ作製の工程を短縮することができるので、生産性の
高い半導体装置を提供することができる。
【0331】
以上のような構成とすることにより、メモリセル１０を基板の上面に垂直な方向に積層
した３次元メモリセルアレイを提供することができる。このように、メモリセルを積層し
て設けることにより、積層数に応じて単位面積あたりの記憶容量を増加させることができ
る。当該メモリセルにおいては、２個のトランジスタと１個の容量素子が含まれており、
比較的素子数が多い。本実施の形態に示す半導体装置を用いることにより、上記のような
良好な特性に加えて、従来のメモリと同等、またはそれ以上に単位面積あたりの記憶容量
の大きい半導体装置を提供することができる。
した３次元メモリセルアレイを提供することができる。このように、メモリセルを積層し
て設けることにより、積層数に応じて単位面積あたりの記憶容量を増加させることができ
る。当該メモリセルにおいては、２個のトランジスタと１個の容量素子が含まれており、
比較的素子数が多い。本実施の形態に示す半導体装置を用いることにより、上記のような
良好な特性に加えて、従来のメモリと同等、またはそれ以上に単位面積あたりの記憶容量
の大きい半導体装置を提供することができる。
【0332】
なお、本実施の形態に示す半導体装置の構成は一例であり、本発明は、本実施の形態に
係る図面等に示す、回路素子および配線等の、個数および配置等に限定されるものではな
い。本実施の形態に係る半導体装置が有する、回路素子および配線等の、個数および配置
等は、回路構成や駆動方法に合わせて適宜設定することができる。
係る図面等に示す、回路素子および配線等の、個数および配置等に限定されるものではな
い。本実施の形態に係る半導体装置が有する、回路素子および配線等の、個数および配置
等は、回路構成や駆動方法に合わせて適宜設定することができる。
【0333】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
適宜組み合わせて用いることができる。
【0334】
（実施の形態３）
本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例につい
て説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報
端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも
含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、
ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや
、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含
むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、Ｓ
Ｄカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムー
バブル記憶装置に適用される。図２７にリムーバブル記憶装置の幾つかの構成例を模式的
に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチッ
プに加工され、様々なストレージ装置やリムーバブルメモリに用いられる。
本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例につい
て説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報
端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも
含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、
ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや
、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含
むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、Ｓ
Ｄカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムー
バブル記憶装置に適用される。図２７にリムーバブル記憶装置の幾つかの構成例を模式的
に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチッ
プに加工され、様々なストレージ装置やリムーバブルメモリに用いられる。
【0335】
図２７（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１
、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０
４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０
５、コントローラチップ１１０６が取り付けられている。基板１１０４のメモリチップ１
１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０
４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０
５、コントローラチップ１１０６が取り付けられている。基板１１０４のメモリチップ１
１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
【0336】
図２７（Ｂ）はＳＤカードの外観の模式図であり、図２７（Ｃ）は、ＳＤカードの内部
構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基
板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１
１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。
基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の
容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設
けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メ
モリチップ１１１４のデータの読み出し、書き込みが可能となる。基板１１１３のメモリ
チップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基
板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１
１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。
基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の
容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設
けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メ
モリチップ１１１４のデータの読み出し、書き込みが可能となる。基板１１１３のメモリ
チップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
【0337】
図２７（Ｄ）はＳＳＤの外観の模式図であり、図２７（Ｅ）は、ＳＳＤの内部構造の模
式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を
有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メ
モリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けら
れている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、
例えばＤＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４
を設けることで、ＳＳＤ１１５０の容量を増やすことができる。基板１１５３のメモリチ
ップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を
有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メ
モリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けら
れている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、
例えばＤＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４
を設けることで、ＳＳＤ１１５０の容量を増やすことができる。基板１１５３のメモリチ
ップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
【0338】
【0339】
図２８はＡＩシステム４０４１の構成例を示すブロック図である。ＡＩシステム４０４
１は、演算部４０１０と、制御部４０２０と、入出力部４０３０を有する。
１は、演算部４０１０と、制御部４０２０と、入出力部４０３０を有する。
【0340】
演算部４０１０は、アナログ演算回路４０１１と、ＤＯＳＲＡＭ４０１２と、ＮＯＳＲ
ＡＭ４０１３と、ＦＰＧＡ４０１４と、３Ｄ－ＮＡＮＤ４０１５を有する。
ＡＭ４０１３と、ＦＰＧＡ４０１４と、３Ｄ－ＮＡＮＤ４０１５を有する。
【0341】
ここで、ＤＯＳＲＡＭ（登録商標）とは、「Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、１Ｔ（トランジスタ）１Ｃ（容量）型のメモ
リセルを有するＲＡＭを指す。
ｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、１Ｔ（トランジスタ）１Ｃ（容量）型のメモ
リセルを有するＲＡＭを指す。
【0342】
また、ＮＯＳＲＡＭ（登録商標）とは「Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、ゲインセル型（２Ｔ型、３Ｔ型）のメモ
リセルを有するＲＡＭを指す。ＤＯＳＲＡＭおよびＮＯＳＲＡＭは、ＯＳトランジスタの
オフ電流が低いことを利用したメモリである。
ｉｃｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、ゲインセル型（２Ｔ型、３Ｔ型）のメモ
リセルを有するＲＡＭを指す。ＤＯＳＲＡＭおよびＮＯＳＲＡＭは、ＯＳトランジスタの
オフ電流が低いことを利用したメモリである。
【0343】
制御部４０２０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）４０
２１と、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）４０２２と、Ｐ
ＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）４０２３と、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）４０２４と、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａ
ｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）４０２５と、メモリコントローラ４０２６
と、電源回路４０２７と、ＰＭＵ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ）４０
２８と、を有する。
２１と、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）４０２２と、Ｐ
ＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）４０２３と、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）４０２４と、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａ
ｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）４０２５と、メモリコントローラ４０２６
と、電源回路４０２７と、ＰＭＵ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ）４０
２８と、を有する。
【0344】
入出力部４０３０は、外部記憶制御回路４０３１と、音声コーデック４０３２と、映像
コーデック４０３３と、汎用入出力モジュール４０３４と、通信モジュール４０３５と、
を有する。
コーデック４０３３と、汎用入出力モジュール４０３４と、通信モジュール４０３５と、
を有する。
【0345】
演算部４０１０は、ニューラルネットワークによる学習または推論を実行することがで
きる。
きる。
【0346】
アナログ演算回路４０１１はＡ／Ｄ（アナログ／デジタル）変換回路、Ｄ／Ａ（デジタ
ル／アナログ）変換回路、および積和演算回路を有する。
ル／アナログ）変換回路、および積和演算回路を有する。
【0347】
アナログ演算回路４０１１はＯＳトランジスタを用いて形成することが好ましい。ＯＳ
トランジスタを用いたアナログ演算回路４０１１は、アナログメモリを有し、学習または
推論に必要な積和演算を、低消費電力で実行することが可能になる。
トランジスタを用いたアナログ演算回路４０１１は、アナログメモリを有し、学習または
推論に必要な積和演算を、低消費電力で実行することが可能になる。
【0348】
ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを用いて形成されたＤＲＡＭであり、ＤＯ
ＳＲＡＭ４０１２は、ＣＰＵ４０２１から送られてくるデジタルデータを一時的に格納す
るメモリである。ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを含むメモリセルと、Ｓｉ
トランジスタを含む読み出し回路部を有する。上記メモリセルと読み出し回路部は、積層
された異なる層に設けることができるため、ＤＯＳＲＡＭ４０１２は、全体の回路面積を
小さくすることができる。
ＳＲＡＭ４０１２は、ＣＰＵ４０２１から送られてくるデジタルデータを一時的に格納す
るメモリである。ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを含むメモリセルと、Ｓｉ
トランジスタを含む読み出し回路部を有する。上記メモリセルと読み出し回路部は、積層
された異なる層に設けることができるため、ＤＯＳＲＡＭ４０１２は、全体の回路面積を
小さくすることができる。
【0349】
ニューラルネットワークを用いた計算は、入力データが１０００を超えることがある。
上記入力データをＳＲＡＭに格納する場合、ＳＲＡＭは回路面積に制限があり、記憶容量
が小さいため、上記入力データを小分けにして格納せざるを得ない。ＤＯＳＲＡＭ４０１
２は、限られた回路面積でも、メモリセルを高集積に配置することが可能であり、ＳＲＡ
Ｍに比べて記憶容量が大きい。そのため、ＤＯＳＲＡＭ４０１２は、上記入力データを効
率よく格納することができる。
上記入力データをＳＲＡＭに格納する場合、ＳＲＡＭは回路面積に制限があり、記憶容量
が小さいため、上記入力データを小分けにして格納せざるを得ない。ＤＯＳＲＡＭ４０１
２は、限られた回路面積でも、メモリセルを高集積に配置することが可能であり、ＳＲＡ
Ｍに比べて記憶容量が大きい。そのため、ＤＯＳＲＡＭ４０１２は、上記入力データを効
率よく格納することができる。
【0350】
ＮＯＳＲＡＭ４０１３はＯＳトランジスタを用いた不揮発性メモリである。ＮＯＳＲＡ
Ｍ４０１３は、フラッシュメモリや、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎ
ｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの他の不揮発性メモリと比べて、データを書
き込む際の消費電力が小さい。また、フラッシュメモリやＲｅＲＡＭのように、データを
書き込む際に素子が劣化することもなく、データの書き込み可能回数に制限が無い。
Ｍ４０１３は、フラッシュメモリや、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎ
ｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの他の不揮発性メモリと比べて、データを書
き込む際の消費電力が小さい。また、フラッシュメモリやＲｅＲＡＭのように、データを
書き込む際に素子が劣化することもなく、データの書き込み可能回数に制限が無い。
【0351】
また、ＮＯＳＲＡＭ４０１３は、１ビットの２値データの他に、２ビット以上の多値デ
ータを記憶することができる。ＮＯＳＲＡＭ４０１３は多値データを記憶することで、１
ビットあたりのメモリセル面積を小さくすることができる。
ータを記憶することができる。ＮＯＳＲＡＭ４０１３は多値データを記憶することで、１
ビットあたりのメモリセル面積を小さくすることができる。
【0352】
また、ＮＯＳＲＡＭ４０１３は、デジタルデータの他にアナログデータを記憶すること
ができる。そのため、アナログ演算回路４０１１は、ＮＯＳＲＡＭ４０１３をアナログメ
モリとして用いることもできる。ＮＯＳＲＡＭ４０１３は、アナログデータのまま記憶す
ることができるため、Ｄ／Ａ変換回路やＡ／Ｄ変換回路が不要である。そのため、ＮＯＳ
ＲＡＭ４０１３は周辺回路の面積を小さくすることができる。なお、本明細書においてア
ナログデータとは、３ビット（８値）以上の分解能を有するデータのことを指す。上述し
た多値データがアナログデータに含まれる場合もある。
ができる。そのため、アナログ演算回路４０１１は、ＮＯＳＲＡＭ４０１３をアナログメ
モリとして用いることもできる。ＮＯＳＲＡＭ４０１３は、アナログデータのまま記憶す
ることができるため、Ｄ／Ａ変換回路やＡ／Ｄ変換回路が不要である。そのため、ＮＯＳ
ＲＡＭ４０１３は周辺回路の面積を小さくすることができる。なお、本明細書においてア
ナログデータとは、３ビット（８値）以上の分解能を有するデータのことを指す。上述し
た多値データがアナログデータに含まれる場合もある。
【0353】
ニューラルネットワークの計算に用いられるデータやパラメータは、一旦、ＮＯＳＲＡ
Ｍ４０１３に格納することができる。上記データやパラメータは、ＣＰＵ４０２１を介し
て、ＡＩシステム４０４１の外部に設けられたメモリに格納してもよいが、内部に設けら
れたＮＯＳＲＡＭ４０１３の方が、より高速且つ低消費電力に上記データやパラメータを
格納することができる。また、ＮＯＳＲＡＭ４０１３は、ＤＯＳＲＡＭ４０１２よりもビ
ット線を長くすることができるので、記憶容量を大きくすることができる。
Ｍ４０１３に格納することができる。上記データやパラメータは、ＣＰＵ４０２１を介し
て、ＡＩシステム４０４１の外部に設けられたメモリに格納してもよいが、内部に設けら
れたＮＯＳＲＡＭ４０１３の方が、より高速且つ低消費電力に上記データやパラメータを
格納することができる。また、ＮＯＳＲＡＭ４０１３は、ＤＯＳＲＡＭ４０１２よりもビ
ット線を長くすることができるので、記憶容量を大きくすることができる。
【0354】
ＦＰＧＡ４０１４は、ＯＳトランジスタを用いたＦＰＧＡ（ＯＳ－ＦＰＧＡ）である。
ＡＩシステム４０４１は、ＦＰＧＡ４０１４を用いることによって、後述する、ディープ
ニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰
型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）
、深層信念ネットワーク（ＤＢＮ）などの、ニューラルネットワークの接続をハードウェ
アで構成することができる。上記のニューラルネットワークの接続をハードウェアで構成
することで、より高速に実行することができる。
ＡＩシステム４０４１は、ＦＰＧＡ４０１４を用いることによって、後述する、ディープ
ニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰
型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）
、深層信念ネットワーク（ＤＢＮ）などの、ニューラルネットワークの接続をハードウェ
アで構成することができる。上記のニューラルネットワークの接続をハードウェアで構成
することで、より高速に実行することができる。
【0355】
ＯＳ－ＦＰＧＡは、ＳＲＡＭで構成されるＦＰＧＡよりもメモリの面積を小さくするこ
とができる。そのため、コンテキスト切り替え機能を追加しても面積増加が少ない。また
、ＯＳ－ＦＰＧＡはブースティングによりデータやパラメータを高速に伝えることができ
る。
とができる。そのため、コンテキスト切り替え機能を追加しても面積増加が少ない。また
、ＯＳ－ＦＰＧＡはブースティングによりデータやパラメータを高速に伝えることができ
る。
【0356】
３Ｄ－ＮＡＮＤ４０１５はＯＳトランジスタを用いた不揮発性メモリである。３Ｄ－Ｎ
ＡＮＤ４０１５は、高集積化されたメモリであり、単位面積あたりの記憶容量が大きい。
ＡＮＤ４０１５は、高集積化されたメモリであり、単位面積あたりの記憶容量が大きい。
【0357】
また、３Ｄ－ＮＡＮＤ４０１５は、１ビットの２値データの他に、２ビット以上の多値
データを記憶することができる。３Ｄ－ＮＡＮＤ４０１５は多値データを記憶することで
、１ビットあたりのメモリセル面積を、さらに小さくすることができる。
データを記憶することができる。３Ｄ－ＮＡＮＤ４０１５は多値データを記憶することで
、１ビットあたりのメモリセル面積を、さらに小さくすることができる。
【0358】
また、３Ｄ－ＮＡＮＤ４０１５として、例えば、上記実施の形態に示す半導体装置を用
いることができる。これにより、メモリセルの占有面積を低減することができるので、本
実施の形態に係る記憶回路を有する半導体装置をさらに高集積化させることができる。よ
って、本実施の形態に係る記憶装置の単位面積あたりの記憶容量を増加させることができ
る。
いることができる。これにより、メモリセルの占有面積を低減することができるので、本
実施の形態に係る記憶回路を有する半導体装置をさらに高集積化させることができる。よ
って、本実施の形態に係る記憶装置の単位面積あたりの記憶容量を増加させることができ
る。
【0359】
ＡＩシステム４０４１は、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳ
ＲＡＭ４０１３、およびＦＰＧＡ４０１４を１つのダイ（チップ）の上に設けることがで
きる。そのため、ＡＩシステム４０４１は、高速且つ低消費電力に、ニューラルネットワ
ークの計算を実行することができる。また、アナログ演算回路４０１１、ＤＯＳＲＡＭ４
０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４は、同じ製造プロセスで作製す
ることができる。そのため、ＡＩシステム４０４１は、低コストで作製することができる
。
ＲＡＭ４０１３、およびＦＰＧＡ４０１４を１つのダイ（チップ）の上に設けることがで
きる。そのため、ＡＩシステム４０４１は、高速且つ低消費電力に、ニューラルネットワ
ークの計算を実行することができる。また、アナログ演算回路４０１１、ＤＯＳＲＡＭ４
０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４は、同じ製造プロセスで作製す
ることができる。そのため、ＡＩシステム４０４１は、低コストで作製することができる
。
【0360】
なお、演算部４０１０は、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰ
ＧＡ４０１４を、全て有する必要はない。ＡＩシステム４０４１が解決したい課題に応じ
て、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４の一または
複数を、選択して設ければよい。
ＧＡ４０１４を、全て有する必要はない。ＡＩシステム４０４１が解決したい課題に応じ
て、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４の一または
複数を、選択して設ければよい。
【0361】
ＡＩシステム４０４１は、解決したい課題に応じて、ディープニューラルネットワーク
（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワー
ク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク
（ＤＢＮ）などの手法を実行することができる。ＰＲＯＭ４０２５は、これらの手法の少
なくとも一つを実行するためのプログラムを保存することができる。また、当該プログラ
ムの一部または全てを、ＮＯＳＲＡＭ４０１３に保存してもよい。
（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワー
ク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク
（ＤＢＮ）などの手法を実行することができる。ＰＲＯＭ４０２５は、これらの手法の少
なくとも一つを実行するためのプログラムを保存することができる。また、当該プログラ
ムの一部または全てを、ＮＯＳＲＡＭ４０１３に保存してもよい。
【0362】
ライブラリとして存在する既存のプログラムは、ＧＰＵの処理を前提としているものが
多い。そのため、ＡＩシステム４０４１はＧＰＵ４０２２を有することが好ましい。ＡＩ
システム４０４１は、学習と推論で用いられる積和演算のうち、律速となる積和演算を演
算部４０１０で実行し、それ以外の積和演算をＧＰＵ４０２２で実行することができる。
そうすることで、学習と推論を高速に実行することができる。
多い。そのため、ＡＩシステム４０４１はＧＰＵ４０２２を有することが好ましい。ＡＩ
システム４０４１は、学習と推論で用いられる積和演算のうち、律速となる積和演算を演
算部４０１０で実行し、それ以外の積和演算をＧＰＵ４０２２で実行することができる。
そうすることで、学習と推論を高速に実行することができる。
【0363】
電源回路４０２７は、論理回路用の低電源電位を生成するだけではなく、アナログ演算
のための電位生成も行う。電源回路４０２７はＯＳメモリを用いてもよい。電源回路４０
２７は、基準電位をＯＳメモリに保存することで、消費電力を下げることができる。
のための電位生成も行う。電源回路４０２７はＯＳメモリを用いてもよい。電源回路４０
２７は、基準電位をＯＳメモリに保存することで、消費電力を下げることができる。
【0364】
ＰＭＵ４０２８は、ＡＩシステム４０４１の電力供給を一時的にオフにする機能を有す
る。
る。
【0365】
ＣＰＵ４０２１およびＧＰＵ４０２２は、レジスタとしてＯＳメモリを有することが好
ましい。ＣＰＵ４０２１およびＧＰＵ４０２２はＯＳメモリを有することで、電力供給が
オフになっても、ＯＳメモリ中にデータ（論理値）を保持し続けることができる。その結
果、ＡＩシステム４０４１は、電力を節約することができる。
ましい。ＣＰＵ４０２１およびＧＰＵ４０２２はＯＳメモリを有することで、電力供給が
オフになっても、ＯＳメモリ中にデータ（論理値）を保持し続けることができる。その結
果、ＡＩシステム４０４１は、電力を節約することができる。
【0366】
ＰＬＬ４０２３は、クロックを生成する機能を有する。ＡＩシステム４０４１は、ＰＬ
Ｌ４０２３が生成したクロックを基準に動作を行う。ＰＬＬ４０２３はＯＳメモリを有す
ることが好ましい。ＰＬＬ４０２３はＯＳメモリを有することで、クロックの発振周期を
制御するアナログ電位を保持することができる。
Ｌ４０２３が生成したクロックを基準に動作を行う。ＰＬＬ４０２３はＯＳメモリを有す
ることが好ましい。ＰＬＬ４０２３はＯＳメモリを有することで、クロックの発振周期を
制御するアナログ電位を保持することができる。
【0367】
ＡＩシステム４０４１は、ＤＲＡＭなどの外部メモリにデータを保存してもよい。その
ため、ＡＩシステム４０４１は、外部のＤＲＡＭとのインターフェースとして機能するメ
モリコントローラ４０２６を有することが好ましい。また、メモリコントローラ４０２６
は、ＣＰＵ４０２１またはＧＰＵ４０２２の近くに配置することが好ましい。そうするこ
とで、データのやり取りを高速に行うことができる。
ため、ＡＩシステム４０４１は、外部のＤＲＡＭとのインターフェースとして機能するメ
モリコントローラ４０２６を有することが好ましい。また、メモリコントローラ４０２６
は、ＣＰＵ４０２１またはＧＰＵ４０２２の近くに配置することが好ましい。そうするこ
とで、データのやり取りを高速に行うことができる。
【0368】
制御部４０２０に示す回路の一部または全ては、演算部４０１０と同じダイの上に形成
することができる。そうすることで、ＡＩシステム４０４１は、高速且つ低消費電力に、
ニューラルネットワークの計算を実行することができる。
することができる。そうすることで、ＡＩシステム４０４１は、高速且つ低消費電力に、
ニューラルネットワークの計算を実行することができる。
【0369】
ニューラルネットワークの計算に用いられるデータは外部記憶装置（ＨＤＤ（Ｈａｒｄ
Ｄｉｓｋ Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）など）に保
存される場合が多い。そのため、ＡＩシステム４０４１は、外部記憶装置とのインターフ
ェースとして機能する外部記憶制御回路４０３１を有することが好ましい。
Ｄｉｓｋ Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）など）に保
存される場合が多い。そのため、ＡＩシステム４０４１は、外部記憶装置とのインターフ
ェースとして機能する外部記憶制御回路４０３１を有することが好ましい。
【0370】
ニューラルネットワークを用いた学習と推論は、音声や映像を扱うことが多いので、Ａ
Ｉシステム４０４１は音声コーデック４０３２および映像コーデック４０３３を有する。
音声コーデック４０３２は、音声データのエンコード（符号化）およびデコード（復号）
を行い、映像コーデック４０３３は、映像データのエンコードおよびデコードを行う。
Ｉシステム４０４１は音声コーデック４０３２および映像コーデック４０３３を有する。
音声コーデック４０３２は、音声データのエンコード（符号化）およびデコード（復号）
を行い、映像コーデック４０３３は、映像データのエンコードおよびデコードを行う。
【0371】
ＡＩシステム４０４１は、外部センサから得られたデータを用いて学習または推論を行
うことができる。そのため、ＡＩシステム４０４１は汎用入出力モジュール４０３４を有
する。汎用入出力モジュール４０３４は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒ
ｉａｌ Ｂｕｓ）やＩ２Ｃ（Ｉｎｔｅｒ－Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）など
を含む。
うことができる。そのため、ＡＩシステム４０４１は汎用入出力モジュール４０３４を有
する。汎用入出力モジュール４０３４は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒ
ｉａｌ Ｂｕｓ）やＩ２Ｃ（Ｉｎｔｅｒ－Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）など
を含む。
【0372】
ＡＩシステム４０４１は、インターネットを経由して得られたデータを用いて学習また
は推論を行うことができる。そのため、ＡＩシステム４０４１は、通信モジュール４０３
５を有することが好ましい。
は推論を行うことができる。そのため、ＡＩシステム４０４１は、通信モジュール４０３
５を有することが好ましい。
【0373】
アナログ演算回路４０１１は、多値のフラッシュメモリをアナログメモリとして用いて
もよい。しかし、フラッシュメモリは書き換え可能回数に制限がある。また、多値のフラ
ッシュメモリは、エンベディッドで形成する（演算回路とメモリを同じダイの上に形成す
る）ことが非常に難しい。
もよい。しかし、フラッシュメモリは書き換え可能回数に制限がある。また、多値のフラ
ッシュメモリは、エンベディッドで形成する（演算回路とメモリを同じダイの上に形成す
る）ことが非常に難しい。
【0374】
また、アナログ演算回路４０１１は、ＲｅＲＡＭをアナログメモリとして用いてもよい
。しかし、ＲｅＲＡＭは書き換え可能回数に制限があり、記憶精度の点でも問題がある。
さらに、２端子でなる素子であるため、データの書き込みと読み出しを分ける回路設計が
複雑になる。
。しかし、ＲｅＲＡＭは書き換え可能回数に制限があり、記憶精度の点でも問題がある。
さらに、２端子でなる素子であるため、データの書き込みと読み出しを分ける回路設計が
複雑になる。
【0375】
また、アナログ演算回路４０１１は、ＭＲＡＭをアナログメモリとして用いてもよい。
しかし、ＭＲＡＭは抵抗変化率が低く、記憶精度の点で問題がある。
しかし、ＭＲＡＭは抵抗変化率が低く、記憶精度の点で問題がある。
【0376】
以上を鑑み、アナログ演算回路４０１１は、ＯＳメモリをアナログメモリとして用いる
ことが好ましい。
ことが好ましい。
【0377】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
ができる。
【0378】
【0379】
【0380】
図２９（Ａ）に図示するＡＩシステム４０４１Ａは、複数のＡＩシステム４０４１＿１
乃至ＡＩシステム４０４１＿ｎ（ｎは２以上の自然数）を有する。ＡＩシステム４０４１
＿１乃至ＡＩシステム４０４１＿ｎは、バス線４０９８を介して互いに接続されている。
乃至ＡＩシステム４０４１＿ｎ（ｎは２以上の自然数）を有する。ＡＩシステム４０４１
＿１乃至ＡＩシステム４０４１＿ｎは、バス線４０９８を介して互いに接続されている。
【0381】
【0382】
図２９（Ｂ）に図示するＡＩシステム４０４１Ｂは、複数のＡＩシステム４０４１＿１
乃至ＡＩシステム４０４１＿ｎを有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４
０４１＿ｎは、ネットワーク４０９９を介して互いに接続されている。
乃至ＡＩシステム４０４１＿ｎを有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４
０４１＿ｎは、ネットワーク４０９９を介して互いに接続されている。
【0383】
ネットワーク４０９９は、ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎの
それぞれに通信モジュールを設け、無線または有線による通信を行う構成とすればよい。
通信モジュールは、アンテナを介して通信を行うことができる。例えばＷｏｒｌｄ Ｗｉ
ｄｅ Ｗｅｂ（ＷＷＷ）の基盤であるインターネット、イントラネット、エクストラネッ
ト、ＰＡＮ（Ｐｅｒｓｏｎａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＬＡＮ（Ｌｏｃａｌ Ａ
ｒｅａ Ｎｅｔｗｏｒｋ）、ＣＡＮ（Ｃａｍｐｕｓ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＭＡ
Ｎ（Ｍｅｔｒｏｐｏｌｉｔａｎ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ Ａｒ
ｅａ Ｎｅｔｗｏｒｋ）、ＧＡＮ（Ｇｌｏｂａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）等のコン
ピュータネットワークに各ＡＩシステムを接続させ、通信を行うことができる。無線通信
を行う場合、通信プロトコル又は通信技術として、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏ
ｌｕｔｉｏｎ）、ＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍ
ｍｕｎｉｃａｔｉｏｎ：登録商標）、ＥＤＧＥ（Ｅｎｈａｎｃｅｄ Ｄａｔａ Ｒａｔｅ
ｓ ｆｏｒ ＧＳＭ Ｅｖｏｌｕｔｉｏｎ）、ＣＤＭＡ２０００（Ｃｏｄｅ Ｄｉｖｉｓ
ｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ ２０００）、Ｗ－ＣＤＭＡ（登録商標）など
の通信規格、またはＷｉ－Ｆｉ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、Ｚｉｇ
Ｂｅｅ（登録商標）等のＩＥＥＥにより通信規格化された仕様を用いることができる。
それぞれに通信モジュールを設け、無線または有線による通信を行う構成とすればよい。
通信モジュールは、アンテナを介して通信を行うことができる。例えばＷｏｒｌｄ Ｗｉ
ｄｅ Ｗｅｂ（ＷＷＷ）の基盤であるインターネット、イントラネット、エクストラネッ
ト、ＰＡＮ（Ｐｅｒｓｏｎａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＬＡＮ（Ｌｏｃａｌ Ａ
ｒｅａ Ｎｅｔｗｏｒｋ）、ＣＡＮ（Ｃａｍｐｕｓ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＭＡ
Ｎ（Ｍｅｔｒｏｐｏｌｉｔａｎ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ Ａｒ
ｅａ Ｎｅｔｗｏｒｋ）、ＧＡＮ（Ｇｌｏｂａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）等のコン
ピュータネットワークに各ＡＩシステムを接続させ、通信を行うことができる。無線通信
を行う場合、通信プロトコル又は通信技術として、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏ
ｌｕｔｉｏｎ）、ＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍ
ｍｕｎｉｃａｔｉｏｎ：登録商標）、ＥＤＧＥ（Ｅｎｈａｎｃｅｄ Ｄａｔａ Ｒａｔｅ
ｓ ｆｏｒ ＧＳＭ Ｅｖｏｌｕｔｉｏｎ）、ＣＤＭＡ２０００（Ｃｏｄｅ Ｄｉｖｉｓ
ｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ ２０００）、Ｗ－ＣＤＭＡ（登録商標）など
の通信規格、またはＷｉ－Ｆｉ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、Ｚｉｇ
Ｂｅｅ（登録商標）等のＩＥＥＥにより通信規格化された仕様を用いることができる。
【0384】
図２９（Ａ）、（Ｂ）の構成とすることで、外部のセンサ等で得られたアナログ信号を
別々のＡＩシステムで処理することができる。例えば、生体情報のように、脳波、脈拍、
血圧、体温等といった情報を脳波センサ、脈波センサ、血圧センサ、温度センサといった
各種センサで取得し、別々のＡＩシステムでアナログ信号を処理することができる。別々
のＡＩシステムのそれぞれで信号の処理、または学習を行うことで一つのＡＩシステムあ
たりの情報処理量を少なくできる。そのため、より少ない演算量で信号の処理、または学
習を行うことができる。その結果、認識精度を高めることができる。それぞれのＡＩシス
テムで得られた情報から、複雑に変化する生体情報の変化を瞬時に統合的に把握すること
ができるといったことが期待できる。
別々のＡＩシステムで処理することができる。例えば、生体情報のように、脳波、脈拍、
血圧、体温等といった情報を脳波センサ、脈波センサ、血圧センサ、温度センサといった
各種センサで取得し、別々のＡＩシステムでアナログ信号を処理することができる。別々
のＡＩシステムのそれぞれで信号の処理、または学習を行うことで一つのＡＩシステムあ
たりの情報処理量を少なくできる。そのため、より少ない演算量で信号の処理、または学
習を行うことができる。その結果、認識精度を高めることができる。それぞれのＡＩシス
テムで得られた情報から、複雑に変化する生体情報の変化を瞬時に統合的に把握すること
ができるといったことが期待できる。
【0385】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
ができる。
【0386】
（実施の形態６）
本実施の形態は、上記実施の形態に示すＡＩシステムが組み込まれたＩＣの一例を示す
。
本実施の形態は、上記実施の形態に示すＡＩシステムが組み込まれたＩＣの一例を示す
。
【0387】
上記実施の形態に示すＡＩシステムは、ＣＰＵ等のＳｉトランジスタでなるデジタル処
理回路と、ＯＳトランジスタを用いたアナログ演算回路、ＯＳ－ＦＰＧＡおよびＤＯＳＲ
ＡＭ、ＮＯＳＲＡＭ等のＯＳメモリを、１のダイに集積することができる。
理回路と、ＯＳトランジスタを用いたアナログ演算回路、ＯＳ－ＦＰＧＡおよびＤＯＳＲ
ＡＭ、ＮＯＳＲＡＭ等のＯＳメモリを、１のダイに集積することができる。
【0388】
図３０に、ＡＩシステムを組み込んだＩＣの一例を示す。図３０に示すＡＩシステムＩ
Ｃ７０００は、リード７００１及び回路部７００３を有する。ＡＩシステムＩＣ７０００
は、例えばプリント基板７００２に実装される。このようなＩＣチップが複数組み合わさ
れて、それぞれがプリント基板７００２上で電気的に接続されることで電子部品が実装さ
れた基板（実装基板７００４）が完成する。回路部７００３には、上記実施の形態で示し
た各種の回路が１のダイに設けられている。回路部７００３は、先の実施の形態に示すよ
うに、積層構造をもち、Ｓｉトランジスタ層７０３１、配線層７０３２、ＯＳトランジス
タ層７０３３に大別される。ＯＳトランジスタ層７０３３をＳｉトランジスタ層７０３１
に積層して設けることができるため、ＡＩシステムＩＣ７０００の小型化が容易である。
Ｃ７０００は、リード７００１及び回路部７００３を有する。ＡＩシステムＩＣ７０００
は、例えばプリント基板７００２に実装される。このようなＩＣチップが複数組み合わさ
れて、それぞれがプリント基板７００２上で電気的に接続されることで電子部品が実装さ
れた基板（実装基板７００４）が完成する。回路部７００３には、上記実施の形態で示し
た各種の回路が１のダイに設けられている。回路部７００３は、先の実施の形態に示すよ
うに、積層構造をもち、Ｓｉトランジスタ層７０３１、配線層７０３２、ＯＳトランジス
タ層７０３３に大別される。ＯＳトランジスタ層７０３３をＳｉトランジスタ層７０３１
に積層して設けることができるため、ＡＩシステムＩＣ７０００の小型化が容易である。
【0389】
図３０では、ＡＩシステムＩＣ７０００のパッケージにＱＦＰ（Ｑｕａｄ Ｆｌａｔ
Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
【0390】
ＣＰＵ等のデジタル処理回路と、ＯＳトランジスタを用いたアナログ演算回路、ＯＳ－
ＦＰＧＡおよびＤＯＳＲＡＭ、ＮＯＳＲＡＭ等のＯＳメモリは、全て、Ｓｉトランジスタ
層７０３１、配線層７０３２およびＯＳトランジスタ層７０３３に形成することができる
。すなわち、上記ＡＩシステムを構成する素子は、同一の製造プロセスで形成することが
可能である。そのため、本実施の形態に示すＩＣは、構成する素子が増えても製造プロセ
スを増やす必要がなく、上記ＡＩシステムを低コストで組み込むことができる。
ＦＰＧＡおよびＤＯＳＲＡＭ、ＮＯＳＲＡＭ等のＯＳメモリは、全て、Ｓｉトランジスタ
層７０３１、配線層７０３２およびＯＳトランジスタ層７０３３に形成することができる
。すなわち、上記ＡＩシステムを構成する素子は、同一の製造プロセスで形成することが
可能である。そのため、本実施の形態に示すＩＣは、構成する素子が増えても製造プロセ
スを増やす必要がなく、上記ＡＩシステムを低コストで組み込むことができる。
【0391】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
ができる。
【0392】
【0393】
図３１（Ａ）に示すロボット２１００は、演算装置２１１０、照度センサ２１０１、マ
イクロフォン２１０２、上部カメラ２１０３、スピーカ２１０４、ディスプレイ２１０５
、下部カメラ２１０６、障害物センサ２１０７、および移動機構２１０８を備える。
イクロフォン２１０２、上部カメラ２１０３、スピーカ２１０４、ディスプレイ２１０５
、下部カメラ２１０６、障害物センサ２１０７、および移動機構２１０８を備える。
【0394】
マイクロフォン２１０２は、使用者の話し声及び環境音等を検知する機能を有する。ま
た、スピーカ２１０４は、音声を発する機能を有する。ロボット２１００は、マイクロフ
ォン２１０２およびスピーカ２１０４を用いて、使用者とコミュニケーションをとること
が可能である。
た、スピーカ２１０４は、音声を発する機能を有する。ロボット２１００は、マイクロフ
ォン２１０２およびスピーカ２１０４を用いて、使用者とコミュニケーションをとること
が可能である。
【0395】
ディスプレイ２１０５は、種々の情報の表示を行う機能を有する。ロボット２１００は
、使用者の望みの情報をディスプレイ２１０５に表示することが可能である。ディスプレ
イ２１０５は、タッチパネルを搭載していてもよい。
、使用者の望みの情報をディスプレイ２１０５に表示することが可能である。ディスプレ
イ２１０５は、タッチパネルを搭載していてもよい。
【0396】
上部カメラ２１０３および下部カメラ２１０６は、ロボット２１００の周囲を撮像する
機能を有する。また、障害物センサ２１０７は、移動機構２１０８を用いてロボット２１
００が前進する際の進行方向における障害物の有無を察知することができる。ロボット２
１００は、上部カメラ２１０３、下部カメラ２１０６および障害物センサ２１０７を用い
て、周囲の環境を認識し、安全に移動することが可能である。
機能を有する。また、障害物センサ２１０７は、移動機構２１０８を用いてロボット２１
００が前進する際の進行方向における障害物の有無を察知することができる。ロボット２
１００は、上部カメラ２１０３、下部カメラ２１０６および障害物センサ２１０７を用い
て、周囲の環境を認識し、安全に移動することが可能である。
【0397】
図３１（Ｂ）に示す飛行体２１２０は、演算装置２１２１と、プロペラ２１２３と、カ
メラ２１２２と、を有し、自律して飛行する機能を有する。
メラ２１２２と、を有し、自律して飛行する機能を有する。
【0398】
飛行体２１２０において、演算装置２１２１およびカメラ２１２２に上記半導体装置を
用いることができる。
用いることができる。
【0399】
図３１（Ｃ）は、自動車の一例を示す外観図である。自動車２９８０は、カメラ２９８
１等を有する。また、自動車２９８０は、赤外線レーダー、ミリ波レーダー、レーザーレ
ーダーなど各種センサなどを備える。自動車２９８０は、カメラ２９８１が撮影した画像
を解析し、歩行者の有無など、周囲の交通状況を判断し、自動運転を行うことができる。
１等を有する。また、自動車２９８０は、赤外線レーダー、ミリ波レーダー、レーザーレ
ーダーなど各種センサなどを備える。自動車２９８０は、カメラ２９８１が撮影した画像
を解析し、歩行者の有無など、周囲の交通状況を判断し、自動運転を行うことができる。
【0400】
図３１（Ｄ）に、互いに別々の言語で話す複数の人間のコミュニケーションにおいて、
携帯電子機器２１３０に同時通訳を行わせる状況を示す。
携帯電子機器２１３０に同時通訳を行わせる状況を示す。
【0401】
携帯電子機器２１３０は、マイクロフォンおよびスピーカ等を有し、使用者の話し声を
認識してそれを話し相手の話す言語に翻訳する機能を有する。
認識してそれを話し相手の話す言語に翻訳する機能を有する。
【0402】
【0403】
図３２（Ａ）は、ペースメーカの一例を示す断面模式図である。
【0404】
ペースメーカ本体５３００は、バッテリー５３０１ａ、５３０１ｂと、レギュレータと
、制御回路と、アンテナ５３０４と、右心房へのワイヤ５３０２、右心室へのワイヤ５３
０３とを少なくとも有している。
、制御回路と、アンテナ５３０４と、右心房へのワイヤ５３０２、右心室へのワイヤ５３
０３とを少なくとも有している。
【0405】
ペースメーカ本体５３００は手術により体内に設置され、二本のワイヤは、人体の鎖骨
下静脈５３０５及び上大静脈５３０６を通過させて一方のワイヤ先端が右心室、もう一方
のワイヤ先端が右心房に設置されるようにする。
下静脈５３０５及び上大静脈５３０６を通過させて一方のワイヤ先端が右心室、もう一方
のワイヤ先端が右心房に設置されるようにする。
【0406】
また、アンテナ５３０４で電力が受信でき、その電力は複数のバッテリー５３０１ａ、
５３０１ｂに充電され、ペースメーカの交換頻度を少なくすることができる。ペースメー
カ本体５３００は複数のバッテリーを有しているため、安全性が高く、一方が故障したと
してももう一方が機能させることができるため、補助電源としても機能する。
５３０１ｂに充電され、ペースメーカの交換頻度を少なくすることができる。ペースメー
カ本体５３００は複数のバッテリーを有しているため、安全性が高く、一方が故障したと
してももう一方が機能させることができるため、補助電源としても機能する。
【0407】
また、電力を受信できるアンテナ５３０４とは別に、生理信号を送信できるアンテナを
有していてもよく、例えば、脈拍、呼吸数、心拍数、体温などの生理信号を外部のモニタ
装置で確認できるような心臓活動を監視するシステムを構成してもよい。
有していてもよく、例えば、脈拍、呼吸数、心拍数、体温などの生理信号を外部のモニタ
装置で確認できるような心臓活動を監視するシステムを構成してもよい。
【0408】
図３２（Ｂ）に示すセンサ５９００は、接着パッド等を用いて人体に取り付けられる。
センサ５９００は、配線５９３２を介して人体に取り付けられた電極５９３１等に信号を
与えて心拍数、心電図等の生体情報等を取得する。取得された情報は無線信号として、読
み取り器等の端末に送信される。
センサ５９００は、配線５９３２を介して人体に取り付けられた電極５９３１等に信号を
与えて心拍数、心電図等の生体情報等を取得する。取得された情報は無線信号として、読
み取り器等の端末に送信される。
【0409】
図３３は、掃除ロボットの一例を示す模式図である。
【0410】
掃除ロボット５１００は、上面に配置されたディスプレイ５１０１、側面に配置された
複数のカメラ５１０２、ブラシ５１０３、操作ボタン５１０４を有する。また図示されて
いないが、掃除ロボット５１００の下面には、タイヤ、吸い込み口等が備えられている。
掃除ロボット５１００は、その他に赤外線センサ、超音波センサ、加速度センサ、ピエゾ
センサ、光センサ、ジャイロセンサなどの各種センサを備えている。また、掃除ロボット
５１００は、無線による通信手段を備えている。
複数のカメラ５１０２、ブラシ５１０３、操作ボタン５１０４を有する。また図示されて
いないが、掃除ロボット５１００の下面には、タイヤ、吸い込み口等が備えられている。
掃除ロボット５１００は、その他に赤外線センサ、超音波センサ、加速度センサ、ピエゾ
センサ、光センサ、ジャイロセンサなどの各種センサを備えている。また、掃除ロボット
５１００は、無線による通信手段を備えている。
【0411】
掃除ロボット５１００は自走し、ゴミ５１２０を検知し、下面に設けられた吸い込み口
からゴミを吸引することができる。
からゴミを吸引することができる。
【0412】
また、掃除ロボット５１００はカメラ５１０２が撮影した画像を解析し、壁、家具また
は段差などの障害物の有無を判断することができる。また、画像解析により、配線などブ
ラシ５１０３に絡まりそうな物体を検知した場合は、ブラシ５１０３の回転を止めること
ができる。
は段差などの障害物の有無を判断することができる。また、画像解析により、配線などブ
ラシ５１０３に絡まりそうな物体を検知した場合は、ブラシ５１０３の回転を止めること
ができる。
【0413】
ディスプレイ５１０１には、バッテリーの残量や、吸引したゴミの量などを表示するこ
とができる。掃除ロボット５１００が走行した経路をディスプレイ５１０１に表示させて
もよい。また、ディスプレイ５１０１をタッチパネルとし、操作ボタン５１０４をディス
プレイ５１０１に設けてもよい。
とができる。掃除ロボット５１００が走行した経路をディスプレイ５１０１に表示させて
もよい。また、ディスプレイ５１０１をタッチパネルとし、操作ボタン５１０４をディス
プレイ５１０１に設けてもよい。
【0414】
掃除ロボット５１００は、スマートフォンなどの携帯電子機器５１４０と通信すること
ができる。カメラ５１０２が撮影した画像は、携帯電子機器５１４０に表示させることが
できる。そのため、掃除ロボット５１００の持ち主は、外出先からでも、部屋の様子を知
ることができる。また、ディスプレイ５１０１の表示をスマートフォンなどの携帯電子機
器で確認することもできる。
ができる。カメラ５１０２が撮影した画像は、携帯電子機器５１４０に表示させることが
できる。そのため、掃除ロボット５１００の持ち主は、外出先からでも、部屋の様子を知
ることができる。また、ディスプレイ５１０１の表示をスマートフォンなどの携帯電子機
器で確認することもできる。
【0415】
例えば、本発明の一態様の半導体装置を用いた記憶装置は、上述した電子機器の制御情
報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体
装置を用いることで、信頼性の高い電子機器を実現することができる。
報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体
装置を用いることで、信頼性の高い電子機器を実現することができる。
【0416】
また、例えば、上述した電子機器の演算装置などに、上記ＡＩシステムが組み込まれた
ＩＣを用いることができる。これにより、本実施の形態に示す電子機器は、ＡＩシステム
によって、状況に応じた的確な動作を、低消費電力で行うことができる。
ＩＣを用いることができる。これにより、本実施の形態に示す電子機器は、ＡＩシステム
によって、状況に応じた的確な動作を、低消費電力で行うことができる。
【0417】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可
能である。
能である。
【符号の説明】
【0418】
１０：メモリセル、１１：トランジスタ、１２：トランジスタ、１４：容量素子、２０：
メモリセルストリング、３０：次元メモリセルアレイ、４０：次元メモリセルアレイ、５
０：選択トランジスタアレイ、５１：駆動回路、５２：読み出し回路、５３：駆動回路、
５４：駆動回路、６０：選択トランジスタセル、６１：トランジスタ、６２：トランジス
タ、１０６：酸化物、１０６Ａ：酸化物、１０６Ｂ：酸化物、１０９ａ：領域、１０９ｂ
：領域、１１２：絶縁体、１１２Ａ：絶縁体、１１２Ｂ：絶縁体、１１２Ｃ：絶縁体、１
１４：導電体、１１４Ａ：導電体、１１４Ｂ：導電体、１１４Ｃ：導電体、１１６：絶縁
体、１１６Ａ：絶縁体、１１６Ｂ：絶縁体、１１６Ｃ：絶縁体、１１８：絶縁体、１１８
Ａ：絶縁体、１１８Ｂ：絶縁体、１１８Ｃ：絶縁体、１２０：導電体、１２２：導電体、
１２２Ａ：導電体、１２２Ｂ：導電体、１２２Ｃ：導電体、１２６：絶縁体、１２７：絶
縁体、１２８：絶縁体、１２９：絶縁体、１３０：絶縁体、１３０Ａ：絶縁体、１３０Ｂ
：絶縁体、１３０Ｃ：絶縁体、１３２：絶縁体、１３２Ａ：絶縁体、１３４：酸化物、１
３８：絶縁体、１４０：層、１４１：層、１４２：層、１５０：半導体基板、１５４ａ：
導電体、１５４ｂ：導電体、１６０：領域、１６２ａ：絶縁体、１６２ｂ：絶縁体、１６
４：絶縁体、１６５：絶縁体、１６６：絶縁体、１６８：絶縁体、１７０：絶縁体、１７
２ａ：領域、１７２ｂ：領域、１７２ｃ：領域、１７２ｄ：領域、１７４ａ：導電体、１
７４ｂ：導電体、１７６ａ：導電体、１７６ｂ：導電体、１７８ａ：導電体、１７８ｂ：
導電体、１７８ｃ：導電体、１７８ｄ：導電体、１８０ａ：導電体、１８０ｂ：導電体、
１８０ｃ：導電体、１８０ｄ：導電体、１１００：ＵＳＢメモリ、１１０１：筐体、１１
０２：キャップ、１１０３：ＵＳＢコネクタ、１１０４：基板、１１０５：メモリチップ
、１１０６：コントローラチップ、１１１０：ＳＤカード、１１１１：筐体、１１１２：
コネクタ、１１１３：基板、１１１４：メモリチップ、１１１５：コントローラチップ、
１１５０：ＳＳＤ、１１５１：筐体、１１５２：コネクタ、１１５３：基板、１１５４：
メモリチップ、１１５５：メモリチップ、１１５６：コントローラチップ、２１００：ロ
ボット、２１０１：照度センサ、２１０２：マイクロフォン、２１０３：上部カメラ、２
１０４：スピーカ、２１０５：ディスプレイ、２１０６：下部カメラ、２１０７：障害物
センサ、２１０８：移動機構、２１１０：演算装置、２１２０：飛行体、２１２１：演算
装置、２１２２：カメラ、２１２３：プロペラ、２１３０：携帯電子機器、２１３１：携
帯型マイクロフォン、２９８０：自動車、２９８１：カメラ、４０１０：演算部、４０１
１：アナログ演算回路、４０１２：ＤＯＳＲＡＭ、４０１３：ＮＯＳＲＡＭ、４０１４：
ＦＰＧＡ、４０１５：３Ｄ－ＮＡＮＤ、４０２０：制御部、４０２１：ＣＰＵ、４０２２
：ＧＰＵ、４０２３：ＰＬＬ、４０２４：ＳＲＡＭ、４０２５：ＰＲＯＭ、４０２６：メ
モリコントローラ、４０２７：電源回路、４０２８：ＰＭＵ、４０３０：入出力部、４０
３１：外部記憶制御回路、４０３２：音声コーデック、４０３３：映像コーデック、４０
３４：汎用入出力モジュール、４０３５：通信モジュール、４０４１：ＡＩシステム、４
０４１＿１：ＡＩシステム、４０４１＿ｎ：ＡＩシステム、４０４１Ａ：ＡＩシステム、
４０４１Ｂ：ＡＩシステム、４０９８：バス線、４０９９：ネットワーク、５１００：掃
除ロボット、５１０１：ディスプレイ、５１０２：カメラ、５１０３：ブラシ、５１０４
：操作ボタン、５１２０：ゴミ、５１４０：携帯電子機器、５３００：ペースメーカ本体
、５３０１ａ：バッテリー、５３０１ｂ：バッテリー、５３０２：ワイヤ、５３０３：ワ
イヤ、５３０４：アンテナ、５３０５：鎖骨下静脈、５３０６：上大静脈、５９００：セ
ンサ、５９３１：電極、５９３２：配線、７０００：ＡＩシステムＩＣ、７００１：リー
ド、７００２：プリント基板、７００３：回路部、７００４：実装基板、７０３１：Ｓｉ
トランジスタ層、７０３２：配線層、７０３３：ＯＳトランジスタ層
メモリセルストリング、３０：次元メモリセルアレイ、４０：次元メモリセルアレイ、５
０：選択トランジスタアレイ、５１：駆動回路、５２：読み出し回路、５３：駆動回路、
５４：駆動回路、６０：選択トランジスタセル、６１：トランジスタ、６２：トランジス
タ、１０６：酸化物、１０６Ａ：酸化物、１０６Ｂ：酸化物、１０９ａ：領域、１０９ｂ
：領域、１１２：絶縁体、１１２Ａ：絶縁体、１１２Ｂ：絶縁体、１１２Ｃ：絶縁体、１
１４：導電体、１１４Ａ：導電体、１１４Ｂ：導電体、１１４Ｃ：導電体、１１６：絶縁
体、１１６Ａ：絶縁体、１１６Ｂ：絶縁体、１１６Ｃ：絶縁体、１１８：絶縁体、１１８
Ａ：絶縁体、１１８Ｂ：絶縁体、１１８Ｃ：絶縁体、１２０：導電体、１２２：導電体、
１２２Ａ：導電体、１２２Ｂ：導電体、１２２Ｃ：導電体、１２６：絶縁体、１２７：絶
縁体、１２８：絶縁体、１２９：絶縁体、１３０：絶縁体、１３０Ａ：絶縁体、１３０Ｂ
：絶縁体、１３０Ｃ：絶縁体、１３２：絶縁体、１３２Ａ：絶縁体、１３４：酸化物、１
３８：絶縁体、１４０：層、１４１：層、１４２：層、１５０：半導体基板、１５４ａ：
導電体、１５４ｂ：導電体、１６０：領域、１６２ａ：絶縁体、１６２ｂ：絶縁体、１６
４：絶縁体、１６５：絶縁体、１６６：絶縁体、１６８：絶縁体、１７０：絶縁体、１７
２ａ：領域、１７２ｂ：領域、１７２ｃ：領域、１７２ｄ：領域、１７４ａ：導電体、１
７４ｂ：導電体、１７６ａ：導電体、１７６ｂ：導電体、１７８ａ：導電体、１７８ｂ：
導電体、１７８ｃ：導電体、１７８ｄ：導電体、１８０ａ：導電体、１８０ｂ：導電体、
１８０ｃ：導電体、１８０ｄ：導電体、１１００：ＵＳＢメモリ、１１０１：筐体、１１
０２：キャップ、１１０３：ＵＳＢコネクタ、１１０４：基板、１１０５：メモリチップ
、１１０６：コントローラチップ、１１１０：ＳＤカード、１１１１：筐体、１１１２：
コネクタ、１１１３：基板、１１１４：メモリチップ、１１１５：コントローラチップ、
１１５０：ＳＳＤ、１１５１：筐体、１１５２：コネクタ、１１５３：基板、１１５４：
メモリチップ、１１５５：メモリチップ、１１５６：コントローラチップ、２１００：ロ
ボット、２１０１：照度センサ、２１０２：マイクロフォン、２１０３：上部カメラ、２
１０４：スピーカ、２１０５：ディスプレイ、２１０６：下部カメラ、２１０７：障害物
センサ、２１０８：移動機構、２１１０：演算装置、２１２０：飛行体、２１２１：演算
装置、２１２２：カメラ、２１２３：プロペラ、２１３０：携帯電子機器、２１３１：携
帯型マイクロフォン、２９８０：自動車、２９８１：カメラ、４０１０：演算部、４０１
１：アナログ演算回路、４０１２：ＤＯＳＲＡＭ、４０１３：ＮＯＳＲＡＭ、４０１４：
ＦＰＧＡ、４０１５：３Ｄ－ＮＡＮＤ、４０２０：制御部、４０２１：ＣＰＵ、４０２２
：ＧＰＵ、４０２３：ＰＬＬ、４０２４：ＳＲＡＭ、４０２５：ＰＲＯＭ、４０２６：メ
モリコントローラ、４０２７：電源回路、４０２８：ＰＭＵ、４０３０：入出力部、４０
３１：外部記憶制御回路、４０３２：音声コーデック、４０３３：映像コーデック、４０
３４：汎用入出力モジュール、４０３５：通信モジュール、４０４１：ＡＩシステム、４
０４１＿１：ＡＩシステム、４０４１＿ｎ：ＡＩシステム、４０４１Ａ：ＡＩシステム、
４０４１Ｂ：ＡＩシステム、４０９８：バス線、４０９９：ネットワーク、５１００：掃
除ロボット、５１０１：ディスプレイ、５１０２：カメラ、５１０３：ブラシ、５１０４
：操作ボタン、５１２０：ゴミ、５１４０：携帯電子機器、５３００：ペースメーカ本体
、５３０１ａ：バッテリー、５３０１ｂ：バッテリー、５３０２：ワイヤ、５３０３：ワ
イヤ、５３０４：アンテナ、５３０５：鎖骨下静脈、５３０６：上大静脈、５９００：セ
ンサ、５９３１：電極、５９３２：配線、７０００：ＡＩシステムＩＣ、７００１：リー
ド、７００２：プリント基板、７００３：回路部、７００４：実装基板、７０３１：Ｓｉ
トランジスタ層、７０３２：配線層、７０３３：ＯＳトランジスタ層
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】