特開 2024-167392 キャッシュにおけるパイプライン化された読み出し・変更・書き込みサポートを容易にするための方法及び装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024167392

(43)【公開日】2024-12-03

(54)【発明の名称】キャッシュにおけるパイプライン化された読み出し・変更・書き込みサポートを容易にするための方法及び装置

(51)【国際特許分類】

   G06F 12/0804 20160101AFI20241126BHJP

   G06F 12/0895 20160101ALI20241126BHJP

【ＦＩ】

G06F12/0804 107

G06F12/0804 111

G06F12/0895 100

【審査請求】有

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2024152222

(22)【出願日】2024-09-04

(62)【分割の表示】P 2021569845の分割

【原出願日】2020-05-26

(31)【優先権主張番号】16/882,238

(32)【優先日】2020-05-22

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】62/852,494

(32)【優先日】2019-05-24

(33)【優先権主張国・地域又は機関】US

【公序良俗違反の表示】

（特許庁注：以下のものは登録商標）

１．ＪＡＶＡ

２．ＰＹＴＨＯＮ

３．ＪＡＶＡＳＣＲＩＰＴ

４．ＳＷＩＦＴ

(71)【出願人】

【識別番号】390020248

【氏名又は名称】日本テキサス・インスツルメンツ合同会社

(71)【出願人】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【上記1名の代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(72)【発明者】

【氏名】ナヴィーン ボリア

(72)【発明者】

【氏名】ティモシー デヴィッド アンダーソン

(72)【発明者】

【氏名】ピート マイケル ヒプルハウザー

(57)【要約】      （修正有）

【課題】ストアキュー及びデータ転送を用いてレベル１データキャッシュにおいて完全にパイプライン化された読み出し・変更・書き込み・サポートを容易にするための装置、方法及びシステムを提供する。
【解決手段】Ｌ１レベル１キャッシュ１１０は、メインストレージ２１４と、犠牲ストレージ２１８と、メインストレージ及び犠牲ストレージに結合されるメインキャッシュストアキュー２１２及び犠牲キャッシュストアキュー２１６と、を含む。ストアキューは、データの第１のセットを特定する第１のメモリ動作を受け取り、データの第１のセットを第１のストレージ及び第２のストレージの少なくとも１つに格納するために第１のメモリ動作を処理し、第２のメモリ動作を受け取り、第１のデータのセットを第１のストレージ及び第２のストレージの少なくとも１つに格納する前に、第２のメモリ動作において用いるためにデータの第１のセットをフィードバックする。
【選択図】図２

【特許請求の範囲】

【請求項1】

装置であって、
第１のストレージと、
第２のストレージと、
前記第１のストレージ及び前記第２のストレージに結合されるストアキューと、
を含み、
前記ストアキューが、
データの第１のセットを特定する第１のメモリ動作を受け取り、
前記第１のストレージ及び前記第２のストレージの少なくとも１つに前記データの第１のセットを格納するために前記第１のメモリ動作を処理し、
第２のメモリ動作を受け取り、及び
前記データの第１のセットを前記第１のストレージ及び前記第２のストレージの少なくとも１つに格納する前に、前記第２のメモリ動作において使用するために前記データの第１のセットをフィードバックする、
ように動作可能である、装置。

【請求項2】

請求項１に記載の装置であって、
前記第２のメモリ動作が、読み出し・変更・書き込み動作であり、データの第２のセットを特定し、
前記ストアキューが、
前記データの第１のセットを前記第１のストレージ及び前記第２のストレージの少なくとも１つに格納する前に、データの第３のセットを生成するために前記データの第１のセット及び前記データの第２のセットをマージし、及び
前記第１のストレージ及び前記第２のストレージの少なくとも１つに格納するために前記データの第３のセットを提供する、
ように動作可能である、装置。

【請求項3】

請求項２に記載の装置であって、
前記データの第３のセットを読み出すことを示す第３のメモリ動作を受け取ることを更に含む、装置。

【請求項4】

請求項１に記載の装置であって、
前記第２のストレージが、前記第１のストレージの犠牲ストレージとして構成される、装置。

【請求項5】

請求項１に記載の装置であって、
前記ストアキューが、前記データの第１のセットの第１のアドレス値を格納するように構成されるデータストアを更に含む、装置。

【請求項6】

請求項１に記載の装置であって、
前記ストアキューが、エラー検出符号を生成するためのエラー符号訂正生成器を更に含む、装置。

【請求項7】

請求項６に記載の装置であって、
前記エラー符号訂正生成器が、前記第１のメモリ動作を処理することに応答して前記エラー検出符号を生成するためのものである、装置。

【請求項8】

方法であって、
データの第１のセットを特定する第１のメモリ動作を受け取ることと、
第１のストレージ及び第２のストレージの少なくとも１つに前記データの第１のセットを格納するために前記第１のメモリ動作を処理することと、
第２のメモリ動作を受け取ることと、
前記データの第１のセットを前記第１のストレージ及び前記第２のストレージの少なくとも１つに格納する前に、前記第２のメモリ動作において使用するために前記データの第１のセットを送信することと、
を含む、方法。

【請求項9】

請求項８に記載の方法であって、
前記第２のメモリ動作が、読み出し・変更・書き込み動作であり、データの第２のセットを特定し、
前記方法が、
前記データの第１のセットを前記第１のストレージ及び前記第２のストレージの少なくとも１つに格納する前に、データの第３のセットを生成するために前記データの第１のセット及び前記データの第２のセットをマージすることと、
前記データの第３のセットを前記第１のストレージ及び前記第２のストレージの少なくとも１つに格納するために提供することと、
を更に含む、方法。

【請求項10】

請求項９に記載の方法であって、
前記データの第３のセットを読み出すことを示す第３のメモリ動作を受け取ることを更に含む、方法。

【請求項11】

請求項８に記載の方法であって、
前記第２のストレージが、前記第１のストレージの犠牲ストレージとして構成される、方法。

【請求項12】

請求項８に記載の方法であって、
前記データの第１のセットの第１のアドレス値を格納することを更に含む、方法。

【請求項13】

請求項８に記載の方法であって、
エラー検出符号を生成することを更に含む、方法。

【請求項14】

請求項１３に記載の方法であって、
前記第１のメモリ動作を処理することに応答して前記エラー検出符号を生成することを更に含む、方法。

【請求項15】

システムであって、
第１のメモリ動作及び第２のメモリ動作を送信するように構成される中央処理装置、
前記中央処理装置に結合される第１のストレージ、
前記中央処理装置に結合される第２のストレージ、及び
前記第１のストレージと、前記第２のストレージと、前記中央処理装置とに結合されるストアキュー、
を含み、
前記ストアキューが、
データの第１のセットを特定する前記第１のメモリ動作を受け取り、
前記データの第１のセットを前記第１のストレージ及び前記第２のストレージの少なくとも１つに格納するために第１のメモリ動作を処理し、
前記第２のメモリ動作を受け取り、
前記データの第１のセットを前記第１のストレージ及び前記第２のストレージの少なくとも１つに格納する前に、前記第２のメモリ動作において使用するために前記データの第１のセットをフィードバックする、
ように動作可能である、システム。

【請求項16】

請求項１５に記載のシステムであって、
前記第２のメモリ動作が、読み出し・変更・書き込み動作であり、データの第２のセットを特定し、
前記ストアキューが、
前記データの第１のセットを前記第１のストレージ及び前記第２のストレージの少なくとも１つに格納する前に、データの第３のセットを生成するために前記データの第１のセット及び前記データの第２のセットをマージし、
前記データの第３のセットを前記第１のストレージ及び前記第２のストレージの少なくとも１つに格納するために提供する、
ように動作可能である、システム。

【請求項17】

請求項１６に記載のシステムであって、
前記データの第３のセットを読み出すことを示す第３のメモリ動作を受け取ることを更に含む、システム。

【請求項18】

請求項１５に記載のシステムであって、
前記第２のストレージが、前記第１のストレージの犠牲ストレージとして構成される、システム。

【請求項19】

請求項１５に記載のシステムであって、
前記ストアキューが、前記データの第１のセットの第１のアドレス値を格納するように構成されるデータストアを更に含む、システム。

【請求項20】

請求項１５に記載のシステムであって、
前記ストアキューが、前記第１のメモリ動作を処理することに応答してエラー検出符号を生成するエラー符号訂正生成器を更に含む、装置。

【発明の詳細な説明】

【技術分野】

【0001】

本記載は、概してコンピュータアーキテクチャに関し、より詳細には、ストアキュー及びデータ転送を用いて、レベル１データキャッシュにおける完全にパイプライン化された読み出し・変更・書き込みサポートを容易にするための方法及び装置に関する。

【背景技術】

【0002】

コンピューティングシステムには、メモリに格納されたデータにアクセスすることによって命令を実行するための１つ又はそれ以上の処理コアが含まれる。しかし、処理コアがメモリからのデータにアクセスするのにかかる時間量は、かなりの量となり得る。従って、ほとんどのコンピューティングシステムは、将来、処理コアによってアクセスされる可能性が高い、メモリからのかなりの量のデータ（例えば、メモリ内のデータの総量よりも小さいことが多い）を格納するキャッシュを含む。従って、処理コアがデータを呼び出すとき、キャッシュは、処理コアがメモリからデータを検索するよりも速く処理コアにデータを提供することができ、それによって、コンピューティングシステムの速度及び効率を向上させる。

【図面の簡単な説明】

【0003】

【図1】本明細書において説明される例に関連して説明される例示のコンピューティングシステムである。

【0004】

【図2】図１の例示のコンピューティングシステムの例示のレベル１キャッシュのブロック図である。

【0005】

【図3A】図１の例示のコンピューティングシステムのレベル１キャッシュの例示の回路実装を図示する。

【図3B】図１の例示のコンピューティングシステムのレベル１キャッシュの例示の回路実装を図示する。

【図3C】図１の例示のコンピューティングシステムのレベル１キャッシュの例示の回路実装を図示する。

【図3D】図１の例示のコンピューティングシステムのレベル１キャッシュの例示の回路実装を図示する。

【0006】

【図4A】図３Ａ～図３Ｄのメインキャッシュストアキューの例示の回路実装である。

【0007】

【図4B】図３Ａ～図４Ａのメインキャッシュストアキューに関連して実装される例示のデータ転送論理の例示の回路実装である。

【0008】

【図4C】メインキャッシュストアキュー及び／又は犠牲キャッシュストアキューの付加的な例示の回路実装である。

【0009】

【図4D】図４Ａのマージ回路の例示のハードウェア実装である。

【0010】

【図5】図３Ａ～図３Ｄのレベル１キャッシュの例示の犠牲キャッシュベースのセクションを図示する。

【0011】

【図6】図３Ａ～図３Ｄ及び図５の例示の置換ポリシー構成要素を実装するための例示の第１の表及び例示の第２の表を図示する。

【0012】

【図7A】犠牲キャッシュストアキュー及び犠牲ストレージを含む、例示のカプセル化されたデータキャッシュシステムを図示する。

【0013】

【図7B】メインキャッシュストアキュー及びメインストレージを含む、別の例示のカプセル化されたデータキャッシュシステムを図示する。

【0014】

【図7C】例示の犠牲キャッシュバンク構造を図示する。

【0015】

【図7D】例示のメインキャッシュバンク構造を図示する。

【0016】

【図7E】例示の統合されたキャッシュバンク構造を図示する。

【0017】

【図8A】犠牲キャッシュタグ・ランダムアクセスメモリの例示の実装の概略図を図示する。

【0018】

【図8B】図８Ａの例示の犠牲キャッシュタグ・ランダムアクセスメモリの例示の実装の別の概略図を図示する。

【0019】

【図9A】例示の命令処理ワークフローを図示する。

【図9B】例示の命令処理ワークフローを図示する。

【0020】

【図10A-1】例示のデータキャッシュシステムを図示する。

【図10A-2】例示のデータキャッシュシステムを図示する。

【0021】

【図10B-1】第２の例示のデータキャッシュシステムを図示する。

【図10B-2】第２の例示のデータキャッシュシステムを図示する。

【0022】

【図11A】図３Ａ～図３Ｄの犠牲キャッシュストアキューの例示の回路実装である。

【0023】

【図11B-1】例示の統合されたキャッシュストアキューの例示の回路実装である。

【図11B-2】例示の統合されたキャッシュストアキューの例示の回路実装である。

【0024】

【図12】図１～図３Ｄのレベル１キャッシュを実装するために実行され得る機械可読命令を表すフローチャートである。

【図13】図１～図３Ｄのレベル１キャッシュを実装するために実行され得る機械可読命令を表すフローチャートである。

【図14】図１～図３Ｄのレベル１キャッシュを実装するために実行され得る機械可読命令を表すフローチャートである。

【図15】図１～図３Ｄのレベル１キャッシュを実装するために実行され得る機械可読命令を表すフローチャートである。

【図16】図１～図３Ｄのレベル１キャッシュを実装するために実行され得る機械可読命令を表すフローチャートである。

【図17】図１～図３Ｄのレベル１キャッシュを実装するために実行され得る機械可読命令を表すフローチャートである。

【図18A】図１～図３Ｄのレベル１キャッシュを実装するために実行され得る機械可読命令を表すフローチャートである。

【図18B】図１～図３Ｄのレベル１キャッシュを実装するために実行され得る機械可読命令を表すフローチャートである。

【図19】図１～図３Ｄのレベル１キャッシュを実装するために実行され得る機械可読命令を表すフローチャートである。

【図20】図１～図３Ｄのレベル１キャッシュを実装するために実行され得る機械可読命令を表すフローチャートである。

【図21】図１～図３Ｄのレベル１キャッシュを実装するために実行され得る機械可読命令を表すフローチャートである。

【図22】図１～図３Ｄのレベル１キャッシュを実装するために実行され得る機械可読命令を表すフローチャートである。

【図23】図１～図３Ｄのレベル１キャッシュを実装するために実行され得る機械可読命令を表すフローチャートである。

【図24】図１～図３Ｄのレベル１キャッシュを実装するために実行され得る機械可読命令を表すフローチャートである。

【図25】図１～図３Ｄのレベル１キャッシュを実装するために実行され得る機械可読命令を表すフローチャートである。

【図26】図１～図３Ｄのレベル１キャッシュを実装するために実行され得る機械可読命令を表すフローチャートである。

【図27】図１～図３Ｄのレベル１キャッシュを実装するために実行され得る機械可読命令を表すフローチャートである。

【図28】図１～図３Ｄのレベル１キャッシュを実装するために実行され得る機械可読命令を表すフローチャートである。

【図29A】図１～図３Ｄのレベル１キャッシュを実装するために実行され得る機械可読命令を表すフローチャートである。

【図29B-1】図１～図３Ｄのレベル１キャッシュを実装するために実行され得る機械可読命令を表すフローチャートである。

【図29B-2】図１～図３Ｄのレベル１キャッシュを実装するために実行され得る機械可読命令を表すフローチャートである。

【図30】図１～図３Ｄのレベル１キャッシュを実装するために実行され得る機械可読命令を表すフローチャートである。

【図31】図１～図３Ｄのレベル１キャッシュを実装するために実行され得る機械可読命令を表すフローチャートである。

【図32】図１～図３Ｄのレベル１キャッシュを実装するために実行され得る機械可読命令を表すフローチャートである。

【図33】図１～図３Ｄのレベル１キャッシュを実装するために実行され得る機械可読命令を表すフローチャートである。

【0025】

【図34】図１～図３Ｄのレベル１キャッシュを実装するために図３Ａ～図３Ｄの命令を実行するように構成された、例示の処理プラットフォームのブロック図である。

【発明を実施するための形態】

【0026】

図面は一定の縮尺ではない。そうではなく、図面において層又は領域の厚みが拡大されている場合がある。一般に、同じ参照番号は、図面及び添付の記載全体にわたって同じ又は類似の部分を参照するために用いられる。本特許において用いられるように、任意のパーツ（例えば、層、膜、エリア、領域、又はプレート）が、任意の方式で別のパーツ上にあること（例えば、別のパーツ上に配置される、上に位置する、又は上に形成されるなど）を説明することは、参照されたパーツが他のパーツと接触しているか、又は、参照されたパーツが他のパーツの上にあり、１つ又は複数の中間パーツがそれらの間に配置されることを示す。接続の参照（例えば、取り付けられる、結合される、接続される、及び接合される）は、広義に解釈されるべきであり、特に指示がない限り、要素の集まり間の中間部材、及び要素間の相対的動きを含み得る。従って、接続の参照は、必ずしも、２つの要素が、直接接続され、互いに固定された関係にあることを示唆するわけではない。任意のパーツが別のパーツと「接触」していると述べることは、２つのパーツの間に中間パーツがないことを意味する。図は明確な線及び境界で各層及び領域を示しているが、これらの線及び／又境界の幾つか又は全部は理想化されている場合がある。実際には、境界及び／又は線が、観察不可能である、混合されている、及び／又は不規則である場合もある。

【0027】

用語「結合する」の様々な形態が本明細書全体を通して用いられる。これらの用語は、本明細書の記載と一貫した機能的関係を可能にする、接続、通信、又は信号経路を包含し得る。例えば、デバイスＡが或る作用を実施するためにデバイスＢを制御するための信号を生成する場合、第１の例示のデバイスでは、Ａが直接接続によってデバイスＢに結合され、又は、第２の例示のデバイスでは、介在構成要素ＣがデバイスＡとデバイスＢとの間の機能的関係を変更しない場合、Ａが介在構成要素Ｃを介してデバイスＢに結合されて、デバイスＡによって生成された制御信号を介してデバイスＢがデバイスＡによって制御されるようにする。

【0028】

この記載と一貫して、「～するように構成される」という用語は、１つ又は複数の有形の非一時的構成要素の構造的及び機能的特徴を説明する。例えば、或る機能を実施「するように構成された」デバイスは、そのデバイスが、或る機能を実施するために設計又は専用とされた特定の構成を有することを意味する。デバイスは、そのようなデバイスが特定の機能を実施するためにイネーブルされ、アクティブ化され、又は電力供給され得る有形の非一時的構成要素を含む場合、その特定の機能を実施「するように構成される」。「～するように構成される」という用語は構成可能であることを包含し得るが、この用語はこのような狭い定義に限定されない。そのため、或るデバイスを説明するために用いられる場合、「～するように構成される」という用語は、説明されたデバイスが任意の所与の時点で構成可能であることを要求しない。

【0029】

また、「例」という用語は、本明細書では、事例、例示などの働きをすることを意味するために用いられ、必ずしも有利であるとは限らない。また、本記載は１つ又は複数の実装に関して示され、説明されているが、本明細書及び添付の図面に基づいて、同等の変更及び変形が明らかになるであろう。そのような変形及び変更は全て、本記載によって完全にサポートされ、以下の特許請求の範囲によってのみ限定される。特に、上述の構成要素（例えば、要素、リソースなど）によって実施される種々の機能に関して、そのような構成要素を説明するために用いられる用語は、特に指示がない限り、説明された構造と構造的に同等ではない場合でも、説明された構成要素の特定された機能を実施する（例えば、機能的に同等である）任意の構成要素に対応する。また、記載の或る特定の特徴を幾つかの実装のうちの１つのみに関して説明しているが、そのような特徴は任意の所与の又は特定の応用例に対して所望され有利であり得るように、他の実装の１つ又は複数の他の特徴と組み合わせることができる。

【0030】

本明細書は多くの詳述を含むが、これらは、特許請求され得る範囲に対する限定として解釈されるべきではなく、むしろ、特定の実施例に特有であり得る特徴の説明として解釈されるべきである。個別の実施例の文脈で本明細書において説明される幾つかの特徴を、単一の実施例において組み合わせて実装することもできる。逆に、単一の実施例の文脈において説明される様々な特徴を、複数の実施例において個別に、又は任意の適切な副次的組み合わせで実装することもできる。また、特徴は、或る組み合わせで作用するものとして上記で説明され得、そのようなものとしてまず特許請求され得るが、特許請求される組み合わせからの１つ又は複数の特徴を、場合によってはその組み合わせから省くこともでき、特許請求される組み合わせは、副次的組み合わせ又は副次的組み合わせの変形を対象とし得る。

【0031】

同様に、動作は、例示の特定の順序で図面に示されているが、これは、そのような順序が１つ又は複数の特許請求の範囲に列挙されていない限り、望ましい結果を達成するために、そのような動作が、図示された例示の特定の順序で又は逐次的な順序で実施されること、又は、図示された全ての動作が実施されることを必要としない。幾つかの状況において、マルチタスク及び並列処理が有利であり得る。また、上述の実施例における様々なシステム構成要素の分離は、全ての実施例におけるそのような分離を必要とはしない。

【0032】

「第１の」、「第２の」、「第３の」などの記述子は、本明細書では、別々に参照され得る複数の要素又は構成要素を識別するときに用いられる。特に指定されない限り又は使用の文脈に基づいて理解されない限り、そのような記述子は、優先順位、リスト内の物理的順序又は配置、又は時間的順序付けのいかなる意味を有するものでもなく、単に、説明される例の理解を助けるために複数の要素又は構成要素を別々に参照するためのラベルとして用いられるに過ぎない。幾つかの例において、記述子「第１の」が、詳細な説明における或る要素を参照するために用いられ得、一方、同じ要素が、請求項において、「第２の」又は「第３の」などの異なる記述子を用いて参照され得る。このような場合、このような記述子は、単に複数の要素又は構成要素を参照し易くするために用いられている。

【0033】

中央処理装置（ＣＰＵ）は、プログラム又はワークロードを構成する命令を実行する電子回路である。ＣＰＵは、メインメモリ（例えば、拡張メモリ）からデータにアクセスすることによって命令を実行するために、１つ又はそれ以上のプロセッサコアを含み得る。メインメモリからデータにアクセスするのに時間がかかるため、この１つ又はそれ以上のプロセッサコアが、メモリからデータを取得し、それをローカルメモリ（データキャッシュなど）に局所的に格納する場合がある。ローカルメモリはメインメモリよりも小さく高速である。このようにして、プロセッサコアは、メインメモリとインタフェースするのではなく、データを局所的に使用及び／又は操作することができる。キャッシュにアクセスするときに、データの読み出し及び／又は書き込みのための待ち時間（例えば、メモリへの／からのデータの読み出し及び／又は書き込みに必要な時間量）が一層小さいので、拡張メモリからのデータをキャッシュに格納することで、コンピューティングシステムの速度及び効率が向上される。

【0034】

幾つかのローカルメモリデバイス（キャッシュなど）には、１つ又はそれ以上の犠牲キャッシュが含まれる。犠牲キャッシュは、キャッシュに含まれるかキャッシュに接続される付加的なストレージである。犠牲キャッシュは、対応するキャッシュから最近退去されたデータを格納することにより、キャッシュミス率を改善（例えば低減）し、特に競合ミスを低減する。犠牲キャッシュの付加は、キャッシュ性能に対する同様の影響を有する場合がある。ダイレクトマップキャッシュ（ｄｉｒｅｃｔ ｍａｐｐｅｄ ｃａｃｈｅ）は比較的高い競合ミス率を有するため、ダイレクトマップキャッシュに犠牲キャッシュが付加される場合、利点が最も顕著である。

【0035】

本明細書において説明される幾つかの例は、全体的なキャッシュ待ち時間を低減する、改善されたデータキャッシュ及び犠牲キャッシュアーキテクチャを含む。幾つかの代替キャッシュ設計では、犠牲キャッシュがキャッシュコントローラの末尾にある。ラインがキャッシュコントローラから退去される（例えば、追加データのための余地をつくるために除去される）と、データラインを除去し、退去されたデータラインを、格納すべき次のレベルキャッシュ（例えば、Ｌ２）まで送るのではなく、犠牲キャッシュは、容量やその他の理由で退去される理由ができるまで、退去されたデータライン（例えば、犠牲データ）を保持する。このようなシステムでは、対応するキャッシュ（例えば、Ｌ１キャッシュ）において後続のミスが発生すると、犠牲キャッシュは、そのミスを処理し得、そのラインを対応するキャッシュに、及びそれによって要求プロセッサコアに戻すことができ、その結果、読み出しミスの待ち時間が減少する。しかしながら、幾つかの例示のシステムはメインキャッシュと直列に犠牲キャッシュを含むので、犠牲キャッシュは、犠牲キャッシュにメモリアドレスが格納されているかどうかを犠牲キャッシュが判定する前に、メインキャッシュが、ＣＰＵ（例えば、読み出し動作、命令、要求、及び／又はトランザクション、書き込み動作、命令、要求、及び／又はトランザクション、読み出し・変更・書き込み動作、命令、要求、及び／又はトランザクション、アトミック操作、命令、及び／又はトランザクション、ヒストグラム演算、命令、要求、及び／又はトランザクションなど）からメモリ動作（本明細書ではメモリ命令、メモリ要求、及び／又はメモリトランザクションとも呼ぶ）に対応するデータを持たないとメインキャッシュが判定するのを待機しなければならない。本明細書において説明される例は、待ち時間を減少させる（例えば、速度を増加させる）、書き込み動作、アトミック操作（例えば、増分、減分、他のデータとスワップするなどのために、或るロケーションに格納されたデータを操作すること）、及び／又はヒストグラム演算（例えば、キャッシュライン内の各値の総数を判定すること）を実施するサイクル数を減少させる、並びに／又は、キャッシュを含むコンピューティングシステムの効率を増加させる、キャッシュシステムを含む。

【0036】

図１は、例示のコンピュータシステム１００を示す。例示のコンピューティングシステム１００は、例示のＣＰＵ１０２、例示の処理コア１０４ａ～１０４ｎ、例示の拡張メモリ１０６、及び例示のデータキャッシュ１０８を含む。例示のデータキャッシュ１０８は、例示のレベル１（Ｌ１）キャッシュ１１０、例示のレベル２（Ｌ２）キャッシュ１１２、及び例示のレベル３（Ｌ３）キャッシュ１１４を含む。図１の例示のコンピューティングシステム１００は、Ｎ個の処理コア及び３レベルのキャッシュを含むが、例示のコンピューティングシステム１００は、任意の数の処理コア及び／又はレベルのキャッシュを含み得る。また、コンピューティングシステム１００の例示の構成要素のうちの１つ又は複数を、同じチップ及び／又は異なるチップ内の同じダイ及び／又は異なるダイ上に実装することもできる。

【0037】

図１の例示のＣＰＵ１０２は、例示の処理コア１０４ａ～１０４ｎを含む。処理コア１０４ａ～１０４ｎは、同じダイに組み込まれてもよいし、別個のダイに組み込まれてもよい（例えば、１つ又はそれ以上のインタフェースを介して接続されてもよい）。ＣＰＵ１０２は、１つ又はそれ以上のインタフェースを介して例示のデータキャッシュ１０８に接続する。例えば、例示のＣＰＵ１０２の例示のコア１０４ａは、スカラーインタフェース（例えば、６４ビット幅の双方向インタフェース及び／又は一方向インタフェース）及び／又はベクトルインタフェース（例えば、５１２ビット幅のインタフェース）を介して、データキャッシュ１０８に接続され得る。スカラーインタフェースとベクトルインタフェースの使用は、インタフェースの使用率、データサイズ、及び／又は他の考慮事項に基づき得る。例えば、スカラー読み出し動作が、スカラーデータを介して送信され得、一方、スカラー読み出しに対応するデータは、ベクトルインタフェースを介して送信され得る。また、他のインタフェースがビジーの場合は、スカラーインタフェース又はベクトルインタフェースのいずれか又はその両方が用いられることがある。幾つかの例において、ＣＰＵ１０２は、異なる数及び／又は異なるタイプのインタフェースを用いて、データキャッシュ１０８に接続され得る。

【0038】

図１の処理コア１０４ａ～１０４ｎは、例示の拡張メモリ１０６及び／又は例示のデータキャッシュ１０８に格納された命令を実行するため、例示の拡張メモリ１０６及び／又は例示のデータキャッシュ１０８からのデータにアクセスする。例示のコア１０４ａ～１０４ｎは、同時に異なるプロセスを実行して、コンピューティングシステム１００のタスク（例えば命令）の実行を迅速化することができる。例えば、コア１０４ａ～１０４ｎは、拡張メモリ１０６及び／又はデータキャッシュ１０８へデータを書き込むこと及び／又はそこからデータを読み出すことによって、或るアプリケーションのワークロードから命令を実行し得る。データキャッシュ１０８は、例示の拡張メモリ１０６に格納されたデータの幾つかの複製を含んでいるため、例示のコア１０４ａの１つが拡張メモリ１０６からのデータにアクセスする（例えば、読み出す及び／又は書き込む）必要があるとき、例示のコア１０４ａは、読み出し及び／又は書き込み命令を例示のデータキャッシュ１０８に送信する。後述するように、データキャッシュ１０８がコア１０４ａからの命令に対応する（例えば、キャッシュヒットに対応する）データを含む場合、データキャッシュ１０８は、処理コア１０４ａからの要求及び／又は命令を履行する。データキャッシュ１０８がコア１０４ａからの命令に対応する（例えば、キャッシュミスに対応する）データを含まない場合、データキャッシュ１０８は、コア１０４ａからのトランザクションを実施するために、拡張メモリ１０６とインタフェースする。

【0039】

図１の例示の拡張メモリ１０６は、インタフェース（例えば、１０２４ビット幅の拡張メモリインタフェース）を介して例示のデータキャッシュ１０８に接続される。しかしながら、異なる数及び／又は異なるタイプのインタフェースが、付加的に又は代替として用いられてもよい。例示の拡張メモリ１０６は、コンピューティングシステム１００のためにアクセスされ得る全てのデータを格納する。例示の拡張メモリ１０６は、コンピューティングシステム１００内に組み込まれ得、及び／又は、コンピューティングシステム１００の外部にあるメモリ（例えば、オフチップメモリ）であってもよい。幾つかの例において、拡張メモリ１０８が最上位キャッシュのコントローラ（例えば、例示のＬ３キャッシュ１１４）と相互作用し、最上位キャッシュ（例えば、Ｌ３キャッシュ１１４）は、次の最上位キャッシュ（例えば、例示のＬ２キャッシュ１１２）と相互作用し、以下同様である。このような例では、ＣＰＵ１０２は、メモリ動作を例示のＬ１キャッシュ１１０に送信し、メモリ動作がＬ１キャッシュ１１０によって処理され得ない場合、Ｌ１キャッシュ１１０は、メモリ動作をＬ２キャッシュ１１２に送信し、以下同様である。図１の例では、Ｌ３キャッシュ１１４（例えば、最高レベルキャッシュ）が読み出し又は書き込みトランザクションを実施できない場合（例えば、メモリアドレスがＬ３キャッシュ１１４のローカルストレージに位置していないため）、Ｌ３キャッシュ１１４は、拡張メモリ１０６と相互作用して、対応するデータをメモリアドレスに読み出し又は書き込みする。拡張メモリ１０６は、オンチップ又はオフチップメモリ（例えば、ＤＤＲ）であってもよく、拡張メモリへのインタフェースは、２Ｎビットであってもよく、ここで、Ｎは用いられる拡張メモリのタイプに依存する。幾つかの例において、ＣＰＵ１０２が任意の命令を実行する前にキャッシュに局所的に格納されるべき問題の実行前に、例示の拡張メモリ１０６からデータをプルすることができるデータキャッシュのうちの任意のものの中にプリフェッチャ及び／又はプリロード機構が存在し得、メモリ１０６は、メモリに格納されたデータの複製を、例示のデータキャッシュ１０８に提供する。データキャッシュ１０８は、ＣＰＵ１０２からの命令に基づいて、周期的に、非周期的に、及び／又はトリガに基づいて、拡張メモリ１０６内の格納されたデータを調整するように、付加的な情報を要求及び／又は拡張メモリ１０６に指令し得る。

【0040】

図１の例示のデータキャッシュ１０８は、例示の拡張メモリ１０６からのデータのブロック（例えば、拡張メモリ１０６に格納されたデータのキャッシュされたサブセット）を格納して、キャッシュされたサブセットに例示のＣＰＵ１０２がアクセスするのに必要な時間を短縮し、それによってシステム性能を改善する。最良の性能を得るために、データキャッシュ１０８内のデータが、ＣＰＵ１０２によって用いられる可能性が最も高いデータに対応するように試みがなされる。データキャッシュ１０８は、キャッシュヒットの間（例えば、要求されたデータがデータキャッシュ１０８に格納されるとき）にＣＰＵ１０２によって呼び出されると、キャッシュされたデータへのアクセスを提供する。ＣＰＵ１０２が、データキャッシュ１０８に含まれないデータ（例えば、キャッシュミス）を要求する場合、データキャッシュ１０８は、拡張メモリ１０６から対応するデータを検索する。例えば、ＣＰＵ１０２が、拡張メモリ１０６の特定のアドレスに対応するための読み出し動作を送信する場合、データキャッシュ１０８は、拡張メモリ１０６の特定のアドレスに対応するデータがデータキャッシュ１０８にキャッシュされるか否かを判定する。データキャッシュ１０８が、データがキャッシュされていると判定した場合、データキャッシュ１０８は、読み出されるべきデータをＣＰＵ１０２に提供する。データキャッシュ１０８が、データがキャッシュされていないと判定した場合、データキャッシュ１０８は、拡張メモリ１０６からデータを取得し、そのデータをＣＰＵ１０２に返す。また、例示のデータキャッシュ１０８は、キャッシュされたデータをキャッシュミスに基づいて更新することができる（例えば、将来のキャッシュミスを軽減するため）。ＣＰＵ１０２からの書き込みトランザクションの場合、例示のデータキャッシュ１０８は、拡張メモリ１０６に格納された古いデータを更新するように提供する前に、対応するデータを一時的に格納することができる。

【0041】

例示のデータキャッシュ１０８は、例示のＬ１キャッシュ１１０、例示のＬ２キャッシュ１１２、及び例示のＬ３キャッシュ１１４を含む。キャッシュのレベルは、速度及び／又はサイズに基づき得る。例えば、例示のＬ１キャッシュ１１０は、最も速いキャッシュであり最も小さく、その後、Ｌ２ １１２（例えば、Ｌ１ １１０より遅いがより大きい）、及びＬ３ １１４（例えば、Ｌ２ １１２より遅いがより大きい）が続く。しばしば、最も一般的に用いられるデータがＬ１ １１０に格納され、続いて、Ｌ２ １１２及びＬ３ １１４に格納される。従って、ＣＰＵ１０２が書き込み又は読み出しを行うアドレスを呼び出すと、ＣＰＵ１０２からの命令が、まずＬ１キャッシュ１１０に送られ、対応するデータがＬ１キャッシュ１１０に格納されていない場合、その命令はＬ２キャッシュ１１２に送られる。対応するデータがＬ２キャッシュ１１２に格納されていない場合、命令はＬ３キャッシュ１１４に送られる。対応するデータがＬ３キャッシュ１１４に格納されていない場合、例示のデータキャッシュ１０８は、拡張メモリ１０６からのデータにアクセスする。

【0042】

以下に更に説明されるように、図１の例示のＬ１キャッシュ１１０は、ＣＰＵ１０２からの命令を実行するため、メインキャッシュと犠牲キャッシュを並列に含む。犠牲キャッシュは、犠牲データ（例えば、拡張メモリ１０６の他のアドレスロケーションに対応する新たなデータのための余地をつくるためにメインキャッシュから退去されたデータ）を格納する。このように、Ｌ１レベルでキャッシュミスがあるとき、メインＬ１キャッシュは、キャッシュミスを引き起こしたトランザクションに対応するデータの第２のセットのための余地をつくるために、データの第１のセット（例えば、犠牲データ）を退去させる。次に、犠牲キャッシュは、メインキャッシュから除去されたデータの第１のセットを格納して、メインキャッシュ内のデータの第２のセットのための余地をつくる。

【0043】

図２は、図１の例示のＬ１キャッシュ１１０の例示のブロック図である。例示のＬ１キャッシュ１１０は、例示のＣＰＵインタフェース２０２、例示のタグＲＡＭ（ランダムアクセスメモリ）アクセス２０４、２０６、例示のタグＲＡＭ２０８、２１０、例示のメインキャッシュストアキュー２１２、例示のメインストレージ２１４（メインキャッシュストレージ又はメインキャッシュとも呼ばれる）、例示の犠牲キャッシュストアキュー２１６、例示の犠牲ストレージ２１８（犠牲キャッシュストレージ又は犠牲キャッシュとも呼ばれる）、例示のキャッシュコントローラ２２０、例示のメインキャッシュコントローラ２２２、例示の犠牲キャッシュコントローラ２２４、及び例示のＬ２インタフェース２２８を含む。

【0044】

ＣＰＵインタフェース２０２は、ＣＰＵ１０２（例えば、ＣＰＵ１０２のコア１０４ａ～１０４ｎ）を、Ｌ１キャッシュ１１０の構成要素に接続する。ＣＰＵインタフェース２０２は、タグＲＡＭアクセス２０４、２０６及びキャッシュコントローラ２２０に接続される。例示のＣＰＵインタフェース２０２は、例示のＣＰＵ１０２の例示のコア１０４ａ～１０４ｎから命令を受け取る。命令は、読み出し命令、書き込み命令、読み出し・変更・書き込み命令、アトミック命令などを含み得る。ＣＰＵインタフェース２０２が、特定のアドレスに格納された特定のデータに対応する命令を取得すると、ＣＰＵインタフェース２０２は、キャッシュコントローラ２２０及びメインタグＲＡＭアクセス２０４とインタフェースして、トランザクションを実施するために、対応するデータがメインストレージ２１４及び／又は犠牲ストレージ２１８に格納されているか否かを判定する。また、或る種のトランザクション（例えば、読み出しトランザクション）について、例示のＣＰＵインタフェース２０２は、対応するデータを例示のＣＰＵ１０２に戻す。また、ＣＰＵインタフェース２０２が、特定のアドレスのデータに対応する命令を取得すると、メイン構成要素（例えば、例示のメインタグＲＡＭアクセス２０４、例示のタグＲＡＭ２０８、例示のメインキャッシュストアキュー２１２、例示のメインストレージ２１４、及び例示のメインキャッシュコントローラ２２２）と、犠牲構成要素（例えば、例示のタグＲＡＭアクセス２０６、例示のタグＲＡＭ２１０、例示の犠牲キャッシュストアキュー２１６、例示の犠牲ストレージ２１８、及び例示の犠牲キャッシュコントローラ２２４）が、並列に（例えば、同時に）動作して、対応するアドレスからのデータがメインストレージ２１４及び／又は犠牲ストレージ２１８に格納されるかどうかを判定する。

【0045】

図１の例示のメインタグＲＡＭアクセス２０４は、タグＲＡＭ２０８及びキャッシュコントローラ２２０に結合される。犠牲タグＲＡＭアクセス２０６は、タグＲＡＭ２１０及びキャッシュコントローラ２２０に結合される。メインタグＲＡＭアクセス２０４は、ＣＰＵ１０２からの命令に対応するメモリアドレスからのデータがメインストレージ２１４内に存在するか否かを判定するために、タグＲＡＭ２０８にアクセスする。例示の犠牲タグＲＡＭアクセス２０６は、タグＲＡＭ２１０にアクセスして、ＣＰＵ１０２からの命令に対応するメモリアドレスからのデータが、メインタグＲＡＭアクセス２０４と並行して犠牲ストレージ２１８内に存在するか否かを判定する。幾つかの例において、メインタグＲＡＭアクセス２０４はタグＲＡＭ２０８内に実装され、犠牲タグＲＡＭアクセス２０６はタグＲＡＭ２１０内に実装される。メインタグＲＡＭアクセス２０４及び／又は犠牲タグＲＡＭアクセス２０６が、ＣＰＵ１０２からの命令に対応するアドレスがそれぞれのタグＲＡＭ２０８、２１０内に存在すると判定すると、メインタグＲＡＭアクセス２０４及び／又は犠牲タグＲＡＭアクセス２０６は、結果（例えば、判定及び／又は任意の対応するデータ）を例示のキャッシュコントローラ２２０に送信する。

【0046】

幾つかの例において、メインストレージは直接マップされる。従って、このような例では、特定のＣＰＵメモリアドレスが、メインストレージ２１４の特定のロケーションにおいてのみ格納され得る。そのため、例示のタグＲＡＭ２０８は、ＣＰＵ命令のための固定メモリアドレスを潜在的に有することができる。直接マップされるキャッシュでは、所与のアドレスが、タグＲＡＭ２０８の特定のロケーションに格納される。

【0047】

図２の例示のタグＲＡＭ２０８は、例示のキャッシュコントローラ２２０及び例示のメインストレージ２１４に結合される。例示のタグＲＡＭ２０８は、拡張メモリ１０６内のメモリアドレスに対応する例示のメインストレージ２１４内のエントリを記録する表を格納する。このようにして、例示のメインタグＲＡＭアクセス２０４は、ＣＰＵ１０２からの命令に対応するデータがメインストレージ２１４内で利用可能であるかどうかを判定するために表をレビューすることができる。例示のタグＲＡＭ２１０は、例示のキャッシュコントローラ２２０及び例示の犠牲ストレージ２１８に結合される。例示のタグＲＡＭ２１０は、例示の犠牲ストア２１８内のエントリを記録する表を格納する。このようにして、例示の犠牲タグＲＡＭアクセス２０６は、ＣＰＵ１０２からの命令に対応するデータが犠牲ストレージ２１８内で利用可能であるかどうかを判定するために表をレビューすることができる。メインストレージ２１４のデータが更新されると、例示のタグＲＡＭ２０８は、エントリに対するいかなる変更も反映するように表を更新し得る。例えば、メインストレージ２１４が、拡張メモリ１０６内の第１のメモリアドレスに対応するデータの第１のセットを除去し、それを拡張メモリ１０６内の第２のメモリアドレスに対応するデータの第２のセットで置換した場合、例示のタグＲＡＭ２０８は、第１のメモリアドレスのデータの第１のセットがメインストレージ２１４にもはや格納されなくなり、今度は第２のメモリアドレスのデータの第２のセットがメインストレージ２１４に格納されるように、表を更新する。同様に、犠牲ストレージ２１８の第１のアドレスロケーションからのデータが第２のアドレスロケーションからのデータに変更されると、例示のタグＲＡＭ２１０は、エントリに対するあらゆる変更を反映するように表を更新し得る。

【0048】

例示の犠牲側タグＲＡＭ２１０は、コンテンツアドレス指定可能メモリであってもよい。幾つかの例において、犠牲ストレージ２１８は、フルアソシアティブである（例えば、犠牲ストレージ２１８の任意のロケーションを用いて、任意のＣＰＵアドレスからのデータを格納することができる）。そのため、例示のＣＰＵ１０２が例示のＬ１キャッシュ１１０にメモリアドレスを提供すると、例示の犠牲タグＲＡＭ２１０は、提供されたメモリアドレスをタグＲＡＭ２１０の全てのエントリと比較する。提供されたアドレスとタグＲＡＭ２１０に格納されたエントリとの間に一致がある場合、犠牲ストレージ２１８内の対応するロケーションのアドレスがタグＲＡＭ２１０によって出力される。このアドレスは、ＣＰＵ命令に対応するデータを犠牲ストレージ２１８から取得するために用いられる。

【0049】

図２の例示のメインキャッシュストアキュー２１２は、例示のメインストレージ２１４及び例示のキャッシュコントローラ２２０に結合される。例示のメインキャッシュストアキュー２１２は、ＣＰＵ１０４がストア動作（例えば、書き込み動作、アトミック比較及びスワップ、アトミック操作など）を発行するときに用いられる。例示のメインキャッシュストアキュー２１２は、読み出し・変更・書き込み機能を実装することができる。読み出し・変更・書き込み機能には、エラー訂正符号データの更新を含む理由でメインストレージ２１４に既に存在する、書き込まれているデータの古いバージョンを最初に読み出す必要があるローカルストレージにデータを格納することが含まれる。このようにして、読み出し動作がメインストレージ２１４から古いデータの複製を取得するために実施されている間に、ＣＰＵ１０２からの読み出し・変更・書き込み・トランザクションの書き込み部分に含まれる新しいビットは、メインキャッシュストアキュー２１２においてバッファされる。古いデータが利用可能であるとき、ＣＰＵ１０２が上書きしている新しいビットのみがストアキューバッファにおいて更新され、更新された（例えば、マージされた）データがメインストレージ２１４に書き戻される。例えば、ＣＰＵ１０２が、対応するメモリアドレスを含む読み出し・変更・書き込み・トランザクションの書き込み部分から（例えば、ＣＰＵ１０２から）上書きしている新しいビットは、対応する書き込み（例えば、ストア）命令の古いデータがメインストレージ２１４から読み出されるまで、メインキャッシュストアキュー２１２においてバッファされる。読み出し・変更・書き込み・トランザクションの書き込み部分に含まれる新しいビットがメインストレージ２１４からの古いデータとマージされると、更新された（例えば、マージされた）データが、メインストレージ２１４に書き戻される。メインキャッシュストアキュー２１２によって提供されるストア命令のための追加のパイプライン化は、先行するストア命令がメインストレージ２１４からのロードデータが利用可能になるのを待っているときに、ＣＰＵ１０４からの命令の実行継続を可能にする。幾つかの例において、セクション５及び１６に関連して以下で更に説明されるように、メインストレージ２１４がＳＲＡＭを含む。例示のメインキャッシュストアキュー２１２について、図３Ａ、図３Ｂ、及び図４に関連して以下で更に説明される。

【0050】

図２の例示の犠牲キャッシュストアキュー２１６は、例示の犠牲ストレージ２１８及び例示のキャッシュコントローラ２２０に結合される。例示の犠牲キャッシュストアキュー２１６は、例示の犠牲ストレージ２１８に格納されるべきデータをバッファする。例えば、対応するメモリアドレス及び／又はストアデータを含むストア命令からの（例えば、キャッシュコントローラ２２０からの）犠牲値は、対応するストア命令の以前の値又は古い値が犠牲ストレージ２１８から読み出されるまで、犠牲キャッシュストアキュー２１６においてバッファされる。格納されたバイトが犠牲ストレージ２１８からの以前の／古いデータとマージされると、値は犠牲ストレージ２１８に書き戻される。犠牲キャッシュストアキュー２１６は、リタイアメントポイントが満たされたこと（例えば、１つ又はそれ以上のキャッシュラインがＬ１キャッシュ１１０からＬ２キャッシュ１１２に除去されたとき）に応答して送信されたキャッシュコントローラ２２０からの読み出し、変更、及び／又は書き込み動作を処理し得るが、本明細書において説明される他の例において、犠牲キャッシュストアキュー２１６は、ＣＰＵ１０２から直接送信されたキャッシュコントローラ２２０からの読み出し、変更、及び／又は書き込み動作を処理してもよい。例示の犠牲キャッシュストアキュー２１６は、以下に更に記載される。

【0051】

図２の例示のメインストレージ２１４は、例示のタグＲＡＭ２０８、例示のメインキャッシュストアキュー２１２、及び例示のキャッシュコントローラ２２０に結合される。例示のメインストレージ２１４は、拡張メモリ１０６内のメモリアドレスロケーション内のデータに対応するデータ（例えば、エントリ）を格納する。メインストレージ２１４は、例示のＣＰＵ１０２によって呼び出される可能性が高いデータを格納する。格納されたデータは、例えば、ＣＰＵ１０２が例示のメインストレージ２１４にキャッシュされていないデータへのアクセス（例えば、読み出し、書き込みなど）を試みたときに更新され得る。例示のメインストレージ２１４は、スタティックＲＡＭ（ＳＲＡＭ）及び／又は格納されたデータへの単一サイクルアクセスを提供する他の任意のタイプのストレージであってもよいし、それらを含んでいてもよい。

【0052】

図２の例示の犠牲ストレージ２１８は、例示のタグＲＡＭ２１０、例示の犠牲キャッシュストアキュー２１６、及び例示のキャッシュコントローラ２２０に結合される。例示の犠牲ストレージ２１８は、ＣＰＵ１０２がより最近アクセスした又はよりアクセスする蓋然性のある他のアドレスロケーションからのデータのための余地をつくるために、例示のメインストレージ２１４から取り除かれたメモリアドレスロケーションに対応するデータ（例えば、エントリ）を格納する。例示の犠牲ストレージ２１８は、レジスタファイル、スタティックＲＡＭ（ＳＲＡＭ）、及び／又は任意の他のタイプのストレージとすることができ又はそれらを含み得る。

【0053】

動作において、まず、例示のメインストレージ２１４は、使用の尤度に基づいて、例示の拡張メモリ１０６内の異なるアドレスからのデータを格納する。例示のＣＰＵ１０２が、メインストレージ２１４に格納されているメモリアドレスに対応する命令を送る場合、例示のキャッシュコントローラ２２０は、そのトランザクションを実施する構成要素を制御する。例えば、キャッシュコントローラ２２０は、後続の処理及びメインストレージ２１４への格納のために、メインキャッシュストアキュー２１２に命令を送信し得る。例示のＣＰＵ１０２が、メインストレージに格納されていない（例えば、犠牲ストレージ２１８に格納されている）メモリアドレスに対応する命令を送信した場合、例示のメインストレージ２１４は、データが別のストレージから検索された後、対応するメモリアドレスにデータを格納し得る。データのための余地をつくるために、メインストレージ２１４は、１つ又はそれ以上のメモリアドレスロケーションに対応する何らかのデータを除去する。除去されたデータ及び対応するメモリアドレスロケーションは、犠牲（ｖｉｃｔｉｍｓ）又は退去されたラインと呼ばれる。どのデータを犠牲にするかの選択は、置換ポリシーに従った様々なパラメータに基づく。メインストレージ２１４から除去された後、犠牲は、例示の犠牲ストレージ２１８に格納される。犠牲ストレージ２１８がいっぱいである場合、犠牲ストレージ２１８は、メインストレージ２１４から犠牲を格納するための余地をつくるために、データ（例えば、第２の犠牲）を除去する。犠牲ストレージ２１８から第２の犠牲が除去された後、第２の犠牲は、ストレージのためにＬ２キャッシュ１１２に送信される。

【0054】

図１の例示のＬ１キャッシュ１１０は、対応するメインストレージ２１４を有する１つのメインキャッシュストアキュー２１２と、対応する犠牲ストレージ２１８を有する１つの例示の犠牲キャッシュストアキュー２１６とを含むが、例示のメインキャッシュストアキュー２１２及び／又は例示の犠牲キャッシュストアキュー２１６は、複数のストレージに対応する複数のストアキューを含み得る。例えば、メインストレージ２１４及び／又は犠牲ストレージ２１８は、複数の独立してアドレス指定可能なバンクに（例えば、任意の数のライン幅、行などを有する、任意の数のストレージに）分割され得、個々のバンクは、それ自体の対応するストアキューを有し得る。例えば、各行が１０２４ビットのライン幅を有する２５６行で構成されるメインストレージ２１４を、特定のバンクにおいて行当たり６４ビットを有する１６個のメインストレージ（例えば、バンク）に分割することができ、各バンクは、それ自体のメインストアキューを有し得る。このような例では、Ｌ１キャッシュ１１０にヒットする読み出し及び／又は書き込み要求のベクトルデータが５１２ビット幅である場合、キャッシュコントローラ２２０は、８つのバンクに対する８つの並列書き込み及び／又は読み出しとして要求を処理し得る。このようなマルチバンクセットアップでは、読み出し及び／又は書き込み動作が並列にバンクに送られ得、バンクは、読み出し及び／又は書き込み動作に応答して、自身のプロセスを調停する。独立して動作することによって、マルチバンク手法の動作は、複雑さ及び／又はパーツを犠牲にして、（例えば、要求が受け取られたときにキャッシュライン全体がロックアップされず、そのような要求を受け取ったバンクに割り当てられたキャッシュラインの一部のみがロックされるので）単一のメインストレージよりも効率的である。

【0055】

図２の例示のキャッシュコントローラ２２０は、例示のストレージ２１４、２１６においてどのようにデータが読み出し及び／書き込みされるか、及び／又は、例示のストレージ２１４、２１８においてどのようにデータが更新されるかを制御するために、Ｌ１の構成要素に結合される。例えば、読み出し要求、書き込み要求、アトミック要求、読み出し・変更・書き込み要求等が例示のＣＰＵインタフェース２０２で受け取られると、キャッシュコントローラ２２０は、その要求を取得し、それに応じて他の構成要素に指令する。例えば、拡張メモリ１０６の特定のロケーションのデータの読み出し要求の間、例示のキャッシュコントローラ２２０は、読み出し要求からの拡張メモリ１０６のロケーションに対応するデータをメインストレージ２１４が格納しているか否かを判定するためにタグＲＡＭ２０８にアクセスするように、メインタグＲＡＭアクセス２０４に指令する。メインタグＲＡＭアクセス２０４が、エントリがメインストレージ２１４に位置する（例えば、キャッシュヒット）と判定した場合、キャッシュコントローラ２２０は、タグＲＡＭ２０８内のデータに基づいて特定のエントリのロケーションを判定し、メインキャッシュストアキュー２１２とインタフェースして例示のメインストレージ２１４から値を読み出し、ＣＰＵインタフェース２０２を介してＣＰＵ１０２に値を返す。例示のキャッシュコントローラ２２０は、メインキャッシュ構成要素（例えば、メインタグＲＡＭアクセス２０４、例示のタグＲＡＭ２０８、例示のメインキャッシュストアキュー２１２、及び例示のメインストレージ２１４）を制御するためのメインキャッシュコントローラ２２２と、メインキャッシュ構成要素のメインキャッシュコントローラ２２２制御と並行して、犠牲キャッシュ構成要素（例えば、例示の犠牲タグＲＡＭアクセス２０６、例示のタグＲＡＭ２１０、例示の犠牲キャッシュストアキュー２１６、及び例示の犠牲ストレージ２１８）を制御するための例示の犠牲キャッシュコントローラ２２４とを含む。幾つかの例において、キャッシュコントローラ２２２、２２４は、別個のコントローラであってもよく、及び／又は、単一のコントローラで動作するように組み合わされてもよい。

【0056】

図２の例示のキャッシュコントローラ２２０は、例示のＬ２インタフェース２２８とインタフェースして、例示のメインストレージ２１４に格納されるべきデータを取得する（例えば、まず、キャッシュミスヒットの後など）。また、例示のキャッシュコントローラ２２０は、新たなデータが書き込まれたとき（例えば、古いデータが上書きされたとき）に、メインストレージ２１４及び／又は犠牲ストレージ２１８のデータに対する更新をＬ２キャッシュ１１２に送信し得、その結果、ＣＰＵ１０２からの読み出し命令は、Ｌ２インタフェース２２８を介してＬ２キャッシュ１１２に伝搬される。例示のキャッシュコントローラ２２０は、Ｌ２キャッシュ１１２及び／又はＬ３キャッシュ１１４から（例えば、直接、又は、Ｌ２キャッシュ１１２を介して）データを送信及び／又は受け取るために、例示のＬ２インタフェース２２８とインタフェースする。例えば、メインストレージ２１４及び犠牲ストレージ２１８が、ＣＰＵ１０２からの命令に対応するデータ（例えば、キャッシュミスに対応する）のためのメモリアドレスロケーションを含まない場合、例示のキャッシュコントローラ２２０は、Ｌ２インタフェース２２８を介して、命令を例示のＬ２キャッシュ１１２に送信する。キャッシュコントローラ２２０は、データがＬ２キャッシュ１１２又はＬ３キャッシュ１１４に格納されている場合、Ｌ２インタフェース２２８を介してＬ２キャッシュ１１２から対応するデータを受け取ってもよい。このような例では、キャッシュコントローラ２２０は、Ｌ２キャッシュ１１２からの対応する情報をメインストレージ２１４に格納することができる。幾つかの例において、犠牲ストレージ２１８が、メインストレージ２１４からの新たな犠牲のための余地をつくるために特定のロケーション（例えば、古い犠牲）のためのデータを除去しなければならないとき、例示のキャッシュコントローラ２２０は、Ｌ２キャッシュに格納されるように、Ｌ２インタフェース２２８を介して古い犠牲をＬ２キャッシュ１１２に送信してもよい。

【0057】

図３Ａ～図３Ｄは、図１の例示のコンピューティングシステム１００のＬ１キャッシュ１１０の例示の回路実装を図示する。図３Ａ～図３Ｄの例示の実装は、図２の例示のＣＰＵインタフェース２０２、例示のタグＲＡＭ２０８、２１０、例示のメインキャッシュストアキュー２１２、例示のメインストレージ２１４、例示の犠牲キャッシュストアキュー２１６、例示の犠牲ストレージ２１８、及び例示のキャッシュコントローラ２２０を含む。図３Ａ～図３Ｄの例示の実装は、例示の変更・排他的・共有・無効（ＭＥＳＩ）ＲＡＭ３００、例示のアドレス処理構成要素３０２ａ～ｃ、例示のバンク処理論理３０３、例示のヒット／ミス比較論理３０４、３０６、例示の置換ポリシー構成要素３０８、例示のフラッシュエンジン３０９、例示のエラー訂正符号（ＥＣＣ）論理３１０、３１２、例示のデータマルチプレクサ（ＭＵＸ）回路３１４、３１６、例示のＭＵＸ３１８、３２０、及び例示のラッチ３２２を更に含む。

【0058】

図３Ａ～図３Ｄの例示の実装では、例示のＣＰＵインタフェース２０２が、２つのインタフェース（例えば、１つのスカラーインタフェース及び１つのベクトルインタフェースであり、いずれのインタフェースも２つの部分を有し、１つがＣＰＵ１０２からの入力データ用であり、もう１つがＣＰＵ１０２への出力データ用である）を含む。図３Ａ～図３Ｄの入力ＣＰＵインタフェース２０２は、ペンディングのＣＰＵ命令がエラスティックバッファにある場合にエラスティックバッファからのバッファされたデータと、エラスティックバッファキューが空の場合にＣＰＵ１０２から送られる命令との間で選択するためのマルチプレクサと含み、入力命令を、対応するアドレス、動作（例えば、読み出し、書き込みなど）、及び書き込みデータ（例えば、命令が書き込み動作に対応する場合）に分割する。図３Ａ～図３Ｄの出力ＣＰＵインタフェース２０２は、ＣＰＵ１０２にデータを送り返す。

【0059】

図３Ａ～図３Ｄの例示のメインキャッシュストアキュー２１２は、メインキャッシュストアキュー２１２の動作に対応するブロックを含む。例えば、メインキャッシュストアキュー２１２は、読み出し・変更・書き込み動作、書き込みマージ、書き込みデータ転送、書き込み動作、完全なパリティブロック書き込みデータ、重み付きヒストグラム演算、負荷及び増分動作、並びに、比較及びスワップ動作を実装するためのブロックを含む。例示のメインキャッシュストアキュー２１２は、図４Ａに関連して更に以下に説明される。例示のメインキャッシュストアキュー２１２は、例示のメインストレージ２１４に関連して動作する。図３Ａ～図３Ｄの例では、メインストレージ２１４はデータＲＡＭ（ＤＲＡＭ）である。

【0060】

図３Ａ～図３Ｄの例示の犠牲キャッシュストアキュー２１６は、犠牲キャッシュストアキュー２１６の動作に対応するブロックを含む。例えば、犠牲キャッシュストアキュー２１６は、読み出し・変更・書き込み動作、書き込みマージ、書き込みデータ転送、書き込み動作、完全なパリティブロック書き込みデータ、負荷及び増分動作、及び比較及びスワップ動作を実装するためのブロックを含む。例示の犠牲キャッシュストアキュー２１６は、図５に関連して以下で更に説明される。例示の犠牲キャッシュストアキュー２１６は、例示の犠牲ストレージ２１８に関連して動作する。図３Ａ～図３Ｄの例では、メインストレージ２１４はレジスタファイルである。

【0061】

図３Ａ～図３Ｄの例示のＭＥＳＩ ＲＡＭ３００は、例示のＣＰＵインタフェース２０２及び例示のＤＲＡＭ２１４のコマンドラインに接続される。例示のＭＥＳＩ ＲＡＭ３００は、ＣＰＵ１０２からのコマンドに基づいて、例示のメインストレージ２１４内のデータの状態を追跡する。例えば、ＭＥＳＩ ＲＡＭ３００は、キャッシュラインを、変更されている、排他的である、共有されている、又は無効であるとしてマーキングすることによって、キャッシュラインの状態を追跡する。変更されている又はダーティであるとは、キャッシュラインが、他の同様のレベルキャッシュに格納されていないデータを含み、そのデータがメインメモリ内の値から変更されたときに対応する（例えば、そのため、拡張メモリ１０６内のデータの読み出しにフラグが立てられるか、又はそれが最新でないか有効でないために許可される）。排他的であるとは、キャッシュラインが、他の同様のレベルキャッシュに格納されていないデータを含み、そのデータがクリーンである（例えば、拡張メモリ１０６内のデータと一致する）場合である。共有されているとは、他のキャッシュに格納されている可能性がありクリーンであるデータがキャッシュラインに含まれていることを示す（例えば、別のキャッシュに存在するため、ラインが破棄され得る）。無効であるとは、キャッシュラインが無効であるか又は未使用であることを示す。ＭＥＳＩ ＲＡＭ３００は、メインストレージ２１４及び／又は拡張メモリ１０６への更新時に呼び出されてもよい。犠牲キャッシュのための例示のＭＥＳＩ ＲＡＭ３００は、例示のタグＲＡＭ２１０に関連して実装される。

【0062】

図３Ａ～図３Ｄの例示のＭＥＳＩ ＲＡＭ３００は、追跡、ラベル付け、マーキングなどによってシステムにコヒーレンシーを付与する。メモリアドレスの状態は、異なるレベルのキャッシュでデータの不一致が生じないように、特定の時間でのデータ書き込みを妨げる可能性がある。ＭＥＳＩ ＲＡＭ３００によって追跡される状態は、より高いレベルのキャッシュが、そのメモリアドレスにおけるデータが何のために用いられるかを理解するように、キャッシュミスヒットと共に送信され得る。例えば、Ｌ１キャッシュが読み出し動作のためにキャッシュミスを送る場合、キャッシュミスは共有状態を含み、データは読み出されるが操作されないことを高レベルキャッシュに知らせる。Ｌ１キャッシュ１１０が書き込み動作のためにキャッシュミスを送る場合、キャッシュミスは、データが変更されることをより高いレベルキャッシュに知らせるために排他的状態を含む。例示のメインストレージ２１４及び／又は犠牲ストレージ２１８が犠牲を退去させるとき、例示のＭＥＳＩ ＲＡＭ３００からの状態を用いて、退去させる方法を把握することができる。例えば、データが共有されている場合、メインストレージ２１４及び／又は犠牲ストレージ２１８は、（例えば、メモリアドレスにおけるデータが、既に高キャッシュに位置するので）単に破棄することができる。データが排他的であるか又は変更される場合、キャッシュコントローラ２２０は、インタフェース２２８に、（例えば、メモリアドレスについてのデータが、より高いレベルのキャッシュに位置していないか、より高いレベルのキャッシュに位置しているが古いため）犠牲をより高いレベルのキャッシュに送信するように指令する。

【0063】

図３Ａ～図３Ｄの例示の処理構成要素３０２ａ～ｃは、ＣＰＵインタフェース２０２、例示のメインストレージ２１４、（例えば、ＭＵＸ３１８を介して）例示のメインキャッシュストアキュー２１２、（例えば、例示のＭＵＸ３２０を介して）例示の犠牲ストレージ２１８に、及び相互に接続される。例示のアドレス処理構成要素３０２ａ～ｃは、例示の第１のアドレス処理構成要素３０２ａ、第２のアドレス処理構成要素３０２ｂ、及び第３のアドレス処理構成要素３０２ｃを含む。第１のアドレス処理構成要素３０２ａはアドレス変換を実施し、第２のアドレス処理構成要素３０２ｂはデータ回転を実施し、第３のアドレス処理構成要素３０２ｃは、バンク編成を促進する。代替として、第１のアドレス処理構成要素３０２ａ、第２のアドレス処理構成要素３０２ｂ、及び第３のアドレス処理構成要素３０２ｃのうちの１つ又は複数を、同じハードウェア、論理回路、集積チップなどに含めることができる。例示のアドレス処理構成要素３０２ａ～ｃは、データが正しく格納されることを保証するために、特定のストレージプロトコルに従って、例示のメインストレージ２１４及び犠牲ストレージ２１８に書き込まれるデータを編成する。例えば、マルチバンクの例（例えば、メインキャッシュストアキュー２１２、メインストレージ２１４、犠牲キャッシュストアキュー２１６、及び犠牲ストレージ２１８が、複数のバンクに分割される場合）では、アドレス処理構成要素３０２ａ～ｃは、メインキャッシュストアキュー２１２、メインストレージ２１４、犠牲キャッシュストアキュー２１６、及び犠牲ストレージ２１８のどのバンクが所与のＣＰＵ動作のために必要とされる複数のバンクに分割されるかを判定するために、ＣＰＵ動作からのメモリアドレスを用いることができる。

【0064】

例示のバンク処理論理３０３は、ＣＰＵインタフェース２０２、例示のメインストレージ２１４、（例えば、ＭＵＸ３１８を介して）例示のメインキャッシュストアキュー２１２、及び、（例えば、例示のＭＵＸ３２０を介して）例示の犠牲ストレージ２１８に結合される。動作において、バンク処理論理３０３は、ＣＰＵインタフェース２０２からの読み出し、変更、及び／又は書き込み命令を解析するように構成される。このようにして、バンク処理論理３０３は、効率的な部分的バンク読み出し、変更、及び／又は書き込み命令を容易にするために、読み出し、変更、及び／又は書き込み命令の性質を判定するように構成される。本明細書において説明する例では、バンク処理論理３０３は、入ってくる書き込み命令がバンク全体の書き込みを示すか、又は部分的バンクの書き込みを示すかを検出する。このようにして、バンク処理論理３０３は、読み出し命令の送信を無効にしながら、読み出し・変更・書き込み動作を動作させるか否かを示すことができる。バンク処理論理３０３の動作の例示の説明は、以下に記載される。

【0065】

図３Ａ～図３Ｄの例示のヒット／ミス比較論理３０４は、入力ＣＰＵインタフェース２０２、タグＲＡＭ２０８、メインストレージ２１４、メインキャッシュストアキュー２１２、キャッシュコントローラ２２０、及び／又は、例示のＭＵＸ回路３１４に（例えば、データ転送ラッチを介して）接続される。ヒット／ミス比較論理３０４は、タグＲＡＭ２０８からのアドレスと、ＣＰＵ１０２からの命令のアドレスとを取得し、これら２つを比較して（例えば、排他的論理又は（ＸＮＯＲ）論理を用いて）、命令からのアドレスがヒットしたか又はミスしたか（例えば、アドレスに対応するデータが例示のＤＲＡＭ２１４に格納されているか否か）を判定する。例示のヒットミス比較論理３０４は、比較の結果を、例示のメインキャッシュストアキュー２１２、例示のキャッシュコントローラ２２０、及び／又は、例示のＭＵＸ回路３１４に出力するためのＴＡＧ比較論理を含む。

【0066】

図３Ａ～図３Ｄの例示のヒット／ミス比較論理３０６は、入力ＣＰＵインタフェース２０２、タグＲＡＭ２１０、犠牲キャッシュストアキュー２１６、及び／又は、例示の置換ポリシー構成要素３０８に接続される。ヒット／ミス比較論理３０６は、タグＲＡＭ２１０から犠牲キャッシュのエントリ番号（例えばロケーション）と、ＣＰＵインタフェース２０２からの命令からのアドレスとを取得し、その２つを比較して、アクセス（例えば、ＣＰＵインタフェース２０２からの命令）がヒットか又はミスか（例えば、アドレスに対応するデータが例示の犠牲ストレージ２１８に格納されているか否か）を判定する。例示のヒットミス比較論理３０６は、結果を置換ポリシー構成要素３０８、アドレスエンコーダ３２６、マルチプレクサ３３０、及び／又は犠牲キャッシュストアキュー２１６に出力する。

【0067】

図３Ａ～図３Ｄのアドレスエンコーダ３２６は、（ヒット／ミス比較論理３０６を介して）タグＲＡＭ２１０及びマルチプレクサ３３０に接続される。アドレスエンコーダ３２６は、タグＲＡＭ２１０のアドレスを、犠牲ストレージ２１８によって解釈可能な形式に符号化する。例えば、タグＲＡＭ２１０は１６ビットメモリアドレスを格納し得、一方、犠牲ストレージ２１８は１６ビットメモリアドレスに対応する４ビットメモリアドレスを格納する。そのため、アドレスエンコーダ３２６は、１６ビットメモリアドレスを４ビットメモリアドレスに変換して、犠牲ストレージ２１８内の対応するメモリアドレスを位置特定及び／又は入力することができる。付加的に及び／又は代替として、アドレスエンコーダ３２６は、メモリアドレスを任意のビット値に符号化する。アドレスエンコーダ３２６は、アドレスエンコーダ３２６が、符号化されたアドレスをマルチプレクサ３３０に供給するように、例示のマルチプレクサ３３０に結合される。

【0068】

図３Ａ～図３Ｄの例示の置換ポリシー構成要素３０８は、ヒットミス比較論理３０６及び置換アドレスエンコーダ３２８に接続される。幾つかの例において、置換ポリシー構成要素３０８がタグＲＡＭ２１０に接続される。例示の置換ポリシー構成要素３０８は、例示の犠牲ストレージ２１８に格納されたデータの置換ポリシー（例えば、新しい犠牲が犠牲ストレージ２１８に格納されるべき場合に、どのデータを犠牲キャッシュから移動させるか）を制御する。幾つかの例において、例示のメインストレージ２１４のための置換ポリシー構成要素があってもよい。しかしながら、置換ポリシーは、ダイレクトマップキャッシュには要求されない（例えば、特定のアドレスが１つのロケーションにしか行かないので例示のメインストレージ２１４が直接マップされる場合）。例示のフラッシュエンジン（例えば、フラッシュエンジン構成要素）３０９は、置換ポリシー３０８に結合される。幾つかの例において、フラッシュエンジン３０９は、所定の周期性で犠牲ストレージ２１８内に格納された書き込みミスをフラッシュアウトするために用いられる及び／又は他の方式で呼び出される。

【0069】

図３Ａ～図３Ｄの置換アドレスエンコーダ３２８は、置換アドレスエンコーダ３２８が、符号化された置換アドレスをマルチプレクサ３３０に提供するように、マルチプレクサ３３０に結合される。置換アドレスエンコーダ３２８は、置換ポリシー構成要素３０８によって選択されたアドレスを符号化する。例えば、置換ポリシー構成要素３０８は、１６ビット置換メモリアドレスを置換アドレスエンコーダ３２８に出力し、置換アドレスエンコーダ３２８は、１６ビット置換メモリアドレスを４ビット置換メモリアドレスに変換する。付加的に及び／又は代替として、置換アドレスエンコーダ３２８は、置換メモリアドレスを任意のビット値に符号化する。

【0070】

図３Ａ～図３Ｄのマルチプレクサ３３０は、ヒット／ミス比較論理３０６、アドレスエンコーダ３２６、置換アドレスエンコーダ３２８、及びアドレス読み出し３３２に接続される。マルチプレクサ３３０は、ヒット／ミス比較論理３０６の結果に基づいて（例えば、アクセスがヒットであったかミスであったかに基づいて）、符号化されたアドレスを選択する。マルチプレクサ３３０は、選択されたメモリアドレスを、犠牲ストレージ２１８に読み込まれるべきアドレス読み出し３３２に供給する。例えば、マルチプレクサ３３０は、ＣＰＵ命令が、書き込み命令の場合にデータを読み出すか又はデータを格納するために用いることができる犠牲ストレージ２１８のロケーションを出力する。

【0071】

図３Ａ～図３Ｄの例示のエラー訂正符号（ＥＣＣ）論理３１０は、ラッチ３２２を介して例示のメインストレージ２１４に、及びマルチプレクサ３１４に接続される。例示のＬ１キャッシュ１１０がＥＣＣメモリをサポートする場合、例示のメインストレージ２１４は、ブロックに対応するＥＣＣシンドロームビットのセットと共に、ブロック内にデータを格納する。読み出し動作が受け取られると、例示のメインストレージ２１４は、格納されたデータブロック及び対応するＥＣＣシンドロームビットをＥＣＣ論理３１０に提供し得る。例示のＥＣＣ論理３１０は、メインストレージ２１４から読み出されたデータブロックに基づいてＥＣＣシンドロームビットを再生成し、再生成されたＥＣＣシンドロームビットを以前に格納されたビットと比較し得る。例示のＥＣＣ論理３１０は、齟齬があるときにデータブロックが正確に読み出されていないと判定し、データブロック内のエラーを訂正し得る。

【0072】

図３Ａ～図３Ｄの例示のエラー訂正符号（ＥＣＣ）論理３１２は、ラッチ３２４を介して例示の犠牲ストレージ２１８に、及びマルチプレクサ３１６に接続される。例示のＥＣＣ論理３１２は、例示のＥＣＣ論理３１０と同様の方式でＥＣＣ訂正論理を実施する。しかしながら、例示のＥＣＣ論理３１２は、例示の犠牲ストレージ２１８に関してＥＣＣシンドロームビット比較を実施する。

【0073】

図３Ａ～図３Ｄの例示のメインデータＭＵＸ回路３１４は、メインキャッシュストアキュー２１２、ＥＣＣ論理３１０、（例えば、ラッチを介して）ヒット／ミス比較論理３０４の出力、（例えば、例示のラッチ３２２を介して）例示の出力ＣＰＵインタフェース２０２、例示の犠牲データＭＵＸ３１６、及び例示のキャッシュコントローラ２２０に接続される。例示のメインデータＭＵＸ回路３１４は、例示のＣＰＵ１０２に送信されるべきデータアドレス内のデータを変換するために、例示のアドレス処理構成要素３０２ａ～ｃの逆の動作を有する。例示のＭＵＸ回路３１４内のＭＵＸは、それぞれの選択入力を介してキャッシュコントローラ２２０によって制御される。

【0074】

図３Ａ～図３Ｄの例示の犠牲データＭＵＸ回路３１６は、犠牲キャッシュストアキュー２１６、ＥＣＣ論理３１２、例示のメインデータＭＵＸ回路３１４、（例えば、ラッチを介して）Ｌ２キャッシュ１１２、及び例示のキャッシュコントローラ２２０に接続される。例示のメインデータＭＵＸ回路３１４は、例示のＣＰＵ１０２に送信されるべきデータアドレス内のデータを変換するために、例示のアドレス処理構成要素３０２ａ～ｃの逆の動作を有する。例示のＭＵＸ回路３１６内のＭＵＸは、それぞれの選択入力を介してキャッシュコントローラ２２０によって制御される。

【0075】

図３Ａ～図３Ｄの例示のＭＵＸ３１８は、Ｌ２キャッシュ１１２に、ラッチを介して例示のＣＰＵインタフェース２０２に、アドレス処理構成要素３０２ａ～ｃ、メインキャッシュストアキュー２１２、メインストレージ２１４、キャッシュコントローラ２２０に接続される。例示のキャッシュコントローラ２２０は、（例えば、ダイレクトメモリアクセス（ＤＭＡ）、スヌープトランザクション（例えば、Ｌ２キャッシュ１１２がＬ１キャッシュ１１０からのデータを望むとき）、メインキャッシュストアキュー２１２、読み出しヒットバッファ等を介して）例示のメインストレージ２１４にデータを書き込んだり例示のメインストレージ２１４からデータを読み取ったりし得る全ての方式を制御するように、ＭＵＸ３１８を制御する。例示のＭＵＸ３２０は、（例えば、犠牲を格納するための退去ラインを介して）例示のメインストレージ２１４、（例えば、書き込みストリーム及び／又はＣＰＵロードを介して）アドレス処理構成要素３０２ａ～ｃ、（例えば、Ｌ２Ｗ及び／又はスヌープラインを介して）例示のＬ２キャッシュ１１２、犠牲ストレージ２１８、及び／又はキャッシュコントローラ２２０に接続される。例示のキャッシュコントローラ２２０は、データが（例えば、Ｌ２キャッシュ１１２などを介して、ダイレクトメモリアクセス（ＤＭＡ）、スヌープトランザクション、犠牲キャッシュストアキュー２１６、例示のメインストレージ２１４からの退去を介して）例示の犠牲ストレージ２１８に書き込まれたり例示の犠牲ストレージ２１８から読み出されたりする全ての方式を制御するように、ＭＵＸ３２０を制御する。例示のＭＵＸ３１８、３２０は、それぞれの選択入力を介して例示のキャッシュコントローラ２２０によって制御される。

【0076】

図３Ａ及び図３Ｂの要素は、トランザクション処理の流れを表すように配置される。時間要素は、ステージＥ１～Ｅ５によって表される。各ステージは個別の時間期間を表し、幾つかの例において、各ステージがクロックサイクル又は整数個のクロックサイクルを表す。

【0077】

Ｌ１データキャッシュにおける書き込みミスキャッシュ

【0078】

動作において、例示のＣＰＵ１０２は命令を送信する（例えば、読み出し動作に基づいてデータを返し、特定のメモリロケーションにデータを書き込む）。例示のＣＰＵ１０２が最初に特定のメモリアドレスのデータを要求する際、メモリアドレスのためのデータがメインストレージ２１４に格納されていない場合、タグＲＡＭ２０８は読み出しミスを出力し、Ｌ１キャッシュは、処理されるべき読み出しミス情報を（例えば、Ｌ２キャッシュ１１２、Ｌ３キャッシュ１１４、及び／又は拡張メモリ１０６に）送出する（例えば、ＣＰＵ１０２からの要求のアドレスに対応するデータを返す）。次に、Ｌ１キャッシュ１１０は、読み出し割り当て（ｒｅａｄ ａｌｌｏｃａｔｅ）を実施し得る。読み出し割り当てとは、Ｌ１キャッシュ１１０がメインストレージ２１４にデータを格納する際、タグＲＡＭ２０８等を更新して、アドレスのためのデータが現在メインデータストレージに格納されていることを識別することである。Ｌ１キャッシュ１１０はＣＰＵ１０２にデータを返し得、及び／又は、ＣＰＵ１０２が同じアドレスに対する後続の読み出し要求を送出するのを待機し得る。ＣＰＵ１０２が同じアドレスに対する後続の読み出し要求を送出する場合、タグＲＡＭ２０８はアドレスに対するデータが現在メインストレージ２１４に存在することを識別し、それによって読み出しヒットをもたらす。ＣＰＵ１０２が同じアドレスへの書き込みを行う場合、タグＲＡＭ２０８は、アドレスがメインストレージ２１４に格納されているので、書き込みヒットを識別する。書き込みヒットの場合、ＣＰＵ１０２は書き込むデータを供給し、Ｌ１キャッシュ１１０は、そのアドレスに対応するメインストレージ２１４にそのデータを書き込む。

【0079】

ＣＰＵ１０２からの初期アクション（又はＣＰＵ１０２からの後続のアクション）によって書き込みミスとなった場合（例えば、ＣＰＵ１０２が書き込もうとしているメモリアドレスが例示のメインストレージに格納されていない場合）、Ｌ１キャッシュ１１０は、書き込みミスを実施し得る。書き込みミスの間、Ｌ１キャッシュ１１０は書き込みミスをより高レベルのキャッシュ（例えば、Ｌ２キャッシュ１１２、Ｌ３キャッシュ１１４など）及び／又は拡張メモリ１０６に送り、メモリアドレスからデータを検索し、データをメインストレージ２１４に格納し、その後、そのメモリアドレスに対応するロケーションでメインストレージ２１４内のＣＰＵ１０２からデータを書き込む。

【0080】

しかし、ＣＰＵ１０２は、書き込み動作を行うとき、それが直ちに書き込んだ情報を必要としないことが多い。従って、幾つかの例示のキャッシュシステムは、（例えば、データを書き込む前に、より高いキャッシュからメモリアドレスをロードしようとすることによって）ＣＰＵがストールするのを防ぐために、ＣＰＵからの書き込み命令を格納するための書き込みバッファを含んでいた。このように、ＣＰＵは、Ｌ１キャッシュがより高いレベルキャッシュとインタフェースして、バッファ内の書き込み命令に対応するメモリアドレス内のデータを取得し、そのデータをメインストレージに格納し、ＣＰＵからの後続の命令と並行してデータ（例えば、書き込みバッファに格納された）を書き込む一方で、命令を送信し続けることができる。しかしながら、ＣＰＵは書き込み命令毎に数バイトしか書き込むことができず、Ｌ１キャッシュとより高いレベルキャッシュ及び／又は拡張メモリとの間のインタフェースは、より多くのバイト数（例えば、６４バイト帯域幅）を送ることが可能である。従って、大きいバイトインタフェース上でのサイクル当たり数バイトの送信は非効率的である。

【0081】

図３Ａ～図３Ｄのシステムでは、書き込みバッファを実装する代わりに、犠牲ストレージ２１８の或るセクションが書き込みミス情報専用である。従って、例示の犠牲ストレージ２１８は、犠牲キャッシュ及び書き込みミスバッファである。犠牲ストレージのセクションは書き込みミスキャッシュと呼ばれる。幾つかの例において、書き込みミスキャッシュは、メインストレージ２１４において付加的に又は代替として実装されてもよい。幾つかの例において、書き込みミスキャッシュは１２８バイトのキャッシュラインである。書き込みミスキャッシュは、書き込みミスキャッシュが満杯になるまで、及び／又はより高いレベルキャッシュ及び／又は拡張メモリに送信され得るバイトの第１の閾値数を超えるまで、全ての書き込みミスデータを格納する。書き込みミスキャッシュが満杯になるか、又は書き込みミスデータの第１の閾値量が書き込みミスキャッシュに追加されると、犠牲ストレージ２１８は、書き込みミスキャッシュ内の書き込みミスデータの第２の閾値量を、より高いレベルキャッシュ（例えば、Ｌ２キャッシュ１１２）及び／又は拡張メモリ１０６に格納されたアドレスに書き込まれるべき、より高いレベルキャッシュに（例えば、例示のＬ２インタフェース２２８を介して）送られる１つの信号に結合する。このようにして、インタフェースの帯域幅の大部分又は全部を特定のサイクルで利用し得る。第２の閾値は、第１の閾値と同じであっても異なっていてもよい。また、書き込みデータは、メインストレージ２１４又は犠牲ストレージ２１８に局所的に格納される。従って、書き込み動作がより高いキャッシュ（例えば、Ｌ２キャッシュ１１２、例示のＬ３キャッシュ１１４など）及び／又は拡張メモリ１０６に渡される前に、付加的な読み出し又は書き込み動作がＣＰＵ１０２から送られる場合、キャッシュコントローラ２２０は、より高いレベルのキャッシュ及び／又は拡張メモリ１０６に送信される前に、書き込みミスキャッシュ内の対応するアドレスにデータを読み出し及び／又は書き込みし得る。

【0082】

幾つかの例において、犠牲ストレージ２１８内の書き込みミスキャッシュの構造は、書き込みミス情報の値バイト（例えば、書き込まれるべきバイト）を表すバイトイネーブルレジスタファイルを含む。例えば、メモリアドレスの第１のバイト及び第３のバイトの書き込みデータに対応する書き込みミスが書き込みミスキャッシュに格納されている場合、犠牲ストレージ２１８は、メモリアドレスに関連して第１のバイト及び第３のバイトの書き込みミスデータを格納し、バイトイネーブルレジスタファイルの対応するエントリに、第１のバイト及び第３のバイトに対応するエントリの要素に対する第１の値（例えば、「１」）と、エントリの残りの要素に対する第２値（例えば、「０」）とを追加（ｐｏｐｕｌａｔｅ）する。このように、書き込みミスデータがより高いレベルキャッシュに送信されると、エントリのバイトイネーブルビットが送信に含まれ、より高いレベルキャッシュは、どのデータが有効であるか（例えば、どのバイトに書き込むべきか）、どのデータが無効であるか（例えば、どのバイトに書き込むべきでないか）を知ることができる。

【0083】

場合によっては、書き込み又は読み出し要求がメインストレージ２１４においてヒットである場合、犠牲ストレージ２１８の結果は無視されてもよい。メインストレージ２１４が一方向アソシアティブキャッシュとして構成されている場合、複数のデータ経路とのキャッシュ要求の競合は明快である。データ経路は、実行されるか及び／又はその他の方式で呼び出されたときに、ソースからアドレスへのデータ（例えば、論理信号、ビットベクトルなど）の送信又は配信を達成する１つ又は複数の論理回路である。複数のデータ経路からのキャッシュ要求競合は、犠牲ストレージ２１８がフルアソシアティブであり、キャッシュエントリと同様に書き込みミスエントリを格納することができる、犠牲ストレージ２１８の問題となる可能性がある。２つのデータ経路についてのキャッシュ要求の競合は、下記の例において説明するように処理され得る。以下の例では、キャッシュ動作は特定のデータ経路の文脈で記載されている。ただし、これらの例は特定のキャッシュ動作の組み合わせに向けられており、特定のキャッシュ動作がどのデータ経路で実施されているかは関係ない。

【0084】

第１の例では、２つの異なるメモリアドレスを有する、第１のデータ経路についてのキャッシュ読み出しミスと第２のデータ経路についてのキャッシュ書き込みヒットがある。犠牲ストレージ２１８がフルアソシアティブである場合、キャッシュ要求は犠牲ストレージ２１８内の任意のロケーションに行くことができる。図３Ａ～図３Ｄを参照すると、犠牲ストレージ２１８内の或るロケーションのアドレス生成が、犠牲キャッシュタグＲＡＭ２１０内のアドレスルックアップテーブルと共にＥ２パイプステージで生じ、従って、キャッシュ要求のアドレスがヒットかミスかが分かる前に、犠牲キャッシュ内のロケーションについてアドレス生成が行われる。コントローラ２２０がメインストレージ２１４上に読み出しミスがあると判定した後、読み出し要求のメモリアドレスを取得する要求がより高いレベルのキャッシュ又はメモリに発行される。メインストレージ２１４が一方向アソシアティブである場合、第１のデータ経路の読み出し要求のメモリアドレスは、メインストレージ２１４内の単一のロケーションにマップされる。単一のロケーションに既にキャッシュされたデータがある場合、既にキャッシュされたデータは、メインストレージ２１４から犠牲ストレージ２１８へ、犠牲ストレージ２１８内の予め生成されたロケーションへ退去される。この事前生成されたロケーションが、第２のデータ経路のキャッシュ書き込みがヒットするのと同じロケーションである場合、競合が生じる。この競合はキャッシュコントローラ２２０によって検出され得る。上述したように、犠牲ストレージ２１８内の或るロケーションに対するアドレス生成は、キャッシュ要求のアドレスがヒットであるかミスであるかが分かる前に行われ、従って、キャッシュ書き込みがヒットであると判定する前の第２のデータ経路のキャッシュ書き込みに対して犠牲ストレージ２１８内の第２のロケーションに対して生成されたアドレスがある。競合の検出に基づいて、犠牲キャッシュ内のこの第２のロケーションを用いて、読み出しミスによってメインストレージ２１４から退去されたデータを格納し得る。

【0085】

別の例において、第１の例と同様に、第１のデータ経路についてキャッシュ読み出しミスがあり、第２のデータ経路についてキャッシュ書き込みヒットがある場合がある。この例では、読み出しミスに起因して、書き込み要求のメモリアドレスを取得する要求が、より高いレベルのキャッシュ又はメモリに対して発行され、既にキャッシュされたデータが犠牲ストレージ２１４から犠牲ストレージ２１８に、犠牲ストレージ２１８内の事前に生成されたロケーション、ここではロケーションＡ、に退去される。この例では、第２のデータ経路のキャッシュ書き込みも、犠牲ストレージ２１８内のロケーションＡにヒットし、その結果、セット競合が生じる。このような競合に対する１つの可能な解決策は、要求された読み出しミスをより高いレベルのキャッシュ又はメモリから別個のロケーションの犠牲キャッシュに直接ロードすることである。競合に対する別の解決策は、キャッシュコントローラ２２０が、第２のデータ経路のロケーションＡへのキャッシュ書き込みが完了し、ロケーションＡがより高いレベルのキャッシュ又はメモリに退去されるまで、既にキャッシュされたデータが犠牲ストレージ２１８に退去されないように、読み出しミスをストールすることである。場合によっては、より高いレベルのキャッシュ又はメモリが読み出しミスデータを返すのを待機している間にストールが発生することがある。

【0086】

別の例として、犠牲ストレージ２１８のための第１のデータ経路上で第１のキャッシュ書き込みが受け取られ、犠牲ストレージ２１８のための第２のデータ経路上でも第２のキャッシュ書き込みが受け取られる。第１のキャッシュ書き込みと第２のキャッシュ書き込みが異なるメモリアドレスにアドレス指定される場合、両方のキャッシュ書き込みが犠牲ストレージ２１８に並行して進行し得る。第１のキャッシュ書き込みと第２のキャッシュ書き込みの両方が同じメモリアドレスにアドレス指定され、両方がキャッシュミスである場合、犠牲キャッシュコントローラ２２４は、割り当てられた犠牲キャッシュ書き込みミスメモリ内の単一のロケーションを割り当て、第１のキャッシュ書き込みと第２のキャッシュ書き込みを犠牲キャッシュストアキュー２１６においてマージする。マージされたデータは、マージされたバイトイネーブル、優先順位、及びカラータグ情報とともに、犠牲キャッシュ書き込みミスメモリに書き込まれ得る。第１のキャッシュ書き込みと第２のキャッシュ書き込みの両方が同じメモリアドレスにアドレス指定され、両方がキャッシュヒットである場合、第１のキャッシュ書き込みと第２のキャッシュ書き込みの両方が、ヒットロケーションにおいてキャッシュにマージされる。

【0087】

別の例として、犠牲ストレージ２１８のための第１のデータ経路でキャッシュ読み出しが受け取られ得、犠牲ストレージ２１８のための第２のデータ経路でキャッシュ書き込みが受け取られ得る。キャッシュ読み出しがヒットであり、キャッシュ書き込みが犠牲ストレージ２１８内の異なるロケーションへのヒットである場合、キャッシュ読み出し及びキャッシュ書き込みは、競合することなく並列に進行する。キャッシュ読み出しがヒットであり、キャッシュ書き込みが犠牲ストレージ２１８内の異なるロケーションへのミスである場合、キャッシュ読み出し及びキャッシュ書き込みも競合なしに並列に進行する。キャッシュ読み出しがミスであり、キャッシュ書き込みが犠牲ストレージ２１８内の異なるロケーションへのヒットである場合、キャッシュ読み出しは、上述したように、犠牲ストレージ２１８内のロケーションに対して生成されたアドレスをキャッシュ書き込みに用いてもよい。キャッシュ読み出しがミスであり、キャッシュ書き込みが犠牲ストレージ２１８内の異なるロケーションへのミスである場合、キャッシュ読み出しとキャッシュ書き込みの両方が、犠牲ストレージ２１８内のロケーションに対して生成されたアドレスを使用する。

【0088】

別の例において、犠牲ストレージ２１８のための第１のデータ経路でキャッシュ読み出しを受け取り、犠牲ストレージ２１８のための第２のデータ経路でキャッシュ書き込みを受け取り得る。或るケースでは、キャッシュ読み出しは、犠牲ストレージ２１８に格納されたアドレスのセットの第１のアドレスに対するヒットであり得る。キャッシュ書き込みは、犠牲ストレージ２１８に格納された同じアドレスのセットの第２のアドレスに対するヒットであってもよい。このような場合、キャッシュ読み出し及びキャッシュ書き込みが、競合なく並行して進行し得る。別のケースでは、キャッシュ読み出しは、犠牲ストレージ２１８に格納されたアドレスのセットの第１のアドレスに対するヒットであり得る。キャッシュ書き込みは、犠牲ストレージ２１８に格納された同じアドレスのセットの第２のアドレスに対するミスであり得る。このような場合、キャッシュ読み出しとキャッシュ書き込みが、競合なく並行して進行し得る。別のケースでは、キャッシュ読み出しは、犠牲ストレージ２１８に格納されたアドレスのセットの第１のアドレスに対するミスであり得る。キャッシュ書き込みは、犠牲ストレージ２１８に格納された同じアドレスのセットの第２のアドレスに対するヒットであり得る。このような場合、上述したものと同様に、キャッシュ読み出しは、犠牲ストレージ２１８内のロケーションへの第２のデータ経路のキャッシュ書き込みが完了し、より高いレベルのキャッシュ又はメモリに退去されるまでストールされ得る。次に、キャッシュ読み出しは、より高いレベルのキャッシュ又はメモリから犠牲ストレージ２１８にアドレスのセットを読み出すために進行する。別のケースでは、キャッシュ読み出しは、犠牲ストレージ２１８に格納されたアドレスのセットの第１のアドレスに対するミスであり得る。キャッシュ書き込みは、犠牲ストレージ２１８に格納された同じアドレスのセットの第２のアドレスに対するミスであり得る。このような場合、キャッシュ読み出しとキャッシュ書き込みが競合なく並行して進行し得る。

【0089】

別の例において、犠牲ストレージ２１８のための第１のデータ経路でキャッシュ読み出しを受け取り、犠牲ストレージ２１８のための第２のデータ経路でキャッシュ書き込みを受け取り得る。場合によっては、キャッシュ読み出しは犠牲ストレージ２１８に格納されたアドレスに対するヒットであり得る。キャッシュ書き込みは、犠牲ストレージ２１８に格納された同じアドレスに対するヒットであり得る。このような場合、キャッシュ読み出しが最初に進行し得、キャッシュ読み出しが完了するまでキャッシュ書き込みがストールされ得る。代替として、キャッシュ書き込み及びキャッシュ読み出しの順は、キャッシュ書き込み及びキャッシュ読み出しが受け取られるデータ経路に基づき、より低い（又はより高い）番号のデータ経路に到達したキャッシュ動作は、他のキャッシュ動作の前に完了し得る。場合によっては、キャッシュ読み出しは犠牲ストレージ２１８に格納されたアドレスに対するミスであり得る。キャッシュ書き込みは、犠牲ストレージ２１８に格納された同じアドレスに対するミスであり得る。このような場合、キャッシュ書き込み動作はより高いレベルのキャッシュ又はメモリに転送され得、キャッシュ読み出しは、犠牲ストレージ２１８への格納のためのキャッシュ書き込み動作が完了した後に、より高いレベルのキャッシュ又はメモリからデータを取得し得る。

【0090】

別の例において、犠牲ストレージ２１８のための第１のデータ経路上で第１のキャッシュ読み出しを受け取り、犠牲ストレージ２１８のための第２のデータ経路上で第２のキャッシュ読み出しを受け取り得る。第１のキャッシュ読み出しと第２のキャッシュ読み出しが異なるメモリアドレスに対するものである場合、ヒットとミスのどちらにも競合は発生しない。或るケースでは、第１のキャッシュ読み出しはアドレスのセットの第１のアドレスに対するミスであり得る。第２のキャッシュ読み出しは、同じアドレスのセットの第２のアドレスのミスでもあり得る。第１のキャッシュ読み出しと第２のキャッシュ読み出しの優先順位レベルが異なる場合、異なる優先順位レベルの高い方に基づいて、より高いレベルのキャッシュ又はメモリにアクセスする。そうでない場合、より高いレベルのキャッシュ又はメモリがアクセスされ、犠牲ストレージ２１８に格納するために得られたメモリアドレスのセットがアクセスされる。第１のキャッシュ読み出しと第２のキャッシュ読み出しが同じアドレスに対するものである場合も同様に処理される。

【0091】

Ｌ１データキャッシュにおける書き込みミスキャッシングを容易にするための例示の方法、装置、システム、及び製品が、本明細書において記載される。また、その幾つかの例及び組み合わせには、下記が含まれる。例１は、第１のキャッシュストレージと、第２のキャッシュストレージと、キャッシュコントローラとを含む装置を含む。第２のキャッシュストレージは、第１のキャッシュストレージから退去されたデータの第１のセットを格納するように動作可能な第１の部分と、第２の部分とを含む。キャッシュコントローラは、第１のキャッシュストレージ及び第２のキャッシュストレージに結合され、書き込み動作を受け取り、書き込み動作が第１のキャッシュストレージにおいてミスを生成すると判定し、第１のキャッシュストレージにおけるミスに応答して、第２の部分に格納するための第２のキャッシュストレージに書き込み動作に関連する書き込みミス情報を提供するように動作可能である。

【0092】

例２は、例１の装置を含み、キャッシュコントローラは、第２のキャッシュストレージの第２の部分を閾値と比較し、第２の部分が閾値を超えることに基づいて、書き込みミス情報を第２のキャッシュに送信させるように動作可能である。

【0093】

例３は、閾値がインタフェースの帯域幅に対応する、例２の装置を含む。

【0094】

例４は、閾値が第２の部分のサイズに対応する、例２の装置を含む。

【0095】

例５は、例１の装置を含み、書き込みミス情報は、第１の書き込みミス情報であり、第２のキャッシュストレージに対して動作可能なキャッシュコントローラは、第２のキャッシュストレージが第１の書き込みミス情報に対応するメモリアドレスに対する第２の書き込みミス情報を含む場合に、第１のキャッシュストレージから第２のキャッシュストレージへ第１の書き込みミス情報を提供しないためのものである。

【0096】

例６は、例１の装置を含み、第１のキャッシュストレージと第２のキャッシュストレージは並列に中央処理装置に接続される。

【0097】

例７は、例１の装置を含み、書き込みミス情報は、第１の書き込みミス情報であり、キャッシュコントローラは、第１のキャッシュストレージからの第１の書き込みミス情報の第１のメモリアドレスが第２の部分に格納された第２の書き込みミス情報の第２のメモリアドレスと一致するとき、第１の書き込みミス情報を第２の書き込みミス情報とマージするように動作可能である。

【0098】

例８は、例７の装置を含み、キャッシュコントローラは、（ａ）第１の書き込みミス情報の第１の書き込み情報を維持すること、又は（ｂ）第２の書き込み情報が第１の書き込みミス情報と同じ１つ又はそれ以上のバイトに対応するときに、第２の書き込みミス情報の第２の書き込み情報を破棄することのうちの少なくとも１つによって、第１の書き込みミス情報を第２の書き込みミス情報とマージするためのものである。

【0099】

例９は、例１の装置を含み、第２の部分はバイトイネーブルレジスタを含み、キャッシュコントローラは、書き込みミス情報に基づいて、バイトイネーブルレジスタに値を格納するためのものである。

【0100】

例１０は、値が、書き込まれる書き込みミス情報の要素に対応する、例９の装置を含む。

【0101】

例１１は、メモリアドレスに対応する書き込みコマンドを出力するための中央処理装置と、第１のキャッシュストレージがメモリアドレスのためのデータを格納しないときに第１のストレージから第２のストレージに書き込みミス情報を出力するための第１のキャッシュストレージと、第２のキャッシュストレージとを含むシステムを含む。第２のキャッシュストレージは、第１のキャッシュストレージから退去されたデータの第１のセットを格納するように動作可能な第１の部分と第２の部分とを含み、第２のキャッシュストレージは、書き込みミス情報を第２のストレージの専用セクションに格納するためのものであり、専用セクションが書き込みミス情報に専用である。

【0102】

例１２は、例１１のシステムを含み、第２のキャッシュストレージは、専用セクションが閾値量より多い書き込みミス情報を有するとき、書き込みミス情報を第２のキャッシュに出力するためのものである。

【0103】

例１３は、例１２のシステムを含み、閾値は、第２のキャッシュに対するインタフェースの帯域幅に対応する。

【0104】

例１４は、閾値が第２の部分のサイズに対応する、例１２のシステムを含む。

【0105】

例１５は、例１１のシステムを含み、第２のキャッシュストレージは、第２のキャッシュストレージが、中央処理装置からの書き込みミス情報と同じメモリアドレスに対応する第２の書き込み命令を含む場合に、第１のストレージからの書き込みミス情報を第２の部分に格納しないためのものである。

【0106】

例１６は、例１１のシステムを含み、第１のキャッシュストレージと第２のキャッシュストレージは並列に、中央処理装置に接続される。

【0107】

例１７は、例１１のシステムを含み、書き込みミス情報は第１の書き込みミス情報であり、このシステムは、コントローラを更に含み、コントローラは、第１のキャッシュストレージからの第１の書き込みミス情報の第１のメモリアドレスが第２の部分に格納された第２の書き込みミス情報の第２のメモリアドレスと一致したときに、第１の書き込みミス情報を第２の書き込みミス情報とマージするためのものである。

【0108】

例１８は、例１７のシステムを含み、キャッシュコントローラは（ａ）第１の書き込みミス情報の第１の書き込み情報を維持すること、又は（ｂ）第２の書き込み情報が第１の書き込みミス情報と同じ１つ又はそれ以上のバイトに対応するときに、第２の書き込みミス情報の第２の書き込み情報を破棄することのうちの少なくとも１つによって、第１の書き込みミス情報を第２の書き込みミス情報とマージするためのものである。

【0109】

例１９は方法を含み、この方法は、書き込み動作を受け取ることと、書き込み動作が第１のキャッシュストレージにおいてミスを生成すると判定することと、第１のキャッシュストレージにおけるミスに応答して、第２の部分にストアするために、書き込み動作に関連する書き込みミス情報を、第１の部分と第２の部分とを備える第２のキャッシュストレージ要素に提供することとを含み、第１の部分は、第１のキャッシュストレージから退去されたデータの第１のセットを格納する。

【0110】

例２０は、例１９の方法を含み、この方法は更に、第２のキャッシュストレージの第２の部分を閾値と比較することと、第２の部分が閾値を超えていることに基づいて、書き込みミス情報を第２のキャッシュに出力することとを含む。

【0111】

図４Ａは、図２及び／又は図３の例示のメインキャッシュストアキュー２１２の例示の回路実装である。図４Ａでは、メインキャッシュストアキュー２１２が、例示のラッチ４０２ａ、４０２ｂ、４０２ｃ、４０２ｄ、４０２ｅ、例示のマージ回路４０３ａ～ｃ、例示の演算構成要素４０４、例示のアトミック比較構成要素４０６、例示の読み出し・変更・書き込み・マージ構成要素４０８、例示の選択マルチプレクサ４１０、及び例示のＥＣＣ生成器４１２、例示の調停マネージャ４１４、例示のペンディングストアアドレスデータストア４１６、例示の優先順位マルチプレクサ４１８、例示の読み出しポート４２４、及び例示の書き込みポート４２６を含む。例示のマージ回路４０３ａ～ｄは、例示のコンパレータ４２０、及び例示のスイッチ４２２を含む。図４Ａの例は、メインキャッシュストアキュー２１２の単一のパイプラインを図示する。しかしながら、メインストレージ要素２１４は、破線のボックス４００によって示されるように、異なるバンクに関してパイプラインの２つ以上の独立した複製をサポートするように構成されてもよい。従って、図４Ａのパイプラインは、以下で更に説明されるように、異なるバンクに対して複数回再現され得る。

【0112】

図４Ａでは、例示のラッチ４０２ａ、４０２ｂ、４０２ｃ、４０２ｄ、４０２ｅは、メインキャッシュストアキュー２１２によって得られた情報（例えば、バイト、ビットなど）を格納するように構成される電子デバイスである。例示のラッチ４０２ａ～ｃは、書き込みデータと、書き込みデータが、演算ユニット４０４、アトミックユニット４０６、及び／又は、ＲＭＷマージ構成要素４０８内のＥＣＣ論理３１０からの、読み出され、訂正されたデータと結合される必要があるかどうかに対応する情報とを渡す。図４Ａの例では、ラッチ４０２ａは、読み出し、書き込み、及び／又は変更命令を取得するために、キャッシュコントローラ２２０に通信可能に結合される。このような読み出し、変更、及び／又は書き込み命令は、ＣＰＵ１０２から発生し得、キャッシュコントローラ２２０を介してラッチ４０２ａに転送され得る。ラッチ４０２ａは、ラッチ４０２ｂ、タグＲＡＭ２０８、調停マネージャ４１４、及びペンディングのストアアドレスデータストア４１６に結合されて、キャッシュコントローラ２２０の後続のクロックサイクルに応答して、そのような読み出し、変更、及び／又は書き込み命令を、ラッチ４０２ｂ、タグＲＡＭ２０８、調停マネージャ４１４、及びペンディングのストアアドレスデータストア４１６に送信する。

【0113】

図４Ａの例では、ラッチ４０２ｂが、ラッチ４０２ａ、ペンディングのストアアドレスデータストア４１６、ラッチ４０２ｃ、優先順位マルチプレクサ４１８、及びコンパレータ４２０に結合されて、キャッシュコントローラ２２０の後続のクロックサイクルに応答して、得られた読み出し、変更、及び／又は書き込み命令を送信する。このようにして、読み出し、変更、及び／又は書き込み命令から得られた値（例えば、バイト値、ビット値など）は、メインキャッシュストアキュー２１２を介して伝搬する。

【0114】

ラッチ４０２ｃの例は、ラッチ４０２ｂ、優先順位マルチプレクサ４１８、演算構成要素４０４、アトミック比較構成要素４０６、及び読み出し・変更・書き込み・マージ構成要素４０８に結合されている。この結合により、ラッチ４０２ｃは、キャッシュコントローラ２２０の後続のクロックサイクルに応じて、読み出し、変更、及び／又は書き込み命令から得られた値（例えば、バイト値、ビット値など）を、演算構成要素４０４、アトミック比較構成要素４０６、及び／又は読み出し・変更・書き込み・マージ構成要素４０８に送信し得る。本明細書において説明する幾つかの例において、ラッチ４０２ｃは、読み出し、変更、及び／又は書き込み命令から得られた値（例えば、バイト値、ビット値など）を、演算構成要素４０４、アトミック比較構成要素４０６、及び／又は読み出し・変更・書き込み・マージ構成要素４０８のうちの１つ又は複数に送信し得る。例えば、キャッシュコントローラ２２０が、或るビットを現在格納されているワードに書き込む命令を送信した場合、ラッチ４０２ｃは、読み出し、変更、及び／又は命令（例えば、バイト値、ビット値等）から得られた値を読み出し・変更・書き込み・マージ構成要素４０８に送信し得る。本明細書において説明する他の例において、キャッシュコントローラ２２０は、ビットを現在格納されているワードに書き込む命令を送信し得るが、ラッチ４０２ｃは、読み出し、変更、及び／又は書き込み命令から得られた値（例えば、バイト値、ビット値など）を、演算構成要素４０４、アトミック比較構成要素４０６、及び／又は読み出し・変更・書き込み・マージ構成要素４０８に送信し得る。

【0115】

例示のラッチ４０２ｄは、第１のマルチプレクサ４１０、ＥＣＣ生成器４１２、及びラッチ４０２ｅに結合される。この結合により、ラッチ４０２ｄは、キャッシュコントローラクロック２２０の後続のクロックサイクルに応答して、第１のマルチプレクサ４１０から得られた値をＥＣＣ生成器４１２及び／又はマージ回路４０３ａに転送し得る。

【0116】

例示のラッチ４０２ｅは、優先順位マルチプレクサ４１８に、及び図３及び／又は図４のＭＵＸ回路３１４に結合される。この結合により、ラッチ４０２ｅは、キャッシュコントローラ２２０の後続のクロックサイクルに応答して、優先順位マルチプレクサ４１８から得られた値をＭＵＸ回路３１４に転送し得る。例えば、メインストレージ要素２１４にヒットしたアドレスへのＣＰＵ１０２による読み出し動作では、同じアドレスへの以前の書き込みが依然としてインフライト（ｉｎｆｌｉｇｈｔ）（例えば、メインストレージ要素２１４に完全には書込まれていない）可能性がある。このような例では、ラッチ４０２ｅは、書き込まれていないデータバイトを収集し、それをＭＵＸ３１４に提供し、ＭＵＸ３１４は最終的にＣＰＵ１０２に送り戻させる。

【0117】

例示のマージ回路４０３ａは、ラッチ４０２ｄ、マージ回路４０３ｂ、演算構成要素４０４、アトミック比較構成要素４０６、及び読み出し・変更・書き込み・マージ構成要素４０８に結合されている。例示のマージ回路４０３ｂは、マージ回路４０３ａ、優先順位マルチプレクサ４１８、及びマージ回路４０３ｃに結合されている。例示のマージ回路４０３ｃは、マージ回路４０３ｂ及びラッチ４０２ｂに結合されている。例示のマージ回路４０３ａ～ｃは以下で更に説明されるように、メインキャッシュストアキュー２１２の異なるセクションにおける読み出し動作の比較を促進して、同じメモリアドレスロケーションに対応する書き込み動作とマージされる書き込み動作を潜在的に再配路する。図４Ａの例は３つのマージ回路４０３ａ～ｃを含むが、メインキャッシュストアキュー２１２の他のセクションからの書き込み動作をマージするための付加的なマージ回路（例えば、ラッチ４０２ｄの出力をラッチ４０２ｂ及び／又はラッチ４０２ａの出力に結合するマージ回路など）があり得る。幾つかの例において、マージングされた回路４０３ａ～ｃは、異なるラッチ４０２ｂ～ｄからの書き込み動作を比較し、任意の２つ又はそれ以上の異なるラッチ４０２ｂ～ｄのいずれかにおけるマッチングメモリアドレスに基づいて再配路する、単一の回路に結合される。

【0118】

図４Ａに示す例では、演算構成要素４０４が、ラッチ４０２ｃ、第１のマルチプレクサ４１０、及びＥＣＣ論理３１０に結合されて、メインストレージ２１４からのデータに対して演算動作（例えば、増分、減分など）を実施する。また、演算構成要素４０４は、メインストレージ２１４に格納されたデータに対してヒストグラム演算を行う。図４Ａの図示される例の例示の演算構成要素４０４は、例えばハードウェアプロセッサなどの論理回路によって実装される。しかしながら、例えば、１つ又は複数のアナログ又はデジタル回路、論理回路、プログラマブルプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブル論理デバイス（ＦＰＬＤ）、デジタル信号プロセッサ（ＤＳＰ）など、任意の他のタイプの回路を付加的に又は代替として用いてもよい。例示の演算構成要素４０４の動作は、以下で更に説明される。

【0119】

図４Ａに示す例では、アトミック比較構成要素４０６は、ラッチ４０２ｃ、第１のマルチプレクサ４１０、及びＥＣＣ論理３１０に結合されて、メモリアドレスにおけるデータを鍵と比較し、メモリアドレスのデータが鍵と一致する場合にはデータを置換する。図４Ａの図示される例の例示のアトミック比較構成要素４０６は、例えばハードウェアプロセッサなどの論理回路によって実装される。しかしながら、例えば、１つ又は複数のアナログ又はデジタル回路、論理回路、プログラマブルプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブル論理デバイス（ＦＰＬＤ）、デジタル信号プロセッサ（ＤＳＰ）など、任意の他のタイプの回路を付加的に又は代替として用いてもよい。例示のアトミック比較構成要素４０６の動作は、以下で更に説明される。

【0120】

図４Ａに図示されている例では、読み出し・変更・書き込み・マージ構成要素４０８は、キャッシュコントローラ２２０によって送られる、読み出し、変更、及び／又は書き込み命令を容易にするために、ラッチ４０２ｃ、第１のマルチプレクサ４１０、及びＥＣＣ論理３１０に結合されている。例えば、読み出し・変更・書き込み・マージ構成要素４０８は、読み出し、変更、及び／又は書き込み命令の影響を受ける現在格納されているワードを取得するために、ＥＣＣ論理３１０に結合される。例示の書き込み動作では、読み出し・変更・書き込み・マージ構成要素４０８は、ＥＣＣ論理３１０から取得された現在格納されているワードを、ラッチ４０２ｃから取得された新しいビット、バイトなどで更新するように構成される。読み出し・変更・書き込み・マージ構成要素４０８の付加的な記載は、以下に説明される。図４Ａの図示される例の例示の読み出し・変更・書き込み・マージ構成要素４０８は、例えば、ハードウェアプロセッサなどの論理によって実装される。しかしながら、例えば、１つ又は複数のアナログ又はデジタル回路、論理回路、プログラマブルプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブル論理デバイス（ＦＰＬＤ）、デジタル信号プロセッサ（ＤＳＰ）など、任意の他のタイプの回路を付加的に又は代替として用いてもよい。

【0121】

例示の第１のマルチプレクサ４１０は、キャッシュコントローラ２２０からの指示（ｉｎｄｉｃａｔｉｏｎ）に基づいて、演算構成要素４０４、アトミック比較構成要素４０６、又は読み出し・変更・書き込み・マージ構成要素４０８のいずれかの出力をラッチ４０２ｄに送信するために、演算構成要素４０４、アトミック比較構成要素４０６、及び読み出し・変更・書き込み・マージ構成要素４０８に結合される。例えば、キャッシュコントローラ２２０が書き込み機能を実施することを示す場合（例えば、キャッシュ制御がラッチ４０２ｂに書き込み要求を送信する場合）、ラッチ４０２ｄに送信されるべき読み出し・変更・書き込み・マージ構成要素４０８に接続された入力を選択するために、キャッシュコントローラ２２０によって第１のマルチプレクサ４１０に指示が送信される。図４Ａの図示される例の例示の第１のマルチプレクサ４１０は、例えば、ハードウェアプロセッサなどの論理回路によって実装される。しかしながら、例えば、１つ又は複数のアナログ又はデジタル回路、論理回路、プログラマブルプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブル論理デバイス（ＦＰＬＤ）、デジタル信号プロセッサ（ＤＳＰ）など、任意の他のタイプの回路を付加的に又は代替として用いてもよい。

【0122】

図４Ａにおいて図示される例では、ＥＣＣ生成器４１２は、ラッチ４０２ｄに格納されている値（例えば、バイト、ビット等）におけるエラーの検出及び訂正を容易にするために、ラッチ４０２ｄ及びマージ回路４０３に結合されている。例えば、ＥＣＣ生成器４１２はＥＣＣ値を再生成する（例えば、エラー検出符号を生成する）ように構成され、ＥＣＣ値は、データ（例えば、読み出し・変更・書き込み・マージ構成要素１１０８からのマージされたワード）と共に格納される。ＥＣＣ値は、上述したように、エラー検出及び訂正回路によって用いられて、読み出し及び／又は書き込み動作中にエラーが発生したかどうかを判定する。図４Ａに図示される例の例示のＥＣＣ生成器４１２は、例えば、ハードウェアプロセッサなどの論理によって実装される。しかしながら、例えば、１つ又は複数のアナログ又はデジタル回路、論理回路、プログラマブルプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブル論理デバイス（ＦＰＬＤ）、デジタル信号プロセッサ（ＤＳＰ）など、任意の他のタイプの回路を付加的に又は代替として用いてもよい。

【0123】

図４Ａでは、例示の調停マネージャ４１４が、ラッチ４０２ａ、ラッチ４０２ｂ、ペンディングのストアアドレスデータストア４１６、及びメインストレージ２１４に結合されて、キャッシュコントローラ２２０から得られる、読み出し、変更、及び／又は書き込み命令を容易にする。例えば、書き込み命令がキャッシュコントローラ２２０から受け取った場合、調停マネージャ４１４は、現在格納されている対応するワードの読み出し命令をメインストレージ２１４に送信するように構成される。また、調停マネージャ４１４は、メインストレージ２１４に結合されて、メインストレージ２１４の競合するアクセス間の調停を行う。同じサイクルにおいて複数の動作がメインストレージ２１４にアクセスしようと試みるとき、調停マネージャ４１４は、或る優先順位方式に従って、どの動作がメインストレージ２１４にアクセスすることを許可されるかを選択し得る。適切な優先順位方式は以下でより詳細に説明されるが、一例では、調停は、メインキャッシュストアキュー２１２内にある書き込みデータがメインストレージ２１４に書き込まれる前であっても、後続の動作による使用のために利用可能であるため、書き込み動作よりも読み出し動作の方が優先される。従って、書き込みデータがメインキャッシュストアキュー２１２内で待機できるようにすることにおいて、性能への影響は最小限である。しかしながら、メインキャッシュストアキュー２１４がまだ書き戻されていない書き込みデータで満たされると、書き込み動作の優先度は、競合する読み出し動作よりも優先されるまで増加し得る。

【0124】

図４Ａに図示される例の例示の調停マネージャ４１４は、例えばハードウェアプロセッサなどの論理回路によって実装される。しかしながら、例えば、１つ又は複数のアナログ又はデジタル回路、論理回路、プログラマブルプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブル論理デバイス（ＦＰＬＤ）、デジタル信号プロセッサ（ＤＳＰ）など、任意の他のタイプの回路を付加的に又は代替として用いてもよい。

【0125】

図４Ａの例では、ペンディングのストアアドレスデータストア４１６は、キャッシュコントローラ２２０から取得された、読み出し、変更、及び／又は書き込み命令のアドレスを格納するように構成されている。このようにして、ペンディングのストアアドレスデータストア４１６は、ラッチ４０２ａ、４０２ｂ、４０２ｃ、４０２ｄ、４０２ｅ、及び／又はマージ回路４０３ａ、４０３ｂ、及び／又は４０３ｃのいずれかに格納された各値に関連するアドレスのログを維持する。図４Ａの図示される例の例示のペンディングのストアアドレスデータストア４１６は、例えば、フラッシュメモリ、磁気媒体、光媒体などの、データを格納するための任意のデバイスによって実装され得る。また、ペンディングのストアアドレスデータストア４１６に格納されるデータは、バイナリデータ、カンマ区切りデータ、タブ区切りデータ、構造化問い合わせ言語（ＳＱＬ）構造などの任意のデータフォーマットであり得る。

【0126】

例示の優先順位マルチプレクサ４１８は、ラッチ４０２ｂ、ラッチ４０２ｃ、ラッチ４０２ｄ、及びマージ回路４０３ａに結合されており、ラッチ４０２ｂ、ラッチ４０２ｃ、ラッチ４０２ｄ、又はマージ回路４０３ａのいずれかが書き込み命令に対応する値を格納している場合の読み出し動作を容易にする。例えば、キャッシュコントローラは、アドレスＡ３、Ａ２、Ａ１、及びＡ０を有する４バイトワードに関する次の４つの書き込み命令を開始し得る。アドレスＡ０にバイト０ｘ１１を書き込み、アドレスＡ１にバイト０ｘ２２を書き込み、アドレスＡ３にバイト０ｘ２３を書き込み、アドレスＡ０にバイト０ｘ４４を書き込む。このような例では、キャッシュコントローラ２２０が４バイトワード全体を読み出すための読み出し命令を開始した場合、優先順位マルチプレクサ４１８は、マージ回路４０３ａに格納されたバイト値０ｘ１１、ラッチ４０２ｄに格納されたバイト値０ｘ２２、ラッチ４０２ｃに格納されたバイト値０ｘ２３、及びラッチ４０２ｂに格納されたバイト値０ｘ２２を取得するように構成される。また、ペンディングのストアアドレスデータストア４１６は、ラッチ４０２ｂ、ラッチ４０２ｃ、ラッチ４０２ｄ、及びマージ回路４０３ａに格納されたバイト値にどのアドレス値が関連付けられているかを示す命令を、優先順位マルチプレクサ４１８に送信する。このような例では、ラッチ４０２ｂに格納されたバイト値がアドレスＡ０に関連付けられ、マージ回路４０３ａに格納されたバイト値もアドレスＡ０に関連付けられるので、優先順位マルチプレクサ４１８は、アドレスＡ０が０ｘ４４（例えば、アドレスＡ０に関連付けられた最新の書き込み命令）であり、アドレスＡ１が０ｘ２２であり、アドレスＡ３が０ｘ２３であることを示すパケットをラッチ４０２ｅに送信するように構成される。

【0127】

このようにして、ＭＵＸ回路３１４は、現在格納されているワードの値を、優先順位マルチプレクサ４１８から得られたバイト値で更新するように構成される。このような動作により、書き込み命令がメインキャッシュストアキュー２１２を完全に伝搬していない場合でも、メインキャッシュストアキュー２１２によって送信される読み出し命令が潜在的に正しいワードを示すことが保証される。

【0128】

例示の読み出し経路（例えば、タグＲＡＭ２０８への読み出し入力）が、メインキャッシュストアキュー２１２と並行して実行し得る。読み出し動作（例えば、読み出し命令）が、まだ完了していない可能性がある書き込み動作（例えば、書き込み命令）内のデータを参照する可能性があるため、メインキャッシュストアキュー２１２は、まだメインストレージ２１４に書き戻されていないメインキャッシュストアキュー２１２からのデータを読み出し経路が取得することを可能にする、書き込み転送機能を含み得る。一例では、メインキャッシュストアキュー２１２は、メインキャッシュストアキュー２１２の各ステージにおける動作のアドレスを記録するペンディングのストアアドレスデータストア４１６と、転送のためにメインキャッシュストアキュー２１２のステージ（例えば、ラッチ）のうちの１つからデータを選択する優先順位マルチプレクサ４１８と、（エラー検出及び訂正回路３１０を介して）メインストレージ２１４の出力とデータ優先順位マルチプレクサ４１８から転送されたメインキャッシュストアキュー２１２のデータとの間で選択するＭＵＸ回路３１４とを含む。

【0129】

代替として、読み出し動作（例えば、読み出し命令、読み出し命令など）が、まだ完了していない可能性のある書き込み動作（例えば、書き込み命令、書き込みコマンドなど）のデータを犠牲にすること（退去させること）を指す可能性があるため、メインキャッシュストアキュー２１２は、インフライトデータ（例えば、メインストレージ要素２１４にまだ格納されていないストアキュー２１２のデータ）を犠牲ストレージ要素２１４及び／又はＬ２キャッシュ２１２に転送し、ストアキュー２１２に残っているインフライトデータを無効にする読み出し無効化機能を含む。

【0130】

例示の読み出しポート４２４は、読み出し経路及びデータストア４１６に結合される。読み出しポート４２４は、読み出しミスが発生するたびにメインキャッシュコントローラ２２２とインタフェースするインタフェースによって実装され得る。例えば、読み出しポート４２４は、メインキャッシュコントローラ２２２から犠牲アドレス及び読み出し無効化コマンドを受け取るために利用される。読み出しポート４２４は、データストア４１６に格納されたペンディングアドレスと比較されるように、犠牲アドレスをデータストア４１６に送るためのものである。

【0131】

例示の書き込みポート４２６は、書き込み経路及びラッチ４０２ａに結合される。書き込みポート４２６は、書き込み命令を取得するために、メインキャッシュコントローラ２２２（例えば、キャッシュコントローラ２２０）とインタフェースするインタフェースによって実装され得る。例えば、書き込みポート４２６は、書き込みのためにキャッシュコントローラ２２０からアドレス及び値を受け取るために用いられる。

【0132】

図４Ａの要素は、トランザクション処理の流れを表す様式で配置される。時間要素は、ステージＥ１～Ｅ５によって表される。各ステージは個別の時間期間を表し、幾つかの例において、各ステージが、或るクロックサイクル又は整数個のクロックサイクルを表す。

【0133】

次に、メインキャッシュストアキュー２１２を介した読み出し動作の例示のフローについて説明する。第１のサイクルにおいて、ステージＥｌに対応し、Ｌ１データキャッシュ１１０が、読み出し動作のアドレスに関連する記録をタグＲＡＭ２０８から検索して、データがメインストレージ２１４に格納されているか否かを判定する。直接マップの例では、Ｌ１データキャッシュ１１０は、メインストレージ２１４からデータを要求する前にタグＲＡＭ２０８の比較を待つ必要はなく、従って、タグＲＡＭ２０８の、読み出し動作のアドレスとキャッシュされたアドレスの記録との比較は、第２又は第３のクロックサイクルに延びてもよい。

【0134】

ステージＥ２に対応する第２のサイクルにおいて、Ｌ１データキャッシュ１１０は、調停マネージャ４１４が許可する場合、メインストレージ２１４からデータ及びＥＣＣシンドロームビットを要求し得る。このサイクルにおいて、Ｌ１データキャッシュ１１０はまた、読み出しアドレスをペンディングのストアアドレスデータストア４１６と比較することによって、より新たなデータがメインキャッシュストアキュー２１２内で利用可能かどうかを判定してもよい。もしそうであれば、優先順位マルチプレクサ４１８は、適切なデータをメインキャッシュストアキュー２１２から転送するように設定される。

【0135】

データ及びＥＣＣは、ステージＥ３に対応する第３のサイクルにおいて、メインキャッシュストレージ２１４によって提供されてもよい。しかしながら、このデータは、Ｌ１データキャッシュ１１０がキャッシュのメインストレージ２１４内の同じエントリに複数の拡張メモリアドレスを割り当てることがあるので、読み出し動作によって特定されるメモリアドレスに対応することも、対応しないこともある。従って、第３のサイクルにおいて、Ｌ１データキャッシュ１１０は、タグＲＡＭ２０８記録の比較に基づいて、メインストレージ２１４から提供されたデータ及びＥＣＣが読み出し動作におけるメモリアドレスに対応する（例えば、キャッシュヒット）か否かを判定する。キャッシュヒットの場合、データ及びＥＣＣビットはエラー検出及び訂正回路３１０によって受け取られ、エラー検出及び訂正回路３１０は、ステージＥ４に対応する第４のサイクルにおいてデータ内のエラーを訂正する。

【0136】

上述したように、メインストレージ２１４にまだ書き込まれていない新たなデータは、メインキャッシュストアキュー２１２に存在し得、優先順位マルチプレクサ４１８によってメインキャッシュストアキュー２１２から転送され得る。もしそうであれば、ＭＵＸ回路３１４は、メインストレージ２１４からの訂正されたデータ上で転送されたデータを選択する。

【0137】

メインストレージ２１４からの訂正データ又はメインキャッシュストアキュー２１２からの転送データのいずれかが、ステージＥ５に対応する第５のサイクルにおいてＬ１データキャッシュ１１０に提供される。このようにして、コントローラ２２０は、約５サイクルでキャッシュヒットが発生した場合に、完全にＥＣＣチェック及び訂正されたデータに提供し得る。

【0138】

データ及びＥＣＣビットがメインストレージ２１４内に存在しない場合（例えば、キャッシュミス）、メインキャッシュストアキュー２１２は、データが拡張メモリ１０６及び／又は犠牲ストレージ２１８のいずれかから検索されるまでストールし得、その時点で、データがメインストレージに書き込まれ、タグＲＡＭ２０８が更新されてもよい。

【0139】

ストアキュー及びデータ転送を用いてレベル１データキャッシュにおける完全にパイプライン化された読み出し・変更・書き込みのサポートを促進するための方法及び装置

【0140】

本明細書において説明する例では、タンデムに動作する２つのキャッシュシステム（例えば、メインストレージ２１４及び犠牲キャッシュストレージ２１８）がある。本明細書において説明される例では、メインストレージ２１４は、ダイレクトマップキャッシュ要素であり、犠牲キャッシュストレージ２１８はフルアソシアティブキャッシュストレージである。直接マップされたメインストレージ２１４とフルアソシアティブ犠牲キャッシュストレージ２１８はいずれも、エラー訂正符号（ＥＣＣ）によって保護される。この場合、例示の応用例には、メインストレージ２１４からラインを読み出すこと、及び／又はメインストレージ２１４からラインを移動することが含まれる。従って、ＥＣＣ論理は、キャッシュラインを訂正し、ＥＣＣシンドロームを再生成し、次いで、ラインを犠牲キャッシュストレージ２１８に書き込む。そのような応用例は、ＣＰＵの２つの付加的なクロックサイクル（例えば、ＥＣＣ論理によるエラー訂正のための１つのクロックサイクルと、ＥＣＣシンドローム再生のための別のクロックサイクル）を利用し得る。この待ち時間を低減するために、本明細書において説明する例は、メインストレージ２１４と犠牲キャッシュストレージ２１８との間で同じパリティ・ブロックサイズを利用することを含む。従って、メインストレージ２１４及び犠牲キャッシュストレージ２１８の両方が、３２ビット境界上のパリティを計算及び／又は他の方式で判定する。このようにして、Ｌ１キャッシュ１１０は、少ない待ち時間でキャッシュラインをメインストレージ２１４から犠牲キャッシュストレージ２１８に直接移動し得る。

【0141】

本明細書において説明される例では、Ｌ１データキャッシュ１１０は、キャッシュからデータを読み出しそれを書き換える前にデータに変更を加える多数の動作をサポートする。例えば、Ｌ１データキャッシュ１１０は、読み出し・変更・書き込み動作を支援し得る。読み出し・変更・書き込み動作が、存在するデータを読み出し、そのデータの少なくとも一部を上書きする。ＥＣＣ実施例では、フルバンク幅未満を書き込むとき（例えば、３２ビット、４バイトワード未満を書き込むとき）に読み出し・変更・書き込み動作が実施されてもよい。上書きされないバンク内のデータの一部が依然としてＥＣＣシンドロームビットに寄与するので、読み出し・変更・書き込みの読み出し機能が用いられる。

【0142】

読み出し・変更・書き込み動作は、書き込み動作と読み出し動作とに分割され得、メインキャッシュストアキュー２１２は、読み出し経路における読み出し動作がメインキャッシュストアキュー２１２における書き込み動作と同期したままになるように構造化されてもよい。読み出し動作と書き込み動作は、読み出し・変更・書き込み・マージ構成要素４０８が読み出しデータの少なくとも一部を書き込みデータで上書きしてマージされたデータを生成するまで、同期されたままである。マージされたデータは、マージされたデータのための新しいＥＣＣシンドロームビットを生成するＥＣＣ生成器４１２に提供され、次いで、マージされたデータ及びＥＣＣシンドロームビットは、メインストレージ２１４に格納するために調停マネージャ４１４に提供され得る。

【0143】

例示の読み出し・変更・書き込み動作では、図２及び／又は図３のキャッシュコントローラ２２０が書き込まれるワードのバイトのサブセット、又はワード全体（例えば、データの第１のセット）を示す書き込み要求を送信する。このような例では、キャッシュコントローラ２２０によって送信された書き込み要求は、書き込まれるバイトのアドレス値と、示されたバイトに書き込むデータとを含む。例えば、図２及び／又は図３のメインストレージ２１４は、アドレスＡ３、Ａ２、Ａ１、Ａ０に関連する４バイトワード０ｘ１２３４５６７８を含み得る。このような例では、アドレスＡ３はバイト０ｘ１２に対応し、アドレスＡ２はバイト０ｘ３４に対応し、アドレスＡ１はバイト０ｘ５６に対応し、アドレスＡ０は格納されたワードのバイト０ｘ７８に対応する。そのような例示の動作において、キャッシュコントローラ２２０がアドレスＡ３をバイト０ｘ３３で置換し、アドレスＡ１をバイト０ｘ２２で置換し、アドレスＡ０を現在格納されているワード１２３４５６７８のバイト０ｘ１１で置換するための書き込み要求を送信し得る。またそのような例では、格納されたワードのアドレスＡ３をバイト０ｘ３３で置換するための第１の書き込み要求が、格納されたワードを０ｘ３３３４５６７８にし、格納されたワードのアドレスＡ１をバイト０ｘ２２で置換するための第２の書き込み要求は、格納されたワードを０ｘ３３３４２２７８にし、格納されたワードのアドレスＡ０をバイト０ｘ１１で置換するための第３の書き込み要求は、格納されたワードを０ｘ３３３４２２１１にする。

【0144】

このような要求を処理するために、Ｌ１データキャッシュ１１０は読み出し動作のアドレスをタグＲＡＭ２０８の記録と比較し、Ｌ１データキャッシュは、メインストレージ２１４及び／又はメインキャッシュストアキュー２１２からデータ及びＥＣＣシンドロームビットを要求する。読み出し・変更・書き込み動作はデータを変更するので、メインストレージ２１４内のエントリのＭＥＳＩ（変更（Ｍｏｄｉｆｙ）、排他（Ｅｘｃｌｕｓｉｖｅ）、共有（Ｓｈａｒｅｄ）、及び無効（Ｉｎｖａｌｉｄ））状態を追跡する例では、変更状態又は排他的状態のいずれでもないキャッシュヒットはキャッシュミスと見なされ得る。データが適切な状態で取得され、エラーが訂正されると、それは読み出し・変更・書き込み・マージ構成要素４０８に提供される。この同じサイクルにおいて、読み出し・変更・書き込み・マージ構成要素４０８は、訂正されたデータの少なくとも一部を書き込みデータで上書きして、マージされたデータを生成してもよい。ＥＣＣ生成器４１２は、マージされたデータのための新しいＥＣＣシンドロームビットを生成する。

【0145】

本明細書において説明する例では、ＥＣＣ生成器４１２がワード粒度に応じて動作する。従って、ＥＣＣ生成器４１２は、データのブロックに対するＥＣＣシンドロームを計算する。本明細書において記載される例では、データのブロックは４バイト（例えば、ワード）とし得る。メインキャッシュストアキュー２１２は、（例えば、アドレスＡ３をバイト０ｘ３３で置換する第１の書き込み要求と競合するために）第１の例示のサイクルにおいて書き込み命令を処理するが、これはＥＣＣ生成器４１２がワード粒度（例えば、４バイト又は３２ビット・ワード）に応じて動作するためであり、キャッシュコントローラ２２０は、現在格納されているワードのアドレスＡ３における現在格納されているバイトの読み出し要求を開始する。この例では、第１の書き込み要求（例えば、０ｘ３３及びＡ３）のバイト及びアドレスがラッチ４０２ｂに格納される。また、キャッシュコントローラ２２０は、現在格納されているワード全体の読み出し要求をメインストレージ２１４に送信する。従って、第１のサイクルの終わりにおいて、現在格納されているワード全体の読み出し要求がメインストレージ２１４に送信され、バイト０ｘ３３が第１のラッチ４０２ｂに格納される。

【0146】

例示の第２のサイクルでは（例えば、アドレスＡ１をバイト０ｘ２２で置換する第２の書き込み要求を完了するために）、第１の書き込み要求からのバイトがラッチ４０２ｃに送信され、現在格納されているワード全体がメインストレージ２１４からＥＣＣ論理３１０に送信され、第２の書き込み要求（例えば、アドレスＡ１をバイト０ｘ２２で置換するため）がキャッシュコントローラ２２０によって送信されてラッチ４０２ｂに格納される。第２のサイクルの間に、読み出し・変更・書き込み・マージ構成要素４０８は、ラッチ４０２ｃに格納されたバイトと、ＥＣＣ論理３１０によって送信された現在格納されているワード全体とを取得する。このようにして、読み出し・変更・書き込み・マージ構成要素４０８は、更新される現在格納されているワード内のバイトのアドレスを識別する。読み出し・変更・書き込み・マージ構成要素４０８が、（ａ）ラッチ４０２ｃからの更新される現在格納されているワードの一部の値（例えば、バイト値、ビット値など）と、（ｂ）ＥＣＣ論理３１０からの現在格納されているワードとを識別及び／又はその他の方式で取得すると、読み出し・変更・書き込み・マージ構成要素４０８は、現在格納されているワードの一部を、ラッチ４０２ｃから取得された現在格納されているワードの一部の値に書き込む（例えば、置換する、マージするなど）。例えば、読み出し・変更・書き込み・マージ構成要素４０８は、ワードの一部の値を、ワード内のワードの一部に対応するアドレス値に書き込む。読み出し・変更・書き込み・マージ構成要素４０８によって出力されるこのような例示の書き込まれた部分は、本明細書ではマージされたワードと呼ぶことがある。本明細書において記載される幾つかの例において、そのようなマージされたワードが、犠牲ストレージ２１８に書き込むために読み出し・変更・書き込み・マージ構成要素１１０８によって提供される。

【0147】

これに応じて、例示の読み出し・変更・書き込み動作の書き込み部分を開始するために、選択マルチプレクサ４１０は、読み出し・変更・書き込み・マージ構成要素４０８からのマージされたワードを送信して、ラッチ４０２ｄに格納させる。後続のクロックサイクルにおいて、ＥＣＣ生成器４１２はラッチ４０２ｄからマージされたワードを取得し、対応するＥＣＣシンドロームビットを生成する。同じクロックサイクル又は後続のクロックサイクルのいずれかで、ＥＣＣ生成器４１２はマージ回路４０３ａ、４０３ｂ、及び４０３ｃを介してマージされたワードを送信し、これは、調停マネージャ４１４によって処理されてメインストレージ２１４に格納される。

【0148】

しかしながら、上述したこのような例では、３つの連続した書き込み命令が、メインストレージ２１４に格納された同じワードに対応するキャッシュコントローラ２２０によって送信されたので、読み出し・変更・書き込み・マージ構成要素４０８は、現在格納されているワードに３つの書き込み命令の３つの値を書き込むときに、これら３つの書き込み命令を１つのトランザクションにマージし得る。例えば、メインストレージ２１２に第１の書き込み命令からのマージされたワードを格納する前に、メインストアキュー２１２は、後続の第２の書き込み命令で使用するために、マージされたワードをフィードバックする（例えば、送信する）。

【0149】

図４Ｂは、図３Ａ～図４Ａのメインキャッシュストアキュー２１２に関連して実装される例示のデータ転送論理４６０の例示の回路実装である。図４Ｂは、メインキャッシュストアキュー２１２に関連して実装される例示のデータ転送論理４６０として説明されるが、本明細書において説明される他の例において、図４Ｂに記載される例のいずれかが、犠牲キャッシュストアキュー２１６に関連して実装されてもよい。

【0150】

図４Ｂの例では、例示のアドレスライン４６２（ＲＤ＿ＡＤＤＲ）がキャッシュコントローラ２２０に結合されて、ＣＰＵ１０２から例示の読み出し命令が得られる。図４Ｂの例では、このような例示のアドレスライン４６２が、メインキャッシュストアキュー２１２に対する読み出し命令を取得する。このようにして、メインキャッシュストアキュー２１２は、ＣＰＵ１０２読み出し命令を実行するときに、インフライト書き込みトランザクションから任意のデータを転送し得る。メインキャッシュストアキュー２１２において、ＣＰＵ１０２からの命令（例えば、読み出し命令及び／又はその他のトランザクション、及び／又は書き込み命令及び／又はその他のトランザクション）は、アドレス、バイトイネーブル（ｂｙｔｅｎ）、及び関連データを含む。図４Ｂのトポロジーは、例示のアドレスストア４６４ａ（例えば、図４のペンディングのストアアドレスデータストア４１６）、例示のｂｙｔｅｎストア４６４ｂ（例えば、バイトイネーブルストア）、及び例示のデータストア４６４ｃ（例えば、ラッチ４０２ａ、４０２ｂ、４０２ｃなどのいずれか）を含む。図４Ｂにおいて、アドレスストア４６４ａのａｄｄｒ０は、メインキャッシュストアキュー２１２における最も古い読み出し及び／又は書き込み命令に対応し、アドレスストア４６４ａのａｄｄｒ３は、メインキャッシュストアキュー２１２における最新の読み出し及び／又は書き込み命令に対応する。

【0151】

アドレスライン４６２を介する入来アドレス（例えば、読み出し命令）は、例示の比較論理４６６によって、アドレスストア４６４ａ内の全てのアドレス（例えば、ａｄｄｒ０、ａｄｄｒ１、ａｄｄｒ２、及びａｄｄｒ３）と比較される。本明細書において記載される例では、比較論理４６６は、アドレスａｄｄｒ０、ａｄｄｒ１、ａｄｄｒ２、及びａｄｄｒ３が完全に又は部分的に同等（例えば、同じ）であり得るので、読み出し命令のアドレスを任意の数のエントリと比較し得る。このようにして、比較論理回路４６６の例示の出力は４ビット信号である。このような４ビット信号は、ｂｙｔｅｎストア４６４ｂの対応するバイトイネーブル信号に基づいて生成される。そのような４ビット信号は任意の値（例えば、全て０、全て１、部分的に０、及び部分的に１など）を有し得る。

【0152】

例示の動作において、アドレストア４６４ａの４つのアドレスには、１つ又はそれ以上の有効バイト（例えば、論理高のバイト）が含まれ得る。本明細書において説明される例では、メインキャッシュストアキュー２１２は６４ビット（例えば、８バイト）であり、従って、メインキャッシュストアキュー２１２は、１から８などの任意の数のバイトに対して書き込みを実施してもよい。

【0153】

比較論理４６６が、ｂｙｔｅｎストア４６４ｂ内のバイトイネーブルに基づいて含まれるべきアドレスストア４６４ａのアドレスを識別することに応答して、例示の出力ライン４６８は、アドレスストア４６４ａ内の各アドレスに対して８ビットの結果を送信する。本明細書において説明する例では、４つの出力ライン４６８（例えば、ｄｒａｍ＿ｈｉｔ＿ＤＰ０［０］［７：０］）、ｄｒａｍ＿ｈｉｔ＿ｄｐ０［ｌ］［７：０］、ｄｒａｍ＿ｈｉｔ＿ｄｐ０［２］［７：０］、及びｄｒａｍ＿ｈｉｔ＿ｄｐ０［３］［７：０］）がある。動作において、出力ライン４６８のいずれかにおいて論理高（例えば、１）に設定されたビットは、アドレスストア４６４ａの対応するアドレスの対応するバイトが、転送されるべき有効データを有することを示す。例えば、出力ライン４６８の第１の出力ラインがｄｒａｍ＿ｈｉｔ＿ｄｐ０［０］を含む場合、対応する読み出し命令のためのバイト値は、アドレスストア４６４ａ内のアドレスのいずれかから取得され得る。

【0154】

図４Ｂの例は、例示の選択論理４７０及び例示の選択ライン４７２を含む。本明細書において説明する例では、選択ライン４７２が８つの２バイト出力を含む。従って、バイトストア４６４ｃの対応するバイトイネーブルの各々に対して選択信号の１つの選択信号が存在する。例示の動作において、読み出し命令が、複数の有効バイトを有する複数のアドレスを読み出すことを示す場合、例示の選択論理７２０は最新のデータを選択する。選択論理４７０（例えば、選択ライン４７２）のそのような出力は、それぞれ、例示のマルチプレクサ４７４ａ～４７４ｈ（マルチプレクサ４７４ｅ～ｈは図示せず）を制御する。図４Ｂの例では、マルチプレクサ４７４ａ～ｈが、８個の１バイト入力端子を含む。動作において、マルチプレクサ４７４ａ～ｈは、データストア４６４ｃの各々のどのバイトを転送すべきかを示す選択ライン４７２のそれぞれの選択ラインを取得する。このようにして、メインキャッシュストアキュー２１２は、アドレス比較（例えば、コンパレータ４６６によって実施された比較）と、ｂｙｔｅｎストア４６４ｂの対応するバイトイネーブルと、メインキャッシュストアキュー２１２が発行された順序（例えば、選択論理４７０によって実施された比較）とに基づいて、異なるインフライトストア（例えば、データストア４６４ｃのいずれか）からのデータを転送し得る。

【0155】

本明細書において記載される例では、アドレスライン４６２、アドレスストア４６４ａ、ｂｙｔｅｎストア４６４ｂ、データストア４６４ｃ、比較論理４６６、出力ライン４６８、選択論理４７０、選択ライン４７２、及び／又はマルチプレクサ４７４ａ～ｈのいずれかが、犠牲キャッシュストアキュー２１６において実装され得る。図４Ｂでは、マルチプレクサ４７４ａ～ｈの出力端子が例示のキャッシュマルチプレクサ４７６に結合される。図４Ｂの例では、キャッシュマルチプレクサ４７６も、犠牲キャッシュストアキュー２１６に関連してこのように実装される同様のマルチプレクサに結合される。動作において、キャッシュマルチプレクサ４７６は、読み出し命令を送信したキャッシュコントローラ（例えば、メインキャッシュコントローラ２２２又は犠牲キャッシュコントローラ２２４）から選択信号を取得する。このようにして、キャッシュマルチプレクサ４７６は、ＣＰＵ１０２へのデータ転送を促進する。

【0156】

幾つかの例において、図４Ｂのトポロジーは、メインキャッシュストアキュー２１２の例示の書き込みデータ転送構成要素、犠牲キャッシュストアキュー２１６の書き込みデータ転送構成要素、及びＭＵＸ回路３１４、３１６に対応し得る。このような例では、キャッシュマルチプレクサ４７６は、例示のＭＵＸ回路３１４、３１６によって実装され得る。また、このような例では、アドレスライン４６２、アドレスストア４６４ａ、ｂｙｔｅｎストア４６４ｂ、データストア４６４ｃ、比較論理４６６、出力ライン４６８、選択論理４７０、選択ライン４７２、及び／又はマルチプレクサ４７４ａ～ｈのいずれかを、メインキャッシュストアキュー２１２の例示の書き込みデータ転送構成要素によって実装され得、アドレスライン４６２、アドレスストア４６４ａ、ｂｙｔｅｎストア４６４ｂ、データストア４６４ｃ、比較論理４６６、出力ライン４６８、選択論理４７０、選択ライン４７２、及び／又はマルチプレクサ４７４ａ～ｈが、犠牲ストレージ２１６に関連して実装されるように、犠牲キャッシュストアキュー２１６の例示の書き込みデータ転送構成要素によって実装され得る。

【0157】

幾つかの例において、図４Ｂのトポロジーは、ペンディングのストアアドレスデータストア４１８及び例示の優先順位マルチプレクサ４１８に対応し得る。例えば、アドレスストア４６４ａ、ｂｙｔｅｎストア４６４ｂ、及び／又はデータストア４６４ｃは、例示のペンディングのストアアドレスデータストア４１６によって実装され得る。更なる例では、アドレスライン４６２、比較論理４６６、出力ライン４６８、選択論理４７０、選択ライン４７２、及び／又はマルチプレクサ４７４ａ～ｈのいずれかが、例示の優先順位マルチプレクサ４１８によって実装され得る。

【0158】

本明細書において記載される例では、図４Ｂのトポロジーは、メインストレージ２１４及び犠牲ストレージ２１８の各バンクに対して利用される。例えば、メインストレージ２１４が８つのバンクを有する場合、図４Ｂのトポロジーは、各バンクに１つずつ、８回複製される。

【0159】

ストアキュー及びデータ転送を用いて、レベル１データキャッシュにおいて完全にパイプライン化された読み出し・変更・書き込みのサポートを容易にするための例示の方法、装置、システム、及び製品が、本明細書において記載される。更なる例及びそれらの組み合わせには、以下のものが含まれる。

【0160】

例１は、第１のストレージと、第２のストレージと、第１のストレージ及び第２のストレージに結合されるストアキューとを含む。ストアキューは、第１のデータのセットを特定する第１のメモリ動作を受け取り、第１のデータのセットを第１のストレージ及び第２のストレージの少なくとも１つに格納するための第１のメモリ動作を処理し、第２のメモリ動作を受け取り、第１のデータのセットを第１のストレージ及び第２のストレージの少なくとも１つに格納する前に、第２のメモリ動作で使用するために第１のデータのセットをフィードバックするように動作可能である。

【0161】

例２は、例１の装置を含み、第２のメモリ動作は、読み出し・変更・書き込み動作であり、データの第２のセットを特定し、ストアキューは、第１のストレージと第２のストレージの少なくとも１つに第１のデータのセットを格納する前に、第１のデータのセットとデータの第２のセットをマージしてデータの第３のセットを生成し、第１のストレージと第２のストレージの少なくとも１つに格納するためのデータの第３のセットを提供するように動作可能である。

【0162】

例３は、例２の装置を含み、データの第３のセットを読み出すことを示す第３のメモリ動作を受け取ることを更に含む。

【0163】

例４は、例１の装置を含み、第２のストレージが第１のストレージの犠牲ストレージとして構成される。

【0164】

例５は、例１の装置を含み、ストアキューは、データの第１のセットの第１のアドレス値を格納するように構成されたデータストアを更に含む。

【0165】

例６は、例１の装置を含み、ストアキューは、エラー検出符号を生成するためのエラー符号訂正生成器を更に含む。

【0166】

例７は、例６の装置を含み、エラー符号訂正生成器は、第１のメモリ動作を処理することに応答してエラー検出符号を生成するためのものである。

【0167】

例８は方法を含み、この方法は、第１のデータのセットを特定する第１のメモリ動作を受け取ることと、第１のデータのセットを第１のストレージ及び第２のストレージの少なくとも１つに格納するための第１のメモリ動作を処理することと、第２のメモリ動作を受け取ることと、第１のデータのセットを第１のストレージ及び第２のストレージの少なくとも１つに格納する前に、第２のメモリ動作で使用するために第１のデータのセットを送信することとを含む。

【0168】

例９は、例８の方法を含み、第２のメモリ動作は、読み出し・変更・書き込み動作であり、データの第２のセットを特定し、この方法は更に、第１のストレージと第２のストレージの少なくとも１つにデータの第１のセットを格納する前に、データの第３のセットを生成するためにデータの第１のセットとデータの第２のセットをマージすることと、第１のストレージと第２のストレージの少なくとも１つに格納するためのデータの第３のセットを提供することとを含む。

【0169】

例１０は、例９の方法を含み、データの第３のセットを読み出すことを示す第３のメモリ動作を受け取ることを更に含む。

【0170】

例１１は、例８の方法を含み、第２のストレージが第１のストレージの犠牲ストレージとして構成される。

【0171】

例１２は、例８の方法を含み、データの第１のセットの第１のアドレス値を格納することを更に含む。

【0172】

例１３は、例８の方法を含み、エラー検出符号を生成することを更に含む。

【0173】

例１４は、例１３の方法を含み、第１のメモリ動作を処理することに応答して、エラー検出符号を生成することを更に含む。

【0174】

例１５はシステムを含み、このシステムは、第１のメモリ動作及び第２のメモリ動作を送信するように構成される中央処理装置と、中央処理装置に結合される第１のストレージと、中央処理装置に結合される第２のストレージと、第１のストレージ、第２のストレージ、及び中央処理装置に結合されるストアキューとを含む。ストアキューは、データの第１のセットを特定するための第１のメモリ動作を受け取り、データの第１のセットを第１のストレージ及び第２のストレージの少なくとも１つに格納するために第１のメモリ動作を処理し、第２のメモリ動作を受け取り、データの第１のセットを第１のストレージ及び第２のストレージの少なくとも１つに格納する前に、格納第２のメモリ動作で使用するためにデータの第１のセットをフィードバックするように動作可能である。

【0175】

例１６は、例１５のシステムを含み、第２のメモリ動作は、読み出し・変更・書き込み動作であり、データの第２のセットを特定し、ストアキューは、データの第１のセットを第１のストレージ及び第２のストレージのうちの少なくとも１つに格納する前に、データの第１のセット及びデータの第２のセットをマージしてデータの第３のセットを生成し、データの第１のストレージ及び第２のストレージのうちの少なくとも１つに格納するためのデータの第３のセットを提供するように動作可能である。

【0176】

例１７は、例１６のシステムを含み、データの第３のセットを読み出すことを示す第３のメモリ動作を受け取ることを更に含む。

【0177】

例１８は、例１５のシステムを含み、第２のストレージが第１のストレージの犠牲ストレージとして構成される。

【0178】

例１９は、例１５のシステムを含み、ストアキューは、データの第１のセットの第１のアドレス値を格納するように構成されたデータストアを更に含む。

【0179】

例２０は、例１５の装置を含み、ストアキューは、第１のメモリ動作を処理することに応答してエラー検出符号を生成するためのエラー符号訂正生成器を更に含む。

【0180】

整合されていない書き込みのための読み出し・変更・書き込みサイクルを低減するための方法及び装置

【0181】

マルチバンクストレージに書き込み命令を発行する場合、このような書き込み命令の完全な読み出し・変更・書き込み・サイクルを実施しようとすると、そのような書き込み命令は、書き込み命令のサイズに関係なく、対応する読み出し命令とともに送信される可能性がある。例えば、このような応用例では、書き込み命令が、第１のメモリバンクのアドレスＡ０で始まる２つの６４ビットメモリバンクにわたって１２８ビットを書き込むことを示すＣＰＵによって得ることができる。このような例では、両方の例示のメモリバンクの全体が書き込まれているが、このような応用例は２つの例示のメモリバンクに現在格納されているデータを読み出すための読み出し命令を維持する。しかしながら、そのようなアプローチは処理能力の２倍（例えば、書き込み及び読み出し命令）が用いられるので、非効率的である。また、このようなアプローチは、書き込み命令を解析するための制御論理及び／又は処理回路要素を提供しない。

【0182】

図４Ａにおいて図示される例では、メインストレージ２１４及び／又は犠牲ストレージ２１８がマルチバンクストレージであり得る。例えば、メインストレージ２１４は、各々が６４ビット幅の１６個のメモリバンク（例えば、１６個のサブＲＡＭ）を含み得る。このような例では、キャッシュコントローラ２２０が書き込み命令を送信してメインストレージ２１４の第１のバンクの全ての６４ビットを書き込む（例えば、第１のバンクの第１アドレスで始まる６４ビットワードを書き込む）場合、書き込み命令は読み出し命令を開始することなく実施し得る。例えば、バンク処理論理３０３はバンク全体のこのような書き込みが実施されることを検出し得、従って、読み出し命令の送信を無効にして、読み出し・変更・書き込み動作を開始することをキャッシュコントローラ２２０に示すことができる。

【0183】

同様に、キャッシュコントローラ２２０が書き込みポート４２６に書き込み命令を送信して、メインストレージ２１４の第１のバンクの全１２８ビット及び第２のバンクを書き込む場合（例えば、第１のバンクの第１のアドレスで始まり、第２のバンクの最後のアドレスで終わる１２８ビットワードを書き込むことを示す書き込み命令）、読み出し命令を開始することなく、書き込み命令が実装され得る。例えば、バンク処理論理３０３は多数のバンク全体のそのような書き込みが実施されるべきであることを検出し得、従って、読み出し・変更・書き込み動作を開始するようにキャッシュコントローラ２２０に示し得、読み出し命令の送信を無効にし得る。

【0184】

しかしながら、本明細書において説明される幾つかの例において、キャッシュコントローラ２２０は、１３０ビットのデータを書き込むための書き込み命令（又はメモリバンクのサブセットに書き込むことを示す任意の書き込み命令）を送信してもよい。１３０ビットのデータのうち、６４ビットのデータを第１のバンクに書き込み得、６４ビットのデータを第２のバンクに書き込み得、２ビットのデータをメインストレージの第３のバンクに書き込み得る（例えば、１３０ビットワードを書き込むことを示す書き込み命令が、第１のバンクの第１のアドレスで始まり、第 ３のバンクの第２のアドレスで終わる）。このような例では、バンク処理論理３０３は、メインストレージ２１４の第１のバンク及び第２のバンクの全てのアドレスが完全に書き込まれるべきであることを検出し、従って、メインストレージの第１のバンク及び第２のバンクのための読み出し・変更・書き込み動作を開始するようにキャッシュコントローラに示し得、読み出し命令の送信を無効にする。このような例では、バンク処理論理３０３は、メインストレージ２１４のメモリバンクのサブセット（例えば、メモリストレージの第３のバンク）が部分的に書き込まれるべきである（例えば、６４個のアドレスのうちの２個のアドレスが書き込まれるべきである）ことを検出（例えば、判定）し得、従って、メインストレージ２１４の第３のバンクのフル読み出し・変更・書き込み動作を開始することをキャッシュコントローラ２２０に示すことができる。本明細書において説明する例では、バンク処理論理３０３は、書き込みを行う複数のメモリバンクのサブセット内の幾つかのアドレスが閾値を満たすかどうかに基づいて、書き込み動作に応答して読み出し動作を実施させるかどうか（例えば、フル読み出し・変更・書き込み動作を開始させるかどうか）を判定する。本明細書において説明する例では、複数のメモリバンクのサブセット内のアドレスの数が、０よりも多く及び／又はメモリバンク内のアドレスの数よりも少ない場合、閾値は満たされない。この例では、バンク処理論理３０３は、フル読み出し・変更・書き込み・トランザクションとして書き込み命令を実行するＣＰＵ１０２への指示を生成する。本明細書において説明される例では、閾値は、複数のメモリバンクのサブセット内のアドレスの数が、この例ではｎであるメモリバンク内のアドレスの数と等しい場合に満たされ、バンク処理論理３０３は、部分的な読み出し・変更・書き込み・トランザクション（例えば、読み出しの無効化）として書き込み命令を実行するためのＣＰＵ１０２への指示を生成する。読み出し・変更・書き込み動作の例示の記載は上述されている。

【0185】

非整合書き込みのための読み出し・変更・書き込み・サイクルを低減するための例示の方法、装置、システム、及び製品が本明細書に記載されている。更なる例及びそれらの組み合わせには、以下のものが含まれる。

【0186】

例１は装置を含み、装置は、複数のメモリバンクを含むメモリと、中央処理ユニットに結合されるように構成されたインタフェースであって、中央処理ユニットから書き込み動作を取得するためのインタフェースであって、書き込み動作が、複数のメモリバンクのサブセットを書き込むことであるインタフェースと、インタフェース及びメモリに結合されるバンク処理論理とを含むメモリを含む。バンク処理論理は、書き込み動作に基づいて書き込みする複数のメモリバンクのサブセットを判定し、書き込みする複数のメモリバンクのサブセット内の幾つかのアドレスが閾値を満たすかどうかに基づいて、書き込み動作に応答して読み出し動作を実施させるかどうかを判定するためのものである。

【0187】

例２は、例１の装置を含み、複数のメモリバンクのうちの少なくとも１つのメモリバンクの全てのアドレスが書き込み動作に含まれる場合に閾値が満たされる。

【0188】

例３は、例１の装置を含み、バンク処理論理は、書き込みを行う複数のメモリバンクのうちの少なくとも１つのメモリバンクのアドレスの数が閾値を満たさないときに、読み出し動作を発行することにより、複数のメモリバンクのうちの少なくとも１つへの書き込み動作を行うために、中央処理ユニットへの第２の指示を生成するためのものである。

【0189】

例４は、例１の装置を含み、バンク処理論理は、書き込み動作に含まれるアドレスの総数を判定し、アドレスの総数に含まれるアドレスを有することに基づいて複数のメモリバンクの数を判定することによって、書き込み動作に基づいて書き込む複数のメモリバンクの数を判定する。

【0190】

例５は、例１の装置を含み、書き込み動作は、書き換える複数のメモリバンクの数を示す。

【0191】

例６は、例１の装置を含み、複数のメモリバンクが１６個のメモリバンクである。

【0192】

例７は、例１の装置を含み、メモリが犠牲ストレージである。

【0193】

例８はシステムを含み、システムは、複数のメモリバンクのサブセットに書き込むことを示す書き込み動作を生成するように構成される中央処理装置と、複数のメモリバンクを含む犠牲ストレージと、中央処理装置及び犠牲ストレージに結合されるバンク処理論理とを含み、バンク処理論理は、書き込み動作に基づいて書き込む複数のメモリバンクのサブセットを判定し、書き込む複数のメモリバンクのサブセット内の幾つかのアドレスが閾値を満たすかどうかに基づいて、書き込み動作に応答して読み出し動作を実施させるかどうかを判定するためのものである。

【0194】

例９は、例８のシステムを含み、複数のメモリバンクのうちの少なくとも１つのメモリバンクの全てのアドレスが書き込み動作に含まれる場合に、閾値が満たされる。

【0195】

例１０は、例８のシステムを含み、バンク処理論理は、書き込みを行う複数のメモリバンクのうちの少なくとも１つのメモリバンクのアドレスの数が閾値を満たさないときに、読み出し動作を発行することにより、複数のメモリバンクのうちの少なくとも１つへの書き込み動作を行うために、中央処理装置への第２の指示を生成するためのものである。

【0196】

例１１は、例１０の動作を含み、中央処理動作は、第２の指示に応答して、複数のメモリバンクのうちの少なくとも１つによって実施される読み出し・変更・書き込み動作を更に生成するためのものである。

【0197】

例１２は、例８のシステムを含み、バンク処理論理は、書き込み動作に含まれるアドレスの総数を判定し、アドレスの総数に含まれるアドレスを有することに基づいて複数のメモリバンクの数を判定することによって、書き込み動作に基づいて書き込むべき複数のメモリバンクの数を判定する。

【0198】

例１３は方法を含み、この方法は、書き込み動作に基づいて、書き込むメモリの複数のメモリバンクのサブセットを判定することと、書き込む複数のメモリバンクのサブセット内の複数のアドレスが閾値を満たすかどうかに基づいて、書き込み動作に応答して読み出し動作を実施させるかどうかを判定することとを含む。

【0199】

例１４は、例１３の方法を含み、閾値が満たされたことに応答して中央処理装置に指示を送信することを更に含む。

【0200】

例１５は、例１３の方法を含み、複数のメモリバンクのうちの少なくとも１つのメモリバンクのアドレスの全てが書き込み動作に含まれる場合に、閾値が満たされる。

【0201】

例１６は、例１３の方法を含み、書き込む複数のメモリバンクのうちの少なくとも１つのメモリバンクのアドレスの数が閾値を満たさない場合に、読み出し動作を発行することで、複数のメモリバンクのうちの少なくとも１つへの書き込み動作を行うための第２の指示を生成することを更に含む。

【0202】

例１７は、例１３の方法を含み、書き込み動作に含まれるアドレスの総数を判定し、アドレスの総数に含まれるアドレスを有することに基づいて複数のメモリバンクの数を判定することによって、書き込む複数のメモリバンクの数を判定する。

【0203】

例１８は、例１３の方法を含み、書き込み動作は、書き換えるべき複数のメモリバンクの数を示す。

【0204】

例１９は、例１４の方法を含み、中央処理装置から書き込み動作を取得することを更に含み、書き込み動作は、書き込むべき複数のメモリバンクの数を示す。

【0205】

例２０は、例１４の方法を含み、メモリが犠牲ストレージである。

【0206】

バンク圧力を減らすための積極的な書き込みマージ

【0207】

図４Ａの例では、例示のメインキャッシュストアキュー２１２が、メインキャッシュストアキュー２１２の異なるセクション（例えば、例示のラッチ４０２ａ～ｅ）における幾つかの書き込み動作を格納する。例えば、ＣＰＵ１０２が１行に３つの別々の書き込み動作を送信する場合、ＣＰＵ１０２が提供した第１の書き込み動作は、第１のラッチ４０２ｂに格納され、第１のラッチ４０２ｂで第２の動作が受け取られると第２のラッチ４０２ｃに移動される。従って、３つの書き込み動作が受け取られた後、第１のラッチ４０２ｂは、時間に関して最後の書き込み動作（例えば、メインストレージ２１４に最後に格納されたもの）を格納及び／又は出力し、第２のラッチ４０２ｃは、第２の書き込み動作（例えば、メインストレージ２１４に２番目に格納されたもの）を有し、第３のラッチ４０２ｄは、第１の書き込み動作（例えば、例示のメインストレージ２１４に最初に格納されたもの）を有し得る。メインキャッシュストアキュー２１２内のデータが次にメインストレージ２１４に格納されるときはいつでも、例示の調停マネージャ４１４は、例示のメインストレージ２１４に書き込まれるべきデータのためのサイクルを確保する。従って、確保されたサイクルの間、メインストレージ２１４は、読み出し動作を実施するために利用可能ではない場合がある。しかしながら、ラッチ４０２ｂ、４０２ｃ、４０２ｄのうちの２つ又はそれ以上に格納されたデータ動作が同じメモリアドレスに対応する場合、そのデータは、２回又は３回ではなく、１回でメインストレージ２１４のメモリアドレスにデータを書き込むためにマージされ得る。例えば、ラッチ４０２ｄに格納された書き込み動作がメモリアドレスのバイトの書き込みに対応し、ラッチ４０２ｃに格納された書き込み動作がメモリアドレスへの同じバイトの書き込みに対応する場合、第２の書き込みは第１の書き込みを上書きし得る。

【0208】

メインキャッシュストアキュー２１２は、後続のサイクルにおいて上書きされる第１のバイトをメインストレージ２１４に書き込むためのサイクルを確保する代わりに、２つの書き込みを１つの書き込みにマージして、第２のトランザクションを書き込むために１つのサイクルのみが用いられるようにする（例えば、第１の書き込みのためのサイクルを確保しないようにする）。このような積極的なマージは、書き込み動作のために確保されるサイクルの数を減少させる。このようにして、メインストレージ２１４は読み出し動作を行うための余分なサイクルを有し、それによってシステム全体の待ち時間を減少させる。

【0209】

同じメモリアドレスへの書き込み動作の積極的なマージを可能にするために、例示のラッチ４０２ｂ～４０２ｄの出力は、例示のマージ回路４０３ａ～４０３ｃに結合される。例えば、第３のラッチ４０２ｄの出力はマージ回路４０３ａに結合され得、第２のラッチ４０２ｃの出力はマージ回路４０３ｂに結合され得、第１のラッチ４０２ｂの出力はマージ回路４０３ｃに結合され得る。マージ回路４０３ａの出力は、付加的に、第２のラッチ４０２ｃ及びマージ回路４０３ｂの出力に結合され得、マージ回路４０３ｂはマージ回路４０３ｃに結合され得、マージ回路４０３ｃは第１のラッチ４０２ｂの入力に結合され得る。付加的に又は代替として、ラッチの異なるセットの出力を比較する付加的なコンパレータ回路（例えば、ラッチ４０２ｂの出力をラッチ４０２ｄの出力と比較するコンパレータ回路）が存在してもよい。例示のマージ回路４０３ａ～ｃは、例示のコンパレータ４２０と例示のスイッチ４２２を含む。

【0210】

コンパレータ４２０は、それぞれのラッチ４０２ｂ～４０２ｄに格納される各書き込み動作のメモリアドレスロケーションを比較して、例示のストアキューにおける書き込み動作のいずれかが同じメモリアドレスに対応するか否かを判定する。例示のコンパレータ４２０は、ラッチ４０２ｂ～４０２ｄの書き込み動作の全てを比較するための１つのコンパレータであり得又は別個のコンパレータ４２０であり得、ラッチ４０２ｂ～ｄのうちの２つを比較する（例えば、ラッチ４０２ｂのメモリアドレスとラッチ４０２ｃのメモリアドレスとの第１のコンパレータ、４０２ｂのメモリアドレスとラッチ４０２ｄのメモリアドレスとの第２のコンパレータ等）。コンパレータ４２０は、比較の結果を（例えば、１つ又は複数の比較に対応する１つ又は複数の信号で）、例示のスイッチ４２２及び／又は調停マネージャ４１４に出力する。例示の調停マネージャ４１４が一致を示す信号を受信した場合、調停マネージャ４１４は、第１の書き込み動作のためにサイクルを確保せず、第１の書き込み動作は、（例えば、他のキャッシュ動作のためのサイクルを解放するために）同じメモリロケーションへの第２の書き込み動作とマージされる。

【0211】

例示のスイッチ４２２は、比較に基づいて例示のラッチ４０２ｂ～４０２ｄ内の書き込み動作を再配路する。例えば、例示のラッチ４０２ｄに格納された書き込み動作のメモリアドレスがラッチ４０２ｃに格納されたメモリアドレスと同じである場合、例示のスイッチ４２２は、例示の調停マネージャ４１４に配路する代わりに、ラッチ４０２ｄの出力をラッチ４０２ｃに再配路することを可能及び／又は不可能にする。このようにして、２つの書き込み動作が組み合わされ、２つの書き込み動作の代わりに単一の書き込み動作として後続のサイクルにおいてメインストレージ２１４に書き込まれる。スイッチ４２２は、電気スイッチ、トランジスタ（例えば、ＭＯＳＦＥＴ）、デマルチプレクサ、及び／又は回路内の信号を再配路し得る任意の他の構成要素とし得る。

【0212】

マージ回路４０３ａ～ｃのうちの１つのＭＵＸが再配路された書き込み動作を受け取ると、ＭＵＸは、最新の書き込み動作を優先する１つ又は複数の再配路された書き込み動作のためのマージプロトコルを実施する。例えば、コンパレータ４２０が、例示のラッチ４０２ｃに格納された書き込み動作が例示のラッチ４０２ｄに格納された書き込み動作と同じメモリアドレスに対応すると判定した場合、コンパレータ４２０のＭＵＸは、（図４Ｄに関連して更に記載されるように）データをマージし、スイッチ４２２は、例示のラッチ４０２ｄに格納されたマージされた書き込み動作をラッチ４０２ｃに再配路する。このような例では、例示のラッチ４０２ｃにおける書き込み動作がメモリアドレスのバイト０及びバイト２へのデータの書き込みに対応し、ラッチ４０４ｄからの書き込み動作がバイト０及びバイト１へのデータの書き込みに対応する場合、例示のマージ回路４０３ａはラッチ４０２ｃに格納された書き込みデータ（例えば、バイト０及びバイト２への書き込み）を保持し、重ならないラッチ４０２ｄからの書き込みデータ（例えば、バイト２）を含むように、これら２つの書き込み動作をマージする。この例では、ラッチ４０４ｄからのバイト０で書き込まれるべきデータがラッチ４０２ｃの書き込み命令によって上書きされるので、マージ回路４０３ａは、マージ動作の一部として、ラッチ４０４ｄからのバイト０の書き込みデータを破棄する。従って、上記の例では、マージされたデータがラッチ４０２ｃからのバイト０のための書き込みデータ、ラッチ４０４ｄからのバイト１のための書き込みデータ、及びラッチ４０２ｃからのバイト２のための書き込みデータに対応する。後続の書き込み動作がメインキャッシュストアキュー２１２に追加されると、ラッチ４０２ｃからのマージされた書き込みデータは、（例えば、例示のブロック４０４、４０６、４０８のうちの１つを介して）操作され、及び／又は、後続のサイクル中に例示のメインストレージ２１４に格納される次のラッチ４０２ｄに押し出され得る。マージプロトコルの例示のハードウェア実装は、図４Ｄに関連して以下で更に記載される。

【0213】

図４Ｄは（例えば、ラッチ４０２ｄからラッチ４０２ｃにデータをマージするための）図４Ａのマージ回路４０２ｃ及び／又は図１１Ａの１１０２ｃのハードウェア実装を図示する。任意の２つのラッチ間でデータをマージするために、同様のハードウェアセットアップを実装し得る。図４Ｄの例は、図４Ａのコンパレータ４２０及びスイッチ４２２のための例示のラッチ（例えば、ストア）４０２ｂ～４０２ｄ及びハードウェア構成要素を含む。例示のコンパレータ回路４２０は、コンパレータ及び／又は論理ゲート４８０ａ～４８０ｆを含み、スイッチ回路４２２は、ＯＲゲート４８２及びＭＵＸ４８４を含む。図４Ａに関連して記載したが、図１１Ａの犠牲キャッシュストアキュー２１６に関連して記載した場合、図１１Ａのラッチ１１０２ａ～ｄ、例示のコンパレータ１１２０、及び例示のスイッチ３２２を使用し得る。

【0214】

図４Ｄの例では、例示のラッチ４０２ｄは、格納されたデータを例示のストレージ（例えば、調停マネージャ４１４、１１１４を介したメインストレージ２１４又は犠牲ストレージ２１８）に出力し、これが第１サイクルの間バンクをロックする。図４Ｄは、同じアドレスへの新しい書き込みデータを含む別のストア／ラッチが古いデータに先行する場合の、ストレージのバンク内の古いデータをロックする書き込みマージを示す。図４Ｃの例は、例示のラッチ４０２ｄと例示のラッチ４０２ｃとの間のマージを示しているが、ラッチ４０２ａ～４０２ｄのいずれかの間のデータをマージするために同様の構造が用いられ得る。例えば、ラッチ４０２ｄにおけるデータのアドレスがラッチ４０２ｂにおけるデータのアドレスと一致する場合、ラッチ４０２は、そのデータをラッチ４０２ｂにおけるデータとマージすることができる。また、３つ又はそれ以上のラッチにおけるデータが同じアドレスに対応する場合、その３つ又はそれ以上のラッチにおけるデータは単一のラッチにマージされ得る。上述したように、特定のラッチにおけるデータがデータ及び先行ラッチとマージされる場合、特定のラッチにおけるデータは無効である（例えば、無効にされた値に対応するビットを設定することによって）か、又は破棄され、その結果、ストレージ内のバンクにロックされるべきそのデータに対して調停は実施されない。

【0215】

動作において、例示のコンパレータ４８０ｂは、ラッチ４０２ｄにおけるデータのアドレスを、ラッチ４０３ｃにおけるデータのアドレスと比較する。コンパレータ４８０ｂの出力は、ラッチ４０２ｃ及び４０２ｄの両方が、有効に設定されたビットを含む場合にのみ有効である。従って、例示のコンパレータ４８０ａは、ラッチ４０２ｃ、４０２ｄからの有効ビットを比較して、ビットが両方とも有効であることを保証する。このようにして、例示のコンパレータ４８０ｄは、ラッチ４０２ｃにおけるアドレスとラッチ４０２ｄにおけるアドレスとが同じであり、両方のラッチ４０２ｃ、４０２ｄの有効ビットが有効である場合にのみ、値（例えば、「１」）を出力する。そうでない場合、例示のコンパレータ４８０ｄは第２の値（「０」）を出力する。コンパレータ４８０ｄの出力は、スイッチ４２２のＭＵＸ４８４の選択ラインに入力される。そのため、ラッチ４０２ｃ、４０２ｄのアドレスが同じ値である場合、コンパレータ４８０ｄはスイッチ４２２のＭＵＸ４８４を制御して、マージされたデータを（例えば、スイッチ４２２のＯＲゲート４８２から）出力する。

【0216】

例示のＡＤＤゲート４８０ｃは、（例えば、ＮＯＴゲートを用いて）ラッチ４０２ｃのｂｙｔｅｎではなくラッチ４０２ｄのｂｙｔｅｎとの論理ＡＮＤ機能を実施する。例示のＡＤＤゲート４８０ｃの出力は、ラッチ４０２ｃ及び４０２ｄの両方によって書き込まれているバイトがある場合、ラッチ４０２ｃがＣＰＵ１０２によって発行された最新のストアを有するので、ラッチ４０２ｃが保持されラッチ４０２ｄが無視されることを確実にする。従って、例示のコンパレータ４８０ｆは、ＣＰＵ１０２が発行した最新のストアのみを、ストアキューにあるアドレスに対して出力する。コンパレータ４８０ｆの出力はｄｒａｍ＿ｍｒｇ＿ｄａｔａ＿ｓｅｌ［７：０］に対応し、これは、バイト単位で論理ゲート４０２ｄと論理ゲート４０２ｃとの間の最終的なマージされたデータを選択するために用いられる信号である。同様のマージ論理が、ラッチ４０２ｃとラッチ４０２ｄのｂｙｔｅｎをマージする際にも存在する。上記のように、（１）とマーキングされた信号は、ｓｔｏｒｅ＿ｂｙｔｅｎ又は（ｓｔｏｒｅ＿４＿ｂｙｔｅｎとマージされたｓｔｏｒｅ３＿ｂｙｔｅｎ）の間で選択するために用いられる。

【0217】

バンク圧力を低減するための積極的な書き込みマージを容易にするための例示の方法、装置、システム、及び製品が本明細書に記載される。また、更なる例及びそれらの組み合わせは下記を含む。例１は装置を含み、この装置は、第１のキャッシュストレージと、第２のキャッシュストレージと、第１のキャッシュストレージ及び第２のキャッシュストレージの少なくとも１つに結合されるストアキューとを含み、ストアキューは、第１のメモリ動作を受け取り、第１のキャッシュストレージと第２のキャッシュストレージの少なくとも１つにデータの第１のセットを格納するための第１のメモリ動作を処理し、第２のメモリ動作を受け取り、データの第１のセットを第１のキャッシュストレージと第２のキャッシュストレージの少なくとも１つに格納する前に、第１のメモリ動作と第２のメモリ動作をマージするように動作可能である。

【0218】

例２は、例１の装置を含み、第１のメモリ動作はデータの第１のセットを特定し、第２のメモリ動作はデータの第２のセットを特定し、ストアキューは、第１のキャッシュストレージ及び第２のキャッシュストレージの少なくとも１つにデータの第１のセットを格納する前に、データの第３のセットを生成するためにデータの第１のセットとデータの第２のセットをマージし、第１のキャッシュストレージ及び第２のキャッシュストレージの少なくとも１つに格納するためのデータの第３のセットを提供するように動作可能である。

【0219】

例３は、例２の装置を含み、ストアキューは、第１のキャッシュストレージ又は第２のキャッシュストレージの少なくとも１つにデータの第３のセットを１サイクルで格納するためのものである。

【0220】

例４は、例１の装置を含み、ストアキューは、第１のメモリ動作の或る部分をキャンセルすることによって、第１のメモリ動作と第２のメモリ動作とをマージするように動作可能である。

【0221】

例５は、例４の装置を含み、第１のメモリ動作の部分は、第２のメモリ動作が書き込むバイトである。

【0222】

例６は、例４の装置を含み、部分は第１の部分であり、ストアキューは、第１のメモリ動作の第２の部分を維持することによって、第１のメモリ動作と第２のメモリ動作とをマージするように動作可能である。

【0223】

例７は、例６の装置を含み、第１のメモリ動作の第２の部分は、第２のメモリ動作が書き込みを行わないバイトである。

【0224】

例８は、例１の装置を含み、第１のキャッシュストレージはメインキャッシュストレージであり、第２のキャッシュストレージは犠牲キャッシュストレージである。

【0225】

例９はシステムを含み、システムは、第１のキャッシュストレージと第２のキャッシュストレージとに並列に結合される中央処理装置と、第１のキャッシュストレージと第２のキャッシュストレージの少なくとも１つに結合されるストアキューとを含む。ストアキューは、中央処理装置からの第１のメモリ動作を処理することであって、第１のメモリ動作が、第１のキャッシュストレージと第２のキャッシュストレージの少なくとも１つにデータの第１のセットを格納するためのものである、第１のメモリ動作を処理するため、及び、データの第１のセットを第１のキャッシュストレージと第２のキャッシュストレージの少なくとも１つに格納する前に、第１のメモリ動作と、同じメモリアドレスに対応する第２のメモリ動作とをマージするためのものである。

【0226】

例１０は、例９のシステムを含み、第１のメモリ動作はデータの第１のセットを特定し、第２のメモリ動作はデータの第２のセットを特定し、ストアキューは、第１のキャッシュストレージ及び第２のキャッシュストレージの少なくとも１つにデータの第１のセットを格納する前に、データの第３のセットを生成するためにデータの第１のセットとデータの第２のセットをマージして、第１のキャッシュストレージ及び第２のキャッシュストレージの少なくとも１つに格納するためのデータの第３のセットを提供するように動作可能である。

【0227】

例１１は、例１０の装置を含み、第１のキャッシュストレージ又は第２のキャッシュストレージの少なくとも１つにデータの第３のセットを１サイクルで格納するストアキューを更に含む。

【0228】

例１２は、例９のシステムを含み、ストアキューは、第１のメモリ動作の或る部分をキャンセルすることによって、第１のメモリ動作と第２のメモリ動作とをマージするように動作可能である。

【0229】

例１３は、例１２のシステムを含み、第１のメモリ動作の部分は、第２のメモリ動作が書き込むバイトである。

【0230】

例１４は、例１２のシステムを含み、部分は第１の部分であり、ストアキューは、第１のメモリ動作の第２の部分を維持することによって、第１のメモリ動作と第２のメモリ動作とをマージするように動作可能である。

【0231】

例１５は、例１４のシステムを含み、第１のメモリ動作の第２の部分は、第２のメモリ動作が書き込みを行わないバイトである。

【0232】

例１６は、例９のシステムを含み、第１のキャッシュストレージはメインキャッシュストレージであり、第２のキャッシュストレージは犠牲キャッシュストレージである。

【0233】

例１７は方法を含み、この方法は、第１のメモリ動作を取得することと、プロセッサを用いて命令を実行することによって、第１のキャッシュストレージ及び第２のキャッシュストレージの少なくとも１つにデータの第１のセットを格納するために第１のメモリ動作を処理することと、第２のメモリ動作を取得することと、第１のキャッシュストレージ及び第２のキャッシュストレージの少なくとも１つにデータの第１のセットを格納する前に、プロセッサを用いて命令を実行することによって、第１のメモリ動作及び第２のメモリ動作をマージすることとを含む。

【0234】

例１８は、例１７の方法を含み、第１のメモリ動作はデータの第１のセットに対応し、第２のメモリ動作はデータの第２のセットに対応し、この方法は更に、第１のキャッシュストレージ及び第２のキャッシュストレージの少なくとも１つにデータの第１のセットを格納する前に、データの第３のセットを生成するためにデータの第１のセットとデータの第２のセットをマージすることと、第１のキャッシュストレージ及び第２のキャッシュストレージの少なくとも１つに格納するためのデータの第３のセットを提供することとを含む。

【0235】

例１９は、例１８の方法を含み、更に、第１のキャッシュストレージ又は第２のキャッシュストレージの少なくとも１つにデータの第３のセットを１サイクルで格納することを含む。

【0236】

例２０は、例１７の方法を含み、更に、第１のメモリ動作の或る部分をキャンセルすることによって第１のメモリ動作と第２のメモリ動作とをマージすることを含む。

【0237】

Ｌ１キャッシュにおける最適化アトミック操作とヒストグラム演算サポート

【0238】

アトミック操作は、マルチパートメモリ動作の更なる例である。例えば、アトミック比較及びスワップ動作は、或るメモリロケーションに格納された既存の値の比較の結果に基づいて、そのメモリロケーションに格納された値を操作する。例えば、ＣＰＵ１０２は、Ｌ１キャッシュ１１０に格納された既存の値が特定の値と一致する場合に、Ｌ１キャッシュ１１０に格納されたデータを新しい値で置換したい場合がある。

【0239】

幾つかの例示のシステムでは、ＣＰＵがアトミック操作を実施したい場合、ＣＰＵは、メモリアドレスに読み出し動作を送信し、読み出されたデータに対して操作を実施した後、操作されたデータを格納するために同じメモリアドレスに対して書き込み動作を実行していた。また、このような例示のシステムにおいて、Ｌ１キャッシュは、アトミック操作が完了するまで（例えば、アトミック操作中のアトミック操作に対応するメモリアドレスの操作を回避するため）、他のデバイス（例えば、ＣＰＵの他のコア、より高レベルのキャッシュ、拡張メモリなど）からのトランザクションを一時停止、拒否、ブロック、及び／又は停止していた。従って、このような例示の手法は、ＣＰＵに代わって多くの労力と、待ち時間を増加させる多くの確保済みサイクルを必要としていた。

【0240】

図４Ａの例では、例示のメインキャッシュストアキュー２１２は、読み出し・変更・書き込み構造に関連してアトミック操作を扱う。このようにして、例示のＣＰＵ１０２は、単一のアトミック操作をＬ１キャッシュ１１０に送ることができ、メインキャッシュストアキュー２１２は、アトミックデータ操作及び書き込み動作を処理する。従って、ＣＰＵ１０２は、アトミック操作を実行するために単一のサイクルを利用し、他の機能を実施するために他のサイクル（例えば、幾つかの例示のアトミックプロトコルにおいて用いられる）を使用し得、それによって、コンピューティングシステム１００全体の待ち時間を低減する。

【0241】

動作において、例えば、ＣＰＵ１０２がアトミック操作及び／又はアトミック比較及びスワップ動作を送信して、メモリアドレスのデータを例えば１の値だけ増分及び／又はスワップすると、アトミック命令がラッチ４０２ａによって受け取られたタグＲＡＭ２０８は、メモリアドレスが例示のメインストレージ２１４に格納されているかどうかを検証する。メモリアドレスが例示のメインストレージ２１４に格納されている場合、タグＲＡＭ２０８は、アトミック命令が例示のラッチ４０２ｂに渡されている一方で、例示のメインストレージ２１４に、メモリアドレスにおけるデータを出力するように指令する。メインストレージ２１４がラッチ３２２ａにデータを出力する間、例示のラッチ４０２ｂは、アトミック操作をラッチ４０２ｃに出力する。この時点で、ＥＣＣ論理３１０は上述のようにエラー検出及び／又は訂正プロトコルを実施し、メモリアドレスロケーションからのデータは、例示の演算構成要素４０４（例えば、アトミック操作のため）又はアトミック比較構成要素４０６（例えば、アトミック比較及びスワップ演算のため）に転送される。演算構成要素４０４はアトミック操作（例えば、データを操作する方式を識別するためのデータを含む）を取得し、及び／又は、アトミック比較及びスワップ４０６は、アトミック比較及びスワップ動作（例えば、鍵が出データと一致した場合に書込む鍵及びデータを含む）をラッチ４０２ｃから取得し、対応するメモリアドレスからのデータをＥＣＣ論理３１０の出力から取得する。演算構成要素４０４は、データに対する操作を実施し（例えば、データを１だけ増分する）、及び／又は、アトミック比較構成要素４０６は、スワップを実施し（読み出されたデータが鍵と一致する場合にデータを置換するなど）、また、対応するメモリアドレス（例えば、アトミック結果）に関する増分されたデータ及び／又はスワップインされたデータを、例示のＭＵＸ４１０を介して例示のラッチ４０２ｄに出力し得る。（例えば、これは、キャッシュコントローラ２２０を介して有効にされる）。ラッチ４０２ｄは、ＥＣＣビットを生成するためにメモリアドレスに対応する新たなデータをＥＣＣ生成器４１２に出力し、調停マネージャ４１４は、新たなデータ（例えば、アトミック結果及び／又はアトミック比較及びスワップ結果）を、例示のメインストレージ２１４内のＥＣＣビットと共にメモリアドレスに書き込む。付加的に又は代替として、ＥＤＤ論理４１２からの訂正された値は、ＣＰＵ１０２に戻される。従って、アトミック操作はＣＰＵ１０２からの１つの命令のみで実施される。

【0242】

アトミック比較構成要素４０６及び／又は演算構成要素４０４は、幾つかの入力を有する。例えば、アトミック構成要素４０６は、実施するアトミック操作のタイプ（例えば、アトミック比較及びスワップ、又はアトミックスワップ）、キャッシュ３１０から読み出されたＥＣＣ訂正済みデータ、及びアトミック操作中に操作されるべきデータのサイズ（例えば、３２ビット又は６４ビット）を受け取る（例えば、取得する）。図４Ｂの例示の回路実装４５０では、アトミック比較構成要素４０６はアトミック比較及びスワップ動作を受け取り、演算構成要素４０４はアトミック操作を受け取る。アトミック比較構成要素４０６は、ＣＰＵ１０２によって提供された比較値（例えば、鍵）をＥＣＣデータ３１０と比較する。一致すると、新たなデータが、古いデータ（例えば、ＥＣＣデータ３１０）の代わりにスワップされ、ＭＵＸ４１０に出力される。スワップインされる新たなデータのサイズは、ｃａｓ＿ａｃｃ＿ｓｚ入力（３２ビットや６４ビットなど）によって決まる。図４Ｃの回路実装４５０の例では、アトミック比較構成要素４０６がアトミックスワップ動作を受け取ることもできる。アトミック比較構成要素４０６は、比較結果に関わらずＥＣＣデータ３１０を置換する新たなデータをスワップインし、新しい値をｍｕｘ４１０に出力し、アドレスからの古いデータが、メインストレージ２１４から読み出され、ＣＰＵ１０２に戻される。スワップインされる新たなデータのサイズは、ｃａｓ＿ａｃｃ＿ｓｚ入力（３２ビットや６４ビットなど）によって決まる。図４Ｃの回路実装４５０の例では、演算構成要素４０４がアトミック操作を受け取ってもよい。演算構成要素４０４は、ＥＣＣデータ３１０を操作し、操作されたデータをメインストレージ要素２１４に格納する。スワップインされる新たなデータのサイズは、ｃａｓ＿ａｃｃ＿ｓｚ入力（３２ビットや６４ビットなど）によって決まる。図４Ｃの例示の回路４５０はメインストアキューに関連して上述されているが、回路４５０は、図１１Ａに関連して以下で更に記載されるように、犠牲ストアキューに関連して説明することもできる。

【0243】

図４Ｃは、図４Ａのメインキャッシュストアキュー２１２の一部及び／又は図１１Ａの犠牲キャッシュストアキュー２１６の一部の例示の回路図を図示する。図４Ｃは、演算ユニット４０４、１１０４の詳細な回路図を図示する。

【0244】

演算ユニット４０４は、ヒストグラム演算などの他のタイプのメモリトランザクションに使用し得る。ヒストグラム演算は、ヒストグラムのビンを表し得るメモリに格納されている値を取得し、ヒストグラム演算は、値を変更してから、同じメモリアドレス又は代替アドレスに格納する。一例では、第１のデータセットは値［０、０、２、０、０、３］を含み、データの第２のセットには、第１のデータセット内のそれぞれの値の出現回数を表すビンが含まれている。演算ユニット４０４を持たない幾つかの例示のシステムでは、ヒストグラム機能を実施するために、ＣＰＵは、第１のデータセット内の各々を読み出し、各値に対してデータの第２のセットを増分する。例えば、１０バイトのデータセットに格納されている０の数を判定するために、ＣＰＵは１０回の読み出しを実施し得る。次に、同じデータセット内にある１の数を判定するために、ＣＰＵは更に１０回の読み出しを実施する。従って、ヒストグラム演算を実施するために、このようなシステムは（Ｎ）（Ｍ）回の読み出しを実施する必要がある場合があり得、ここで、Ｎは読み出されるメモリのセクションのサイズ（例えば、１０バイト）であり、Ｍは、各バイトに格納され得る値の数である。アトミック操作と同様に、Ｌ１ ＳＲＡＭは、ヒストグラム演算が完了するまで、他の全ての読み出し及び／又は書き込み動作をブロックし、一時停止し、停止し、廃棄しなければならない場合がある。これに対し、演算ユニット４０４は、ＣＰＵからの単一のトランザクションで同じ動作を行うために用いられ得る。

【0245】

演算ユニット４０４、１１０４は、ヒストグラムのタイプ（例えば、重み付け又は増分、符号付き又は符号なし）、ヒストグラムサイズ（例えば、バイト、ハーフワード、又はワード）、ヒストグラム重み（例えば、重み付けヒストグラムの選択されたビン毎に加算される符号付き重み、通常ヒストグラムで１に等しい重み）、ヒストグラム符号（例えば、既存のｂｉｇ符号付き又は符号なし）、及びヒストグラム飽和イネーブルを含む幾つかの入力を有する。

【0246】

図４Ｃの構成要素４５１は、図４Ｃに図示するバンクのためのＥＣＣ構成要素３１０から読み出されたビンを選択する。構成要素４５２は、ＣＰＵ１０２によって提供される重みのベクトルからビンに加算される重みを選択する。Ｃｎｔ＿ｖａｌｕｅは、構成要素４５１からのビン値とＣＰＵ１０２によって与えられる重みとの和である。構成要素４５３、構成要素４５４、及び構成要素４５８は、飽和回路の一部として用いられる。構成要素４５３は、ヒストグラムサイズ（バイト、ハーフワード、又はワード）及びカウント値（構成要素４５１、４５２の出力の合計）を受け取り、符号付きビンが飽和するかどうかを判定する。構成要素４５４は、ヒストグラムサイズ（バイト、ハーフワード、又はワード）及びカウント値（構成要素４５１、４５２の出力の合計）を受け取り、符号なしビンが飽和するかどうかを判定する。構成要素４５３及び４５４の出力は、選択されたビンの種類（例えば、符号付き又は符号なし）に基づいて、符号付き飽和値を用いるか符号なし飽和値を用いるかを選択するＭＵＸに送られる。構成要素４５８は、ＭＵＸの出力と、ヒストグラム飽和イネーブルと、ヒストグラムのタイプ（例えば、符号付き又は符号なし）と、ビンの符号ビットと、重みの符号ビットとを受け取り、（例えば、上記の表１に基づいて）選択された飽和の種類に対して調整された更新されたＣｎｔ＿ｖａｌｕｅを出力する。構成要素４５５、４５６、４５７は、新たなデータバンクを正しいビンに書き込むために、得られたｃｎｔ＿ｖａｌｕｅと正しいビット位置におけるバイトイネーブルとを位置決めするために用いられる。

【0247】

図４Ａの例では、ＣＰＵ１０２がメインストレージ２１４にヒストグラム演算を実施するよう指令する。これにより、ＣＰＵ１０２が動作のために確保しなければならないサイクル数を（Ｎ）×（Ｍ）から１に変更する。また、アトミック操作プロトコルは既にストアキューにおいて実装されているので、ヒストグラム演算は、メモリのＮサイズに対してＮ個の読み出しを実施し、例示のメインキャッシュストアキュー２１２内の各値に対してカウントを増分することによって、演算構成要素４０４を用いて実施され得、これにより、読み出し動作の数を（Ｎ）×（Ｍ）動作からＮ個の動作に減らすことができる。

【0248】

動作において、ＣＰＵ１０２がメインストレージ２１４のセクション（例えば、ＳＲＡＭライン）に対応するヒストグラム演算を送信すると、ヒストグラム演算は、例示のラッチ４０２ａに格納され、一方、タグＲＡＭ２０８は、ヒストグラム演算に対応するメモリアドレスがメインストレージ２１４において利用可能であるかどうかを検証する。例示のキャッシュコントローラ２２０は、ヒストグラム演算において識別されるセクションの各バイトに対する読み出し動作を容易にする（例えば、同時に最大１２８バイトを読み出すことによってヒストグラムビンが並列にアクセスされる）。利用可能であれば、タグＲＡＭ２０８は、ヒストグラム演算が例示のラッチ４０２ａによって例示のラッチ４０２ｂに出力される一方で、メインストレージ２１４のセクションの第１のバイトにおけるデータを出力するように、メインストレージ２１４に指令する。例示のメインストレージ２１４がメモリアドレスから読み出したデータを例示のラッチ３２２ａに出力すると、ラッチ４０２ｂはヒストグラム演算をラッチ例４０２ｃに出力する。ＥＣＣ論理３１０がエラー検出及び訂正機能を実施した後、バイトで読み出されたデータは、例示の演算構成要素４０４に送られる。

【0249】

ＥＣＣ論理３１０から読み出し値を受け取り、ラッチ４０２ｃからヒストグラム命令を受け取った後、演算構成要素４０４は、ヒストグラムを表すデータを開始する。例えば、演算構成要素４０４は、メインストレージのバイトに格納され得る各可能な値に対して初期値（例えば、ゼロ）を有するベクトル（例えば、ヒストグラムを表す）を開始し得る。演算構成要素４０４は、ＥＣＣ論理３１０による出力（例えば、読み出しバイト）に基づいてベクトルの値を増分する。例えば、バイトの読み出し値が０である場合、演算構成要素４０４は、ベクトル内の０に対応する値を増分する。

【0250】

各ベクトルは並列に増分されるので、結果のベクトルは、ＳＲＡＭの対応するセクションにおいて並列に読み出された値のヒストグラムに対応する。ヒストグラムの値は各ビットに対して増分されるので、結果のベクトルは、ＣＰＵ１０２からのヒストグラム演算で識別されるメモリのセクションに格納された値のヒストグラムである。幾つかの例において、演算構成要素４０４は、何らかの重み付けされた値（例えば、１．５）だけ並列に増分し得る。完了すると、例示のヒストグラムは、例示のラッチ４０２ｅを介してＭＵＸ３１４に入力されるように、例示のＭＵＸ４１８（例えば、例示のペンディングのストアアドレステーブル４１６によって制御される）に入力される。動作が完了すると、例示のキャッシュコントローラ２２０は、最終的なヒストグラムベクトルを例示のラッチ３２２ｂを介して例示のＣＰＵインタフェース２０２に出力するようにＭＵＸ３１４を制御し、それによってヒストグラム演算を終了する。

【0251】

幾つかの例において、Ｌ１キャッシュ１１０は、ヒストグラムビンがビンサイズの閾値制限（例えば、バイト、ハーフワード、ワードなど）を超えた後にヒストグラムビンが飽和し得る機能性をサポートする。下記の表１は飽和値の例を示す。この機能性を用いると、ヒストグラムビン値は、最大値に達するとロールオーバーしない。

【0252】

最適化されたアトミック操作及びヒストグラム演算を容易にするための例示の方法、装置、システム、及び製品が、本明細書において記載される。更なる例及びそれらの組み合わせは以下を含む。例１がシステムを含み、システムは、演算構成要素に結合されるキャッシュストレージと、キャッシュストレージに結合されるキャッシュコントローラとを含み、キャッシュコントローラは、データのセットを特定するメモリ動作を受け取り、キャッシュストレージからデータのセットを検索し、演算構成要素を利用して、データのセット内のそれぞれの値のカウントのセットを判定し、カウントのセットを表すベクトルを生成し、ベクトルを提供するように動作可能である。

【0253】

例２は、例１のシステムを含み、キャッシュコントローラは、キャッシュストレージに格納するためのベクトルを提供するように動作可能である。

【0254】

例３は、例１のシステムを含み、キャッシュコントローラは、プロセッサにベクトルを提供するように動作可能である。

【0255】

例４は、例１のシステムを含み、キャッシュコントローラに結合されるストアキューを更に含み、ストアキューは演算構成要素を含む。

【0256】

例５は、例１のシステムを含み、キャッシュストレージは、メインキャッシュストレージ又は犠牲キャッシュストレージの少なくとも１つである。

【0257】

例６は、例１のシステムを含み、演算構成要素は、（ａ）エラー検出及び訂正回路を介してキャッシュストレージからデータのセットを取得し、（ｂ）ラッチを介して中央処理装置からメモリ動作を取得するためのものである。

【0258】

例７は、例１のシステムを含み、キャッシュコントローラは、単一サイクルで中央処理装置からの単一命令に基づいて中央処理装置にベクトルを提供するように動作可能である。

【0259】

例８はシステムを含み、システムは、キャッシュストレージと、キャッシュストレージと演算構成要素とに結合されるキャッシュコントローラとを含み、キャッシュコントローラは、データの第１のセットと演算動作とを特定するメモリ動作を受け取り、キャッシュストレージからデータの第１のセットを検索し、演算構成要素を利用してデータの第１のセットに対して演算動作を実施してデータの第２のセットを生成し、データの第２のセットを提供するように動作可能である。

【0260】

例９は、例８のシステムを含み、キャッシュコントローラは、キャッシュストレージに格納するためのデータの第２のセットを提供するように動作可能である。

【0261】

例１０は、例８のシステムを含み、キャッシュコントローラは、データの第２のセットをプロセッサに提供するように動作可能である。

【0262】

例１１は、例８のシステムを含み、キャッシュコントローラに結合されるストアキューを更に含み、ストアキューは演算構成要素を含む。

【0263】

例１２は、例８のシステムを含み、キャッシュストレージは、メインキャッシュストレージ又は犠牲キャッシュストレージの少なくとも１つである。

【0264】

例１３は、例８のシステムを含み、演算構成要素は、（ａ）エラー検出及び訂正回路を介してキャッシュストレージから第１のセットのデータを取得し、（ｂ）ラッチを介して中央処理装置からメモリ動作を取得するためのものである。

【0265】

例１４は、例８のシステムを含み、キャッシュコントローラは、単一サイクルで中央処理装置からの単一命令に基づいて、データの第２のセットを中央処理装置に提供するように動作可能である。

【0266】

例１５は方法を含み、この方法は、データのセットを特定するメモリ動作を取得することと、キャッシュストレージからデータのセットを取得することと、データのセット内のそれぞれの値のカウントのセットを判定することと、カウントのセットを表すベクトルを生成することと、ベクトルを提供することとを含む。

【0267】

例１６は、例１５の方法を含み、ベクトルはキャッシュストレージに提供される。

【0268】

例１７は、例１５の方法を含み、ベクトルはプロセッサに提供される。

【0269】

例１８は、例１５の方法を含み、キャッシュストレージは、メインキャッシュストレージ又は犠牲キャッシュストレージの少なくとも１つである。

【0270】

例１９は、例１５の方法を含み、更に、（ａ）エラー検出及び訂正回路を介してキャッシュストレージからデータのセットを取得することと、（ｂ）ラッチを介して中央処理装置からメモリ動作を取得することとを更に含む。

【0271】

例２０は、例１５の方法を含み、ベクトルを中央処理装置に提供することは、単一サイクルでの中央処理装置からの単一命令に基づく。

【0272】

コヒーレントシステムのためのＬ１キャッシュにおけるアトミック比較及びスワップサポート

【0273】

アドレスからのデータがＬ１キャッシュ１１０に格納される場合、同じアドレスのためのデータは他のキャッシュ（例えば、Ｌ２キャッシュ１１２、及び／又はＬ３キャッシュ１１４）にもキャッシュされ得る。従って、メモリアドレスは、１つのキャッシュ内のデータに対するいかなる変更も、他のキャッシュ（例えば、Ｌ２キャッシュ１１２及びＬ３キャッシュ１１４）に識別、追跡、及び／又は反映されることを保証するために追跡及び／又は監視される必要がある。図３Ａ～図３Ｄに関連して上述したように、例示のＭＥＳＩ ＲＡＭ３００は、メインストレージ２１４に格納されたデータの状態を追跡して、同じメモリアドレスに対応する異なるキャッシュ内の不一致データに関する問題を回避し得る。例えば、ＣＰＵ１０２が読み出し動作を送信する場合、メモリアドレス内のデータは操作されないため、例示のＭＥＳＩ ＲＡＭ３００はメモリアドレスの状態を共有に変更する。ＣＰＵ１０２が書き込み動作を送信する場合、例示のＭＥＳＩ ＲＡＭ３００は、メモリアドレス内のデータが操作され、メインストレージ２１４がアドレスに対する書き込み許可を必要とするため、メモリアドレスの状態を排他的に変更する。メモリアドレス内のデータがメインストレージ２１４に書き込まれた後、ＭＥＳＩ ＲＡＭ３００は、メモリアドレスの状態を変更済に更新する（例えば、メモリアドレスが変更されたことを示す）。

【0274】

上述したように、アトミック及び／又はヒストグラムプロトコルの間に、メモリアドレスからのデータは、メインストレージ２１４から読み出され、メインキャッシュストアキュー２１２に供給されて、更新され（例えば、増分され）、メインストレージ２１４に書き戻される。しかしながら、ＭＥＳＩ ＲＡＭ３００が、共有状態のように対応するメモリアドレスの状態を識別した場合、アトミックプロトコルの書き込み動作は他のレベルのキャッシュに問題を引き起こす可能性がある（例えば、書き込みが、異なるキャッシュ内のデータの不一致を引き起こすため）。

【0275】

アトミック操作（例えば、アトミック比較及びスワップを含む）の間のこのようなデータの不一致を回避するため、例示のキャッシュコントローラ２２０は、共有状態に対応するキャッシュヒットをキャッシュミスとしてマーキングする。このようにして、キャッシュコントローラ２２０は、Ｌ２インタフェース２２８に、キャッシュミスを、排他的状態要求を有するより高いレベルキャッシュに送るように命令し得る。このようにして、より高いレベルキャッシュは、排他的状態をＬ１キャッシュ１１０に許可し得、Ｌ１キャッシュ１１０は、認められた排他的状態を受け取ったことに応答して、アトミック操作の一部として読み出し及び書き込み動作を行い得る。

【0276】

排他的要求を有するキャッシュミスがより高いレベルキャッシュに送られ、より高いレベルキャッシュが書き込みデータ及び排他的応答で応答した後、例示のアトミック操作論理４０６は、変更済としてデータにタグを付けるようにＭＥＳＩ ＲＡＭ３００に指令する。Ｌ２キャッシュ１１２から受け取られたデータは、メインキャッシュストアキュー２１２に送信されてメインストレージ２１４に格納される。動作はアトミック操作（例えば、通常のアトミック操作又はアトミック比較及びスワップ）又はヒストグラムプロトコルであったので、より高レベルのキャッシュからのデータは、操作のために例示の演算構成要素４０４及び／又は、例示のアトミック比較構成要素４０６によって操作され、例示のＥＣＣ生成器４１２及び例示の調停マネージャ４１４を介して例示のメインストレージ２１５に格納される。

【0277】

アトミック比較及びスワップを容易にするための例示の方法、装置、システム、及び製品が本明細書において記載される。更なる例及びそれらの組み合わせには、以下のものが含まれる。例１は、システムを含み、システムは、キャッシュストレージと、キャッシュストレージに結合されるキャッシュコントローラとを含み、キャッシュコントローラは、鍵を特定するメモリ動作と、メモリアドレスと、データの第１のセットとを受け取り、メモリアドレスに対応するデータの第２のセットを検索し、データの第２のセットを鍵と比較し、鍵に対応するデータの第２のセットに基づいて、データの第１のセットをメモリアドレスに格納させ、データの第２のセットが鍵に対応しないことに基づいて、メモリアドレスにデータの第１のセットを格納させずにメモリ動作を完了させるように動作可能である。

【0278】

例２は、例１のシステムを含み、例１のシステムは、キャッシュストレージのためのストアキューであって、キャッシュストレージからデータの第２のセットを検索するためにタグ・ランダムアクセスメモリ（ＲＡＭ）とインタフェースするラッチを含むストアキューと、アトミック比較構成要素であって、キャッシュコントローラがアトミック比較構成要素にデータの第２のセットを鍵と比較させ、鍵がデータの第２のセットと一致しない場合、データの第１のセットを破棄させるアトミック比較構成要素と、調停マネージャであって、鍵がデータの第２のセットと一致する場合、そのメモリアドレスにおけるデータの第１のセットをキャッシュストレージに格納する調停マネージャとを更に含む。

【0279】

例３は、例１のシステムを含み、キャッシュストレージがメインキャッシュストレージ又は犠牲キャッシュストレージの少なくとも１つである。

【0280】

例４は、例２のシステムを含み、ラッチは第１のラッチであり、アトミック比較構成要素は、（ａ）エラー検出及び訂正回路を介してキャッシュストレージからデータの第２のセットを取得し、（ｂ）第２のラッチを介して第１のラッチからのアトミック比較及びスワップコマンドを取得するためのものである。

【0281】

例５は、例１のシステムを含み、キャッシュコントローラは、単一サイクルで中央処理装置からの単一命令に基づいてメモリ動作を完了するように動作可能である。

【0282】

例６は、例１のシステムを含み、このシステムは、メモリ動作のメモリアドレスの状態を判定するための、変更・排他的・共有・無効（ＭＥＳＩ）構成要素を更に含み、キャッシュコントローラは、メモリ動作のメモリアドレスが共有状態に対応する場合、別のキャッシュにミス命令を提供するよう動作可能であり、ミス命令が排他的状態要求を含む。

【0283】

例７は、例６のシステムを含み、キャッシュコントローラは、調停マネージャに、第１のデータが鍵に一致する場合、排他的状態要求が他のキャッシュから認められた後に、そのメモリアドレスにおけるデータの第１のセットをキャッシュストレージに格納させるためのものである。

【0284】

例８は、例６のシステムを含み、キャッシュコントローラは、排他的状態要求が他のキャッシュから認められた後、タグＲＡＭに、キャッシュストレージからのデータの第２のセットをメモリアドレスから検索させる。

【0285】

例９は、キャッシュストレージのためのストレージキューを含み、ストレージキューは、鍵と、メモリアドレスと、データの第１のセットと、メモリアドレスとを検索し、メモリアドレスに対応するデータの第２のセットを検索するためのラッチと、データの第２のセットを鍵と比較して、データの第２のセットが鍵に対応することに基づいて、データの第１のセットをメモリアドレスに格納させ、データの第２のセットが鍵に対応しないことに基づいて、データの第１のセットをメモリアドレスに格納させることなくメモリ動作を完了させるアトミック比較構成要素とを含む。

【0286】

例１０は、例９のストレージキューを含み、キャッシュストレージは、メインキャッシュストレージ又は犠牲キャッシュストレージの少なくとも１つである。

【0287】

例１１は、例９のストレージキューを含み、ラッチが第１のラッチであり、アトミック比較構成要素が、（ａ）エラー検出及び訂正回路を介してキャッシュストレージからデータの第２のセットを取得し、（ｂ）第２のラッチを介して第１のラッチからアトミック比較及びスワップコマンドを取得するためのものである。

【0288】

例１２は、例９のストレージキューを含み、第１のデータが鍵と一致する場合、ストレージキューは、中央処理装置からの単一命令に基づいて、アトミック比較及びスワップコマンドを単一サイクルで実施する。

【0289】

例１３は、例９のストレージキューを含み、メモリ動作のメモリアドレスの状態を判定するために、変更・排他的・共有・無効（ＭＥＳＩ）構成要素と、メモリ動作のメモリアドレスが共有状態に対応する場合、別のキャッシュにミス命令を提供するためのインタフェースとを更に含み、ミス命令が排他的状態要求を含む。

【0290】

例１４は、例１３のストレージキューを含み、第１のデータが鍵に一致する場合に、排他的状態要求が他のキャッシュから認められた後に、データの第１のセットをメモリアドレスにストアする調停マネージャを更に含む。

【0291】

例１５は、例１３のストレージキューを含み、ラッチは、排他的状態要求が他のキャッシュから認められた後にデータの第２のセットを読み出すために、タグＲＡＭとインタフェースするためのものである。

【0292】

例１６は方法を含み、この方法は、鍵と、メモリアドレスと、データの第１のセットとを特定するメモリ動作を受け取ることと、メモリアドレスに対応するデータの第２のセットを検索することと、データの第２のセットとを鍵と比較することと、データの第２のセットが鍵に対応することに基づいて、データの第１のセットをメモリアドレスに格納させることと、データの第２のセットが鍵に対応しないことに基づいて、メモリアドレスにデータの第１のセットを格納させずにメモリ動作を完了させることとを含む。

【0293】

例１７は、例１６の方法を含み、データの第２のセットをキャッシュストレージから検索するためにタグ・ランダムアクセスメモリ（ＲＡＭ）とインタフェースし、データの第２のセットを鍵と比較し、鍵がデータの第２のセットと一致しない場合にはデータの第１のセットを破棄し、鍵がデータの第２のセットと一致する場合、そのメモリアドレスにおけるデータの第１のセットをキャッシュストレージに格納することを更に含む。

【0294】

例１８は、例１７の方法を含み、（ａ）エラー検出及び訂正回路を介したデータの第２のセットと、（ｂ）中央処理装置からのメモリ動作とを更に含む。

【0295】

例１９は、例１６の方法を含み、メモリ動作の完了が単一サイクルでの中央処理装置からの単一命令に基づく。

【0296】

例２０は、例１６の方法を含み、メモリ動作のメモリアドレスの状態を判定することと、メモリ動作のメモリアドレスが共有状態に対応する場合にミス命令を別のキャッシュに提供することとを更に含み、ミス命令は排他的状態要求を含む。

【0297】

ストアキュー内のペンディング書き込みのインフライトデータ転送及び無効化のための方法及び装置

【0298】

本明細書において説明される例において、ＣＰＵ１０２が読み出し動作を発行すると、タグＲＡＭアクセス２０４、２０６は、読み出し動作がメインストレージ要素２１４及び／又は犠牲ストレージ要素２１８にヒットするかミスするかを判定する。タグＲＡＭアクセス２０４、２０６が、読み出しコマンドがメインストレージ要素２１４と犠牲ストレージ要素２１４の両方をミスすると判定する例において、キャッシュコントローラ２２０は犠牲を作成するために（例えば、退去させるメインストレージ要素２１４内のラインを判定するために）動作をメインストレージ要素２１４に送る。幾つかの例において、メインストレージ要素２１４が、未処理の書き込みに対応するラインを退去させるときに、問題が生じ得る。例えば、ストアキュー２１２によってデータが書き込まれているメインストレージ要素２１４内のラインは、ラッチ４０２ａ～ｄのいずれかに位置する未処理の書き込みを有し得る。幾つかの例において、退去されたメインストレージ要素２１４内のラインを新たなアドレスが置換して、ストアキュー２１２が以前の書き込み動作から同じラインにデータを書き込もうとしているときに、エラーが生じ得る。

【0299】

本明細書において説明される例は、キャッシュコントローラ２２０が読み出し動作が読み出しミスであると判定したときに、ストアキュー２１２に発行される読み出し無効化動作を含む。キャッシュコントローラ２２０は、メインストレージ要素２１４が犠牲を作成するときに、読み出し無効化動作をストアキュー２１２に送る。読み出し無効化動作は、犠牲のアドレスをラッチ４０２ａ～ｄに格納された全てのアドレスと比較するようにストアキュー２１２に通知する。ラッチ４０２ａ～ｄ内のアドレスのいずれかが犠牲のアドレスと一致する場合、優先順位マルチプレクサ４１８は、一致するアドレス内のデータをラッチ４０２ｅに送ってデータをＭＵＸ回路３１４に送る。このような動作は、インフライトデータのデータ転送と呼ぶことがある。例えば、優先順位マルチプレクサ４１８が、犠牲に対応するデータをラッチ４０２ｅを介してＭＵＸ回路３１４に送ると、ＭＵＸ回路３１４は、犠牲のデータを犠牲ストレージ要素２１８及び／又はＬ２キャッシュ１１２に転送する。また、読み出し無効化動作は、ラッチ４０２ａ～ｄが犠牲に対応するアドレスを含むとき、ラッチ４０２ａ～ｄに格納されたデータを無効化する。例えば、ラッチ４０２ａ～ｄの各々は有効タグを含む。有効タグは、データがメインストレージ要素２１４に格納されるべきかどうかをラッチ４０２ａ～ｄに示す。読み出し無効化動作が有効タグを無効化すると、ラッチ４０２ａ～ｄは、メインストレージ要素２１４への無効データの書き込みを中止する。

【0300】

例示の動作において、ＣＰＵ１０２は書き込み動作を発行する。幾つかの例において、書き込み動作はアドレスＡに対応する。例えば、下記のとおりである。

【0301】

書き込み動作＝書き込み（アドレスＡ）：データ１∥アドレスＡに対応するキャッシュラインにデータ１を書き込む

【0302】

ストアキュー２１２は、書き込み動作を取得し、メインストア要素２１４のアドレスＡにデータを書き込むプロセスを開始する。幾つかの例において、アドレスＡはメインストレージ要素２１４内のキャッシュライン１に対応する。続いて、ＣＰＵ１０２は読み出し動作を発行する。幾つかの例において、読み出し動作はアドレスＢに対応する。例えば、下記のとおりである。

【0303】

読み出し動作＝読み出し（アドレスＢ）∥アドレスＢに対応するキャッシュラインのデータ２を読み出す

【0304】

例示のタグＲＡＭアクセス２０４、２０６は、タグＲＡＭ２０８及びタグＲＡＭ２１０内のアドレスをチェックし、タグＲＡＭ２０８、２１０のいずれもアドレスＢを含んでいないと判定する。キャッシュコントローラ２２０は、タグＲＡＭアクセス２０４、２０６から読み出しミス結果を取得し、犠牲ストレージ要素２１８及び／又はＬ２キャッシュ１１２に退去させるために、メインストレージ要素２１４内の犠牲を判定するための割り当て動作を発行する。キャッシュコントローラ２２０が犠牲に対応する応答を取得すると、キャッシュコントローラ２２０は、ストアキュー２１２に対して読み出し無効化動作を発行する。

【0305】

ストアキュー２１２の読み出しポート４２４は、読み出し無効化動作を取得し、犠牲のアドレスを取得する。読み出しポート４２４は、犠牲のアドレスをデータストア４１６に送り、これらはラッチ４０２ａ～ｄに格納されたアドレスの全てと比較される。データストア４１６が、ラッチ４０２ａ～ｄに格納されたアドレスのいずれかが犠牲のアドレスと一致すると判定した場合、データストア４１６は、犠牲アドレスに対応するデータをラッチ４０２ｅに送るために、優先順位マルチプレクサ４１８に動作を出力する。ラッチ４０２ｅは、データをＭＵＸ回路３１４に転送して、犠牲ストレージ要素２１８及び／又はＬ２キャッシュ１１２に送る。

【0306】

また、ラッチ４０２ａ～ｄに格納されたアドレスが犠牲アドレスに一致することに応答して、ラッチ４０２ａ～ｄは、犠牲アドレスに対応するデータを無効化する。例えば、ラッチ４０２ａ～ｄ内の有効タグは、犠牲アドレスに対応するラッチ内のデータが無効であることを示すように更新される。この例では、ストアキュー２１２は、退去された前のアドレスに対応するキャッシュラインにそのデータを書き込もうとしない。

【0307】

インフライトデータ転送及び無効化のための例示の方法、装置、システム、及び製品が本明細書において記載される。更なる例及びそれらの組み合わせには、以下のものが含まれる。

【0308】

例１は装置を含み、この装置は、キャッシュストレージと、キャッシュストレージに結合されるキャッシュコントローラとを含み、キャッシュコントローラは、第１のメモリ動作を受け取り、第１のメモリ動作がキャッシュストレージ内の読み出しミスに対応すると判定し、読み出しミスに応答して退去されるキャッシュストレージ内の犠牲アドレスを判定し、犠牲アドレスを特定する読み出し無効化コマンドを発行し、犠牲アドレスを、キャッシュコントローラによって処理されているメモリ動作のセットに関連するアドレスのセットと比較し、犠牲アドレスが、メモリ動作のセットの第２のメモリ動作に対応するアドレスのセットの第１のアドレスと一致することに応答して、第２のメモリ動作に関連するデータを提供するように動作可能である。

【0309】

例２は、例１の装置を含み、キャッシュコントローラは、タグ・ランダムアクセスメモリアクセスが読み出しミスを発行したときに、読み出し無効化コマンドを発行するためのものである。

【0310】

例３は、例１の装置を含み、キャッシュコントローラは、第３のメモリ動作のデータのための余地をつくるためにキャッシュストレージから退去させる犠牲アドレスを判定するためのものである。

【0311】

例４は、例１の装置を含み、キャッシュコントローラは、キャッシュストレージにおける第２のメモリ動作に関連するデータの書き込みを中止するように動作可能である。

【0312】

例５は、例１の装置を含み、装置は、第１のラッチ、第２のラッチ、第３のラッチ、及び第４のラッチを更に含み、第１のラッチ、第２のラッチ、第３のラッチ、又は第４のラッチは、犠牲アドレスのためのデータを格納するためのものである。

【0313】

例６は、例５の装置を含み、第１のラッチ、第２のラッチ、第３のラッチ、及び第４のラッチは、第１のラッチ、第２のラッチ、第３のラッチ、又は第４のラッチのいずれかが犠牲アドレスのためのデータを格納するときに無効に更新される有効タグを含む。

【0314】

例７は、例１の装置を含み、読み出しポートが読み出し無効化コマンドと犠牲アドレスを取得するときに、犠牲アドレスと、キャッシュコントローラによって処理されているメモリ動作のセットに関連するアドレスのセットとの間の比較を開始する読み出しポートを更に含む。

【0315】

例８は書き込み動作を無効にするための方法を含み、この方法は、第１のメモリ動作を受け取ることと、第１のメモリ動作がキャッシュストレージ内の読み出しミスに対応すると判定することと、読み出しミスに応答して退去されるキャッシュストレージ内の犠牲アドレスを判定することと、犠牲アドレスを特定する読み出し無効化コマンドを発行することと、犠牲アドレスを、キャッシュコントローラによって処理されているメモリ動作のセットに関連するアドレスのセットと比較することと、犠牲アドレスが、メモリ動作のセットの第２のメモリ動作に対応するアドレスのセットの第１のアドレスと一致することに応答して、第２のメモリ動作に関連するデータを提供することとを含む。

【0316】

例９は、例８の方法を含み、タグ・ランダムランダムアクセスメモリアクセスが読み出しミスを発行するときに読み出し無効化コマンドを発行することを更に含む。

【0317】

例１０は、例８の方法を含み、第３のメモリ動作のデータのための余地をつくるためにキャッシュストレージから退去させる犠牲アドレスを判定することを更に含む。

【0318】

例１１は、例８の方法を含み、キャッシュストレージにおける第２のメモリ動作に関連するデータの書き込みを中止することを含む。

【0319】

例１２は、例８の方法を含み、第１のラッチ、第２のラッチ、第３のラッチ、及び第４のラッチのうちの少なくとも１つに犠牲アドレスに関するデータを格納することを更に含む。

【0320】

例１３は、例１２の方法を含み、第１のラッチ、第２のラッチ、第３のラッチ、及び第４のラッチのいずれかが犠牲アドレスのデータを格納するときに、第１のラッチ、第２のラッチ、第３のラッチ、又は第１のラッチの有効タグを無効に更新することを更に含む。

【0321】

例１４は、例８の方法を含み、読み出しポートが読み出し無効化コマンドと犠牲アドレスを取得するときに、犠牲アドレスと、キャッシュコントローラによって処理されているメモリ動作のセットに関連するアドレスのセットとの間の比較を開始することを更に含む。

【0322】

例１５はシステムを含み、このシステムは、第１のメモリ動作を出力する中央処理装置と、中央処理装置に結合され、キャッシュストレージを含むキャッシュと、キャッシュストレージと結合されるキャッシュコントローラとを含み、キャッシュコントローラは、第１のメモリ動作を受け取り、第１のメモリ動作がキャッシュストレージ内の読み出しミスに対応すると判定し、読み出しミスに応答して、キャッシュストレージ内の犠牲アドレスを退去させるべきと判定し、犠牲アドレスを特定する読み出し無効化コマンドを発行し、犠牲アドレスを、キャッシュコントローラによって処理されているメモリ動作のセットに関連するアドレスのセットと比較し、犠牲アドレスが、メモリ動作のセットの第２のメモリ動作に対応するアドレスのセットの第１のアドレスと一致することに応答して、第２のメモリ動作に関連するデータを提供し第２のメモリ動作を無効化するように動作可能である。

【0323】

例１６は、例１５のシステムを含み、キャッシュは第１のキャッシュであり、第１のキャッシュは、キャッシュストレージが第１のメモリ動作に関連するデータを含まないことに応答して、第２のキャッシュから第１のメモリ動作に関連するデータを検索するように動作可能である。

【0324】

例１７は、例１５のシステムを含み、キャッシュは、第２のメモリ動作の書き込みデータを複数のクロックサイクルでキャッシュストレージに格納するためのストアキューを含み、各クロックサイクルは、第２のメモリ動作に関連するデータの少なくとも１つの部分をキャッシュストレージに書き込む。

【0325】

例１８は、例１７のシステムを含み、キャッシュは第１のキャッシュであり、キャッシュコントローラは、第２のメモリ動作が無効化されたときに、ストアキューに残っているデータの一部をストアするための第２のキャッシュに提供するように動作可能である。

【0326】

例１９は、例１５のシステムを含み、キャッシュは未処理の書き込みを格納するためのストアキューを含み、第２のメモリ動作は未処理の書き込みに対応する。

【0327】

例２０は、例１５のシステムを含み、中央処理装置は、第２のメモリ動作の出力に続いて第１のメモリ動作を出力する。図５は、図１及び図３のレベル１（Ｌ１）キャッシュ１１０の例示の犠牲キャッシュベースのセクションを示す。図５は、タグＲＡＭ２１０、犠牲ストレージ２１８、ＭＥＳＩ ＲＡＭ３００、例示のヒット／ミス比較論理３０６ａ、３０６ｂ、３０６ｃ、例示の置換ポリシー３０８（例えば、置換ポリシー構成要素３０８）、例示のアドレスエンコーダ３２６ａ、３２６ｂ、３２６ｃ、例示のマルチプレクサ（ＭＵＸ）３３０ａ、３３０ｂ、３３０ｃ、例示のアドレス読み出し３３２ａ、３３２ｂ、３３２ｃ、例示のスカラーインタフェース５０２、例示のベクトルインタフェース５０４、例示のスヌープアドレス構成要素５０６、及び例示の応答マルチプレクサ５０８を含む。図５は、デュアルデータ経路及びコヒーレンシーパイプラインをサポートする犠牲キャッシュシステムを図示する。

【0328】

図５において、例示のスカラーインタフェース５０２は、図１のデータキャッシュ１０８のＬ１キャッシュ１１０を例示の処理コア１０４ａに結合するインタフェースである。幾つかの例において、スカラーインタフェース５０２は、デュアルデータ経路犠牲キャッシュシステムにおける第１のデータ経路（ＤＰ０）に対応するインタフェースである。幾つかの例において、スカラーインタフェース５０２は、デュアルデータ経路キャッシュシステムにおける第２のデータ経路（ＤＰ１）に対応するインタフェースである。例示のスカラーインタフェース５０２は、６４ビット幅の双方向及び／又は一方向インタフェースである。代替として、例示のスカラーインタフェース５０２は、異なる量のビット（例えば、３２ビット、１２８ビットなど）をサポートしてもよい。幾つかの例において、スカラーインタフェース５０２は、コア１０４ａからデータを受け取り及び／又は取得する。幾つかの例において、スカラーインタフェース５０２は、犠牲ストレージ２１８からのデータをコア１０４ａに送る。例示のスカラーインタフェース５０２は、例示のタグＲＡＭ２１０、比較論理３０６に結合されて、ＣＰＵ１０２からのアドレスをタグＲＡＭ２１０内のアドレスと比較する。

【0329】

図５において、例示のベクトルインタフェース５０４は、図１のデータキャッシュ１０８のＬ１キャッシュ１１０を例示の処理コア１０４ａに結合するインタフェースである。幾つかの例において、ベクトルインタフェース５０４は、デュアルデータ経路キャッシュシステムにおける第２のデータ経路（ＤＰ１）に対応するインタフェースである。幾つかの例において、ベクトルインタフェース５０４は、デュアルデータ経路キャッシュシステムにおける第１のデータ経路（ＤＰ０）に対応するインタフェースである。例示のベクトルインタフェース５０４は5１２ビット幅のインタフェースである。代替として、例示のベクトルインタフェース５０４は、異なる量のビット（例えば、２５６ビット、１０２４ビットなど）をサポートしてもよい。幾つかの例において、ベクトルインタフェース５０４は、コア１０４ａからデータを受取り及び／又は取得する。幾つかの例において、ベクトルインタフェース５０４は、犠牲ストレージ２１８からのデータをコア１０４ａに送る。例示のベクトルインタフェース５０４は、例示のタグＲＡＭ２１０、スヌープアドレス構成要素５０６、比較論理３０６ｂに結合されて、ＣＰＵ１０２からのアドレスとタグＲＡＭ２１０からのアドレスとを比較する。幾つかの実施例において、スカラーインタフェース５０２及びベクトルインタフェース５０４は、ＣＰＵインタフェース２０２（図２）によって実装される。例えば、スカラーインタフェース５０２及びベクトルインタフェース５０４は、ＣＰＵインタフェース２０２に含めることができる。

【0330】

図５では、例示のタグＲＡＭ２１０は、例示のインタフェース５０２、５０４に接続される。しかしながら、幾つかの例において、タグＲＡＭ２１０は、例示の犠牲タグＲＡＭアクセス２０６（図２）を介してインタフェース５０２、５０４に結合されてもよい。例示のタグＲＡＭ２１０は、デュアルポートのフルアソシアティブな（ｆｕｌｌｙ ａｓｓｏｃｉａｔｅｄ）タグＲＡＭであり、デュアル経路（例えば、スカラー経路及びベクトル経路）をサポートする。本明細書において用いられるように、完全に関連付けられたタグＲＡＭ２１０は、各メモリアドレスを強制的に１つの特定のブロックに強いるのではなく、メインストレージ２１４（図２）からのデータを任意のキャッシュブロックに格納することを可能にする。幾つかの例において、タグＲＡＭ２１０は完全に関連付けられているので、犠牲ストレージ２１８も完全に関連付けられる。

【0331】

図５において、比較論理３０６ａは、スカラーインタフェース５０２、タグＲＡＭ２１０、アドレスエンコーダ３２６ａ、及び置換ポリシー構成要素３０８に接続される。比較論理３０６ｂは、ベクトルインタフェース５０４、タグＲＡＭ２１０、アドレスエンコーダ３２６ｂ、及び置換ポリシー構成要素３０８に接続される。比較論理３０６ａ、３０６ｂは、スカラー及びベクトルデータ経路の両方をサポートする。例えば、比較論理３０６はスカラーデータをタグＲＡＭ２１０のデータと比較し、及び／又は、ベクトルデータをタグＲＡＭ２１０のデータと比較し得る。比較論理３０６は、置換ポリシー構成要素３０８及びアドレスエンコーダ３２６ａ、３２６ｂにヒット又はミス出力を提供する。幾つかの例において、比較論理３０６は、ヒット又はミス出力をマルチプレクサ３３０ａ、３３０ｂに提供する。

【0332】

図５において、例示の置換ポリシー構成要素３０８は、比較論理３０６ａ、３０６ｂに結合される。例示の置換ポリシー構成要素３０８は制御／意思決定論理である。例示の置換ポリシー構成要素３０８は、複数の入力に基づいて例示の犠牲ストレージ２１８のエントリ（例えば、データ）を規定（ｄｉｃｔａｔｅ）する。例えば、置換ポリシー構成要素３０８は、キャッシュコントローラ２２０（図２）が犠牲ストレージ２１８への／からのエントリを除去及び／又は入力すべきかどうかを判定し得る。置換ポリシー構成要素３０８の制御論理はデータ一貫性が維持されるような様式で、２つのアドレス（例えば、スカラー及びベクトル）間のアドレス競合を解決するように構成される。図６は、例示の置換ポリシー構成要素３０８の制御論理を示す。

【0333】

図５において、例示のアドレスエンコーダ３２６ａ、３２６ｂは、犠牲ストレージ２１８によって解釈可能な形式にメモリアドレスを符号化する。例えば、アドレスエンコーダ３２６ａ、３２６ｂは、図３Ａ～図３Ｄのアドレスエンコーダ３２６と同様に動作し得る。例示のアドレスエンコーダ３２６ａ、３２６ｂは、符号化されたアドレスをマルチプレクサ３３０ａ、３３０ｂに出力する。例えば、アドレスエンコーダ３２６ａは符号化されたメモリアドレスをマルチプレクサ３３０ａに出力し得、アドレスエンコーダ３２６ｂは、符号化されたメモリアドレスをマルチプレクサ３３０ｂに出力し得る。

【0334】

図５において、マルチプレクサ３３０ａ、３３０ｂは、比較論理３０６ａ、３０６ｂの実行に応答してアドレスを選択する。例えば、マルチプレクサ３３０ａはヒットに対応する比較論理３０６ａからの入力を取得することができ、従って、アドレスエンコーダ３２６ａからの符号化されたアドレスを選択し得る。付加的に及び／又は代替として、マルチプレクサ３３０ａは、ミスに対応する比較論理３０６ａからの入力を取得し、従って、置換ポリシー構成要素３０８によって選ばれたメモリアドレスを選択し得る。例示のマルチプレクサ３３０ａ、３３０ｂは、アドレス読み出し３３２ａ、３３２ｂに結合される。

【0335】

図５において、例示のアドレス読み出し３３２ａ、３３２ｂは、マルチプレクサによって選択されたアドレス値を犠牲ストレージ２１８に読み込む。例えば、アドレス読み出し３３２ａ、３３２ｂは、犠牲ストレージ２１８から格納及び／又は撤去されるべきアドレスを識別できる。

【0336】

図５において、例示の犠牲ストレージ２１８は、フルアソシアティブキャッシュである。例えば、完全に関連付けられた犠牲ストレージ２１８は、データがメインストレージ２１４からフェッチされた（例えば犠牲にされた）ときに、キャッシュの任意の未使用ブロックにデータを配置し得る。犠牲ストレージ２１８内のデータの配置は、置換ポリシー構成要素３０８に基づく。例えば、置換ポリシー構成要素３０８は、メインストレージ２１４からのデータのラインが犠牲ストレージ２１８にいつどこに配置されるべきかを判定し得る。幾つかの例において、アドレス読み出し３３２ａ、３３２ｂがデータを犠牲ストレージ２１８に読み込むと、犠牲ストレージ２１８は応答を出力する。幾つかの例において、犠牲ストレージ２１８は、ＤＰ０応答、ＤＰ１応答、及びＬ２データキャッシュ１１２に送信されるべきスヌープ応答を生成する。幾つかの例において、応答はＣＰＵ１０２によって要求されたデータを含む。例えば、アドレス読み出し３３２ａ、３３２ｂに基づいて、ＣＰＵ１０２がこのようなデータを要求した場合には、犠牲ストレージ２１８はメモリアドレスロケーションからデータを出力し得る。付加的に及び／又は代替として、アドレス読み出し３３２ａ、３３２ｂに基づいて、置換ポリシー構成要素３０８が犠牲ストレージ２１８内のデータを置換している場合、犠牲ストレージ２１８は、退去データをＬ２キャッシュ１１２に出力し得る。

【0337】

図５において、例示のスヌープアドレス構成要素５０６は、スヌープデータ経路及び／又は他のインタフェースによって実装される。２つのＣＰＵデータ経路（例えば、ＤＰ０及びＤＰ１）に加えて、Ｌ１キャッシュ１１０は、Ｌ１キャッシュ１１０にコヒーレンシーを付与するためのスヌープデータ経路を含む。例示のスヌープアドレス構成要素５０６は、タグＲＡＭ２１０と比較論理３０６ｃに接続される。幾つかの例において、スヌープアドレス構成要素５０６は、読み出されたアドレスをタグＲＡＭ２１０に発行する、より高レベルのデータキャッシュ（例えば、Ｌ２データキャッシュ１１２）によって発行される例示のスヌープ要求アドレスを取得する。例えば、スヌープアドレス構成要素５０６は、タグＲＡＭ２１０からメモリアドレスを読み取ろうとする。また、スヌープアドレス構成要素５０６は、読み取ったアドレスを比較論理３０６ｃに提供する。スヌープアドレス構成要素５０６、より一般的にはコヒーレンシーパイプラインは、ＭＥＳＩ ＲＡＭ３００内の犠牲ストレージ２１８内の全てのキャッシュラインのＭＥＳＩ状態を格納するために用いられる。全てのキャッシュラインのＭＥＳＩ状態をＭＥＳＩ ＲＡＭ３００に格納することにより、犠牲キャッシュシステムはコヒーレンシーをサポートする。

【0338】

図５において、例示のメモリＲＡＭ３００は比較論理３０６ｃに接続される。例示のＭＥＳＩ ＲＡＭ３００は、比較論理３０６ｃに基づいてキャッシュラインを変更、排他、共有、又は無効とマーキングすることにより、メインストレージ２１４及び犠牲ストレージ２１８におけるキャッシュラインの状態を追跡する。例えば、スヌープアドレス構成要素５０６がタグＲＡＭ２１０に読み出しを発行すると、タグＲＡＭ２１０は、正しいメモリアドレスを戻すか又は戻さない。従って、比較論理３０６ｃは、発行されたスヌープ読み出しのメモリアドレスとタグＲＡＭ２１０の結果とを比較してキャッシュラインの状態を判定する。

【0339】

図５に図示される例示のトポロジーでは、応答マルチプレクサ５０８は、犠牲ストレージ２１８及び犠牲キャッシュストアキュー２１６に結合される。このようにして、応答マルチプレクサ５０８は、犠牲ストレージ２１４によって取得されたデータ、及び／又は、犠牲キャッシュストアキュー２１６によって取得されたデータ間で選択して、最新のデータをシステムに送信するように構成される。優先順位マルチプレクサ５０８の例示の動作説明を以下に説明される。

【0340】

デュアルデータ経路を備えるマルチバンク犠牲キャッシュのための方法及び装置

【0341】

犠牲キャッシュの中には、マルチバンクアーキテクチャをサポートしないものがある。例えば、犠牲キャッシュは、同じクロックサイクルの間に或るプロセッサ（例えば、ＣＰＵ）による複数のアクセスをサポートしないモノリシックストレージデバイスであり得る。例えば、単一犠牲キャッシュ内のデータにアクセスする要求が、犠牲キャッシュ全体をロックアップできる。このような例では、クロックサイクル毎に１つの完全な犠牲キャッシュラインアクセスをサポートできる単一レジスタファイルがある。このような幾つかの例において、単一レジスタファイルはこのような要求を受け取った犠牲ストレージデータバンクに割り当てられるので、その要求を処理するために、単一犠牲ストレージに関連付けられた犠牲キャッシュライン全体がロックされ得る。

【0342】

本明細書において記載される例は、デュアルデータ経路を備えるマルチバンク犠牲キャッシュを含む。幾つかの記載される例において、図２の犠牲ストレージ２１８は、複数のバンクを有し、したがって、マルチバンク状であるか又はマルチバンクデータ又はメモリ構造を有する。有利なことに、犠牲ストレージ２１８のマルチバンク構造は、クロックサイクル当たり２つ又はそれ以上のアクセス（例えば、ＣＰＵアクセス）に対するサポートを達成し得る。有利なことに、犠牲ストレージ２１８のマルチバンク構造は、２つ又はそれ以上のアクセスが、性能オーバーヘッドなしに処理され及び／又は達成されることを可能にする。

【0343】

幾つかの記載される例において、犠牲ストレージ２１８が２ポートのフルアソシアティブタグＲＡＭ（例えば、図２のタグＲＡＭ２１０）を有する。幾つかの例において、ヒット／ミス比較が、スカラーアドレスとベクトルアドレスの両方でサポートされている。そのような記載された例において、データ経路（例えば、スカラーデータ経路、ベクトルデータ経路など）の各々に関するヒット／ミス判定に基づいて、犠牲ストレージ２１８がロックされる。犠牲ストレージ２１８へのアクセスがヒットである例では、ヒットエントリの位置が選択される。一例において、犠牲ストレージ２１８へのアクセスがミスである場合、割り当てポリシーは、犠牲ストレージ２１８の特定のセットについてチェックされる。

【0344】

幾つかの記載される例では、後続のパイプステージにおいて、両方のアドレスについての犠牲ストレージ２１８の選択されたセットが読み出され、応答がＣＰＵに返される。幾つかの記載された例において、セット選択論理が、データ一貫性が維持されるように、２つのアドレス（例えば、スカラーアドレスとベクトルアドレス）間のアドレス競合を解決する。幾つかの記載される例において、制御論理もアドレス競合を解決する。

【0345】

幾つかの記載される例において、バンク調停論理が、アドレスのそれぞれに必要とされるバンクを計算し及び／又はその他の方式で判定し、バンクの各々の上の読み出しを選択する。幾つかの記載される例において、制御論理は、２つのメモリ動作のシリアル化を有効にするために、２つのアドレス間のバンク競合を解決する。両方のデータ経路が同じアドレスにアクセスする幾つかの記載される例において、制御論理は、同じアドレスに対して複数の割り当て要求を発行しないようにし得る。データが犠牲ストレージ２１８から読み出されると、例示のデータ多重化論理は、データを読み出し応答としてＣＰＵに戻す前に、データを正しいデータレーンに折り畳むことができる。

【0346】

図７Ａは、第１の例示のカプセル化されたデータキャッシュシステム７００の概略図である。第１のカプセル化されたデータキャッシュシステム７００は、図１のＬ１キャッシュ１１０又はその一部、及び／又はより一般的には、図１のデータキャッシュ１０８又はその一部の例示の回路実装とし得る。第１のカプセル化されたデータキャッシュシステム７００は、統合されたストレージビューを外部システム（例えば、１つ又はそれ以上のＣＰＵ、１つ又はそれ以上のプロセッサ、外部ハードウェアなど）に提供するためにカプセル化される。例えば、第１のカプセル化されたデータキャッシュシステム７００は、ファームウェア、ソフトウェア、ハードウェア論理等、及び／又はそれらの組合せを用いてカプセル化され得、リードアフターライト（ＲＡＷ）ハザード、ライトアフターライト（ＷＡＷ）ハザード、データ転送等に関連する全ての複雑性をカプセル化及び／又はその他の方式で一般化し得る。有利なことに、図７Ａの例に示されたマージアーキテクチャは、対象のデータの最新バージョンへのアクセスを取得することを単純化するために、外部装置（例えば、中央処理装置１０２）への別個のポートを提供し得る。

【0347】

図７Ａの例において、第１のカプセル化されたデータキャッシュシステム７００は、図２の犠牲キャッシュストアキュー２１６と図２の犠牲ストレージ２１８とを含む。図７Ａでは、犠牲キャッシュストアキュー２１６は、複数の第１の例示の独立してアドレス指定可能なバンク（例えば、データバンク、ストアバンク、データストアバンクなど）７０２を含む。例えば、第１の独立してアドレス指定可能なバンク７０２は、バンクキュー、バンクサブキューなどであり得る。そのような例では、バンクキュー、バンクサブキューなどは、図７Ｃ及び／又は図７Ｅに後述するように、複数のストレージ要素を含み得る。第１の独立してアドレス指定可能なバンク７０２は、犠牲キャッシュストアキューバンク（例えば、犠牲キャッシュストアキューデータバンク、犠牲キャッシュバンクキュー、犠牲キャッシュバンクサブキューなど）である。図７Ａでは、犠牲キャッシュストアキュー２１６は、１６個の犠牲キャッシュストアキューバンク７０２を含む。代替として、犠牲キャッシュストアキューバンク７０２の事例が１６個より少なくても多くてもよい。

【0348】

図７Ａでは、犠牲ストレージ２１８は、複数の第２の例示の独立してアドレス指定可能なバンク（例えば、データバンク、ストアバンク、データストアバンクなど）７０４を含む。第２の独立してアドレス指定可能なバンク７０４は犠牲ストレージバンク（例えば、犠牲ストレージデータバンク）である。図７Ａにおいて、犠牲ストレージ２１８は、１６個の犠牲ストレージバンク７０４を含む。代替として、犠牲格納バンク７０４の事例は、１６個より少なくても多くてもよい。例えば、犠牲キャッシュストアキュー２１６は、第１のバンクキュー又は第１のバンクサブキュー（例えば、犠牲キャッシュストアキュー：ＢＡＮＫ１）を含む複数のバンクキュー又はバンクサブキューを含み得、犠牲ストレージ２１８は、第１のデータバンク（例えば、犠牲ストレージ：ＢＡＮＫ１）を含む複数のデータバンクを含み得る。

【0349】

幾つかの例において、犠牲キャッシュストアキュー２１６及び犠牲ストレージ２１８は、各々２５６行を有し、各行は１０２４ビットのライン幅を有するが、図７Ａに示されるように、所与のバンク内の行当たり６４ビットを有する１６のバンクに分割されている。幾つかの例において、犠牲キャッシュストアキュー２１６及び犠牲ストレージ２１８が各々３８４行を有し、各行は１０２４ビットのライン幅を有するが、図７Ａに示すように所与のバンクでは行当たり６４ビットである１６個のバンクに分割される。もちろん、上記の例で記載したキャッシュサイズは２つの例にすぎず、本記載は、いかなる特定のキャッシュライン幅、バンクの数、又は行などに限定されない。図７Ａに示すように、第１のバンク７０２の各々は第２のバンク７０４の１つに対応する。例えば、犠牲キャッシュストアキュー２１６の第１のバンク（ＢＡＮＫ１）は、犠牲ストレージ２１８の第１のバンク（ＢＡＮＫ１）と回路状態にあり、したがって、犠牲ストレージ２１８の第１のバンクに対応する。

【0350】

有利にも、犠牲キャッシュストアキュー２１６、犠牲ストレージ２１８、及び／又はより一般的には、第１のカプセル化されたデータキャッシュシステム７００のマルチバンク構造は、並列にバンクに送られる読み出し及び書き込み動作を処理し得る。幾つかの例において、各バンクは、読み出し及び／又は書き込み動作に応答して、それ自体のプロセスを調停する。第１のカプセル化されたデータキャッシュシステム７００の各バンクが独立して動作できるようにすることにより、要求が受け取られたときにキャッシュライン全体がロックアップされないので、第１のカプセル化されたデータキャッシュシステム７００の動作がより効率的になる。そうではなく、このような要求を受け取ったバンクに割り当てられたキャッシュラインの一部のみがロックされる。

【0351】

図７Ｃは、例示の犠牲キャッシュマルチバンク構造７２０を図示する。幾つかの例において、図１のＬ１キャッシュ１１０、Ｌ２キャッシュ１１２、及び／又はＬ３キャッシュ１１４は、犠牲キャッシュバンク構造７２０を有し得る。幾つかの例において、図２の犠牲キャッシュストアキュー２１６及び／又は図２の犠牲ストレージ２１８は、犠牲キャッシュマルチバンクストラクチャ７２０を有し得る。例えば、犠牲キャッシュマルチバンク構造７２０は、犠牲キャッシュストアキュー２１６及び／又は犠牲ストレージ２１８の例示の実装とし得る。

【0352】

犠牲キャッシュマルチバンク構造７２０は、１６個の例示のバンク（バンク０～１５）７２２を含むデータ又はメモリ構造であり、バンク７２２の各々は６４バイト（例えば、バイト０～７）のデータ幅を有する。バンク７２２の各々は１６個の例示の行（行０～１５）７２４を含み、行７２４の各々は１２８バイトのデータ幅を有する（例えば、１２８バイト＝８バイト／バンク×１６バンク）。図７Ｃでは、バンク７２２の各々が１２８バイト（例えば、１２８バイト＝８バイト／行×１６行）を格納し得る。図７Ｃにおいて、犠牲キャッシュマルチバンク構造７２０は、２０４８バイト（例えば、２０４８バイト＝１２８バイト／バンク×１６バンク）を格納し得る。犠牲キャッシュマルチバンク構造７２０は、バンクによって独立してアドレス指定可能である。例えば、行７２４の第１の行は、開始行アドレス０及び終了行アドレス１２７を有し、行７２４の第２の行は、開始行アドレス１２８及び終了行アドレス２５５を有する。

【0353】

幾つかの例において、キャッシュラインは、メモリ（例えば、ＤＲＡＭ）又はストレージユニット（例えば、メインストレージ２１４、犠牲ストレージ２１８等）の幅に収まる１２８バイトのデータであり得る。図７Ｃの例では、或るキャッシュラインが、犠牲キャッシュバンク構造７２０の行全体を消費し得る。例えば、キャッシュラインは１６バンクの行７２４のうちの１つを使用し得、各バンクは８バイト幅である。有利にも、犠牲キャッシュバンク構造７２０は、そこに格納されたデータにアクセスするために、１６の異なるキャッシュラインをイネーブルにし得る。

【0354】

図８Ａは、例示の犠牲キャッシュタグ（ＶＣＴ）ランダムアクセスメモリ（ＲＡＭ）８００の概略図を示す。ＶＣＴ ＲＡＭ８００は、図２のタグＲＡＭ２１０の例示の実装とし得る。例えば、ＶＣＴ ＲＡＭ８００は、図２の犠牲キャッシュストアキュー２１６、犠牲ストレージ２１８等に格納されたデータのアドレスを格納し得る。ＶＣＴ ＲＡＭ８００は、マルチバンクＶＣＴ ＲＡＭである。例えば、ＶＣＴ ＲＡＭ８００は、１６バンクなどの複数のバンク（例えば、データバンク、メモリバンクなど）を含み得るが、ＶＣＴ ＲＡＭ８００は異なる数のバンクを有し得る。

【0355】

ＶＣＴ ＲＡＭ８００は、第１の例示の割り当てポート（ＡＰ０）８０２と、第２の例示の割り当てポート（ＡＰ１）８０４と、第３の例示の割り当てポート（ＡＰ２）８０６とを含む、例示の割り当てポート８０２、８０４、８０６を含む。ＶＣＴ ＲＡＭ８００は、第１の例示の読み出しポート（ＲＰ０）８０８、第２の例示の読み出しポート（ＲＰ１）８１０、及び第３の例示の読み出しポート（ＲＰ２）８１２を含む、例示の読み出しポート８０８、８１０、８１２を含む。ＶＣＴ ＲＡＭ８００は、例示のＬＲＵ読み出しポート８１４を含む。ＶＣＴ ＲＡＭ８００は、第１の例示の出力ポート（ＯＰ０）８１６と、第２の例示の出力ポート（ＯＰ１）８１８と、第３の例示の出力ポート（ＯＰ２）８２０と、第４の例示の出力ポート（ＯＰ３）８２２とを含む、例示の出力ポート８１６、８１８、８２０、８２２を含む。代替として、ＶＣＴ ＲＡＭ８００は、図８Ａに示されているものより少ないか又は多い割り当てポート、読み出しポート、ＬＲＵ読み出しポート、及び／又は出力ポートを有し得る。

【0356】

ＶＣＴ ＲＡＭ８００は、犠牲ストレージ２１８を充填するための割り当てポート８０２、８０４、８０６を含む。例えば、割り当てポート８０２、８０４、８０６は、犠牲ストレージ２１８にデータを格納するために、外部ハードウェア（例えば、ＣＰＵ１０２、メインストレージ２１４等）からの要求を受け取るように構成され得る。第１の割り当てポート８０２は、第１の例示のデータ８２４を受け取るように構成される。例えば、第１の割り当てポート８０２は、スカラーデータ経路（ＤＰ０）に関連する書き込み状態機械から第１のデータ８２４を受け取り得る。第１のデータ８２４は、図２のＣＰＵインタフェース２０２から生成された制御信号（例えば、スカラーデータ経路（ＤＰ０））を表すことができるＷＲＭ＿ＴＡＧ＿ＵＰＤＡＴＥ０データを含む。制御信号は、ＣＰＵインタフェース２０２がＣＰＵインタフェース２０２から犠牲ストレージ２１８に移動されるキャッシュラインを有し、そのがめ、ＣＰＵインタフェース２０２がＣＰＵインタフェース２０２からタグＲＡＭ２１０に移動されるアドレスを有することをＶＣＴ ＲＡＭ８００に知らせるために生成され得る。第１のデータ８２４はＶＴＡＧ＿ＷＲ＿ＴＡＧ０データを含み、これは犠牲キャッシュ２１８に格納されるべきデータのアドレスに対応し得るＶＣＴ ＲＡＭ８００のアドレス（例えばタグアドレス）を表すことができる。第１のデータ８２４は、データを格納する場所の犠牲キャッシュ２１８のアドレス（例えば、ＤＰ０に対する犠牲キャッシュタグ）を表すことができるＶＴＡＧ＿ＷＲ＿ＳＥＴ０データを含む。

【0357】

第２の割り当てポート８０４は、第２の例示のデータ８２６を受け取るように構成される。例えば、第２の割り当てポート８０４は、ベクトルデータ経路（ＤＰ１）に関連する書き込み状態機械から第２のデータ８２６を受け取り得る。第２のデータ８２６は、図２のＣＰＵインタフェース２０２から生成された制御信号（例えば、ベクトルデータ経路（ＤＰ１））を表すことができるＷＲＭ＿ＴＡＧ＿ＵＰＤＡＴＥ１データを含む。制御信号は、ＣＰＵインタフェース２０２がＣＰＵインタフェース２０２から犠牲ストレージ２１８に移動されるキャッシュラインを有し、そのため、ＣＰＵインタフェース２０２がＣＰＵインタフェース２０２からタグＲＡＭ２１０に移動されるアドレスを有することをＶＣＴ ＲＡＭ８００に知らせるために生成され得る。第２のデータ８２６はＶＴＡＧ＿ＷＲ＿ＴＡＧ１データを含み、これは犠牲キャッシュ２１８に格納されるべきデータのアドレスに対応し得るＶＣＴ ＲＡＭ８００のアドレス（例えばタグアドレス）を表すことができる。第２のデータ８２６は、データを格納する場所の犠牲キャッシュ２１８のアドレス（例えば、ＤＰ１のための犠牲キャッシュタグ）を表すことができるＶＴＡＧ＿ＷＲ＿ＳＥＴ１データを含む。

【0358】

第３の割り当てポート８０６は、第３の例示のデータ８２８を受け取るように構成される。第３のデータ８２８はＡＲＢ＿ＥＶＴ＿ＴＡＧ＿ＵＰＤＡＴＥデータを含み、これは、メインストレージ２１４から生成された制御信号を表すことができる。制御信号は、調停（ＡＲＢ）退去（ＥＶＴ）タグ更新制御信号であり、これは、メインストレージ２１４がメインストレージ２１４から犠牲ストレージ２１８に移動されるべきキャッシュラインを有し、そのため、メインストレージ２１４がタグＲＡＭ２０８からタグＲＡＭ２１０に移動されるべきアドレスを有することをＶＣＴ ＲＡＭ８００に知らせるために生成され得る。第３のデータ８２８はＡＤＰ＿ＥＶＴ＿ＷＲ＿ＴＡＧデータを含み、これは犠牲キャッシュ２１８に格納されるべきデータのアドレスに対応し得るＶＣＴ ＲＡＭ８００のアドレス（例えばタグアドレス）を表し得る。第３のデータ８２８はＡＤＰ＿ＥＶＴ＿ＷＲ＿ＳＥＴデータを含み、これは、データを格納する場所の犠牲キャッシュ２１８のアドレス（例えば、メインキャッシュから犠牲キャッシュに移動されたラインの犠牲キャッシュタグ）を表すことができる。例えば、ＡＤＰ＿ＥＶＴ＿ＷＲ＿ＴＡＧ及びＡＤＰ＿ＥＶＴ＿ＷＲ＿ＳＥＴデータは、アドレスデータ経路（ＡＤＰ）データと呼ぶことができる。第１のデータ８２４、第２のデータ８２６、及び／又は第３のデータ８２８は、１つ又は複数のデータパケット、通信プロトコル（例えば、集積回路間（Ｉ２Ｃ）プロトコル）に基づく１つ又は複数の信号などとし得る。

【0359】

ＶＣＴ ＲＡＭ８００は読み出しポート８０８、８１０、８１２を含み、外部ハードウェア（例えば、ＣＰＵ１０２）が、犠牲ストレージ２１８に格納されたデータの読み出し及び／又は他の方式でのアクセスを要求できるインタフェースを提供する。第１の読み出しポート８０８は、第４の例示のデータ８３０を受け取るように構成される。例えば、第１の読み出しポート８０８は、ＣＰＵ１０２のスカラーインタフェース５０２から第４のデータ８３０を受け取り得る。第４のデータ８３０はＡＤＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ０データを含み、これは、スカラーインタフェース５０２がアクセスを要求する犠牲ストレージ２１８のアドレスを表すことができる。

【0360】

第２の読み出しポート８１０は、第５の例示のデータ８３２を受け取るように構成される。例えば、第２の読み出しポート８１０は、ＣＰＵ１０２のベクトルインタフェース５０４から第５のデータ８３２を受け取り得る。第５のデータ８３２は、ベクトルインタフェース５０４がアクセスを要求する犠牲ストレージ２１８のアドレスを表すことができるＡＤＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ１データを含む。

【0361】

第３の読み出しポート８１２は、第６の例示のデータ８３４を受け取るように構成される。
例えば、第３の読み出しポート８１２は、図５のスヌープアドレス構成要素５０６（例えば、スヌープインタフェース）から第６のデータ８３４を受け取り得る。第６のデータ８３４はＳＮＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ０データを含み、これは、スヌープアドレス構成要素５０６がアクセスを要求する犠牲ストレージ２１８のアドレスを表すことができる。

【0362】

ＬＲＵ読み出しポート８１４は、７番目の例示のデータ８３６を受け取るように構成される。例えば、ＬＲＵ読み出しポート８１４は、図３Ａ～図３Ｄの置換ポリシー構成要素３０８から第７のデータ８３６を受け取り得る。第７のデータ８３６は、ＬＲＵ＿ＳＥＴ＿ＤＰ０及びＬＲＵ＿ＳＥＴ＿ＤＰ１を含み、これらは、犠牲ストレージ２１８のＬＲＵ（least recently used）キャッシュラインに関連するそれぞれのアドレスを表すことができる。例えば、ＬＲＵ読み出しポート８１４は、置換ポリシー構成要素３０８からＬＲＵデータを受け取るように構成された犠牲ＬＲＵ（ＶＬＲＵ）読み出しポートとし得る。

【0363】

ＶＣＴ ＲＡＭ８００は、犠牲ストレージ２１８に関連する読み出し要求又は書き込み要求（例えば割り当て要求）に応答して出力を外部ハードウェア（例えば、ＣＰＵ１０２、メインストレージ２１４等）に送信するために、出力ポート８１６、８１８、８２０、８２２を含む。第１の出力ポート８１６は、第１の例示の出力データ８３８を送信するように構成される。例えば、第１の出力ポート８１６は、第１の出力データ８３８をスカラーインタフェース５０２に送信し得る。第１の出力データ８３８はＶＴＡＧ＿ＨＩＴ＿ＤＰ０データを含み、これは、スカラーインタフェース５０２によって要求されたデータが犠牲ストレージ２１８に格納されていることを示すことができる。第１の出力データ８３８は、スカラーインタフェース５０２によって要求されたデータは、犠牲ストレージ２１８に格納されていないことを示すことができるＶＴＡＧ＿ＭＩＳＳ＿ＤＰ０データを含む。第１の出力データ８３８はＶＴＡＧ＿ＳＥＴ＿ＤＰ０データを含み、これは、スカラーインタフェース５０２によって要求されたデータが格納される犠牲ストレージ２１８内のアドレスを表すことができる。

【0364】

第２の出力ポート８１８は、第２の例示の出力データ８４０を送信するように構成される。例えば、第２の出力ポート８１８は、第２の出力データ８４０をベクトルインタフェース５０４に送信し得る。第２の出力データ８４０はＶＴＡＧ＿ＨＩＴ＿ＤＰ１データを含み、これは、ベクトルインタフェース５０４によって要求されたデータが犠牲ストレージ２１８に格納されていることを示すことができる。第２の出力データ８４０はＶＴＡＧ＿ＭＩＳＳ＿ＤＰ１データを含み、これは、ベクトルインタフェース５０４によって要求されたデータが犠牲ストレージ２１８に格納されていないことを示すことができる。第２の出力データ８４０はＶＴＡＧ＿ＳＥＴ＿ＤＰ１データを含み、これは、ベクトルインタフェース５０４によって要求されたデータが格納される犠牲ストレージ２１８内のアドレスを表すことができる。

【0365】

第３の出力ポート８２０は、第３の例示の出力データ８４２を送信するように構成される。例えば、第３の出力ポート８２０は、第３の出力データ８４２を置換ポリシー構成要素３０８に送信し得る。第３の出力データ８４２はＶＴＡＧ＿ＡＤＤＲ＿ＤＰ０データを含み、これは、ＬＲＵ読み出しポート８１４で受け取られた置換ポリシー構成要素３０８による要求ＬＲＵ＿ＳＥＴ＿ＤＰ０に関連付けられた犠牲ストレージ２１８のアドレスを表すことができる。

【0366】

第４の出力ポート８２２は、第４の例示の出力データ８４４を送信するように構成される。例えば、第４の出力ポート８２２は、第４の出力データ８４４を置換ポリシー構成要素３０８に送信し得る。第４の出力データ８４４はＶＴＡＧ＿ＡＤＤＲ＿ＤＰ１データを含み、これは、ＬＲＵ読み出しポート８１４で受け取られた置換ポリシー構成要素３０８による要求ＬＲＵ＿ＳＥＴ＿ＤＰ１に関連付けられた犠牲ストレージ２１８のアドレスを表すことができる。

【0367】

図８Ｂは、図８ＡのＶＣＴ ＲＡＭ８００の例示の実装の別の概略図を示す。例えば、図８Ｂは、図５のＬ１キャッシュ１１０の犠牲キャッシュベースのセクション又はその一部に対応し得る。

【0368】

図８Ｂは、図８ＡのＶＣＴ ＲＡＭ８００の別の例示の実装を示す。図８Ｂにおいて、ＶＣＴ ＲＡＭ８００は、１６個のセット８４６の例を含む。例えば、セット８４６は、第１のセットＶＣＴ＿ＡＤＤＲ［０］、第２のセットＶＣＴ＿ＡＤＤＲ［１］等を含む。代替として、ＶＣＴ ＲＡＭ８００は、１６個以下又はそれ以上のセット８４６を含み得る。

【0369】

ＶＣＴ ＲＡＭ８００は、セット８４６に対応するアドレス（例えば、タグアドレス）を格納するように構成された犠牲キャッシュタグストレージである。セット８４６の各々は、第１の例示のコンパレータ８５０のそれぞれ１つ及び第２の例示のコンパレータ８５２のそれぞれ１つに結合される。第１のコンパレータ８５０は、図３及び／又は図５の比較論理３０６ａの例示の実装とし得る。第２のコンパレータ８５２は、図３及び／又は図５の比較論理３０６ｂの例示の実装とし得る。第１のセットＶＣＴ＿ＡＤＤＲ［０］は、第１のコンパレータ８５０のうちの第１の１つ及び第２のコンパレータ８５２のうちの第１の１つに結合され、第２のセットＶＣＴ＿ＡＤＤＲ［１］は、第１のコンパレータ８５０のうちの第２の１つ及び第２のコンパレータ８５２のうちの第２の１つに結合される。

【0370】

第１のコンパレータ８５０及び第２のコンパレータ８５２は、第１の例示のアドレスエンコーダ論理回路８５４及び第２の例示のアドレスエンコーダ論理回路８５６を含むそれぞれの例示のアドレスエンコーダ論理回路８５４、８５６に結合される。第１のコンパレータ８５０は、第１のアドレスエンコーダ論理回路８５４に結合される。第２のコンパレータ８５２は、第２のアドレスエンコーダ論理回路８５６に結合される。

【0371】

アドレスエンコーダ論理回路８５４、８５６は、図３及び／又は図５のアドレスエンコーダ３２６ａ、３２６ｂの例示の実装とし得る。例えば、第１のアドレスエンコーダ論理回路８５４は、アドレスエンコーダ３２６ａの例示の実装とし得る。他の例において、第２のアドレスエンコーダ論理回路８５６は、アドレスエンコーダ３２６ｂの例示の実装であり得る。

【0372】

第１の例示のマルチプレクサ８５８Ａが、第１のアドレスエンコーダ論理回路８５４に結合される。第１のアドレスエンコーダ論理回路８５４は、第１の例示のデコーダ８６０Ａと、第１の例示のインバータ（例えば、論理ゲート、反転論理ゲート等）８６２Ａと、第１の例示のＡＮＤゲート（例えば、論理ゲート、ＡＮＤ論理ゲート等）８６４Ａと、第１の例示のＯＲゲート（例えば、論理ゲート、ＯＲ論理ゲート等）８６６Ａと、第１の例示のエンコーダ８６８Ａと、第３の例示のコンパレータ８７０Ａと、第４の例示のコンパレータ８７２Ａとを含む。

【0373】

図８Ｂは、明瞭にするために、第１のＡＮＤゲート８６４Ａ、第１のＯＲゲート８６６Ａ、第３のコンパレータ８７０Ａ、及び第４のコンパレータ８７２Ａの各１つの事例のみを示す。しかしながら、第１のＡＮＤゲート８６４Ａ、第１のＯＲゲート８６６Ａ、第３のコンパレータ８７０Ａ、及び第４のコンパレータ８７２Ａの各々は、これらの構成要素の１６個の事例を表すことができる。例えば、第１のＡＮＤゲート８６４Ａは、第１のＡＮＤゲート８６４Ａの１６個の事例を表すことができ及び／又は他の方式で実装し得、第１のＯＲゲート８６６Ａは、第１のＯＲゲート８６６Ａの１６個の事例を表すことができ及び／又は他の方式で実装し得る。

【0374】

第１のマルチプレクサ８５８Ａは、ＡＤＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ０を受け取るための第１の入力を有し、これは、図３Ａ～図３ＤのＥ２調停ステージからＤＰ０インタフェースによって要求されたアドレスを表す。第１のマルチプレクサ８５８Ａは、ＳＮＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ０を受け取るための第２の入力を有し、これは、図３Ａ～図３ＤのＥ２調停ステージからスヌープインタフェースによって要求されたスヌープアドレスを表す。第１のマルチプレクサ８５８Ａは、ＳＮＰ＿ＡＤＤＲ＿ＥＮ＿ＤＰ０を受け取るための選択入力を有し、これは、アサートされると、第１のマルチプレクサ８５８Ａを呼び出して第２の入力を選択し得るスヌープインタフェースからのイネーブル信号を表す。第１のマルチプレクサ８５８Ａの出力が、第１のコンパレータ８５０の入力に結合される。例えば、第１のコンパレータ８５０の各々は、第１のマルチプレクサ８５８Ａの出力からのアドレスを、ＶＣＴ ＲＡＭ８００のセットのうちの対応する１つと比較し得る。このような例では、第１のコンパレータ８５０のうちの第１のコンパレータが、ＡＤＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ０に含まれるアドレスをＶＣＴ＿ＡＤＤＲ［０］に格納されたアドレスと比較し得る。幾つかのそのような例では、第１のコンパレータ８５０のうちの第１のコンパレータは、第１のマルチプレクサ８５８Ａからのアドレスが、ＶＣＴ＿ＡＤＤＲ［０］に格納されたアドレスに一致することに応答して、論理１を出力及び／又は他の方式で生成され得る。

【0375】

第１のマルチプレクサ８５８Ａの出力は、第３のコンパレータ８７０Ａの第１の入力に結合される。例示のＤＰ０読み出し有限状態機械（ＦＳＭ）（ＲＥＡＤ＿ＦＳＭ＿ＤＰ０）８７３の出力及び／又は、例示のＤＰ０書き込み有限状態機械（ＷＲＩＴＥ＿ＦＳＭ＿ＤＰ０）８７４の出力が、第３のコンパレータ８７０Ａの第２の入力に結合される。ＤＰ０読み出し有限状態機械８７３及びＤＰ０書き込み有限状態機械８７４は、図５のスカラーインタフェース５０２からのデータに対して論理を実行するハードウェア実装有限状態機械である。例えば、ＤＰ０読み出し有限状態機械８７３及び／又はＤＰ０書き込み有限状態機械８７４は、ＷＲＭ＿ＴＡＧ＿ＵＰＤＡＴＥ０、ＶＴＡＧ＿ＷＲ＿ＴＡＧ０、及びＶＴＡＧ＿ＷＲ＿ＳＥＴ０のうちの１つ又は複数を第３のコンパレータ８７０Ａ及び／又は第４のコンパレータ８７２Ａに送信し得る。ＤＰ０読み出し有限状態機械８７３及び／又はＤＰ０書き込み有限状態機械８７４は、ＶＴＡＧ＿ＷＲ＿ＴＡＧ０を、第２のアドレスエンコーダ論理回路８５６に含まれる第６の例示のコンパレータ８７２Ｂに送信し得る。ＷＲＭ＿ＴＡＧ＿ＵＰＤＡＴＥ０、ＶＴＡＧ＿ＷＲ＿ＴＡＧ０、及びＶＴＡＧ＿ＷＲ＿ＳＥＴ０は、図８Ａに関連して上述されている。

【0376】

第１のデコーダ８６０Ａは、４×１６デコーダである。第１のデコーダ８６０ＡはＶＴＡＧ＿ＷＲ＿ＳＥＴ０データを受け取るための入力を有し、ＶＴＡＧ＿ＷＲ＿ＳＥＴ０データは、スカラーインタフェース５０２から犠牲ストレージ２１８へのインフライトアドレスを表すことができる。第１のデコーダ８６０Ａは、第１のインバータ８６２Ａの入力に結合される出力を有する。第１のデコーダ８６０Ａはインフライトアドレスをビットベクトルに変換し得、各ビットは、第１のインバータ８６２Ａの１６個の事例のうちの１つによって反転される。第１のインバータ８６２Ａの出力が、第１のＡＮＤゲート８６４Ａの第１の入力に結合される。第１のＡＮＤゲート８６４Ａの第２の入力が、セット０（例えば、ＶＣＴ＿ＡＤＤＲ［０］）を有する第１のコンパレータ８５０からのタグ比較の結果ビットと、第１のマルチプレクサ８５８Ａの出力とに結合される。例えば、第１のＡＮＤゲート８６４Ａの第２の入力は１６ビットベクトルを表すことができるＨＩＴ＿ＤＰ０データを受け取るように構成し得、各ビットはＡＤＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ０データが犠牲ストレージ２１８内でヒット（例えば、１のビット値）であるかミス（例えば、０のビット値）であるかに対応し得る。

【0377】

第１のＡＮＤゲート８６４Ａの出力が、第１のＯＲゲート８６６Ａの第１の入力に結合される。第３のコンパレータ８７０Ａの出力が、第１のＯＲゲート８６６Ａの第２の入力に結合される。第４のコンパレータ８７２Ａの出力が、第１のＯＲゲート８６６Ａの第３の入力に結合される。第１のＯＲゲート８６６Ａの出力が、第１のエンコーダ８６８Ａの入力に結合される。第１のエンコーダ８６８Ａは、１６×４エンコーダである。例えば、第１のエンコーダ８６８Ａは、図８ＡのＶＴＡＧ＿ＳＥＴ＿ＤＰ０を表すことができるＨＩＴ＿ＡＤＤＲ０データを生成し得る。このような例では、ＨＩＴ＿ＡＤＤＲ０が図８Ａの第１の出力データ８３８に対応し得る。

【0378】

第２のアドレスエンコーダ論理回路８５６は第２の例示のデコーダ８６０Ｂと、第２の例示のインバータ（例えば、論理ゲート、反転論理ゲート等）８６２Ｂと、第２の例示のＡＮＤゲート（例えば、論理ゲート、ＡＮＤ論理ゲート等）８６４Ｂと、第２の例示のＯＲゲート（例えば、論理ゲート、ＯＲ論理ゲート等）８６６Ｂと、第２の例示のエンコーダ８６８Ｂと、第５の例示のコンパレータ８７０Ｂと、第６の例示のコンパレータ８７２Ｂとを含む。

【0379】

図８Ｂは、明瞭にするために、第２のＡＮＤゲート８６４Ｂ、第２のＯＲゲート８６６Ｂ、第５のコンパレータ８７０Ｂ、及び第６のコンパレータ８７２Ｂの各１つの事例のみを示す。しかしながら、第２のＡＮＤゲート８６４Ｂ、第２のＯＲゲート８６６Ｂ、第５のコンパレータ８７０Ｂ、及び第６のコンパレータ８７２Ｂの各々は、これらの構成要素の１６個の事例を表すことができる。例えば、第２のＡＮＤゲート８６４Ｂは第２のＡＮＤゲート８６４Ｂの１６個の事例を表すことができ、及び／又は他の方式で実装し得、第２のＯＲゲート８６６Ｂは第２のＯＲゲート８６６Ｂの１６個の事例を表し得、及び／又は他の方式で実装し得る、などである。

【0380】

第２のアドレスエンコーダ論理回路８５６は、ＡＤＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ１を受け取る第１の入力を有し、ＡＤＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ１は、図３Ａ～図３ＤのＥ２調停ステージからＤＰ１インタフェースによって要求されたアドレスを表す。ＡＤＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ１は、第２のコンパレータ８５２の入力に結合される。例えば、第２のコンパレータ８５２の各々は、ＡＤＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ１に含まれるアドレスをＶＣＴ ＲＡＭ８００のセットの対応する１つと比較し得る。このような例では、第２のコンパレータ８５２のうちの第１のコンパレータが、ＡＤＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ１に含まれるアドレスをＶＣＴ＿ＡＤＤＲ［０］に格納されたアドレスと比較し得る。このような幾つかの例において、第２のコンパレータ８５２の第１のコンパレータは、ＡＤＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ１に含まれるアドレスがＶＣＴ＿ＡＤＤＲ［０］に格納されたアドレスに一致することに応答して、論理１を出力及び／又は生成し得る。

【0381】

ＡＤＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ１は、第５のコンパレータ８７０Ｂの第１の入力に結合される。例示のＤＰ１読み出し有限状態機械（ＲＥＡＤ＿ＦＳＭ＿ＤＰ１）８７５の出力及び／又は、例示のＤＰ１書き込み有限状態機械（ＷＲＩＴＥ＿ＦＳＭ＿ＤＰ１）８７６の出力が、第５のコンパレータ８７０Ｂの第２の入力に結合される。ＤＰ１読み出し有限状態機械８７５及びＤＰ１書き込み有限状態機械８７６は、図５のベクトルインタフェース５０４からのデータに対して論理を実行するハードウェア実装有限状態機械である。例えば、ＤＰ１読み出し有限状態機械８７５及び／又はＤＰ１書き込み有限状態機械８７６は、ＷＲＭ_ＴＡＧ＿ＵＰＤＡＴＥ１、ＶＴＡＧ＿ＷＲ＿ＴＡＧ１、及びＶＴＡＧ＿ＷＲ＿ＳＥＴ１のうちの１つ又は複数を、第５のコンパレータ８７０Ｂ及び／又は第６のコンパレータ８７２Ｂに送信し得る。ＤＰ１読み出し有限状態機械８７５及び／又はＤＰ１書き込み有限状態機械８７６は、ＶＴＡＧ＿ＷＲ＿ＴＡＧ１を、第１のアドレスエンコーダ論理回路８５４に含まれる第４のコンパレータ８７２Ａに送信し得る。ＷＲＭ＿ＴＡＧ＿ＵＰＤＡＴＥ１、ＶＴＡＧ＿ＷＲ＿ＴＡＧ１、及びＶＴＡＧ＿ＷＲ＿ＳＥＴ１は、図８Ａに関連して上述されている。

【0382】

第２のデコーダ８６０Ｂは、４×１６デコーダである。第２のデコーダ８６０ＢはＶＴＡＧ＿ＷＲ＿ＳＥＴ１データを受け取るための入力を有し、ＶＴＡＧ＿ＷＲ＿ＳＥＴ１データは、ベクトルインタフェース５０４から犠牲ストレージ２１８へのインフライトアドレスを表すことができる。第２のデコーダ８６０Ｂは、第２のインバータ８６２Ｂの入力に結合される出力を有する。第２のデコーダ８６０Ｂはインフライトアドレスをビットベクトルに変換し得、各ビットは、第２のインバータ８６２Ｂの１６個の事例のうちの１つによって反転される。第２のインバータ８６２Ｂの出力が、第２のＡＮＤゲート８６４Ｂの第１の入力に結合される。第２のＡＮＤゲート８６４Ｂの第２の入力が、セット０（例えば、ＶＣＴ＿ＡＤＤＲ［０］）及びＡＤＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ１を有する第２のコンパレータ８５２からのタグ比較の結果ビットに結合される。例えば、第２のＡＮＤゲート８６４Ｂの第２の入力は、１６ビットベクトルを表すことができるＨＩＴ＿ＤＰ１データを受け取るように構成され得、各ビットはＡＤＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ１データが犠牲ストレージ２１８内でヒット（例えば、１のビット値）であるかミス（例えば、０のビット値）であるかに対応し得る。

【0383】

第２のＡＮＤゲート８６４Ｂの出力が、第２のＯＲゲート８６６Ｂの第１の入力に結合される。第５のコンパレータ８７０Ｂの出力が、第２のＯＲゲート８６６Ｂの第２の入力に結合される。第６のコンパレータ８７２Ｂの出力が、第２のＯＲゲート８６６Ｂの第３の入力に結合される。第２のＯＲゲート８６６Ｂの出力が、第２のエンコーダ８６８Ｂの入力に結合される。第２のエンコーダ８６８Ｂは、１６×４エンコーダである。例えば、第２のエンコーダ８６８Ｂは、図８ＡのＶＴＡＧ＿ＳＥＴ＿ＤＰ１を表すことができるＨＩＴ＿ＡＤＤＲ１データを生成し得る。このような例では、ＨＩＴ＿ＡＤＤＲ１が図８Ａの第２の出力データ８４０に対応し得る。

【0384】

例示の動作条件において、第１のアドレスエンコーダ論理回路８５４は、図１のＣＰＵ１０２によって要求されたストア命令のための第１の読み出しアドレス（例えば、ＡＤＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ０）を受け取り得、第１の読み出しアドレスは図３Ａ～図３ＤのＥ２パイプラインステージ（ＡＲＢＩＴＲＡＴＩＯＮ）から受け取られる。第１のマルチプレクサ８５８Ａが第１の入力を選択することに応答して、第１のマルチプレクサ８５８Ａは、第１の読み出しアドレスを第１のコンパレータ８５０に送信し得る。第１のコンパレータ８５０は、読み出しアドレスをセット８４６のそれぞれ１つと比較し得る。第１のコンパレータ８５０のうちの第１のコンパレータが読み出しアドレスがセット８４６のうちの対応する１つに格納されたアドレスと一致すると判定した場合、第１のコンパレータ８５０のうちの第１のコンパレータは論理１をアサート及び／又は他の方式で出力し得、そうでない場合、第１のコンパレータ８５０のうちの第１のコンパレータは、論理０を出力する。したがって、第１のコンパレータ８５０は、比較に応答して、１６ビットデータバス上に１６ビット・ベクトルとしてＨＩＴ＿ＤＰ０を生成し得る。例えば、１６ビットベクトルはビットベクトルを表す信号の列（例えば、パルス列）の実装であり得る。第１のコンパレータ８５０は、ＨＩＴ＿ＤＰ０を第１のＡＮＤゲート８６４Ａに送信し得る。

【0385】

第１のアドレスエンコーダ論理回路８５４及び／又は第２のアドレスエンコーダ論理回路８５６の一部は、キャッシュヒットミス変換論理である。例えば、第１のＡＮＤゲート８６４Ａ、第３のコンパレータ８７０Ａ、及び／又は第４のコンパレータ８７２Ａは、キャッシュヒットミス変換論理の例示の実装とし得る。そのような例では、第２のＡＮＤゲート８６４Ｂ、第５のコンパレータ８７０Ｂ、及び／又は第６のコンパレータ８７２Ｂはキャッシュヒットミス変換論理の例示の実装とし得る。

【0386】

第１のＡＮＤゲート８６４Ａはヒット（例えば、キャッシュヒット）をミス（例えば、キャッシュミス）に変換するかどうかを判定するように構成される。例えば、新たなアドレス（ＶＴＡＧ＿ＷＲ＿ＳＥＴ０）は、第１の読み出しアドレスがＥ２パイプラインステージ中に処理されている一方で、図３Ａ～図３ＤのＥ３パイプラインステージ中に犠牲ストレージ２１８に書き込まれ得る。このような例では、第１のデコーダ８６０Ａが新しいアドレスを１６ビットの値に変換し得、これは第１のインバータ８６２Ａによって反転され得る。第１のインバータ８６２Ａは、反転された１６ビット値を第１のＡＮＤゲート８６４Ａの第１の入力に送信し得る。第１のＡＮＤゲート８６４Ａは、ＶＴＡＧ＿ＷＲ＿ＳＥＴ０がＨＩＴ＿ＤＰ０内のアドレスに一致しないことに応答して論理１をアサートし得、そのため、キャッシュヒットをキャッシュミスに変換しない。他の例において、第１のＡＮＤゲート８６４Ａは、ＶＴＡＧ＿ＷＲ＿ＳＥＴ０がＨＩＴ＿ＤＰ０におけるアドレスと一致することに応答して論理ゼロを出力し得、そのため、ＡＤＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ０で要求されたアドレスが上書きされてそのアドレスでもはや利用できないので、キャッシュヒットをキャッシュミスに変換し得る。

【0387】

例示の動作条件において、第３のコンパレータ８７０Ａ及び第５のコンパレータ８７０Ｂは、キャッシュミスをキャッシュヒットに変換するように構成され得る。例えば、第３のコンパレータ８７０Ａは、Ｅ２パイプラインステージ中に要求されたＶＣＴ ＲＡＭ８００内の第１の読み出しアドレス（ＡＤＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ０）が、ＶＴＡＧ＿ＷＲ＿ＴＡＧ０によって表されるＥ３パイプラインステージに書き込まれていることを判定し得る。そのような例では、第３のコンパレータ８７０Ａは、ＡＤＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ０がＶＴＡＧ＿ＷＲ＿ＴＡＧ０に一致することに応答して論理１をアサートし得、そのため、キャッシュミスをキャッシュヒットに変換し得、ＡＤＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ０アドレスがＥ３パイプラインステージ中に読み出されるときにデータが利用可能になるので、ＨＩＴ＿ＡＤＤＲ０がＶＴＡＧ＿ＷＲ＿ＳＥＴ０で更新され得る。

【0388】

例示の動作条件において、第４のコンパレータ８７２Ａ及び第６のコンパレータ８７２Ｂがキャッシュミスをキャッシュヒットに変換するように構成され得る。例えば、第４のコンパレータ８７２Ａは、Ｅ２パイプラインステージ中に要求されたＶＣＴ ＲＡＭ８００内の第１の読み出しアドレス（ＡＤＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ０）が、ＶＴＡＧ＿ＷＲ＿ＴＡＧ１によって表されるベクトルインタフェース５０４によってＥ３パイプラインステージに書き込まれていることを判定し得る。このような例では、第４のコンパレータ８７２Ａは、ＡＤＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ０がＶＴＡＧ＿ＷＲ＿ＴＡＧ１に一致することに応答して論理１をアサートし得、そのため、キャッシュミスをキャッシュヒットに変換し、ＡＤＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ０アドレスがＥ３パイプラインステージ中に読み出されるときにデータが利用可能になるので、ＨＩＴ＿ＡＤＤＲ０がＶＴＡＧ＿ＷＲ＿ＳＥＴ１で更新され得る。

【0389】

例示の動作条件において、第１のＯＲゲート８６６Ａ及び第２のＯＲゲート８６６Ｂが、第１のエンコーダ８６８Ａ又は第２のエンコーダ８６８Ｂのうちの対応する１つへの出力を生成するように構成され得る。例えば、第１のＯＲゲート８６６Ｂは、キャッシュミス（例えば、０の１６ビット値）又はキャッシュヒット（例えば、キャッシュヒットのアドレスの１６ビット値）を表す１６ビットのベクトルを送信し得る。そのような例では、第１のエンコーダ８６８Ａは、第１のＯＲゲート８６６Ａからの１６ビット値を４ビットアドレスとして符号化し得、そのため、ＨＩＴ＿ＡＤＤＲ０を生成し得る。このような例示の動作は、第２のＯＲゲート８６６Ｂ、第２のエンコーダ８６８Ｂ、及び／又はより一般的には第２のアドレスエンコーダ論理回路８５６に適用可能である。

【0390】

デュアルデータ経路を備えるマルチバンク犠牲キャッシュのための例示の方法、装置、システム、及び製品が本明細書で記載されている。更なる例及びそれらの組み合わせには、以下のものが含まれる。

【0391】

例１はキャッシュシステムを含み、キャッシュシステムは、データを格納するように動作可能なバンクと、メモリ動作を並列に受け取るように動作可能なポートとを含むストレージ要素を含み、メモリ動作の各々はそれぞれのアドレスを有し、複数のコンパレータは、コンパレータの各々が、ポートのそれぞれのポートとバンクのそれぞれのバンクとに結合され、それぞれのポートによって受け取られたそれぞれのメモリ動作のそれぞれのアドレスがそれぞれのバンクに格納されたデータに対応するかどうかを判定するように動作可能であるように、結合される。

【0392】

例２は、例１のキャッシュシステムを含み、犠牲キャッシュデータを含む犠牲キャッシュを更に含み、データは、犠牲キャッシュデータに対応するタグデータである。

【0393】

例３は、例１のキャッシュシステムを含み、メモリ動作は、キャッシュデータを含むキャッシュを更に含む第１のメモリ動作を含み、データはキャッシュデータに対応するタグデータであり、複数のコンパレータの第１のコンパレータは、ストレージ要素内のデータに対応する第１のメモリ動作に関連する第１のデータに基づいてキャッシュヒットを検出することに応答して信号を生成する。

【0394】

例４は、例１のキャッシュシステムを含み、複数のコンパレータが複数の第１のコンパレータである。このキャッシュシステムは更に、デコーダ入力とデコーダ出力とを有するデコーダを含むアドレスエンコーダ論理回路であって、デコーダ入力が、中央処理装置のスカラーインタフェースに関連する第１の有限状態機械に結合されている、アドレスエンコーダ論理回路と、それぞれのインバータ入力とそれぞれのインバータ出力とを有する複数のインバータであって、インバータ入力がデコーダ出力に結合されている、複数のインバータと、それぞれの第１の入力とそれぞれの第２の入力とを有する複数のＡＮＤ論理ゲートであって、第１の入力のそれぞれがインバータ出力のそれぞれに結合されており、第２の入力のそれぞれが複数の第１のコンパレータのそれぞれの出力の１つに結合されている、複数のＡＮＤ論理ゲートと、複数の第１のコンパレータの出力のそれぞれと第１の有限状態機械とに結合される複数の第２のコンパレータと、複数の第１のコンパレータの出力のそれぞれと中央処理装置のベクトルインタフェースに関連する第２の有限状態機械とに結合される複数の第３のコンパレータとを含む。

【0395】

例５は、例４のキャッシュシステムを含み、複数のＡＮＤ論理ゲートのうちの第１のＡＮＤ論理ゲートは、スカラーインタフェースに関連する第１のアドレスが、キャッシュヒットに関連する第２のアドレスに一致することに応答して、キャッシュヒットをキャッシュミスに変換するために論理行信号を出力する。

【0396】

例６は、例４のキャッシュシステムを含み、複数の第２のコンパレータのうちの第１のコンパレータは、スカラーインタフェースに関連する第１のアドレスが、キャッシュミスに関連する第２のアドレスに一致することに応答して、キャッシュミスをキャッシュヒットに変換するために論理高信号を出力する。

【0397】

例７は、例４のキャッシュシステムを含み、複数の第３のコンパレータのうちの第１のコンパレータは、ベクトルインタフェースに関連する第１のアドレスが、キャッシュミスに関連する第２のアドレスに一致することに応答して、キャッシュミスをキャッシュヒットに変換するために論理高信号を出力する。

【0398】

例８は、例４のキャッシュシステムを含み、アドレスエンコーダ論理回路がそれぞれの第３の入力と、それぞれの第４の入力と、それぞれの第５の入力とを有する複数のＯＲ論理ゲートであって、第３の入力が複数のＡＮＤ論理ゲートの出力のそれぞれ１つに結合され、第４の入力が複数の第２のコンパレータの出力のそれぞれ１つに結合され、第５の入力が複数の第３のコンパレータの出力のそれぞれ１つに結合される、複数のＯＲ論理ゲートと、エンコーダ入力及びエンコーダ出力を有するエンコーダとを含み、エンコーダ入力は複数のＯＲ論理ゲートの出力に結合され、エンコーダ出力はマルチプレクサの入力に結合される。

【0399】

例９は、例１のキャッシュシステムを含み、複数のコンパレータが複数の第１のコンパレータである。このキャッシュシステムは更に、デコーダ入力とデコーダ出力とを有するデコーダ論理回路であって、デコーダ入力が中央処理装置のベクトルインタフェースに関連する第１の有限状態機械に結合されるデコーダ論理回路と、それぞれのインバータ入力とそれぞれのインバータ出力とを有する複数のインバータであって、インバータ入力がデコーダ出力に結合される、複数のインバータと、それぞれの第１の入力とそれぞれの第２の入力とを有する複数のＡＮＤ論理ゲートであって、第１の入力のそれぞれ１つがインバータ出力のそれぞれ１つに結合され、第２の入力のそれぞれ１つが複数の第１のコンパレータの出力のそれぞれ１つに結合される、複数のＡＮＤ論理ゲートと、複数の第１のコンパレータの出力のそれぞれと第１の有限状態機械とに結合される複数の第２のコンパレータと、複数の第１のコンパレータのそれぞれの出力中央処理装置のベクトルインタフェースに関連する第２の有限状態機械とに結合される複数の第３のコンパレータとを含む。

【0400】

例１０は犠牲キャッシュシステムを含み、犠牲キャッシュシステムは、第１のデータバンクを含む犠牲キャッシュストアキューと、犠牲キャッシュストアキューに結合される犠牲ストレージとを含み、犠牲ストレージは、第１のデータバンクとは異なる第２のデータバンクを含む。

【0401】

例１１は、例１０の犠牲キャッシュシステムを含み、第１のデータバンク又は第２のデータバンクのうちの少なくとも１つが１６個のデータバンクを含む。

【0402】

例１２は、例１０の犠牲キャッシュシステムを含み、第１のデータバンクは、各々が１バイトのデータ幅を有する８つのアドレスを有する第１のデータバンクを含み、第１のデータバンクは、６４ビットを格納するように構成される。

【0403】

例１３は、例１０の犠牲キャッシュシステムを含み、第２のデータバンクは、各々が１バイトのデータ幅を有する８つのアドレスを有する第２のデータバンクを含み、第２のデータバンクは、６４ビットを格納するように構成される。

【0404】

例１４は、例１０の犠牲キャッシュシステムを含み、第１のデータバンクのそれぞれ１つが第２のデータバンクのそれぞれ１つに結合される。

【0405】

例１５は、犠牲キャッシュ内のキャッシュヒットを識別する方法を含み、この方法は、プロセッサの第１のインタフェースから第１の読み出しアドレスを受け取ることと、プロセッサの第２のインタフェースから第２の読み出しアドレスを受け取ることと、第１の読み出しアドレスと第２の読み出しアドレスとをマルチバンク犠牲キャッシュタグメモリのデータバンクと比較することと、第１の読み出しアドレス又は第２の読み出しアドレスの少なくとも一方をデータバンクの第１のデータバンクにマップすることに応答して、キャッシュヒットを識別することと、犠牲キャッシュに格納されたキャッシュデータの犠牲キャッシュアドレスを表すキャッシュヒットアドレスを出力することとを含む。

【0406】

例１６は、例１５の方法を含み、第１のインタフェースはスカラーインタフェースであり、第２のインタフェースはベクトルインタフェースである。

【0407】

例１７は、例１５の方法を含み、キャッシュヒットアドレスを識別することに応答して、キャッシュヒットアドレスを、第１のインタフェースに関連する有限状態機械から受け取られた第１のアドレスと比較することであって、第１のアドレスが、前のパイプラインステージで犠牲キャッシュに書き込まれたアドレスを表す、比較することと、キャッシュヒットアドレスが第１のアドレスに一致することに応答して、キャッシュヒットをキャッシュミスに変換することとを更に含む。

【0408】

例１８は、例１５の方法を含み、キャッシュヒットを識別することに応答して、キャッシュヒットアドレスを、第２のインタフェースに関連する有限状態機械から受け取られた第１のアドレスと比較することであって、第１のアドレスが、前のパイプラインステージで犠牲キャッシュに書き込まれたアドレスを表す、比較することと、キャッシュヒットアドレスが第１のアドレスに一致することに応答して、キャッシュヒットをキャッシュミスに変換することとを更に含む。

【0409】

例１９は、例１５の方法を含み、第１の読み出しアドレス又は第２の読み出しアドレスの少なくとも１つをデータバンクのいずれかにマップしないことに応答して、キャッシュミスを識別することと、第１の読み出しアドレスを、第１のインタフェースに関連する有限状態機械から受け取られた第１のアドレスと比較することであって、第１のアドレスが、後続のパイプラインステージで犠牲キャッシュに書き込まれるアドレスを表す、比較することと、第１の読み出しアドレスが第１のアドレスに一致することに応答して、キャッシュミスをキャッシュヒットに変換することを更に含む。

【0410】

例２０は、例１５の方法を含み、第１の読み出しアドレス又は第２の読み出しアドレスの少なくとも１つをデータバンクのいずれかにマップしないことに応答して、キャッシュミスを識別することと、第２の読み出しアドレスを、第２のインタフェースに関連する有限状態機械から受信した第１のアドレスと比較することであって、第１のアドレスが、後続のパイプラインステージで犠牲キャッシュに書き込まれるアドレスを表す、比較することと、第２の読み出しアドレスが第１のアドレスに一致することに応答して、キャッシュミスをキャッシュヒットに変換することを更に含む。

【0411】

例２１は、例１５の方法を含み、第１の読み出しアドレス及び第２の読み出しアドレスをマルチバンク犠牲キャッシュタグメモリのデータバンクと比較することが、実質的に並列に実行される。

【0412】

犠牲キャッシュシステムにおける割り当てのための方法及び装置

【0413】

犠牲キャッシュシステムを含むデータキャッシュアーキテクチャは、メインキャッシュが犠牲を作成する必要があるときに、メインキャッシュ（例えば、メインストレージ２１４）が、犠牲キャッシュ（例えば、犠牲ストレージ２１８）にデータを割り当てることを可能にする。例えば、入来する命令が読み出しミスであるとき、メインキャッシュは、読み出しミスのデータのための余裕をつくる必要がある。メインキャッシュは、読み出しミスのアドレスによって示される１つのロケーションにのみ読み出しミスを格納できるように、ダイレクトマップキャッシュであり得る。メインキャッシュは、データがダーティであるとき、犠牲キャッシュに移動される読み出しミスロケーションのデータを割り当て得、そのロケーションのデータがクリーンであるとき、より高いレベルのメモリロケーションに送出されるべき読み出しミスロケーションのデータを退出させ得る。例えば、メインキャッシュコントローラは、犠牲にされるべきメインストレージ内の変更された（例えば、ダーティである）ラインと、退去されるべきメインストレージ内の変更されていない（例えば、クリーンである）ラインとを選択し得る。ダーティである及び／又は変更されたデータラインは、ＣＰＵ１０２によって更新されたデータである。例えば、メインストレージ２１４内のキャッシュラインが、現在の状態にのみ存在し、メインメモリ内の値から変更された場合（例えば、拡張メモリ１０６内のデータの読み出しにフラグが立てられるか、又はそれが最新でないか有効でないために許可されるように）、キャッシュラインはダーティであり及び／又は変更され、従って、割り当ての候補となる（例えば、犠牲化）。例示のＭＥＳＩ ＲＡＭ３００は、キャッシュライン状態（例えば、クリーン、ダーティ、共有、排他的など）を格納及び／又は追跡し、従って、メインストレージ２１４内のダーティラインの識別をイネーブルにし及び／又は可能にする。

【0414】

メインストレージの割り当てポリシーが、メモリアドレスのためのデータが、より高いレベルのキャッシュに配置されていないため、代替として、より高いレベルのキャッシュに配置されているが古いために、変更されたラインを犠牲にすることを選択するようにメインキャッシュコントローラに指令する場合がある。このような割り当てポリシーは、メインキャッシュコントローラに、メインストレージ内のクリーンなライン及び／又は共有ラインを割り当てない／犠牲にしないように命令してもよい。なぜなら、そのラインは、既により高いレベルのキャッシュに配置されているメモリアドレス（例えば、Ｌ２キャッシュ、Ｌ３キャッシュ、拡張メモリなど）のデータを含むからである。

【0415】

しかしながら、このような割り当てポリシーは、Ｌ１キャッシュ１１０内にダーティであり及び／又は変更されたラインを割り当てるだけの場合に、待ち時間（例えば、要求されたデータをＣＰＵが検索するのに要する時間の増加）を生成する。この待ち時間は、より高いレベルのメモリから取得するために余分なクロックサイクルを使用した結果である。例えば、メインストレージ２１４と犠牲ストレージ２１８との並列接続のために、より高いレベルのストレージからデータを検索することは、犠牲ストレージ２１８からデータを検索することよりも多くの時間を要する。

【0416】

本明細書において説明する例では、割り当てポリシーが、メインキャッシュ（例えば、メインストレージ２１４）から犠牲キャッシュ（例えば、犠牲ストレージ２１８）にキャッシュラインを割り当てる待ち時間を低減する。例えば、Ｌ１キャッシュ１１０のアーキテクチャ（例えば、メインストレージ２１４と犠牲ストレージ２１８との間の並列接続）に起因して、割り当てポリシーは、メインキャッシュコントローラ２２２がメインストレージ２１４内の任意のキャッシュライン（例えば、クリーン及び／又はダーティ）を犠牲ストレージ２１８に割り当てることを可能にする。メインストレージ２１４及び犠牲ストレージ２１８を並列に構成することにより、犠牲ストレージ２１８は、メインストレージ２１４の拡張として働くことができる。したがって、犠牲ストレージ２１８は、犠牲ラインを格納するためのロケーションを提供することに加えて、任意のキャッシュライン（例えば、クリーン及び／又はダーティ）をメインストレージ２１４から犠牲ストレージ２１４に移動させることによって、メインストレージ２１４に付加的な連想度を提供することもできる。例えば、犠牲ストレージ２１８とメインストレージ２１４は、ＣＰＵ１０２によって並列に（例えば、同時に）アクセスされるので、クリーンなラインがアクセスされるべきであり、それが犠牲ストレージ２１８に割り当てられた場合、データのクリーンラインにアクセスするための待ち時間は影響を受けない。

【0417】

例示の動作において、メインキャッシュコントローラ２２２は、ＣＰＵインタフェース２０２（例えば、スカラーインタフェース５０２及び／又はベクトルインタフェース５０４）から命令（例えば、メモリ動作）を取得する。メインキャッシュコントローラ２２２は、命令に対応するメインタグＲＡＭアクセス２０４から結果を取得する。例えば、メインタグＲＡＭアクセス２０４は、命令内のアドレスがタグＲＡＭ２０８内のアドレスと一致するか否かを判定し、その結果をメインキャッシュコントローラ２２２に提供する。幾つかの例において、メインキャッシュコントローラ２２２は、メインタグＲＡＭアクセス２０４からの命令及び結果に基づいて、メインストレージ２１４が、データを犠牲にすべきである及び／又はデータを犠牲ストレージ２１８に割り当てるべきであると判定する。例えば、メインキャッシュコントローラ２２２は、命令が読み出し動作であるか否か、及び読み出し動作がミスであるか否かを判定する（例えば、メインタグＲＡＭアクセス２０４の結果に基づいて判定される）。読み出し動作がミスである場合、メインキャッシュコントローラ２２２は、メインストレージ２１４が犠牲ストレージ２１８における割り当てのためにデータのライン、ウェイ、ブロック、スロット等を割り当てる必要があると判定する。

【0418】

幾つかの例において、メインキャッシュコントローラ２２２は、読み出しミス動作のアドレスに対応するラインを割り当てる。例えば、読み出し動作がアドレスＡからデータを読み出したいが、メインストレージ２１４がそのアドレスロケーションに対して異なるデータ（例えば、アドレスＡ’）を格納する場合、メインキャッシュコントローラ２２２は、アドレスＡのデータをメインストレージ２１４の１つのロケーション（例えば、アドレスＡ）にのみ格納し得るので、アドレスＡ’のデータを除去しなければならない。メインキャッシュコントローラ２２２は、アドレスＡ’にマップされ、アドレスＡ’のデータを犠牲ストレージ２１８に割り当てる、ダイレクトマップキャッシュ（例えば、メインストレージ２１４）内のロケーションを識別する。したがって、読み出し動作は、アドレスＡのデータをメインストレージ２１４に格納し得る。

【0419】

データを割り当てるための製造の例示の方法、装置、システム、及び製品が本明細書において記載される。更なる例及びそれらの組み合わせには、以下のものが含まれる。

【0420】

例１は装置を含み、この装置は、第１のキャッシュストレージと、第２のキャッシュストレージと、第１のキャッシュストレージと第２のキャッシュストレージとに結合されるキャッシュコントローラとを含み、キャッシュコントローラは、アドレスを特定するメモリ動作を受け取り、アドレスに基づいて、メモリ動作が、第１のキャッシュストレージからのデータの第１のセットを退去させるべきと判定し、データの第１のセットが拡張メモリに対して変更されていないと判定し、データの第１のセットを第２のキャッシュストレージに格納させるように動作可能である。

【0421】

例２は、例１の装置を含み、キャッシュコントローラは、アドレスの直接マップされたロケーションに対応する第１のキャッシュストレージ内の部分を識別するためのものである。

【0422】

例３は、例１の装置を含み、キャッシュコントローラは、第２のメモリ動作のデータのための空間をつくるために、データの第１のセットを第２のキャッシュストレージに割り当てるためのものである。

【0423】

例４は、例１の装置を含み、キャッシュコントローラは、第２のアドレスを特定する第２のメモリ動作を受け取り、第２のアドレスに基づいて、第２のメモリ動作が第１のキャッシュストレージからデータの第２のセットを退去させるべきと判定し、データの第２のセットが拡張メモリに対して変更されていると判定し、データの第２のセットを第２のキャッシュストレージに格納させるためのものである。

【0424】

例５は、例１の装置を含み、キャッシュコントローラは、退去中に、データの第１のセット上のストアキューの未処理トランザクションを実施する。

【0425】

例６は、例１の装置を含み、第２のキャッシュストレージは、第２のキャッシュストレージがデータの第１のセットを格納するとき、第１のキャッシュストレージに連想度を提供するためのものである。

【0426】

例７は、例１の装置を含み、第２のキャッシュストレージは犠牲キャッシュストレージである。

【0427】

例８は方法を含み、この方法は、アドレスを特定するメモリ動作を受け取ることと、アドレスに基づいて、メモリ動作が第１のキャッシュストレージからのデータの第１のセットを退去させるべきと判定することと、データの第１のセットが拡張メモリに対して変更されていないと判定することと、データの第１のセットを第２のキャッシュストレージに格納させることとを含む。

【0428】

例９は、例８の方法を含み、更に、アドレスの直接マップされたロケーションに対応する第１のキャッシュストレージ内の部分を識別することを含む。

【0429】

例１０は、例８の方法を含み、更に、第２のメモリ動作のデータのための空間をつくるためにデータの第１のセットを第２のキャッシュストレージに割り当てることを含む。

【0430】

例１１は、例８の方法を更に含み、第２のアドレスを特定する第２のメモリ動作を受け取ることと、第２のアドレスに基づいて、第２のメモリ動作が第１のキャッシュストレージからのデータの第２のセットを退去させるべきと判定することと、データの第２のセットが拡張メモリに対して変更されていると判定することと、データの第２のセットを第２のキャッシュストレージに格納させることとを含む。

【0431】

例１２は、例８の方法を含み、更に、退去の間に、データの第１のセット上のストアキューの未処理トランザクションを実施することを含む。

【0432】

例１３は、例８の方法を含み、第１のキャッシュストレージから割り当てられたデータの第１のセットを格納することは、第１のキャッシュストレージに連想度を提供することを含む。

【0433】

例１４は、例８の方法を含み、第２のキャッシュストレージは犠牲キャッシュストレージである。

【0434】

例１５はシステムを含み、このシステムは、アドレスを特定するメモリ動作を出力する中央処理装置と、中央処理装置に結合されるキャッシュとを含み、キャッシュは、中央処理装置からメモリ動作を取得するために動作可能であり、第１のキャッシュストレージと、第２のキャッシュストレージと、第２のキャッシュストレージと、キャッシュコントローラとを更に含み、キャッシュコントローラは、メモリ動作のアドレスに基づいて、メモリ動作が第１のキャッシュストレージからデータの第１のセットを退去させるべきと判定し、データの第１のセットが拡張メモリに対して変更されていないと判定し、データの第１のセットを第２のキャッシュストレージに格納させるためのものである。

【0435】

例１６は、例１５のシステムを含み、キャッシュは更に、中央処理ユニット、第１のキャッシュストレージ、及びキャッシュコントローラに接続される第１のタグ・ランダムアクセスメモリと、中央処理ユニット、第２のキャッシュストレージ、及びキャッシュコントローラに接続される第２のタグ・ランダムアクセスメモリとを含む。

【0436】

例１７は、例１５のシステムを含み、キャッシュコントローラは、第２のメモリ動作の第２のアドレスに基づいて、第２のメモリ動作が第１のキャッシュストレージからのデータの第２のセットを退去させるべきと判定し、データの第２のセットが拡張メモリに対して変更されていると判定し、データの第２のセットが第２のキャッシュストレージに格納されるようにするものである。

【0437】

例１８は、例１５のシステムを含み、キャッシュコントローラは、退去中に、データの第１のセット上のストアキューの未処理トランザクションを実施するためのものである。

【0438】

例１９は、例１５のシステムを含み、第１のキャッシュストレージと第２のキャッシュストレージは並列に、中央処理装置に接続される。

【0439】

例２０は、例１５のシステムを含み、第１のキャッシュストレージは、ダイレクトマップキャッシュであり、第２のキャッシュストレージは、フルアソシアティブキャッシュであり、ダイレクトマップキャッシュとフルアソシアティブキャッシュは並列に中央処理装置に結合される。

【0440】

並列データ経路を有するコヒーレント犠牲キャッシュにおける読み出し・変更・書き込みサポートを促進するための方法及び装置

【0441】

メモリとコヒーレントに動作するメモリシステムを容易にするため、つまり、各処理要素のための対応するメモリロケーションが同じ格納データを含むメモリシステムを容易にするために、犠牲ストレージを含むことを防止する幾つかの例示のシステムがある。本明細書において説明する例は、犠牲ストレージ（例えば、犠牲ストレージ２１８）がシステム内のメモリコヒーレンス動作で動作し得る完全にコヒーレントなメモリシステムを容易にすることによって、この課題を克服する。

【0442】

データキャッシュ１０８上でコヒーレンシーを提供するために、例示のスカラーインタフェース５０２（例えば、６４ビット幅のインタフェース）と例示のベクトルインタフェース５０４（例えば、５１２ビット幅のインタフェース）は、Ｌ１キャッシュ１１０の犠牲ストレージ２１８に含まれる。このようにして、Ｌ１キャッシュ１１０の犠牲ストレージ２１８は、ＣＰＵ１０２からの２つのデータ経路を処理し得る。

【0443】

本明細書において説明する幾つかの例において、スヌープアドレス構成要素５０６が、ＭＥＳＩ ＲＡＭ３００内の犠牲ストレージ２１８内の全てのキャッシュラインのＭＥＳＩ状態を格納するために用いられる。各キャッシュラインのＭＥＳＩ状態をＭＥＳＩ ＲＡＭ３００に格納することにより、犠牲キャッシュシステムはコヒーレンシーをサポートする。

【0444】

また、例示のスヌープアドレス構成要素５０６は、より高いレベルのメモリキャッシュメモリ（例えば、Ｌ２データキャッシュ１１２）から例示のスヌープ要求を取得し、このようなスヌープ要求をタグＲＡＭ２１０及び比較論理３０６ｃに送信する。幾つかの例において、スヌープアドレス構成要素５０６は、タグＲＡＭ２１０へのアドレス読み出し命令をトリガする。例えば、Ｌ２データキャッシュ１１２がＣＰＵ１０２からの読み出し要求で要求されたデータを識別できない場合、Ｌ２データキャッシュ１１２は、タグＲＡＭ２１０内のメモリアドレスの読み出し要求を実行しようと試みるために、スヌープアドレス構成要素５０６を下位レベルのＬ１データキャッシュ１１０に送信する。また、スヌープアドレス構成要素５０６は、読み取ったアドレスを比較論理３０６ｃに提供する。ミスが識別された場合（例えば、タグＲＡＭ２１０に発行された読み出しがミスを返す場合）、読み出しが失敗したことを示す適切なスヌープ応答が、生成され、スヌープアドレス構成要素５０６を生成したより高いレベルのデータキャッシュ（例えば、Ｌ２データキャッシュ１１２）に送信される。

【0445】

代替として、ヒットが識別された場合（例えば、タグＲＡＭ２１０に発行された読み出しがヒットを戻す場合）、ＭＥＳＩ ＲＡＭ３００内の対応するラインの状態が読み出され、例示のアドレスエンコーダ３２６ｃは、データを取得する際に犠牲ストレージ２１８が使用するためのアドレス値を生成する。したがって、読み出し要求が成功したことを示す適切な応答が、生成され、スヌープ応答としてスヌープアドレス構成要素５０６（例えば、Ｌ２データキャッシュ１１２）を生成したより高いレベルのデータキャッシュに戻される。本明細書において説明する例では、スヌープ応答は、タグＲＡＭ２１０内のアドレスに対応する犠牲ストレージ２１８内のデータを含む。

【0446】

例示の動作において、対応するストアキュー（例えば、犠牲キャッシュストアキュー２１６）は、スヌープアドレスを介して読み出されているアドレスへの書き込み命令を処理していてもよい。したがって、犠牲ストレージ２１８がスヌープ要求を処理している間（例えば、スヌープアドレス構成要素５０６がスヌープ要求を取得したことに応答してスヌープ要求が処理されている間）、犠牲キャッシュストアキュー２１６は、犠牲キャッシュストアキュー２１６からのデータ（例えば、ラッチ４０２ｅに格納されたデータ）を応答マルチプレクサ５０８に転送する。このようにして、スヌープアドレス、及び犠牲キャッシュストアキュー２１６から取得された任意の最近更新されたアドレスに起因する、ベクトルインタフェース５０４によって取得された任意の状態変化が、より高いレベルのデータキャッシュ（例えば、Ｌ２データキャッシュ１１２）に転送される。

【0447】

図５に図示されるトポロジーでは、このようなスヌープ応答及び／又は後続のＣＰＵ１０２動作がより高いレベルのメモリコントローラに発行された場合に、犠牲キャッシュコントローラ２２４が、あり得るスヌープ応答及び／又は後続のＣＰＵ１０２動作を適切に順序付けるのに充分な時間を提供するために、コヒーレンシーパイプラインは犠牲キャッシュパイプラインよりも長い。

【0448】

本明細書において説明される例では、Ｌ１データキャッシュ１１０の犠牲ストレージ２１８は、キャッシュラインの追跡が要求された場合に、より高いレベルのキャッシュコントローラにタグ更新を発行し得る。このようにして、犠牲ストレージ２１８は、キャッシュラインの追跡を容易にして、排他的キャッシュ要素と変更されたキャッシュ要素とを区別し得る。

【0449】

本明細書において説明する例では、Ｌ１データキャッシュ１１０の犠牲ストレージ２１８は、グローバル・コヒーレンス動作がフルアソシアティブキャッシュ上で処理することを可能にし、セットに基づいてタグＲＡＭ２０８にわたって反復することによって、グローバル・コヒーレンス動作をサポートする。

【0450】

上述の動作はＬ１データキャッシュ１１０に関連して説明されるが、上述の動作及び／又は要素のいずれかが、Ｌ２データキャッシュ１１２、Ｌ３データキャッシュ１１４、及び／又は、データキャッシュ１０８内の任意の付加的なレベルデータキャッシュのいずれか上で実装され得る。

【0451】

並列データ経路を有するコヒーレント犠牲キャッシュにおける読み出し・変更・書き込みのサポートを容易にするための例示の方法、装置、システム、及び製品が本明細書において記載される。更なる例及びそれらの組み合わせには、以下のものが含まれる。

【0452】

例１は装置を含み、装置は、第１のインタフェース及び第２のインタフェースを介して中央処理装置に結合されるように構成されるランダムアクセスメモリであって、スヌープインタフェースを介して読み出すための第１のアドレスを示す読み出し要求を取得するように構成されるランダムアクセスメモリと、ランダムアクセスメモリに結合されるアドレスエンコーダであって、ランダムアクセスメモリが読み出し要求のヒットを示すときに、第１のアドレスに基づいて犠牲キャッシュに対応する第２のアドレスを生成するアドレスエンコーダと、犠牲キャッシュの第２のアドレスから取得されたデータを含む応答を送信するために犠牲キャッシュに結合されるマルチプレクサとを含む。

【0453】

例２は、例１の装置を含み、読み出し要求はレベル２データキャッシュによって送信される。

【0454】

例３は、例１の装置を含み、マルチプレクサは犠牲キャッシュストレージキューに結合されるように構成され、マルチプレクサは第２のアドレスに書き込まれる値を示す入力データを犠牲キャッシュストレージキューから取得する。

【0455】

例４は、例３の装置を含み、マルチプレクサは、犠牲キャッシュストレージキューからの入力データを含む応答を送信するように構成される。

【0456】

例５は、例１の装置を含み、ランダムアクセスメモリは、タグ・ランダムアクセスメモリである。

【0457】

例６は、例１の装置を含み、犠牲キャッシュはマルチバンクメモリである。

【0458】

例７は、例１の装置を含み、第１のインタフェースはスカラーインタフェースであり、第２のインタフェースはベクトルインタフェースである。

【0459】

例８は、例７の装置を含み、スカラーインタフェースは６４ビット幅のインタフェースであり、ベクトルインタフェースは５１２ビット幅のインタフェースである。

【0460】

例９はシステムを含み、このシステムは、コントローラと、第１のメモリと、第１のメモリからスヌープ要求を取得するように構成される第２のメモリとを含み、第２のメモリは、スヌープ要求に応答してランダムアクセスメモリの読み出し要求を実行し、ランダムアクセスメモリが読み出し要求のヒットを示すとき、犠牲キャッシュに対応する、犠牲キャッシュ読み出しに用いられるアドレスを生成し、犠牲キャッシュのアドレスから取得されたデータを含む応答を第２のメモリに送信するように構成される。

【0461】

例１０は、例９のシステムを含み、第１のメモリはレベル２キャッシュメモリであり、第２のメモリはレベル１キャッシュメモリである。

【0462】

例１１は、例９のシステムを含み、第２のメモリは、犠牲キャッシュストレージキューに結合されるように構成されるマルチプレクサを含み、マルチプレクサは、第２のメモリ内の犠牲キャッシュのアドレスに書き込まれる値を示す入力データを犠牲キャッシュストレージキューから取得するためのものである。

【0463】

例１２は、例１１のシステムを含み、マルチプレクサは、犠牲キャッシュストレージキューからの入力データを含む応答を送信するように構成される。

【0464】

例１３は、例９のシステムを含み、第２のメモリは、スカラーインタフェース及びベクトルインタフェースを介してコントローラに結合され、第２のメモリは、スヌープインタフェースを介して第１のメモリに結合される。

【0465】

例１４は、例１３のシステムを含み、スカラーインタフェースは６４ビット幅のインタフェースであり、ベクトルインタフェースは5１２ビット幅のインタフェースである。

【0466】

例１５は、例１３のシステムを含み、コントローラは中央処理装置である。

【0467】

例１６は方法を含み、この方法は、スヌープインタフェースを介して読み出す第１のアドレスを示す読み出し要求を取得することと、読み出し要求がヒットであるとき、第１のアドレスに基づいて犠牲キャッシュに対応する第２のアドレスを生成し、犠牲キャッシュの第２のアドレスから取得したデータを含む応答を生成することとを含む。

【0468】

例１７は、例１６の方法を含み、レベル２データキャッシュから読み出し要求を送信することを更に含む。

【0469】

例１８は、例１６の方法を含み、第２のアドレスに書き込まれるべき値を示す入力データを犠牲キャッシュストレージキューから得ることを更に含む。

【0470】

例１９は、例１８の方法を含み、犠牲キャッシュストレージキューからの入力データを含む応答を送信することを更に含む。

【0471】

例２０は、例１６の方法を含み、犠牲キャッシュがマルチバンクメモリである。

【0472】

デュアルデータ経路犠牲キャッシュシステムにおける退出のための方法及び装置

【0473】

犠牲キャッシュシステムにおいて、メインキャッシュ（例えば、メインストレージ２１４）は、メインキャッシュが新たなデータを格納する必要があるとき、キャッシュラインを犠牲キャッシュ（例えば、犠牲ストレージ２１８）に犠牲に（例えば、割り当て）する。メインキャッシュが犠牲を作成するとき、置換ポリシー（例えば、置換ポリシー構成要素３０８）は、その犠牲が犠牲キャッシュ（例えば、犠牲ストレージ２１８）のどこに格納され得るかを判定する。幾つかの例において、犠牲キャッシュは満杯であり、そのため、データをより高いレベルのキャッシュメモリ（例えば、Ｌ２キャッシュ１１２、Ｌ３キャッシュ１１４、拡張メモリ１０６）に退出させる必要がある。犠牲キャッシュ（例えば、犠牲ストレージ２１８）はまた、書き込みミスが発生すると、データをより高いレベルのキャッシュメモリに退出させる。例えば、犠牲ストレージ２１８は、書き込みミスデータをバッファする書き込みミスバッファを含む。置換ポリシーでは、固定方式を用いて、犠牲キャッシュから退出させるデータを判定し得る。例えば、ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）方式、ランダム方式、ＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ）方式などの退出方式である。しかしながら、このような退出方式は、２つ又はそれ以上のデータ経路がある場合に、犠牲キャッシュからのデータの退出を効率的に管理するようには構成されていない。

【0474】

例えば、ＦＩＦＯ方式は、犠牲キャッシュに最長時間存在していたデータのブロック（例えば、退出が初めて発生した場合はスロット０のデータ）を退出させる。デュアルデータ経路犠牲キャッシュシステム（例えば、図５に示される犠牲キャッシュセクション）では、２つの入来ＣＰＵアクセス（例えば、命令）が両方ともミスであり及び／又は両方が命令を割り当てているとき、ＦＩＦＯ方式は機能しない。このような例では、犠牲キャッシュからの２セットが推論的にロックされておらず読み込まれていない場合、付加的なストールがつくられる。

【0475】

別の例において、メインストレージ２１４はアドレスＡを格納し、犠牲ストレージ２１８はアドレスＢを格納する。ＣＰＵ１０２は２つの要求を送る。即ち、ＣＰＵ１０２は、ＤＰ０を利用してアドレスＡ’のデータを読み出すように要求し、ＣＰＵ１０２は、ＤＰ１を利用してアドレスＢからデータを読み出すように要求する。アドレスＡ’のデータは、メインストレージ２１４内のアドレスＡと同じロケーションにマップされる。従って、第１のデータ経路ＤＰ０は、アドレスＡにおけるデータを犠牲ストレージ２１８に割り当てる（例えば、アドレスＡ’のデータをメインストレージ２１４に割り当てる）必要がある。通常のＦＩＦＯ方式では、アドレスＡは犠牲ストレージ２１８のスロット０に割り当てられる。しかしながら、スロット０はアドレスＢによって占有され、ＣＰＵ１０２はアドレスＡ’への読み出し命令のデータを割り当てるための要求と並列に、アドレスＢにアクセスするよう要求している。したがって、データ経路ＤＰ０がスロット０からアドレスＢを退出させた場合、退出されたデータをより高いレベルのキャッシュから後で検索するために、ストール（例えば、メモリアクセスを待つためにＣＰＵ１０２がストールされる、サイクル又はサイクルの数）がつくられる。

【0476】

本明細書において記載される例は、デュアルデータ経路犠牲キャッシュシステム内の犠牲ストレージ２１８からデータを効率的に退出させる退出方式を含む。例示の退出方式は、図３及び図５の置換ポリシー構成要素３０８によって実装される。例えば、置換ポリシー構成要素３０８は、入力を解析し出力を生成する論理を含む。例えば、置換ポリシー構成要素３０８は、ヒットミス比較論理３０６ａ及び３０６ｂから入力を取得し、犠牲ストレージ２１８内のどのロケーションが、メインストレージ２１４からのデータによって置換されるべきか及び／又は書き込みミス命令からのデータによって置換されるべきかを判定する。本明細書において説明する例では、置換ポリシー構成要素３０８は、退出ロケーションに対応する犠牲ストレージ２１８内のエントリ（例えば、ウェイ、セット、キャッシュラインなど）を確保する。例えば、置換ポリシー構成要素３０８は、特に退出のための第１及び第２の犠牲キャッシュライン（例えば、セット）を推論的にロックする（例えば、確保する）。第１及び第２の犠牲キャッシュラインは、特定のデータ経路に対してロックされる場合がある（例えば、ＤＰ０に対してロックされた第１の犠牲キャッシュラインと、ＤＰ１に対してロックされた第２の犠牲キャッシュライン）。置換ポリシー構成要素３０８によって実装される退出論理は、図６に関連して以下で更に詳細に記載される。

【0477】

図６を参照すると、例示の第１の表６０２及び例示の第２の表６０４が示されている。例示の第１及び第２の表６０２、６０４は、例示の置換ポリシー構成要素３０８の論理を説明する。例示の置換ポリシー構成要素３０８は、ＬＲＵ値を利用する。本明細書において用いられるように、ＬＲＵ値は、犠牲ストレージ２１８内の直近の使用が最も古い部分（ｌｅａｓｔ ｒｅｃｅｎｔｌｙ ｕｓｅｄ ｐｏｒｔｉｏｎ）であるウェイに対応する。幾つかの例において、ＬＲＵ値は、第１又は第２のデータ経路によって最近アクセスされていない犠牲ストレージ要素２１８内のロケーションに対応する。完全に関連付けられたキャッシュ（例えば、犠牲ストレージ２１８）において、アドレスは、キャッシュ内の任意の「ウェイ」にマップし得る。したがって、１つのウェイは、データを格納し、タグを含むキャッシュ内のブロックである。幾つかのＬＲＵ方式では、犠牲キャッシュがデータを退出させる必要があるとき、ＬＲＵ値によって示されるロケーション内のデータ（例えば、犠牲ストレージ２１８内で最近アクセスされなかった部分内のデータ）が退出される。例えば、３ウェイキャッシュにおいて、アドレスＡ、アドレスＢ、アドレスＣは、３つの全てのウェイ（例えば、ブロック、スロットなど）を占有する。この例では、アドレスＡがＣＰＵ１０２によって最近アクセスされ、アドレスＢはアドレスＡアクセスの直前にアクセスされ、アドレスＣはアドレスＢより前にアクセスされている。したがって、アドレスＣは直近の使用が最も古いアドレスであり、アドレスＣにマップされた部分は、ＬＲＵ値に等しいロケーションを有する。

【0478】

図６の例示の第１の表６０２は、第１のデータ経路シナリオ６０６、第２のデータ経路シナリオ６０８、及び第３のデータ経路シナリオ６１０を含む。例示のデータ経路シナリオ６０６、６０８、６１０は、図５のＤＰ０及びＤＰ１上のトランザクション（例えば、アクセス）の有効性に対応する。トランザクションの有効性は、ＣＰＵ１０２が有効な命令をＬ１キャッシュ１１０に送るか否かに対応する。第１のデータ経路ＤＰ０上の有効な命令及び第２のデータ経路ＤＰ１上の無効な命令は、処理コアが、第１のデータ経路ＤＰ０上の命令を送り、第２のデータ経路ＤＰ１をアイドルのままにするときに対応する。幾つかの例において、特定のクロックサイクルの間、第１のデータ経路ＤＰ０は無効命令を含む。幾つかの例において、特定のクロックサイクルの間、第２のデータ経路ＤＰ１は無効命令を含む。付加的に及び／又は代替として、データ経路ＤＰ０及びＤＰ１の両方が、有効な命令を含み得及び／又は無効命令を含み得る。

【0479】

例示の第１の表６０２では、第１のデータ経路シナリオ６０６が、図５の両方のデータ経路（ＤＰ０、ＤＰ１）が同じクロックサイクルにおいて有効トランザクション（ＤＰ０＿ｖａｌｉｄ=１、ＤＰ１＿ｖａｌｉｄ=１）を含む場合に対応する。幾つかの例において、置換ポリシー構成要素３０８は、両方のデータ経路ＤＰ０、ＤＰ１から結果及び／又は命令を取得する。

【0480】

第１の表６０２の例では、第２のデータ経路シナリオ６０８が、有効トランザクション（ＤＰ０有効＝１）を含む第１のデータ経路（ＤＰ０）と、無効トランザクション（ＤＰ１有効＝０）を含む第２のデータ経路（ＤＰ１）とに対応する。このような例では、置換ポリシー構成要素３０８は、ＤＰ１のトランザクションが無効命令を含むと判定する。

【0481】

第１の表６０２の例では、第３のデータ経路シナリオ６１０が、無効トランザクション（ＤＰ０有効＝０）を含む第１のデータ経路（ＤＰ０）と、有効トランザクション（ＤＰ１有効＝１）を含む第２のデータ経路（ＤＰ１）とに対応する。幾つかの例において、置換ポリシー構成要素３０８は、ＤＰ０のトランザクションが無効命令を含むと判定する。

【0482】

例示の第１の表６０２における例示の第１のデータ経路シナリオ６０６は、例示のヒット‐ヒットアクション６１２、例示のミス‐ヒットアクション６１４、例示のヒット‐ミスアクション６１６、及び例示のミス‐ミスアクション６１８を含む。例示のヒット‐ヒット‐アクション６１２は、ＤＰ０上のアドレスとＤＰ１上のアドレスがタグＲＡＭ２０８、２１０のいずれかのアドレスにヒットしたこと（例えば、一致したこと）を示す。言い換えれば、例示のヒット‐ヒット‐アクション６１２は、ＤＰ０上のアドレス及びＤＰ１上のアドレスがメインストレージ２１４、犠牲ストレージ２１８、及び／又は書き込みミスキャッシュ（図３Ａ～図３Ｄに関連して上述した）内のアドレスにヒットすることを示す。例示のミスヒット‐アクション６１４は、ＤＰ０上のアドレスがメインストレージ２１４、犠牲ストレージ２１８、及び／又は書き込みミスキャッシュ内のアドレスと一致せず、ＤＰ１上のアドレスがメインストレージ２１４、犠牲ストレージ２１８、及び／又は書き込みミスキャッシュ内のアドレスにヒットすることを示す。幾つかの例において、ミスヒット‐アクション６１４のミス部分が、ＤＰ０がメインストレージ２１４から犠牲ストレージ２１８にキャッシュラインを割り当てるためのものであり、そのため、メインストレージ２１４のキャッシュラインのための余地をつくるために犠牲ストレージ２１８からデータを退出させていることを示す。例示のヒット‐ミスアクション６１６は、ＤＰ０上のアドレスが犠牲ストレージ２１８及び／又は書き込みミスキャッシュ内のアドレスにヒットすること、及び、ＤＰ１上のアドレスが犠牲ストレージ２１８及び／又は書き込みミスキャッシュ内のアドレスに一致しないことを示す。幾つかの例において、ヒット‐ミスアクション６１６のミス部分は、ＤＰ１がメインストレージ２１４から犠牲ストレージ２１８にキャッシュラインを割り当てるためのものであり、そのため、メインストレージ２１４のキャッシュラインのための余地をつくるために犠牲ストレージ２１８からデータを退出させていることを示す。例示のミスミスアクション６１８は、ＤＰ０とＤＰ１の両方のアドレスが犠牲ストレージ２１８及び／又は書き込みミスキャッシュ内に一致を有さないことを示す。幾つかの例において、ミス‐ミスアクション６１８は、データ経路ＤＰ０及びＤＰ１の両方がメインストレージ２１４から犠牲ストレージ２１８にデータを割り当てるためのものであることを示す。付加的に及び／又は代替として、ミスは、書き込みミスが犠牲ストレージ２１８内の書き込みミスバッファにデータを書き込むためのものであることを示す。

【0483】

例示の第１の表６０２における例示の第２のデータ経路シナリオ６０８は、例示のＤＰ０ヒットアクション６２０及び例示のＤＰ０ミスアクション６２２を含む。第２の経路シナリオ６０８では、第１のデータ経路ＤＰ０は有効トランザクションを含み、第２のデータ経路ＤＰ１は無効トランザクションを含む。幾つかの例において、第２のデータ経路ＤＰ１が命令を含まないので、置換ポリシー構成要素３０８は第２のデータ経路ＤＰ１を無視する。

【0484】

例示の第１の表６０２における例示の第３のデータ経路シナリオ６１０は、例示のＤＰ１ヒットアクション６２４及び例示のＤＰ１ミスアクション６２６を含む。例示のＤＰ１ヒットアクション６２４は、第２のデータ経路ＤＰ１のアドレスが犠牲ストレージ２１８及び／又は書き込みミスキャッシュ内のアドレスに一致したときに置換ポリシー構成要素３０８が取るアクションに対応する。例示のＤＰ１ミスアクション６２４は、第２のデータ経路ＤＰ１のアドレスが犠牲ストレージ２１８及び／又は書き込みミスキャッシュ内のアドレスと一致しないときに置換ポリシー構成要素３０８が取るアクションに対応する。例示の第２のデータ経路シナリオ６０８の下の例示のＤＰ０ヒットアクション６２０及びＤＰ０ミスアクション６２２と同様に、例示の置換ポリシー構成要素３０８は、例示の第３のデータ経路シナリオ６１０における第１のデータ経路ＤＰ０のトランザクションを無視する。これは、そのトランザクションが無効であるためである。

【0485】

第１の表６０２の例では、ＤＰ０ Ｈｉｔ Ｗａｙは、命令がヒットしたときに第１のデータ経路ＤＰ０によってアクセスされるべき犠牲ストレージ２１８及び／又は書き込みミスキャッシュの一部を示す（例えば、読み出し、退出、書き込みなど）。第１の表６０２の例では、ＤＰ１ Ｈｉｔ Ｗａｙは、命令がヒットしたときに第２のデータ経路ＤＰ１によってアクセスされるべき犠牲ストレージ２１８及び／又は書き込みミスキャッシュ内の部分である。

【0486】

例示の第１の表６０２では、可変「Ｙ」が、ＬＲＵとして選択された現在のウェイのロケーションを示し、第１のデータ経路ＤＰ０がデータを取り除くべきロケーションを示す変数である。幾つかの例において、ＹがＤＰ０ポインタに割り振られる。例えば、ＤＰ０が犠牲ストレージ２１８内の一部を退出させる必要がある場合、ＤＰ０ポインタは退出のためにロケーションＹ（例えば、ＬＲＵウェイ）を指す。幾つかの例において、置換ポリシー構成要素３０８は、ＤＰ０によって置換されるべき犠牲ストレージ２１８のＬＲＵ ウェイのインジケータを格納するためのものである。例えば、置換ポリシー構成要素３０８は、キャッシュコントローラ２２０によってアクセスされ得、最近アクセスされなかった特定のウェイが第１のデータ経路ＤＰ０による退出のために利用可能であることを示すインジケータを保持する。本明細書において用いられるように、用語「ポインタ」及び「インジケータ」は互換的に用いられ得る。

【0487】

例示の第１の表６０２では、変数「Ｙ＋Ｕ」が、第２のデータ経路ＤＰ１がデータを取り除くべき次のＬＲU ウェイのロケーションを示す。幾つかの事例では、「Ｙ＋１」がＤＰ１ポインタに割り振られる。例えば、第２のデータ経路ＤＰ１が犠牲ストレージ２１８内の一部を退出させる必要がある場合、ＤＰ１ポインタは退出のためにロケーションＹ＋１（例えば、次のＬＲＵウェイ）を指す。幾つかの例において、置換ポリシー構成要素３０８は、ＤＰ１によって置換されるべき犠牲ストレージ２１８のＬＲＵウェイのインジケータを格納するためのものである。例えば、置換ポリシー構成要素３０８は、キャッシュコントローラ２２０によってアクセスされ得、最近アクセスされなかった特定のウェイが第１のデータ経路ＤＰ０による退出のために利用可能であることを示すインジケータを保持する。

【0488】

置換ポリシー構成要素３０８の第１の例示の動作において、両方のデータ経路（ＤＰ０及びＤＰ１）が、有効トランザクション（例えば、第１のデータ経路シナリオ６０６に示される）を含み、両方のデータ経路（ＤＰ０及びＤＰ１）が、例示の犠牲ストレージ要素２１８内のアドレスに一致するアドレス（例えば、ヒットヒットアクション６１２）を含む。例えば、比較論理３０６ａ及び３０６ｂは、ＤＰ０及びＤＰ１のアドレスを例示のタグＲＡＭ２１０のアドレスと比較し、置換ポリシー構成要素３０８にヒット結果を提供する。両方のデータ経路が有効であり、両方のデータ経路がヒットであるので、ＤＰ０ Ｈｉｔ Ｗａｙは、データ経路ＤＰ０に対応するヒット／マッチングデータを含む犠牲ストレージ２１８内の部分（例えば、ウェイ）を指し、ＤＰ１ Ｈｉｔ Ｗａｙは、データ経路ＤＰ１に対応するヒット／マッチングデータを含むウェイを指す。犠牲ストレージ２１８は、要求されたデータで応答する。ＬＲＵウェイのロケーションは、増分せず、ロケーションＹに留まる。

【0489】

置換ポリシー構成要素３０８の第２の例示の動作において、両方のデータ経路（ＤＰ０及びＤＰ１）が有効トランザクション（例えば、第１のデータ経路シナリオ６０６に示される）を含み、第１のデータ経路ＤＰ０がミスであり、第２のデータ経路ＤＰ１が犠牲ストレージ２１８にヒットする（例えば、ミス‐ヒットアクション６１４）。例えば、第１の比較論理３０６ａは、「ミス」結果を置換ポリシー構成要素３０８に返し、第２の比較論理３０６ｂは、「ヒット」結果を置換ポリシー構成要素３０８に返す。ＤＰ１ Ｈｉｔ Ｗａｙは、ヒット／マッチングデータ（例えば、Ｈｉｔ Ｗａｙ）を含む犠牲ストレージ２１８内の部分（例えば、ウェイ）を指す。幾つかの例において、第１のデータ経路ＤＰ０は、犠牲ストレージ２１８内の一部（例えば、ウェイ）からデータを退出させるためのものである。したがって、ＤＰ０ポインタは、退出されるべき犠牲ストレージ２１８内のロケーションＹを指す。

【0490】

退出が成される前に、置換ポリシー構成要素３０８は、ＤＰ１ Ｈｉｔ ＷａｙがＬＲＵウェイのアドレス（例えば、ロケーションＹ）と一致するかどうかを判定する。ＤＰ１ Ｈｉｔ ＷａｙがＹと同じロケーションを有さない場合、ＤＰ０ポインタは、ロケーションＹに等しいロケーションを有するウェイ（例えば、ＬＲＵウェイ）を指す。ＤＰ１ＨｉｔＷａｙがＬＲＵウェイのアドレスと一致しない場合、ＤＰ０ポインタはＤＰ１ポインタのロケーション（Ｙ＋１）を指すので、ＤＰ０は、ＤＰ１ Ｈｉｔ Ｗａｙと競合することなくデータを退出できる。

【0491】

第２の例示のシナリオ６１４では、ＬＲＵ値及び次のＬＲＵ値が、どのロケーションが退出されたかに基づいて増分される。例えば、ＤＰ０がロケーションＹ＋１からデータを退出させる（例えば、ＤＰ１ Ｈｉｔ ＷａｙがＤＰ０ポインタのロケーションと一致する）場合、ＬＲＵ値が２回増分され、次のＬＲＵ値が２回増分される。そうではなく、ＤＰ０がロケーションＹからデータを退出させた場合（例えば、ＤＰ１ Ｈｉｔ ＷａｙがＤＰ０ポインタのロケーションと一致しなかった場合）、ＬＲＵ値が１回増分され、次のＬＲＵ値が１回増分される。

【0492】

置換ポリシー構成要素３０８の第３の例示の動作において、両方のデータ経路（ＤＰ０及びＤＰ１）が有効トランザクション（例えば、第１のデータ経路シナリオ６０６に示される）を含み、第１のデータ経路ＤＰ０がヒットであり、第２のデータ経路ＤＰ１がミスである（例えば、ヒット‐ミスアクション６１６）。例えば、第１の比較論理３０６ａは、「ヒット」結果を置換ポリシー構成要素３０８に返し、第２の比較論理３０６ｂは、「ミス」結果を置換ポリシー構成要素３０８に返す。ＤＰ０ Ｈｉｔ Ｗａｙは、ヒット／マッチングデータを含む犠牲ストレージ２１８内のウェイを指す。幾つかの例において、ミスは、第２のデータ経路ＤＰ１に、犠牲ストレージ２１８内に空間をつくるためのウェイを退出させる。したがって、ＤＰ１ポインタは、退出されるべき犠牲ストレージ２１８内のロケーションＹ＋１を指す。

【0493】

退出が行われる前に、置換ポリシー構成要素３０８は、ＤＰ０ Ｈｉｔ Ｗａｙが次のＬＲＵウェイのアドレス（例えば、ロケーションＹ＋１）と一致するかどうかを判定する。置換ポリシー構成要素３０８がＤＰ０ Ｈｉｔ Ｗａｙが次のＬＲＵウェイのアドレス（例えば、Ｙ＋１）と一致すると判定した場合、ＤＰ１ポインタはＤＰ０ Ｈｉｔ Ｗａｙと競合することなくＤＰ１がデータを退出させることができるように、ＤＰ０ポインタのロケーション（例えば、ロケーションＹ）を指す。ＤＰ０ Ｈｉｔ Ｗａｙが次のＬＲＵウェイのアドレスと一致しない場合、ＤＰ１はロケーションＹ＋Ｌからデータを退出させる。

【0494】

第３の例示のシナリオ６１６では、ＬＲＵ値及び次のＬＲＵ値がどのロケーションが退出されたかに基づいて増分される。例えば、ＤＰ１がロケーションＹからデータを退出させる（例えば、ＤＰ０ Ｈｉｔ ＷａｙがＤＰ１ポインタのロケーションと一致する）場合、ＬＲＵ値が１回増分され、次のＬＲＵ値が１回増分される。そうではなく、ＤＰ１がロケーションＹ＋１からデータを退出させる場合（例えば、ＤＰ０ Ｈｉｔ ＷａｙがＤＰ１ポインタのロケーションと一致しなかった場合）、ＬＲＵ値が２回増分され、次のＬＲＵ値が２回増分される。

【0495】

置換ポリシー構成要素３０８の第４の例示の動作において、両方のデータ経路（ＤＰ０及びＤＰ１）が有効トランザクション（例えば、第１のデータ経路シナリオ６０６に示される）を含み、両方のデータ経路はミスとしてフラグが立てられる（例えば、列６１８）。例えば、比較論理３０６ａ及び３０６ｂは、データ経路ＤＰ０及びＤＰ１内の両方のアドレスが見つからない場合、及び／又はタグＲＡＭ２０８、２１０内のアドレスと一致しない場合、「ミス」結果を置換ポリシー構成要素３０８に返す。第４の動作では、データ経路ＤＰ０及びＤＰ１の両方が犠牲ストレージ２１８内のウェイを退出させるためのものである。したがって、ＤＰ０ポインタはロケーションＹを指し、ＤＰ１ポインタはロケーションＹ＋Ｌを指す。

【0496】

両方の退出動作が完了すると、ＬＲＵ値は２だけ増分され（例えば、Ｙ＋２）、次のＬＲＵ値は２だけ増分される（例えば、（Ｙ＋１）＋２）。後続の動作では、ＤＰ０及びＤＰ１がミスである場合、ＤＰ０ウェイは新しいＬＲＵ値（例えば、Ｙ＋２）を指し、ＤＰ１ウェイは次のＬＲＵ値（例えば、（Ｙ＋１）＋２）を指す。

【0497】

置換ポリシー構成要素３０８の第５の例示の動作において、第１のデータ経路ＤＰ０は有効トランザクションであり、第２のデータ経路ＤＰ１は無効トランザクションである（例えば、第２のデータ経路シナリオ６０８で示される）。第５の例示の動作において、第１のデータ経路ＤＰ０はヒットである（例えば、ＤＰ０ヒットアクション６２０に示される）。例えば、比較論理３０６ａは、「ヒット」結果を置換ポリシー構成要素３０８に返す。ＤＰ０ Ｈｉｔ Ｗａｙは、マッチングデータを含む犠牲ストレージ２１８内のウェイを指す。ＬＲＵ値（Ｙ）は、クロックサイクルにおいて退出されるべきデータがないため、同じままである。

【0498】

置換ポリシー構成要素３０８の第６の例示の動作において、第１のデータ経路ＤＰ０は有効トランザクションであり、第２のデータ経路ＤＰ１は無効トランザクションである（例えば、第２のデータ経路シナリオ６０８で示される）。第６の例示の動作において、第１のデータ経路ＤＰ０はミスである（例えば、ＤＰ０ミスアクション６２２で示される）。例えば、比較論理３０６ａは、「ミス」結果を置換ポリシー構成要素３０８に返す。この例では、第１のデータ経路ＤＰ０は、犠牲ストレージ２１８からデータを退出させるためのものである。例示のＤＰ０ポインタはロケーションＹ（例えば、ＬＲＵウェイ）を指す。退出の後、ＬＲＵ値は増分される（例えば、Ｙ＋１）。

【0499】

置換ポリシー構成要素３０８の第７の例示の動作において、第１のデータ経路ＤＰ０は無効トランザクションであり、第２のデータ経路ＤＰ１は有効トランザクションである（例えば、第３のデータ経路シナリオ６１０で示される）。第７の例示の動作において、第２のデータ経路ＤＰ１はヒットである（例えば、ＤＰ１ヒットアクション６２４に示される）。例えば、比較論理３０６ｂは、「ヒット」結果を置換ポリシー構成要素３０８に返す。ＤＰ１ Ｈｉｔ Ｗａｙは、マッチングデータを含む犠牲ストレージ２１８内のウェイを指す。ＬＲＵ値（Ｙ）は、クロックサイクルにおいて退出されるべきデータがないため、同じままである。

【0500】

置換ポリシー構成要素３０８の第８の例示の動作において、第１のデータ経路ＤＰ０は無効トランザクションであり、第２のデータ経路ＤＰ１は有効トランザクションである（例えば、第３のデータ経路シナリオ６１０で示される）。第８の例示の動作において、第２のデータ経路ＤＰ１はミスである（例えば、ＤＰ１ミスアクション６２６で示される）。例えば、比較論理３０６ｂは、「ミス」結果を置換ポリシー構成要素３０８に返す。この例では、第２のデータ経路ＤＰ１が犠牲ストレージ２１８からデータを退出させるためのものである。ＤＰ１ポインタはロケーションＹ（例えば、ＬＲＵウェイ）を指す。ＤＰ１ポインタは、ＤＰ０の無効トランザクションのため、ロケーションＹ＋１を指していない。そうでない場合、両方のトランザクションが有効であるとき、ＤＰ１は常にＹ＋１を指す（例えば、ＤＰ０ Ｈｉｔ ＷａｙがＹ＋１と一致するときに切り替えられない限り）。第２のデータ経路ＤＰ１がロケーションＹからデータを退出させた後、ＬＲＵ値が増分される（例えば、Ｙ＋１）。

【0501】

第２の表６０４を参照すると、第２の表６０４は、第１のデータ経路ＤＰ０及び／又は第２のデータ経路ＤＰ１がデータを犠牲ストレージ２１８に割り振っているときのＬＲＵ値の増分を図示する。例えば、読み出しミスが発生した場合、メインストレージ２１４は、データ経路のうちの１つを利用して、データラインを犠牲ストレージ２１８に割り当てる。第２の表６０４は、第１の有効列６２６、第２の有効列６２８、第１の割り当て列６３０、第２の割り当て列６３２、第１のＬＲＵ干渉６３４、第２のＬＲＵ干渉６３６、及びＬＲＵ増分列６３８を含む。

【0502】

第２の表６０４において、例示の第１の有効列６２６は、第２のデータ経路トランザクションの有効性に対応する。例えば、ゼロはＤＰ１トランザクションが無効であることを示し、１はＤＰ１トランザクションが有効であることを示す。例示の第２の有効列は、第１のデータ経路トランザクションの有効性に対応する。例えば、ゼロはＤＰ０トランザクションが無効であることを示し、１はＤＰ０トランザクションが有効であることを示す。

【0503】

第２の表６０４では、例示の第１の割り当て列６３０が第２のデータ経路ＤＰ１の割り当て状態を示す。割り当て状態は、クロックサイクルにおけるメインストレージ２１４から犠牲ストレージ２１８へのデータの割り当てに対応する。例えば、ゼロは第２のデータ経路ＤＰ１が犠牲ストレージ２１８にデータを割り当てていないことを示し、１は、第２のデータ経路ＤＰ１が犠牲ストレージ２１８にデータを割り当てていることを示す。例示の第２の割り当て列６３２は、第１のデータ経路ＤＰ０の割り当て状態を示す。例えば、ゼロは第１のデータ経路ＤＰ０が犠牲ストレージ２１８にデータを割り当てていないことを示し、１は、第１のデータ経路ＤＰ０が犠牲ストレージ２１８にデータを割り当てていることを示す。データ経路がデータを犠牲ストレージ２１８に割り当てているとき、データ経路は割り当てられているデータのための空間をつくるために、ウェイ（例えば、スロット、ブロックなど）を退出させる。幾つかの例において、メインストレージ２１４で読み出しミスが発生したときにデータは犠牲ストレージ２１８に割り当てられる。

【0504】

第２の表６０４では、第１のＬＲＵ干渉列６３４は、第１のデータ経路ＤＰ０が第２のデータ経路割り当てポインタのロケーションと同じ犠牲ストレージ２１８内のロケーションにヒットするかどうかを示す。例えば、第１のデータ経路ＤＰ０のアドレスは、犠牲ストレージ２１８の直近の使用が最も古いロケーションに位置する。第１のＬＲＵ干渉列６３４は、第１のデータ経路ＤＰ１ヒットロケーションが第２のデータ経路ＤＰ１割り当てポインタのロケーションに等しいことを示すため１を含む。

【0505】

第２のＬＲＵ干渉列６３６は、第２のデータ経路ＤＰ１が第２のデータ経路割り当てポインタのロケーションと同じ犠牲ストレージ２１８内のロケーションにヒットするかどうかを示す。例えば、第２のデータ経路ＤＰ１のアドレスは、犠牲ストレージ２１８の直近の使用が最も古いロケーションに位置する。第２のＬＲＵ干渉列６３６は、第２のデータ経路ＤＰ１ヒットロケーションが第１のデータ経路割り当てポインタのロケーションに等しいことを示すため１を含む。本明細書において用いられるように、第１のデータ経路割り当てポインタは、ＤＰ０が割り当てられるときにロケーションＹ（ＬＲＵ値）を指し、第２のデータ経路割り当てポインタは、ＤＰ１が割り当てられるときにロケーションＹ＋１（次のＬＲＵ値）を指す。幾つかの例において、ポインタは、犠牲ストレージ２１８の一部をより高いレベルキャッシュ（例えば、Ｌ２１１２、Ｌ３１１４、拡張メモリ１０６）に退出させるようにキャッシュコントローラ２２０に通知する。例示の置換ポリシー構成要素３０８は、第１の経路割り当てポインタを、ロケーションＹ（ＬＲＵ部分）を指すように初期化し、第２の経路割り当てポインタをＹ＋１（次のＬＲＵ部分）を指すように初期化し得る。

【0506】

第２の表６０４では、ＬＲＵ増分列６２８がＬＲＵ値Ｙの増分を示し、例えば、置換ポリシー構成要素３０８は、ＬＲＵ値を、１だけ（例えば、Ｙ＋１）、２だけ増分（例えば、Ｙ＋２）するか、又は何も（例えば、Ｙ）増分しない。幾つかの例において、ＬＲＵ値の増分は、データ経路ＤＰ０及びＤＰ１の状態に依存する。

【0507】

例示の動作において、第１のデータ経路ＤＰ０と第２のデータ経路ＤＰ１の両方が有効トランザクションを含む。例示の置換ポリシー構成要素３０８は、いずれかのデータ経路が割り当てられているかどうかを判定する。例えば、キャッシュコントローラ２２０はメインストレージ２１４がデータを割り当てる必要があるときに、置換ポリシー構成要素３０８に情報を送る。

【0508】

第１のデータ経路ＤＰ０がデータを割り当てている（例えば、メインストレージ２１４から犠牲ストレージ２１８にデータを移動している）場合、第１のデータ経路ＤＰ０は犠牲ストレージ２１４からデータ（例えば、第１のデータ経路割り当てポインタによって示される）を退出させる。データを退出させるために、置換ポリシー構成要素３０８は、第２のデータ経路ＤＰ１がヒットであったかどうか、及びヒットロケーションがどこにあるかを判定する。例えば、置換ポリシー構成要素３０８は、第２のデータ経路ＤＰ１のアドレスのロケーションを解析し、そのロケーションが第１の経路割り当てポインタのロケーションと一致するか否かを判定する。

【0509】

第２の経路ヒットロケーションが第１の経路割り当てポインタの位置と等しい場合（例えば、ＤＰ１ヒットロケーション=Ｙ）、置換ポリシー構成要素３０８は、第１の経路割り当てポインタを次のＬＲＵ値（Ｙ＋１）を指すように更新する（例えば、次のＬＲＵ値のデータを退出させるようにキャッシュコントローラ２２０に通知する）。このようにして、第２のデータ経路ＤＰ１はヒットロケーションＹから読み出し／書き込みを行い、第１のデータ経路ＤＰ０はＬＲＵロケーションＹ＋Ｌのデータを退出させる。この動作により、第１のデータ経路ＤＰ０はＤＰ１の読み出し／書き込みデータを退出させることはない。退出が発生した後（例えば、犠牲ストレージ２１８内のＹ＋１からのデータの退出）、置換ポリシー構成要素３０８は第１の経路割り当てポインタを２だけ増分し、第２の経路割り当てポインタを２だけ増分する。例えば、置換ポリシー構成要素３０８は、ＬＲＵ値（Ｙ）を２だけ増分し、次のＬＲＵ値（Ｙ＋１）を２だけ増分するが、これは、ＤＰ０がロケーションＹ＋１を退出させたばかりであり、そのため、新しいＬＲＵ値はＹ＋２になるからである。この動作は行６４０に図示されている。

【0510】

第２のデータ経路ヒットロケーションが第１のデータ経路割り当てポインタのロケーションと等しくない（例えば、ＤＰ１ヒットロケーションがＹと等しくない）場合、置換ポリシー構成要素３０８は、キャッシュコントローラ２２０に、ロケーションＹが退出されることを通知する。このようにして、キャッシュコントローラ２２０は、犠牲ストレージ２１８内のロケーションＹからデータを退出させる。退出が発生した後（例えば、犠牲ストレージ２１８内のＹからのデータの退出）、置換ポリシー構成要素３０８は、第１の経路割り当てポインタを１だけ増分し、第２の経路割り当てポインタを１だけ増分する。例えば、置換ポリシー構成要素３０８は、ＬＲＵ値（Ｙ）を１だけ増分し、次のＬＲＵ値（Ｙ＋１）を１だけ増分するが、これは、ＤＰ０がロケーションＹを退出させたばかりであり、そのため、新しいＬＲＵ値はＹ＋Ｌになるからである。この動作は行６４２に図示されている。

【0511】

別の動作において、第２のデータ経路ＤＰ１は、データを割り当てており（例えば、メインストレージ２１４から犠牲ストレージにデータを移動させている）、第２のデータ経路ＤＰ１は犠牲ストレージ２１４からデータ（例えば、第２のデータ経路割り当てポインタによって示される）を退出させる。データを退出させるために、置換ポリシー構成要素３０８は、第１のデータ経路ＤＰ０がヒットであったかどうか、及びヒットロケーションがどこにあるかを判定する。例えば、置換ポリシー構成要素３０８は第１のデータ経路ＤＰ０のアドレスのロケーションを解析し、そのロケーションが第２の経路割り当てポインタのロケーションと一致するか否かを判定する。

【0512】

第１の経路ヒットロケーションが第２の経路割り当てポインタのロケーションと等しい場合（例えば、ＤＰ０ヒットロケーション=Ｙ＋１）、置換ポリシー構成要素３０８は、第２の経路割り当てポインタを、ＬＲＵ値（Ｙ）を指すように更新する（例えば、ＬＲＵ値のデータを退出させるようにキャッシュコントローラ２２０に通知する）。このように、第１のデータ経路ＤＰ０はヒットロケーションＹ＋１からの読み出し／書き込みを行い、第２のデータ経路ＤＰ１はＬＲＵロケーションＹのデータを退出させる。この動作により、第２のデータ経路ＤＰ１は、ＤＰ０の読み出し／書き込みデータを退出させない。退出が発生した後（例えば、犠牲ストレージ２１８内のＹからのデータの退出）、置換ポリシー構成要素３０８は、第１の経路割り当てポインタを１だけ増分し、第２の経路割り当てポインタを１だけ増分する。例えば、置換ポリシー構成要素３０８はＬＲＵ値（Ｙ）を１だけ増分し、次のＬＲＵ値（Ｙ＋１）を１だけ増分するが、これは、ＤＰ１がロケーションＹを退出させたばかりであり、そのため、新しいＬＲＵ値はＹ＋Ｌになるからである。この動作は行６４４に図示されている。

【0513】

第１のデータ経路ヒットロケーションが第２のデータ経路割り当てポインタのロケーションと等しくない場合（例えば、ＤＰ０ヒットロケーションは、Ｙ＋１と等しくない）、置換ポリシー構成要素３０８は、キャッシュコントローラ２２０に、ロケーションＹ＋１が退出されることを通知する。このようにして、キャッシュコントローラ２２０は、犠牲ストレージ２１８内のロケーションＹ＋１からデータを退出させる。退出が発生した後（例えば、犠牲ストレージ２１８内のＹ＋１からのデータの退出）、置換ポリシー構成要素３０８は、第１の経路割り当てポインタを２だけ増分し、第２の経路割り当てポインタを２だけ増分する。例えば、置換ポリシー構成要素３０８は、ＬＲＵ値（Ｙ）を２だけ増分し、次のＬＲＵ値（Ｙ＋１）を２だけ増分するが、これはＤＰ１がロケーションＹ＋１を退出させたばかりであり、そのため、新しいＬＲＵ値はＹ＋２になるからである。この動作は行６４６に図示されている。

【0514】

犠牲ストレージにおける退出のための例示の方法、装置、システム、及び製品が本明細書において記載される。更なる例及びそれらの組み合わせには、以下のものが含まれる。

【0515】

例１は装置であって、この装置は、キャッシュストレージと、第１のメモリ動作と第２のメモリ動作とを同時に受け取るように動作可能なキャッシュコントローラと、キャッシュストレージ内で第１及び第２のメモリ動作が失われたかどうかを識別するために動作可能な比較論理と、第１及び第２のメモリ動作の少なくとも１つがキャッシュストレージ内のミスに対応する場合に、第１及び第２のメモリ動作に基づいて退出させるためにキャッシュストレージ内のエントリを確保するように動作可能な置換ポリシー構成要素とを含む。

【0516】

例２は、例１の装置を含み、置換ポリシー構成要素は、退出のためキャッシュストレージ内のエントリを推測的にロックするためのものである。

【0517】

例３は、例１の装置を含み、置換ポリシー構成要素は、置換されるべきキャッシュストレージの第１のウェイのインジケータを格納し、第１のメモリ動作がキャッシュストレージにおいてミスしており第２のメモリ動作がキャッシュストレージにおいてヒットしていることに応答して、そのインジケータによって示されたキャッシュストレージの第１のウェイにメモリ動作が向けられているか否かを判定し、第２のメモリ動作がキャッシュストレージの第１のウェイに向けられていることに基づいてキャッシュストレージの第２のウェイを示すためにインジケータを増分して、第１のメモリ動作と増分されたインジケータとに基づいてキャッシュストレージの第２のウェイを退出させるように動作可能である。

【0518】

例４は、例１の装置を含み、置換ポリシー構成要素は、置換されるべきキャッシュストレージの第２のウェイのインジケータを格納し、第２のメモリ動作がキャッシュストレージ内でミスしており第１のメモリ動作がキャッシュストレージ内でヒットしていることに応答して、そのインジケータによって示されたキャッシュストレージの第２のウェイに第１のメモリ動作が向けられているか否かを判定し、第１のメモリ動作がキャッシュストレージの第２のウェイに向けられていることに基づいてキャッシュストレージの第１のウェイを示すためにインジケータを減分して、第２のメモリ動作と増分されたインジケータに基づいてキャッシュストレージの第１のウェイを退出させるように動作可能である。

【0519】

例５は、例１の装置を含み、置換ポリシー構成要素は、置換されるべきキャッシュストレージの第１のウェイの第１のインジケータと第２のウェイの第２のインジケータを格納し、キャッシュストレージの第１のメモリ動作がキャッシュストレージにおいてミスしており第２のメモリ動作がキャッシュストレージにおいてミスしていることに応答して、第１のメモリ動作に基づいてキャッシュストレージの第１のウェイを退出させ、第２のメモリ動作に基づいてキャッシュストレージの第２のウェイが退出させるように動作可能である。

【0520】

例６は、例５の装置を含み、置換ポリシー構成要素は、キャッシュストレージの第１のウェイ及び第２のウェイが退出された後に、第１のインジケータを２つのロケーションだけ増分し、第２のインジケータを２つのロケーションだけ増分するように動作可能である。

【0521】

例７は、例１の装置を含み、キャッシュストレージは犠牲キャッシュストレージである。

【0522】

例８は、例１の装置を含み、更に、第１のインタフェースと第２のインタフェースとを含み、第１のインタフェースは、中央処理装置から第１のメモリ動作を取得するためのものであり、第２のインタフェースは、中央処理装置から第２のメモリ動作を取得するためのものであり、第１のインタフェースと第２のインタフェースは、比較論理及びキャッシュコントローラに結合されている。

【0523】

例９は、例８の装置を含み、第１のインタフェースはベクトルインタフェースであり、第２のインタフェースはスカラーインタフェースである。

【0524】

例１０は方法を含み、この方法は、第１のメモリ動作と第２のメモリ動作とを同時に受信することと、キャッシュストレージ内で第１及び第２のメモリ動作がミスしているかどうかを識別することと、第１及び第２のメモリ動作の少なくとも１つがキャッシュストレージ内のミスに対応するとき、第１及び第２のメモリ動作に基づいて退出させるためにキャッシュストレージ内のエントリを確保することとを含む。

【0525】

例１１は、例１０の方法を含み、更に、退出のためにキャッシュストレージ内のエントリを推論的にロックすることを含む。

【0526】

例１２は、例１０の方法を含み、更に、置換されるべきキャッシュストレージの第１のウェイのインジケータを格納することと、第１のメモリ動作がキャッシュストレージにおいてミスしていること及び第２のメモリ動作がキャッシュストレージにおいてヒットしていることに応答して、インジケータによって示されたキャッシュストレージの第１のウェイに第２のメモリ動作向けられているか否かを判定することと、第２のメモリ動作がキャッシュストレージの第１のウェイに向けられていることに基づいてキャッシュストレージの第２のウェイを示すためにインジケータを増分して、第１のメモリ動作と増分されたインジケータに基づいてキャッシュストレージの第２のウェイを退出させることとを含む。

【0527】

例１３は、例１０の方法であって、置換されるべきキャッシュストレージの第２のウェイのインジケータを格納することと、第２のメモリ動作がキャッシュストレージ内でミスしていること及び第１のメモリ動作がキャッシュストレージ内でヒットしていることに応答して、インジケータによって指示されたキャッシュストレージの第２のウェイに第１のメモリ動作が向けられているかどうかを判定することと、第１のメモリ動作がキャッシュストレージの第２のウェイに向けられていることに基づいてインジケータを減分して、キャッシュストレージの第１のウェイに、第２のメモリ動作と増分されたインジケータとに基づいてキャッシュストレージの第１のウェイを退出させることとを更に含む。

【0528】

例１４は、例１０の方法を含み、置換されるべきキャッシュストレージの第１のウェイの第１のインジケータと第２のウェイの第２のインジケータを格納することと、第１のメモリ動作がキャッシュストレージにおいてミスており第２のメモリ動作がキャッシュストレージにおいてミスしていることに応答して、第１のメモリ動作に基づいてキャッシュストレージの第１のウェイを退出させ、第２のメモリ動作に基づいてキャッシュストレージの第２のウェイを退出させることとを更に含む。

【0529】

例１５は、例１４の方法を含み、キャッシュストレージの第１のウェイ及び第２のウェイが退出された後に、第１のインジケータを２つのロケーションによって増分し、第２のインジケータを２つのロケーションによって増分することを更に含む。

【0530】

例１６はシステムを含み、このシステムは、第１のメモリ動作と第２のメモリ動作とを同時に出力する中央処理装置、及び、中央処理装置に結合されるキャッシュを含み、キャッシュは更に、キャッシュストレージと、第１のメモリ動作と第２のメモリ動作とを同時に受け取るように動作可能なキャッシュコントローラと、キャッシュストレージ内で第１及び第２のメモリ動作がミスしているかどうかを識別するために動作可能な比較論理と、第１及び第２のメモリ動作の少なくとも１つがキャッシュストレージ内のミスに対応する場合に、第１及び第２のメモリ動作に基づいて退出させるためにキャッシュストレージ内のエントリを確保するように動作可能な置換ポリシー構成要素とを含む。

【0531】

例１７は、例１６のシステムを含み、キャッシュストレージは第１のキャッシュストレージであり、キャッシュは、第１のキャッシュストレージと並列に結合される第２のキャッシュストレージを更に含む。

【0532】

例１８は、例１６のシステムを含み、キャッシュストレージは犠牲キャッシュストレージである。

【0533】

例１９は、例１６のシステムを含み、キャッシュは更に、第１のインタフェースと第２のインタフェースとを含み、第１のインタフェースは６４ビット幅の双方向スカラーインタフェースであり、第２のインタフェースは5１２ビット幅のベクトルインタフェースである。

【0534】

例２０は、例１６のシステムを含み、置換ポリシー構成要素は、１）第１及び第２のメモリ動作の有効性、２）キャッシュストレージが第１及び第２のメモリ動作のためのデータを格納するかどうか、及び３）第１及び第２のメモリ動作がキャッシュストレージにデータを割り当てるか又はキャッシュストレージにデータを書き込むかどうかに基づいて、キャッシュストレージ内のエントリ確保を調整するように動作可能である。図１１Ａは、図２及び／又は図３の犠牲キャッシュストアキュー２１６の例示の回路実装である。図１１Ａでは、犠牲キャッシュストアキュー２１６は、例示のラッチ１１０２ａ、１１０２ｂ、１１０２ｃ、１１０２ｄ、１１０２ｅ、例示のマージ回路１１０３ａ～ｃ、例示の演算構成要素１１０４、例示のアトミック比較構成要素１１０６、例示の読み出し・変更・書き込み・マージ構成要素１１０８、例示の選択マルチプレクサ１１１０、及び例示のＥＣＣ生成器１１１２、例示の調停マネージャ１１１４、例示のペンディングのストアアドレスデータストア１１１６、例示の優先順位マルチプレクサ１１１８、及び例示の書き込みポート１１２６を含む。例示のマージ回路１１０３ａ～ｄは、例示のコンパレータ１１２０及び例示のスイッチ１１２２を含む。図１１Ａの例は、犠牲キャッシュストアキュー２１６の単一のパイプラインを図示する。しかしながら、犠牲ストレージ要素２１６は、破線のボックス１１００によって示されるように、異なるバンクに関してパイプラインの２つ又はそれ以上の独立した複製をサポートするように構成され得る。したがって、図１１Ａのパイプラインは、以下で更に説明されるように、異なるバンクについて複数回再生され得る。

【0535】

バンク調停のためのマルチバンクデータＲＡＭキャッシュにおける読み出し・変更・書き込み・サポートのための方法及び装置

【0536】

幾つかのモノリシックストレージデバイスは、同じクロックサイクルの間、プロセッサ（例えば、ＣＰＵ）による複数のアクセスをサポートしない。例えば、単一のメインストレージ内のデータにアクセスする要求では、単一のメインストレージ全体をロックアップできる。このような例では、クロックサイクル毎に１つのフルキャッシュラインアクセスをサポートできる１つのレジスタファイルがある。このような幾つかの例において、単一のレジスタファイルがこのような要求を受け取ったストレージデータバンクに割り当てられるので、単一のメインストレージに関連付けられたキャッシュライン全体をロックして要求を処理し得る。

【0537】

本明細書において記載される例には、バンク調停のためのマルチバンクデータＲＡＭキャッシュが含まれる。幾つかの記載される例において、図２のメインキャッシュストアキュー２１２は、複数のバンク（例えば、ストレージバンク、ストレージデータバンク、メモリバンクなど）を有し、そのため、マルチバンクであるか、又はマルチバンクデータ又はメモリ構成を有する。幾つかの記載される例において、図２のメインストレージ２１４は、複数のバンクを有し、そのため、マルチバンクであるか、又はマルチバンクデータ又はメモリ構造を有する。有利にも、メインキャッシュストアキュー２１２及び／又はメインストレージ２１４のマルチバンク構造は、クロックサイクル毎に２つ又はそれ以上のアクセス（例えば、ＣＰＵアクセス）のサポートをもたらすことができる。有利にも、メインキャッシュストアキュー２１２及び／又はメインストレージ２１４のマルチバンク構造により、性能のオーバーヘッドなしに２つ又はそれ以上のアクセスの処理及び／又は実現が可能になる。

【0538】

幾つかの記載された例では、調停論理は、バンクアクセスの競合を解決するための配置で、メインキャッシュストアキュー２１２及び／又はメインストレージ２１４に結合される。例えば、メインキャッシュストアキュー２１２は、１６個の独立してアドレス指定可能なバンクに分割され得る。そのような例では、調停論理は、１６セットの調停論理を含み得、調停論理の各組は１６個の独立してアドレス指定可能なバンクのうちの対応する１つと回路状態にある。有利にも、調停論理は、１６個のバンクのうちの第１のバンクのバンクアクセス競合を、１６個のバンクのうちの第２のバンクとは独立して解決し得る。

【0539】

図７Ｂは、第２の例示のカプセル化されたデータキャッシュシステム７１０の概略図である。第２のカプセル化されたデータキャッシュシステム７１０は、図１のＬ１キャッシュ１１０又はその一部、及び／又はより一般的には、図１のデータキャッシュ１０８又はその一部の例示の回路実装とし得る。第２のカプセル化されたデータキャッシュシステム７１０は、統合されたストレージビューを外部システム（例えば、１つ又はそれ以上のＣＰＵ、１つ又はそれ以上のプロセッサ、外部ハードウェアなど）に提供するためにカプセル化される。例えば、第２のカプセル化されたデータキャッシュシステム７１０は、ファームウェア、ソフトウェア、ハードウェア論理等、及び／又はそれらの組合せを用いてカプセル化され得、リードアフターライト（ＲＡＷ）ハザード、ライトアフターライト（ＷＡＷ）ハザード、データ転送等に関連する全ての複雑さをカプセル化及び／又はその他の方式で一般化し得る。有利なことに、図７Ｂの例に示される統合アーキテクチャは、対象の最新バージョンへのアクセスを取得することを単純化するために、外部システム（例えば、中央処理装置１０２）に別個のポートを提供し得る。

【0540】

図７Ｂの例示の実装では、第２のカプセル化されたデータキャッシュシステム７１０は、図２のメインキャッシュストアキュー２１２と、図２のメインストレージ２１４とを含む。図７Ｂでは、メインキャッシュストアキュー２１２は、複数の第１の例示の独立してアドレス指定可能なバンク（例えば、データバンク、ストアバンク、データストアバンクなど）７１２を含む。例えば、第１の独立してアドレス指定可能なバンク７１２は、バンクキュー、バンクサブキューなどであり得る。そのような例では、バンクキュー、バンクサブキューなどは、図７Ｄ及び／又は図７Ｅに後述するように、複数のストレージ要素を含み得る。第１の独立してアドレス指定可能なバンク７１２は、メインキャッシュストアキューバンク（例えば、メインキャッシュストアキューデータバンク、メインキャッシュバンクキュー、メインキャッシュバンクサブキュー等）である。図７Ｂにおいて、メインキャッシュストアキュー２１２は、１６個のメインキャッシュストアキューバンク７１２を含む。代替として、メインキャッシュストアキューバンク７１２の事例は１６個より少なくても多くてもよい。

【0541】

図７Ｂでは、メインストレージ２１４は、複数の独立してアドレス指定可能な第２の例示のバンク（例えば、データバンク、ストアバンク、データストアバンクなど）７１４を含む。第２の独立してアドレス指定可能なバンク７１４は、メインストレージバンク（例えば、メインストレージデータバンク）である。図７Ｂにおいて、メインストレージ２１４は、１６個のメインストレージバンク７１４を含む。代替として、メインストレージバンク７１４の事例は１６個より少なくても多くてもよい。例えば、メインキャッシュストアキュー２１２は、第１のバンクキュー又は第１のバンクサブキュー（例えば、メインキャッシュストアキュー：バンク１）を含む複数のバンクキュー又はバンクサブキューを含み得、メインストア２１４は第１のデータバンク（例えば、メインストア：バンク１）を含む複数のデータバンクを含み得る。

【0542】

幾つかの例において、メインキャッシュストアキュー２１２及びメインストレージ２１４は、それぞれ２５６行を有し、各行は１０２４ビットのライン幅を有するが、図７Ｂに図示するように１６個のバンクに分割され、所与のバンクにおいて行当たり６４ビットである。幾つかの例において、メインキャッシュストアキュー２１２及びメインストレージ２１４は、それぞれ３８４行を有し、各行は１０２４ビットのライン幅を有するが、図７Ｂに示すように１６個のバンクに分割され、所与のバンクにおいて行当たり６４ビットである。もちろん、上記の例で記載したキャッシュサイズは２つの例にすぎず、本記載は、任意の特定のキャッシュライン幅、バンクの数、又は行などに限定されない。図７Ｂに示すように、第１のバンク７１２の各々は、第２のバンク７１４の１つに対応する。例えば、メインキャッシュストアキュー２１２の第１のバンク（ＢＡＮＫ１）は、メインストレージ２１４の第１のバンク（ＢＡＮＫ１）と回路状態にあり、そのため、メインストレージ２１４の第１のバンクに対応する。

【0543】

有利にも、メインキャッシュストアキュー２１２、メインストレージ２１４、及び／又はより一般的には第２のカプセル化されたデータキャッシュシステム７１０のマルチバンク構造は、並列にバンクに送られる読み出し及び書き込み動作を処理し得る。幾つかの例において、各バンクが読み出し及び／又は書き込み動作に応答して、それ自体のプロセスを調停する。第２のカプセル化されたデータキャッシュシステム７１０の各バンクが独立して動作できるようにすることにより、要求が受け取られたときにキャッシュライン全体がロックアップされないので、第２のカプセル化されたデータキャッシュシステム７１０の動作がより効率的になる。そうではなく、このような要求を受け取ったバンクに割り当てられたキャッシュラインの一部のみがロックされる。

【0544】

図７Ｄは、例示のメインキャッシュマルチバンク構造７３０を示す。幾つかの例示の実装において、図１のＬ１キャッシュ１１０、Ｌ２キャッシュ１１２、及び／又はＬ３キャッシュ１１４は、メインキャッシュマルチバンク構造７３０を有し得る。幾つかの例において、図２のメインキャッシュストアキュー２１２及び／又は図２のメインストレージ２１４は、メインキャッシュマルチバンク構造７３０を有し得る。例えば、メインキャッシュマルチバンク構造７３０は、メインキャッシュストアキュー２１２及び／又はメインストレージ２１４の例示の実装とし得る。

【0545】

メインキャッシュマルチバンク構造７３０は、１６個の例示のバンク（バンク０～１５）７３２を含むデータ又はメモリ構造であり、バンク７３２の各々は６４バイト（例えば、バイト０～７）のデータ幅を有する。バンク７３２の各々は１６個の例示のロー（ロー０～１５）７３４を含み、各ロー７３４は１２８バイトのデータ幅を有する（例えば、１２８バイト＝８バイト／バンク×１６バンク）。図７Ｄでは、バンク７３２の各々が１２８バイト（例えば、１２８バイト＝８バイト／行×１６行）を格納し得る。図７Ｄでは、メインキャッシュマルチバンク構造７３０は、２０４８バイト（例えば、２０４８バイト＝１２８バイト／バンク×１６バンク）を格納し得る。メインキャッシュマルチバンク構造７３０は、バンクによって独立してアドレス指定可能である。例えば、ロー７３４の第１のローは、開始ローアドレス０及び終了ローアドレス１２７を有し、ロー７３４の第２のローは、開始ローアドレス１２８及び終了ローアドレス２５５を有する。

【0546】

幾つかの例において、キャッシュラインがメモリ（例えば、ＤＲＡＭ）又はストレージユニット（例えば、メインストレージ２１４、犠牲ストレージ２１８等）の幅に収まる１２８バイトのデータであり得る。図７Ｄの例では、キャッシュラインがメインキャッシュバンク構造７３０の行全体を消費し得る。例えば、キャッシュラインは１６バンクのロー７３４のうちの１つを使用し得、各バンクは８バイト幅である。有利にも、メインキャッシュバンク構造７３０は、そこに格納されたデータにアクセスするために、１６の異なるキャッシュラインをイネーブルにし得る。

【0547】

図７Ｅは、例示の統合されたキャッシュマルチバンク構造７４０を示す。幾つかの例において、図１のＬ１キャッシュ１１０、Ｌ２キャッシュ１１２、及び／又はＬ３キャッシュ１１４は、統合されたキャッシュバンク構造７４０を有し得る。幾つかの例において、図２のメインキャッシュストアキュー２１２、図２のメインストレージ２１４、図２の犠牲キャッシュストアキュー２１６、及び／又は図２の犠牲ストレージ２１８は、統合されたキャッシュマルチバンク構造７４０を有し得る。例えば、統合されたキャッシュマルチバンク構造７４０は、メインキャッシュストアキュー２１２、メインストレージ２１４、犠牲キャッシュストアキュー２１６、及び／又は犠牲ストレージ２１８の例示の実装とし得る。

【0548】

統合されたキャッシュマルチバンク構造７４０は、１６個の例示のバンク（バンク０～１５）７４２を含むデータ又はメモリ構造であり、バンク７４２の各々は６４バイト（例えば、バイト０～７）のデータ幅を有する。バンク７４２の各々は１６個の例示のロー（ロー０～１５）７４４を含み、ロー７４４の各々は１２８バイトのデータ幅を有する（例えば、１２８バイト＝８バイト／バンク×１６バンク）。図７Ｅでは、バンク７４２の各々が１２８バイト（例えば、１２８バイト＝８バイト／行×１６行）を格納し得る。図７Ｅでは、統合されたキャッシュマルチバンク構造７４０が２０４８バイト（例えば、２０４８バイト＝１２８バイト／バンク×１６バンク）を格納し得る。統合されたキャッシュマルチバンク構造７４０は、バンクによって独立してアドレス指定可能である。例えば、ロー７４４の第１のローは、開始ローアドレス０及び終了ローアドレス１２７を有し、ロー７４４の第２のローは、開始ローアドレス１２８及び終了ローアドレス２５５を有する。

【0549】

図９は、メインキャッシュコントローラ２２２、犠牲キャッシュコントローラ２２４、及び／又はより一般的には図２のキャッシュコントローラ２２０、及び／又はより一般的には図１及び／又は図２のＬ１キャッシュ１１０によって実行され得る、例示の命令処理ワークフロー９００、９１０、９２０を示す。例えば、命令処理ワークフロー９００、９１０、９２０は、図２のメインキャッシュストアキュー２１２、メインストレージ２１４、犠牲キャッシュストアキュー２１６、又は犠牲ストレージ２１８の少なくとも１つに関連して実行され得る。命令処理ワークフロー９００、９１０、９２０は、第１の例示の命令処理ワークフロー９００、第２の例示の命令処理ワークフロー９１０、及び第３の例示の命令処理ワークフロー９２０を含む。

【0550】

第１の命令処理ワークフロー９００は、第１の例示のストア命令９０２を受け取ることに応答して実行される。第１のストア命令９０２は、アドレス（Ａｄｄｒ）０に６４バイトを書き込むＣＰＵ書き込み動作又はコマンドである。図３Ａ～図３Ｄのアドレス処理構成要素３０２ａ～ｃは、第１のストア命令９０２に含まれる第１のデータ（ＣＰＵ‐Ｗｒｉｔｅ Ｄａｔａ）を回転させ及び／又は他の方式で編成して、第１の回転又は整合されたデータ（Ｗｒｉｔｅ‐Ｄａｔａ Ａｌｉｇｎｅｄ）９０４を生成し得る。

【0551】

図３Ａ～図３Ｄのアドレス処理構成要素３０２ａ～ｃは、ストア命令からのメモリアドレスを用いて、図２のメインキャッシュストアキュー２１２、メインストレージ２１４、犠牲キャッシュストアキュー２１６、及び／又は犠牲ストレージ２１８のバンクが第１ストア命令９０２に必要であると判定し得る。例えば、アドレス処理構成要素３０２ａ～ｃは、第１ストア命令９０２のＡｄｄｒ０が読み出し及び書き込みを行うべき８つのバンク全体（例えば図７Ｃのバンク７２２のうち８つ）を示すと判定し得る。このような例では、アドレス処理構成要素３０２ａ～ｃが読み出すバンクの数又は量が０ｘ００ＦＦであり、書き込むバンクの数又は量が０ｘ００ＦＦであると判定し得る。例えば、アドレス処理構成要素３０２ａ～ｃは図７Ｃのバンク０～７がアクセスされる必要があると判定し得、バンクの各々は対応するビット（例えば、バンク７のための第１のビット、バンク６のための第２のビット、バンク５のための第３のビットなど）を有する。バンクの読み出し又は書き込みを行う場合、対応するビット位置はビット値１、それ以外の場合はビット値０になる。このような例では、アドレス処理構成要素３０２ａ～ｃは、第１のストア命令９０２のためにアクセスされる必要があるそれぞれのバンクを示す１つの値（例えば、バンク７は１であり、バンク６は１であるなど）を有するバンク０～７のためのビットの各々に基づいて、バイナリで１１１１１１１１である０ｘ００ＦＦの読み出されたバンクの数のためのアドレスを生成し得る。

【0552】

幾つかの例において、図３Ａ～図３Ｄのバンク処理論理３０３は、第１のストア命令９０２などの入来ストア命令が、バンク全体の書き込み又は部分的バンクの書き込みを示すかどうかを検出する。第１の命令処理ワークフロー９００では、必要とされるバンクの全てが完全に上書きされるべきであるので、バンク処理論理３０３は、バンクのいずれも最初に読み出される必要がないと判定し得る。例えば、バンク処理論理３０３は、読み出されるバンクの数が０ｘ００００であり、バイナリで０００００００００であり、読み出される必要のないバンクの各々を示すと判定し得る。有利なことに、バンク処理論理３０３は、キャッシュシステムの以前の実装と比較して少ない読み出し動作を行うことによって、メインキャッシュストアキュー２１２、メインストレージ２１４、及び／又はより一般的には、図７のカプセル化されたデータキャッシュシステム７００から読み出されるバンクの数を低減し、そのためそれらの動作の効率を改善し、及び／又はその他の方式でその動作を最適化し得る。

【0553】

第２の命令処理ワークフロー９１０は、第２の例示のストレージ命令９１２を受け取ることに応答して実行される。第２のストア命令９１２は、Ａｄｄｒ３において６４バイトを書き込むＣＰＵ書き込み動作又はコマンドである。アドレス処理部３０２ａ～ｃは、第２ストア命令９１２に含まれる第２のデータ（ＣＰＵ‐Ｗｒｉｔｅ Ｄａｔａ）を回転させ及び／又は他の方式で編成して、第２の例示の回転又は整合されたデータ（Ｗｒｉｔｅ‐Ｄａｔａ Ａｌｉｇｎｅｄ）９１４を生成し得る。例えば、アドレス処理構成要素３０２ａ～ｃは、Ｌ１キャッシュ１１０などのキャッシュメモリに関連する正しいレーンに第２のデータを置くように第２のデータをシフトし得る。

【0554】

アドレス処理構成要素３０２ａ～ｃは、第２のストア命令９１２のＡｄｄｒ３が読み書きされる８つのバンク全体（例えば、図７のバンク７０２のうちの８つ）を示すと判定し得る。このような例では、アドレス処理構成要素３０２ａ～ｃは、読み出すバンクの数又は量が０ｘ０１ＦＦであり、書き込むバンクの数又は量が０ｘ０１ＦＦであることを判定し得る。例えば、アドレス処理構成要素３０２ａ～ｃは、図７のバンク０～８がアクセスされる必要があると判定し得、バンクの各々は対応するビット（例えば、バンク８のための第１のビット、バンク７のための第２のビット、バンク６のための第３のビット等）を有する。このような例では、アドレス処理構成要素３０２ａ～ｃは、第２のストア命令９１２のためにアクセスされる必要があるそれぞれのバンクを示す１値（例えば、バンク８は１であり、バンク７は１であるなど）を有するバンク０～８のためのビットの各々に基づいて、バイナリで１１１１１１１１１である、０ｘ０１ＦＦの読み出されたバンクの数のためのアドレスを生成し得る。

【0555】

幾つかの例において、図３Ａ～図３Ｄのバンク処理論理３０３は、第３のストア命令９２２がバンク全体の書き込みを示すか、又は部分的バンクの書き込みを示すかを検出する。第２の命令処理ワークフロー９１０において、バンク処理論理３０３は、バンク０及び８が完全に上書きされるべきときを判定し得、そのため、バンク０及び８が最初に読み出される必要がない。例えば、バンク処理論理３０３は、読み出されるバンクの数が０ｘ０１０１であり、これは、バイナリで１０００００００１であり、バンク０及び８が読み出される必要がないことを示す。有利なことに、バンク処理論理３０３は、キャッシュシステムの以前の実装と比較して少ない読み出し動作を行うことによって、メインキャッシュストアキュー２１２、メインストレージ２１４、及び／又はより一般的には、図７のカプセル化されたデータキャッシュシステム７００から読み出されるバンクの数を低減し、そのためそれらの動作の効率を改善し、及び／又はその他の方式でその動作を最適化し得る。

【0556】

第３の命令処理ワークフロー９２０は、第３の例示のストア命令９２２を受け取ることに応答して実行される。第３のストア命令９２２は、Ａｄｄｒ１１３に６４バイトを書き込むためのＣＰＵ書き込み動作又はコマンドである。アドレス処理構成要素３０２ａ～ｃは、第３のストア命令９２２に含まれる第２のデータ（ＣＰＵ‐Ｗｒｉｔｅ Ｄａｔａ）を回転させ及び／又は他の方式で編成して、第３の例示の回転又は整合されたされたデータ（Ｗｒｉｔｅ‐Ｄａｔａ Ａｌｉｇｎｅｄ）９２４を生成し得る。例えば、アドレス処理構成要素３０２ａ～ｃは、第３のデータを、Ｌ１キャッシュ１１０などのキャッシュメモリに関連する正しいレーンに第３のデータを置くようにシフトし得る。

【0557】

アドレス処理構成要素３０２ａ～ｃは、第３のストア命令９２２のＡｄｄｒ１１３が読み書きされる８つのバンク全体（例えば、図７のバンク７２２のうちの８つ）を示すと判定し得る。このような例では、アドレス処理構成要素３０２ａ～ｃは、読み出すバンクの数又は量が０ｘＣ０７Ｆであり、書き込むバンクの数又は量が０ｘＣ０７Ｆであることを判定し得る。例えば、アドレス処理構成要素３０２ａ～ｃは、図７のバンク０～６及び１４～１５がアクセスされる必要があると判定し得、ここで、バンクの各々は対応するビット（例えば、バンク１５のための第１のビット、バンク１４のための第２のビット、バンク６のための第３のビットなど）を有する。このような例では、アドレス処理構成要素３０２ａ～ｃは、第３のストア命令９２２のためにアクセスされる必要があるそれぞれのバンクを示す１値（例えば、バンク１５が１であり、バンク１４が１であり、バンク６が１であるなど）を有するバンク０～６及び１４～１５のビットのそれぞれに基づいて、バイナリで１１０００００００１１１１１１１である、０ｘＣ０７Ｆのバンク読み出し数のアドレスを生成し得る。

【0558】

幾つかの例において、図３Ａ～図３Ｄのバンク処理論理３０３は、第３のストア命令９２２がバンク全体の書き込みを示すか、又は部分的バンクの書き込みを示すかを検出する。第３の命令処理ワークフロー９２０では、バンク処理論理３０３は、バンク６及び１４～１５が完全に上書きされるべきであり、バンク６及び１４～１５は最初に読み出される必要がないと判定し得る。例えば、バンク処理論理３０３は、読み出されるバンクの数が０ｘＣ０８０であり、これはバイナリで１１００００００１０００００００であり、バンク６及び１４～１５から読み出される必要がないことを示す。有利なことに、バンク処理論理３０３はキャッシュシステムの以前の実装と比較して少ない読み出し動作を行うことによって、メインキャッシュストアキュー２１２、メインストレージ２１４、及び／又はより一般的には、図７のカプセル化されたデータキャッシュシステム７００から読み出されるバンクの数を低減し、そのためそれらの動作の効率を改善し、及び／又はその他の方式でその動作を最適化し得る。

【0559】

図１０Ａは、例示のデータキャッシュシステム１０００の概略図である。データキャッシュシステム１０００は、図１、図２、及び／又は図３のＬ１キャッシュ１１０、又はその一部の例示の実装とし得る。データキャッシュシステム１０００は、図７Ｂのカプセル化されたデータキャッシュシステム７００の第１の例示のバンク（ＥＮＣＡＰＳＵＬＡＴＥＤ ＤＡＴＡ ＣＡＣＨＥ ＳＹＳＴＥＭ ＢＡＮＫ［ｉ］）１００２を含む。例えば、第１のバンク１００２は、図７Ｂのメインキャッシュストレージキュー：バンク１及びメインストレージ：バンク１に対応し得る。第１のバンク１００２は、図２のメインキャッシュストアキュー２１２の第１の例示のメインキャッシュストアキューバンク１００４を含み、これは、図７Ｂのメインキャッシュストアキュー：バンク１の例示の実装であり得る。第１のバンク１００２は、図２のメインストレージ２１４の第１の例示のメインストレージバンク１００６を含み、これは、図７Ｂのメインストレージ：バンク１の例示の実装とし得る。

【0560】

データキャッシュシステム１０００は、第１の例示のアドレス処理論理１００１と第２の例示のアドレス処理論理１００３とを含む。第１のアドレス処理論理１００１及び第２のアドレス処理論理１００３は、図３Ａ～図３Ｄのアドレス処理構成要素３０２ａ～ｃ及び／又は図３Ａ～図３Ｄのバンク処理論理３０３の例示の実装であり得る。第１のアドレス処理論理１００１は、図３Ａ～Ｄの第１のアドレス処理構成要素３０２ａ、第２のアドレス処理構成要素３０２ｂ、又は第３のアドレス処理構成要素３０２ｃのうちの少なくとも１つの例示の実装であり得る。第２のアドレス処理論理１００１は、図３Ａ～図３Ｄの第１のアドレス処理構成要素３０２ａ、第２のアドレス処理構成要素３０２ｂ、又は第３のアドレス処理構成要素３０２ｃのうちの少なくとも１つの例示の実装とし得る。

【0561】

データキャッシュシステム１０００は、例示の調停論理１００８、１０１０、及び例示のマルチプレクサ論理１０１２、１０１４、１０１６を含む。調停論理１００８、１０１０は、第１の例示の調停論理（例えば、第１のアービタ）１００８及び第２の例示の調停論理（例えば、第２のアービタ）１０１０を含む。第１の調停論理１００８は、メインストレージ読み出し／書き込みアービタ（ＭＳ Ｒ／Ｗ ＡＲＢ［ｉ］）であり、第２の調停論理１０１０は、メインキャッシュストアキュー（ＳＴＱ ＷＲＩＴＥ ＡＲＢ［ｉ］）である。図１０Ａの図示される例の例示の調停論理１００８、１０１０は、例えば、ハードウェアプロセッサなどの論理回路によって実装される。しかしながら、例えば、１つ又は複数のアナログ又はデジタル回路、論理回路、プログラマブルプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブル論理デバイス（ＦＰＬＤ）、デジタル信号プロセッサ（ＤＳＰ）など、任意の他のタイプの回路を付加的に又は代替として用いてもよい。図１０Ａに図示される例の例示のマルチプレクサ論理１０１２、１０１４、１０１６は、例えばハードウェアプロセッサなどの論理回路によって実装される。しかしながら、例えば、１つ又は複数のアナログ又はデジタル回路、論理回路、プログラマブルプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブル論理デバイス（ＦＰＬＤ）、デジタル信号プロセッサ（ＤＳＰ）など、任意の他のタイプの回路を付加的に又は代替として用いてもよい。

【0562】

マルチプレクサ論理１０１２、１０１４、１０１６は、第１の例示のマルチプレクサ（ＭＵＸ１［ｉ］）（例えば、第１のマルチプレクサ論理回路）１０１２と、第２の例示のマルチプレクサ（ＭＵＸ２［ｉ］（例えば、第２のマルチプレクサ論理回路）１０１４と、第３の例示のマルチプレクサ（ＭＵＸ３［ｉ］）（例えば、第３のマルチプレクサ論理回路）１０１６とを含む。マルチプレクサ１０１２、１０１４、１０１６は、選択入力（ＳＥＬ［ｉ］）、データ入力（１～３）、及び出力を有する。

【0563】

マルチプレクサ１０１２、１０１４、１０１６の第１のデータ入力（データ入力１）は、第１のアドレス処理論理１００１及び第２のアドレス処理論理１００３に結合される。マルチプレクサ１０１２、１０１４、１０１６の第２のデータ入力（データ入力２）は、第１のアドレス処理論理１００１及び第２のアドレス処理論理１００３に結合される。マルチプレクサ１０１２、１０１４、１０１６の第３のデータ入力（データ入力３）は、第１のアドレス処理論理１００１及び第２のアドレス処理論理１００３に結合される。

【0564】

第１のマルチプレクサ１０１２の選択入力は、第２の調停論理１０１０の出力に結合される。第２のマルチプレクサ１０１４の選択入力及び第３のマルチプレクサ１０１６の選択入力は、第１の調停論理１００８の出力に結合される。第１のマルチプレクサ１０１２の出力は、第１のメインキャッシュストアバンク１００４の例示の書き込みポート（ＷＲＩＴＥ ＰＯＲＴ［ｉ］）１０２４に結合される。第２のマルチプレクサ１０１４の出力は、第１のメインキャッシュストアバンク１００４の例示の読み出しポート（ＲＥＡＤ ＰＯＲＴ［ｉ］）１０２６に結合される。第３のマルチプレクサ１０１６の出力は、第１のメインストレージバンク１００６の例示の読み出し／書き込みポート（ＲＥＡＤ／ＷＲＩＴＥ ＰＯＲＴ［ｉ］）１０２８に結合される。第１の調停論理１００８は、第１のアドレス処理論理１００１、第２のアドレス処理論理１００３、第２の調停論理１０１０、及び第１のメインキャッシュストアキューバンク１００４の出力に結合される。

【0565】

図１０ＡのＳＴＱ［ｉ］は、メインキャッシュストアキュー２１２のマルチバンク実装の単一バンクを表す。例えば、メインキャッシュストアキュー２１２は、１６個のバンクを有するメインキャッシュストアキュー２１２を表すＳＴＱ［０］～ＳＴＱ［１５］を有し得る。このような例では、ＳＴＱ［０］～ＳＴＱ［１５］の各々が６４ビット（すなわち、８バイト）を格納し得る。このような幾つかの例において、ＳＴＱ［０］～ＳＴＱ［１５］及び／又はより一般的にはメインキャッシュストアキュー２１２は、２４，５７６ビット（すなわち、３０７２バイト）を格納し得る。代替として、ＳＴＱ［０］～ＳＴＱ［１５］の各々が異なる量のビットを格納し得、そのため、メインキャッシュストアキューは異なる量のビットを格納し得る。

【0566】

第１のバンク１００２を含む複数のバンクは、カプセル化されて、カプセル化されたデータキャッシュシステム１０３４を形成及び／又は生成し得る。例えば、カプセル化されたデータキャッシュシステム１０３４は、図７Ｂのカプセル化されたデータキャッシュシステム７００の例示の実装とし得る。有利にも、メインキャッシュストアキュー２１２及びメインストレージ２１４の各対応するバンクは、外部システムと相互作用するときに簡略化のために、例示のカプセル化されたデータキャッシュバンク１０３６を形成及び／又は生成するために共にカプセル化され得る。カプセル化されたデータキャッシュバンク１０３６の各々は、例示のカプセル化された書き込みポート（ＷＲＩＴＥ ＰＯＲＴ（ＳＴＱ［ｉ］））４３８、例示のカプセル化された読み出しポート（ＲＥＡＤ ＰＯＲＴ（ＳＴＱ［ｉ］））１０４０、及び例示のカプセル化された読み出し／書き込みポート（ＲＥＡＤ／ＷＲＩＴＥ ＰＯＲＴ ＭＳ［ｉ］）１０４２を含む。

【0567】

第１のアドレス処理論理１００１及び／又は第２のアドレス処理論理１００３は、図１のＣＰＵ１０２の図１のインタフェースの１つから、例示のストア命令１０１８、１０２０、１０２２を取得することができる。ストア命令１０１８、１０２０、１０２２は、ＷＤＡＴＡ、ＡＤＤＲ、ＢＹＴＥＮ、ＳＩＺＥ、及びＲ／Ｗなどの例示のデータを含む。ＷＤＡＴＡは、メインキャッシュストアキュー２１２又はメインストレージ２１４の少なくとも１つに書き込まれる及び／又は他の方式で格納されるデータ（例えば、６４ビットのデータ）に対応する。ＡＤＤＲは、メインキャッシュストアキュー２１２又はメインストレージ２１４の少なくとも１つに関連するデータアドレスに対応する。ＢＹＴＥＮは、バイトイネーブルデータに対応する。ＳＩＺＥは、データアクセス動作（例えば、読み出し動作、書き込み動作、変更動作など、及び／又はそれらの組み合わせ）のデータサイズに対応する。Ｒ／Ｗは、ストア命令が読み出し動作であるか書き込み動作であるかに対応する。

【0568】

ストア命令１０１８、１０２０、１０２２は、第１の例示のストア命令（ＳＣＡＬＡＲ＿ＤＰ（ＤＰ０））１０１８、第２の例示のストア命令（ＤＭＡ）１０２０、及び第３の例示のストア命令（ＶＥＣＴＯＲ＿ＤＰ（ＤＰ１））１０２２を含む。第１のストア命令１０１８は、図１のスカラーインタフェース（例えば、図２のＣＰＵインタフェース２０２）から送信され、そのため、データキャッシュシステム１０００のスカラーデータ経路（ＳＣＡＬＡＲ＿ＤＰ（ＤＰ１））に対応する。第２のストア命令１０２０は、ダイレクトメモリアクセス（ＤＭＡ）インタフェースなどの図１のメモリインタフェースから送信され、そのためＤＭＡデータ経路に対応する。第３のストア命令１０２２は、図１のベクトルインタフェース（例えば、図２のＣＰＵインタフェース２０２）から送信され、そのため、データキャッシュシステム１０００のベクトルデータ経路（ＶＥＣＴＯＲ＿ＤＰ（ＤＰ１））に対応する。

【0569】

第１のアドレス処理論理１００１及び／又は第２のアドレス処理論理１００３は、メインキャッシュストアキュー２１２又はメインストレージ２１４の少なくとも１つに関連するデータアクセス動作を実行するために用いられ得るトランザクションデータ（ＴＲＡＮＳＡＣＴＩＯＮ_ＤＰ０［ｉ］、ＴＲＡＮＳＡＣＴＩＯＮ ＤＭＡ［ｉ］、ＴＲＡＮＳＡＣＴＩＯＮ ＤＰ１［ｉ］）を生成する。第１のアドレス処理論理１００１は、ストア命令１０１８、１０２０、１０２２のそれぞれ１つ（又は複数）からＷＤＡＴＡを抽出し得、幾つかの例において回転し得、抽出された及び／又は回転されたＷＤＡＴＡをマルチプレクサ１０１２、１０１４、１０１６のそれぞれの第１の入力に送信し得る。例えば、第１のアドレス処理論理１００１は、第１のストア命令１０１８から第１のＷＤＡＴＡを抽出し得、回転させ得、第１の抽出され回転させられたＷＤＡＴＡを、第１のマルチプレクサ１０１２の第１の入力、第２のマルチプレクサ１０１４の第１の入力、及び第３のマルチプレクサ１０１６の第１の入力に送信し得る。

【0570】

第２のアドレス処理論理１００３は、ストアキュー２１２又はメインストレージ２１４の少なくとも１つの１６バンクのうちの１つ又は複数のバンクのアドレス（ＭＳ／ＳＴＱ＿ＡＤＤＲ［ｉ］）を判定し得る。アドレスは、ストア命令１０１８、１０２０、１０２２に含まれるＡＤＤＲデータに基づき得る。第２のアドレス処理論理１００３は、ストア命令１０１８、１０２０、１０２２に含まれるＢＹＴＥＮデータに基づいて、バンク毎のバイトイネーブル値（ＢＹＴＥＮ／ＢＡＮＫ［ｉ］）を判定し得る。第２のアドレス処理論理１００３は、ストア命令１０１８、１０２０、１０２２に含まれるＲ／Ｗデータに基づいて、書き込みバンク要求（ＷＲ＿ＢＡＮＫ＿ＲＥＱ［ｉ］）及び／又は読み出しバンク要求（ＲＤ＿ＢＡＮＫ＿ＲＥＱ［ｉ］）を判定し得る。

【0571】

第１のアドレス処理論理１００１及び／又は第２のアドレス処理論理１００３は、ストア命令１０１８、１０２０、１０２２のそれぞれの１つのためのトランザクションデータを判定し得る。トランザクションデータは、回転されたＷＤＡＴＡデータ、ＭＳ／ＳＴＱ＿ＡＤＤＲ［ｉ］、及びＢＹＴＥＮ／ＢＡＮＫ［ｉ］を含み得、例えば、第１のアドレス処理論理１００１及び／又は第２のアドレス処理論理１００３は、第１のストア命令１０１８に基づいて第１のトランザクションデータ（ＴＲＡＮＳＡＣＴＩＯＮ_ＤＰ０［ｉ］）、第２のストア命令１０２０に基づいて第２のトランザクションデータ（ＴＲＡＮＳＡＣＴＩＯＮ_ＤＭＡ［ｉ］）、及び第３のストア命令１０２２に基づいて第３のトランザクションデータ（ＴＲＡＮＳＡＣＴＩＯＮ_ＤＰ１［ｉ］）を生成し得る。このような例では、第１のアドレス処理論理１００１及び／又は第２のアドレス処理論理１００３は、第１のトランザクションデータをマルチプレクサ１０１２、１０１４、１０１６の第１の入力に、第２のトランザクションデータをマルチプレクサ１０１２、１０１４、１０１６の第２の入力に、第３のトランザクションデータをマルチプレクサ１０１２、１０１４、１０１６の第３の入力に送信し得る。

【0572】

例示の動作条件において、第１のアドレス処理論理１００１及び第２のアドレス処理論理１００３は、ストア命令１０１８、１０２０、１０２２を取得する。第１のアドレス処理論理１００１及び第２のアドレス処理論理１００３は、ストア命令１０１８、１０２０、１０２２のそれぞれに基づいて、第１から第３のトランザクションデータを生成する。第１のアドレス処理論理１００１及び第２のアドレス処理論理１００３は、第１～第３のトランザクションデータをマルチプレクサ１０１２、１０１４、１０１６に送信する。第２のアドレス処理論理１００３は、ストア命令１０１８、１０２０、１０２２の各々に対応する読み出しバンク要求又は書き込みバンク要求のいずれかを送信する。

【0573】

例示の動作条件において、第１の調停論理１００８は、ストア命令１０１８、１０２０、１０２２のうちの１つ（又は複数）がメインキャッシュストアキュー２１２の１つ又は複数のバンクを読み出すこと、又はメインストレージ２１４の１つ又は複数のバンクに書き込むことを要求しているかどうかを判定する。例示の動作条件において、第１の調停論理１００８は、書き込み動作よりも読み出し動作を優先させる。例示の動作条件において、ストアキュー２１２のバンクは、ストアキュー２１２が満たされたことに応答して、ストアキューフル信号（ＦＵＬＬ＿ＳＩＧ［ｉ］）１０３０の例を生成し得る。例示の動作条件において、ストアキュー２１２のバンクは、完全データ書き込み信号例（ＣＯＭＬＥＴＥ＿ＤＡＴＡ＿ＷＲ＿ＳＩＧ［ｉ］）１０３２を生成し得る。

【0574】

例えば、第１のストア命令１０１８はバンク０～４の書き込み動作に対応し得、第２のストア命令１０２０はバンク５～９の読み出し動作に対応し得、第３のストア命令１０２２は、バンク１０～１４の読み出し動作に対応し得る。第２の調停論理１０１０は、バンク０～４の書き込みポート１０２４に第１のトランザクションデータを送信するためにＤＰ０を割り振ることができる（例えば、ＷＲＩＴＥ ＰＯＲＴ［０］、ＷＲＩＴＥ ＰＯＲＴ［ｌ］、ＷＲＩＴＥ ＰＯＲＴ［２］など）。これは、他のデータ経路は、処理されるべき書き込み動作を要求していないためである。第２の調停論理１０１０は、第１のトランザクションデータを選択するように第１のマルチプレクサ１０１２に命令する信号（ＳＥＬ［ｉ］）を生成することによってＤＰ０を割り振ることができる。第１の調停論理１００８は、第２のトランザクションデータをバンク５～９の読み出しポート１０２６（例えば、ＲＥＡＤ ＰＯＲＴ［４］、ＲＥＡＤ ＰＯＲＴ［５］、ＲＥＡＤ ＰＯＲＴ［６］など）に送信するようにＤＭＡを割り振ることができる。これは他のデータ経路がバンク５～９に関連して処理されるべき読み出し動作を要求していないからである。第１の調停論理１００８は、第２のトランザクションデータを選択するように第２のマルチプレクサ１０１４に命令する信号（ＳＥＬ［ｉ］）を生成することによってＤＭＡを割り振ることができる。第１の調停論理１００８は、第３のトランザクションデータをバンク１０～１４の読み出しポート１０２６（例えば、ＲＥＡＤ ＰＯＲＴ［９］、ＲＥＡＤ ＰＯＲＴ［１０］、ＲＥＡＤ ＰＯＲＴ［１１］など）に送信するようにＤＰ１を割り振ることができる。これは他のデータ経路がバンク１０～１４に関連して処理されるべき読み出し動作を要求していないからである。第１の調停論理１００８は、第３のトランザクションデータを選択するように第３のマルチプレクサ１０１６に命令する信号（ＳＥＬ［ｉ］）を生成することによってＤＰ１を割り振ることができる。このような例では、バンク１５はデータ経路のいずれにも割り当てられない。

【0575】

例示の動作条件において、第１のストア命令１０１８が分割されたバンク０～４の書き込み動作に対応する場合、第１の調停論理１００８は、書き込み動作を遅延させ及び／又はそうでなければストールさせ得る。例えば、書き込み動作の第１の部分がメインキャッシュストアキュー２１２への書き込みに関連付けられ、書き込み動作の第２の部分がメインストレージ２１４からの読み出しに関連付けられている場合、第１の調停論理１００８は第２の調停論理１０１０に対して、書き込みポート１０２４に第１のトランザクションデータを処理しない及び／又は他の方式で割り振らないように命令し得る。

【0576】

例示の動作条件において、第１のストア命令１０１８が分割されたバンク０～４に対する書き込み動作に対応する場合、メインキャッシュストアキュー２１２は、完全なデータが書き込みのためにアセンブルされたときに、第１の調停論理４０８に書き込み動作を処理するように指令し得る。例えば、書き込み動作の第１の部分がメインキャッシュストアキュー２１２への書き込みに関連付けられ、書き込み動作の第２の部分がメインキャッシュストアキュー２１２又はメインストレージ２１４の少なくとも１つからの読み出しに関連付けられている場合、第１の調停論理１００８は、読み出し／書き込みポート１０２８に第１のトランザクションデータを割り振るのを待機することができる。このような例では、メインキャッシュストアキュー２１２内の第２の部分に関連するデータの位置特定に応答して、メインキャッシュストアキュー２１２は配置されたデータをメインストレージ２１４に搬送し得る。メインストレージ２１４へのデータの搬送に応答して、メインキャッシュストアキュー２１２は、書き込み動作に必要なデータの完全なセットが読出され及び／又は処理のためにアセンブルされているので、書き込み動作を処理するように第１の調停論理１０１０に命令するＣＯＭＰＬＥＴＥ＿ＤＡＴＡ＿ＷＲ＿ＳＩＧ［ｉ］のための信号（例えば、論理高信号をアサートする）を生成し得る。

【0577】

図１０Ｂは、例示のデータキャッシュシステム１０００ｂの概略図である。データキャッシュシステム１０００ｂは、図１、図２、及び／又は図３のＬ１キャッシュ１１０、又はその一部の例示の実装とし得る。データキャッシュシステム１０００ｂは、図７Ａのカプセル化されたデータキャッシュシステム７００の第１の例示のバンク（ＥＮＣＡＰＳＵＬＡＴＥＤ ＤＡＴＡ ＣＡＣＨＥ ＳＹＳＴＥＭ ＢＡＮＫ［ｉ］）１００２ｂを含む。例えば、第１のバンク１００２ｂは、図７ＡのＶＩＣＴＩＭ ＣＡＣＨＥ ＳＴＯＲＥ ＱＵＥＵＥ：ＢＡＮＫ１及びＶＩＣＴＩＭ ＳＴＯＲＡＧＥ：ＢＡＮＫ１に対応し得る。第１のバンク１００２ｂは、図２の犠牲キャッシュストアキュー２１６の第１の例示の犠牲キャッシュストアキューバンク１００４ｂを含み、これは、図７ＡのＶＩＣＴＩＭ ＣＡＣＨＥ ＳＴＯＲＥ ＱＵＥＵＥ：ＢＡＮＫ１の例示の実装とし得る。第１のバンク１００２ｂは図２の犠牲ストレージ２１８の第１の例示の犠牲ストレージバンク１００６ｂを含み、これは、図７ＡのＶＩＣＴＩＭ ＳＴＯＲＡＧＥ：ＢＡＮＫ１の例示の実装とし得る。

【0578】

データキャッシュシステム１０００ｂは、第１の例示のアドレス処理論理１００１ｂ、第２の例示のアドレス処理論理１００３ｂ、例示の調停論理１００８ｂ、１０１０ｂ、及び例示のマルチプレクサ論理１０１２ｂ、１０１４ｂ、１０１６ｂを含む。調停論理１００８ｂ、１０１０ｂは、第１の例示の調停論理（例えば、第１のアービタ）１００８ｂと、第２の例示の調停論理（例えば、第２のアービタ）１０１０ｂとを含む。第１の調停論理１００８ｂは、犠牲ストレージ読み出し／書き込みアービタ（ＶＳ Ｒ／Ｗ ＡＲＢ［ｉ］）であり、第２の調停論理１０１０ｂは、犠牲キャッシュストアキュー（ＳＴＱ_Ｖ ＷＲＩＴＥ ＡＲＢ［ｉ］）である。図１０Ｂの図示される例の例示の調停論理１００８ｂ、１０１０ｂは、例えば、ハードウェアプロセッサなどの論理回路によって実装される。しかしながら、例えば、１つ又は複数のアナログ又はデジタル回路、論理回路、プログラマブルプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブル論理デバイス（ＦＰＬＤ）、デジタル信号プロセッサ（ＤＳＰ）など、任意の他のタイプの回路を付加的に又は代替として用いてもよい。図１０Ｂの図示される例の例示のマルチプレクサ論理１０１２ｂ、１０１４ｂ、１０１６ｂは、例えばハードウェアプロセッサなどの論理回路によって実装される。しかしながら、例えば、１つ又は複数のアナログ又はデジタル回路、論理回路、プログラマブルプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブル論理デバイス（ＦＰＬＤ）、デジタル信号プロセッサ（ＤＳＰ）など、任意の他のタイプの回路を付加的に又は代替として用いてもよい。

【0579】

マルチプレクサ論理１０１２ｂ、１０１４ｂ、１０１６ｂは、第１の例示のマルチプレクサ（ＭＵＸ１［ｉ］）（例えば第１のマルチプレクサ論理回路）１０１２ｂと、第２の例示のマルチプレクサ（ＭＵＸ２［ｉ］（例えば第２のマルチプレクサ論理回路）１０１４ｂと、第３の例示のマルチプレクサ（ＭＵＸ３［ｉ］）（例えば第３のマルチプレクサ論理回路）１０１６ｂ）とを含む。マルチプレクサ１０１２ｂ、１０１４ｂ、１０１６ｂは、選択入力（ＳＥＬ［ｉ］）、データ入力（１～３）、及び出力を有する。

【0580】

マルチプレクサ１０１２ｂ、１０１４ｂ、１０１６ｂの第１のデータ入力（データ入力１）は、アドレス処理論理１００１ｂ、１００３ｂに結合される。マルチプレクサ１０１２ｂ、１０１４ｂ、１０１６ｂの第２のデータ入力（データ入力２）は、アドレス処理論理１００１ｂ、１００３ｂに結合される。マルチプレクサ１０１２ｂ、１０１４ｂ、１０１６ｂの第３のデータ入力（データ入力３）は、アドレス処理論理１００１ｂ、１００３ｂに結合される。

【0581】

第１のマルチプレクサ１０１２ｂの選択入力は、第２の調停論理１０１０ｂの出力に結合される。第２のマルチプレクサ１０１４ｂの選択入力及び第３のマルチプレクサ１０１６ｂの選択入力は、第１の調停論理１００８ｂの出力に結合される。第１のマルチプレクサ１０１２ｂの出力は、第１の犠牲キャッシュストアバンク１００４ｂの例示の書き込みポート（ＷＲＩＴＥ ＰＯＲＴ［ｉ］）１０２４ｂに結合される。第２のマルチプレクサ１０１４ｂの出力は、第１の犠牲キャッシュストアバンク１００４ｂの例示の読み出しポート（ＲＥＡＤ ＰＯＲＴ［ｉ］）１０２６ｂに結合される。第３のマルチプレクサ１０１６ｂの出力は、第１の犠牲ストレージバンク１００６ｂの例示の読み出し／書き込みポート（ＲＥＡＤ／ＷＲＩＴＥ ＰＯＲＴ［ｉ］）１０２８ｂに結合される。第１の調停論理１００８ｂは、アドレス処理論理１００１ｂ、１００３ｂ、第２の調停論理１０１０ｂ、及び第１の犠牲キャッシュストアキューバンク１００４ｂの出力に結合される。

【0582】

図１０ＢのＳＴＱ＿Ｖ［ｉ］は、犠牲キャッシュストアキュー２１６のマルチバンク実装の単一バンクを表す。例えば、犠牲キャッシュストアキュー２１６は、１６バンクを有する犠牲キャッシュストアキュー２１６を表すＳＴＱ＿Ｖ［０］～ＳＴＱ＿Ｖ［１５］を有し得る。このような例では、ＳＴＱ＿Ｖ［０］～ＳＴＱ＿Ｖ［１５］の各々に６４ビット（すなわち８バイト）を格納し得る。このような幾つかの例において、ＳＴＱ＿Ｖ［０］～ＳＴＱ＿Ｖ［１５］、及び／又は、より一般的には犠牲キャッシュストアキュー２１６は、２４，５７６ビット（すなわち、３０７２バイト）を格納し得る。代替として、ＳＴＱ＿Ｖ［０］～ＳＴＱ＿Ｖ［１５］の各々が異なる量のビットを格納し得、そのため、犠牲キャッシュストアキュー２１６は異なる量のビットを格納し得る。

【0583】

第１のバンク１００２ｂを含む複数のバンクは、カプセル化されて、カプセル化されたデータキャッシュシステム１０３４ｂを形成及び／又は生成し得る。例えば、カプセル化されたデータキャッシュシステム１０３４ｂは、図７Ａのカプセル化されたデータキャッシュシステム７００の例示の実装とし得る。有利にも、犠牲キャッシュストアキュー２１６及び犠牲ストレージ２１８の各対応するバンクは、外部システムと相互作用するときに簡略化のために、例示のカプセル化されたデータキャッシュバンク１０３６ｂを形成及び／又はその他の方式で生成するために共にカプセル化し得る。カプセル化されたデータキャッシュバンク１０３６ｂの各々は、例示のカプセル化された書き込みポート（ＷＲＩＴＥ ＰＯＲＴ（ＳＴＱ＿Ｖ［ｉ］）１０３８ｂ、例示のカプセル化された読み出しポート（ＲＥＡＤ ＰＯＲＴ（ＳＴＱ＿Ｖ［ｉ］）１０４０ｂ）、及び例示のカプセル化された読み出し／書き込みポート（ＲＥＡＤ／ＷＲＩＴＥ ＰＯＲＴ ＭＳ［ｉ］）１０４２ｂを含む。

【0584】

アドレス処理論理１００１ｂ、１００３ｂは、図１のＣＰＵ１０２の図１のインタフェースの１つから、例示のストア命令１０１８ｂ、１０２０ｂ、１０２２ｂを取得し得る。ストア命令１０１８ｂ、１０２０ｂ、１０２２ｂは、ＷＤＡＴＡ、ＡＤＤＲ、ＢＹＴＥＮ、ＳＩＺＥ、及びＲ／Ｗなどの例示のデータを含む。ＷＤＡＴＡは、犠牲キャッシュストアキュー２１６又は犠牲ストア２１８のうちの少なくとも１つに書き込まれ及び／又はその他の方式で格納されるデータ（例えば、６４ビットのデータ）に対応する。ＡＤＤＲは、犠牲キャッシュストアキュー２１６又は犠牲ストレージ２１８の少なくとも１つに関連するデータアドレスに対応する。ＢＹＴＥＮは、バイトイネーブルデータに対応する。ＳＩＺＥは、データアクセス動作（例えば、読み出し動作、書き込み動作、変更動作など、及び／又はそれらの組み合わせ）のデータサイズに対応する。Ｒ／Ｗは、ストア命令が読み出し動作であるか書き込み動作であるかに対応する。

【0585】

ストア命令１０１８ｂ、１０２０ｂ、１０２２ｂは、第１の例示のストア命令（ＳＣＡＬＡＲ＿ＤＰ（ＤＰ０））１０１８ｂ、第２の例示のストア命令（ＤＭＡ）１０２０ｂ、及び第３の例示のストア命令（ＶＥＣＴＯＲ＿ＤＰ（ＤＰ１））１０２２ｂを含む。第１のストア命令１０１８ｂは、図１のスカラーインタフェース（例えば、図２のＣＰＵインタフェース２０２）から送信され、そのため、データキャッシュシステム１０００ｂのスカラーデータ経路（ＳＣＡＬＡＲ＿ＤＰ（ＤＰ１））に対応する。第２のストア命令１０２０ｂは、ダイレクトメモリアクセス（ＤＭＡ）インタフェースなどの図１のメモリインタフェースから送信され、そのため、ＤＭＡデータ経路に対応する。第３のストア命令１０２２ｂは、図１のベクトルインタフェース（例えば、図２のＣＰＵインタフェース２０２）から送信され、そのため、データキャッシュシステム１０００ｂのベクトルデータ経路（ＶＥＣＴＯＲ＿ＤＰ（ＤＰ１））に対応する。

【0586】

アドレス処理論理１００１ｂ、１００３ｂは、犠牲キャッシュストアキュー２１６又は犠牲ストレージ２１８の少なくとも１つに関連するデータアクセス動作を実行するために用いられ得るトランザクションデータ（ＴＲＡＮＳＡＣＴＩＯＮ＿ＤＰ０［ｉ］、ＴＲＡＮＳＡＣＴＩＯＮ ＤＭＡ［ｉ］、ＴＲＡＮＳＡＣＴＩＯＮ ＤＰ１［ｉ］）を生成し得る。第１のアドレス処理論理１００１ｂは、ストア命令１０１８ｂ、１０２０ｂ、１０２２ｂのそれぞれ１つ（又は複数）からＷＤＡＴＡを抽出し得、幾つかの例において回転し得、抽出された及び／又は回転されたＷＤＡＴＡを、マルチプレクサ１０１２ｂ、１０１４ｂ、１０１６ｂのそれぞれの第１の入力に送信し得る。例えば、第１のアドレス処理論理１００１ｂは、第１のストア命令１０１８ｂから第１のＷＤＡＴＡを抽出し得、回転させ得、第１の抽出され回転させられたＷＤＡＴＡを、第１のマルチプレクサ１０１２ｂの第１の入力、第２のマルチプレクサ１０１４ｂの第１の入力、及び第３のマルチプレクサ１０１６ｂの第１の入力に送信し得る。

【0587】

第２のアドレス処理論理１００３ｂは、犠牲キャッシュストアキュー２１６又は犠牲ストレージ２１８の少なくとも１つの１６個のバンクのうちの１つ又は複数のバンクのアドレス（ＭＳ／ＳＴＱ＿Ｖ＿ＡＤＤＲ［ｉ］）を判定し得る。アドレスは、ストア命令１０１８ｂ、１０２０ｂ、１０２２ｂに含まれるＡＤＤＲデータに基づき得る。第２のアドレス処理論理１００３ｂは、ストア命令１０１８ｂ、１０２０ｂ、１０２２ｂに含まれるＢＹＴＥＮデータに基づいて、バンク毎のバイトイネーブル値（ＢＹＴＥＮ／ＢＡＮＫ［ｉ］）を判定し得る。第２のアドレス処理論理１００３ｂは、ストア命令１０１８ｂ、１０２０ｂ、１０２２ｂに含まれるＲ／Ｗデータに基づいて、書き込みバンク要求（ＷＲ＿ＢＡＮＫ＿ＲＥＱ［ｉ］）及び／又は読み出しバンク要求（ＲＤ＿ＢＡＮＫ＿ＲＥＱ［ｉ］）を判定し得る。

【0588】

アドレス処理論理１００１ｂ、１００３ｂは、ストア命令１０１８ｂ、１０２０ｂ、１０２２ｂのそれぞれについて、トランザクションデータを判定し得る。トランザクションデータには、回転されたＷＤＡＴＡデータ、ＭＳ／ＳＴＱ＿Ｖ＿ＡＤＤＲ［ｉ］、及びＢＹＴＥＮ／ＢＡＮＫ［ｉ］を含み得る。例えば、アドレス処理論理１００１ｂ、１００３ｂは、第１のストア命令１０１８ｂに基づいて第１のトランザクションデータ（ＴＲＡＮＳＡＣＴＩＯＮ＿ＤＰ０［ｉ］）を、第２のストア命令１０２０ｂに基づいて第２のトランザクションデータ（ＴＲＡＮＳＡＣＴＩＯＮ_ＤＭＡ［ｉ］）を、及び第３のストア命令１０２２ｂに基づいて第３のトランザクションデータ（ＴＲＡＮＳＡＣＴＩＯＮ＿ＤＰ１［ｉ］）を生成し得る。このような例では、アドレス処理論理１００１ｂ、１００３ｂは、第１のトランザクションデータをマルチプレクサ１０１２ｂ、１０１４ｂ、１０１６ｂの第１の入力に送信し、第２のトランザクションデータをマルチプレクサ１０１２ｂ、１０１４ｂ、１０１６ｂの第２の入力に送信し、第３のトランザクションデータをマルチプレクサ１０１２ｂ、１０１４ｂ、１０１６ｂの第３の入力に送信し得る。

【0589】

例示の動作条件において、アドレス処理論理１００１ｂ、１００３ｂは、ストア命令１０１８ｂ、１０２０ｂ、１０２２ｂを取得する。アドレス処理論理１００１ｂ、１００３ｂは、ストア命令１０１８ｂ、１０２０ｂ、１０２２ｂのそれぞれに基づいて、第１から第３のトランザクションデータを生成する。アドレス処理論理１００１ｂ、１００３ｂは、第１から第３のトランザクションデータをマルチプレクサ１０１２ｂ、１０１４ｂ、１０１６ｂに送信する。第２のアドレス処理論理１００３ｂは、ストア命令１０１８ｂ、１０２０ｂ、１０２２ｂのそれぞれに対応する読み出しバンク要求又は書き込みバンク要求のいずれかを送信する。

【0590】

例示の動作条件において、第１の調停論理１００８ｂは、ストア命令１０１８ｂ、１０２０ｂ、１０２２ｂのうちの１つ（又は複数）が犠牲キャッシュストアキュー２１６の１つ又は複数のバンクを読み出すこと又は犠牲ストレージ２１８の１つ又は複数のバンクに書き込むことを要求しているかどうかを判定する。例示の動作条件において、第１の調停論理１００８ｂは、書き込み動作よりも読み出し動作を優先させる。例示の動作条件において、犠牲キャッシュストアキュー２１６のバンクは、犠牲キャッシュストアキュー２１６がいっぱいになったことに応答して、例示のストアキューフル信号（ＦＵＬＬ＿ＳＩＧ［ｉ］）１０３０ｂを生成し得る。例示の動作条件において、犠牲キャッシュストアキュー２１６のバンクは、例示の完全データ書き込み信号（ＣＯＭＬＥＴＥ＿ＤＡＴＡ＿ＷＲ＿ＳＩＧ［ｉ］）１０３２ｂを生成し得る。

【0591】

例えば、第１のストア命令１０１８ｂはバンク０～４の書き込み動作に対応し得、第２のストア命令１０２０ｂはバンク５～９の読み出し動作に対応し得、第３のストア命令１０２２ｂは、バンク１０～１４の読み出し動作に対応し得る。第２の調停論理１０１０ｂは、第１のトランザクションデータをバンク０～４の書き込みポート１０２４ｂ（例えば、ＷＲＩＴＥ ＰＯＲＴ［０］、ＷＲＩＴＥ ＰＯＲＴ［１］、ＷＲＩＴＥ ＰＯＲＴ［２］など）に送信するようにＤＰ０を割り振ることができる。第２の調停論理１０１０ｂは、第１のトランザクションデータを選択するように第１のマルチプレクサ１０１２ｂに命令する信号（ＳＥＬ［ｉ］）を生成することによってＤＰ０を割り振ることができる。第１の調停論理１００８ｂは、第２のトランザクションデータをバンク５～９の読み出しポート１０２６ｂ（例えば、ＲＥＡＤ ＰＯＲＴ［４］、ＲＥＡＤ ＰＯＲＴ［５］、ＲＥＡＤ ＰＯＲＴ［６］など）に送信するようにＤＭＡを割り振ることができる。これは他のデータ経路がバンク５～９に関連して処理されるべき読み出し動作を要求していないからである。第１の調停論理１００８ｂは、第２のトランザクションデータを選択するように第２のマルチプレクサ１０１４ｂに命令する信号（ＳＥＬ［ｉ］）を生成することによってＤＭＡを割り振ることができる。第１の調停論理１００８ｂは、バンク１０～１４の読み出しポート１０２６ｂ（例えば、ＲＥＡＤ ＰＯＲＴ［９］、ＲＥＡＤ ＰＯＲＴ［１０］、ＲＥＡＤ ＰＯＲＴ［１１］など）に第３のトランザクションデータを送信するようにＤＰ１を割り振ることができる。これはバンク１０～１４に関連して処理されるべき読み出し動作を要求する他のデータ経路がないためである。第１の調停論理１００８ｂは、第３のトランザクションデータを選択するように第３のマルチプレクサ１０１６ｂに命令する信号（ＳＥＬ［ｉ］）を生成することによってＤＰ１を割り振ることができる。このような例では、バンク１５はデータ経路のいずれにも割り当てられない。

【0592】

例示の動作条件において、第１のストア命令１０１８ｂが分割されたバンク０～４の書き込み動作に対応する場合、第１の調停論理１００８ｂは、書き込み動作を遅延させ及び／又はそうでなければストールさせ得る。例えば、書き込み動作の第１の部分が犠牲キャッシュストアキュー２１６への書き込みに関連し、書き込み動作の第２の部分が犠牲ストレージ２１８からの読み出しに関連する場合、第１の調停論理１００８ｂは、第２の調停論理１０１０ｂに、第１のトランザクションデータを処理しないように及び／又はその他の方式で第１のトランザクションデータを書き込みポート１０２４ｂに割り振らないように命令し得る。

【0593】

例示の動作条件において、第１のストア命令１０１８ｂが分割されたバンク０～４の書き込み動作に対応する場合、犠牲キャッシュストアキュー２１６は、完全なデータが書き込みのためにアセンブルされたときに、書き込み動作を処理するように第１の調停論理１００８ｂに命令し得る。例えば、書き込み動作の第１の部分が犠牲キャッシュストアキュー２１６への書き込みに関連付けられ、書き込み動作の第２の部分が犠牲キャッシュストアキュー２１６又は犠牲ストレージ２１８の少なくとも１つからの読み出しに関連付けられている場合、第１の調停論理１００８ｂは、読み出し／書き込みポート１０２８ｂに第１のトランザクションデータを割り振るのを待機することができる。このような例では、犠牲キャッシュストアキュー２１６内の第２の部分に関連するデータの位置を特定することに応答して、犠牲キャッシュストアキュー２１６は位置決めされたデータを犠牲ストレージ２１８に搬送し得る。犠牲ストレージ２１８へのデータの搬送に応答して、犠牲キャッシュストアキュー２１６は、ＣＯＭＰＬＥＴＥ＿ＤＡＴＡ＿ＷＲ＿ＳＩＧ［ｉ］のための信号（例えば、論理高信号をアサートする）を生成し得、書き込み動作に必要なデータの完全なセットが読出され及び／又は処理のためにアセンブルされているので、書き込み動作を処理するように第１の調停論理１０１０ｂに命令する。

【0594】

図１１Ａでは、例示のレース１１０２ａ、１１０２ｂ、１１０２ｃ、１１０２ｄ、１１０２ｅが、犠牲キャッシュストアキュー２１６によって取得された情報（例えば、バイト、ビットなど）を格納するように構成される電子デバイスである。例示のラッチ１１０２ａ～ｃは、書き込みデータと、書き込みデータが、演算構成要素４０４、アトミックユニット４０６、及び／又はＲＭＷマージ構成要素４０８内のＥＣＣ論理３１０からの読み出され訂正されたデータと結合される必要があるかどうかに対応する情報とを渡す。図１１Ａの例では、ラッチ１１０２ａが読み出し、書き込み、及び／又は変更命令を取得するために、キャッシュコントローラ２２０に通信可能に結合される。このような読み出し、変更、及び／又は書き込み命令は、ＣＰＵ１０２から発せられ、キャッシュコントローラ２２０を介してラッチ１１０２ａに送信される。ラッチ１１０２ａは、ラッチ１１０２ｂ、タグＲＡＭ２１０、調停マネージャ１１１４、及びペンディングのストアアドレスデータストア１１１６に結合されて、キャッシュコントローラ２２０の後続のクロックサイクルに応答して、そのような読み出し、変更、及び／又は書き込み命令を、ラッチ１１０２ｂ、タグＲＡＭ２１０、調停マネージャ１１１４、及びペンディングのストアアドレスデータストア１１１６に送信する。

【0595】

図１１Ａの例では、ラッチ１１０２ｂが、ラッチ１１０２ａ、保留中ストアアドレスデータストア１１１６、ラッチ１１０２ｃ、優先順位マルチプレクサ１１１８、及びコンパレータ１１２０に結合され、キャッシュコントローラ２２０の後続のクロックサイクルに応答して、取得された読み出し、変更、及び／又は書き込み命令を送信する。このようにして、読み出し、変更、及び／又は書き込み命令から得られた値（例えば、バイト値、ビット値など）は、犠牲キャッシュストアキュー２１６を介して伝搬する。

【0596】

例示のラッチ１１０２ｃは、ラッチ１１０２ｂ、優先順位マルチプレクサ１１１８、演算構成要素１１０４、アトミック比較構成要素１１０６、及び読み出し・変更・書き込み・マージ構成要素１１０８に結合されている。この結合により、ラッチ１１０２ｃは、キャッシュコントローラ２２０の後続のクロックサイクルに応答して、読み出し、変更、及び／又は書き込み命令から得られた値（例えば、バイト値、ビット値など）を、演算構成要素１１０４、アトミック比較構成要素１１０６、及び／又は読み出し・変更・書き込み・マージ構成要素１１０８に送信し得る。本明細書において説明する幾つかの例において、ラッチ１１０２ｃが読み出し、変更、及び／又は書き込み命令から得られた値（例えば、バイト値、ビット値など）を、演算構成要素１１０４、アトミック比較構成要素１１０６、及び／又は読み出し・変更・書き込み・マージ構成要素１１０８のうちの１つ又は複数に送信し得る。例えば、キャッシュコントローラ２２０が現在格納されているワードにビットを書き込む命令を送信する場合、ラッチ１１０２ｃは、読み出し、変更、及び／又は書き込み命令から得られた値（例えば、バイト値、ビット値など）を読み出し・変更・書き込み・マージ構成要素１１０８に送信し得る。本明細書において説明する他の例において、キャッシュコントローラ２２０は、ビットを現在格納されているワードに書き込む命令を送信し得るが、ラッチ１１０２ｃは、読み出し、変更、及び／又は書き込み命令から得られた値（例えば、バイト値、ビット値など）を、演算構成要素１１０４、アトミック比較構成要素１１０６、及び／又は読み出し・変更・書き込み・マージ構成要素１１０８に送信し得る。

【0597】

例示のラッチ１１０２ｄは、第１のマルチプレクサ１１１０、ＥＣＣ生成器１１１２、及びラッチ１１０２ｅに結合されている。この結合により、ラッチ１１０２ｄは、キャッシュコントローラ２２０の後続のクロックサイクルに応答して、第１のマルチプレクサ１１１０から得られた値をＥＣＣ生成器１１１２及び／又はラッチ１１０２ｆに転送し得る。

【0598】

例示のラッチ１１０２ｅは、優先順位マルチプレクサ１１１８、及び図３及び／又は図１１ＡのＭＵＸ回路３１６に結合されている。この結合により、ラッチ１１０２ｅは、キャッシュコントローラ２２０の後続のクロックサイクルに応答して、優先順位マルチプレクサ１１１８から得られた値をＭＵＸ回路３１６に転送し得る。例えば、犠牲ストレージ要素２１８にヒットするアドレスへのＣＰＵ１０２による読み出し動作では、同じアドレスへの以前の書き込みが依然としてインフライトである（例えば、犠牲ストレージ要素２１８に完全には書込まれていない）可能性がある。このような例では、ラッチ１１０２は、書き込まれていないデータバイトを収集し、それをＭＵＸ３１６に提供し、最終的にＣＰＵ１０２に送り戻される。

【0599】

例示のマージ回路１１０３ａは、ラッチ１１０２ｄ、マージ回路１１０３ｂ、演算構成要素１１０４、アトミック比較構成要素１１０６、及び読み出し・変更・書き込み・マージ構成要素１１０８に結合されている。例示のマージ回路１１０３ｂは、マージ回路１１０３ａ、優先順位マルチプレクサ１１１８、及びマージ回路１１０３ｃに結合されている。例示のマージ回路１１０３ｃは、マージ回路１１０３ｂ及びラッチ１１０２ｂに結合されている。例示のマージ回路１１０３ａ～ｃにより、後に詳述するように、犠牲キャッシュキュー２１６の異なるセクションでの読み出し動作の比較が容易になり、同じメモリアドレスロケーションに対応する書き込み動作とマージされるべき書き込み動作を再配路し得る。図１１Ａの例は３つのマージ回路１１０３ａ～ｃを含むが、犠牲キャッシュストアキュー２１６の他のセクションからの書き込み動作をマージするための付加的なマージ回路（例えば、ラッチ１１０２ｄの出力をラッチ１１０２ｂ及び／又はラッチ１１０２ａの出力に結合するマージ回路など）があり得る。幾つかの例において、マージ回路１１０３ａ～ｃは、異なるラッチ１１０２ｂ～ｄからの書き込み動作を比較し、異なるラッチ１１０２ｂ～ｄのうちの任意の２つ又はそれ以上における一致するメモリアドレスに基づいて再配路する単一の回路に結合される。

【0600】

図１１Ａに図示される例では、演算構成要素１１０４は、ラッチ１１０２ｃ、第１のマルチプレクサ１１１０、及びＥＣＣ論理３１２に結合されて、犠牲ストレージ２１８からのデータに対して演算動作（例えば、増分、減分など）を実施する。また、演算構成要素１１０４は、犠牲ストレージ２１８に格納されたデータに対してヒストグラム演算を行う。図１１Ａに図示される例の例示の演算構成要素１１０４は、例えばハードウェアプロセッサなどの論理回路によって実装される。しかしながら、例えば、１つ又は複数のアナログ又はデジタル回路、論理回路、プログラマブルプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブル論理デバイス（ＦＰＬＤ）、デジタル信号プロセッサ（ＤＳＰ）など、任意の他のタイプの回路を付加的に又は代替として用いてもよい。例示の演算構成要素１１０４の動作は、以下で更に記載される。

【0601】

図１１Ａに図示される例では、アトミック比較構成要素１１０６は、ラッチ１１０２ｃ、第１のマルチプレクサ１１１０、及びＥＣＣ論理３１２に結合されて、メモリアドレスのデータを鍵と比較し、メモリアドレスのデータが鍵と一致する場合にはデータを置換する。図１１Ａに図示される例の例示のアトミック比較構成要素１１０６は、例えば、ハードウェアプロセッサなどの論理回路によって実装される。しかしながら、例えば、１つ又は複数のアナログ又はデジタル回路、論理回路、プログラマブルプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブル論理デバイス（ＦＰＬＤ）、デジタル信号プロセッサ（ＤＳＰ）など、任意の他のタイプの回路を付加的に又は代替として用いてもよい。例示のアトミック比較構成要素１１０６の動作は、以下で更に記載される。

【0602】

図１１Ａに図示されている実施形態では、読み出し・変更・書き込み・マージ構成要素１１０８は、キャッシュコントローラ２２０によって送られる読み出し、変更、及び／又は書き込み命令を容易にするために、ラッチ１１０２ｃ、第１のマルチプレクサ１１１０、及びＥＣＣ論理３１２に結合されている。例えば、読み出し・変更・書き込み・マージ構成要素１１０８は読み出し、変更、及び／又は書き込み命令の影響を受ける現在格納されているワードを取得するために、ＥＣＣ論理３１２に結合される。例示の書き込み動作では、読み出し・変更・書き込み・マージ構成要素１１０８は、ＥＣＣ論理３１２から取得された現在格納されているワードを、ラッチ１１０２ｃから取得された新しいビット、バイトなどで更新するように構成される。読み出し・変更・書き込み・マージ構成要素１１０８の更なる記載は、以下で記載されている。図１１Ａに図示される例の例示の読み出し・変更・書き込み・マージ構成要素１１０８は、例えば、ハードウェアプロセッサなどの論理によって実装される。しかしながら、例えば、１つ又は複数のアナログ又はデジタル回路、論理回路、プログラマブルプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブル論理デバイス（ＦＰＬＤ）、デジタル信号プロセッサ（ＤＳＰ）など、任意の他のタイプの回路を付加的に又は代替として用いてもよい。

【0603】

例示の第１のマルチプレクサ１１１０は、キャッシュコントローラ２２０からの指示に基づいて、演算構成要素１１０４、アトミック比較構成要素１１０６、又は読み出し・変更・書き込み・マージ構成要素１１０８のいずれかの出力をラッチ１１０２ｄに送信するために、演算構成要素１１０４、アトミック比較構成要素１１０６、及び読み出し・変更・書き込み・マージ構成要素１１０８に結合される。例えば、キャッシュコントローラ２２０が書き込み機能を実施することを示す（例えば、キャッシュ制御がラッチ１１０２ｂに書き込み要求を送信する）場合、キャッシュコントローラ２２０によって第１のマルチプレクサ１１１０に指示が送信されて、ラッチ１１０２ｄに送信される読み出し変更書き込みマージ構成要素１１０８に接続された入力が選択される。図１１Ａに図示される例の例示の第１のマルチプレクサ１１１０は、例えばハードウェアプロセッサなどの論理回路によって実装される。しかしながら、例えば、１つ又は複数のアナログ又はデジタル回路、論理回路、プログラマブルプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブル論理デバイス（ＦＰＬＤ）、デジタル信号プロセッサ（ＤＳＰ）など、任意の他のタイプの回路を付加的に又は代替として用いてもよい。

【0604】

図１１Ａに図示される例では、ＥＣＣ生成器１１１２は、ラッチ１１０２ｄ及びラッチ１１０２ｆに結合されて、ラッチ１１０２ｄに格納された値（例えば、バイト、ビットなど）のエラー検出及び訂正を容易にする。例えば、ＥＣＣ生成器１１１２は、データ（例えば、読み出し・変更・書き込み・マージ構成要素１１０８からのマージされたワード）と共に格納されるＥＣＣ値を再生成する（例えば、エラー検出符号を生成する）ように構成される。ＥＣＣ値は、上述したように、エラー検出及び訂正回路によって用いられて読み出し及び／又は書き込み動作中にエラーが発生したかどうかを判定する。図１１Ａに図示される例の例示のＥＣＣ生成器１１１２は、例えば、ハードウェアプロセッサなどの論理によって実装される。しかしながら、例えば、１つ又は複数のアナログ又はデジタル回路、論理回路、プログラマブルプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブル論理デバイス（ＦＰＬＤ）、デジタル信号プロセッサ（ＤＳＰ）など、任意の他のタイプの回路を付加的に又は代替として用いてもよい。

【0605】

図１１Ａでは、例示の調停マネージャ１１１４は、ラッチ１１０２ａ、ラッチ１１０２ｂ、ペンディングのストアアドレスデータストア１１１６、及び犠牲ストレージ２１８に結合されて、キャッシュコントローラ２２０から取得された読み出し命令、変更命令、及び／又は書き込み命令を容易にする。例えば、キャッシュコントローラ２２０から書き込み命令が受け取られた場合、調停マネージャ１１１４は、現在格納されている対応するワードの読み出し命令を犠牲ストレージ２１８に送信するように構成される。更に、調停マネージャ１１１４は、犠牲ストレージ２１８に結合されて、犠牲ストレージ２１８の競合するアクセス間の調停を行う。複数の動作が同じサイクルで犠牲ストレージ２１８にアクセスしようと試みるとき、調停マネージャ１１１４は、優先順位スキームに従って、１つ又は複数のどの動作が犠牲ストレージ２１８にアクセスすることを許可されるかを選択し得る。適切な優先順位方式は以下でより詳細に説明されるが、一例では、犠牲キャッシュストアキュー２１６内にある書き込みデータが犠牲ストレージ２１８に書き込まれる前であっても、後続の動作によって使用可能であるため、調停は書き込み動作よりも読み出し動作を優先する。したがって、書き込みデータを犠牲キャッシュストアキュー２１６内で待機させることにおいて、性能への影響は最小限である。しかしながら、犠牲キャッシュストアキュー２１６は、まだ書き込みされていない書き込みデータでいっぱいになると、競合する読み出し動作よりも優先されるまで、書き込み動作の優先順位が高くなる可能性がある。

【0606】

図１１Ａに図示される例の例示の調停マネージャ１１１４は、例えばハードウェアプロセッサなどの論理回路によって実装される。しかしながら、例えば、１つ又は複数のアナログ又はデジタル回路、論理回路、プログラマブルプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブル論理デバイス（ＦＰＬＤ）、デジタル信号プロセッサ（ＤＳＰ）など、任意の他のタイプの回路を付加的に又は代替として用いてもよい。

【0607】

図１１Ａの例では、ペンディングのストアアドレスデータストア１１１６は、キャッシュコントローラ２２０から取得された読み出し、変更、及び／又は書き込み命令のアドレスを格納するように構成されている。このようにして、ペンディングのストアアドレスデータストア１１１６は、ラッチ１１０２ａ、１１０２ｂ、１１０２ｃ、１１０２ｄ、１１０２ｅ、１１０２ｆ、１１０２ｇ、及び／又は１１０２ｈのいずれかに格納された各値に関連するアドレスのログを維持する。図１１Ａの図示される例の例示のペンディングのストアアドレスデータストア１１１６は、例えば、フラッシュメモリ、磁気媒体、オプティカル媒体など、データを格納するための任意のデバイスによって実装され得る。また、ペンディングのストアアドレスデータストア１１１６に格納されるデータは、バイナリデータ、カンマ区切りデータ、タブ区切りデータ、構造化問い合わせ言語（ＳＱＬ）構造などの任意のデータフォーマットであり得る。

【0608】

例示の優先順位マルチプレクサ１１１８は、ラッチ１１０２ｂ、ラッチ１１０２ｃ、ラッチ１１０２ｄ、及びラッチ１１０２ｆに結合されて、ラッチ１１０２ｂ、ラッチ１１０２ｃ、ラッチ１１０２ｄ、又はラッチ１１０２ｆのいずれかが書き込み命令に対応する値を格納している場合の読み出し動作を容易にする。例えば、キャッシュコントローラは、アドレスＡ３、Ａ２、Ａ１、及びＡ０を有する４ビット・ワードに関する以下の４つの書き込み命令を開始し得る。即ち、バイト０ｘ１１を有する書き込みアドレスＡ０、バイト０ｘ２２を有する書き込みアドレスＡ１、バイト０ｘ２３を有する書き込みアドレスＡ３、及びバイト０ｘ４４を有する書き込みアドレスＡ０である。このような例では、キャッシュコントローラ２２０は、４ビットワード全体を読み出すための読み出し命令を開始する場合、優先順位マルチプレクサ１１１８は、ラッチ１１０２ｆに格納されたバイト値０ｘ１１、ラッチ１１０２ｄに格納されたバイト値０ｘ２２、ラッチ１１０２ｃに格納されたバイト値０ｘ２３、及びラッチ１１０２ｂに格納されたバイト値０ｘ２２を取得するように構成される。また、ペンディングのストアアドレスデータストア１１１６は、どのアドレス値がラッチ１１０２ｂ、ラッチ１１０２ｃ、ラッチ１１０２ｄ、及びラッチ１１０２ｆに格納されたバイト値に関連付けられているかを示す命令を優先順位マルチプレクサ１１１８に送信する。このような例では、ラッチ１１０２ｂに格納されたバイト値がアドレスＡ０に関連付けられ、ラッチ１１０２ｆに格納されたバイト値もアドレスＡ０に関連付けられるので、優先順位マルチプレクサ１１１８は、アドレスＡ０が０ｘ４４（例えば、アドレスＡ０に関連付けられたもっとも最近の書き込み命令）であり、アドレスＡ１が０ｘ２２であり、アドレスＡ３が０ｘ２３であることを示すパケットをラッチ１１０２ｅに送信するように構成される。

【0609】

このようにして、ＭＵＸ回路３１６は、現在格納されているワードの値を、優先順位マルチプレクサ１１１８から得られたバイト値で更新するように構成される。このような動作は、書き込み命令が犠牲キャッシュストアキュー２１６を通して完全に伝搬されていなくても、犠牲キャッシュストアキュー２１６によって送信された読み出し命令が潜在的に正しいワードを示すことを保証する。

【0610】

例示の読み出し経路（例えば、タグＲＡＭ２１０への読み出し入力）は、犠牲キャッシュストアキュー２１６と並行して存在し得る。読み出し動作（例えば、読み出し命令）はまだ完了していない可能性がある書き込み動作（例えば、書き込み命令）内のデータを参照する可能性があるため、犠牲キャッシュストアキュー２１６は、読み出し経路が犠牲ストレージ２１８にまだ書き戻されていないデータを犠牲キャッシュストアキュー２１６から取得することを可能にする書き込み転送機能を含み得る。一例では、犠牲キャッシュストアキュー２１６は、犠牲キャッシュストアキュー２１６の各ステージにおける動作のアドレスを記録するペンディングのストアアドレスデータストア１１１６、犠牲キャッシュストアキュー２１６のステージ（例えば、ラッチ）のうちの１つからのデータを転送のために選択する優先順位マルチプレクサ１１１８、及び、犠牲ストア２１８の出力（エラー検出及び訂正回路３１２による）と、データ優先順位マルチプレクサ１１１８からの転送された犠牲キャッシュストアキュー２１６のデータとの間で選択するＭＵＸ回路３１６を含む。

【0611】

例示の書き込みポート１１２６は、書き込み経路及びラッチ１１０２ａに結合される。書き込みポート１１２６は書き込み命令を取得するために、犠牲キャッシュコントローラ２２４（例えば、キャッシュコントローラ２２０）とインタフェースするインタフェースによって実装され得る。例えば、書き込みポート１１２６は、書き込みのためにキャッシュコントローラ２２０からアドレス及び値を受け取るために利用される。

【0612】

次に、犠牲キャッシュストアキュー２１６を介した読み出し動作の例示のフローについて説明する。第１のサイクルにおいて、Ｌ１データキャッシュ１１０は、読み出し動作のアドレスに関連する記録をタグＲＡＭ２１０から検索して、データが犠牲ストレージ２１８に格納されているか否かを判定する。直接マップされる例では、Ｌ１データキャッシュ１１０は、犠牲ストレージ２１８からデータを要求する前にタグＲＡＭ２１０の比較を待つ必要がなく、そのため、タグＲＡＭ２１０の読み出し動作のアドレスとキャッシュされたアドレスの記録との比較は第２又は第３のクロックサイクルに延びてもよい。

【0613】

第２のサイクルにおいて、Ｌ１データキャッシュ１１０は、調停マネージャ１１１４が許可する場合、犠牲ストレージ２１８からデータ及びＥＣＣシンドロームビットを要求し得る。このサイクルにおいて、Ｌ１データキャッシュ１１０はまた、読み出しアドレスをペンディングのストアアドレスデータストア１１１６と比較することによって、より新しいデータが犠牲キャッシュストアキュー２１６内で利用可能であるかどうかを判定してもよい。その場合、優先順位マルチプレクサ１１１８は、犠牲キャッシュストアキュー２１６から適切なデータを転送するように設定される。

【0614】

データ及びＥＣＣは、第３のサイクルにおいて犠牲ストレージ２１８によって提供され得る。しかしながら、このデータは、Ｌ１データキャッシュ１１０がキャッシュの犠牲ストレージ２１８内の同じエントリに複数の拡張メモリアドレスを割り当てる可能性があるので、読み出し動作によって特定されるメモリアドレスに対応する場合もそうでない場合もある。したがって、第３のサイクルにおいて、Ｌ１データキャッシュ１１０は、タグＲＡＭ２１０記録の比較に基づいて、犠牲ストレージ２１８からの提供されたデータ及びＥＣＣが読み出し動作におけるメモリアドレスに対応するか否か（例えばキャッシュヒット）を判定する。キャッシュヒットの場合、データ及びＥＣＣビットは、エラー検出及び訂正回路３１２によって受け取られ、エラー検出及び訂正回路３１２は第４のサイクルにおいてデータのエラーを訂正する。

【0615】

上述したように、犠牲ストレージ２１８にまだ書き込まれていないより新しいデータが、犠牲キャッシュストアキュー２１６内に存在してもよく、優先順位マルチプレクサ１１１８によって犠牲キャッシュストアキュー２１６から転送されてもよい。もしそうであれば、ＭＵＸ回路３１６は、犠牲ストレージ２１８からの訂正されたデータにわたって、転送されたデータを選択する。

【0616】

犠牲ストレージ２１８からの訂正されたデータ又は犠牲キャッシュストアキュー２１６から転送されたデータのいずれかが、第５のサイクルでＬ１データキャッシュ１１０に提供される。このようにして、コントローラ２２０は、約５サイクルでキャッシュヒットが発生した場合に、完全なＥＣＣチェック及び訂正をデータに提供し得る。

【0617】

データ及びＥＣＣビットが犠牲ストレージ２１８内に存在しない場合（例えば、キャッシュミス）、犠牲キャッシュストアキュー２１６は、データが拡張メモリ１０６及び／又は犠牲ストレージ２１８のいずれかから検索されるまでストールし得、その時点でデータが犠牲ストレージに書き込まれ、タグＲＡＭ２１０が更新され得る。

【0618】

図１１Ｂは、例示の統合されたキャッシュストアキュー１１２４の概略図である。図１１Ｂに図示される例では、統合されたキャッシュストアキュー１１２４は、例示のメインキャッシュストアキュー２１２及び／又は犠牲キャッシュストアキュー２１６を実装し得る。このように、このトポロジーは、例示のメインキャッシュ読み出し及び書き込み入力１１２８と、例示の犠牲キャッシュ読み出し及び書き込み入力１１３０とを図示する。例えば、メインキャッシュ読み出し及び書き込み入力１１２８は、図２及び／又は図４の例示のメインキャッシュストアキュー２１２の例示の読み出し及び書き込み入力を実装し得、犠牲キャッシュ読み出し及び書き込み入力１１３０は、図２及び／又は図１１Ａの犠牲キャッシュストアキュー２１６の例示の読み出し及び書き込み入力を実装し得る。図１１Ｂの例では、メインキャッシュ読み出し及び書き込み入力１１２８は、犠牲キャッシュ読み出し及び書き込み入力１１３０とは別にパイプライン処理される。したがって、動作において、メインキャッシュ読み出し及び書き込み入力１１２８及び／又は犠牲キャッシュ読み出し及び書き込み入力１１３０は、ＣＰＵ１０２から読み出し及び／又は書き込み命令を取得するように構成される。本明細書において説明される幾つかの例において、メインキャッシュ読み出し及び書き込み入力１１２８及び犠牲キャッシュ読み出し及び書き込み入力１１３０は、統合されたキャッシュストアキュー１１２４の入力と称される場合がある。

【0619】

統合されたキャッシュストアキュー１１２４は、例示の第１のパイプステージ（Ｅ２）１１３２、例示の第２のパイプステージ（Ｅ３）１１３４、及び例示の第４のパイプステージ（Ｅ４）１１３６を含む。このようにして、統合されたキャッシュストアキュー１１２４は、例示のデータパイプステージ１１３８及び１１４０並びに図２のメインストレージ２１４及び犠牲ストレージ２１８を介して、第１のパイプステージ（Ｅ２）１１３２に結合される。

【0620】

動作において、ＣＰＵ１０２は読み出し及び／又は書き込み命令を送信し、これは、第１のパイプステージ（Ｅ２）１１３２を介して、統合されたキャッシュストアキュー１１２４に入る。本明細書において説明される他の例において、統合されたキャッシュストアキュー１１２４は、キャッシュコントローラ２２０を介してＣＰＵ１０２から読み出し及び／又は書き込み命令を取得することができる。この時点で、例示のＬ１キャッシュ１１０は、入来読み出し及び／又は書き込み命令のアドレスを、メインキャッシュタグＲＡＭ２０８及び犠牲キャッシュタグＲＡＭ２１０と比較する。また、読み出し及び／又は書き込み命令がメインストレージ２１４又は犠牲ストレージ２１８のために意図されているかどうかの判定は、統合されたキャッシュストレージキュー１１２４にはまだ知られていない。

【0621】

ＣＰＵ１０２又はキャッシュコントローラ２０２の後続のクロックサイクルに応答して、読み出し及び／又は書き込み命令が第３のパイプステージ（Ｅ３）１１３４に送信される。この時点で、Ｌ１キャッシュ１１０は、読み出し及び／又は書き込み命令がメインストレージ２１４又は犠牲ストレージ２１８のために意図されているかどうかを判定するか又は判定し終わっている。このような判定は、ヒット及び／又はミス信号として統合されたキャッシュストアキュー１１２４に送信される。

【0622】

図１１Ｂでは、メインストレージ２１４の物理アドレスがＣＰＵ１０２アドレスの関数である。ＣＰＵ１０２アドレスは、直接マップされたメインストレージ２１４のどのセットがＣＰＵ１０２アドレスにマップするかを判定する。図１１Ｂでは、メインストレージ２１４のサイズは３２キロバイト（ＫＢ）であり、キャッシュラインサイズは１２８バイトであり、合計２５６セットである。そのため、ＣＰＵ１０２の物理アドレスは、アドレスＡ０からアドレスＡ２５５までの範囲であり得る。

【0623】

図１１Ｂにおいて、犠牲ストレージ２１６の物理アドレスは、以下の論理に基づく。まず、ＣＰＵ１０２アドレスが、犠牲ストレージ２１６の１６個のエントリ全てと比較される。ＣＰＵ１０２アドレスが犠牲ストレージ２１６内のヒットに対応する場合、ＣＰＵ１０２トランザクションがヒットするエントリの位置が物理アドレスである。

【0624】

しかしながら、ＣＰＵ１０２アドレスがヒットに対応しない場合（例えば、ミスに対応する場合）、置換ポリシーは、犠牲ストレージ２１６内の位置を選択する。犠牲ストレージ２１６の物理アドレスは１６個あるので、ＣＰＵ１０２アドレスはＡ０からＡ１５の範囲であり得る。

【0625】

図１１Ｂの例では、ＣＰＵ１０２アドレスがヒットであるかミスであるかに対応する情報が、統合されたキャッシュストアキュー１１２４に送られる。この情報に基づいて、ＣＰＵ１０２によって取得された読み出し及び／又は書き込み命令は、統合されたキャッシュストアキュー１１２４のメインキャッシュストアキュー２１２又は統合されたキャッシュストアキュー１１２４の犠牲キャッシュストアキュー２１６のいずれかに入る。

【0626】

バンク調停のためのマルチバンクデータＲＡＭキャッシュにおける読み出し・変更・書き込みのサポートのための例示の方法、装置、システム、及び製品が、本明細書において記載される。更なる例及びそれらの組み合わせには、以下のものが含まれる。

【0627】

例１はデータキャッシュシステムを含み、データキャッシュシステムは、複数のバンクキューを含むストアキューであって、複数のバンクキューが第１のバンクキューを含み、第１のバンクキューが書き込みポート及び読み出しポートを有し、書き込みポートが書き込み動作を受け取るように構成されるストアキューと、ストアキューに結合されるストレージであって、ストレージが複数のデータバンクを含み、複数のデータバンクが第１のデータバンクを含み、第１のデータバンクが書き込み動作又は読み出し動作を受け取るように構成されるストレージと、第１の選択入力及び第１の出力を有し、第１の出力が書き込みポートに結合される第１のマルチプレクサと、第２の選択入力及び第２の出力を有し、第２の出力が読み出しポートに結合される第２のマルチプレクサと、第３の選択入力及び第３の出力を有し、第３の出力が第１のポートに結合される第３のマルチプレクサと、複数の第１のアービタ及び複数の第２のアービタを含むバンク調停論理とを含み、複数の第１のアービタが１つの第１のアービタを含み、複数の第２のアービタが１つの第２のアービタを含み、第１のアービタが、第２のアービタ、第２の選択入力、及び第３の選択入力に結合され、第２のアービタが第１の選択入力に結合される。

【0628】

例２は、例１のデータキャッシュシステムを含み、第１のアービタの第１の入力に結合される第１のアドレス制御論理と、第２のアービタの第１の入力と、第１のマルチプレクサの第１の入力と、第２のマルチプレクサの第１の入力と、第３のマルチプレクサの第１の入力と、第３のマルチプレクサの第１の入力と、第１のアービタの第２の入力に結合される第２のアドレス制御論理と、第２のアービタの第２の入力と、第１のマルチプレクサの第２の入力と、第２のマルチプレクサの第２の入力と、第３のマルチプレクサの第２の入力と、第１のアービタの第３の入力に結合される第３のアドレス制御論理と、第１のマルチプレクサの第３の入力と、第２のマルチプレクサの第３の入力と、第３のマルチプレクサの第３の入力とを更に含む。

【0629】

例３は、例２のデータキャッシュシステムを含み、第１のアドレス制御論理の入力に結合される第１のインタフェースであって、スカラー経路に結合される第１のインタフェースと、第２のアドレス制御論理の入力に結合される第２のインタフェースであって、ダイレクトメモリアクセス経路に結合される第２のインタフェースと、第３のアドレス制御論理の入力に結合される第３のインタフェースであって、ベクトル経路に結合される第３のインタフェースとを更に含む。

【0630】

例４は、例３のデータキャッシュシステムを含み、第１のインタフェースと第１のマルチプレクサの第１の入力と第２のマルチプレクサの第１の入力と第３のマルチプレクサの第１の入力とに結合される第１の書き込みデータ回転論理と、第２のインタフェースと第１のマルチプレクサの第２の入力と第２のマルチプレクサの第２の入力と第３のマルチプレクサの第２の入力とに結合される第２の書き込みデータ回転論理と、第３のインタフェースと第１のマルチプレクサの第３の入力と第２のマルチプレクサの第３の入力と第３のマルチプレクサの第３の入力とに結合される第３の書き込みデータ回転論理とを更に含む。

【0631】

例５は、例１のデータキャッシュシステムを含み、第１のバンクキューの第１の出力は、第１のアービタの第１の入力及び第２のアービタの第１の入力に結合される。

【0632】

例６は、例１のデータキャッシュシステムを含み、複数のバンクキューが第１の量であり、複数のデータバンクが第２の量であり、第１の量が第２の量と同じである。

【0633】

例７は、例１のデータキャッシュシステムを含み、ストレージはダイナミックランダムアクセスメモリであり、複数のデータバンクが１６個のデータバンクを有し、１６個のデータバンクの各々が６４バイトのデータ幅を有する。

【0634】

例８は、カプセル化されたデータキャッシュシステムを含む。カプセル化されたデータキャッシュシステムは、それぞれの読み出しポートとそれぞれの書き込みポートとを有する複数のバンクキューと、読み出し動作又は書き込み動作を受け取るように構成されるそれぞれの第１のポートを有する複数のデータバンクとを含むカプセル化されたメモリと、カプセル化されたメモリに結合される読み出しポートであって、バンクキューのそれぞれの読み出しポートを表し、バンクキューの１つ又はそれ以上に格納された第１のデータを読み出すように構成される読み出しポートと、カプセル化されたメモリに結合される書き込みポートであって、バンクキューのそれぞれの書き込みポートを表し、データバンクの１つ又はそれ以上に第２のデータを書き込むように構成される書き込みポートと、カプセル化されたメモリに結合される第２のポートであって、データバンクのそれぞれの第１のポートを表し、データバンクの１つ又はそれ以上から第３のデータを読み出すか又は第４のデータを１つ又はそれ以上のデータバンクに書き込むように構成される第２のポートとを含む。

【0635】

例９は、例８のカプセル化されたデータキャッシュシステムを含み、選択入力と第１の出力とを有するマルチプレクサであって、第１の出力が読み出しポートに結合されるマルチプレクサと、選択入力に結合される調停論理とを更に含む。調停論理は、複数のインタフェースの第１のインタフェースをバンクキューの第１のバンクキュー及びデータバンクの第１のデータバンクに割り振るためものであり、第１のインタフェースは、第１のインタフェースから読み出しポートにトランザクションデータを送信して、読み出しポートを呼び出して、第１のバンクキューからの第１のデータ又は第１のデータバンクからの第３のデータの少なくとも１つを読み出すためのものである。

【0636】

例１０は、例９のカプセル化されたデータキャッシュシステムを含み、更に、第１のインタフェース及び調停論理に結合されるアドレス処理論理を含み、アドレス処理論理は、トランザクションデータに含まれるアドレスデータに基づいて第１のバンクキューを識別するためのものである。

【0637】

例１１は、例９のカプセル化されたデータキャッシュシステムを含み、マルチプレクサは第１のマルチプレクサであり、選択入力は第１の選択入力であり、トランザクションデータは第１のトランザクションデータであり、更に、第２の選択入力と第２の出力とを有する第２のマルチプレクサを含み、第２の出力は第２のポートに結合され、調停論理は第２の選択入力に結合され、調停論理は、複数のインタフェースの第２のインタフェースをバンクキューの第２のバンクキュー及びデータバンクの第２のデータバンクに割り振るためのものであり、第２のインタフェースは、第２のトランザクションデータを第２のインタフェースから第２のポートに送信して、第２のバンクキューからの第１のデータ又は第２のデータバンクからの第３のデータの少なくとも１つを読み出すためのものである。

【0638】

例１２は、例１１のカプセル化されたデータキャッシュシステムを含み、第２のポートは、第１の時間の間、第２のバンクキュー及び第２のデータバンクからデータを読み出すためのものであり、読み出しポートは、第１の時間の間、第１のバンクキューから第１のデータ又は第１のデータバンクからの第３のデータの少なくとも１つを読み出すためのものである。

【0639】

例１３は、例９のカプセル化されたデータキャッシュシステムを含み、マルチプレクサは第１のマルチプレクサであり、選択入力は第１の選択入力であり、トランザクションデータは第１のトランザクションデータであり、調停論理は第１の調停論理であり、更に、第２の選択入力と第２の出力とを有する第２のマルチプレクサを含み、第２の出力は書き込みポートに結合され、第２の調停論理は第２の選択入力に結合され、第２の調停論理は、第１の調停論理が第２のインタフェースをデータバンクの第２のデータバンクに割り振らないことに応答して、複数のインタフェースの第２のインタフェースをバンクキューの第２のバンクキューに割り振らないためのものである。

【0640】

例１４は、例８のカプセル化されたデータキャッシュシステムを含み、書き込みポートに結合される第１の調停論理と、読み出しポート、第１のポート、及び第１の調停論理に結合される第２の調停論理とを更に含み、第２の調停論理は、バンクキューが第２のデータを格納する容量を有することに応答して、書き込みポートに、第２のデータを１つ又はそれ以上のバンクキューに書き込ませるように、第１の調停論理に命令するためのものである。

【0641】

例１５は、例８のカプセル化されたデータキャッシュシステムを含み、更に、書き込みポートに結合される第１の調停論理と、読み出しポート、第１のポート、及び第１の調停論理に結合される第２の調停論理とを含む。第２の調停論理は、１つ又はそれ以上のバンクキューから検索された第１のデータ又は１つ又はそれ以上のデータバンクから検索された第３のデータの少なくとも１つに応答して、書き込みポートに、第２のデータを１つ又はそれ以上のバンクキューに書き込ませるように第１の調停論理に命令するためのものである。

【0642】

例１６は或る方法を含み、この方法は、プロセッサからの第１の命令に基づいて第１のトランザクションデータを、及び、プロセッサからの第２の命令に基づいて第２のトランザクションデータを生成することであって、第１のトランザクションデータが、第１のデータにアクセスするための第１の量のデータバンクを示し、第２のトランザクションデータが、第２のデータにアクセスするための第２の量を示す、第１のトランザクションデータ及び第２のトランザクションデータを生成することと、ストアキュー又はストレージのうちの少なくとも１つの、第１のデータバンク内の第１のデータアクセス動作のための第１のデータの位置特定することことと、ストアキュー又はストレージのうちの少なくとも１つの、第２のデータバンク内の第２のデータアクセス動作のための第２のデータの位置特定することことと、第１のデータバンクが第２のデータバンクとは異なることに応答して、第１のトランザクションデータを、第１のデータバンクに送信すべき第１のトランザクションデータと、第２のデータバンクに送信すべき第２のトランザクションデータとを割り振ることとを含む。

【0643】

例１７は、例１６の方法を含み、更に、第１のデータバンクが第２のデータバンクと同じであることに応答して、第１のデータアクセス動作又は第２のデータアクセス動作が読み出しデータ動作であるか書き込みデータ動作であるかを判定することと、第１のデータアクセス動作が読み出しデータ動作であり、第２のデータアクセス動作が書き込みデータ動作であることに応答して、第１のデータバンクに送信されるべき第１のトランザクションデータを割り振り、第２のトランザクションデータを送信されるよう割り振らないこととを含む。

【0644】

例１８は、例１６の方法を含み、第１のデータアクセス動作が、第１のデータバンクの１つ又は複数から第１のデータの第１の部分を読み出すことと、第１のデータの第２の部分を第２のデータバンクの１つ又は複数に書き込むこととを含み、第１のデータバンクは、第１のデータバンクのうちの１つ又は複数、或いは、第２のデータバンクのうちの１つ又は複数に含まれ、この方法は更に、ストアキューの第１のデータバンク内の第１の部分の位置特定に応答して、ストアキューの第１の部分をストアキューからストレージに送信することと、ストアキューから、ストレージに結合されている調停論理に制御信号を送信することと、調停論理が制御信号を取得することに応答して、第１の部分及び第２の部分をストレージに書き込むこととを含む。

【0645】

例１９は、例１６の方法を含み、第１のデータバンクはストアキューに含まれ、ストアキューが満杯であることに応答して、第１の送信されるべきトランザクションを第１のデータバンクに割り振らないように、ストアキューに結合される調停論理に命令することを更に含む。

【0646】

例２０は、例１６の方法を含み、第１の命令に基づいてデータアクセス動作データサイズを判定することと、第１の命令に基づいてデータストレージアドレスを判定することと、データアクセス動作データサイズ及びデータストレージアドレスを、アクセスされるべき第１の量のデータバンクにマップすることであって、第１の量のデータバンクが第１のデータバンク及び第２のデータバンクを含む、マップすることと、データアクセス動作が第１のデータバンクからの第１のデータの第１の部分を読み出すこと及び第１のデータの第２の部分を第２のデータバンクに書き込むことを含むと判定することとを更に含む。

【0647】

犠牲キャッシュにおける読み出し・変更・書き込み・サポートを促進するための方法及び装置

【0648】

本明細書において説明する例では、犠牲ストレージ２１８が複数のメモリバンクを含み、各バンクは６４ビット幅である。犠牲ストレージ２１８は、メインストレージ２１４と並列に結合されている。また、犠牲ストレージ２１８内のバンクは、２つの３２ビットパリティブロックを含む。本明細書において記載される例では、ＥＣＣシンドロームの７ビットが３２ビット当事者ブロックの各々に対して格納される。従って、全体的なバンク幅は１１８ビットである。本明細書において説明する他の例において、任意の適切なバンク幅を利用し得る。

【0649】

例示の動作において、キャッシュコントローラ２２０が犠牲事象ストレージ２１８に書き込み命令を送信する場合、及び、書き込み命令が犠牲事象ストレージ２１８上のパリティブロックと整合されていない場合、キャッシュコントローラ２２０は、読み出し・変更・書き込み動作を行うように犠牲キャッシュストアキュー２１６に示す。

【0650】

本明細書において説明する例では、連携して（ｉｎ ｔａｎｄｅｍ）動作する２つのキャッシュシステム（例えば、メインストレージ２１４及び犠牲キャッシュストレージ２１８）がある。本明細書において説明される例では、メインストレージ２１４は、ダイレクトマップキャッシュ要素であり、犠牲キャッシュストレージ２１８は、フルアソシアティブキャッシュストレージである。エラー訂正符号（ＥＣＣ）によって、直接マップされたメインストレージ２１４とフルアソシアティブ犠牲キャッシュストレージ２１８の両方が保護される。これにより、例示の応用例はメインストレージ２１４からラインを読み出すことを含み、ＥＣＣ論理は、キャッシュラインを訂正し、ＥＣＣシンドロームを再生成し、次いで、ラインを犠牲キャッシュストレージ２１８に書き込み得る。そのような応用例は、ＣＰＵの２つの付加的なクロックサイクル（例えば、ＥＣＣ論理によるエラー訂正のための１つのクロックサイクルと、ＥＣＣシンドローム再生のための別のクロックサイクル）を利用し得る。この待ち時間を低減するために、本明細書において説明する例は、メインストレージ２１４と犠牲キャッシュストレージ２１８との間で同じパリティ・ブロックサイズを利用することを含む。そのため、メインストレージ２１４及び犠牲キャッシュストレージ２１８の両方が、３２ビット境界上のパリティを計算及び／又は他の方式で判定する。このようにして、Ｌ１キャッシュ１１０は、少ない待ち時間でキャッシュラインをメインストレージ２１４から犠牲キャッシュストレージ２１８に直接移動し得る。

【0651】

本明細書において説明される例では、Ｌ１データキャッシュ１１０は、キャッシュからデータを読み出し、それを書き換える前にデータに変更を加える多数の動作をサポートする。例えば、Ｌ１データキャッシュ１１０は、読み出し・変更・書き込み動作を支援し得る。読み出し・変更・書き込み動作は、存在するデータを読み出し、そのデータの少なくとも一部を上書きする。ＥＣＣの実施形態では、読み出し・変更・書き込み動作は、フルバンク幅未満を書き込むときに実施され得る。上書きされないバンク内のデータの一部が依然としてＥＣＣシンドロームビットに寄与するので、読み出し・変更・書き込みの読み出し機能が用いられる。

【0652】

読み出し・変更・書き込み動作は、書き込み動作と読み出し動作とに分割され得、犠牲キャッシュストアキュー２１６は、読み出し経路における読み出し動作が犠牲キャッシュストアキュー２１６における書き込み動作と同期し続けるように構造化され得る。読み出し動作と書き込み動作は、読み出し・変更・書き込み・マージ構成要素１１０８が読み出しデータの少なくとも一部を書き込みデータで上書きしてマージされたデータを生成するまで同期されたままである。マージされたデータは、マージされたデータのための新しいＥＣＣシンドロームビットを生成するＥＣＣ生成器１１１２に提供され、次いで、マージされたデータ及びＥＣＣシンドロームビットは、犠牲ストレージ２１８に格納するために調停マネージャ１１１４に提供され得る。

【0653】

例示の読み出し動作において、Ｌ１データキャッシュ１１０は、読み出し動作のアドレスをタグＲＡＭ２１０の記録と比較し、Ｌ１データキャッシュは、犠牲ストレージ２１８及び／又は犠牲キャッシュストアキュー２１６からデータ及びＥＣＣシンドロームビットを要求する。読み出し・変更・書き込み動作はデータを変更するので、犠牲ストレージ２１８内のエントリのＭＥＳＩ状態（変更、排他、共有、及び無効）を追跡する例では、変更状態又は排他的状態のいずれでもないキャッシュヒットがキャッシュミスと見なされ得る。データが適切な状態で取得され、エラーが訂正されると、それは読み出し・変更・書き込み・マージ構成要素１１０８に提供される。この同じサイクルで、読み出し・変更・書き込み・マージ構成要素１１０８は、訂正されたデータの少なくとも一部を書き込みデータで上書きして、マージされたデータを生成してもよい。ＥＣＣ生成器１１１２は、マージされたデータのための新しいＥＣＣシンドロームビットを生成する。

【0654】

例示の書き込み動作では、図２及び／又は図３のキャッシュコントローラ２２０は、再書き込みされるべきワードのバイト又はワード全体を示す書き込み要求を送信する。このような例では、キャッシュコントローラ２２０によって送信される書き込み要求は、バイトのアドレス値とバイト値（例えば、データのセット）とを含む。例えば、図２及び／又は図３の犠牲ストレージ２１８は、アドレスＡ３、Ａ２、Ａ１、Ａ０に関連する４ビットワード０ｘ１２３４５６７８を含み得る。このような例では、アドレスＡ３はバイト０ｘ１２に対応し、アドレスＡ２はバイト０ｘ３４に対応し、アドレスＡ１はバイト０ｘ５６に対応し、アドレスＡ０は格納されたワードのバイト０ｘ７８に対応する。そのような例示の動作において、キャッシュコントローラ２２０は、アドレスＡ３をバイト０ｘ３３で置換し、アドレスＡ１をバイト０ｘ２２で置換し、アドレスＡ０を現在格納されているワード１２３４５６７８のバイト０ｘ１１で置換するための書き込み要求を送信し得る。更にそのような例では、格納されたワードのアドレスＡ３をバイト０ｘ３３で置換するための第１の書き込み要求は、０ｘ３３３４５６７８となる格納されたワードとなり、格納されたワードのアドレスＡ１をバイト０ｘ２２で置換するための第２の書き込み要求は、０ｘ３３３４２２７８となる格納されたワードとなり、格納されたワードのアドレスＡ０をバイト０ｘ１１で置換するための第３の書き込み要求は、０ｘ３３３４２２１１となる格納されたワードとなる。

【0655】

このような要求を調整するために、第１の例示のサイクルで（例えば、アドレスＡ３をバイト０ｘ３３で置換する第１の書き込み要求と競合するために）、ＥＣＣ生成器１１１２はワード粒度に応じて動作するので、キャッシュコントローラ２２０は現在格納されているワードのアドレスＡ３に現在格納されているバイトの読み出し要求（例えば、犠牲ストレージ２１８に格納されているデータの第２のセットの読み出し要求）を開始する。この例では、第１の書き込み要求（例えば、０ｘ３３及びＡ３）内のバイト及びアドレスは、ラッチ１１０２ｂに格納される。また、キャッシュコントローラ２２０は、現在格納されているワード全体の読み出し要求を犠牲ストレージ２１８に送信する。したがって、第１のサイクルの終わりに、現在格納されているワード全体の読み出し要求が犠牲ストレージ２１８に送信され、バイト０ｘ３３が第１のラッチ１１０２ｂに格納される。

【0656】

例示の第２のサイクル（例えば、アドレスＡ１をバイト０ｘ２２で置換する第２の書き込み要求を完了するために）では、第１の書き込み要求からのバイトがラッチ１１０２ｃに送信され、現在格納されているワード全体が犠牲ストレージ２１８からＥＣＣ論理３１２に送信され、第２の書き込み要求（例えば、アドレスＡ１をバイト０ｘ２２で置換するための）が、キャッシュコントローラ２２０によって送信されてラッチ１１０２ｂに格納される。第２のサイクルの間、読み出し・変更・書き込み・マージ構成要素１１０８は、ラッチ１１０２ｃに格納されたバイトと、ＥＣＣ論理３１２によって送信された現在格納されているワード全体とを取得する。このようにして、読み出し・変更・書き込み・マージ構成要素１１０８は、更新されるべき現在格納されているワード内のバイトのアドレスを識別する。読み出し・変更・書き込み・マージ構成要素１１０８が、（ａ）ラッチ１１０２ｃからの更新されるべき現在格納されているワードの一部の値（例えば、バイト値、ビット値など）と、（ｂ）ＥＣＣ論理３１２からの現在格納されているワードとを識別及び／又はその他の方式で取得すると、読み出し・変更・書き込み・マージ構成要素１１０８は、現在格納されているワードの一部（例えば、データの第２のセット）を、ラッチ１１０２ｃから取得された現在格納されているワードの一部の値（例えば、データの第１のセット）で書き込む（例えば、置換する、マージするなど）。例えば、読み出し・変更・書き込み・マージ構成要素１１０８は、ワードの一部の値を、ワード内のワードの一部に対応するアドレス値に書き込む。本明細書において説明する幾つかの例において、そのようなマージされたデータセットが、犠牲ストレージ２１８に書き込むために読み出し・変更・書き込み・マージ構成要素１１０８によって提供される。

【0657】

犠牲キャッシュにおける読み出し・変更・書き込みのサポートを容易にするための例示の方法、装置、システム、及び製品が、本明細書において記載される。更なる例及びそれらの組み合わせには、以下のものが含まれる。

【0658】

例１は装置を含み、この装置は、コントローラに結合される第１のストレージと、コントローラに結合され、第１のストレージに並列に結合される第２のストレージと、第１のストレージ、第２のストレージ、及びコントローラに結合されるストレージキューとを含む。ストレージキューは、アドレスとデータの第１のセットとを示すメモリ動作をコントローラから取得し、第１のストレージ及び第２のストレージの少なくとも１つからアドレスに関連するデータの第２のセットを取得し、データの第１のセットとデータの第２のセットをマージしてデータの第３のセットを生成し、第１のストレージ及び第２のストレージの少なくとも１つに書き込むためのデータの第３のセットを提供するためのものである。

【0659】

例２は、例１の装置を含み、メモリ動作は、第１のストレージと第２のストレージの少なくとも１つからアドレスに関連するデータの第２のセットを読み出すことを示す読み出しメモリ動作である。

【0660】

例３は、例２の装置を含み、ストレージキューは、データの第１のセットとデータの第２のセットとをマージする前に、読み出しメモリ動作を取得するように構成される。

【0661】

例４は、例１の装置を含み、ストアキューは、エラー訂正符号シンドロームビットを生成するように構成されたエラー訂正符号生成器を含む。

【0662】

例５は、例１の装置を含み、第１のストレージがメインストレージであり、第２のストレージが犠牲ストレージであり、メインストレージ及び犠牲ストレージがレベル１キャッシュ内に位置する。

【0663】

例６は、例１の装置を含み、コントローラは、中央処理装置からメモリ動作を取得するために中央処理装置インタフェースに結合されるように構成されたキャッシュコントローラである。

【0664】

例７はシステムを含み、このシステムは、メモリ動作を生成するように構成される中央処理装置と、中央処理装置に結合される第１のストレージと、中央処理装置に結合され、第１のストレージに並列に結合される第２のストレージと、第１のストレージ、第２のストレージ、及び中央処理装置に結合されるストレージキューとを含む。ストレージキューは、アドレス及びデータの第１のセットを示すメモリ動作を中央処理装置から取得し、第１のストレージ及び第２のストレージのうちの少なくとも１つからアドレスに関連付けられたデータの第２のセットを取得し、データの第１のセット及びデータの第２のセットをマージして、データの第３のセットを生成し、第１のストレージ及び第２のストレージのうちの少なくとも１つに書き込むためのデータの第３のセットを提供するためのものである。

【0665】

例８は、例７のシステムを含み、メモリ動作は、第１のストレージ及び第２のストレージのうちの少なくとも１つから、アドレスに関連するデータの第２のセットを読み出すことを示す読み出しメモリ動作である。

【0666】

例９は、例８のシステムを含み、ストレージキューはデータの第１のセットとデータの第２のセットをマージする前に、読み出しメモリ動作を取得するように構成される。

【0667】

例１０は、例８の装置を含み、ストアキューは、エラー訂正符号シンドロームビットを生成するように構成されたエラー訂正符号生成器を含む。

【0668】

例１１は、例１０のシステムの装置を含み、エラー訂正符号生成器は、データの第１のセットとデータの第２のセットとをマージすることに応答して、エラー訂正符号シンドロームビットを生成する。

【0669】

例１２は、例８のシステムを含み、第１のストレージはメインストレージであり、第２のストレージは犠牲ストレージであり、メインストレージと犠牲ストレージはレベル１キャッシュ内に位置する。

【0670】

例１３は、例８のシステムを含み、中央処理装置からメモリ動作を取得するために、インタフェースを介して、ストアキュー、第１のストレージ、第２のストレージ、及び中央処理装置に結合されるように構成されるキャッシュコントローラを更に含む。

【0671】

例１４は或る方法を含み、この方法は、アドレス及びデータの第１のセットを示すメモリ動作をコントローラから取得することと、第１のストレージ及び第２のストレージのうちの少なくとも１つからアドレスに関連付けられたデータの第２のセットを取得することと、データの第１のセット及びデータの第２のセットをマージしてデータの第３のセットを生成することと、第１のストレージ及び第２のストレージのうちの少なくとも１つに書き込むためにデータの第３のセットを提供することとを含む。

【0672】

例１５は、例１４の方法を含み、メモリ動作が第１のメモリ動作であり、アドレスが第１のアドレスであり、更に、第２のアドレスとデータの第４のセットとを示す第２のメモリ動作を取得することと、データの第４のセットをデータの第３のセットとマージしてデータの第５のセットを生成することとを含む。

【0673】

例１６は、例１５の方法を含み、第１のアドレス及び第２のアドレスをデータストアに格納することを更に含む。

【0674】

例１７は、例１５の方法を含み、第１のストレージがメインストレージであり、第２のストレージが犠牲ストレージである。

【0675】

例１８は、例１４の方法を含み、更に、データの第３のセットに基づいてエラー検出符号を生成することを含み、エラー検出符号がデータの第３のセットと共に格納される。

【0676】

例１９は、例１４の方法を含み、データの第２のセットを読み出すことを示す読み出しメモリ動作を取得することを更に含む。

【0677】

例２０は、例１４の方法を含み、コントローラは、中央処理装置からメモリ動作を取得するために中央処理装置インタフェースに結合されるように構成されたキャッシュコントローラである。

【0678】

犠牲キャッシュ内の非整合書き込みのための読み出し・変更・書き込み・サイクルを低減するための方法及び装置

【0679】

マルチバンクストレージに書き込み命令を発行する場合、このような書き込み命令の完全な読み出し・変更・書き込み・サイクルを実行しようと試みると、そのような書き込み命令は、書き込み命令のサイズに関係なく、対応する読み出し命令とともに送信され得る。例えば、このような応用例では、書き込み命令は、第１のメモリバンクのアドレスＡ０で始まる２つの６４ビットメモリバンクにわたって１２８ビットを書き込むことを示すＣＰＵによって得ることができる。このような例では、両方の例示のメモリバンクの全体が書き込まれているが、このような応用例は２つの例示のメモリバンクに現在格納されているデータを読み出すための読み出し命令を維持する。しかしながら、そのようなアプローチは、処理能力の２倍（例えば、書き込み及び読み出し命令）が必要とされるので、非効率的である。また、このようなアプローチは、書き込み命令を解析するための制御論理及び／又は処理回路要素を提供しない。

【0680】

図１１Ａに図示される例では、メインストレージ２１４及び／又は犠牲ストレージ２１８は、マルチバンクストレージとし得る。例えば、犠牲ストレージ２１８は、各々が６４ビット幅の１６個のメモリバンク（例えば、１６個のサブＲＡＭ）を含み得る。このような例では、キャッシュコントローラ２２０が、犠牲ストレージ２１８の第１のバンクの全ての６４ビットを書き込む（例えば、第１のバンクの第１のアドレスで始まる６４ビットのワードを書き込む）書き込み命令を送信する場合、書き込み命令は、読み出し命令を開始することなく実行され得る。例えば、バンク処理論理３０３は、バンク全体のこのような書き込みが実施されることを検出し得、そのため、読み出し命令の送信を取り消して、読み出し・変更・書き込み動作を開始することをキャッシュコントローラ２２０に示し得る。

【0681】

同様に、キャッシュコントローラ２２０が、第１のバンクの１２８ビット全てと犠牲ストレージ２１８の第２のバンクを書き込むための書き込み命令（例えば、第１のバンクの第１のアドレスで始まり、第２のバンクの最後のアドレスで終わる１２８ビットワードを書き込むことを示す書き込み命令）を送信する場合、書き込み命令は、読み出し命令を開始することなく実装され得る。例えば、バンク処理論理３０３は、多数のバンク全体のそのような書き込みが実施されるべきであることを検出し、そのため、読み出し命令の送信を取り消して、読み出し・変更・書き込み動作を開始するようにキャッシュコントローラ２２０に示し得る。

【0682】

しかしながら、本明細書において説明する幾つかの例において、キャッシュコントローラ２２０は、犠牲ストレージの第１のバンク、第２のバンク、及び第３のバンクの１３０ビットを書き込むための書き込み命令（例えば、第１のバンクの第１のアドレスで始まり、第３のバンクの第２のアドレスで終わる１３０ビットワードを書き込むことを示す書き込み命令）を送信し得る。このような例では、バンク処理論理３０３は、が犠牲ストレージ２１８の第１のバンク及び第２のバンクの全てのアドレスが完全に書き込まれるべきであることを検出し、そのため、読み出し命令の送信を取り消して、犠牲ストレージの第１のバンク及び第２のバンクのための読み出し・変更・書き込み動作を開始するようにキャッシュコントローラに示し得る。このような例では、バンク処理論理３０３は、犠牲ストレージ２１８の第３のバンクが部分的に書き込まれるべきである（例えば、６４個のアドレスのうちの２つのアドレスが書き込まれるべきである）ことを検出し、そのため、犠牲ストレージ２１８の第３のバンクのフル読み出し・変更・書き込み動作を開始することをキャッシュコントローラ２２０に示し得る。読み出し・変更・書き込み動作の例示の説明は上述されている。

【0683】

犠牲キャッシュにおけるバンクプレッシャーを低減するための積極的な書き込みマージ

【0684】

図１１Ａの例では、例示の犠牲キャッシュストアキュー２１６は、犠牲キャッシュストアキュー２１６の異なるセクション（例えば、例示のラッチ１１０２ａ～ｅ）において幾つかの書き込み動作を格納する。例えば、ＣＰＵ１０２が１行に３つの別々の書き込み動作を送信する場合、ＣＰＵ１０２が提供した第１の書き込み動作は、第１のラッチ１１０２ｂに格納され、第２の動作が第１のラッチ１１０２ｂで受け取られるとき第２のラッチ１１０２ｃに移動される。したがって、３つの書き込み動作が受け取られた後、第１のラッチ１１０２ｂは、時間に関する最後の書き込み動作（例えば、これは、犠牲ストレージ２１８に最後に格納される）を格納及び／又は出力し、第２のラッチ１１０２ｃは第２の書き込み動作（例えば、これはメインストレージ２１４に２番目に格納される）を有し、第３のラッチ１１０２ｄは第１の書き込み動作（例えば、これは、例示の犠牲ストレージ２１８に最初に格納される）を有し得る。犠牲キャッシュストアキュー２１６内のデータが次に犠牲ストレージ２１８に格納されるときはいつでも、例示の調停マネージャ１１１４は、例示の犠牲ストレージ２１８に書き込まれるべきデータのためのサイクルを確保する。したがって、確保されたサイクルの間、犠牲ストレージ２１８は利用可能でない可能性があり、読み出し動作を実施し得ない。しかし、ラッチ１１０２ｂ、１１０２ｃ、１１０２ｄのうちの２つ又はそれ以上に格納されたデータ動作が同じメモリアドレスに対応する場合、データは、２回又は３回ではなく、犠牲ストレージ２１８のメモリアドレスにデータを１回書き込むためにマージされ得る。例えば、ラッチ１１０２ｄに格納された書き込み動作がメモリアドレスのバイトの書き込みに対応し、ラッチ１１０２ｃに格納された書き込み動作がメモリアドレスへの異なるバイトの書き込みに対応する場合、第２の書き込みは第１の書き込みを上書きする。

【0685】

犠牲キャッシュストアキュー２１６は、後続のサイクルで上書きされるであろう第１のバイトを犠牲ストレージ２１８に書き込むためのサイクルを確保する代わりに、２つの書き込みを１つの書き込みにマージして、第２のトランザクションを書き込むために１つのサイクルのみが用いられるようにする（例えば、第１の書き込みのために或るサイクルを確保しないようにするため）。このような積極的なマージは、書き込み動作のために確保されるサイクルの数を減少させる。このようにして、犠牲ストレージ２１８は読み出し動作を行うための余分なサイクルを有し得、それによって、システム全体の待ち時間を減少させる。

【0686】

同じメモリアドレスへの書き込み動作の積極的なマージを可能にするために、例示のラッチ１１０２ｂ～１１０２ｄの出力は、例示のマージ回路１１０３ａ～４０３ｃに結合される。例えば、第３のラッチ１１０２ｄの出力はマージ回路１１０３ａに結合され得、第２のラッチ１１０２ｃの出力はマージ回路１１０３ｂに結合され得、第１のラッチ１１０２ｂの出力はマージ回路１１０３ｃに結合され得る。マージ回路１１０３ａの出力は第２のラッチ１１０２ｃ及びマージ回路１１０３ｂの出力に付加的に結合され得、マージ回路１１０３ｂはマージ回路１１０３ｃに結合され得、マージ回路１１０３ｃは第１のラッチ１１０２ｂの入力に結合され得る。付加的に又は代替として、異なるラッチのセットの出力を比較する付加的なコンパレータ回路（例えば、ラッチ１１０２ｂの出力をラッチ１１０２ｄの出力と比較するためのコンパレータ回路）が存在してもよい。例示のマージ回路１１０３ａ～ｃは、例示のコンパレータ１１２０及び例示のスイッチ１１２２を含む。

【0687】

コンパレータ１１２０は、それぞれのラッチ１１０２ｂ～１１０２ｄに格納されている各書き込み動作のためのメモリアドレス位置を比較して、例示のストアキュー内の書き込み動作のいずれかが同じメモリアドレスに対応するかどうかを判定する。例示のコンパレータ１１２０は、ラッチ１１０２ｂ～１１０２ｄの全ての書き込み動作を比較するための１つのコンパレータであってもよく、又は別個のコンパレータ１１２０であってもよく、ラッチ１１０２ｂ～ｄの２つを比較するためのものであり得る（例えば、ラッチ１１０２ｂのメモリアドレスをラッチ１１０２ｃのメモリアドレスと比較する第１のコンパレータ、ラッチ１１０２ｄのメモリアドレスを示す１１０２ｂのメモリアドレスと比較する第２のコンパレータなど）。コンパレータ１１２０は、（例えば、１つ又は複数の比較に対応する１つ又は複数の信号との）比較の結果を、例示のスイッチ１１２２及び／又は調停マネージャ１１１４に出力する。例示の調停マネージャ１１１４が一致を示す信号を受信した場合、調停マネージャ１１１４は、第１の書き込み動作のためのサイクルを確保せず、一方、第１の書き込み動作は、同じメモリ位置への第２の書き込み動作とマージされる（例えば、他のキャッシュ動作のためにサイクルを解放するため）。

【0688】

例示のスイッチ１１２２は、比較に基づいて例示のラッチ１１０２ｂ～１１０２ｄ内の書き込み動作を再配路する。例えば、例示のラッチ１１０２ｄに格納された書き込み動作のメモリアドレスが、ラッチ１１０２ｃに格納されたメモリアドレスと同じである場合、例示のスイッチ１１２２は、例示の調停マネージャ１１１４に配路する代わりに、ラッチ１１０２ｄの出力をラッチ１１０２ｃに再配路することを可能及び／又は不可能にする。このようにして、２つの書き込み動作が組み合わされ、２つの書き込み動作の代わりに単一の書き込み動作として後続のサイクルで犠牲ストレージ２１８に書き込まれる。スイッチ１１２２は、電気スイッチ、トランジスタ（例えば、ＭＯＳＦＥＴ）、デマルチプレクサ、及び／又は、回路内の信号を再配路し得る任意の他の構成要素とし得る。

【0689】

ラッチが再配路された書き込み動作を受け取ると、（例えば、図４Ｄに関連して上述したように）マージ回路４０３ａ～ｃのうちの１つのＭＵＸが、最新の書き込み動作を優先する１つ又は複数の再配路された書き込み動作のためのマージプロトコルを実施する。例えば、コンパレータ１１２０が例示のラッチ１１０２ｃに格納された書き込み動作が例示のラッチ１１０２ｄに格納された書き込み動作と同じメモリアドレスに対応すると判定した場合、スイッチ１１２２は、例示のラッチ１１０２ｄに格納された書き込み動作をラッチ１１０２ｃに再配路する。このような例では、例示のラッチ１１０２ｃにおける書き込み動作がメモリアドレスのバイト０及びバイト２へのデータの書き込みに対応し、ラッチ１１０４ｄからの書き込み動作がバイト０及びバイト１へのデータの書き込みに対応する場合、例示のマージ回路１１０３ａは、２つの書き込み動作をマージして、書き込みデータ（例えば、バイト０及びバイト２への書き込み）をラッチ１１０２ｃに格納されたままにし、重ならないラッチ１１０２ｄからの書き込みデータ（例えば、バイト２）を含むようにする。この例では、ラッチ１１０４ｄからのバイト０で書き込まれるべきデータがラッチ１１０２ｃの書き込み命令によって上書きされるので、ラッチ１１０４ｄからのバイト０の書き込みデータは破棄される。したがって、上記の例では、マージされたデータは、ラッチ１１０２ｃからのバイト０の書き込みデータ、ラッチ１１０４ｄからのバイト１の書き込みデータ、及びラッチ１１０２ｃからのバイト２の書き込みデータに対応する。後続の書き込み動作が犠牲キャッシュストアキュー２１６に追加されると、ラッチ１１０２ｃからのマージされた書き込みデータは、後続のサイクル中に例示の犠牲ストレージ２１８に格納されるように、（例えば、例示のブロック１１０４、１１０６、１１０８のうちの１つを介して）操作され得及び／又は次のラッチ１１０２ｄに送られ得る。マージプロトコルの例示のハードウェア実装は、図４Ｃに関連して上記で更に記載されている。

【0690】

犠牲キャッシュのＬ１における最適化アトミック操作とヒストグラム演算のサポート

【0691】

アトミック操作は、マルチパートメモリ動作の更なる例である。例えば、アトミック比較及びスワップ動作は、メモリロケーションに格納された既存の値の比較の結果に基づいて、メモリロケーションに格納された値を操作する。例えば、ＣＰＵ１０２は、Ｌ１キャッシュ１１０に格納された既存の値が特定の値と一致する場合に、Ｌ１キャッシュ１１０に格納されたデータを新しい値で置換したい場合がある。

【0692】

幾つかの例示のシステムでは、ＣＰＵがアトミック操作を実施したい場合、ＣＰＵはメモリアドレスに読み出し動作を送信し、読み出したデータに対して操作を実行した後、操作されたデータを格納するために同じメモリアドレスに対して書き込み動作を実行していた。また、そのようなシステムでは、Ｌ１キャッシュは、アトミック操作が完了するまで（例えば、アトミック操作中のアトミック操作に対応するメモリアドレスの操作を回避するために）、他のデバイス（例えば、ＣＰＵの他のコア、高レベルキャッシュ、拡張メモリなど）からの任意のトランザクションを一時停止、拒絶、阻止、及び／又は停止する必要がある場合がある。したがって、このような例示の手法は、ＣＰＵに代わって多くの労力を必要とし、待ち時間を増大させる多くの確保済みサイクルを必要とし得る。

【0693】

図１１Ａの例では、例示の犠牲キャッシュストアキュー２１６が、読み出し・変更・書き込み構造に関連してアトミック操作を扱う。このように、例示のＣＰＵ１０２は単一のアトミック操作をＬ１キャッシュ１１０に送ることができ、犠牲キャッシュストアキュー２１６は、アトミックデータ動作及び書き込み動作を扱う。従って、ＣＰＵ１０２は、アトミック操作を行うために単一のサイクルを利用し、他の機能を実施するために（例えば、アトミックプロトコルにおいて用いられる）他のサイクルを使用することがで、それによって、コンピューティングシステム１００全体の待ち時間を低減する。

【0694】

動作において、ＣＰＵ１０２がアトミック操作及び／又はアトミック比較及びスワップ動作を送信してメモリアドレスにおけるデータを例えば１の値だけ増分及び／又はスワップすると、アトミック命令がラッチ１１０２ａによって受け取られ、タグＲＡＭ２１０は、メモリアドレスが例示の犠牲ストレージ２１８に格納されているかどうかを検証する。メモリアドレスが例示の犠牲ストレージ２１８に格納されている場合、タグＲＡＭ２１０は、アトミック命令が例示のラッチ１１０２ｂに渡されている一方で、例示の犠牲ストレージ２１８に、そのメモリアドレスにおけるデータを出力するように指令する。犠牲ストレージ２１８がラッチ３２４ａにデータを出力する間、例示のラッチ１１０２ｂはラッチ１１０２ｃにアトミック操作を出力する。この時点で、ＥＣＣ論理３１２は上述したようにエラー検出及び／又は訂正プロトコルを実施し、メモリアドレスロケーションからのデータは、例示の演算構成要素１１０４（例えば、アトミック操作の場合）又はアトミック比較構成要素１１０６（例えば、アトミック比較及びスワップ動作の場合）に転送される。演算構成要素１１０４が、アトミック操作（例えば、データをどのように操作するかを識別するデータを含む）を取得し、及び／又は、アトミック比較及びスワップ１１０６が、アトミック比較及びスワップ動作（例えば、鍵、及び、鍵が読み出しデータと一致する場合に書き込まれるデータを含む）をラッチ１１０２ｃから取得し、ＥＣＣ論理３１２の出力からの対応するメモリアドレスからデータを取得する。演算構成要素１１０４はデータに対する操作（例えば、データを１だけ増分する）を実施し、及び／又は、アトミック比較構成要素１１０６は、スワップを実施し（読み出されたデータが鍵と一致する場合にデータを置換するなど）、増分された及び／又はスワップインされたデータを出力し、対応するメモリアドレス（例えば、アトミック結果）に関する増分されたデータを、例示のＭＵＸ１１１０を介して例示のラッチ１１０２ｄに出力し得る。（例えば、キャッシュコントローラ２２０を介してイネーブルされる）。ラッチ１１０２ｄは、ＥＣＣビットを生成するために、メモリアドレスに対応する新たなデータをＥＣＣ生成器１１１２に出力し、調停マネージャ１１１４は、新たなデータ（例えば、アトミック結果及び／又はアトミック比較及びスワップ結果）を、例示の犠牲ストレージ２１８内のＥＣＣビットに関連してメモリアドレスに書き込む。付加的に又は代替として、ＥＣＣ論理１１１２からの訂正された値がＣＰＵ１０２に戻される。そのため、アトミック操作は、ＣＰＵ１０２からの１つの命令のみで実施される。

【0695】

アトミック比較構成要素１１０６及び／又は演算構成要素１１０４は、幾つかの入力を有する。例えば、アトミック構成要素１１０６は、実施するアトミックのタイプ（例えば、アトミック比較及びスワップ、又はアトミックスワップ）、スワップインする新たなデータ、キャッシュ３１０から読み出されたＥＣＣ訂正済みデータ、及び、アトミック操作中に操作されるべきデータのサイズ（例えば、３２ビット又は６４ビット）を受け取る（例えば、取得する）。図４Ｂの例示の回路実装４５０では、アトミック比較構成要素１１０６は、アトミック比較及びスワップ動作を受け取り、演算構成要素１１０４はアトミック操作を受け取る。アトミック比較構成要素１１０６は、ＣＰＵ１０２によって提供された比較値（例えば、鍵）をＥＣＣデータ３１０と比較する。一致すると、新たなデータが、古いデータ（例えば、ＥＣＣデータ３１０）の代わりにスワップされ、ＭＵＸ１１１０に出力される。スワップインされる新たなデータのサイズは、ｃａｓ＿ａｃｃ＿ｓｚ入力（３２ビットや６４ビットなど）によって決まる。図４Ｃの例示の回路実装４５０では、アトミック比較構成要素１１０６がアトミックスワップ動作を受け取ることもできる。アトミック比較構成要素１１０６は、比較結果に関わらずＥＣＣデータ３１０を置換して新たなデータをスワップインし、新しい値をｍｕｘ１１１０に出力し、アドレスからの古いデータは、メインストレージ２１４から読み出され、ＣＰＵ１０２に戻される。スワップインされる新たなデータのサイズは、ｃａｓ＿ａｃｃ＿ｓｚ入力（３２ビットや６４ビットなど）によって決まる。図４Ｃの例示の回路実装４５０では、演算構成要素１１０４がアトミック操作を受け取ってもよい。演算構成要素１１０４は、ＥＣＣデータ３１０を操作し、操作されたデータをメインストレージ要素２１４に格納し得る。スワップインされる新たなデータのサイズは、ｃａｓ＿ａｃｃ＿ｓｚ入力（３２ビットや６４ビットなど）によって決まる。ヒストグラム演算は、ＣＰＵ１０２が、各値の多くが格納されたビンの値が犠牲ストレージ２１８のセクション（例えば、犠牲ストレージ２１８のＳＲＡＭ部分からのＳＲＡＭライン）に存在することを知りたい場合である。例えば、ＳＲＡＭラインが６つのビンを有し、第１のビンが０を格納し、第２のビンが０を格納し、第３のビンが２を格納し、第４のビンが０を格納し、第５のビンが０を格納し、第６のビンが３を格納する場合、ＳＲＡＭラインのヒストグラムは、［０，０，２，０，０，３］に対応し得る。代替として、ヒストグラムは、異なる方式（例えば、［３，０，０，２，０，０］）で構造化されてもよい。幾つかの例示のシステムにおいて、ヒストグラム機能を実施するために、ＣＰＵは、各値の個々の値と増分を読み取らなければならない。例えば、１０バイトのＳＲＡＭラインに格納されている０の数を判定するために、ＣＰＵは１０回の読み出しを行う。次に、１０ビンの同じ１０バイトＳＲＡＭラインにある１の数を判定するために、ＣＰＵは更に１０回の読み出しを行う。そのため、ヒストグラム演算を行うために、このようなシステムは（Ｎ）（Ｍ）読み出しを行う必要があり得、ここで、Ｎは読み出されるメモリのセクションのサイズ（例えば、１０バイト）であり、Ｍは、各バイトに格納し得る値の数である。アトミック操作と同様に、Ｌ１ ＳＲＡＭは、ヒストグラム演算が完了するまで、他の全ての読み出し及び／又は書き込み動作を阻止、一時停止、停止、廃棄しなければならない場合がある。

【0696】

図１１（ａ）の例では、ＣＰＵ１０２は、犠牲ストレージ２１８にヒストグラム演算を指令する。これにより、ＣＰＵ１０２が動作のために確保しなければならないサイクル数を（Ｎ）（Ｍ）から１に変更する。また、アトミック操作プロトコルは既にストアキューにおいて実装されているので、ヒストグラム演算は、メモリのＮサイズに対してＮ回の読み出しを行い、例示の犠牲ＳＲＡＭストアキュー２１６内の各値に対するカウントを増分することによって、演算構成要素１１０４を用いて行われ得、それによって、（Ｎ）（Ｍ）回の動作からＮ回の動作まで読み出し動作の数を低減する。

【0697】

動作において、ＣＰＵ１０２が犠牲ストレージ２１８の或るセクション（例えば、ＳＲＡＭライン）に対応するヒストグラム演算を送信すると、その動作は、例示のラッチ１１０２ａに格納され、一方、タグＲＡＭ２１０は、ヒストグラム演算に対応するメモリアドレスが犠牲ストレージ２１８において利用可能であるかどうかを検証する。例示のキャッシュコントローラ２２０は、ヒストグラム演算において識別されるセクションの各バイトに対する読み出し動作を促進する（例えば、同時に最大１２８バイトを読み出すことによってヒストグラムビンが並列にアクセスされる）。利用可能である場合、タグＲＡＭ２１０は、ヒストグラム演算が例示のラッチ１１０２ａによって例示のラッチ１１０２ｂに出力される一方で、犠牲ストレージ２１８に、犠牲ストレージ２１８のセクションの第１のバイトにおけるデータを出力するように指令する。例示の犠牲ストレージ２１８がメモリアドレスから読み出されたデータを例示のラッチ３２４ａに出力すると、ラッチ１１０２ｂはヒストグラム演算を例示のラッチ１１０２ｃに出力する。ＥＣＣ論理３１２がエラー検出及び訂正機能を実施した後、バイトで読み出されたデータは、例示の演算構成要素１１０４に送られる。

【0698】

ＥＣＣ論理３１２から読み出し値を受け取り、ラッチ１１０２ｃからヒストグラム命令を受け取った後、演算構成要素１１０４は、ヒストグラムを表すデータを開始する。例えば、演算構成要素１１０４は、犠牲ストレージのバイトに格納され得る可能な値毎に初期値（例えば、ゼロ）を有するベクトル（例えば、ヒストグラムを表す）を開始し得る。演算構成要素１１０４は、ＥＣＣ論理３１２による出力（例えば、読み出しバイト）に基づいてベクトルの値を増分する。例えば、バイトの読み出し値が０である場合、演算構成要素１１０４は、ベクトル内の０に対応する値を増分する。

【0699】

各ベクトルは並列に増分されるので、結果として得られるベクトルは、ＳＲＡＭの対応するセクションにおいて並列に読み出された値のヒストグラムに対応する。ヒストグラムの値はビット毎に増分されるので、結果のベクトルは、ＣＰＵ１０２からのヒストグラム演算で識別されるメモリのセクションに格納された値のヒストグラムである。幾つかの例において、演算構成要素１１０４は、何らかの重み付けされた値（例えば、１．５）だけ並列に増分し得る。完了すると、例示のヒストグラムは、例示のラッチ１１０２ｅを介してＭＵＸ３１６に入力されるように、例示のＭＵＸ４１８に入力される（例えば、例示のペンディングのストアアドレステーブル１１１６によって制御される）。動作が完了すると、例示のキャッシュコントローラ２２０は、マルチプレクサ回路３１４及び例示のラッチ３２２ｂを介して例示のＣＰＵインタフェース２０２に最終ヒストグラムベクトルを出力するようにＭＵＸ３１６を制御し、それによってヒストグラム演算を終了する。

【0700】

幾つかの例において、Ｌ１キャッシュ１１０は、ヒストグラムビンがビンサイズの閾値制限（例えば、バイト、ハーフワード、ワードなど）を超えた後にヒストグラムビンが飽和し得る機能性をサポートする。上記の表１は、例示の飽和値を示す。この機能性を用いると、ヒストグラムビン値は、最大値に達するとロールオーバーしない。

【0701】

犠牲キャッシュ及びアトミック操作を容易にするための例示の方法、装置、システム、及び製品が本明細書において記載される。更なる例には以下のものが含まれる。例１はシステムを含み、このシステムは、データの第１のセットを格納するための第１のキャッシュストレージと、第１のキャッシュストレージから退出されたデータの第２のセットを格納するための第２のキャッシュストレージと、第１のキャッシュストレージ及び第２のキャッシュストレージに結合されるストレージキューとを含む。ストレージキューは、メモリ動作に応答して第２のキャッシュストレージからデータの第２のセットを受け取り、データの第３のセットを生成するためにデータの第２のセットに対して演算動作を行うための演算構成要素と、第２のキャッシュストレージにデータの第３のセットを格納するための調停マネージャとを含む。

【0702】

例２は、例１のシステムを含み、第１のキャッシュストレージはメインストレージであり、第２のキャッシュストレージは犠牲ストレージである。

【0703】

例３は、例１のシステムを含み、演算構成要素は、（ａ）エラー検出及び訂正回路を介して第２のキャッシュストレージからデータの第２のセットを取得し、（ｂ）ラッチを介して中央処理装置からメモリ動作を取得するためのものである。

【0704】

例４は、例１のシステムを含み、データの第３のセットは、単一サイクルで中央処理装置からの単一の命令によって第２のキャッシュストレージに格納される。

【0705】

例５は、例１のシステムを含み、メモリ動作に含まれるメモリアドレスの状態を判定するための変更、排他的、共用、無効（ＭＥＳＩ）構成要素と、メモリ動作に含まれるメモリアドレスが共用状態に対応する場合に、ミス命令を別のキャッシュに送信するためのインタフェースとを更に含み、ミス命令が排他的状態要求を含む。

【0706】

例６は、例５のシステムを含み、調停マネージャは、排他的状態要求が他のキャッシュから認められた後に、そのメモリアドレスにおけるデータの第３のセットを第２のキャッシュストレージに格納するためのものである。

【0707】

例７は、例５のシステムを含み、演算構成要素は、排他的状態要求が他のキャッシュから認められた後に、第２のキャッシュストレージからデータの第２のセットを受け取るためのものである。

【0708】

例８は、例５のシステムを含み、第２のキャッシュストレージと第１のキャッシュストレージは、中央処理装置に並列に接続される。

【0709】

例９は、例５のシステムを含み、メモリ動作がアトミック操作である。

【0710】

例１０はストレージキューを含み、ストレージキューは、メモリ動作に応答してキャッシュストレージからデータの第２のセットを受信し、データの第２のセットに対して演算動作を実施してデータの第３のセットを生成する演算構成要素と、データの第３のセットをキャッシュストレージに格納する調停マネージャとを含む。

【0711】

例１１は、例１０のストレージキューを含み、キャッシュストレージが犠牲キャッシュストレージであり、メインキャッシュストレージから除去されたデータを格納する犠牲キャッシュストレージである。

【0712】

例１２は、例１１のストレージキューを含み、犠牲キャッシュストレージとメインキャッシュストレージは、中央処理装置に並列に接続される。

【0713】

例１３は、例１０のストレージキューを含み、演算構成要素は、（ａ）エラー検出及び訂正回路を介してキャッシュストレージからデータの第２のセットを取得し、（ｂ）ラッチを介して中央処理装置からメモリ動作を取得するためのものである。

【0714】

例１４は、例１０のストレージキューを含み、データの第３のセットは、中央処理装置からの単一の命令によって単一サイクルでキャッシュストレージに格納される。

【0715】

例１５は、例１０のストレージキューを含み、調停マネージャは別の他のキャッシュから排他的状態要求が与えられた後に、メモリアドレスにおけるデータの第３のセットをキャッシュストレージに格納するためのものである。

【0716】

例１６は、例１５のストレージキューを含み、演算構成要素は、排他的状態要求が他のキャッシュから認められた後に、キャッシュストレージからデータの第２のセットをメモリアドレスから受け取るためのものである。

【0717】

例１７は、例１０のストレージキューを含み、メモリ動作がアトミック操作である。

【0718】

例１８は方法を含み、この方法は、メモリ動作に応答してキャッシュストレージからデータの第２のセットを取得することと、データの第２のセットに対して演算動作を実施してデータの第３のセットを生成することと、データの第３のセットをキャッシュストレージに格納することとを含む。

【0719】

例１９は、例１８の方法を含み、キャッシュストレージが犠牲キャッシュストレージであり、メインストレージから除去されたデータを格納する犠牲キャッシュストレージである。

【0720】

例２０は、例１９の方法を含み、更に、他のキャッシュから排他的状態要求が許可された後に、メモリアドレスにおけるデータの第３のセットをキャッシュストレージに格納することを含む。

【0721】

コヒーレントシステムのための犠牲キャッシュ内のＬ１におけるアトミック比較及びスワップサポート
アドレスからのデータがＬ１キャッシュ１１０に格納される場合、同じアドレスのためのデータも他のキャッシュ（例えば、Ｌ２キャッシュ１１２、及び／又はＬ３キャッシュ１１４）にキャッシュされ得る。したがって、メモリアドレスは、１つのキャッシュ内のデータに対するいかなる変更も、他のキャッシュ（例えば、Ｌ２キャッシュ１１２及びＬ３キャッシュ１１４）に識別、追跡、及び／又は反映されることを保証するために、追跡及び／又は監視される必要がある。図３Ａ～図３Ｄに関連して上述したように、例示のＭＥＳＩ ＲＡＭ３００は、犠牲ストレージ２１８に格納されたデータの状態を追跡して、同じメモリアドレスに対応する異なるキャッシュ内の不一致データに関する問題を回避し得る。例えば、ＣＰＵ１０２が読み出し動作を送信する場合、メモリアドレス内のデータは操作されないため、例示のＭＥＳＩ ＲＡＭ３００はメモリアドレスの状態を共有に変更する。ＣＰＵ１０２が書き込み動作を送信する場合、例示のＭＥＳＩ ＲＡＭ３００は、メモリアドレス内のデータが操作され、犠牲ストレージ２１８がアドレスに対する書き込み許可を必要とするため、メモリアドレスの状態を排他的に変更する。メモリアドレス内のデータが犠牲ストレージ２１８に書き込まれた後、ＭＥＳＩ ＲＡＭ３００は、メモリアドレスの状態を変更に更新する（例えば、メモリアドレスが変更されたことを示す）。

【0722】

上述したように、アトミック及び／又はヒストグラムプロトコルの間、メモリアドレスからのデータは、犠牲ストレージ２１８から読み出され、更新され（例えば、増分され）、犠牲ストレージ２１８に書き戻されるように、犠牲キャッシュストアキュー２１６に提供される。しかしながら、ＭＥＳＩ ＲＡＭ３００が、共有状態のように対応するメモリアドレスの状態を識別した場合、アトミックプロトコルの書き込み動作は、他のレベルのキャッシュに問題を引き起こす可能性がある（例えば、その書き込みが、異なるキャッシュ内のデータの不一致を引き起こすため）。

【0723】

アトミック操作（例えば、アトミック比較及びスワップを含む）中のこのようなデータの不一致を回避するために、例示のキャッシュコントローラ２２０は、共有状態に対応するキャッシュヒットをキャッシュミスとしてマーキングする。このようにして、キャッシュコントローラ２２０は、Ｌ２インタフェース２２８に、キャッシュミスを排他的状態要求でより高いレベルキャッシュに送るように命令し得る。このようにして、より高いレベルキャッシュは排他的状態をＬ１キャッシュ１１０に許可し得、Ｌ１キャッシュ１１０は、認められた排他的状態の受信に応答して、アトミック操作の一部として読み出し及び書き込み動作を行い得る。

【0724】

排他的要求を有するキャッシュミスがより高いレベルキャッシュに送信され、より高いレベルキャッシュが書き込みデータ及び排他的応答で応答した後、例示のアトミック操作論理１１０６は、変更済としてデータにタグを付けるようにＭＥＳＩ ＲＡＭ３００に指令する。Ｌ２キャッシュ１１２から受け取ったデータは、犠牲キャッシュストアキュー２１６に送信され、犠牲ストレージ２１８に格納される。動作はアトミック操作（例えば、通常のアトミック操作又はアトミック比較及びスワップ）又はヒストグラムプロトコルであったので、より高レベルのキャッシュからのデータは、操作のために例示の演算構成要素１１０４及び／又は、例示のアトミック比較構成要素１１０６によって操作され、例示のＥＣＣ生成器１１１２及び例示の調停マネージャ１１１４を介して例示の犠牲ストレージ２１８に格納される。

【0725】

図１のＬ１データキャッシュ１１０を実装する例示の方法が図２～図５及び／又は図１０～図１１に示されているが、図２～図５及び／又は図１０～図１１に示されている要素、プロセス、及び／又はデバイスのうちの１つ又は複数が、任意の他の様式で、組み合わされ、分割され、再配置され、省略され、除去され、及び／又は実装されてもよい。更に、例示のＣＰＵインタフェース２０２、例示のタグＲＡＭアクセス２０４、２０６、例示のタグＲＡＭ２０８、２１０、例示のメインキャッシュストアキュー２１２、例示のメインストレージ２１４、例示の犠牲キャッシュストアキュー２１６、例示の犠牲ストレージ２１８、例示のキャッシュコントローラ２２０、例示のメインキャッシュコントローラ２２２、例示の犠牲キャッシュコントローラ２２４、例示のＬ２インタフェース２２８、例示のＭＥＳＩ ＲＡＭ３００、例示のアドレス処理構成要素３０２ａ～ｃ、例示のバンク処理論理３０３、例示のヒット‐ミス比較論理３０４、３０６、例示の置換ポリシー構成要素２０８、例示のＥＣＣ論理３１０、例示のＭＵＸ回路３１４、３１６、３１８、３２０、３３０、３３０ａ～ｃ、４１０、４１８、５０８、例示のラッチ３２２ａ、３２４ａ、４０２ａ～ｄ、１１０２ａ～ｄ、例示のアドレスエンコーダ３２６、３２６ａ、３２６ｂ、３２８、３２８ａ、３２８ｂ、例示のアドレス読み出し３３２、例示のマージ回路４０３ａ～ｃ、１１０３ａ～ｃ、例示の演算構成要素４０４、１１０４、例示のアトミック比較構成要素４０６、１１０６、例示のＲＭＷ構成要素４０８、１１０８、例示のＥＣＣ生成器４１２、１１１２、例示の調停マネージャ４１４、１１１４、例示のペンディングのストアアドレスデータベース４１６、１１１６、例示のコンパレータ４２０、１１２０、例示のスイッチ４２２、１１２２、例示のポート４２４、４２６、１１２４、１１２６、インタフェース５０２、５０４、例示のアドレス５０６、及び／又はより一般的には、図２～図５及び／又は図１０～図１１のＬ１データキャッシュ１１０は、ハードウェア、ソフトウェア、ファームウェア、及び／又はハードウェア、ソフトウェア、及び／又はファームウェアの任意の組み合わせによって実装され得る。そのため、例えば、例示のＣＰＵインタフェース２０２、例示のタグＲＡＭアクセス２０４、２０６、例示のタグＲＡＭ２０８、２１０、例示のメインキャッシュストアキュー２１２、例示のメインストレージ２１４、例示の犠牲キャッシュストアキュー２１６、例示の犠牲ストレージ２１８、例示のキャッシュコントローラ２２０、例示のメインキャッシュコントローラ２２２、例示の犠牲キャッシュコントローラ２２４、例示のＬ２インタフェース２２８、例示のＭＥＳＩ ＲＡＭ３００、例示のアドレス処理構成要素３０２ａ～ｃ、例示のバンク処理論理３０３、例示のヒット‐ミス比較論理３０４、３０６、例示の置換ポリシー構成要素２０８、例示のＥＣＣ論理３１０、例示のＭＵＸ回路３１４、３１６、３１８、３２０、３３０、３３０ａ～ｃ、４１０、４１８、５０８、例示のラッチ３２２ａ、３２２ｂ、３２４ａ、３２２ｂ、４０２ａ～ｄ、１１０２ａ～ｄ、例示のアドレスエンコーダ３２６、３２６ａ、３２６ｂ、３２８、３２８ａ、３２８ｂ、例示のアドレス読み出し３３２、例示のマージ回路４０３ａ～ｃ、１１０３ａ～ｃ、例示の演算構成要素４０４、１１０４、例示のアトミック比較構成要素４０６、１１０６、例示のＲＭＷ構成要素４０８、１１０８、例示のＥＣＣ生成器４１２、１１１２、例示の調停マネージャ４１４、１１１４、例示のペンディングのストアアドレスデータベース４１６、１１１６、例示のコンパレータ４２０、１１２０、例示のスイッチ４２２、１１２２、例示のポート４２４、４２６、１１２４、１１２６、インタフェース５０２、５０４、例示のアドレス５０６、及び／又はより一般的には、図２～図５及び／又は図１０～図１１のＬ１データキャッシュ１１０は、１つ又は複数のアナログ又はデジタル回路、論理回路、プログラマブルプロセッサ、プログラマブルコントローラ、グラフィックス処理ユニット（ＧＰＵ）、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス（ＰＬＤ）、及び／又はフィールドプログラマブル論理デバイス（ＦＰＬＤ）によって実装され得る。本特許の装置又はシステムクレームの任意のものを、純粋にソフトウェア及び／又はファームウェア実装を包含するように読むと、例示のＣＰＵインタフェース２０２、例示のタグＲＡＭ２０４、２０６、例示のタグＲＡＭ２０８、２１０、例示のメインキャッシュストアキュー２１２、例示のメインストレージ２１４、例示の犠牲キャッシュストアキュー２１６、例示の犠牲ストレージ２１８、例示のキャッシュコントローラ２２０、例示のメインキャッシュコントローラ２２２、例示の犠牲キャッシュコントローラ２２４、例示のＬ２インタフェース２２８、例示のＭＥＳＩ ＲＡＭ３００、例示のアドレス処理構成要素３０２ａ～ｃ、例示のバンク処理論理３０３、例示のヒット‐ミス比較論理３０４、例示の置換ポリシー構成要素２０８、例示のＥＣＣ論理３１０、例示のＭＵＸ回路３１４、３１６、３１８、３２０、３３０、３３０ａ～ｃ、４１０、４１８、５０８、例示のラッチ３２２ａ、３２２ｂ、３２４ａ、３２４ｂ、４０２ａ～ｄ、１１０２～ｄ、例示のアドレスエンコーダ３２６、３２６ａ、３２６ｂ、３２８、３２８ａ、３２８ｂ、例示のアドレス読み出し３３２、例示のマージ回路４０３ａ～ｃ、１１０３ａ～ｃ、例示の演算構成要素４０４、１１０６、例示のアトミック比較構成要素４０６、１１０８、例示のＲＭＷ構成要素４０８、１１０８、例示のＥＣＣ生成器４１２、１１１２、例示の調停マネージャ４１４、１１１４、例示のペンディングのストアアドレスデータベース４１６、１１１６、例示のコンパレータ４２０、１１２０、例示のスイッチ４２２、１１２２、例示のポート４２４、４２６、１１２４、１１２４、１１２６、インタフェース５０２、５０４、例示のアドレス５０６、及び／又は、より一般的には、図２～図５及び／又は図１０～図１１のＬ１データキャッシュ１１０は、ここでは、メモリ、デジタル多用途ディスク（ＤＶＤ）、コンパクトディスク（ＣＤ）、ソフトウェア、及び／又はファームウェアを含む非一時的コンピュータ読み出し可能なストレージデバイス又はストレージディスクなどを含むように明確に定義されている。更に、図１の例示のＬ１データキャッシュ１１０は、図２～図５及び／又は図１０～図１１に示されるものに加えて又はその代わりに、１つ又は複数の要素、プロセス、及び／又はデバイスを含み得、及び／又は示される要素、プロセス、及びデバイスのいずれか又は全てのうちの２つ又はそれ以上を含み得る。本願において用いられるように、「通信して」という表現は、その変形例も含め、直接的な通信、及び／又は、１つ又は複数の介在構成要素を介した間接的な通信を包含し、直接の物理的（例えば、有線）通信及び／又は一定の通信を必要とせず、周期的間隔、スケジュールされた間隔、非周期的間隔、及び／又は一度限りの事象における選択的通信を付加的に含む。

【0726】

図１～図５及び／又は図１０～図１１のＬ１データキャッシュを実装するための例示のハードウェア論理、機械可読命令、ハードウェア実施状態機械、及び／又はそれらの任意の組合せを表すフローチャートが、図１２～図３３に示されている。機械可読命令は、図３４に関連して後述する例のプロセッサプラットフォーム３４００に示されるプロセッサ３４１２などのコンピュータプロセッサによる実行のための１つ又はそれ以上の実行可能プログラム又は実行可能プログラムの一部であり得る。プログラムは、プロセッサ３４１２と関連する、ＣＤ‐ＲＯＭ、フロッピーディスク、ハードドライブ、ＤＶＤ、ブルーレイディスク、又はメモリなどの非一時的コンピュータ可読ストレージ媒体に格納されるソフトウェアにおいて具体化され得るが、プログラム全体及び／又はその一部が代替として、プロセッサ３４１２以外のデバイスによって実行され得、及び／又はファームウェア又は専用ハードウェアにおいて具体化されてもよい。また、例示のプログラムは図３４に図示されるフローチャートを参照して説明されるが、例示のＬ１キャッシュ１１０を実装する多くの他の方法が代替的に用いられ得る。例えば、ブロックの実行順が変更され得、及び／又は、記載されるブロックの幾つかが、変更され、なくされ、又は結合され得る。付加的に又は代替として、ブロックの任意のもの又は全てが、ソフトウェア又はファームウェアを実行することなく、対応する動作を行うように構成される１つ又は複数のハードウェア回路（例えば、個別の及び／又は集積されたアナログ及び／又はデジタル回路要素、ＦＰＧＡ、ＡＳＩＣ、コンパレータ、演算増幅器（オペアンプ）、論理回路等）によって実装され得る。

【0727】

本明細書において説明される機械可読命令は、圧縮フォーマット、暗号化フォーマット、断片化フォーマット、コンパイルフォーマット、実行可能フォーマット、パッケージ化フォーマットなどのうちの１つ又はそれ以上に格納され得る。本明細書において記載される機械可読命令は、機械実行可能命令を作成、製造、及び／又は生成するために利用され得るデータ（例えば、命令の一部、符号、符号の表現など）として格納され得る。例えば、機械可読命令は、フラグメント化され、１つ又はそれ以上のストレージデバイス及び／又はコンピューティングデバイス（例えば、サーバー）上に格納され得る。機械可読命令はコンピューティングデバイス及び／又は他の機械によって直接可読、解釈可能、及び／又は実行可能にするために、インストール、変形、適応、更新、結合、補足、構成、解読、伸張、アンパッキング、分配、再割り振り、コンパイルなどのうちの１つ又は複数を必要とすることがある。例えば、機械可読命令は、個別に圧縮され、暗号化され、個別のコンピューティングデバイス上に格納される複数の部分に格納され得、これらの部分は、復号化され、解凍され、組み合わされたときに、本明細書において説明されるようなプログラムを実装する実行可能命令のセットを形成する。

【0728】

別の例において、機械可読命令はコンピュータによって読み出すことができる状態で格納され得るが、特定のコンピューティングデバイス又は他のデバイス上で命令を実行するために、ライブラリ（例えば、ダイナミックリンクライブラリ（ＤＬＬ））、ソフトウェア開発キット（ＳＤＫ）、応用例プログラミングインタフェース（ＡＰＩ）などの追加を必要とし得る。別の例において、機械可読命令及び／又は対応するプログラムの全体又は一部が実行され得る前に、機械可読命令を構成する必要があり得る（例えば、格納された設定、データ入力、記録されたネットワークアドレスなど）。そのため、記載される機械可読命令及び／又は対応するプログラムは、格納されているか又はその他の方式で休止中又は輸送中の機械可読命令及び／又はプログラムの特定のフォーマット又は状態に関わらず、そのような機械可読命令及び／又はプログラムを包含する。

【0729】

本明細書において記載される機械可読命令は、任意の過去、現在、又は将来の命令言語、スクリプト言語、プログラミング言語などによって表すことができる。例えば、機械可読命令は、Ｃ、Ｃ＋＋、Ｊａｖａ、Ｃ＃、Ｐｅｒｌ、Ｐｙｔｈｏｎ、ＪａｖａＳｃｒｉｐｔ、Ｈｙｐｅｒ Ｔｅｘｔ Ｍａｒｋｕｐ Ｌａｎｇｕａｇｅ（ＨＴＭＬ）、Ｓｔｒｕｃｔｕｒｅｄ Ｑｕｅｒｙ Ｌａｎｇｕａｇｅ（ＳＱＬ）、Ｓｗｉｆｔなどのいずれかの言語を用いて表現され得る。

【0730】

上述したように、図１２～図３３の例示のプロセスは、ハードディスクドライブ、フラッシュメモリ、読み出し専用メモリ、コンパクトディスク、デジタル多用途ディスク、キャッシュ、ランダムアクセスメモリ、及び／又は任意の期間（例えば、拡張された時間期間、永久に、短時間、一時的にバッファリングするため、及び／又は、情報のキャッシュのために）情報が格納される他のストレージデバイス又はストレージディスクのような、非一時的コンピュータ及び／又は機械読み出し可能な媒体上に格納された実行可能命令（例えば、コンピュータ及び／又は機械読み出し可能命令）を用いて実装され得る。本願で用いられるように、非一時的コンピュータ可読媒体という用語は、任意のタイプのコンピュータ可読ストレージデバイス及び／又はストレージディスクを含むこと、並びに、伝搬信号を除外すること及び伝達媒体を除外することが明確に定義される。

【0731】

「含む」及び「包含する」（並びにその全ての形態及び時制）は、オープンエンドの用語である。そのため、或る請求項が、「包含する」又は「含む」（例えば、包む、包含する、有するなど）の任意の形態をプリアンブルとして、又は任意の種類の請求項記載事項として用いるときはいつでも、対応する請求項又は記載事項の範囲外となることなく、付加的な要素、用語などが存在し得る。本明細書において用いられるように、語句「少なくとも」は、例えば、請求項のプリアンブルにおける移行句として用いられる場合、用語「包含する」及び「含む」がオープンエンドであるのと同じように、オープンエンドである。用語「及び／又は」は、例えば、Ａ、Ｂ、及び／又はＣなどの形態で用いられる場合、（１）Ａ単独、（２）Ｂ単独、（３）Ｃ単独、（４）ＡとＢ、（５）ＡとＣ、（６）ＢとＣ、及び（７）ＡとＢとＣなど、Ａ、Ｂ、Ｃの任意の組み合わせ又はサブセットを指す。構造体、構成要素、アイテム、オブジェクト、及び／又は物を説明する文脈において本明細書において用いられるように、語句「Ａ及びＢのうちの少なくとも１つ」は、（１）少なくとも１つのＡ、（２）少なくとも１つのＢ、及び（３）少なくとも１つのＡ及び少なくとも１つのＢのうちのいずれかを含む実装を指す。同様に、構造、構成要素、アイテム、オブジェクト、及び／又は物を説明する文脈において本明細書において用いられるように、「Ａ又はＢのうちの少なくとも１つ」という語句は、（１）少なくとも１つのＡ、（２）少なくとも１つのＢ、及び（３）少なくとも１つのＡ及び少なくとも１つのＢのうちのいずれかを含む実装を指す。本明細書では、プロセス、命令、動作、行為、及び／又は工程の実施又は実行を説明する文脈において用いられるように、「Ａ及びＢのうちの少なくとも１つ」という語句は、（１）少なくとも１つのＡ、（２）少なくとも１つのＢ、及び（３）少なくとも１つのＡ及び少なくとも１つのＢのうちのいずれかを含む実装を指す。同様に、本明細書では、プロセス、命令、動作、行為、及び／又は工程の実施又は実行を説明する文脈において用いられるように、「Ａ又はＢのうちの少なくとも１つ」という語句は、（１）少なくとも１つのＡ、（２）少なくとも１つのＢ、及び（３）少なくとも１つのＡ及び少なくとも１つのＢのうちのいずれかを含む実装を指す。

【0732】

本明細書において用いられるように、単数形の参照（例えば、「或る」、「第１の」、「第２の」など）は複数を除外しない。用語「或る」エンティティは、本明細書において用いられる場合、そのエンティティの１つ又は複数を指し、用語「或る」、「１つ又は複数」、及び「少なくとも１つ」は、本明細書で互換的に用いられ得る。また、個別に列挙されているが、複数の手段、要素、又は方法動作は、例えば、単一のユニット又はプロセッサによって実装され得る。また、個々の特徴が、異なる例又は特許請求の範囲に含まれ得るが、これらは潜在的に組み合わされ得、異なる例又は特許請求の範囲に含めることが、特徴の組み合わせが実現可能ではなく及び／又は有利ではないことを含意しない。

【0733】

図１２は、上述のように例示の犠牲ストレージ２１８内で書き込みミスキャッシングを実施するために図１～図５の例示のＬ１キャッシュ１１０によって実行され得る例示の機械可読命令１２００を表す例示のフローチャートである。図１２の命令は、図１～図５のＬ１キャッシュ１１０に関連して記載されているが、命令は、任意のタイプのキャッシュ内の任意のタイプのストレージに関連して説明されてもよい。

【0734】

ブロック１２０２において、例示のキャッシュコントローラ２２０は、書き込みミス情報（例えば、書き込みミスキャッシュ）のために犠牲ストレージ２１８のセクションを割り当てる。上述したように、書き込みミス情報は、ＣＰＵ１０２がＬ１キャッシュ１１０のストレージ２１４、２１８に格納されていないメモリアドレスに、例示のＬ１キャッシュ１１０への書き込み命令を送信する場合に対応する（例えば、より高いレベルのキャッシュに書き込み命令が送信されて実行されるようにする）。ブロック１２０４において、キャッシュコントローラ２２０は、例示のヒット／ミス論理３０４、３０６の出力にアクセスして、ＣＰＵ１０２からの現在の書き込み動作（例えば、キャッシュコントローラ２２０によって受け取られる）が書き込みミスとなったかどうかを判定する（例えば、書き込み動作からのメモリアドレスは、例示のストレージ２１４、２１８に格納されない）。幾つかの例において、ＣＰＵ１０２からの動作がメインストレージ２１４をミスしたが犠牲ストレージ２１８をヒットした場合、ヒット‐ミス比較論理３０４は、例示の犠牲ストレージ２１８に書き込みミスを送信し得る。このような例では、犠牲ストレージ２１８は、動作が犠牲ストレージ２１８にヒットしたため、書き込みミス情報を破棄する。

【0735】

キャッシュコントローラ２２０が、例示のタグＲＡＭ２０８、２１０の１つ又はそれ以上とインタフェースした後、ＣＰＵ１０２からの現在の書き込み動作が書き込みミスにならなかったと判定した場合（ブロック１２０４：ＮＯ）、書き込み動作が書き込みミスになるまで、制御はブロック１２０４に戻る。キャッシュコントローラ２２０が、ＣＰＵ１０２からの現在の書き込み動作が書き込みミスとなると判定した場合（ブロック１２０４：ＹＥＳ）、例示のキャッシュコントローラ２２０は、書き込みミス情報が、割り当てられたセクションに既に格納されている書き込みミス情報と同じメモリアドレスに対応するかどうかを判定する（ブロック１２０６）。例示のキャッシュコントローラ２２０が、書き込みミス情報が、割り当てられたセクションに書き込みミス情報が既に格納されている任意の書き込みミス情報と同じメモリアドレスに対応すると判定した場合（ブロック１２０６：ＹＥＳ）、キャッシュコントローラ２２０は、同じメモリアドレスに対応する格納された書き込みミス情報と書き込みミス情報をマージするように例示の犠牲ストレージ２１８に指令する（ブロック１２０８）。例示の犠牲ストレージ２１８は、最新の書き込みミス情報が古い書き込みミス情報と重複する場合（例えば、同じバイトに対応する場合）に、古い書き込みミス情報を最新の書き込みミス情報で上書きし（例えば、より新しい書き込みミス情報と重複する古い書き込みミス情報を破棄する）、より新しい書き込みミス情報と重複しない古い書き込みミス情報を維持することによって、２つの書き込みミス情報をマージする。

【0736】

例示のキャッシュコントローラ２２０が、書き込みミス情報、割り当てられたセクションに既に格納された任意の書き込みミス情報と同じメモリアドレスに対応しないと判定した場合（ブロック１２０６：ＮＯ）、キャッシュコントローラ２２０は、例示の犠牲ストレージ２１８に、割り当てられたセクションに書き込みミス情報を格納する（ブロック１２１０）。

【0737】

ブロック１２１２において、例示のキャッシュコントローラ２２０は、書き込みミス情報の閾値量を超える量が、割り当てられたセクションに格納されているかどうかを判定する。閾値量は、犠牲キャッシュのサイズ（例えば、割り当てられたセクションが一杯であるときに閾値が満たされる）、Ｌ２インタフェース２２８のサイズ（例えば、Ｌ２インタフェースが６４バイトの帯域幅を有する場合、閾値は６４バイトに設定される）、及び／又は、ユーザ及び／又は製造業者によって設定された他の任意の量に設定され得る。例示のキャッシュコントローラ２２０が、書き込みミス情報の閾値（例えば、第１の閾値）を超える量が、割り当てられたセクションに格納されていないと判定した場合（ブロック１２１２：ＮＯ）、制御はブロック１２０４に戻る。

【0738】

例示のキャッシュコントローラ２２０が、割り当てられたセクションに書き込みミス情報の閾値量を超える量が格納されたと判定した場合（ブロック１２１２：ＹＥＳ）、キャッシュコントローラ２２０は、犠牲ストレージ２１８の割り当てられたセクションから書き込みミス情報の閾値（例えば、第２の閾値）量（例えば、割り当てられたセクションに格納されたＮ個の最も古い書き込みミス情報であり、Ｎが閾値に対応する）を選択する（ブロック１２１４）。第２の閾値は、第１の閾値に対応しても（第１の閾値と同じであっても）よく、及び／又は、Ｌ２インタフェース２２８の帯域幅に対応してもよい（例えば、Ｌ２インタフェース２２８の帯域幅が６４バイトである場合、６４バイト以下の書き込みミスデータが選択される）。それに加えて又はその代わりに、キャッシュコントローラ２２０は、閾値時間量が生じたときにブロック１２１０に進み得る。ブロック１２１６において、キャッシュコントローラ２２０は、例示の犠牲ストレージ２１８に、割り当てられたセクションから、選択された書き込みミス情報を除去させる。ブロック１２１８において、例示のＬ２キャッシュインタフェース２２８は、選択された書き込みミス情報をより高レベルのキャッシュ（例えば、Ｌ２キャッシュ１１２）に送信する。上述のように、Ｌ２インタフェース１１２の帯域幅のより多くを利用するために複数の書き込みミス情報を送ることは、より効率的なシステムをもたらす。

【0739】

図１３は、上記のセクション２に関連して、読み出し・変更・書き込み動作を容易にするために、図１～図５の例示のＬ１キャッシュ１１０によって実行され得る例示の機械可読命令１３００を表す例示のフローチャートである。図１３において、メインキャッシュストアキュー２１２は、再書き込みすべき、ワードのバイト又はワード全体を示す、ＣＰＵ１０２によって送信される書き込み命令（例えば、キャッシュコントローラ２２０を介して送信される）を取得する（ブロック１３０２）。本明細書において説明する幾つかの例において、書き込みポート４２６は、ＣＰＵ１０２によって送信された書き込み命令を取得し得る。

【0740】

ブロック１３０４において、メインキャッシュストアキュー２１２は、書き換えられるべきワードの一部の値をラッチ４０２ｂに送信する（ブロック１３０４）。幾つかの例において、ラッチ４０２ｂは、書き換えられるべきワードの一部の値をラッチ４０２ｃに送信する。

【0741】

ブロック１３０６において、メインキャッシュストアキュー２１２は、書き換えられるべきワードの一部のロケーションに関連するアドレス値を、ペンディングのストアアドレスデータストア４１６に格納する（ブロック１３０６）。また、タグＲＡＭ２０８は、現在格納されているワード全体の読み出し命令（例えば、読み出し要求）をメインストレージ２１４に送信する（ブロック１３０８）。ブロック１３１０において、メインキャッシュストアキュー２１２は、ＣＰＵ１０２又はキャッシュコントローラ２２０の後続のクロックサイクルがあったか否かを判定する（ブロック１３１０）。本明細書において説明する幾つかの例において、ラッチ４０２ｃは、ＣＰＵ１０２又はキャッシュコントローラ２２０の後続のクロックサイクルがあったかどうかを判定する。ＣＰＵ１０２又はキャッシュコントローラ２２０の後続のクロックサイクルが存在しなかったと判定する（例えば、ブロック１３１０の制御がＮＯの結果を返す）ことに応答して、プロセスは待機する。

【0742】

代替として、ＣＰＵ１０２又はキャッシュコントローラ２２０の後続のサイクルがあったと判定された（例えば、ブロック１３１０の制御がＹＥＳの結果を返す）ことに応答して、読み出し・変更・書き込み・マージ構成要素４０８は、ラッチ４０２ｃに格納されたワードの一部（例えば、バイト）の値を取得する（ブロック１３１２）。また、読み出し・変更・書き込み・マージ構成要素４０８は、ＥＣＣ論理３１０によって送信された現在格納されているワード全体を取得する（ブロック１３１４）。このようにして、読み出し・変更・書き込み・マージ４０８は、更新されるべき現在格納されているワード内のバイトのアドレスを識別する。読み出し・変更・書き込み・マージ構成要素４０８が、（ａ）ラッチ４０２ｃからの更新されるべき現在格納されているワードの一部の値（例えば、バイト値、ビット値など）と、（ｂ）ＥＣＣ論理３１０からの現在格納されているワードとを識別し及び／又はその他の方式で取得すると、読み出し・変更・書き込み・マージ構成要素４０８は、現在格納されているワードの一部を、ラッチ４０２ｃから取得された現在格納されているワードの一部の値で書き込む（例えば、置換する）（ブロック１３１６）。

【0743】

【0744】

ブロック１３１８において、メインキャッシュストアキュー２１２は、ワード、ワードと共に格納されるエラー検出符号に基づいてエラー検出符号を生成する（ブロック１３１８）。本明細書において記載される幾つかの例において、ＥＣＣ生成器４１２がワードに基づいてエラー検出符号を生成し、エラー検出符号はワードと共に格納される。

【0745】

ブロック１３１８の制御は、ＣＰＵ１０２又はキャッシュコントローラ２２０の付加的な後続クロックサイクルに応答して実施され得る。

【0746】

これに応答して、メインキャッシュストアキュー２１２は、付加的な書き込み命令が得られるか否かを判定する（ブロック１３２２）。メインキャッシュストアキュー２１２が別の書き込み命令が取得されたと判定した（例えば、ブロック１３２２の制御がＹＥＳの結果を返す）場合、プロセスはブロック１３０２に戻る。代替として、メインキャッシュストアキュー２１２が別の書き込み命令が得られないと判定した（例えば、ブロック１３２２の制御がＮＯの結果を返す）場合、プロセス１３００は閾値タイムアウト期間が発生するまで待機し得、そのため、プロセス１３００を終了し得る。

【0747】

図１４は、上記のセクション３及び／又は１４に関連して、非整合書き込みのための読み出し・変更・書き込み動作を容易にするために、図１～図５の例示のＬ１キャッシュ１１０によって実行され得る例示の機械可読命令１４００を表す例示のフローチャートである。ブロック１４０２において、図３Ａ～図３Ｄのバンク処理論理３０３は、ＣＰＵ１０２から取得された書き込み命令（例えば、ＣＰＵインタフェース２０２を介して取得された書き込み命令）を解析する。例えば、バンク処理論理３０３は、書き込み命令の性質を判定するための初期処理回路として動作してもよい。

【0748】

このようにして、バンク処理論理３０３は、書き込み命令を実行するときに書き込まれるべきメモリバンクの数を判定する（ブロック１４０４）。例えば、バンク処理論理３０３は、書き込み命令のアドレスロケーションを判定し、そのため、対応するアドレスロケーションを含むメインストレージ２１４又は犠牲ストレージ２１８のいずれかのバンクを判定する。これに応答して、バンク処理論理３０３は、メモリバンク（例えば、メインストレージ２１４又は犠牲ストレージ２１８のいずれかに含まれるメモリバンク）の全てのアドレスを書き換えるべきかどうかを判定する（ブロック１４０６）。

【0749】

バンク処理論理３０３が、メモリバンクの全てのアドレス（例えば、メインストレージ２１４又は犠牲ストレージ２１８のいずれかに含まれるメモリバンク）を書き換えるべきであると判定した（例えば、ブロック１４０６の制御がＹＥＳの結果を返す）場合、バンク処理論理３０３はメモリバンクに現在格納されている値を読み出すことなく書き込み命令を実行するようにＣＰＵ１０２又はキャッシュコントローラ２２０に示す（ブロック１４０８）。例えば、バンク処理論理３０３は、アドレスＡ０～Ａ７０が書き換えられるべきであることを識別し得、そのため、第１のメモリバンク（例えば、アドレスＡ０～Ａ６３を有するメモリバンク）が書き換えられるべきであると判定し得る。そのため、このような第１メモリバンクは、現在格納されている値を読み出すことなく書き換えられ得る。

【0750】

代替として、バンク処理論理３０３が、メモリバンクの全てのアドレスが書き換えられていないと判定した（例えば、ブロック１４０６の制御がＮＯの結果を返す）場合、又はブロック１４０８の制御の実行に応答して、バンク処理論理３０３は、解析すべき付加的なメモリバンクがあるかどうかを判定する（ブロック１４１０）。

【0751】

例えば、ブロック１４１０の制御を実行するために、バンク処理論理３０３は、書き込み命令によって影響を受けた全てのメモリバンクが解析されたかどうかを判定する。上記の例に従うと、バンク処理論理３０３は、アドレスＡ６４～Ａ７０を含むメモリバンクが解析されていないと判定する。そのため、バンク処理論理３０３が、解析すべき付加的なメモリバンクがあると判定した（例えば、ブロック１４１０の制御がＹＥＳの結果を返す）場合、プロセス１４００はブロック１４０６に戻る。代替として、バンク処理論理３０３が、解析すべき付加的なメモリバンクがないと判定した場合（例えば、ブロック１４１０の制御がＮＯの結果を返す場合）、バンク処理論理３０３は別の書き込み命令が取得されたかどうかを判定する（ブロック１４１２）。

【0752】

本明細書において説明する例では、バンク処理論理３０３が別の書き込み命令があると判定した場合（例えば、ブロック１４１２の制御がＹＥＳの結果を返す場合）、プロセス１４００はブロック１４０２に戻る。代替として、バンク処理論理３０３が別の書き込み命令がないと判定した（例えば、ブロック１４１２の制御がＮＯの結果を返す）場合、プロセス１４００は閾値タイムアウト期間が発生するまで待機してもよく、そのため、プロセス１４００を終了し得る。

【0753】

図１５は、上記のセクション４及び／又は１５に関連して、例示のメインキャッシュストアキュー２１２及び／又は犠牲キャッシュストアキュー２１６における積極的な書き込みマージを実施するために、図１～図５の例示のＬ１キャッシュ１１０によって実行され得る、例示の機械読み出し可能命令１５００を表す例示のフローチャートである。図１５の命令は、図１～図５のＬ１キャッシュ１１０に関連して説明されるが、命令は、任意のタイプのキャッシュ内の任意のタイプのストレージに関連して説明されてもよい。図１５の命令は、メインキャッシュストアキュー２１２及びメインストレージ２１４に関連して記載される。しかしながら、図１５の命令は、犠牲キャッシュストアキュー２１６及び犠牲ストレージ２１８に関連して同様に用いられ得る。

【0754】

ブロック１５０２において、例示の例示のマージ回路４０３ａ～ｃの例示のコンパレータ４２０は、対応するラッチ４０２ｂ～ｄから書き込み命令を取得する。上述したように、ラッチ４０２ｂ～ｄの各々は、ＣＰＵ１０２からの異なる書き込み命令を含む。ブロック１５０４において、例示の例示のマージ回路４０３ａ～ｃの例示のコンパレータ４２０は、ラッチ４０２ｂ～ｄからの書き込み命令のためのメモリアドレスを比較する。例えば、マージ回路４０３ａのコンパレータ４２０は、ラッチ４０２ｄによって出力された書き込み命令のメモリアドレスを、ラッチ４０２ｃによって出力された書き込み命令と比較する。ブロック１５０６において、例示のコンパレータ４２０は、ラッチ４０２ｂ～ｄによって出力された２つ又はそれ以上の書き込み命令のいずれかが同じメモリアドレスに対応するかどうかを判定する。コンパレータ４２０が、ラッチ４０２ｂ～ｄによって出力された任意の２つ又はそれ以上の書き込み命令が同じメモリアドレスに対応しないと判定した場合（ブロック１５０６：ＮＯ）、制御は以下で更に説明するように、ブロック１５２０に続く。

【0755】

コンパレータ４２０が、ラッチ４０２ｂ～ｄによって出力された任意の２つ又はそれ以上の書き込み命令が同じメモリアドレスに対応すると判定した場合（ブロック１５０６：ＹＥＳ）、制御はブロック１５０８に続く。同じメモリアドレスに対応する書き込み命令の各グループについて（ブロック１５０８～１５１４）、同じメモリアドレスに対して書き込み命令を受けた１つ又はそれ以上例示のマージ回路１１０３ａ～ｃは、古い書き込み命令からの同じバイトの書き込みデータと重複する最新の書き込み命令（例えば、ＣＰＵ１０２から最近受け取った書き込み命令）のために、バイトの書き込みデータを維持する（ブロック１５１０）。ブロック１５１２において、同じメモリアドレスに対する書き込み命令を受け取る１つ又は複数の例示のマージ回路１１０３ａは、最新の書き込み命令からの書き込みデータと重複しない古い書き込み命令からのバイトに対する書き込みデータを更新する。例えば、メモリアドレスのバイト０を書き込むための書き込み命令を格納するマージ回路１１０３ａが、ラッチ４０２ｄからの再配路されたデータ、メモリアドレスのバイト０及びバイト１を書き込むための書き込み命令に対応する再配路されたデータを受け取る場合、マージ回路１１０３ａは、バイト０に書き込むための書き込み命令を維持し（例えば、書き込み命令が古いので、ラッチ４０２ｄからのバイト０を書き込むための書き込み命令を廃棄し）、ラッチ４０２ｂからの命令に対応するバイト１に書き込むための書き込み命令を更新する（例えば、命令が最新の書き込み命令と重ならないため）。ブロック１５１６において、例示のスイッチ４２２は、マージされた書き込み命令を、一致するメモリアドレスにも対応する最新の書き込み命令でラッチに再配路する（ブロック１５０８）。

【0756】

ブロック１５１８において、マージされるべき書き込み命令を再配路した１つ又はそれ以上のマージ回路４０２ａ～ｃは、再配路されたデータにフラグを立てる。例えば、１つ又は複数のマージ回路４０３ａ～ｃは、例示の調停マネージャ４１４及び／又はキャッシュコントローラ２２０に信号を送信し得る。このようにして、調停マネージャ４１４及び／又はキャッシュコントローラ２２０は、マージのために先行ラッチに再配路されたデータを書き込むためのサイクルを確保することを回避し得る。ブロック１５２０において、ラッチ４０２ｂは、付加的な書き込み命令が受け取られたかどうかを判定する。ラッチ４０２ｄが付加的な命令が受け取られていないと判定した場合（ブロック１５２０：ＮＯ）、制御は、付加的な書き込み命令が受け取られるまでブロック１５２０に戻る。ラッチ４０２ｄが、付加的な命令が受け取られたと判定した場合（ブロック１５２０：ＹＥＳ）、制御はブロック１５０４に戻る。

【0757】

図１６は、上記のセクション５及び１６に関連して上述したように、アトミック操作を行うために、図１～図５の例示のＬ１キャッシュ１１０によって実行され得る例示の機械可読命令１６００を表す例示のフローチャートである。図１６の命令は、図１～図５のＬ１キャッシュ１１０に関連して説明されるが、命令は、任意のタイプのキャッシュ内の任意のタイプのストレージに関連して説明されてもよい。図１６の命令は、Ｌ１キャッシュ１１０のメインハーフ（例えば、メインキャッシュストアキュー２１２、メインストレージ２１４等）に関連して記載される。しかしながら、図１６の命令は、Ｌ１キャッシュ１１０の犠牲側（例えば、犠牲キャッシュストアキュー２１６、犠牲ストレージ２１８など）に関連して同様に用いられ得る。

【0758】

ブロック１６０２において、キャッシュコントローラ２２０及び／又は、例示のラッチ４０２ａは、ＣＰＵ１０２からアトミック操作を取得する。ラッチ４０２ａがアトミック操作を取得すると、キャッシュコントローラ２２０及び／又は、ラッチ４０２ａは、アトミック操作に対応するデータが例示のメインストレージ２１４に格納されているかどうかを判定するために、アトミック操作のためのメモリアドレスを例示のタグＲＡＭ２０８に送信する。ブロック１６０４において、キャッシュコントローラ２２０は、例示のヒット／ミス論理３０４とインタフェースして、アトミック操作に対応するメモリアドレスがメインストレージ２１４に格納されているかどうかを判定する。

【0759】

キャッシュコントローラ２２０が、アトミック操作に対応するメモリアドレスがメインストレージ２１４に格納されていないと判定した場合（ブロック１６０４：ＮＯ）、キャッシュコントローラ２２０は、より高いレベルのキャッシュ（例えば、図１のＬ２キャッシュ１１２）にアトミックミス情報を提示するために、例示のＬ２キャッシュインタフェース２２８とインタフェースする（ブロック１６０６）。このようにして、例示のＬ２キャッシュ１１２は、Ｌ１キャッシュ１１０に格納されることに対応するメモリアドレスから対応するデータを戻して、アトミック操作を実行し得る。Ｌ２キャッシュ１１２は、局所的に格納されたメモリアドレスに対応するデータを有してもよく、又は、Ｌ３キャッシュ１１４及び／又は拡張メモリ１１０から（例えば、Ｌ３キャッシュ１１４を介して）データを取得してもよい。ブロック１６０８において、例示のメインキャッシュストアキュー２１２の演算構成要素４０４は、Ｌ２インタフェース２２８を介してＬ２キャッシュ１１２からメモリアドレスに対応するデータを取得する。例えば、データは、例示のメインストレージ２１４に格納され、読み出され、例示の演算構成要素４０４に入力され得る。

【0760】

キャッシュコントローラ２２０が、アトミック操作に対応するメモリアドレスがメインストレージ２１４に格納されていると判定した場合（ブロック１６０４：ＹＥＳ）、キャッシュコントローラ２２０は、例示の演算構成要素４０４に、アトミック操作のメモリアドレスに対応するデータをメインストレージ２１４から取得させる（ブロック１６１０）。ブロック１６１２において、キャッシュコントローラ２２０は、アトミック操作に対応するストレージ及び／又はより高いレベルキャッシュからのデータに関連して、例示の演算構成要素４０４にＣＰＵ１０２からのアトミック操作を実施させる。例えば、ブロック１６０２～１６１０が発生している間に、アトミック操作は、ラッチ４０２ａを介してメインキャッシュストアキュー２１２に送られる。アトミック操作は動作の詳細（例えば、増分、減分等）を含む。したがって、演算構成要素４０４は、アトミック操作と、アトミック操作のメモリアドレスに対応するデータとを取得する。したがって、演算構成要素４０４は、取得されたデータ（例えば、アトミック操作のメモリアドレスに対応する）を用いてアトミック操作（例えば、増分、減分など）を実施し得る。ブロック１６１４において、例示のキャッシュコントローラ２２０は、演算構成要素４０４の出力が例示のラッチ４０２ｄに出力されることを保証するために、（例えば、選択ラインを介して）ＭＵＸ４１０を制御する。したがって、操作されたデータ（例えば、増分されたデータ、減分されたデータなど）は、操作されたデータのためのＥＣＣ符号を生成するために、例示のＥＣＣ生成器４１２に渡され得る（ブロック１６１６）。

【0761】

ブロック１６１８において、例示のＥＣＣ生成器４１２は、操作されたデータのためのＥＣＣ符号、操作されたデータ、及びその例へのメモリアドレスロケーションを、例示の調停マネージャ４１４に出力する。ブロック１６２０において、キャッシュコントローラ２２０は、調停マネージャ例４１４に、アトミック出力（例えば、操作されたデータ）をアトミック操作のメモリアドレスにおけるメインストレージ２１４に格納させる。

【0762】

図１７は、上記のセクション５及び／又は１６に関連して、ヒストグラム演算を実施するために図１～図５の例示のＬ１キャッシュ１１０によって実行され得る例示の機械可読命令１７００を表す例示のフローチャートである。図１７の命令は、図１～図５のＬ１キャッシュ１１０に関連して説明されるが、命令は、任意のタイプのキャッシュ内の任意のタイプのストレージに関連して説明されてもよい。図１７の命令は、Ｌ１キャッシュ１１０のメインハーフ（例えば、メインキャッシュストアキュー２１２、メインストレージ２１４等）に関連して記載される。しかしながら、図１７の命令は、Ｌ１キャッシュ１１０の犠牲側（例えば、犠牲キャッシュストアキュー２１６、犠牲ストレージ２１８など）に関連して同様に用いられ得る。

【0763】

ブロック１７０２において、キャッシュコントローラ２２０及び／又はメインキャッシュストアキュー２１２の例示のラッチ４０２ｂ及び／又は、例示のタグＲＡＭ２０８は、ＣＰＵ１０２からヒストグラム演算を取得する。上述したように、ヒストグラム演算は、メモリのセクション（例えば、ＳＲＡＭライン）に格納された各値の総数を判定することを含む。ブロック１７０４において、キャッシュコントローラ２２０は、ヒストグラム演算に対応するメモリアドレスがメインストレージ２１４のＳＲＡＭに格納されているかどうかを判定するために、例示のヒット／ミス論理３０４とインタフェースする。キャッシュコントローラ２２０が、ヒストグラム演算に対応するメモリアドレスがメインストレージ２１４のＳＲＡＭに格納されていると判定した場合（ブロック１７０４：ＹＥＳ）、制御はブロック１７１０に続く。

【0764】

キャッシュコントローラ２２０が、ヒストグラム演算に対応するメモリアドレスがメインストレージ２１４のＳＲＡＭに格納されていないと判定した場合（ブロック１７０４：ＮＯ）、キャッシュコントローラ２２０は、読み出しミス情報をより高レベルのキャッシュ（例えば、例示のＬ２キャッシュ１１２）に送信するために、例示のＬ２インタフェース２２８とインタフェースする（ブロック１７０６）。ブロック１７０８において、キャッシュコントローラ２２０は、例示の調停マネージャ４１４を用いて、Ｌ２インタフェース２２８を介してより高いレベルキャッシュから読み出しデータを取得し、ヒストグラム演算のメモリアドレスに対応するデータをメインストレージ２１４のＳＲＡＭに格納する。ブロック１７１０において、キャッシュコントローラ２２０は、メインストレージ２１４のＳＲＡＭのセクションに格納された値のためのカウントを表す値を有するヒストグラムベクトルを、例示の演算構成要素４０４に開始させる。

【0765】

ブロック１７１２において、キャッシュコントローラ２２０は、メインストレージ２１４の例示のＳＲＡＭに、ＳＲＡＭのセクションに対応するビンの読み出し値を並列に出力させる。読み出された値は、ＥＣＣ論理３１０を介して例示の演算構成要素４０４に出力される。ブロック１７１４において、キャッシュコントローラ２２０は、例示の演算構成要素４０４を利用して、ビンの読み出し値に基づいてヒストグラム値の要素の１つを増分する。例えば、読み出し値が「０１」である場合、演算構成要素４０４は、「０1」カウントに対応する要素を増分する。ブロック１７２２において、ヒストグラムベクトルは、例示のＭＵＸ４１８及び例示のラッチ４０２ｅを介して例示のＭＵＸ３１４に提供され、例示のＭＵＸ３１４は、ラッチ３２２ｂ及びＣＰＵインタフェース２０２を介してＣＰＵ１０２にヒストグラムベクトルを出力する（ブロック１７２２）。幾つかの例において、ヒストグラムベクトルは、付加的に又は代替として、ＥＣＣ生成器４１２及び調停マネージャ４１４を介して、例示のメインストレージ２１４に格納される。

【0766】

図１８Ａ及び図１８Ｂは、上記のセクション６及び／又は１７に関連して、アトミック比較及びスワップ動作を行うために、図１～図５の例示のＬ１キャッシュ１１０によって実行され得る例示の機械可読命令１８００を表す例示のフローチャートを示す。しかし、このフローチャートは、任意のアトミック操作又はヒストグラム演算に関連して説明されてもよい。図１８Ａ及び図１８Ｂの命令は、図１～図５のＬ１キャッシュ１１０に関連して説明されるが、これらの命令は、任意のタイプのキャッシュ内の任意のタイプのストレージに関連して説明されてもよい。図１８Ａ及び図１８Ｂの命令は、Ｌ１キャッシュ１１０のメインハーフ（例えば、メインキャッシュストアキュー２１２、メインストレージ２１４など）に関連して記載される。しかしながら、図１８Ａ及び図１８Ｂの命令は、Ｌ１キャッシュ１１０の犠牲側（例えば、犠牲キャッシュストアキュー２１６、犠牲ストレージ２１８など）に関連して同様に用いられ得る。

【0767】

ブロック１８０２において、例示のメインキャッシュストアキュー２１２のキャッシュコントローラ２２０及び／又は、例示のラッチ４０２ｂは、例示のＣＰＵ１０２からの鍵とのアトミック比較及びスワップ動作を取得する。上述したように、アトミック比較及びスワップは、メモリアドレスにおけるデータを鍵と比較し、メモリアドレスにおける以前に格納されたデータが鍵と一致する場合には、スワップデータでのメモリアドレスへの書き込みを実施する。ブロック１８０４において、キャッシュコントローラ２２０は、例示のＭＥＳＩ ＲＡＭ３００とインタフェースして、アトミック比較及びスワップ動作に対応するメモリアドレスの状態を判定する。図３Ａ～図３Ｄに関連して上述したように、ＭＥＳＩ ＲＡＭ３００は、メモリアドレスの状態（例えば、共有、変更、イナクティブ、又は排他的）を追跡する。ブロック１８０６において、キャッシュコントローラ２２０は、メモリアドレスの状態がイナクティブであるか（例えば、アドレス指定されたメモリがＬ１キャッシュ１１０に格納されていないか）、又は共有されているか（例えば、Ｌ１キャッシュ１１０に格納され、別のより高いレベルキャッシュに格納されているか）を判定するために、例示のＭＥＳＩ ＲＡＭ３００とインタフェースする。

【0768】

例示のキャッシュコントローラ２２０がアトミック比較及びスワップに対応するメモリアドレスの状態が共有のイナクティブであると判定した場合（ブロック１８０６：ＹＥＳ）、キャッシュコントローラ２２０は、例示のＬ２インタフェース２２８に、排他的状態要求によって、アトミックミス情報を、より高いレベルのキャッシュに提示させる（ブロック１８０８）。図４Ａに関連して上述したように、メモリアドレスがＬ１キャッシュ１１０に格納されて共有されている場合、第２のコアが異なるレベルのキャッシュにおけるデータを読み出す及び／又は書き込むと、データへの書き込みが問題を引き起こす可能性がある。なぜなら、そうすることは、異なるキャッシュ内の同じメモリアドレスに対して不整合なデータをもたらすからである。したがって、例示のＬ２インタフェース２２８は、排他的状態要求を送信して、同じメモリアドレスへの異なるキャッシュにおいて異なる書き込みが発生しないように、Ｌ１キャッシュ１１０が複数サイクルに対しそのキャッシュ上で動作を行うであろうことを、より高いレベルキャッシュに知らせる。

【0769】

ブロック１８１０において、例示のキャッシュコントローラ２２０は、例示のＭＥＳＩ ＲＡＭ３００に、対応するメモリアドレスの状態を排他的に変更させる。ＭＥＳＩ ＲＡＭ３４００は、要求をより高いレベルキャッシュに提示した後、又はより高いレベルキャッシュから応答を受け取った後に、状態を変更してもよい。メモリアドレスの状態がイナクティブであった場合、より高いレベルのキャッシュはメモリアドレスのデータを返し、これは、例示のメインストレージ２１４に格納され及び／又は、例示のアトミック比較構成要素４０６に入力され得る。ブロック１８１２において、例示のキャッシュコントローラ２２０は、例示のアトミック比較構成要素４０６に、（例えば、例示のメインストレージ２１４及び／又はより高いレベルキャッシュから）メモリアドレスに対応するデータを取得させる。

【0770】

例示のキャッシュコントローラ２２０が、メモリアドレスの状態がアトミック比較に対応せず、スワップがイナクティブ又は共有であると判定した場合（ブロック１８０６：ＮＯ）、例示のアトミック比較構成要素４０６は、メモリアドレスに対応するデータをメインストレージ２１４から取得する（ブロック１８１４）。ブロック１８１６において、キャッシュコントローラ２２０は、例示のアトミック比較構成要素４０６に、（例えば、アトミックスワップ及び比較動作から）取得されたデータが鍵と一致するかどうかを判定させる。例示のアトミック比較構成要素４０６が取得されたデータが鍵と一致しないと判定した場合（ブロック１８１６：ＮＯ）、キャッシュコントローラ２２０は、アトミック比較構成要素４０６に、アトミック比較及びスワップから書き込まれるべきスワップデータ（例えば、取得されたデータが鍵と一致した場合に格納されるべきデータ）を破棄させる（ブロック１８１８）。幾つかの例において、アトミック比較構成要素４０６は、取得されたデータを出力して、取得されたデータをメインストレージ２１４に書き戻す。例示のアトミック比較構成要素４０６が取得されたデータが鍵と一致すると判定した場合（ブロック１８１６：ＹＥＳ）、キャッシュコントローラ２２０は、例示のアトミック比較構成要素４０６に、（例えば、アトミック比較及びスワップ動作から）メモリアドレスに書き込まれるべきスワップデータを例示のＭＵＸ４１０に出力させる（ブロック１８２０）。

【0771】

ブロック１８２２において、例示のキャッシュコントローラ２２０は、アトミック比較構成要素４０６の出力が例示のラッチ４０２ｄに出力されることを保証するために、（例えば、選択ラインを介して）ＭＵＸ４１０を制御する。したがって、スワップされたデータを例示のＥＣＣ生成器４１２に渡して、スワップされたデータのＥＣＣ符号を生成し得る（ブロック１８２４）。

【0772】

ブロック１８２６において、例示のＥＣＣ生成器４１２は、スワップされたデータのためのＥＣＣ符号、スワップされたデータ、及びメモリアドレスロケーションを例示の調停マネージャ４１４に出力する。ブロック１８２８において、キャッシュコントローラ２２０は、調停マネージャ例４１４に、アトミック出力（例えば、操作されたデータ）をアトミック操作のメモリアドレスにおけるメインストレージ２１４に格納させる。

【0773】

図１９は、上記セクション７に関連して、ＣＰＵ１０２からのインフライトデータ転送及び書き込み命令の無効化を実行するために、図１～図５の例示のＬ１キャッシュ１１０によって実行され得る例示の機械可読命令１９００を表す例示のフローチャートである。図１９の命令は、図１～図５のＬ１キャッシュ１１０に関連して説明されるが、これらの命令は、任意のタイプのキャッシュ内の任意のタイプのストレージに関連して説明されてもよい。

【0774】

ブロック１９０２において、キャッシュコントローラ２２０は、タグＲＡＭアクセス２０４、２０６から読み出しミス動作を取得する。例えば、キャッシュコントローラ２２０のメインキャッシュコントローラ２２２は、ＣＰＵ１０２がメインストレージ要素２１４及び／又は犠牲ストレージ要素２１４内に対応するメモリアドレスを含まない読み出し動作を発行するとき、読み出しミス動作を取得する。キャッシュコントローラ２２０は、メインストレージ要素２１４から退出させる犠牲を判定する（ブロック１９０４）。例えば、キャッシュコントローラ２２０は、犠牲を作成する。犠牲はデータを除去するためのメインストレージ要素２１４のメモリアドレス及びメモリロケーション（例えば、キャッシュライン）に対応する。

【0775】

キャッシュコントローラ２２０は、ストアキュー２１２に読み出し無効化動作を発行する（ブロック１９０６）。例えば、キャッシュコントローラ２２０は、犠牲のメモリアドレスを受け取ることに応答して、ストアキューの読み出しポート４２４に動作を送る。読み出しポート４２４は、犠牲に対応するアドレスを取得する（ブロック１９０８）。例えば、キャッシュコントローラ２２０は、読み出し無効化動作を発行するときに、犠牲アドレスをストアキュー２１２に送る。

【0776】

データストア４１６は、犠牲のアドレスをデータストア４１６に格納されたアドレスと比較する（ブロック１９１０）。例えば、データストア４１６は、ラッチ４０２ａ、４０２ｂ、４０２ｃ、４０２ｄ、４０２ｅのいずれか、及び／又は、マージ回路４０３ａ、４０３ｂ、及び／又は４０３ｇのいずれかに格納された各値に関連するアドレスのログを維持する。また、データストア４１６は、読み出し／無効化動作に対応する犠牲アドレスを格納する。データストア４１６は、データストア４１６内のアドレスのいずれかが犠牲のアドレスと一致するかどうかを判定する（ブロック１９１２）。例えば、データストア４１６は、ラッチ４０２ａ～ｄのいずれかが犠牲アドレスに対応する値及び／又はデータを含むかどうかを判定する。幾つかの例において、ラッチ４０２ａ～ｄは、未処理の書き込みアドレスを格納する。未処理の書き込みは、書き込み動作が完了していない（例えば、書き込み動作のデータがメインストレージ要素２１４に完全に書き込まれていない）ことに対応する。幾つかの例において、ストアキュー２１２は、犠牲となるように選択された割り当てポリシーがあるメインストレージ要素２１４内の位置（例えば、キャッシュライン）にデータを書き込む。

【0777】

データストア４１６内のアドレスのいずれかが犠牲のアドレスと一致するとデータストア４１６が判定した（例えば、ブロック１９１２が値ＹＥＳを返す）場合、優先順位マルチプレクサ４１８は、一致するアドレスに対応するデータをＭＵＸ回路３１４に転送する（ブロック１９１４）。例えば、データストア４１６は、一致するアドレスを優先順位マルチプレクサ４１８に送る。優先順位マルチプレクサ４１８は、犠牲アドレスを格納するラッチ４０２ａ～ｄに格納されたデータ及び／又は値を選択する。優先順位マルチプレクサ４１８は、選択されたデータをラッチ４０２ｅに送り、ＭＵＸ回路３１４に転送する。ＭＵＸ回路３１４は、データを犠牲ストレージ要素２１４及び／又はＬ２キャッシュ１１２に送る。

【0778】

ストアキュー２１２は、適切なラッチ（例えば、４０２ａ～ｄ）内の有効タグを無効に更新する（ブロック１９１６）。例えば、犠牲アドレスのためのデータを格納するラッチは、データが無効であることを示すために有効タグを変更する。このようにして、ストアキュー２１２は、そのデータのメインストレージ要素２１４への書き込みを中止する。したがって、例示の読み出し無効化動作１９００は、未処理の書き込みが、もはや書き込み動作アドレスを保持していないキャッシュラインにデータを書き込もうとした場合に発生するエラーを訂正する。

【0779】

図２０は、上述したような図２の犠牲ストレージ２１８などの犠牲キャッシュにアドレスが格納されているかどうかを判定するために、図１～図５の例示のＬ１キャッシュ１１０によって実行され得る例示の機械可読命令２０００を表す例示のフローチャートである。図２０の命令は、図１～図５のＬ１キャッシュ１１０に関連して説明されるが、これらの命令は、任意のタイプのキャッシュ内の任意のタイプのストレージに関連して説明されてもよい。図２０の命令は、Ｌ１キャッシュ１１０の犠牲側（例えば、犠牲キャッシュストアキュー２１６、犠牲ストレージ２１８など）に関連して記載される。しかしながら、図２０の命令は、Ｌ１キャッシュ１１０のメインハーフ（例えば、メインキャッシュストアキュー２１２、メインストレージ２１４など）に関連して同様に用いられ得る。

【0780】

機械可読命令２０００は、ブロック２００２で始まり、ここでＬ１キャッシュ１１０は、インタフェースから読み出しアドレスを受け取る。例えば、Ｌ１キャッシュ１１０は、図１のＣＰＵ１０２のスカラーインタフェース５０２からのＡＤＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ０、図３及び／又は図５のスヌープインタフェースからのＳＮＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ０、及び／又は図８Ｂに示すようなＣＰＵ１０２のベクトルインタフェース５０２からのＡＤＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ１を受け取ることができる。

【0781】

ブロック２００４において、Ｌ１キャッシュ１１０は、読み出しアドレスをマルチバンク犠牲キャッシュタグ（ＶＣＴ）ランダムアクセスメモリ（ＲＡＭ）のセットと比較する。例えば、図８Ｂの第１のコンパレータ８５０は、ＡＤＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ０の第１の読み出しアドレスを、図８Ｂのセット８４６に格納されたそれぞれのアドレスと比較し得る。他の例において、図８Ｂの第２のコンパレータ８５２は、ＡＤＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ１の第２の読み出しアドレスを、セット８４６に格納されたそれぞれのアドレスと比較し得る。

【0782】

ブロック２００６において、Ｌ１キャッシュ１１０は、読み出しアドレスの少なくとも１つがセットの１つにマップされるか否かを判定する。例えば、読み出しアドレスが、第１のコンパレータ８５０のうちの１つが関連付けられているセット８４６に一致することに応答して、第１のコンパレータ８５０のうちの１つが論理１をアサートし得る。他の例において、第２のコンパレータ８５２が比較に基づいてＨＩＴ＿ＤＰ１を生成し得る。他の例において、読み出しアドレスが、第１のコンパレータ８５０のうちの１つが対応するセット８４６に一致しないことに応答して、第１のコンパレータ８５０のうちの１つが論理低を生成し得る。

【0783】

ブロック２００８において、Ｌ１キャッシュ１１０はキャッシュヒットを識別する。例えば、第１のコンパレータ８５０は、比較に基づいてＨＩＴ＿ＤＰ０を生成し得る。このような例では、第１のコンパレータ８５０は、ＨＩＴ＿ＤＰ０ビットベクトル内の少なくとも１ビットが論理１である（例えば、ビット値が１である）ことに応答して、キャッシュヒットを識別し得る。このような幾つかの例において、第１のコンパレータ８５０は、ＨＩＴ＿ＤＰ０ビットベクトル内のどのビットも論理１でないことに応答して、キャッシュミスを識別し得る。他の例において、第２のコンパレータ８５２が比較に基づいてＨＩＴ＿ＤＰ１を生成し得る。このような例では、第２のコンパレータ８５２は、ＨＩＴ＿ＤＰ１ビットベクトル内の少なくとも１ビットが論理１であることに応答して、キャッシュヒットを識別し得る。このような幾つかの例において、第２のコンパレータ８５２は、ＨＩＴ＿ＤＰ１ビットベクトル内のどのビットも論理１でないことに応答して、キャッシュミスを識別し得る。

【0784】

ブロック２０１０において、Ｌ１キャッシュ１１０は、キャッシュヒット‐ミス変換論理を実行する。例えば、第１のアドレスエンコーダ論理回路８５４は、図８Ｂの第１のＡＮＤゲート８６４Ａ、第３のコンパレータ８７０Ａ、又は第４のコンパレータ８７２Ａのうちの少なくとも１つを呼び出して、例示の動作条件に応答してキャッシュヒットをキャッシュミスに、又はその逆に変換し得る。他の例において、第２のアドレスエンコーダ論理回路８５６は、図８Ｂの第２のＡＮＤゲート８６４Ｂ、第５のコンパレータ８７０Ｂ、又は第６のコンパレータ８７２Ｂのうちの少なくとも１つを呼び出して、例示の動作条件に応答して、キャッシュヒットをキャッシュミスに、又はその逆に変換し得る。ブロック２０１０を実装するために用いられ得る例示のプロセスが、図２１に関連して以下において記載される。

【0785】

ブロック２０１２において、Ｌ１キャッシュ１１０は、キャッシュヒット‐ミス変換論理に基づいてキャッシュヒットアドレスを出力する。例えば、第１のアドレスエンコーダ論理回路８５４は、キャッシュヒット‐ミス変換論理を実行することに応答して、ＨＩＴ＿ＡＤＤＲ０を出力し得る。他の例において、第２のアドレスエンコーダ論理回路８５６は、キャッシュヒット‐ミス変換論理を実行することに応答して、ＨＩＴ＿ＡＤＤＲ１を出力し得る。

【0786】

ブロック２０１４において、Ｌ１キャッシュ１１０は、付加的な読み出しアドレスが受け取られたか否かを判定する。ブロック２０１４において、Ｌ１キャッシュ１１０が付加的な読み出しアドレスが受け取られたと判定すると、制御はブロック２００２に戻り、インタフェースから読み出しアドレスを受け取る。ブロック２０１４において、Ｌ１キャッシュ１１０が付加的な読み出しアドレスが受け取られていないと判定した場合、図２０の例示の機械可読命令２０００は終了する。

【0787】

図２１は、上述したようなキャッシュヒット‐ミス変換論理を実行するために、図１～図５の例示のＬ１キャッシュ１１０によって実行され得る、例示の機械可読命令２１００を表す例示のフローチャートである。図２１の例示の機械可読命令２１００は、図２０のブロック２０１０を実装するために実行され得る。図２１の命令は、図１～図５のＬ１キャッシュ１１０に関連して説明されるが、これらの命令は、任意のタイプのキャッシュ内の任意のタイプのストレージに関連して説明されてもよい。図２１の命令は、Ｌ１キャッシュ１１０の犠牲側（例えば、犠牲キャッシュストアキュー２１６、犠牲ストレージ２１８など）に関連して説明される。しかしながら、図２１の命令は、Ｌ１キャッシュ１１０のメインハーフ（例えば、メインキャッシュストアキュー２１２、メインストレージ２１４等）に関連して同様に用いられ得る。

【0788】

図２１の機械可読命令２１００はブロック２１０２で始まり、ここで、Ｌ１キャッシュ１１０は、第１のインタフェースからの新たなアドレスが後のパイプラインステージで犠牲キャッシュに書き込まれたかどうかを判定する。例えば、第１のデコーダ８６０Ａは、Ｅ２パイプラインステージでＶＴＡ＿ＷＲ＿ＳＥＴ０を受信し得、これは、Ｅ３パイプラインステージで犠牲ストレージ２１８にアドレスを書き込む図５のスカラーインタフェース５０２を表すことができる。

【0789】

ブロック２１０２において、Ｌ１キャッシュ１１０が、第１のインタフェースからの新たなアドレスが後のパイプラインステージで犠牲キャッシュに書き込まれていると判定した場合、制御はブロック２１０６に進み、新たなアドレスをキャッシュヒットのアドレスと比較する。ブロック２１０２において、Ｌ１キャッシュ１１０が、第１のインタフェースからの新たなアドレスが後のパイプラインステージで犠牲キャッシュに書き込まれていないと判定した場合、ブロック２１０４において、Ｌ１キャッシュ１１０は、第２のインタフェースからの新たなアドレスが後のパイプラインステージで犠牲キャッシュに書き込まれたか否かを判定する。例えば、第２のデコーダ８６０Ｂは、Ｅ２パイプラインステージでＶＴＡＷＲＳＥＴ１を受信し得、これは、Ｅ３パイプラインステージで犠牲ストレージ２１８にアドレスを書き込む図５のスカラーインタフェース５０２を表すことができる。

【0790】

ブロック２１０４において、Ｌ１キャッシュ１１０は、第２のインタフェースからの新たなアドレスが後のパイプラインステージで犠牲キャッシュに書き込まれていないと判定した場合、制御は、キャッシュヒット‐ミス変換論理に基づいてキャッシュヒットアドレスを出力するために、図２０の例示の機械読み出し可能命令２０００のブロック２０１２に戻る。

【0791】

ブロック２１０４において、Ｌ１キャッシュ１１０が、第２のインタフェースからの新たなアドレスが後のパイプラインステージで犠牲キャッシュに書き込まれていると判定した場合、ブロック２１０６において、Ｌ１キャッシュ１１０は、新たなアドレスをキャッシュヒットのアドレスと比較する。例えば、第１のゲート８６４Ａは、ＶＴＡＧ＿ＷＲ＿ＳＥＴ０のアドレスがＨＩＴ＿ＤＰ０のアドレスと一致しないことに応答して論理１をアサートし得る。他の例において、第３のコンパレータ８７０Ａが、ＨＩＴ＿ＤＰ０のアドレスを、スカラーインタフェース５０２によって犠牲ストレージ２１８に書き込まれているアドレスと比較し得る。更に他の例において、第４のコンパレータ８７２Ａが、ＨＩＴ＿ＤＰ０のアドレスを、ベクトルインタフェース５０４によって犠牲ストレージ２１８に書き込まれているアドレスと比較し得る。

【0792】

ブロック２１０６で新しいアドレスをキャッシュヒットのアドレスと比較することに応答して、制御はブロック２１０８に進み、アドレスが一致するか否かを判定する。ブロック２１０８において、Ｌ１キャッシュ１１０がアドレスが一致しないと判定した場合、制御は、キャッシュヒット‐ミス変換論理に基づいてキャッシュヒットアドレスを出力するために、図２０の例示の機械可読命令２０００のブロック２０１２に戻る。

【0793】

ブロック２１０８において、Ｌ１キャッシュ１１０がアドレスが一致すると判定した場合、ブロック２１１０において、Ｌ１キャッシュ１１０は、キャッシュヒット又はキャッシュミスが識別されたか否かを判定する。例えば、第１のＡＮＤゲート８６４Ａ、第３のコンパレータ８７０Ａ、及び／又は第４のコンパレータ８７２Ａは、ＨＩＴ＿ＤＰ０が少なくとも１つのビット値１を含むことに基づいて、犠牲ストレージ２１８内のＡＤＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ０のアドレスのキャッシュヒットがあると判定し得る。他の例において、第２のＡＮＤゲート８６４Ｂ、第５のコンパレータ８７０Ｂ、及び／又は第６のコンパレータ８７２Ｂは、ＨＩＴ＿ＤＰ１が少なくとも１つのビット値１を含むことに基づいて、犠牲ストレージ２１８内のＡＤＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ１のアドレスのキャッシュヒットがあると判定し得る。

【0794】

ブロック２１１０において、キャッシュヒットが識別されるとＬ１キャッシュ１１０が判定した場合、ブロック２１１２において、Ｌ１キャッシュ１１０はキャッシュヒットをキャッシュミスに変換する。例えば、第１のＡＮＤゲート８６４Ａは、キャッシュヒットをキャッシュミスに変換するために論理低を出力し得る。他の例において、第２のＡＮＤゲート８６４Ｂは、キャッシュヒットをキャッシュミスに変換するために論理低を出力し得る。ブロック２１１２でキャッシュヒットをキャッシュミスに変換することに応答して、制御は、キャッシュヒット‐ミス変換論理に基づいてキャッシュヒットアドレスを出力するために、図２０の例示の機械読み出し可能命令２０００のブロック２０１２に戻る。

【0795】

ブロック２１１０において、Ｌ１キャッシュ１１０がキャッシュミスが識別されたと判定する場合、制御はブロック２１１４に進み、新たなアドレスが犠牲キャッシュに割り当てられているインタフェースの１つからの書き込みに一致することに応答して、キャッシュミスをキャッシュヒットに変換する。例えば、第３のコンパレータ８７０Ａ及び／又は第４のコンパレータ８７２Ａが、ＡＤＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ０がＤＰ０又はＤＰ１のいずれかからの書き込み動作のアドレスに一致することに応答して、キャッシュミスをキャッシュヒットに変換するために論理１をアサートし得る。他の例において、第５のコンパレータ８７０Ｂ及び／又は第６のコンパレータ８７２Ｂが、ＡＤＰ＿ＡＤＤＲ＿Ｅ２＿ＤＰ１がＤＰ０又はＤＰ１のいずれかからの書き込み動作のアドレスに一致することに応答して、キャッシュミスをキャッシュヒットに変換するため論理１をアサートし得る。ブロック２１１４でキャッシュミスをキャッシュヒットに変換することに応答して、キャッシュヒット‐ミス変換論理に基づいてキャッシュヒットアドレスを出力するために、制御は、図２０の例示の機械読み出し可能命令２０００のブロック２０１２に戻る。

【0796】

図２２は、上記の記載に関連して、メインストレージ２１４内でデータ割り当てを実施するために、図１～図５の例示のＬ１キャッシュ１１０によって実行され得る例示の機械可読命令２２００を表す例示のフローチャートである。図２２の命令は、図１～図５のＬ１キャッシュ１１０に関連して説明されるが、これらの命令は、任意のタイプのキャッシュ内の任意のタイプのストレージに関連して説明されてもよい。

【0797】

例示のメインキャッシュコントローラ２２２（図２）は、ＣＰＵインタフェース２０２（図２）から命令を取得する。例えば、ＣＰＵインタフェース２０２は、キャッシュコントローラ２２０に命令を提供し、キャッシュコントローラ２２０は、その命令をメインキャッシュコントローラ２２２に伝搬する。

【0798】

メインキャッシュコントローラ２２２は、命令が読み出し命令であるか否かを判定する（ブロック２２０４）。例えば、メインキャッシュコントローラ２２２は、命令内の要求を解析して、メインキャッシュコントローラ２２２が、メインストレージ２１４からデータを読み出し、それをＣＰＵインタフェース２０２に提供するか、又はＣＰＵ１０２に対して異なるタスクを実行するかを判定する。

【0799】

メインキャッシュコントローラ２２２が命令が読み出し命令であると判定した（例えば、ブロック２２０４が値ＹＥＳを返す）場合、メインキャッシュコントローラ２２２は、読み出し命令のアドレスを判定する（ブロック２２０６）。例えば、メインキャッシュコントローラ２２２は、メインストレージ２１４内のどこからデータを読み出すかを判定する。幾つかの例において、メインタグＲＡＭアクセス２０４が読み出し命令のアドレスを判定する。

【0800】

メインキャッシュコントローラ２２２は、読み出した命令のアドレスがタグＲＡＭ２０８、２１０内のアドレスと一致するか否かを判定する。例えば、キャッシュコントローラ２２０は、タグＲＡＭアクセス２０４、２０６からヒット／ミス結果を取得し、アドレスがメインストレージ２１４及び／又は犠牲ストレージ２１８において利用可能であるか否かを判定し得る。メインキャッシュコントローラ２２２は、読み出し命令がミスであると判定し（例えば、ブロック２２０８が値ＮＯを返す）、メインキャッシュコントローラ２２３は、アドレスに関連するキャッシュラインを識別する（ブロック２２１０）。例えば、メインキャッシュコントローラ２２２はダイレクトマップキャッシュであり、読み出し命令のアドレスは、メインストレージ２１４の１つのロケーション（例えば、１つのキャッシュライン）にのみ格納され得る。

【0801】

メインキャッシュコントローラ２２２は、キャッシュラインのデータを犠牲ストレージ２１８に割り当てる（ブロック２２１２）。例えば、メインキャッシュコントローラ２２２は、ダイレクトマップキャッシュラインから犠牲ストレージ２１４にデータを割り当てる。メインキャッシュコントローラ２２２は、そのデータのＭＥＳＩ状態に関わらず、データを割り当てる。このような割り当ては、メインストレージ２１４内の任意のラインを犠牲ストレージ２１８に割り当てることによって、メインキャッシュコントローラ２２２及び全体的なＬ１キャッシュ１１０の待ち時間を減少させる。

【0802】

図２３は、上記のセクション１０に関連して、スヌープ要求を容易にするために図１～図５の例示のＬ１キャッシュ１１０によって実行され得る例示の機械可読命令２３００を表す例示のフローチャートである。ブロック２３０２において、スヌープアドレス５０２（例えば、スヌープインタフェース）は、より高いレベルのデータキャッシュ（例えば、Ｌ２データキャッシュ１１２）からスヌープ要求を取得する（ブロック２３０２）。これに応答して、スヌープアドレス５０２は、タグＲＡＭ２１０に読み出し命令を発行する（ブロック２３０４）。本明細書において説明する例では、スヌープアドレス５０２を介して要求されたデータを犠牲ストレージ２１８が含むかどうかを識別するために、読み出し命令がタグＲＡＭ２１０に発行される。

【0803】

ブロック２３０６において、比較論理３０６ｃは、タグＲＡＭ２１０に発行された読み出しがヒットであったかどうかを判定する（ブロック２３０６）。比較論理３０６ｃがタグＲＡＭ２１０に発行された読み出しがヒットでないと判定した場合（例えば、ブロック２３０６の制御がＮＯの結果を返す場合）、犠牲ストレージ２１８は、ミスが発生したことを示すスヌープ応答を生成する（ブロック２３０８）。また、犠牲ストレージ２１８は、スヌープ応答をより高いレベルのデータキャッシュ（例えば、Ｌ２データキャッシュ１１２）に送り返す（ブロック２３１０）。

【0804】

代替として、比較論理３０６がタグＲＡＭ２１０に発行された読み出しがヒットであると判定した（例えば、ブロック２３０６の制御がＹＥＳの結果を返す）場合、比較論理３０６ｃは、ＭＥＳＩ ＲＡＭ３００の読み出し命令に関連するアドレスの状態を判定する（ブロック２３１２）。ブロック２３１２において、比較論理３０６は、読み出し命令に応答して識別されたアドレスの状態をＭＥＳＩ ＲＡＭ３００に格納することもできる。

【0805】

ブロック２３１４において、例示のアドレスエンコーダ３２６ｃは、データを取得する際に犠牲ストレージ２１８によって用いられるアドレス値を生成する（ブロック２３１４）。アドレスエンコーダ３２６ｃは、タグＲＡＭ２１０のアドレスを、犠牲ストレージ２１８によって解釈可能な形式に符号化する。例えば、タグＲＡＭ２１０は１６ビットメモリアドレスを格納し得、一方、犠牲ストレージ２１８は、１６ビットメモリアドレスに対応する４ビットメモリアドレスを格納する。そのため、アドレスエンコーダ３２６は、１６ビット・メモリアドレスを４ビット・メモリアドレスに変換して、犠牲ストレージ２１８内の対応するメモリアドレスを位置特定及び／又は入力し得る。

【0806】

ブロック２３１６において、例示の応答マルチプレクサ５０８は、データ入力が犠牲キャッシュストアキュー２１６から取得されたかどうかを判定する（ブロック２３１６）。応答マルチプレクサ５０８が犠牲キャッシュストアキュー２１６からデータが入力されていないと判定した場合（例えば、ブロック２３１６の制御がＮＯの結果を返す場合）、応答マルチプレクサ５０８は、アドレスエンコーダ３２６ｃによって提供されたアドレスに基づいて識別されたデータを、スヌープ応答として、より高いレベルデータキャッシュ（例えば、Ｌ２データキャッシュ１１２）に出力する（ブロック２３２０）。

【0807】

代替として、応答マルチプレクサ５０８が犠牲キャッシュストアキュー２１６からデータが入力されたと判定した（例えば、ブロック２３１６の制御がＹＥＳの結果を返す）場合、応答マルチプレクサ５０８は、スヌープ応答において送信されるべきデータとして、データの更新されたバージョンを識別する（ブロック２３１８）。ブロック２３１８に示された制御の実行に応答して、応答マルチプレクサ５０８は、アドレスエンコーダ３２６ｃによって提供されたアドレスに基づいて識別されたデータを、より高いレベルデータキャッシュ（例えば、Ｌ２データキャッシュ１１２）にスヌープ応答として出力する（ブロック２３２０）。

【0808】

ブロック２３２２において、スヌープアドレス構成要素５０６（例えば、スヌープインタフェース）は、付加的なスヌープ要求が利用可能か否かを判定する（ブロック２３２２）。スヌープアドレス構成要素５０６（例えば、スヌープインタフェース）が付加的なスヌープ要求が利用可能であると判定した（例えば、ブロック２３２２の制御がＹＥＳの結果を返す）場合、プロセス２３００はブロック２３０２に戻る。代替として、スヌープアドレス構成要素５０６（例えば、スヌープ・インタフェース）が付加的なスヌープ要求が利用可能でないと判定した（例えば、ブロック２３２２の制御がＮＯの結果を返す）場合、プロセス２３００は停止する。

【0809】

図２４、図２５、図２６、図２７、図２８、及び図２９Ａ、図２９Ｂ‐１、及び図２９Ｂ‐２は、上記のセクション１１に関連して、犠牲ストレージ２１８内のデータの退出を実施するために、図１～図５の例示のＬ１キャッシュ１１０によって実行され得る例示の機械可読命令を表す例示のフローチャートである。図２４、図２５、図２６、図２７、図２８、及び図２９Ａ、図２９Ｂ‐１、及び図２９Ｂ‐２の命令は、図１～図５のＬ１キャッシュ１１０に関連して説明されるが、これらの命令は、任意のタイプのキャッシュ内の任意のタイプのストレージに関連して説明されてもよい。

【0810】

図２４は、第１及び第２のデータ経路（ＤＰ０及びＤＰ１）が有効トランザクションを含むときの、置換ポリシー構成要素３０８（図３及び図５）の例示の第１の動作２４００を図示する。図２５は、第１及び第２のデータ経路（ＤＰ０及びＤＰ１）が有効トランザクションを含むときの、置換ポリシー構成要素３０８の例示の第２の動作２５００を図示する。図２６は、第１及び第２のデータ経路（ＤＰ０及びＤＰ１）が有効トランザクションを含むときの、置換ポリシー構成要素３０８の例示の第３の動作２６００を図示する。図２７は、第１のデータ経路が有効トランザクションであり、第２のデータ経路が無効トランザクションである場合の、置換ポリシー構成要素３０８の例示の有効／無効動作２７００を図示する。図２８は、第１のデータ経路が無効トランザクションであり、第２のデータ経路が有効トランザクションである場合の、置換ポリシー構成要素３０８の例示の無効‐有効動作２８００を図示する。図２９Ａ、図２９Ｂ‐１、及び図２９Ｂ‐２は、データ経路が犠牲ストレージにデータを割り当てているときの置換ポリシー構成要素３０８の増分動作２９００を図示する。

【0811】

図２４を参照すると、例示のスカラーインタフェース５０２及び例示のベクトルインタフェース５０４は、第１及び第２のデータ経路が有効トランザクションであるかどうかを判定する（ブロック２４０２）。例えば、スカラーインタフェース５０２は、第１のデータ経路ＤＰ０が犠牲ストレージ２１８にアクセスしている（例えば、読み出し又は書き込み動作を要求している）かどうかを判定し、ベクトルインタフェース５０４は、第２のデータ経路ＤＰ１が犠牲ストレージ２１８にアクセスしているかどうかを判定する。インタフェース５０２、５０４が第１及び第２のデータ経路が有効トランザクションであると判定すると（例えば、ブロック２４０２が値ＹＥＳを返すと）、置換ポリシー構成要素３０８は、ヒットミス比較論理３０６ａ、３０６ｂから結果を取得する（ブロック２４０４）。例えば、置換ポリシー構成要素３０８は、第１のデータ経路と第２のデータ経路とがタグＲＡＭ２１０内に一致するアドレスを有するか否かを示す結果を取得する。

【0812】

例示の置換ポリシー構成要素３０８は、結果が第１のデータ経路と第２のデータ経路の両方のトランザクションがヒットであることを示すかどうかを判定する（ブロック２４０６）。置換ポリシー構成要素３０８がＤＰ０及びＤＰ１の両方がヒットであると判定した（例えば、ブロック２４０６が値ＹＥＳを返す）場合、ＬＲＵ（ｌｅａｓｔ ｒｅｃｅｎｔｌｙ ｕｓｅｄ）値Ｙは一定のままである（ブロック２４０８）。例えば、第１のデータ経路と第２のデータ経路のどちらもデータを退出させる必要がないため、ＬＲＵ値を変更する必要はない。

【0813】

例示の置換ポリシー構成要素３０８は、新しいクロックサイクル上のトランザクションが受け取られたかどうかを判定する（ブロック２４１０）。例えば、置換ポリシー構成要素３０８が先のアクセスとは異なるトランザクション（例えば、アクセス）に対応するヒットミス結果を取得した（例えば、ブロック２４１０が値ＹＥＳを返す）場合、制御はブロック２４０２に戻る。置換ポリシー構成要素３０８が先のアクセスとは異なるトランザクション（例えば、アクセス）に対応するヒットミス結果を取得しない（例えば、ブロック２４１０が値ＮＯを返す）場合、第１の動作２４００は終了する。

【0814】

置換ポリシー構成要素３０８が、結果が第１のデータ経路及び第２のデータ経路の両方のトランザクションがヒットであることを示さないと判定した（例えば、ブロック２４０６が値ＮＯを返す）場合、置換ポリシー構成要素３０８は、結果が第１のデータ経路及び第２のデータ経路の両方のトランザクションがミスであることを示すかどうかを判定する（ブロック２４１２）。例えば、置換ポリシー構成要素３０８は、第１ヒットミス比較論理３０６ａと第２ヒットミス比較論理３０６ｂからの両方の結果が、いずれのアクセスもタグＲＡＭ２１０におけるアドレスと一致していないことを示すか否かを判定する。

【0815】

ＤＰ０及びＤＰ１が失われた（例えば、ブロック２４１２が値ＹＥＳを返す）場合、置換ポリシー構成要素３０８は、第１のデータ経路をＬＲＵウェイ（Ｙ）に向ける（ブロック２４１４）。置換ポリシー構成要素３０８は、第２のデータ経路を次のＬＲＵウェイ（Ｙ＋１）に向ける（ブロック２４１６）。例えば、犠牲ストレージ２１８はｎ個のウェイを含み、各ウェイはロケーション（例えば、スロット１、スロット２、スロットｎ）を有し、各ウェイはアドレスにマップされ、各ウェイはデータを含む。置換ポリシー構成要素３０８は、犠牲キャッシュ内で最も最近用いられた方法と等しくなるように値Ｙを初期化する。例えば、ＬＲＵウェイはスロット２であるため、Ｙはスロット２に等しくなる。置換ポリシー構成要素３０８が第１のデータ経路をＬＲＵウェイに向けるとき（ブロック２４１４）、置換ポリシー構成要素３０８は、犠牲ストレージ２１８内のＹのロケーションを退出のためにＤＰ０に割り振る。同様に、置換ポリシー構成要素３０８が第２のデータ経路を次のＬＲＵウェイに向けるとき（ブロック２４１６）、置換ポリシー構成要素３０８は、犠牲ストレージ２１８内のＹ＋１のロケーションを退出のためにＤＰ１に割り振る。

【0816】

例示の置換ポリシー構成要素３０８は、例示のマルチプレクサ３３０ａ、３３０ｂにポインタ値を提供する（ブロック２４１８）。例えば、置換ポリシー構成要素３０８は、犠牲ストレージ２１８からマルチプレクサ３３０ａにＤＰ０によって退出されるウェイのロケーション（Ｙ）と、ＤＰ１によってマルチプレクサ３３０ｂに退出されるウェイのロケーション（Ｙ＋１）とを提供する。幾つかの例において、マルチプレクサ３３０ａ及び３３０ｂの選択入力が置換ポリシー構成要素入力を選択し、アドレス読み出し３３２ａ及び３３２ｂは、置換ポリシー構成要素３０８の入力を読み出し、ロケーションＹ及びロケーションＹ＋１によって示されるウェイを退出させる。

【0817】

例示の置換ポリシー構成要素３０８は、Ｙを２だけ増分する（ブロック２４２０）。例えば、置換ポリシー構成要素３０８は、Ｙの現在の値から２スロット離れた犠牲ストレージ２１８内のロケーションにＹを割り振る（例えば、Ｙ＝スロット１の場合、増分後のＹ＝スロット３）。このようにして、後続のクロックサイクルの間、置換ポリシー構成要素３０８には、更新された適切なＹ値が提供される。代替として及び／又は付加的に、置換ポリシー構成要素３０８は、第１及び第２のデータ経路のインジケータを２だけ増分する。

【0818】

例示の置換ポリシー構成要素３０８は、新しいクロックサイクル上のトランザクションが受け取られたかどうかを判定する（ブロック２４２２）。例えば、置換ポリシー構成要素３０８が、先のアクセスとは異なるトランザクション（例えば、アクセス）に対応するヒットミス結果を取得した（例えば、ブロック２４２２が値ＹＥＳを返す）場合、制御はブロック２４０２に戻る。置換ポリシー構成要素３０８が、先のアクセスとは異なるトランザクション（例えば、アクセス）に対応するヒットミス結果を取得しない（例えば、ブロック２４２０が値ＮＯを返す）場合、第１の動作２４００は終了する。

【0819】

図２５を参照すると、置換ポリシー構成要素３０８が、結果が第１のデータ経路及び第２のデータ経路の両方がミスではないことを示すと判定した（例えば、ブロック２４１２が値ＮＯを返す）場合、例示の置換ポリシー構成要素３０８は、結果が、第１のデータ経路がヒットであり、第２のデータ経路がミスであることを示すかどうかを判定する（ブロック２５０２）。

【0820】

例示の置換ポリシー構成要素３０８が、第１のデータ経路がヒットであり、第２のデータ経路がミスであると判定した（例えば、ブロック２５０２が値ＹＥＳを返す）場合、置換ポリシー構成要素は、ヒットウェイ（ＤＰ０ウェイ）の犠牲ストレージ２１８内のロケーションを判定する（ブロック２５０４）。例えば、置換ポリシー構成要素３０８は、ＤＰ０のアドレスを解析し、そのアドレスを含む犠牲ストレージ２１８内のロケーションを識別する。幾つかの例において、置換ポリシー構成要素３０８は、犠牲ストレージ２１８内の要素の更新されたリストを含み得る。他の例において、置換ポリシー構成要素３０８は、犠牲ストレージ２１８に格納されたアドレスのロケーションに関する情報をタグＲＡＭ２１０から検索及び／又は取得する。

【0821】

例示の置換ポリシー構成要素３０８は、ヒットウェイ（ＤＰ０ Ｈｉｔ Ｗａｙ）が次のＬＲＵ値（Ｙ＋１）のロケーションと一致するかどうかを判定する（ブロック２５０６）。例えば、置換ポリシー構成要素３０８は、ＤＰ０のアドレスを含む Ｈｉｔ Ｗａｙのロケーションを、Ｙ＋１に割り振られたロケーション値と比較し得る。置換ポリシー構成要素３０８がこれらのロケーションが一致すると判定した（例えば、ブロック２５０６が値ＹＥＳを返す）場合、置換ポリシー構成要素３０８は、次のＬＲＵ値及びＬＲＵ値の割り振りを切り替える（ブロック２５０８）。例えば、第２のデータ経路ＤＰ１ポインタは、次のＬＲＵ値（例えば、ロケーションＹ＋１）の代わりにＬＲＵ値（例えば、ロケーションＹ）に割り振られるべきである。置換ポリシー構成要素３０８は、第２のデータ経路ＤＰ１がＤＰ０ Ｈｉｔ Ｗａｙを退出させることを回避するように割り振りを切り替える。幾つかの例において、置換ポリシー構成要素３０８は、第２のデータ経路ＤＰ１によって退出されるべき犠牲ストレージ２１４のＬＲＵウェイを示すためにインジケータを減分する。

【0822】

置換ポリシー構成要素３０８は、第２のデータ経路をＬＲＵウェイ（Ｙ）に向ける（ブロック２５１０）。例えば、置換ポリシー構成要素３０８は、Ｙの値（例えば、ＬＲＵウェイのロケーション）を退出のために第２のデータ経路ＤＰ１に割り振る。

【0823】

例示の置換ポリシー構成要素３０８は、マルチプレクサ３３０ａ、３３０ｂにポインタ値を提供する（ブロック２５１２）。例えば、置換ポリシー構成要素３０８は、犠牲ストレージ２１８からマルチプレクサ３３０ｂへＤＰ１によって退出されるウェイのロケーション（Ｙ）を提供する。幾つかの例において、ヒットウェイが次のＬＲＵ値のロケーションと一致しない（例えば、ブロック２５０６が値ＮＯを返す）場合、置換ポリシー構成要素３０８は、ポインタ値Ｙ＋１及びヒットウェイのロケーションをマルチプレクサ３３０ａ、３３０ｂに提供する。例えば、第２のデータ経路ＤＰ１への次のＬＲＵ値の元の割り振りは、同じままである。

【0824】

例示の置換ポリシー構成要素３０８は、退出に基づいてＹを増分する（ブロック２５１４）。例えば、データ経路へのＬＲＵ値の割り振りが切り替えられた（例えば、ＤＰ１ポインタがＬＲＵ値Ｙに向ける）場合、置換ポリシー構成要素３０８は、Ｙを１だけ増分する。そうでない場合、置換ポリシー構成要素３０８は、Ｙを２だけ増分する。このようにして、後続のクロックサイクルの間、置換ポリシー構成要素３０８には、更新されたＹ値及びＹ＋１値が提供される。代替として及び／又は付加的に、置換ポリシー構成要素３０８は、退出に基づいて第１及び第２のデータ経路のためのインジケータを増分する。

【0825】

例示の置換ポリシー構成要素３０８は、新しいクロックサイクル上のトランザクションが受け取られたかどうかを判定する（ブロック２５１６）。例えば、置換ポリシー構成要素３０８が、先のアクセスとは異なるトランザクション（例えば、アクセス）に対応するヒットミス結果を取得する（例えば、ブロック２５１６が値ＹＥＳを返す）場合、制御は、図２４のブロック２４０２に戻る。置換ポリシー構成要素３０８が、先のアクセスとは異なるトランザクション（例えば、アクセス）に対応するヒットミス結果を取得しない（例えば、ブロック２５１６が値ＮＯを返す）場合、第２の動作２５００は終了する。

【0826】

図２６を参照すると、置換ポリシー構成要素３０８が、結果が、第１のデータ経路がヒットではなく第２のデータ経路がミスではないことを示すと判定した（例えば、ブロック２６０２が値ＮＯを返す）場合、例示の置換ポリシー構成要素３０８は、結果が、第１のデータ経路がミスであり第２のデータ経路がヒットであることを結果が示すと判定する（ブロック２６０２）。

【0827】

例示の置換ポリシー構成要素３０８は、ヒットウェイ（ＤＰ１ウェイ）の犠牲ストレージ２１８内のロケーションを判定する（ブロック２６０４）。例えば、置換ポリシー構成要素３０８は、ＤＰ１のアドレスを解析し、そのアドレスを含む犠牲ストレージ２１８内のロケーションを識別する。

【0828】

例示の置換ポリシー構成要素３０８は、ヒットウェイ（ＤＰ１ウェイ）がＬＲＵ値（Ｙ）のロケーションと一致するかどうかを判定する（ブロック２６０６）。例えば、置換ポリシー構成要素３０８は、ＤＰ１のアドレスを含むヒットウェイのロケーションを、Ｙに割り振られたロケーション値と比較し得る。置換ポリシー構成要素３０８が、これらのロケーションが一致すると判定した（例えば、ブロック２６０６が値ＹＥＳを返す）場合、置換ポリシー構成要素３０８は、ＬＲＵ値及び次のＬＲＵ値の割り振りを切り替える（ブロック２６０８）。例えば、第１のデータ経路ＤＰ０ポインタは、ＬＲＵ値（例えば、ロケーションＹ）の代わりに次のＬＲＵ値（例えば、ロケーションＹ＋１）に割り当てられるべきである。置換ポリシー構成要素３０８は、第１のデータ経路ＤＰ０がＤＰ１ Ｈｉｔ Ｗａｙを退出させることを回避するように割り振りを切り替える。幾つかの例において、置換ポリシー構成要素３０８がインジケータを増分して、第１のデータ経路ＤＰ０によって退出されるべき犠牲ストレージ２１４内の次のＬＲＵウェイを示す。

【0829】

置換ポリシー構成要素３０８は、第１のデータ経路を次のＬＲＵ値（Ｙ＋１）に向ける（ブロック２６１０）。例えば、置換ポリシー構成要素３０８は、Ｙ＋１の値（例えば、次のＬＲＵウェイのロケーション）を、退出のために第１のデータ経路ＤＰ０に割り振る。

【0830】

例示の置換ポリシー構成要素３０８は、マルチプレクサ３３０ａ、３３０ｂにポインタ値を提供する（ブロック２６１２）。例えば、置換ポリシー構成要素３０８は、犠牲ストレージ２１８からマルチプレクサ３３０ａに、ＤＰ０によって退出されるべきウェイのロケーション（Ｙ＋１）を提供する。幾つかの例において、ヒットウェイがＬＲＵ値のロケーションと一致しない（例えば、ブロック２５０６が値ＮＯを返す）場合、置換ポリシー構成要素３０８は、ポインタ値Ｙ及びヒットウェイのロケーションをマルチプレクサ３３０ａ、３３０ｂに提供する。例えば、第１のデータ経路ＤＰ０へのＬＲＵ値の元の割り振りは、同じままである。

【0831】

例示の置換ポリシー構成要素３０８は、退出に基づいてＹを増分する（ブロック２６１４）。例えば、データ経路へのＬＲＵ値の割り振りが切り替えられた（例えば、ＤＰ０ポインタが次のＬＲＵ値Ｙ＋１に向ける）場合、置換ポリシー構成要素３０８は、Ｙを２だけ増分する。そうでない場合、置換ポリシー構成要素３０８は、Ｙを１だけ増分する。このようにして、後続のクロックサイクルの間、置換ポリシー構成要素３０８には、更新されたＹ値が提供される。代替として及び／又は付加的に、置換ポリシー構成要素３０８は、退出に基づいて第１及び第２のデータ経路のためのインジケータを増分する。

【0832】

例示の置換ポリシー構成要素３０８は、新しいクロックサイクル上のトランザクションが受け取られたかどうかを判定する（ブロック２６１６）。例えば、置換ポリシー構成要素３０８が、先のアクセスとは異なるトランザクション（例えば、アクセス）に対応するヒットミス結果を取得する（例えば、ブロック２６１６が値ＹＥＳを返す）場合、制御は図２４のブロック２４０２に戻る。置換ポリシー構成要素３０８が、先のアクセスとは異なるトランザクション（例えば、アクセス）に対応するヒットミス結果を取得しない（例えば、ブロック２６１６が値ＮＯを返す）場合、第３の動作２６００は終了する。

【0833】

図２７を参照すると、例示のスカラーインタフェース５０２及び例示のベクトルインタフェース５０４が第１及び第２のデータ経路が有効なトランザクションではないと判定する（例えば、ブロック２４０２が値ＮＯを返す）場合、例示のスカラーインタフェース５０２及び例示のベクトルインタフェース５０４は、第１のデータ経路が有効であり、第２のデータ経路が無効であるかどうかを判定する（ブロック２７０２）。例えば、スカラーインタフェース５０２は、第１のデータ経路ＤＰ０が犠牲ストレージ２１８にアクセスしている（例えば、読み出し又は書き込み動作を要求している）かどうかを判定し、ベクトルインタフェース５０４は、第２のデータ経路ＤＰ１が犠牲ストレージ２１８にアクセスしようとしていないかどうかを判定する。

【0834】

インタフェース５０２、５０４が、第１のデータ経路が有効トランザクションであり、第２のデータ経路が無効トランザクションであると判定した（例えば、ブロック２７０２が値ＹＥＳを返す）場合、置換ポリシー構成要素３０８は、ヒットミス比較論理３０６ａから結果を取得する（ブロック２７０４）。例えば、置換ポリシー構成要素３０８は、第１のデータ経路アクセスがタグＲＡＭ２１０内に一致するアドレスを有するか、又はタグＲＡＭ２１０内に一致するアドレスを有していないかを示す結果を取得する。例示の置換ポリシー構成要素３０８は、結果が第１のデータ経路がヒットであることを示すか否かを判定する（ブロック２７０６）。置換ポリシー構成要素３０８が、第１のデータ経路ＤＰ０のアドレスがタグＲＡＭ２１０内のアドレスにヒットすると判定した（例えば、ブロック２７０６が値ＹＥＳを返す）場合、最も最近用いられた値Ｙは、一定のままである（ブロック２７０８）。例えば、第１のデータ経路はデータを退出させる必要がないため、ＬＲＵ値を変更する必要はない。

【0835】

例示の置換ポリシー構成要素３０８は、新しいクロックサイクル上のトランザクションが受け取られたかどうかを判定する（ブロック２７１０）。例えば、置換ポリシー構成要素３０８が、先のアクセスとは異なるトランザクション（例えば、アクセス）に対応するヒットミス結果を取得した（例えば、ブロック２７１０が値ＹＥＳを返す）場合、制御は、図２４のブロック２４０２に戻る。置換ポリシー構成要素３０８が、先のアクセスとは異なるトランザクション（例えば、アクセス）に対応するヒットミス結果を取得しない（例えば、ブロック２７１０が値ＮＯを返す）場合、第１の動作２７００は終了する。

【0836】

例示の置換ポリシー構成要素３０８が、結果が第１のデータ経路がヒットであることを示さないと判定した（例えば、ブロック２７０６が値ＮＯを返す）場合、第１のデータ経路はミスである（ブロック２７１２）。

【0837】

例示の置換ポリシー構成要素３０８は、第１のデータ経路をＬＲＵウェイ（Ｙ）に向ける（ブロック２７１４）。例えば、置換ポリシー構成要素３０８は、犠牲ストレージ２１８内のＹのロケーションを、退出のためにＤＰ０に割り振る。

【0838】

例示の置換ポリシー構成要素３０８は、ポインタ値を第１のマルチプレクサ３３０ａに提供する（ブロック２７１６）。例えば、置換ポリシー構成要素３０８は、ＬＲＵウェイのロケーションを、そのウェイを退出させるために第１のマルチプレクサ３３０ａに提供する。

【0839】

例示の置換ポリシー構成要素３０８は、Ｙを増分する（ブロック２７１８）。例えば、置換ポリシー構成要素３０８は、犠牲ストレージ２１８内の次のロケーション（例えば、Ｙ＋１）にＬＲＵウェイを更新する。代替として及び／又は付加的に、置換ポリシー構成要素３０８は、第１及び第２のデータ経路のためのインジケータを増分する。

【0840】

例示の置換ポリシー構成要素３０８は、新しいクロックサイクル上のトランザクションが受け取られたかどうかを判定する（ブロック２７２０）。例えば、置換ポリシー構成要素３０８が、先のアクセスとは異なるトランザクション（例えば、アクセス）に対応するヒットミス結果を取得した（例えば、ブロック２７２０が値ＹＥＳを返す）場合、制御は、図２４のブロック２４０２に戻る。置換ポリシー構成要素３０８が、先のアクセスとは異なるトランザクション（例えば、アクセス）に対応するヒットミス結果を取得しない（例えば、ブロック２７２０が値ＮＯを返す）場合、第１の動作２７００は終了する。

【0841】

図２８を参照すると、例示のスカラーインタフェース５０２及び例示のベクトルインタフェース５０４が、第１のデータ経路が有効トランザクションではなく、第２のデータ経路が有効トランザクションであると判定した（例えば、ブロック２７０２が値ＮＯを返す）場合、例示のスカラーインタフェース５０２及び例示のベクトルインタフェース５０４は、第１のデータ経路が無効であり第２のデータ経路が有効であると判定する（ブロック２８０２）。例えば、スカラーインタフェース５０２は、第１のデータ経路ＤＰ０が犠牲ストレージ２１８にアクセス（例えば、読み出し又は書き込み動作を要求）していないと判定し、ベクトルインタフェース５０４は、第２のデータ経路ＤＰ１が犠牲ストレージ２１８にアクセスしているか否かを判定する。

【0842】

置換ポリシー構成要素３０８は、ヒットミス比較論理３０６ｂから結果を取得する（ブロック２８０４）。例えば、置換ポリシー構成要素３０８は、第２のデータ経路アクセスが、タグＲＡＭ２１０内に一致するアドレスを有するか、又はタグＲＡＭ２１０内に一致するアドレスを有さないかを示す結果を取得する。

【0843】

例示の置換ポリシー構成要素３０８は、結果が第２のデータ経路がヒットであることを示すか否かを判定する（ブロック２８０６）。置換ポリシー構成要素３０８が、第２のデータ経路ＤＰ１のアドレスがタグＲＡＭ２１０内のアドレスにヒットすると判定した（例えば、ブロック２８０６が値ＹＥＳを返す）場合、最も最近用いられた値Ｙは一定のままである（ブロック２８０８）。例えば、第２のデータ経路はデータを退出させる必要がないため、ＬＲＵ値を変更する必要はない。

【0844】

例示の置換ポリシー構成要素３０８は、新しいクロックサイクル上のトランザクションが受け取られたかどうかを判定する（ブロック２８１０）。例えば、置換ポリシー構成要素３０８が、先のアクセスとは異なるトランザクション（例えば、アクセス）に対応するヒットミス結果を取得した（例えば、ブロック２８１０が値ＹＥＳを返す）場合、制御は、図２４のブロック２４０２に戻る。置換ポリシー構成要素３０８が、先のアクセスとは異なるトランザクション（例えば、アクセス）に対応するヒットミス結果を取得しない（例えば、ブロック２８１０が値ＮＯを返す）場合、第１の動作２７００は終了する。

【0845】

例示の置換ポリシー構成要素３０８が、結果が第２のデータ経路がヒットであることを示さないと判定した（例えば、ブロック２８０６が値ＮＯを返す）場合、第２のデータ経路はミスである（ブロック２８１２）。

【0846】

例示の置換ポリシー構成要素３０８は、第２のデータ経路をＬＲＵウェイ（Ｙ）に向ける（ブロック２８１４）。例えば、置換ポリシー構成要素３０８は、犠牲ストレージ２１８内のＹのロケーションを退出のためにＤＰ１に割り振る。

【0847】

例示の置換ポリシー構成要素３０８は、ポインタ値を第２のマルチプレクサ３３０ｂに提供する（ブロック２８１６）。例えば、置換ポリシー構成要素３０８は、ＬＲＵウェイのロケーションを、そのウェイを退出させるために第２のマルチプレクサ３３０ｂに提供する。

【0848】

例示の置換ポリシー構成要素３０８は、Ｙを増分する（ブロック２８１８）。例えば、置換ポリシー構成要素３０８は、犠牲ストレージ２１８内の次のロケーション（例えば、Ｙ＋１）にＬＲＵウェイを更新する。代替として及び／又は付加的に、置換ポリシー構成要素３０８は、第１及び第２のデータ経路のためのインジケータを増分する。

【0849】

例示の置換ポリシー構成要素３０８は、新しいクロックサイクル上のトランザクションが受け取られたかどうかを判定する（ブロック２８２０）。例えば、置換ポリシー構成要素３０８が、先のアクセスとは異なるトランザクション（例えば、アクセス）に対応するヒットミス結果を取得した（例えば、ブロック２８２０が値ＹＥＳを返す）場合、制御は、図２４のブロック２４０２に戻る。置換ポリシー構成要素３０８が、先のアクセスとは異なるトランザクション（例えば、アクセス）に対応するヒットミス結果を取得しない（例えば、ブロック２８２０が値ＮＯを返す）場合、第１の動作２８００は終了する。

【0850】

機械可読命令２４００、２５００、２６００、２７００、及び２８００は、図６の第１の表６０２に対応する。

【0851】

図２９Ａ、図２９Ｂ‐１、及び図２９Ｂ‐２は、上記の記載に関連して、データ経路の割り当て状態に基づいて犠牲ストレージ２１４内でＬＲＵ増分を実施するために、図１～図５のＬ１キャッシュ１１０によって実行され得る例示の機械可読命令２９００を表す例示のフローチャートである。

【0852】

機械可読命令２９００は、ブロック２９０２で始まり、置換ポリシー構成要素３０８は、第１のデータ経路割り当てポインタをロケーションＹに等しくなるよう初期化する。例えば、置換ポリシー構成要素３０８は、ロケーションＹを有する、ＣＰＵ１０２によって最近用いられなかった犠牲ストレージ２１８の一部をＬＲＵ値に割り振る。このような例では、第１のデータ経路ＤＰ０が割り当てられるとき、犠牲ストレージ２１８は、ＬＲＵ値（例えば、ロケーションＹ）からデータを退出させる。置換ポリシー構成要素３０８は、第２のデータ経路割り当てポインタを、ロケーションＹ＋１に等しくなるよう初期化する（ブロック２９０４）。例えば、置換ポリシー構成要素３０８は、ロケーションＹ＋１を有する、ＣＰＵ１０２によって最近用いられなかった犠牲ストレージ２１８の一部を、次のＬＲＵ値に割り振る。このような例では、第２のデータ経路ＤＰ１が割り当てられるとき、犠牲ストレージ２１８は次のＬＲＵ値（例えば、ロケーションＹ＋１）からデータを退出させる。

【0853】

置換ポリシー構成要素３０８は、第１及び第２のデータ経路が有効トランザクションであると判定する（ブロック２９０６）。例えば、ＣＰＵ１０２は、両方のデータ経路上に命令を提供した。

【0854】

置換ポリシー構成要素３０８は、第１のデータ経路ＤＰ０が犠牲ストレージ２１８におけるヒットであり、第２のデータ経路ＤＰ１が割り当てられるかどうかを判定する（ブロック２９０８）。第１のデータ経路ＤＰ０が犠牲ストレージ２１８にヒットし、第２のデータ経路ＤＰ１が犠牲ストレージ２１８に割り当てられている（例えば、ブロック２９０８が値ＹＥＳを返す）場合、置換ポリシー構成要素３０８は、ヒットロケーション（ＤＰ０ Ｈｉｔ Ｗａｙ）の犠牲ストレージ２１８内のロケーションを判定する（ブロック２９１０）。例えば、置換ポリシー構成要素３０８は、ＤＰ０のアドレスが犠牲ストレージ２１８内のどこにあるかを識別する。

【0855】

置換ポリシー構成要素３０８は、ヒットロケーションが第２のデータ経路割り当てポインタ（Ｙ＋１）のロケーションと等しいか否かを判定する（ブロック２９１２）。例えば、置換ポリシー構成要素３０８は、ＤＰ０のアドレスがＹ＋１のロケーションと一致するかどうかを判定する。これらのロケーションが一致する（例えば、ブロック２９１２が値ＹＥＳを返す）場合、置換ポリシー構成要素３０８は、第２のデータ経路割り当てポインタをロケーションＹに等しくなるよう更新する（ブロック２９１４）。例えば、置換ポリシー構成要素３０８は、第２のデータ経路割り当てポインタの割り振りをＹ＋１からＹに切り替えて、ＤＰ０命令上で要求されたデータの退出を回避する。

【0856】

キャッシュコントローラ２２０は、第１のトランザクションと第２のトランザクションとを実施する（ブロック２９１６）。例えば、キャッシュコントローラ２２０は、ロケーションＹ＋１でＤＰ０のデータを読み出し／書き込みし、犠牲ストレージ２１８内のロケーションＹからデータを退出させる。

【0857】

置換ポリシー構成要素３０８は、第１のデータ経路割り当てポインタを１だけ増分する（ブロック２９１８）。例えば、キャッシュコントローラ２２０は、Ｙ＋１ではなくロケーションＹからデータを退出させるので、置換ポリシー構成要素３０８は、ＬＲＵ値を次のＬＲＵ値（Ｙ＋１）に更新するだけでよい。

【0858】

ヒットロケーションと第２のデータ経路割り当てポインタが一致しない（例えば、ブロック２９１２が値ＮＯを返す）場合、キャッシュコントローラ２２０は、第１のトランザクションと第２のトランザクションを実施する（ブロック２９２０）。例えば、置換ポリシー構成要素３０８は、Ｙ＋１が退出のために利用可能なデータを含み、そのため、第１のデータ経路ＤＰ０がヒットロケーションからデータを読み書きする一方で、第２の経路割り当てポインタがその位置からデータを退出させることができると判定する。

【0859】

置換ポリシー構成要素３０８は、第１のデータ経路割り当てポインタを２だけ増分する（ブロック２９２２）。例えば、キャッシュコントローラ２２０は、ロケーションＹ＋１からデータを退出させるので、置換ポリシー構成要素３０８は、退出されたロケーションの後のロケーション（例えば、ＬＲＵ値=Ｙ＋２及び次のＬＲＵ値=Ｙ＋３）にＬＲＵ値Ｙを更新する。

【0860】

置換ポリシー構成要素３０８がブロック２９０８の条件が真ではないと判定した（例えば、ブロック２９０８が値ＮＯを返す）場合、置換ポリシー構成要素３０８は、第１のデータ経路が割り当てられるべきか及び第２のデータ経路がヒットするかどうかを判定する（ブロック２９２４）。例えば、置換ポリシー構成要素３０８は、第２のデータ経路が犠牲ストレージ２１８内のロケーションにヒットするかどうか、及びメインストレージ２１４が第１のデータ経路ＤＰ０上のデータを割り当てているかどうかを判定する。

【0861】

置換ポリシー構成要素３０８が、第１のデータ経路が割り当てられるべきであり第２のデータ経路がヒットであると判定した（例えば、ブロック２９２４が値ＹＥＳを返す）場合、置換ポリシー構成要素３０８は、ヒットロケーション（ＤＰ２ Ｗａｙ）の犠牲ストレージ２１８内のロケーションを判定する（ブロック２９２６）。例えば、置換ポリシー構成要素３０８は、第２のデータ経路が犠牲ストレージ２１８のどこからデータを読んでいる／書いているかを判定する。

【0862】

図２９Ｂ‐１を参照すると、置換ポリシー構成要素３０８は、ヒットロケーションがロケーションＹに等しいかどうかを判定する（ブロック２９２８）。例えば、置換ポリシー構成要素３０８は、第１のデータ経路割り当てポインタがヒットデータを格納している同じロケーションに向いているかどうかを判定する。

【0863】

置換ポリシー構成要素３０８がロケーション一致を判定する（例えば、ブロック２９２８が値ＹＥＳを返す）場合、置換ポリシー構成要素３０８は、第１のデータ経路割り当てポインタをロケーションＹ＋１に等しくなるよう更新する（ブロック２９３０）。例えば、置換ポリシー構成要素３０８は、第１のデータ経路が犠牲ストレージ２１８からヒットデータを退出させることを回避するために、ＬＲＵ値及び次のＬＲＵ値の割り振りを切り替える。

【0864】

キャッシュコントローラ２２０は、第１のトランザクションと第２のトランザクションとを実施する（ブロック２９３２）。例えば、キャッシュコントローラ２２０は、ロケーションＹからデータを読み出し／書き込みし、ロケーションＹ＋Ｌのデータを退出さる。置換ポリシー構成要素３０８は、ポインタＹを２ロケーション増分する（ブロック２９３４）。例えば、置換ポリシー構成要素３０８は、ＬＲＵロケーションを、最も最近退出されたロケーションの後のロケーションに更新する（例えば、この例では、最も最近退出されたロケーションはＹ＋１であり、そのため、ＬＲＵ値がＹ＋２に等しくなるように２だけ増分される）。

【0865】

置換ポリシー構成要素３０８が、ヒットロケーションがもともと割り振られていた第１のデータ経路ポインタ（Ｙ）のロケーションと一致しないと判定した（例えば、ブロック２９２８が値ＮＯを返す）場合、キャッシュコントローラ２２０は、第１のトランザクション及び第２のトランザクションを実施する（ブロック２９３６）。例えば、置換ポリシー構成要素３０８は、Ｙが退出するために利用可能なデータを含み、そのため、第１の経路割り当てポインタがそのロケーションからデータを退出させることができ、一方、第２のデータ経路ＤＰ１がヒットロケーションからデータを読み出す／書き込みすると判定する。

【0866】

置換ポリシー構成要素３０８は、第１のデータ経路割り当てポインタを１ロケーション増分する（ブロック２９３８）。例えば、キャッシュコントローラ２２０は、ロケーションＹからデータを退出させるので、置換ポリシー構成要素３０８は、ＬＲＵ値Ｙを、退出されたロケーションの後のロケーションに更新する。このようにして、置換ポリシー構成要素３０８は、更新されたＬＲＵ値、及び後続のクロックサイクルの間に更新された次のＬＲＵ値を含む。

【0867】

図２９Ａのブロック２９２４の条件が真ではない場合（例えば、第２のデータ経路がヒットであるときに第１のデータ経路が割り当てられない場合、ブロック２９２４が値ＮＯを返す）、制御は図２９Ｂ‐２に移り、置換ポリシー構成要素３０８は、両方のデータ経路が割り当てられるべきであると判定する（ブロック２９４０）。例えば、２つの読み出しミスが発生した場合、メインストレージ２１４は、メインストレージ２１４から犠牲ストレージ２１８に２つのラインを割り当てる。

【0868】

このようにして、キャッシュコントローラ２２０は、第１のトランザクション及び第２のトランザクションを実施する（ブロック２９４２）。例えば、キャッシュコントローラ２２０は、第１のデータ経路ＤＰ０を利用するＬＲＵロケーション（Ｙ）からデータを退出させ、第２のデータ経路ＤＰ１を利用する次のＬＲＵロケーション（Ｙ＋１）からデータを退出させる。

【0869】

置換ポリシー構成要素３０８は、第１のデータ経路割り当てポインタを２だけ増分する（ブロック２９４４）。例えば、幾つかの例において、データがＹ＋Ｌから退出されたので、置換ポリシー構成要素３０８は、ロケーションＹを２ロケーション増分する。幾つかの例において、ＬＲＵ値が或る値だけ増分されるとき、次のＬＲＵ値は同じ値だけ同時に増分される。したがって、第１の経路割り当てポインタと第２の経路割り当てポインタは、常に更新された正確な退出ロケーションに向く。

【0870】

機械可読命令２９００は、図６の第２の表６０４に対応する。

【0871】

図３０は、上述したような読み出し、変更、又は書き込み動作を行うために調停論理を実行するため、図１～図５の例示のＬ１キャッシュ１１０によって実行され得る機械可読命令３０００を表す例示のフローチャートである。図３０の命令は、図１～図５のＬ１キャッシュ１１０に関連して説明されるが、これらの命令は、任意のタイプのキャッシュ内の任意のタイプのストレージに関連して説明されてもよい。図３０の命令は、Ｌ１キャッシュ１１０のメインハーフ（例えば、メインキャッシュストアキュー２１２、メインストレージ２１４等）に関連して説明される。しかしながら、図３０の命令は、Ｌ１キャッシュ１１０の犠牲側（例えば、犠牲キャッシュストアキュー２１６、犠牲ストレージ２１８など）に関連して同様に用いられ得る。

【0872】

図３０の機械可読命令３０００は、ブロック３００２で始まり、Ｌ１キャッシュ１１０は、ハードウェアに結合されるインタフェースからストア命令を取得する。例えば、図３Ａ～３Ｄのアドレス処理構成要素３０２ａ～ｃは、スカラーインタフェースから第１のストア命令１０１８、メモリインタフェースから第２のストア命令１０２０、及び／又はベクトルインタフェースから第３のストア命令１０２２を取得することができる。代替として、図５のアドレス処理構成要素３０２ａ～ｃは、スカラーインタフェースから第１のストア命令１０１８ｂ、メモリインタフェースから第２のストア命令１０２０ｂ、及び／又は図１０Ｂのベクトルインタフェースから第３のストア命令１０２２ｂを取得することができる。

【0873】

ブロック３００４において、Ｌ１キャッシュ１１０は、ストア命令に基づいてトランザクションデータを生成する。例えば、図３Ａ～３Ｄのアドレス処理構成要素３０２ａ～ｃ及び／又はバンク処理論理３０３は、図１０Ａの第１のトランザクションデータ、第２のトランザクションデータ及び／又は第３のトランザクションデータを生成し得る。代替として、図３Ａ～３Ｄのアドレス処理構成要素３０２ａ～ｃ及び／又はバンク処理論理３０３は、図１０Ｂの第１のトランザクションデータ、第２のトランザクションデータ及び／又は第３のトランザクションデータを生成し得る。ブロック３００４を実装するために用いられ得る例示のプロセスは、図３１に関連して以下において記載される。

【0874】

ブロック３００６において、Ｌ１キャッシュ１１０は、トランザクションデータに基づいて、読み出し動作が識別されるかどうかを判定する。例えば、アドレス処理構成要素３０２ａ～ｃは、第１のストア命令１０１８、第２のストア命令１０２０、又は第３のストア命令１０２２の少なくとも１つが、読み出し動作を処理させる要求を含むと判定し得る（例えば、ＲＤ＿ＢＡＮＫ＿ＲＥＱ［ｉ］の値が、読み出し要求、ＲＤ＿ＢＡＮＫ＿ＲＥＱ［ｉ］に対する論理高信号であることを示す等）。このような例では、読み出し動作要求は、ストア命令１０１８、１０２０、１０２２に含まれるＲ／Ｗデータに基づいて判定され得る。代替として、アドレス処理構成要素３０２ａ～ｃは、第１のストア命令１０１８ｂ、第２のストア命令１０２０ｂ、又は第３のストア命令１０２２ｂの少なくとも１つが、読み出し動作処理させる要求を含むと判定し得る（例えば、ＲＤ＿ＢＡＮＫ＿ＲＥＱ［ｉ］の値が、読み出し要求、ＲＤ＿ＢＡＮＫ＿ＲＥＱ［ｉ］に対する論理高信号を示す等）。このような例では、読み出す動作要求は、図１０Ｂのストア命令１０１８ｂ、１０２０ｂ、１０２２ｂに含まれるＲ／Ｗデータに基づいて判定され得る。

【0875】

ブロック３００６において、Ｌ１キャッシュ１１０がトランザクションデータに基づいて識別される読み出し動作がないと判定した場合、制御はブロック３０１４に進み、データをストアキューに書き込むため第２の調停論理を呼び出す。ブロック３００６において、Ｌ１キャッシュ１１０がトランザクションデータに基づいて識別された少なくとも１つの読み出し動作があると判定した場合、ブロック３００８において、Ｌ１キャッシュ１１０は、ストアキュー又はストレージの少なくとも１つに読み出し動作のためのデータを位置特定するために、第１の調停論理を呼び出す。例えば、アドレス処理構成要素３０２ａ～ｃは、第１の調停論理１００８を呼び出して、メインキャッシュストアキュー２１２又はメインストレージ２１４の少なくとも１つに、読み出し動作のためのデータを位置特定することができる。代替として、アドレス処理構成要素３０２ａ～ｃは第１の調停論理１００８ｂを呼び出して、少なくとも１つの犠牲キャッシュストアキュー２１６又は犠牲ストレージ２１８内に、読み出し動作のためのデータを位置特定することができる。ブロック３００８を実装するために実行され得る例示のプロセスは、図２０に関連して以下に記載されている。

【0876】

ブロック３０１０において、Ｌ１キャッシュ１１０は、位置特定されたデータの最新バージョンを識別する。例えば、Ｌ１キャッシュ１１０は、メインキャッシュストアキュー２１２からの要求されたデータの第１のバージョンを、メインストレージ２１４からの要求されたデータの第２のバージョンと比較し、比較に基づいて、第１のバージョンが第２のバージョンよりも最近であると判定し得る。代替として、Ｌ１キャッシュ１１０は、犠牲キャッシュストアキュー２１６からの要求されたデータの第１のバージョンを、犠牲ストレージ２１８からの要求されたデータの第２のバージョンと比較し、比較に基づいて第１のバージョンが第２のバージョンよりも最近であると判定し得る。

【0877】

ブロック３０１２において、Ｌ１キャッシュ１１０は、読み出し及び書き込みデータに対して変更動作を実行するために、位置特定されたデータの最新バージョンをストアキューに搬送する。例えば、メインキャッシュストアキュー２１２は、要求されたデータと書き込まれるべきデータに対して変更動作を実行するために、要求されたデータの第１のバージョンをメインキャッシュストアキュー２１２に搬送及び／又はその他の様式で送信し得る。代替として、犠牲キャッシュストアキュー２１６は、要求されたデータと書き込まれるべきデータに対して変更動作を実行するために、要求されたデータの第１のバージョンを犠牲キャッシュストアキュー２１６に搬送及び／又はその他の様式で送信し得る。

【0878】

ブロック３０１４において、Ｌ１キャッシュ１１０は、第２の調停論理を呼び出して、データをストアキュー又はストレージに書き込む。例えば、第１の調停論理１００８は、ＷＤＡＴＡ又はその一部をメインキャッシュストアキュー２１２又はメインストレージ２１４のうちの少なくとも１つに書き込むための命令を、第２の調停論理１０１０に送信し得る。代替として、第１の調停論理１００８ｂは、ＷＤＡＴＡ又はその一部を、図１０Ｂの犠牲キャッシュストアキュー２１６又は犠牲ストレージ２１８のうちの少なくとも１つに書き込むための命令を、第２の調停論理１０１０ｂに送信し得る。ブロック３０１４においてデータをストアキュー又はストレージに書き込むために第２の調停論理を呼び出すことに応答して、図３０の例示の機械可読命令３０００が終了する。

【0879】

図３１は、上述したようなストア命令に基づいてトランザクションデータを生成するために、図１～図５の例示のＬ１キャッシュ１１０によって実行され得る例示の機械可読命令３１００を表す例示のフローチャートである。図３１のフローチャートは、図３０の機械可読命令３００４の例示の実装であり得る。図３１の命令は図１～図５のＬ１キャッシュ１１０に関連して説明されるが、これらの命令は、任意のタイプのキャッシュ内の任意のタイプのストレージに関連して説明されてもよい。図３１の命令は、Ｌ１キャッシュ１１０のメインハーフ（例えば、メインキャッシュストアキュー２１２、メインストレージ２１４等）に関連して記載される。しかしながら、図３１の命令は、Ｌ１キャッシュ１１０の犠牲側（例えば、犠牲キャッシュストアキュー２１６、犠牲ストレージ２１８など）に関連して同様に用いられ得る。

【0880】

機械可読命令３１００は、ブロック３１０２で始まり、Ｌ１キャッシュ１１０は、データストレージバンクの数に基づいて、ストア命令から書き込みデータを抽出する。例えば、図３Ａ～図３Ｄのアドレス処理構成要素３０２ａ～ｃ及び／又はバンク処理論理３０３は、メインキャッシュストアキュー２１２及び／又はメインストレージ２１４が分割されるデータバンクの量に基づいて、ストア命令１０１８、１０２０、１０２２からＷＤＡＴＡを抽出し得る。このような例では、１６個のデータバンクを有するメインキャッシュストアキュー２１２に応答して、キャッシュラインを６４ビットとし得、そのため、ＷＤＡＴＡは６４ビットチャンクで抽出され得る。代替として、図３Ａ～図３Ｄのアドレス処理構成要素３０２ａ～ｃ及び／又はバンク処理論理３０３は、犠牲キャッシュストアキュー２１６及び／又は犠牲ストレージ２１８が分割されるデータバンクの量に基づいて、図１０Ｂのストア命令１０１８ｂ、１０２０ｂ、１０２２ｂからＷＤＡＴＡを抽出し得る。このような例では、犠牲キャッシュストアキュー２１６が１６個のデータバンクを有することに応答して、キャッシュラインを６４ビットとし得、そのため、ＷＤＡＴＡが６４ビットチャンクで抽出され得る。

【0881】

ブロック３１０４において、Ｌ１キャッシュ１１０は、書き込みデータを回転させて、回転された書き込みデータを生成する。例えば、アドレス処理構成要素３０２ａ～ｃは、図３Ａ～３Ｄの第１のストア命令９０２のＣＰＵ‐Ｗｒｉｔｅ Ｄａｔａを回転させて、図９の回転データ９０４を生成し得る。

【0882】

ブロック３１０６において、Ｌ１キャッシュ１１０は、ストア命令に基づいてバイトイネーブルデータを判定する。例えば、アドレス処理構成要素３０２ａ～ｃ及び／又はバンク処理論理３０３は、ストア命令１０１８、１０２０、１０２２に含まれるＢＹＴＥＮデータに基づいて、図１０ＡのＢＹＴＥＮ／ＢＡＮＫ［ｉ］データを判定し得る。代替として、アドレス処理構成要素３０２ａ～ｃ及び／又はバンク処理論理３０３は、ストア命令１０１８ｂ、１０２０ｂ、１０２２ｂに含まれるＢＹＴＥＮデータに基づいて、図１０ＢのＢＹＴＥＮ／ＢＡＮＫ［ｉ］データを判定し得る。

【0883】

ブロック３１０８において、Ｌ１キャッシュ１１０は、ストア命令に基づいてデータアクセス動作データサイズを判定する。例えば、アドレス処理構成要素３０２ａ～ｃ及び／又はバンク処理論理３０３は、ストア命令１０１８、１０２０、１０２２に含まれるＳＩＺＥデータに基づいて、読み出し、書き込み、及び／又は変更されるべきデータサイズを判定し得る。代替として、アドレス処理構成要素３０２ａ～ｃ及び／又はバンク処理論理３０３は、ストア命令１０１８ｂ、１０２０ｂ、１０２２ｂに含まれるＳＩＺＥデータに基づいて、読み出し、書き込み、及び／又は変更されるべきデータサイズを判定し得る。

【0884】

ブロック３１１０において、Ｌ１キャッシュ１１０は、ストア命令に基づいてデータストレージアドレスを判定する。例えば、アドレス処理構成要素３０２ａ～ｃ及び／又はバンク処理論理３０３は、ストア命令１０１８、１０２０、１０２２に含まれるＡＤＤＲデータに基づいて、メインキャッシュストアキュー２１２の対応するバンクのＭＳ＿ＡＤＤＲ［ｉ］及び／又はメインストレージ２１４の対応するバンクのＳＴＱ＿ＡＤＤＲ［ｉ］アドレスを判定し得る。代替として、アドレス処理構成要素３０２ａ～ｃ及び／又はバンク処理論理３０３は、ストア命令１０１８ｂ、１０２０ｂ、１０２２ｂに含まれるＡＤＤＲデータに基づいて、犠牲キャッシュストアキュー２１６の対応するバンクのＶＳ＿ＡＤＤＲ［ｉ］及び／又は犠牲ストレージ２１８の対応するバンクのＳＴＱ＿Ｖ＿ＡＤＤＲ［ｉ］アドレスを判定し得る。

【0885】

ブロック３１１２において、Ｌ１キャッシュ１１０は、データアクセス動作データサイズ及びデータストレージアドレスを、読み出し元の第１の量のデータバンクにマップする。例えば、アドレス処理構成要素３０２ａ～ｃ及び／又はバンク処理論理３０３は、図１０ＡのＲＤ＿ＢＡＮＫ＿ＲＥＱ［ｉ］を生成するために、データアクセス動作サイズ及びデータストレージアドレスを、メインキャッシュストアキュー２１２のゼロ又はそれ以上のバンク、メインストレージ２１４のゼロ又はそれ以上のバンクなどにマップし得る。代替として、アドレス処理構成要素３０２ａ～ｃ及び／又はバンク処理論理３０３は、図１０ＢのＲＤ＿ＢＡＮＫ＿ＲＥＱ［ｉ］を生成するために、データアクセス動作サイズ及びデータストレージアドレスを、犠牲キャッシュストアキュー２１６のゼロ又はそれ以上のバンク、犠牲ストレージ２１８のゼロ又はそれ以上のバンクなどにマップし得る。

【0886】

ブロック３１１４において、Ｌ１キャッシュ１１０は、データアクセス動作データサイズ及びデータストレージアドレスを、書き込み先の第２の量のデータバンクにマップする。例えば、アドレス処理構成要素３０２ａ～ｃ及び／又はバンク処理論理３０３は、データアクセス動作サイズ及びデータストレージアドレスを、メインキャッシュストアキュー２１２のゼロ又はそれ以上のバンク、メインストア装置２１４のゼロ又はそれ以上のバンクなどにマップして、図１０ＡのＷＲ＿ＢＡＮＫ＿ＲＥＱ［ｉ］を生成し得る。代替として、アドレス処理構成要素３０２ａ～ｃ及び／又はバンク処理論理３０３は、図１０ＢのＷＲ＿ＢＡＮＫ＿ＲＥＱ［ｉ］を生成するために、データアクセス動作サイズ及びデータストレージアドレスを、犠牲キャッシュストアキュー２１６のゼロ又はそれ以上のバンク、犠牲ストレージ２１８のゼロ又はそれ以上のバンクなどにマップし得る。

【0887】

ブロック３１１６において、Ｌ１キャッシュ１１０は、第１の量、第２の量、バイトイネーブルデータ、又は書き込みデータの少なくとも１つに基づいて、トランザクションデータを生成する。例えば、アドレス処理構成要素３０２ａ～ｃ及び／又はバンク処理論理３０３は、図１０Ａの第１のトランザクションデータ（ＴＲＡＮＳＡＣＴＩＯＮ＿ＤＰ０［ｉ］）、第２のトランザクションデータ（ＴＲＡＮＳＡＣＴＩＯＮ_ＤＭＡ［ｉ］）、及び第３のトランザクションデータ（ＴＲＡＮＳＡＣＴＩＯＮ＿ＤＰ１［ｉ］）を生成し得る。代替として、アドレス処理構成要素３０２ａ～ｃ及び／又はバンク処理論理３０３は、図１０Ｂの第１のトランザクションデータ（ＴＲＡＮＳＡＣＴＩＯＮ＿ＤＰ０［ｉ］）、第２のトランザクションデータ（ＴＲＡＮＳＡＣＴＩＯＮ＿ＤＭＡ［ｉ］）及び第３のトランザクションデータ（ＴＲＡＮＳＡＣＴＩＯＮ_ＤＰ１［ｉ］）を生成し得る。ブロック３１１６において、第１の量、第２の量、バイトイネーブルデータ、又は書き込みデータのうちの少なくとも１つに基づいてトランザクションデータを生成することに応答して、制御は、図３０の機械可読命令３０００のブロック３００６に戻り、トランザクションデータに基づいて読み出し動作が識別されるかどうかを判定する。

【0888】

図３２は、上記のように、ストアキュー又はストレージの少なくとも１つにおいて読み出し動作のためのデータを位置特定するために、第１の調停論理を呼び出すために、図１～図５の例示のＬ１キャッシュ１１０によって実行され得る例示の機械読み出し可能命令３２００を表す例示のフローチャートである。図３２のフローチャートは、図３０の機械可読命令３００８の例示の実装であり得る。図３２の命令は、図１～図５のＬ１キャッシュ１１０に関連して説明されるが、これらの命令は、任意のタイプのキャッシュ内の任意のタイプのストレージに関連して説明されてもよい。図３２の命令は、Ｌ１キャッシュ１１０のメインハーフ（例えば、メインキャッシュストアキュー２１２、メインストレージ２１４等）に関連して記載される。しかしながら、図３２の命令は、Ｌ１キャッシュ１１０の犠牲側（例えば、犠牲キャッシュストアキュー２１６、犠牲ストレージ２１８など）に関連して同様に用いられ得る。

【0889】

機械可読命令３２００は、ブロック３２０２で始まり、ここでＬ１キャッシュ１１０は、処理するべき対象のデータストレージバンクを選択する。例えば、図３Ａ～３Ｄのアドレス処理構成要素３０２ａ～ｃ及び／又はバンク処理論理３０３は、図１０Ａの第１のバンク１００２を処理するよう選択し得る。代替として、図３Ａ～３Ｄのアドレス処理構成要素３０２ａ～ｃ及び／又はバンク処理論理３０３は、図１０Ｂの第１のバンク１００２ｂを処理するよう選択し得る。

【0890】

ブロック３２０４において、Ｌ１キャッシュ１１０は、選択されたデータストレージバンクを、インタフェースからの読み出しバンク要求に含まれるデータストレージバンクと比較する。例えば、第１の調停論理回路１００８は、スカラーインタフェース、メモリインタフェース、及びベクトルインタフェースからのＲＤ＿ＢＡＮＫ＿ＲＥＱ［ｉ］のそれぞれにおいて識別されるバンクを、第１のバンク１００２（例えば、ＳＴＱ［０］、ＭＳ［ｉ］など）と比較し得る。代替として、第１の調停論理１００８ｂは、スカラーインタフェース、メモリインタフェース、及びベクトルインタフェースからのＲＤ＿ＢＡＮＫ＿ＲＥＱ［ｉ］のそれぞれにおいて識別されるバンクを、第１のバンク１００２ｂ（例えば、ＳＴＱ＿Ｖ［０］、ＶＳ［ｉ］など）と比較し得る。

【0891】

ブロック３２０６において、Ｌ１キャッシュ１１０は、少なくとも１つのインタフェースが、選択されたデータストレージへのアクセスを要求するか否かを判定する。ブロック３２０６において、Ｌ１キャッシュ１１０は、インタフェースのいずれも、選択されたデータバンクへのアクセスを要求しないと判定した場合、制御はブロック３２０８に進み、選択されたデータストレージバンクが読み出し動作に用いられないと判定する。ブロック３２０８において、選択されたデータストレージバンクが読み出し動作に用いられていないと判定されたことに応答して、制御はブロック３２０２に戻り、処理する対象の別のデータストレージバンクを選択する。

【0892】

ブロック３２０６において、Ｌ１キャッシュ１１０が、少なくとも１つのインタフェースが、選択されたデータバンクへのアクセスを要求すると判定した場合、制御はブロック３２１０に進み、複数のインタフェースが、選択されたデータストレージバンクへのアクセスを要求するか否かを判定する。ブロック３２１０において、Ｌ１キャッシュ１１０は、１つのインタフェースのみが、選択されたデータストレージバンクへのアクセスを要求すると判定した場合、制御はブロック３２１２に進み、第１の調停論理を呼び出して、選択されたデータストレージバンクを、要求インタフェースに割り振る。ブロック３２１２において、選択されたデータストレージバンクを要求インタフェースに割り振るための第１の調停論理の呼び出しに応答して、制御はブロック３２０２に戻り、処理するべき対象の別のデータストレージバンクを選択する。

【0893】

ブロック３２１０において、Ｌ１キャッシュ１１０が、複数のインタフェースが、選択されたデータストレージバンクへのアクセスを要求すると判定した場合、制御はブロック３２１４に進み、第１の調停論理を呼び出して、選択されたデータストレージバンクを、読み出し動作を必要とする要求インタフェースに割り振る。例えば、第１の調停論理１００８は、読み出し動作が書き込み動作よりも優先されるので、読み出し動作を必要とするインタフェースのうちの１つに第１のバンク１００２を割り振ることができる。代替として、第１の調停論理１００８ｂは、読み出し動作が書き込み動作よりも優先されるので、読み出し動作を必要とするインタフェースの１つに第１のバンク１００２ｂを割り振ることができる。

【0894】

ブロック３２１６において、Ｌ１キャッシュ１１０は、第１の調停論理を呼び出して、書き込み動作を必要とする要求インタフェースが、選択されたデータストレージバンクに割り当てられていないことを第２の調停論理に通知する。例えば、スカラーデータ経路が書き込み動作及び読み出し動作を要求しており、スカラーデータ経路が読み出し動作のために第１のデータバンク１００２に割り振られていない場合、第１の調停論理１００８は、第２の調停論理１０１０に、スカラーデータ経路を第１のデータバンク１００２に割り振らないように命令し得、そのため、対応する読み出し動作がクロックサイクル中に完了されないので、ストールし、及び／又はその他の方式で書き込み動作の実行を防止する。代替として、スカラーデータ経路が書き込み動作及び読み出し動作を要求しており、スカラーデータ経路が読み出し動作のために第１のデータバンク１００２ｂに割り振られていない場合、第１の調停論理１００８は、第２の調停論理１０１０ｂに、スカラーデータ経路を第１のデータバンク１００２ｂに割り振らないように命令し得、そのため、対応する読み出し動作がクロックサイクル中に完了されないので、ストールし、及び／又はその他の方式で書き込み動作の実行を防止する。

【0895】

ブロック３２１８において、Ｌ１キャッシュ１１０は、処理する対象の別のデータストレージバンクを選択するかどうかを判定する。例えば、アドレス処理構成要素３０２ａ～ｃ及び／又はバンク処理論理３０３は、メインキャッシュストアキュー２１２及びメインストレージ２１４の第２バンクを処理するよう選択しすると判定し得る。代替として、アドレス処理構成要素３０２ａ～ｃ及び／又はバンク処理論理３０３は、犠牲キャッシュストアキュー２１６及び犠牲ストレージ２１８の第２バンクを処理するよう選択すると判定し得る。ブロック３２１８において、Ｌ１キャッシュ１１０が処理する対象の別のデータストレージバンクを選択すると判定した場合、制御はブロック３２０２に戻り、処理する対象の別のデータストレージバンクを選択する。ブロック３２１８において、Ｌ１キャッシュ１１０が、処理する対象の別のデータストレージバンクを選択しないと判定した場合、制御は、図３０の機械可読命令３０００のブロック３０１０に戻り、位置特定されたデータの最新バージョンを識別する。

【0896】

図３３は、上記のセクション１３に関連して、犠牲ストレージ２１６における読み出し・変更・書き込み動作を容易にするために、図１～図５の例示のＬ１キャッシュ１１０によって実行され得る例示の機械可読命令３３００を表す例示のフローチャートである。図３３において、犠牲キャッシュストアキュー２１６は、再書き込みすべきワードのバイト又はワード全体を示す、ＣＰＵ１０２によって送信される書き込み命令（例えば、キャッシュコントローラ２２０を介して送信される）を取得する（ブロック３３０２）。本明細書において説明される幾つかの例では、書き込みポート１１２６が、ＣＰＵ１０２によって送信される書き込み命令を取得してもよい

【0897】

ブロック３３０４において、犠牲キャッシュストアキュー２１６は、再書き込みされるワードの一部の値をラッチ１１０２ｂに送信する（ブロック３３０４）。幾つかの例において、ラッチ１１０２ｂは、再書き込みされるべきワードの一部の値をラッチ１１０２ｃに送信する。

【0898】

ブロック３３０６において、犠牲キャッシュストアキュー２１６は、再書き込みされるワードの一部のロケーションに関連するアドレス値を、ペンディングのストアアドレスデータストア１１１６に格納する（ブロック３３０６）。また、タグＲＡＭ２１０は、現在格納されているワード全体の読み出し命令（例えば、読み出し要求）を犠牲ストレージ２１８に送信する（ブロック３３０８）。ブロック３３１０において、犠牲キャッシュストアキュー２１６は、ＣＰＵ１０２又はキャッシュコントローラ２２０の後続のクロックサイクルがあったか否かを判定する（ブロック３３１０）。本明細書において説明する幾つかの例において、ラッチ１１０２ｃは、ＣＰＵ１０２又はキャッシュコントローラ２２０の後続のクロックサイクルがあったかどうかを判定する。ＣＰＵ１０２又はキャッシュコントローラ２２０の後続のクロックサイクルが存在しないと判定する（例えば、ブロック３３１０の制御がＮＯの結果を返す）ことに応答して、プロセスは待機する。

【0899】

代替として、ＣＰＵ１０２又はキャッシュコントローラ２２０の後続のサイクルがあったと判定された（例えば、ブロック３３１０の制御がＹＥＳの結果を返す）ことに応答して、読み出し・変更・書き込み・マージ構成要素１１０８は、ラッチ１１０２ｃに格納されたワードの一部（例えば、バイト）の値を取得する（ブロック３３１２）。また、読み出し・変更・書き込み・マージ構成要素１１０８は、ＥＣＣ論理３１２によって送信された現在格納されているワード全体を取得する（ブロック３３１４）。このようにして、読み出し・変更・書き込み・マージ１１０８は、更新されるべき現在格納されているワード内のバイトのアドレスを識別する。読み出し・変更・書き込み・マージ構成要素１１０８が、（ａ）ラッチ１１０２ｃからの更新されるべき現在格納されているワードの一部の値（例えば、バイト値、ビット値など）と、（ｂ）ＥＣＣ論理３１２からの現在格納されているワードとを識別及び／又はその他の方式で取得すると、読み出し・変更・書き込み・マージ構成要素１１０８は、現在格納されているワードの一部を、ラッチ１１０２ｃから取得された現在格納されているワードの一部の値で書き込む（例えば、置換する）（ブロック３３１６）。例えば、読み出し・変更・書き込み・マージ構成要素１１０８は、ワードの一部の値を、ワード内のワードの一部に対応するアドレス値に書き込む。

【0900】

ブロック３３１８において、犠牲キャッシュストアキュー２１６は、ワード、ワードと共に格納されるべきエラー検出符号に基づいて、エラー検出符号を生成する（ブロック３３１８）。本明細書において記載される幾つかの例において、ＥＣＣ生成器１１１２は、ワードに基づいてエラー検出符号を生成し、エラー検出符号はワードと共に格納される。

【0901】

ブロック３３１８の制御は、ＣＰＵ１０２又はキャッシュコントローラ２２０の付加的な後続のクロックサイクルに応答して実施され得る。

【0902】

これに応答して、犠牲キャッシュストアキュー２１６は、付加的な書き込み命令が得られるか否かを判定する（ブロック３３２２）。犠牲キャッシュストアキュー２１６が別の書き込み命令が得られたと判定した（例えば、ブロック３３２２の制御がＹＥＳの結果を返す）場合、プロセスはブロック３３０２に戻る。代替として、犠牲キャッシュストアキュー２１６が別の書き込み命令が得られないと判定した（例えば、ブロック３３２２の制御がＮＯの結果を返す）場合、プロセス３３００は、閾値タイムアウト期間が発生するまで待機し、そのため、プロセス３３００を終了し得る。

【0903】

図３４は、図１～図５及び図１０～図１１のＬ１キャッシュ１１０を実装するために図１２～図３３の命令を実行するように構成される例示のプロセッサプラットフォーム３４００のブロック図である。プロセッサプラットフォーム１０００は、例えば、サーバー、パーソナルコンピュータ、ワークステーション、自己学習機械（例えば、ニューラルネットワーク）、モバイルデバイス（例えば、携帯電話、スマートフォン、ｉＰａｄ（登録商標）などのタブレット）、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、インターネット機器、ゲームコンソール、又は任意の他のタイプのコンピュータデバイスであり得る。

【0904】

図示される例のプロセッサプラットフォーム３４００はプロセッサ３４１２を含む。図示される例のプロセッサ３４１２はハードウェアである。例えば、プロセッサ３４１２は、任意の所望のファミリ又は製造業者による１つ又は複数の集積回路、論理回路、マイクロプロセッサ、ＧＰＵ、ＤＳＰ、又はコントローラによって実装され得る。ハードウェアプロセッサは、半導体ベースの（例えば、シリコンベースの）デバイスであり得る。この例では、プロセッサは、図１～図５及び図１０～１１に示すように、例示のＬ１キャッシュ１１０の任意の要素を実装する。

【0905】

図示される例のプロセッサ３４１２は、ローカルメモリ３４１３（例えば、キャッシュ）を含む。図示される例のプロセッサ３４１２は、バス３４１８を介して、揮発性メモリ３４１４及び不揮発性メモリ３４１６を含むメインメモリと通信する。不揮発性メモリ３４１４は、同期ダイナミックランダムアクセスメモリ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、ＲＡＭＢＵＳ（登録商標）ダイナミックランダムアクセスメモリ（ＲＤＲＡＭ（登録商標））、及び／又は任意の他のタイプのランダムアクセスメモリデバイスによって実装され得る。不揮発性メモリ３４１６は、フラッシュメモリ及び／又は任意の他の所望のタイプのメモリデバイスによって実装され得る。メインメモリ３４１４、３４１６へのアクセスは、メモリコントローラによって制御される。

【0906】

また、図示される例のプロセッサプラットフォーム３４００は、インタフェース回路３４２０を含む。インタフェース回路３４２０は、イーサネットインタフェース、ＵＳＢ（ユニバーサルシリアルバス）、Ｂｌｕｅｔｏｏｔｈ（登録商標）インタフェース、近距離無線通信インタフェース、及び／又はＰＣＩエクスプレスインタフェースなどの任意のタイプのインタフェース規格によって実装され得る。

【0907】

図示される例において、１つ又は複数の入力デバイス３４２２がインタフェース回路３４２０に接続される。入力デバイス３４２２により、ユーザは、データ及び／又はコマンドをプロセッサ３４１２に入力し得る。入力デバイスは、例えば、オーディオセンサ、マイクロフォン、カメラ（スチル又はビデオ）、キーボード、ボタン、マウス、タッチスクリーン、トラックパッド、トラックボール、アイソポイント、及び／又は音声認識システムによって実装され得る。

【0908】

また、１つ又は複数の出力デバイス３４２４が、図示される例のインタフェース回路３４２０に接続される。出力デバイス３４２４は、例えば、表示デバイス（例えば、発光ダイオード（ＬＥＤ）、有機発光ダイオード（ＯＬＥＤ）、液晶ディスプレイ（ＬＣＤ）、陰極線管ディスプレイ（ＣＲＴ）、インプレーススイッチング（ＩＰＳ）ディスプレイ、タッチスクリーンなど）、触覚出力デバイス、プリンタ、及び／又はスピーカによって実装され得る。このように、図示される例のインタフェース回路３４２０は、グラフィクスドライバカード、グラフィクスドライバチップ、及び／又はグラフィクスドライバプロセッサを含む。

【0909】

図示される例のインタフェース回路３４２０はまた、ネットワーク３４２６を介した外部機械（例えば、任意の種類のコンピューティングデバイス）とのデータの交換を容易にするために、トランスミッタ、レシーバ、トランシーバ、モデム、レジデンシャルゲートウェイ、ワイヤレスアクセスポイント、及び／又は通信インタフェースなどの通信デバイスを含む。通信は、例えば、イーサネット接続、デジタル加入者線（ＤＳＬ）接続、電話線接続、同軸ケーブルシステム、衛星システム、見通し内ワイヤレスシステム、携帯電話システム等を介するものであり得る。

【0910】

また、図示される例のプロセッサプラットフォーム３４００は、ソフトウェア及び／又はデータをストアするための１つ又は複数の大容量ストレージデバイス３４２８を含む。そのような大容量ストレージデバイス３４２８の例には、フロッピーディスクドライブ、ハードディスクドライブ、コンパクトディスクドライブ、ブルーレイディスクドライブ、リダンダントアレイオブインデペンデントディスク（ＲＡＩＤ）システム、及びデジタルバーサタイルディスク（ＤＶＤ）ドライブが含まれる。

【0911】

図１２～図３３の機械実行可能命令３４３２は、大容量ストレージデバイス３４２８、揮発性メモリ３４１４、不揮発性メモリ３４１６、及び／又は、ＣＤやＤＶＤなどの取り外し可能な非一時的コンピュータ可読ストレージ媒体に格納され得る。

【0912】

以上から、レベル１データキャッシュにおける完全にパイプライン化された読み出し・変更・書き込みサポートを容易にするための方法及び装置、及び製品が記載されていることが理解されよう。記載された方法、装置、及び製品は、コンピューティングシステムの待ち時間を低減するためにデータキャッシュを低減し、コンピュータコア上のストレスを低減するためにコンピュータシステム効率を改善することによって、コンピューティングデバイスを使用する効率を改善する。従って、記載された方法、装置、及び製品は、コンピュータの機能における１つ又は複数の改善をもたらす。

【0913】

本明細書では特定の例示の方法、装置、及び製品を記載してきたが、本特許の適用範囲はそれに限定されない。それどころか、本特許は、本特許の特許請求の範囲内に公正に含まれる全ての方法、装置、及び製造製品を包含する。

【0914】

以下の特許請求の範囲は、参照によってこの詳細な説明に組み込まれ、各請求項はそれ自体が本記載の個別の実施例として存在する。

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図4A】

【図4B】

【図4C】

【図4D】

【図5】

【図6】

【図7A】

【図7B】

【図7C】

【図7D】

【図7E】

【図8A】

【図8B】

【図9A】

【図9B】

【図10A-1】

【図10A-2】

【図10B-1】

【図10B-2】

【図11A】

【図11B-1】

【図11B-2】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18A】

【図18B】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29A】

【図29B-1】

【図29B-2】

【図30】

【図31】

【図32】

【図33】

【図34】

【手続補正書】

【提出日】2024-09-25

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

装置であって、
プロセッサコアであって、第１のデータのセットを書き込むことに関連する第１の動作と、前記第１のデータのセットを読み出すことに関連する第２の動作とを提供するように構成される、前記プロセッサコアと、
前記プロセッサコアに結合されるキャッシュサブシステムであって、
キャッシュメモリと、
前記キャッシュメモリに結合されるキャッシュキューであって、パイプライン段のセットを含み、前記パイプライン段のセットが、
前記キャッシュメモリに結合される第１のパイプライン段であって、第２のデータのセットを読み出すように構成される、前記第１のパイプライン段と、
前記第１のパイプライン段に結合される第２のパイプライン段であって、第３のデータのセットを生成するために前記第１のデータのセットを前記第２のデータのセットと統合するように構成される読み出し・修正・書き込み回路要素を含む、前記第２のパイプライン段と、
前記第２のパイプライン段に結合される第３のパイプライン段であって、前記第１のデータのセットを読み出すことに関連する前記第２の動作に基づいて、前記第３のデータのセットが前記キャッシュメモリ内に格納される前に前記第１のデータのセットを含む前記第３のデータのセットを前記キャッシュキューの前のパイプライン段に提供されるようにするように構成される、前記第３のパイプライン段と、
を含む、前記キャッシュキューと、
を含む、前記キャッシュサブシステムと、
を含む、装置。

【請求項2】

請求項１に記載の装置であって、
前記第３のパイプライン段が、前記第３のデータのセットのための誤り訂正符号を生成するように構成される誤り訂正符号生成回路要素を含み、
前記第３のパイプライン段が、前記誤り訂正符号を前記第３のデータのセットと共に前記キャッシュメモリ内に格納されるようにするように構成される、装置。

【請求項3】

請求項１に記載の装置であって、
前記前のパイプライン段が、前記第２のパイプライン段である、装置。

【請求項4】

請求項１に記載の装置であって、
前記第２の動作が、読み出し・修正・書き込み動作であり、
前記第３のパイプライン段が、前記第３のデータのセットを前記第２のパイプライン段の読み出し・修正・書き込み回路要素に提供するように更に構成される、装置。

【請求項5】

請求項１に記載の装置であって、
前記第２のパイプライン段が、演算回路要素を更に含み、
前記第３のパイプライン段が、前記第３のデータのセットを前記第２のパイプライン段の演算回路要素に提供するように更に構成される、装置。

【請求項6】

請求項１に記載の装置であって、
前記第２のパイプライン段が、アトミック比較置換回路要素を更に含み、
前記第３のパイプライン段が、前記第３のデータのセットを前記第２のパイプライン段のアトミック比較置換回路要素に提供するように更に構成される、装置。

【請求項7】

請求項１に記載の装置であって、
前記キャッシュメモリが、レベル１（Ｌ１）主キャッシュメモリである、装置。

【請求項8】

請求項１に記載の装置であって、
前記キャッシュメモリが、レベル１（Ｌ１）犠牲キャッシュメモリである、装置。

【請求項9】

請求項１に記載の装置であって、
前記第３のパイプライン段が、前記キャッシュメモリ内に格納されるように前記第３のデータのセットを前記第１のパイプライン段に提供するように更に構成される、装置。

【請求項10】

装置であって、
プロセッサコアのセットであって、アドレスと第１のデータのセットとに関連する読み出し・修正・書き込み動作と、前記アドレスに関連する第２の動作とを提供するように構成される、前記プロセッサコアのセットと、
前記プロセッサコアのセットに結合されるキャッシュサブシステムであって、
主キャッシュメモリと、
前記主キャッシュメモリに結合されるキャッシュキューであって、
前記主キャッシュメモリに結合される第１のパイプライン段であって、前記アドレスに基づいて第２のデータのセットを読み出すように構成される、前記第１のパイプライン段と、
前記第１のパイプライン段に結合される第２のパイプライン段であって、第３のデータのセットを生成するために前記第１のデータノセットを前記第２のデータのセットと統合するように構成される読み出し・修正・書き込み回路要素を含む、前記第２のパイプライン段と、
前記第２のパイプライン段に結合される第３のパイプライン段であって、前記アドレスに関連する前記第２の動作に基づいて前記第３のデータのセットが前記主キャッシュメモリに格納される前に前記第３のデータのセットを前のパイプライン段に提供されるようにするように構成される、前記第３のパイプライン段と、
を含む前記キャッシュキューと、
を含む、前記キャッシュサブシステムと、
を含む、装置。

【請求項11】

請求項１０に記載の装置であって、
前記第３のパイプライン段が、前記第３のデータのセットのための誤り訂正符号を生成するように構成される誤り訂正符号生成回路要素を含み、
前記第３のパイプライン段が、前記誤り訂正符号を前記第３のデータのセットと共に前記主キャッシュメモリ内に格納されるようにするように更に構成される、装置。

【請求項12】

請求項１０に記載の装置であって、
前記前のパイプライン段が、前記第２のパイプライン段である、装置。

【請求項13】

請求項１０に記載の装置であって、
前記第２の動作が、読み出し・修正・書き込み動作であり、
前記第３のパイプライン段が、前記第３のデータのセットを前記第２のパイプライン段の読み出し・修正・書き込み回路要素に提供するように更に構成される、装置。

【請求項14】

請求項１０に記載の装置であって、
前記第２のパイプライン段が、演算回路要素を更に含み、
前記第３のパイプライン段が、前記第３のデータのセットを前記第２のパイプライン段の演算回路要素に提供するように更に構成される、装置。

【請求項15】

請求項１０に記載の装置であって、
前記第２のパイプライン段が、アトミック比較置換回路要素を更に含み、
前記第３のパイプライン段が、前記第３のデータのセットを前記第２のパイプライン段のアトミック比較置換回路要素に提供するように更に構成される、装置。

【請求項16】

装置であって、
プロセッサコアのセットであって、アドレスと第１のデータのセットとに関連する読み出し・修正・書き込み動作と、前記アドレスに関連する第２の動作とを提供するように構成される、前記プロセッサコアのセットと、
前記プロセッサコアのセットに結合されるキャッシュサブシステムであって、
主キャッシュメモリと、
犠牲キャッシュメモリと、
前記犠牲キャッシュメモリに結合されるキャッシュキューであって、
前記犠牲キャッシュメモリに結合される第１のパイプライン段であって、前記アドレスに基づいて第２のデータのセットを読み出すように構成される、前記第１のパイプライン段と、
前記第１のパイプライン段に結合される第２のパイプライン段であって、第３のデータのセットを生成するために前記第１のデータのセットを前記第２のデータのセットと統合するように構成される読み出し・修正・書き込み回路要素を含む、前記第２のパイプライン段と、
前記第２のパイプライン段に結合される第３のパイプライン段であって、前記アドレスに関連する前記第２の動作に基づいて前記第３のデータのセットが前記犠牲キャッシュメモリに格納される前に前記第３のデータのセットを前のパイプライン段に提供されるようにするように構成される、前記第３のパイプライン段と、
を含む前記キャッシュキューと、
を含む、前記キャッシュサブシステムと、
を含む、装置。

【請求項17】

請求項１６に記載の装置であって、
前記第３のパイプライン段が、前記第３のデータのセットのための誤り訂正符号を生成するように構成される誤り訂正符号生成回路要素を含み、
前記第３のパイプライン段が、前記誤り訂正符号を前記第３のデータのセットと共に前記主キャッシュメモリ内に格納されるようにするように更に構成される、装置。

【請求項18】

請求項１６に記載の装置であって、
前記第２の動作が、読み出し・修正・書き込み動作であり、
前記第３のパイプライン段が、前記第３のデータのセットを前記第２のパイプライン段の読み出し・修正・書き込み回路要素に提供するように更に構成される、装置。

【請求項19】

請求項１６に記載の装置であって、
前記第２のパイプライン段が、演算回路要素を更に含み、
前記第３のパイプライン段が、前記第３のデータのセットを前記第２のパイプライン段の演算回路要素に提供するように更に構成される、装置。

【請求項20】

請求項１６に記載の装置であって、
前記第２のパイプライン段が、アトミック比較置換回路要素を更に含み、
前記第３のパイプライン段が、前記第３のデータのセットを前記第２のパイプライン段のアトミック比較置換回路要素に提供するように更に構成される、装置。