特開 2024-167416 時間差デジタル変換回路、及び時間差デジタル変換回路の制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024167416

(43)【公開日】2024-12-03

(54)【発明の名称】時間差デジタル変換回路、及び時間差デジタル変換回路の制御方法

(51)【国際特許分類】

   G04F 10/06 20060101AFI20241126BHJP

   H03K 5/26 20060101ALI20241126BHJP

   H03K 3/03 20060101ALI20241126BHJP

【ＦＩ】

G04F10/06

H03K5/26 P

H03K5/26 C

H03K3/03

【審査請求】有

【請求項の数】14

【出願形態】ＯＬ

(21)【出願番号】P 2024156556

(22)【出願日】2024-09-10

(62)【分割の表示】P 2020128236の分割

【原出願日】2020-07-29

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(74)【代理人】

【識別番号】110000567

【氏名又は名称】弁理士法人サトー

(72)【発明者】

【氏名】山内 重徳

(72)【発明者】

【氏名】伊藤 卓祐

(72)【発明者】

【氏名】根塚 智裕

(57)【要約】

【課題】ＰＶＴばらつきによる変動を抑制しながら測定対象パルスの幅時間を測定できるようにした時間差デジタル変換回路を提供する。
【解決手段】１個のＴＤＣ２４は、ＲＤＬにより生成される遅延時間を用いて測定対象パルスＰＷの一対のエッジ間による時間差をデジタル変換する。ＴＤＣ２４は、測定対象パルスＰＷの一対のエッジ間による第１エッジ時間差と基準クロックＳＣＬＫの周期の第２エッジ時間差とを時分割で測定する。除算器２８は、第１エッジ時間差を第２エッジ時間差により除算した除算結果を少なくとも小数点以下まで算出する。
【選択図】図１

【特許請求の範囲】

【請求項1】

遅延時間を用いて測定対象パルスの一対のエッジ間による時間差をデジタル変換する回路であり、前記時間差として前記測定対象パルスの一対のエッジ間による第１エッジ時間差（ＰＡＷ）と基準クロックの周期の第２エッジ時間差（ＰＡＢ）とを時分割で測定する１個のＴＤＣ（２４）（Time to Digital Converter）と、
前記第１エッジ時間差を前記第２エッジ時間差により除算した除算結果を算出する除算部（２８）と、を備え、
前記ＴＤＣは、電流波形のサージ幅を前記測定対象パルスの一対のエッジ間の前記第１エッジ時間差として測定する時間差デジタル変換回路。

【請求項2】

前記ＴＤＣは、
前記測定対象パルスの一対のエッジ又は前記基準クロックの周期を入力したときに通常の動作状態において動作し、入力が途絶えると前記通常の動作状態よりも低消費電力となる低消費電力状態になる請求項１記載の時間差デジタル変換回路。

【請求項3】

前記ＴＤＣは、
前記低消費電力状態において前記測定対象パルスのエッジを入力したときに前記通常の動作状態に復帰して前記測定対象パルスの一対のエッジ間の前記第１エッジ時間差と前記基準クロックの周期の前記第２エッジ時間差とを順次測定した後に、前記通常の動作状態から前記低消費電力状態に戻るように構成される請求項２記載の時間差デジタル変換回路。

【請求項4】

前記測定対象パルスの一対のエッジに対応したパルスを前記ＴＤＣに出力する第１パルス出力部（５５）と、
前記測定対象パルスの一対のエッジのうち後に生じるエッジに対応したラッチ信号を出力する第１ラッチ出力部（５８ａ）と、
前記第１パルス出力部により出力されるパルスの幅を第１ディレイ時間だけ延長する第１ディレイ部（５６）と、を具備するＴＤＣ制御回路（２１）を備え、
前記ＴＤＣ制御回路は、
前記第１ディレイ部により延長されたパルスを前記第１ラッチ出力部のラッチ信号によりラッチして前記第１ディレイ時間の経過後に前記第１パルス出力部によるパルスの出力を停止させる請求項１から３の何れか一項に記載の時間差デジタル変換回路。

【請求項5】

前記基準クロックの周期に対応したパルスを前記ＴＤＣに出力する第２パルス出力部（７５）と、
前記基準クロックの周期を規定するエッジのうち後に生じるエッジに対応したラッチ信号を出力する第２ラッチ出力部（７８ａ）と、
前記第２パルス出力部により出力されるパルスの幅を第２ディレイ時間だけ延長する第２ディレイ部（７６）と、を具備するＴＤＣ制御回路（２１）を備え、
前記ＴＤＣ制御回路は、
前記第２ディレイ部により延長されたパルスを前記第２ラッチ出力部のラッチ信号によりラッチして前記第２ディレイ時間の経過後に前記第２パルス出力部によるパルスの出力を停止させる請求項１から４の何れか一項に記載の時間差デジタル変換回路。

【請求項6】

前記測定対象パルスの一対のエッジと前記基準クロックとを入力し、前記測定対象パルスの一対のエッジに対応したパルスを前記ＴＤＣに出力する第１パルス出力部（５５）と、前記基準クロックの周期に対応したパルスを前記ＴＤＣに出力する第２パルス出力部（７５）と、を具備するＴＤＣ制御回路（２１）を備え、
前記ＴＤＣ制御回路は、前記測定対象パルスの一対のエッジと前記基準クロックとを入力する前後関係に拘わらず、前記第１パルス出力部によるパルスと前記第２パルス出力部によるパルスを予め定められた順序で前記ＴＤＣに順次入力させることにより前記第１エッジ時間差及び前記第２エッジ時間差を前記ＴＤＣに前記時分割で測定させる請求項１から５の何れか一項に記載の時間差デジタル変換回路。

【請求項7】

前記ＴＤＣは、アナログ信号波形をピークスライスした幅を前記測定対象パルスのエッジ間の前記第１エッジ時間差として測定する請求項１から６の何れか一項に記載の時間差デジタル変換回路。

【請求項8】

前記第１エッジ時間差の測定回数に対する前記第２エッジ時間差の測定回数の比を示す測定頻度を１未満に低下させる測定頻度変更回路（２９）と、
前記時分割で予め測定された前記第２エッジ時間差を保持する保持部（２６）と、を備え、
前記測定頻度変更回路による前記測定頻度の低下に応じて、前記第１エッジ時間差を測定するものの前記時分割で前記第２エッジ時間差を測定しない場合には、
前記除算部は、前記測定された前記第１エッジ時間差を、前記保持部に予め保持された前記第２エッジ時間差により除算する請求項１から７の何れか一項に記載の時間差デジタル変換回路。

【請求項9】

前記遅延時間は、遅延回路により生成される請求項１から８の何れか一項に記載の時間差デジタル変換回路。

【請求項10】

前記遅延回路は、ゲートの信号伝搬遅延を用いて前記遅延時間を生成する請求項９記載の時間差デジタル変換回路。

【請求項11】

前記電流波形は、モータ（７）を駆動して得られる電流波形である請求項１から１０の何れか一項に記載の時間差デジタル変換回路。

【請求項12】

前記除算部は、前記除算結果を少なくとも小数点以下まで算出する請求項１から１１の何れか一項に記載の時間差デジタル変換回路。

【請求項13】

前記除算部による前記除算結果に基づいて、前記測定対象パルスの一対のエッジ間による時間差を出力する請求項１から１２の何れか一項に記載の時間差デジタル変換回路。

【請求項14】

遅延時間を用いて測定対象パルスの一対のエッジ間による時間差をデジタル変換する回路であり、前記時間差として前記測定対象パルスの一対のエッジ間による第１エッジ時間差（ＰＡＷ）と基準クロックの周期の第２エッジ時間差（ＰＡＢ）とを時分割で測定する１個のＴＤＣ（２４）（Time to Digital Converter）と、
前記第１エッジ時間差を前記第２エッジ時間差により除算した除算結果を算出する除算部（２８）と、
を備える時間差デジタル変換回路の制御方法であって、
前記ＴＤＣは、電流波形のサージ幅を前記測定対象パルスの一対のエッジ間の前記第１エッジ時間差として測定する時間差デジタル変換回路の制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、時間差デジタル変換回路、及び時間差デジタル変換回路の制御方法に関する。

【背景技術】

【0002】

例えば、モータ制御回路がスイッチング素子駆動回路を通じてモータを駆動したときに生じるサージアナログ電流波形を高速検出する場合、コンパレータを用いてある所望の閾値と比較することでサージアナログ電流をパルスに変換できる。制御ロジックが、サージ検出時のパルスを、基準クロックを用いて分解能良くサンプリングするためには、サンプリング用の基準クロックを高速動作させることが必要となる。しかし、高耐圧プロセスを採用する場合には、高速動作する基準クロックを実装することが困難となる。

【0003】

制御ロジックが取得可能なパルスのサンプリング周期は、基準クロックの周期に依存する。このため、低速な基準クロックを用意しつつ、ＤＬＬを用いて位相を多相化することで高速動作する基準クロックを作成することが提案されている。

【0004】

その他、このような技術を実装する際に、時間差デジタル変換回路を用いることが提案されている（例えば、特許文献１参照）。特許文献１記載の技術によれば、データをディレイラインを用いて遅延させ、基準クロックによりサンプリングすることで時間差デジタル変換している。この特許文献１記載の技術では、適時キャリブレーションを行っている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１２－１１４７１６号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

特許文献１記載のように、適時キャリブレーションを用いると設計が複雑化する。しかも、プロセスや電源電圧又は温度によるＰＶＴばらつきに弱いことが判明している。

【0007】

本発明の目的は、ＰＶＴばらつきによる変動を抑制しながら、電流波形のサージ幅を測定対象パルスとしてそのエッジ間の幅時間を極力正確に測定できるようにした時間差デジタル変換回路、及び時間差デジタル変換回路の制御方法を提供することにある。

【課題を解決するための手段】

【0008】

請求項１記載によれば、１個のＴＤＣ（Time to Digital Converter）が、測定対象パルスの一対のエッジ間による第１エッジ時間差と基準クロックの周期の第２エッジ時間差とを時分割で測定し、除算部が、第１エッジ時間差を第２エッジ時間差により除算した除算結果を算出している。

【0009】

測定対象パルスの一対のエッジ間による第１エッジ時間差と基準クロックの周期の第２エッジ時間差は、電源電圧変化や温度変化などのＰＶＴばらつきにより同様に変動しやすい傾向にある。請求項１記載の発明によれば、ＴＤＣは、電流波形のサージ幅を測定対象パルスの一対のエッジ間の第１エッジ時間差として測定する。基準クロックの周期変動の影響を補償でき、測定対象となる電流波形のサージ幅のパルスのエッジ間の幅時間を極力正確に測定できる。

【図面の簡単な説明】

【0010】

【図1】一実施形態における時間差デジタル変換回路の電気的構成図

【図2】モータ制御回路の電気的構成図

【図3】ピークスライス幅の波形例と測定対象パルスの例

【図4】測定頻度変更回路の電気的構成図

【図5】ＴＤＣの電気的構成図

【図6】ＲＤＬの電気的構成図

【図7】状態変化図

【図8】ラッチアンドエンコーダの電気的構成図

【図9】パルスの幅時間取得回路の電気的構成図のその１

【図10】パルスの幅時間取得回路の電気的構成図のその２

【図11】基準クロックの周期取得回路の電気的構成図のその１

【図12】基準クロックの周期取得回路の電気的構成図のその２

【図13】除算器の電気的構成図

【図14】除算回路の電気的構成図

【図15】除算器の真理値表

【図16】タイミングチャートのその１

【図17】タイミングチャートのその２

【図18】変形例の説明図のその１

【図19】変形例の説明図のその２

【発明を実施するための形態】

【0011】

以下、本発明の一実施形態について図面を参照して説明する。図１に示す時間差デジタル変換回路１は、測定対象パルスＰＷ及び基準クロックＳＣＬＫを主に入力して動作するもので、特に基準クロックＳＣＬＫの周期より短い測定対象パルスＰＷの幅をデジタル変換測定することを可能とする回路である。以下では、測定対象パルスＰＷを必要に応じてパルスＰＷと略す。時間差デジタル変換回路１は、例えば図２に示したモータ制御回路２の制御ロジック３の入力部分に適用すると良い。図２に示したモータ制御回路２は、制御ロジック３、アナログ駆動回路４、三相インバータ５、及びアナログ検出回路６を図示のように構成し、モータ７をフィードバック制御する。

【0012】

モータ制御回路２が、制御ロジック３、アナログ駆動回路４、及び三相インバータ５によりモータ７を駆動すると、図３に示すようにモータ駆動時には三相インバータ５に大電流が流れる。アナログ検出回路６は、三相インバータ５に流れるサージ電流をアナログ検出する。アナログ検出回路６は、アンプ８を用いて電流増幅した後、ＤＡＣ９を通じて入力される所定の閾値Ｖｔと増幅信号とを比較するコンパレータ１０によりデジタル変換する。すなわちコンパレータ１０は、モータ７を駆動して得られるサージ電流波形（アナログ信号波形相当）のサージ幅を所定の閾値Ｖｔでピークスライスしてデジタルデータとして出力できる。

【0013】

制御ロジック３は、このコンパレータ１０の出力を例えば入力段のＤＦＦ１１にＤ入力することもできるが、コンパレータ１０の出力デジタルデータの時間幅が、基準クロックＳＣＬＫの周期よりも短い又は同等の長さである場合には、制御ロジック３は、サージ検出時の高速パルスの幅を正確に検出できない。

【0014】

そこで、以下に説明する時間差デジタル変換回路１を、制御ロジック３の入力段に構成し、ピークスライス幅をパルスＰＷとして検出することが望ましい。ここで測定対象パルスＰＷと基準クロックＳＣＬＫの周期との長さの関係性は問わないが、本形態では、パルスＰＷが基準クロックＳＣＬＫの周期と概ね同等の長さに設定されている形態を説明する。パルスＰＷの幅時間が基準クロックＳＣＬＫの周期より十分に短い時間に設定されている場合には、効果がより顕著になる。

【0015】

図１に示す時間差デジタル変換回路１は、ＴＤＣ制御回路２１、ＯＲゲート２２、２３、ＴＤＣ２４（Time to Digital Converter）、保持部としてのラッチ２５、２６、２７、除算器２８、及び測定頻度変更回路２９を備える。ＴＤＣ制御回路２１には、測定対象パルスＰＷと、パルスＰＷの幅の測定に用いられる基準クロックＳＣＬＫと、外部から状態をクリア指示するクリア信号ＣＬＲが入力される。

【0016】

基準クロックＳＣＬＫの周波数は、例えば１０ＭＨｚ程度の低い周波数に設定されている。これにより、消費電力や寄生容量などの影響を抑えることができ、製造の容易性を向上できる。

【0017】

時間差計測部の一例であるＴＤＣ２４は、図５に示すように遅延回路としてのＲＤＬ３１（Ring Delay Line）、カウンタ３２、ラッチアンドエンコーダ３３、ラッチ３４、３５、及び減算器３６を備えている。ＲＤＬ３１は、図６に示すように起動用の反転遅延素子であるＮＡＮＤゲート３７と、例えば３０個の反転遅延素子であるＮＯＴゲート３８とをリング状に接続して構成されている。ＮＡＮＤゲート３７の一方には信号ＰＡが入力されている。以降、ＮＡＮＤゲート３７、ＮＯＴゲート３８を必要に応じて反転遅延素子として説明する。

【0018】

ここで、リング状に接続した反転遅延素子３７、３８の共通接続ノードを図６に示すようにそれぞれノードＮ１…Ｎ１６と定義する。隣接するノードＮ１６－Ｎ１間にはＮＡＮＤゲート３７が１つ接続されており、その他の隣接するノードＮ１－Ｎ２、Ｎ２－Ｎ３、…、Ｎ１５－Ｎ１６間にはＮＯＴゲート３８が２つずつ接続されている。ＮＡＮＤゲート３７は、他の反転遅延素子であるＮＯＴゲート３８よりも遅延時間が若干長くなるため、隣接するノードＮ１６－Ｎ１間にＮＡＮＤゲート３７を１つだけ構成している。

【0019】

図５には、２つのＮＯＴゲート３８をまとめたものを、それぞれ１つの正転遅延素子ＤＵとして示している。またＲＤＬ３１は、図６に示したように、正転遅延素子ＤＵによる遅延信号をそれぞれノードＮ１…Ｎ１６から取得して波形成形してデジタルレベルＲ１…Ｒ１６として出力するゲート３９を備える。

【0020】

信号ＰＡ＝「１」がＮＡＮＤゲート３７に継続入力されると、図７に状態変化を示すように、信号「１」が正転遅延素子ＤＵを渡って順に伝達される。そして、信号「１」がリング状に接続された正転遅延素子ＤＵを巡回すると、１周回ってＮＡＮＤゲート３７の入力にも信号「１」が到達する。すると、ＮＡＮＤゲート３７は「０」を出力し、この後、正転遅延素子ＤＵは信号「０」を順に伝達する。

【0021】

さらに、信号「０」がリング状に接続された正転遅延素子ＤＵを巡回すると、１周回ってＮＡＮＤゲート３７の入力にも信号「０」が到達する。これにより初期状態に戻る。この動作は、信号ＰＡ＝「１」である限り繰り返され、ＲＤＬ３１は波形成形用のゲート３９を通じてデジタルレベルＲ１…Ｒ１６を出力することで３２個の状態を変化させる。３２個の状態が変化すると１周回することになる。

【0022】

ラッチアンドエンコーダ３３は、図８に一部を示すように、１６個のＤＦＦ４０、及びエンコーダ４１を組み合わせて構成される。ＤＦＦ４０は、正転遅延素子ＤＵの出力に係る各デジタルレベルＲ１…Ｒ１６をＤ入力し、全て同一のラッチ信号ＰＢによりラッチされる。

【0023】

エンコーダ４１は、１６個のＤＦＦ４０のＱ出力を入力してエンコードするもので、デジタルレベルＲ１…Ｒ１６による３２個の状態を５ビットにエンコードする。これにより、ラッチアンドエンコーダ３３は、ＲＤＬ３１の１周回時間を３２分割した位相情報を取得できる。

【0024】

なおＲＤＬ３１によるエッジの１周回時間は、基準クロックＳＣＬＫの周期よりも十分短くなるように設定されている。本実施形態では、ＴＤＣ２４の時間分解能として２００ｐｓを想定している。

【0025】

図１に示すカウンタ３２は、ＲＤＬ３１における周回回数をカウントするもので例えば１７ビットカウンタにより構成される。詳しくは特開平６－２８３９８４号公報に記載された通りであるが、概略は以下の通りである。ラッチ３４は、カウンタ３２のカウント値をラッチする。ラッチ３５は、ラッチ３４の１７ビットデータとラッチアンドエンコーダ３３の５ビットデータとを合わせた２２ビットのデータＤＴｐをラッチする。ラッチアンドエンコーダ３３、ラッチ３４及び３５のラッチ信号は、何れもラッチ信号ＰＢから成る。減算器３６は、データＤＴｐよりラッチ３５のラッチデータを減算して２２ビットのデータＤＴを出力する。この減算器３６は、デジタルノイズを取り除くため、前回の計測値と今回の計測値とを比較するために設けられており、必要に応じて設ければ良い。

【0026】

なお、ＲＤＬ３１は、何らかのエッジを信号として入力しない限り、ＮＡＮＤゲート３７、ＮＯＴゲート３８がそれぞれの出力を変化させないため、各反転遅延素子３７、３８も電力を消費することなく安定した論理出力状態を保持する。このとき、ＲＤＬ３１は、通常の動作状態よりも低消費電力となる低消費電力状態を保持でき、ＴＤＣ２４のその他の回路、すなわちカウンタ３２、ラッチアンドエンコーダ３３、ラッチ３４、３５も同様に低消費電力状態を保持できる。

【0027】

ＴＤＣ２４は、何らかの信号エッジ、後述する例えば測定対象パルスＰＷに対応したパルスＰＡＷ、又は、基準クロックＳＣＬＫの周期に対応するパルスＰＡＢを入力したときに低消費電力状態から通常の動作状態に復帰して動作する。そして、ＴＤＣ２４は、入力が途絶えると、その内部回路の出力デジタルレベルが安定するため消費電力を抑制でき、通常の動作状態から低消費電力状態に戻る。

【0028】

ＴＤＣ制御回路２１は、図９及び図１０に例示したパルスＰＷの幅時間取得回路５０と、図１１及び図１２に例示した基準クロックＳＣＬＫの周期取得回路７０と、を備える。パルスＰＷの幅時間取得回路５０は、パルスＰＷの幅時間を主に取得する主回路５１と、主回路５１の出力を受けて従属的に動作する従属回路５２と、を備える。

【0029】

主回路５１は、図９に示したように、４段縦続接続されたＤＦＦ５３ａ…５３ｄと、ＡＮＤゲート５４、５５と、第１ディレイ回路５６と、ＯＲゲート５７と、を備える。初段のＤＦＦ５３ａのＤ入力はプルアップされており、クロック端子にはパルスＰＷがポジティブ入力されている。２段目のＤＦＦ５３ｂのクロック端子には、パルスＰＷがネガティブ入力されている。２段目のＤＦＦ５３ｂのＤ入力は、各ＡＮＤゲート５４、５５にポジティブ入力されており、ＤＦＦ５３ｂのＱ出力は各ＡＮＤゲート５４、５５にネガティブ入力されている。これによりＡＮＤゲート５４は、パルスＰＷを立上り入力したタイミングから立下り入力したタイミングまでの幅のパルスＰＡＷ１を出力する。

【0030】

２段目のＤＦＦ５３ｂとＡＮＤゲート５５のネガティブ入力との間には第１ディレイ回路５６が介在して構成される。ＡＮＤゲート５５は、測定対象パルスＰＷの一対のエッジに対応したパルスＰＡＷをＴＤＣ２４に信号ＰＡとして出力する第１パルス出力部に相当する構成である。ＡＮＤゲート５５は、ＴＤＣ制御回路２１にパルスＰＷを立上り入力したタイミングから立下り入力したタイミング＋第１ディレイ回路５６の第１ディレイ時間Delay1の幅のパルスＰＡＷを出力する。第１ディレイ回路５６は、ＡＮＤゲート５５により出力されるパルスＰＡＷの幅を第１ディレイ時間Delay1だけ延長する第１ディレイ部に相当する構成である。第１ディレイ回路５６は、パルスＰＡＷの出力停止タイミングを、ラッチ信号ＰＢ１ＷによりＴＤＣ２４の出力をラッチ完了した後にするために設けられたタイミング調整回路である。

【0031】

３段目のＤＦＦ５３ｃのクロック端子には、基準クロックＳＣＬＫがネガティブ入力されており、４段目のＤＦＦ５３ｄのクロック端子には、基準クロックＳＣＬＫがポジティブ入力されている。４段目のＤＦＦ５３ｄのＱ出力はＯＲゲート５７を通じて１段目のＤＦＦ５３ａのクリア端子に入力されている。ＯＲゲート５７にはクリア信号ＣＬＲが入力されると共に、２段目から４段目のＤＦＦ５３ｂ…５３ｄのクリア端子にもクリア信号ＣＬＲが入力されている。これにより主回路５１が、パルスＰＷの幅に対応したパルスＰＡＷ１を検出した後、１段目のＤＦＦ５３ａのＱ出力をクリアできる。

【0032】

従属回路５２は、図１０に示したように、複数段縦続接続されたＤＦＦ５８ａ…５８ｈ、ＡＮＤゲート５９、６０、ＯＲゲート６１及び６２を備える。初段のＤＦＦ５８ａのＤ入力はプルアップされており、クロック端子にはパルスＰＡＷ１がネガティブ入力されている。初段のＤＦＦ５８ａは、測定対象パルスＰＷの一対のエッジのうち後に生じるエッジに対応したラッチ信号ＰＢ１Ｗを出力する第１ラッチ出力部に相当する構成であり、初段のＤＦＦ５８ａのＱ出力は、ラッチ信号ＰＢ１Ｗとして出力される。

【0033】

２段目から７段目のＤＦＦ５８ｂ…５８ｇのクロック端子には、基準クロックＳＣＬＫが入力されている。２、４、６段目のＤＦＦ５８ｂ、５８ｄ、５８ｆは、基準クロックＳＣＬＫの立上りエッジをトリガとして受付けてＤ入力をＱ出力する。３、５、７段目のＤＦＦ５８ｃ、５８ｅ、５８ｇは、基準クロックＳＣＬＫの立下りエッジをトリガとして受付けてＤ入力をＱ出力する。このため、基準クロックＳＣＬＫが各ＤＦＦ５８ｂ…５８ｇのクロック端子に入力されると、２、４、６段目のＤＦＦ５８ｂ、５８ｄ、５８ｆに立上りエッジ、３、５、７段目のＤＦＦ５８ｃ、５８ｅ、５８ｇに立下りエッジを入力する度に、１段目のＤＦＦ５８ａにクロック入力されたパルスＰＡＷ１を順にシフトできる。

【0034】

５段目のＤＦＦ５８ｅのＤ入力は、ＡＮＤゲート５９にポジティブ入力されており、ＤＦＦ５８ｅのＱ出力はＡＮＤゲート５９にネガティブ入力されている。これにより、ＡＮＤゲート５９は、パルスＰＡＷ１を１基準クロックＳＣＬＫ分だけ遅延させたパルスＰＢ２Ｗとして取得できる。同様に、７段目のＤＦＦ５８ｇのＤ入力は、ＡＮＤゲート６０にポジティブ入力されており、ＤＦＦ５８ｇのＱ出力はＡＮＤゲート６０にネガティブ入力されている。これにより、ＡＮＤゲート６０は、パルスＰＡＷ１をさらに１基準クロックＳＣＬＫ分だけ遅延させたパルスＰＢ３Ｗとして取得できる。

【0035】

また８段目のＤＦＦ５８ｈのクロック端子にも、基準クロックＳＣＬＫがネガティブ入力されている。８段目のＤＦＦ５８ｈのＤ入力は、ＯＲゲート６１にポジティブ入力されており、７段目のＤＦＦ５８ｇのＱ出力はＯＲゲート６１にポジティブ入力されている。このため、ＯＲゲート６１は、パルスＰＡＷ１が８段目のＤＦＦ５８ｈにシフトしたことを信号ＰＢＳＴＷとして検出できる。

【0036】

３段目のＤＦＦ５８ｃのＱ出力はＯＲゲート６２を通じて１段目のＤＦＦ５８ａのクリア端子に入力されている。ＯＲゲート６２にはクリア信号ＣＬＲが入力されると共に、２段目から８段目のＤＦＦ５８ｂ…５８ｈのクリア端子にもクリア信号ＣＬＲが入力されている。これにより従属回路５２が、パルスＰＡＷ１を検出した後、１段目のＤＦＦ５８ａのＱ出力をクリアできる。

【0037】

ＯＲゲート６１が、信号ＰＢＳＴＷを検出した後、基準クロックＳＣＬＫの周期取得回路７０が動作開始する。基準クロックＳＣＬＫの周期取得回路７０は、基準クロックＳＣＬＫの周期を主に取得する主回路７１と、主回路７１の出力を受けて従属的に動作する従属回路７２と、を備える。

【0038】

主回路７１は、図１１に示したように、４段縦続接続されたＤＦＦ７３ａ…７３ｄと、ＡＮＤゲート７４、７５と、第２ディレイ回路７６と、ＯＲゲート７７とを備える。初段のＤＦＦ７３ａのＤ入力は、図１０に示すＯＲゲート６１が出力する信号ＰＢＳＴＷを入力しており、クロック端子には基準クロックＳＣＬＫがポジティブ入力されている。２段目のＤＦＦ７３ｂのクロック端子には、基準クロックＳＣＬＫがポジティブ入力されている。２段目のＤＦＦ７３ｂのＤ入力は、各ＡＮＤゲート７４、７５にポジティブ入力されており、ＤＦＦ７３ｂのＱ出力は各ＡＮＤゲート７４、７５にネガティブ入力されている。これにより、ＡＮＤゲート７４は、基準クロックＳＣＬＫを立上り入力したタイミングから立下り入力したタイミングまでの幅のパルスＰＡＢ１を出力する。

【0039】

２段目のＤＦＦ７３ｂのＱ出力とＡＮＤゲート７５のネガティブ入力との間には第２ディレイ回路７６が介在して構成されている。ＡＮＤゲート７５は、基準クロックＳＣＬＫの周期に対応したパルスＰＡＢをＴＤＣ２４に出力する第２パルス出力部に相当する構成であり、基準クロックＳＣＬＫを立上り入力したタイミングから立下り入力したタイミング＋第２ディレイ回路７６の第２ディレイ時間Delay2の幅のパルスＰＡＢを出力する。

【0040】

第２ディレイ回路７６は、ＡＮＤゲート７５により出力される基準クロックＳＣＬＫの周期の幅を第２ディレイ時間Delay2だけ延長する第２ディレイ部に相当する構成である。第２ディレイ回路７６は、パルスＰＡＢの出力停止タイミングを、ラッチ信号ＰＢ１ＢによりＴＤＣ２４の出力をラッチ完了した後にするために設けられたタイミング調整回路である。

【0041】

３段目のＤＦＦ７３ｃのクロック端子には、基準クロックＳＣＬＫがネガティブ入力されており、４段目のＤＦＦ７３ｄのクロック端子には、基準クロックＳＣＬＫがポジティブ入力されている。４段目のＤＦＦ７３ｄのＱ出力はＯＲゲート７７を通じて１段目のＤＦＦ７３ａのクリア端子に入力されている。これにより、主回路７１が、基準クロックＳＣＬＫの幅に対応したパルスＰＡＢ１を検出した後、１段目のＤＦＦ７３ａのＱ出力をクリアできる。

【0042】

従属回路７２は、図１２に示したように、複数段縦続接続されたＤＦＦ７８ａ…７８ｇ、ＡＮＤゲート７９、８０、及びＯＲゲート８１を備える。初段のＤＦＦ７８ａのＤ入力はプルアップされており、クロック端子にはパルスＰＡＢ１がネガティブ入力される。初段のＤＦＦ７８ａは、基準クロックＳＣＬＫの周期を規定するエッジのうち後に生じるエッジに対応したラッチ信号ＰＢ１Ｂを出力する第２ラッチ出力部に相当する構成であり、初段のＤＦＦ７８ａのＱ出力は、ラッチ信号ＰＢ１Ｂとして出力される。

【0043】

２段目から７段目のＤＦＦ７８ｂ…７８ｇのクロック端子には、基準クロックＳＣＬＫが入力されている。２、４、６段目のＤＦＦ７８ｂ、７８ｄ、７８ｆは、基準クロックＳＣＬＫの立上りエッジをトリガとして受付けてＤ入力をＱ出力する。３、５、７段目のＤＦＦ７８ｃ、７８ｅ、７８ｇは、基準クロックＳＣＬＫの立下りエッジをトリガとして受付けてＤ入力をＱ出力する。このため、基準クロックＳＣＬＫが各ＤＦＦ７８ｂ…７８ｇのクロック端子に入力されると、２、４、６段目のＤＦＦ７８ｂ、７８ｄ、７８ｆに立上りエッジ、３、５、７段目のＤＦＦ７８ｃ、７８ｅ、７８ｇに立下りエッジを入力する度に、１段目のＤＦＦ７８ａに入力されたパルスＰＡＢ１を順にシフトできる。

【0044】

５段目のＤＦＦ７８ｅのＤ入力は、ＡＮＤゲート７９にポジティブ入力されており、ＤＦＦ７８ｅのＱ出力はＡＮＤゲート７９にネガティブ入力されている。これによりＡＮＤゲート７９は、パルスＰＡＢ１を１基準クロックＳＣＬＫ分だけ遅延させたパルスＰＢ２Ｂとして取得できる。同様に、７段目のＤＦＦ７８ｇのＤ入力は、ＡＮＤゲート８０にポジティブ入力されており、ＤＦＦ７８ｇのＱ出力はＡＮＤゲート８０にネガティブ入力されている。これによりＡＮＤゲート８０は、パルスＰＢ２Ｂをさらに１基準クロックＳＣＬＫ分だけ遅延させたパルスＰＢ３Ｗを出力できる。

【0045】

図１に参照図面を戻して全体構成を説明する。前述説明したように、ＴＤＣ制御回路２１は、パルスＰＷ及び基準クロックＳＣＬＫを入力すると、前述の論理により信号ＰＡＷ、ＰＡＢ、ＰＢ１Ｗ…ＰＢ３Ｗ、ＰＢ１Ｂ…ＰＢ３Ｂを順次出力する。ＯＲゲート２２は、パルスＰＡＷ、ＰＡＢの論理和をＴＤＣ２４に入力させる信号ＰＡとする。ＯＲゲート２３は、信号ＰＢ１Ｗ…ＰＢ３Ｗ、ＰＢ１Ｂ…ＰＢ３Ｂとクリア信号ＣＬＲとを入力しＴＤＣ２４にラッチ信号ＰＢとして出力する。

【0046】

なお、パルスＰＡＢの出力端子とＯＲゲート２２との間、及び、パルスＰＢ１Ｂ…ＰＢ３Ｂの出力端子とＯＲゲート２３との間には、測定頻度変更回路２９が構成されている。図４に例示した測定頻度変更回路２９は、ＴＦＦ２９ａ及びＡＮＤゲート２９ｂ…２９ｅを図示形態に組み合わせて構成されるもので、パルスＰＡＷの幅時間の測定回数に対する基準クロックＳＣＬＫの周期の測定回数の比を示す測定頻度を１未満に低下させることが可能な回路である。

【0047】

ＴＦＦ２９ａは、パルスＰＡＷを入力する度に出力レベルを「０」「１」に繰り返し変化させるトグルフリップフロップである。各ＡＮＤゲート２９ｂ…２９ｅは、ＴＦＦ２９ａの出力レベル「０」「１」に基づいて、各パルスＰＡＢ、ＰＢ１Ｂ…ＰＢ３Ｂを、ＴＤＣ２４の各信号ＰＡ、ＰＢとして入力させるか否かを切替える有効無効切替回路として設けられる。

【0048】

パルスＰＡＷがＴＦＦ２９ａに一回入力される度に、ＴＦＦ２９ａの出力レベルが「０」「１」に繰り返し変化する。このため、パルスＰＡＷが発生する度に、ＡＮＤゲート２９ｂ…２９ｅは、各パルスＰＡＢ、ＰＢ１Ｂ…ＰＢ３Ｂを通過したり遮断したりする。パルスＰＡＢ、ＰＢ１Ｂ…ＰＢ３Ｂは、基準クロックＳＣＬＫの周期取得回路７０の出力である。このため、パルスＰＡＷの発生２回のうち１回は、ＡＮＤゲート２９ｂ…２９ｅは、パルスＰＡＢ、ＰＢ１Ｂ…ＰＢ３Ｂを遮断することになり、ＴＤＣ２４による基準クロックＳＣＬＫの周期測定を停止できる。これにより、パルスＰＡＷの幅時間を２回測定する度に、基準クロックＳＣＬＫの周期を１回測定できる。

【0049】

この場合、ＴＤＣ２４による基準クロックＳＣＬＫの周期測定回数を減らすことができるため、ＴＤＣ２４の動作時間を短縮でき、消費電力を低下させることができる。なお、測定頻度変更回路２９は必要に応じて設ければ良い。測定頻度変更回路２９を設けることなく、パルスＰＡＢ、ＰＢ１Ｂ…ＰＢ３Ｂがそのまま各ＯＲゲート２２、２３にスルーされれば、ＴＤＣ２４によりパルスＰＡＷの幅時間を１回測定する度に、基準クロックＳＣＬＫの周期を１回測定できる。

【0050】

他方、図１に示すラッチ２５は、パルスＰＢ２Ｗのエッジをラッチ信号としてＴＤＣ２４の出力をラッチする。このときラッチ２５は、パルスＰＡＷの幅時間を計測したＴＤＣ２４による計測結果を保持する。

【0051】

ラッチ２６は、測定頻度変更回路２９のＡＮＤゲート２９ｄを通過した後のパルスＰＢ２Ｂのエッジをラッチ信号としてＴＤＣ２４の出力をラッチする。ラッチ２６は、基準クロックＳＣＬＫの周期を計測したＴＤＣ２４による計測結果を保持するが、パルスＰＢ２ＢがＡＮＤゲート２９ｄを通過しない場合には、ラッチ２６にラッチ信号が入力されない。この場合、ラッチ２６には、前回以前に予め測定されたＴＤＣ２４の出力、すなわち前回以前に予め測定された基準クロックＳＣＬＫの周期のデータが保持される。

【0052】

除算部としての除算器２８は、被除数Ａ（Ａ３：Ａ０）を除数Ｂ（Ｂ３：Ｂ０）で除した商Ｑ（Ｑ３：Ｑ０）と剰余Ｒ（Ｒ３：Ｒ０）を算出するもので、図１３に示すように除算回路８２をマトリクス状に組み合わせて構成されている。

【0053】

各除算回路８２は、図１４に示すように、ＮＡＮＤゲート８３…９３、ＮＯＲゲート９４、ＮＯＴゲート９５、９６を図示形態に組み合わせた構成であり、真理値表は図１５に示すようになる。除算回路８２の構成は一般的なものであり動作の詳細説明は省略する。除算器２８は、被除数Ａを除数Ｂで除算し少なくとも小数点以下まで算出可能な回路であれば、どのような回路形態であっても良い。

【0054】

前述構成の作用、動作について、図１６及び図１７に示すタイミングチャートを参照して説明する。ＴＤＣ制御回路２１には基準クロックＳＣＬＫが常時パルス入力される。しかし、ＴＤＣ制御回路２１が、測定対象パルスＰＷを入力していない場合、図９に示すＤＦＦ５８ａにはクロック入力されない。このため、ＴＤＣ制御回路２１は、各信号ＰＡＷ、ＰＡＢ、ＰＢ１Ｗ…ＰＢ３Ｗ、ＰＢ１Ｂ…ＰＢ３Ｂを出力しない。このとき、ＴＤＣ２１に信号ＰＡ、ＰＢが入力されないため、ＲＤＬ３１にも信号入力されることはない。

【0055】

ＴＤＣ２１は、スタートパルスとなる信号ＰＡやラッチ信号ＰＢを入力しないと、各反転遅延素子３７、３８の出力状態を変化させることはなく、通常の動作状態よりも低消費電力となる低消費電力状態を保持できる。このため、時間差デジタル変換回路１が、測定対象パルスＰＷを入力しないときには低消費電力状態を維持できる。

【0056】

その後、ＴＤＣ制御回路２１が、測定対象パルスＰＷの立上りエッジを入力すると、通常の動作状態に復帰する。パルスＰＷを入力すると、図９に示すパルスＰＷの幅時間取得回路５０が、パルスＰＷの長さと同一長のパルスＰＡＷ１を出力すると共にパルスＰＡＷを出力する。ＯＲゲート２２が、パルスＰＡＷを通過してＴＤＣ２４にスタートパルスとなる信号ＰＡとして入力させると、ＴＤＣ２１は、パルスＰＡＷの立上りエッジの発生タイミングから時間幅をデジタル変換開始する。ＴＤＣ２１は、１７ビットのカウンタ３２により整数桁に対応したデジタル値を取得すると共に、ラッチアンドエンコーダ３３により５ビットの小数桁に対応したデジタル値を取得し、これらの値を合計２２ビットにデジタル変換してラッチ３５及び減算器３６に出力する。

【0057】

ＴＤＣ制御回路２１は、図１６のタイミングｔ１においてパルスＰＡＷの立上りエッジを出力すると同時にパルスＰＡＷ１の立上りエッジを出力する。パルスＰＡＷ１の時間経過後、図１０に示す従属回路５２のＤＦＦ５８ａがパルスＰＡＷ１の立下りエッジをネガティブ入力として受付けると、タイミングｔ２においてラッチ信号ＰＢ１Ｗの立上りエッジを出力する。

【0058】

図９に示すパルスＰＷの幅時間取得回路５０には第１ディレイ回路５６が設けられている。ＴＤＣ制御回路２１は、第１ディレイ回路５６により延長されたパルスＰＡＷをＤＦＦ５８ａのＱ出力によるラッチ信号ＰＢ１Ｗによりラッチして第１ディレイ時間Delay1の経過後にＡＮＤゲート５５によるパルスＰＡＷの出力を停止させている。

【0059】

このためＴＤＣ２４は、パルスＰＡＷがタイミングｔ３にて立下がる前に、ラッチ信号ＰＢ１Ｗをラッチ信号ＰＢとしてタイミングｔ２にて確実に入力できる。ＴＤＣ２４は、パルスＰＡＷ１の幅時間を確実にデジタル値として計測できる。ＴＤＣ２４は、ラッチ信号ＰＢ１ＷによりパルスＰＡＷをラッチすると若干の時間経過を経てデータ変化が収まる。

【0060】

従属回路５２は、ラッチ信号ＰＢ１Ｗを出力した後、パルスＰＢ２Ｗ、ＰＢ３Ｗを順次出力する。パルスＰＢ２Ｗは、図１に示すラッチ２５に入力される。このため、ラッチ２５は、パルスＰＢ２Ｗを入力したタイミングｔ４にてＴＤＣ２４の出力であるパルスＰＡＷ１の幅時間を被除数ＤＢとして保持できる。このときパルスＰＷの幅時間取得回路５０は、測定対象パルスＰＷのエッジ間の長さを第１エッジ時間差として取得できる。

【0061】

従属回路５２は、パルスＰＢ３Ｗを出力すると共に信号ＰＢＳＴＷも出力する。すると、図１１及び図１２に示す基準クロックＳＣＬＫの周期取得回路（周期測定回路）７０が動作開始する。その後、ＴＤＣ制御回路２１は、基準クロックＳＣＬＫの立上りエッジを入力すると、図１１に示す基準クロックＳＣＬＫの周期取得回路７０が、基準クロックＳＣＬＫの周期と同一長のパルスＰＡＢ１のエッジを出力すると共にパルスＰＡＢのエッジを出力する。

【0062】

前述したように、測定頻度変更回路２９は、ＴＤＣ制御回路２１によるパルスＰＡＷの発生一回毎にパルスＰＡＢ、ＰＢ１Ｂ…ＰＢ３Ｂを通過したり遮断したりするが、測定頻度変更回路２９がパルスＰＡＢ、ＰＢ１Ｂ…ＰＢ３Ｂを通過する場合には、ＯＲゲート２２がパルスＰＡＢを通過してＴＤＣ２４にスタートパルスとなる信号ＰＡとして入力させる。すると、ＴＤＣ２４は、パルスＰＡＢの立上りエッジからの時間幅をデジタル変換開始する。ＴＤＣ２４は、１７ビットのカウンタ３２により整数桁に対応したデジタル変換すると共に、ラッチアンドエンコーダ３３により５ビットの小数桁に対応したデジタル変換し、これらの値を合計２２ビットにデジタル変換してラッチ３５及び減算器３６に出力する。

【0063】

ＴＤＣ制御回路２１は、図１６のタイミングｔ５においてパルスＰＡＢの立上りエッジを出力すると同時にパルスＰＡＢ１の立上りエッジを出力する。パルスＰＡＢ１の時間経過後、図１２に示す従属回路７２のＤＦＦ７８ａがパルスＰＡＢ１の立下りエッジをネガティブ入力として受付けると、ＤＦＦ７８ａはタイミングｔ６において信号ＰＢ１Ｂの立上りエッジをラッチ信号として出力する。

【0064】

図１１に示す基準クロックＳＣＬＫの周期取得回路７０には第２ディレイ回路７６が設けられている。ＴＤＣ制御回路２１は、第２ディレイ回路７６により延長されたパルスＰＡＢを、ＤＦＦ７８ａによるラッチ信号ＰＢ１Ｂによりラッチして第２ディレイ時間Delay2の経過後にＡＮＤゲート７５によるパルスＰＡＢの出力を停止させている。

【0065】

このためＴＤＣ２４は、パルスＰＡＢがタイミングｔ７にて立下がる前に、ラッチ信号ＰＢ１Ｂをラッチ信号ＰＢとしてタイミングｔ６にて確実に入力できる。これによりＴＤＣ２４は、パルスＰＡＢ１の幅時間を確実にデジタル変換できる。ＴＤＣ２４は、ラッチ信号ＰＢ１ＢによりパルスＰＡＢをラッチすると若干の時間経過を経てデータの変化が収まる。

【0066】

従属回路７２は、ラッチ信号ＰＢ１Ｂを出力した後、パルスＰＢ２Ｂ、ＰＢ３Ｂを順次出力する。パルスＰＢ２Ｂは、図１に示すラッチ２６に入力される。このためラッチ２６は、パルスＰＢ２Ｂを入力したタイミングｔ８にてＴＤＣ２４の出力であるパルスＰＡＢ１の幅時間を除数ＤＡとして保持できる。このとき基準クロックＳＣＬＫの周期取得回路７０は、基準クロックＳＣＬＫの周期を第２エッジ時間差として測定できる。

【0067】

除算器２８は、被除数ＤＢを除数ＤＡにより少なくとも小数点以下まで除算する。従属回路７２がパルスＰＢ３Ｂを出力すると、パルスＰＢ３Ｂはラッチ２７に入力される。ラッチ２７は除算器２８の除算結果を保持する。これにより、測定時点における基準クロックＳＣＬＫの周期に対するパルスＰＷの幅時間の割合を算出できる。

【0068】

測定対象パルスＰＷの幅時間と基準クロックＳＣＬＫの周期は、電源電圧変化や温度変化などのＰＶＴばらつきにより同様な方向に変動しやすい傾向にある。このため、除算器２８により基準クロックＳＣＬＫの周期に対するパルスＰＷの幅時間の割合を算出することで、基準クロックＳＣＬＫの周期変動の影響を補償した測定対象パルスＰＷの幅時間を算出できる。

【0069】

特にＲＤＬ３１が、ゲート遅延方式を用いているため、ＴＤＣ２４が長時間運用されることで、ＰＶＴばらつきにより時間差デジタル変換結果が変化しやすい。本形態によれば、パルスＰＷの幅時間取得回路５０がパルスＰＷの幅時間を取得しＴＤＣ２４により測定した直後に、基準クロックＳＣＬＫの周期取得回路７０が基準クロックＳＣＬＫの周期を時分割で取得してＴＤＣ２４により測定している。このため、ＰＶＴばらつきの影響を考慮したとしても、その影響はわずかとなり、測定対象パルスＰＷの幅時間を極力正確に算出できる。

【0070】

また基準クロックＳＣＬＫの周期に対するパルスＰＷの幅時間の割合を算出することで基準クロックＳＣＬＫのＰＶＴばらつきによる変動の影響も補償できる。またパルスＰＷの幅時間を基準クロックＳＣＬＫより先に測定しているため、基準クロックＳＣＬＫの周期の変化を常時測定し続ける必要がなくなる。ＴＤＣ制御回路２１及びＴＤＣ２４は、測定対象パルスＰＷの幅時間と基準クロックＳＣＬＫの周期の測定を終了すると低消費電力状態に戻る。

【0071】

ＴＤＣ２４は、低消費電力状態において測定対象パルスＰＷのエッジを入力したときに通常の動作状態に復帰して測定対象パルスＰＷの一対のエッジの第１エッジ時間差と基準クロックＳＣＬＫの周期の第２エッジ時間差とを順次測定した後に、通常の動作状態から低消費電力状態に戻っている。これにより、測定対象パルスＰＷの幅時間と基準クロックＳＣＬＫの周期を最小限の消費電力で測定できる。

【0072】

また測定頻度変更回路２９が、パルスＰＡＢ、ＰＢ１Ｂ…ＰＢ３Ｂを遮断した場合には、ラッチ２５がタイミングｔ４においてパルスＰＷの幅時間を被除数として保持したとしても、タイミングｔ５～ｔ９にはパルスＰＡＢ、ＰＢ１Ｂ…ＰＢ２Ｂが、ＴＤＣ２４、ラッチ２６に入力されないため、ラッチ２６には前回測定された基準クロックＳＣＬＫの周期の時間データが保持される。

【0073】

除算器２８は、前回測定され予めラッチ２６に保持された基準クロックＳＣＬＫの周期によりパルスＰＷの幅時間を除算できる。この場合、基準クロックＳＣＬＫの測定回数を少なくでき、ＴＤＣ２４の消費電力を低減できる。

【0074】

本形態では、測定頻度変更回路２９はＴＦＦ２９ａを用いて構成されているため、パルスＰＷの測定回数に対する基準クロックＳＣＬＫの周期の測定回数の比を示す測定頻度を２分の１に設定しているが、測定頻度は２分の１に限定されるものではない。

【0075】

例えば、測定頻度を１０分の１、すなわちＴＤＣ２４によりパルスＰＡＷの幅時間を１０回測定する度に、基準クロックＳＣＬＫの周期を１回測定するようにしても良い。又は、基準クロックＳＣＬＫの周期の計時変化が顕著に現れる程度に予め設定された所定時間を経過する度に、ＴＤＣ２４により基準クロックＳＣＬＫの周期を測定しても良い。

【0076】

本実施形態によれば、基準クロックＳＣＬＫの周期の測定頻度の低下に応じて、パルスＰＡＷを測定するものの時分割で基準クロックＳＣＬＫの周期を測定しない場合には、除算器２８は、今回測定されたパルスＰＡＷの幅時間のデータを、ラッチ２６に予め保持された基準クロックＳＣＬＫの周期のデータにより除算するようにしている。このため、ＴＤＣ２４による基準クロックＳＣＬＫの測定回数を少なくでき、ＴＤＣ２４の消費電力を低減できる。

【0077】

またＴＤＣ制御回路２１は、測定対象パルスＰＷの一対のエッジと基準クロックＳＣＬＫとを入力する前後関係に拘わらず、パルスＰＡＷとパルスＰＡＢを予め定められた順序でＴＤＣ２４に順次入力させることにより第１エッジ時間差及び第２エッジ時間差をＴＤＣ２４に時分割で測定させている。

【0078】

ＴＤＣ制御回路２１には基準クロックＳＣＬＫが常時入力されているが、パルスＰＷの一対のエッジと基準クロックＳＣＬＫのエッジとを入力した前後関係でデジタル回路上の２つの安定状態を生じてメタスタビリティを生じる虞があっても、ＴＤＣ制御回路２１は、予め定められた順序でパルスＰＡＷ、ＰＡＢをＴＤＣ２４に順次入力させているため、除算器２８の除算結果に影響することはない。

【0079】

（他の実施形態）
本発明は、前述実施形態に限定されるものではなく、例えば以下に示す変形、又は、拡張が可能である。遅延回路としてのＲＤＬ３１を用いたＴＤＣ２４が、時間差を測定する形態を示したが、これに限定されるものではない。また前述実施形態では、ゲートの信号伝搬遅延、例えば反転遅延素子としてのＮＡＮＤゲート３７、ＮＯＴゲート３８を用いた方式により遅延時間を生成する形態を説明したが、これに限定されるものではなく、時間差を測定できればどのような遅延回路を用いて構成しても良い。

【0080】

「測定対象パルスＰＷの一対のエッジ間の時間差」として、立上りエッジから立下りエッジまでのパルスの時間差を測定する形態を説明したが、これに限定されるものではなく、立下りエッジから立上りエッジまでのパルスの時間差を測定する形態に適用しても良い。

【0081】

さらに図１８に示すように、２本の信号線を通じてそれぞれ伝送されるパルス信号ＰＷＸ１、ＰＷＹ１のそれぞれの立上りエッジの間の時間差を「測定対象パルスＰＷ」とし、図１８のタイミングｔ１～ｔ２に示す「測定対象パルスＰＷの一対のエッジ間の時間差」を測定対象としても良い。同様に、図１９に示すように、パルス信号ＰＷＸ２、ＰＷＹ２のそれぞれの立下りエッジの間の時間差を「測定対象パルスＰＷ」とし、図１９のタイミングｔ１～ｔ２に示す「測定対象パルスＰＷの一対のエッジ間の時間差」を測定対象としても良い。

【0082】

またパルス信号ＰＷＸ１の立上りエッジからパルス信号ＰＷＹ２の立下りエッジまでの間の時間差を「測定対象パルスＰＷ」と考慮しても良いし、パルス信号ＰＷＸ２の立下りエッジからパルス信号ＰＷＹ１の立上りエッジまでの間の時間差を「測定対象パルスＰＷ」と考慮しても良い。

【0083】

特許請求の範囲に記載した括弧内の符号は、本発明の一つの態様として前述する実施形態に記載の具体的手段との対応関係を示すものであって、本発明の技術的範囲を限定するものではない。前述実施形態の一部を、課題を解決できる限りにおいて省略した態様も実施形態と見做すことが可能である。また、特許請求の範囲に記載した文言によって特定される発明の本質を逸脱しない限度において、考え得るあらゆる態様も実施形態と見做すことが可能である。

【0084】

また本発明は、前述した実施形態に準拠して記述したが、本発明は当該実施形態や構造に限定されるものではないと理解される。本発明は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範畴や思想範囲に入るものである。

【符号の説明】

【0085】

図面中、２４はＴＤＣ、２６はラッチ（保持部）、２８は除算器（除算部）、３１はＲＤＬ（遅延回路）、５５はＡＮＤゲート（第１パルス出力部）、５６は第１ディレイ回路（第１ディレイ部）、５８ａはＤＦＦ（第１ラッチ出力部）、７５はＡＮＤゲート（第２パルス出力部）、７６は第２ディレイ回路（第２ディレイ部）、７８ａはＤＦＦ（第２ラッチ出力部）、を示す。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】