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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024167539
(43)【公開日】2024-12-04
(54)【発明の名称】光検出装置及び電子機器
(51)【国際特許分類】
H01L 27/146 20060101AFI20241127BHJP
【ＦＩ】
H01L27/146 A
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023083684
(22)【出願日】2023-05-22
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(74)【代理人】
【識別番号】100114177
【弁理士】
【氏名又は名称】小林 龍
(74)【代理人】
【識別番号】100066980
【弁理士】
【氏名又は名称】森 哲也
(72)【発明者】
【氏名】冨田 健
【テーマコード（参考）】
4M118
【Ｆターム（参考）】
4M118AA03
4M118AA10
4M118AB01
4M118BA14
4M118CA03
4M118DD04
4M118FA06
4M118FA27
4M118FA28
4M118FA33
4M118GA02
4M118GC09
4M118GD04
(57)【要約】 （修正有）
【課題】転送トランジスタの相互コンダクタンス（ｇｍ）を高める光検出装置を提供する。
【解決手段】光検出装置である固体撮像装置１Ａは、厚さ方向で互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、半導体層の厚さ方向に延伸する分離領域３１で区画されて半導体層に設けられた光電変換領域２２と、光電変換領域で半導体層の第１の面部側に設けられたゲート電極４３を有し、かつ、光電変換で光電変換された信号電荷を電荷保持部に転送する転送トランジスタＴＲと、を備えている。そして、光電変換領域は、光電変換部及び電荷保持部が設けられた本体部２３と、平面視で本体部から分離領域側に突出する突起部２４ａと、を含み、転送トランジスタのゲート電極は、光電変換領域の本体部及び突起部に亘って設けられている。
【選択図】図４
【解決手段】光検出装置である固体撮像装置１Ａは、厚さ方向で互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、半導体層の厚さ方向に延伸する分離領域３１で区画されて半導体層に設けられた光電変換領域２２と、光電変換領域で半導体層の第１の面部側に設けられたゲート電極４３を有し、かつ、光電変換で光電変換された信号電荷を電荷保持部に転送する転送トランジスタＴＲと、を備えている。そして、光電変換領域は、光電変換部及び電荷保持部が設けられた本体部２３と、平面視で本体部から分離領域側に突出する突起部２４ａと、を含み、転送トランジスタのゲート電極は、光電変換領域の本体部及び突起部に亘って設けられている。
【選択図】図４
【特許請求の範囲】
【請求項1】
厚さ方向で互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
前記半導体層の厚さ方向に延伸する分離領域で区画されて前記半導体層に設けられた光電変換領域と、
光電変換部で光電変換された信号電荷を電荷保持部に転送する転送トランジスタと、
を備え、
前記光電変換領域は、前記光電変換部及び前記電荷保持部が設けられた本体部と、平面視で前記本体部から前記分離領域側に突出する突起部と、を含み、
前記転送トランジスタは、前記半導体層の前記第１の面部側で前記光電変換領域の本体部及び突起部に亘って設けられたゲート電極を有する、光検出装置。
前記半導体層の厚さ方向に延伸する分離領域で区画されて前記半導体層に設けられた光電変換領域と、
光電変換部で光電変換された信号電荷を電荷保持部に転送する転送トランジスタと、
を備え、
前記光電変換領域は、前記光電変換部及び前記電荷保持部が設けられた本体部と、平面視で前記本体部から前記分離領域側に突出する突起部と、を含み、
前記転送トランジスタは、前記半導体層の前記第１の面部側で前記光電変換領域の本体部及び突起部に亘って設けられたゲート電極を有する、光検出装置。
【請求項2】
前記本体部及び突起部は、前記ゲート電極のゲート幅方向に沿って並んでいる、請求項１に記載の光検出装置。
【請求項3】
前記本体部は、平面形状が方形状で構成され、
前記突起部は、平面視で前記本体部の２つの辺側にそれぞれ設けられ、
前記ゲート電極は、ゲート幅方向の一端側及び他端側が２つの前記突起部と重畳している、請求項１に記載の光検出装置。
前記突起部は、平面視で前記本体部の２つの辺側にそれぞれ設けられ、
前記ゲート電極は、ゲート幅方向の一端側及び他端側が２つの前記突起部と重畳している、請求項１に記載の光検出装置。
【請求項4】
前記本体部は、平面形状が方形状で構成され、
前記突起部は、平面視で前記本体部の延伸方向が異なる２つの辺側にそれぞれ設けられ、
前記ゲート電極は、ゲート幅方向の一端側及び他端側が２つの前記突起部と重畳している、請求項１に記載の光検出装置。
前記突起部は、平面視で前記本体部の延伸方向が異なる２つの辺側にそれぞれ設けられ、
前記ゲート電極は、ゲート幅方向の一端側及び他端側が２つの前記突起部と重畳している、請求項１に記載の光検出装置。
【請求項5】
前記ゲート電極は、一端側と他端側との間に曲がり部を有する、請求項４に記載の光検出装置。
【請求項6】
前記ゲート電極は、前記半導体層の前記第１の面部の外側にゲート絶縁膜を介して設けられている、請求項１に記載の光検出装置。
【請求項7】
前記ゲート電極は、前記半導体層の前記第１の面部の外側にゲート絶縁膜を介して設けられ、かつ前記本体部及び前記突起部に亘って延伸する頭部と、前記頭部から前記半導体層の内部に突出し、かつゲート絶縁膜を介して前記半導体層と隣り合う脚部と、を有する、請求項１に記載の光検出装置。
【請求項8】
前記突起部は、前記半導体層の厚さ方向に沿って延伸している、請求項１に記載の光検出装置。
【請求項9】
前記本体部は、前記半導体層の前記第２の面部側での幅が前記第１の面部側での幅よりも幅広になっている、請求項１に記載の光検出装置。
【請求項10】
光検出装置と、
被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、
前記光検出装置から出力される信号に信号処理を行う信号処理回路と、
を備え、
前記光検出装置は、
厚さ方向で互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
前記半導体層の厚さ方向に延伸する分離領域で区画されて前記半導体層に設けられた光電変換領域と、
光電変換部で光電変換された信号電荷を電荷保持部に転送する転送トランジスタと、
を備え、
前記光電変換領域は、前記光電変換部及び前記電荷保持部が設けられた本体部と、平面視で前記本体部から前記分離領域側に突出する突起部と、を含み、
前記転送トランジスタは、前記光電変換領域の前記本体部及び前記突起部に亘って設けられたゲート電極を有する、電子機器。
被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、
前記光検出装置から出力される信号に信号処理を行う信号処理回路と、
を備え、
前記光検出装置は、
厚さ方向で互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
前記半導体層の厚さ方向に延伸する分離領域で区画されて前記半導体層に設けられた光電変換領域と、
光電変換部で光電変換された信号電荷を電荷保持部に転送する転送トランジスタと、
を備え、
前記光電変換領域は、前記光電変換部及び前記電荷保持部が設けられた本体部と、平面視で前記本体部から前記分離領域側に突出する突起部と、を含み、
前記転送トランジスタは、前記光電変換領域の前記本体部及び前記突起部に亘って設けられたゲート電極を有する、電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本技術（本開示に係る技術）は、光検出装置及び電子機器に関し、特に、光電変換領域に転送トランジスタを有する光検出装置及びそれを備えた電子機器に適用して有効な技術に関するものである。
【背景技術】
【0002】
固体撮像装置や測距装置などの光検出装置は、光電変換部で光電変換された信号電荷を電荷保持部に転送する転送トランジスタを備えている。特許文献１には、プレーナ型の転送トランジスタが開示されている。また、特許文献２には、基板に浅いトレンチ分離（ＳＴＩ）のための溝を形成し、この溝内に絶縁膜を介して埋め込まれた埋込ポリシリコン電極に電圧を印加することで蓄積時にはＳＴＩ側壁のピンニングを強化し、画素領域Ｐウエルと、埋め込みポリシリコン電極とに電圧を印加することで転送時には信号電荷の転送を改善した撮像装置が開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２２－０６８７５１号公報
【特許文献2】特開２００６－１２０８０４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、近年、高解像のイメージセンサが市場で求められており、画素サイズを縮小したイメージセンサの開発が進められている。
【0005】
しかしながら、画素サイズの縮小化は、光電変換領域及びこの光電変換領域に配置される転送トランジスタを微細化する必要があり、転送トランジスタの相互コンダクタンス（ｇｍ）が低下する。そこで、光電変換領域を区画する分離領域に着目し、本技術をなした。
【0006】
本技術の目的は、転送トランジスタの相互コンダクタンス（ｇｍ）の向上を図ることが可能な技術を提供することにある。
【課題を解決するための手段】
【0007】
（１）本技術の一態様に係る光検出装置は、
厚さ方向で互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
上記半導体層の厚さ方向に延伸する分離領域で区画されて上記半導体層に設けられた光電変換領域と、
光電変換部で光電変換された信号電荷を電荷保持部に転送する転送トランジスタと、
を備えている。
そして、上記光電変換領域は、上記光電変換部及び上記電荷保持部が設けられた本体部と、平面視で上記本体部から上記分離領域側に突出する突起部と、を含み、
上記転送トランジスタは、上記光電変換領域の上記本体部及び上記突起部に亘って設けられたゲート電極を有する。
厚さ方向で互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
上記半導体層の厚さ方向に延伸する分離領域で区画されて上記半導体層に設けられた光電変換領域と、
光電変換部で光電変換された信号電荷を電荷保持部に転送する転送トランジスタと、
を備えている。
そして、上記光電変換領域は、上記光電変換部及び上記電荷保持部が設けられた本体部と、平面視で上記本体部から上記分離領域側に突出する突起部と、を含み、
上記転送トランジスタは、上記光電変換領域の上記本体部及び上記突起部に亘って設けられたゲート電極を有する。
【0008】
（２）本技術の他の態様に係る電子機器は、
上記光検出装置と、
被写体からの像光を上記検出装置の撮像面上に結像される光学レンズと、
上記光検出装置から出力される信号に信号処理を行う信号処理回路と、
を備えている。
上記光検出装置と、
被写体からの像光を上記検出装置の撮像面上に結像される光学レンズと、
上記光検出装置から出力される信号に信号処理を行う信号処理回路と、
を備えている。
【図面の簡単な説明】
【0009】
【図1】本技術の第１実施形態に係る固体撮像装置の一構成例を示すチップレイアウト図である。
【図2】本技術の第１実施形態に係る固体撮像装置の一構成例を示すブロック図である。
【図3】本技術の第１実施形態に係る画素及び画素回路の一構成例を示す等価回路図である。
【図9】転送トランジスタのゲート電極の構成を説明するための図である。
【図10】本技術の第１実施形態に係る固体撮像装置の製造方法の工程を模式的に示す平面図である。
【図17A】突起部を含まない光電変換領域に転送トランジスタのゲート電極を設けた従来技術において、ゲート電極の直下の半導体層におけるポテンシャルの一例を示す図である。
【図17B】光電変換領域の本体部及び突起部に亘って転送トランジスタのゲート電極を設けた本技術の第１実施形態において、ゲート電極の直下の半導体層におけるポテンシャルの一例を示す図である。
【図18A】本技術の第１実施形態の変形例１－１を模式的に示す平面図である。
【図19】本技術の第１実施形態の変形例１－２を模式的に示す平面図である。
【図20】本技術の第１実施形態の変形例１－３を模式的に示す平面図である。
【図21】本技術の第１実施形態の変形例１－４を模式的に示す平面図である。
【図22】本技術の第１実施形態の変形例１－５を模式的に示す縦断面図である。
【図23】本技術の第２実施形態に係る固体撮像装置において、画素アレイ部に含まれる画素ブロックの一構成例を模式的に示す平面図である。
【図26】本技術の第２実施形態に係る固体撮像装置において、画素アレイ部に含まれる画素ブロックの一構成例を模式的に示す平面図である。
【図28】本技術の第３実施形態の変形例３－３を模式的に示す平面図である。
【図29】本技術の第３実施形態の変形例３－４を模式的に示す平面図である。
【図30】本技術の第３実施形態の変形例３－５を模式的に示す縦断面図である。
【図31】本技術の第４実施形態に係る電子機器の一構成例を示す図である。
【発明を実施するための形態】
【0010】
以下、図面を参照して本技術の実施形態を詳細に説明する。
なお、以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。
なお、以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。
【0011】
また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【0012】
また、以下の実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであり、構成を下記のものに特定するものではない。即ち、本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
【0013】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本技術の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
【0014】
また、以下の実施形態では、空間内で互に直交する三方向において、同一平面内で互に直交する第１の方向及び第２の方向をそれぞれＸ方向、Ｙ方向とし、第１の方向及び第２の方向のそれぞれと直交する第３の方向をＺ方向とする。そして、以下の実施形態では、後述する半導体層２１の厚さ方向をＺ方向として説明する。
【0015】
〔第１実施形態〕
この第１実施形態では、光検出装置として、裏面照射型ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである固体撮像装置に本技術を適用した一例について説明する。
また、この第１実施形態では、転送トランジスタとして、プレーナ型の転送トランジスタについて説明する。
この第１実施形態では、光検出装置として、裏面照射型ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである固体撮像装置に本技術を適用した一例について説明する。
また、この第１実施形態では、転送トランジスタとして、プレーナ型の転送トランジスタについて説明する。
【0016】
≪固体撮像装置の全体構成≫
まず、固体撮像装置１Ａの全体構成について説明する。
図１に示すように、本技術の第１実施形態に係る固体撮像装置１Ａは、平面視したときの二次元平面形状が方形状の半導体チップ２を主体に構成されている。即ち、固体撮像装置１Ａは、半導体チップ２に搭載されており、半導体チップ２を固体撮像装置１Ａとみなすことができる。この固体撮像装置１Ａ（１０１）は、図３１に示すように、光学レンズ１０２を介して被写体からの像光（入射光１０６）を取り込み、撮像面上に結像された入射光１０６の光量を画素単位で電気信号に変換して画素信号として出力する。
まず、固体撮像装置１Ａの全体構成について説明する。
図１に示すように、本技術の第１実施形態に係る固体撮像装置１Ａは、平面視したときの二次元平面形状が方形状の半導体チップ２を主体に構成されている。即ち、固体撮像装置１Ａは、半導体チップ２に搭載されており、半導体チップ２を固体撮像装置１Ａとみなすことができる。この固体撮像装置１Ａ（１０１）は、図３１に示すように、光学レンズ１０２を介して被写体からの像光（入射光１０６）を取り込み、撮像面上に結像された入射光１０６の光量を画素単位で電気信号に変換して画素信号として出力する。
【0017】
図１に示すように、固体撮像装置１Ａが搭載された半導体チップ２は、互いに直交するＸ方向及びＹ方向を含む二次元平面において、中央部に設けられた方形状の画素アレイ部２Ａと、この画素アレイ部２Ａの外側に画素アレイ部２Ａを囲むようにして設けられた周辺部２Ｂと、を備えている。半導体チップ２は、製造プロセスにおいて、後述の半導体層２１を含む半導体ウエハをチップ形成領域毎に小片化することによって形成される。したがって、以下に説明する固体撮像装置１Ａの構成は、半導体ウエハを小片化する前のウエハ状態においても概ね同様である。即ち、本技術は、半導体チップの状態及び半導体ウエハの状態において適用が可能である。
【0018】
画素アレイ部２Ａは、例えば図３１に示す光学レンズ（光学系）１０２により集光される光を受光する受光面である。そして、画素アレイ部２Ａには、Ｘ方向及びＹ方向を含む二次元平面において複数の画素３（センサ画素）が行列状に配置されている。換言すれば、画素３は、二次元平面内で互いに直交するＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
【0019】
図１に示すように、周辺部２Ｂには、複数のボンディングパッド１４が配置されている。複数のボンディングパッド１４の各々は、例えば、半導体チップ２の二次元平面における４つの辺の各々の辺に沿って配列されている。複数のボンディングパッド１４の各々は、半導体チップ２と外部装置とを電気的に接続する入出力端子として機能する。
【0020】
＜ロジック回路＞
半導体チップ２は、図２に示すロジック回路１３を備えている。図２に示すように、ロジック回路１３は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７及び制御回路８などを含む。ロジック回路１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Complementary MOS）回路で構成されている。
半導体チップ２は、図２に示すロジック回路１３を備えている。図２に示すように、ロジック回路１３は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７及び制御回路８などを含む。ロジック回路１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Complementary MOS）回路で構成されている。
【0021】
図２に示す垂直駆動回路４は、例えばシフトレジスタによって構成されている。垂直駆動回路４は、所望の画素駆動線１０を順次選択し、選択した画素駆動線１０に画素３を駆動するためのパルスを供給し、各画素３を行単位で駆動する。即ち、垂直駆動回路４は、画素アレイ部２Ａの各画素３を行単位で順次垂直方向に選択走査し、各画素３の光電変換部が受光量に応じて生成した信号電荷に基づく画素３からの画素信号を、垂直信号線１１を通してカラム信号処理回路５に供給する。
【0022】
図２に示すカラム信号処理回路５は、例えば画素３の列毎に配置されており、１行分の画素３から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling：相関２重サンプリング）及びＡＤ（Analog Digital）変換等の信号処理を行う。
【0023】
図２に示す水平駆動回路６は、例えばシフトレジスタによって構成されている。水平駆動回路６は、水平走査パルスをカラム信号処理回路５に順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から信号処理が行われた画素信号を水平信号線１２に出力させる。
【0024】
図２に示す出力回路７は、カラム信号処理回路５の各々から水平信号線１２を通して順次に供給される画素信号に対し、信号処理を行って出力する。信号処理としては、例えば、バッファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
【0025】
図２に示す制御回路８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等に出力する。
【0026】
＜画素ブロック＞
半導体チップ２は、図３に示す画素ブロック１５及び画素回路（読出し回路）１６を備えている。
半導体チップ２は、図３に示す画素ブロック１５及び画素回路（読出し回路）１６を備えている。
【0027】
図３及び図４に示すように、画素ブロック１５は、複数の画素３を含む。この第１実施形態の画素ブロック１５は、これに限定されないが、例えば、平面視でＸ方向及びＹ方向のそれぞれの方向に互いに隣り合って２つずつ並んで配置された２×２配置の４つの画素３（３ａ，３ｂ，３ｃ，３ｄ）を一単位として含む。図３及び図４Ａでは、主に１つの画素ブロック１５を図示しているが、画素ブロック１５は、Ｘ方向及びＹ方向のそれぞれの方向に繰り返し配置され、図１に示す画素アレイ部２Ａを構築している。
【0028】
図３に示すように、１つの画素ブロック１５に含まれる４つの画素３ａ、３ｂ、３ｃ及び３ｄの各々は、互いに共通の構成要素を有している。具体的には、１つの画素ブロック１５に含まれる４つの画素３ａ、３ｂ、３ｃ及び３ｄの各々は、光電変換部２７と、この光電変換部２７で光電変換された信号電荷を保持（蓄積）する電荷保持部としての浮遊拡散領域（フローティングディフュージョン（Floating Diffusion）領域）ＦＤと、この光電変換部２７で光電変換された信号電荷を浮遊拡散領域ＦＤに転送する転送トランジスタＴＲと、を備えている。また、１つの画素ブロック１５に含まれる４つの画素３ａ、３ｂ、３ｃ及び３ｄの各々は、図５Ａに示す半導体層２１の光電変換領域２２を更に備えている。そして、光電変換部２７、浮遊拡散領域ＦＤ及び転送トランジスタＴＲの各々は、図５に示すように、光電変換領域２２に設けられている。
【0029】
（光電変換部）
図３に示す光電変換部２７は、例えばｐｎ接合型のフォトダイオード（ＰＤ）で構成され、受光量に応じた信号電荷を生成する。また、光電変換部２７は、生成した信号電荷を一時的に保持（蓄積）する。
図３に示す光電変換部２７は、例えばｐｎ接合型のフォトダイオード（ＰＤ）で構成され、受光量に応じた信号電荷を生成する。また、光電変換部２７は、生成した信号電荷を一時的に保持（蓄積）する。
【0030】
光電変換部２７は、カソード側が転送トランジスタＴＲのソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。
【0031】
（転送トランジスタ）
図３に示す転送トランジスタＴＲは、光電変換部２７で光電変換された信号電荷を浮遊拡散領域ＦＤに転送する。転送トランジスタＴＲは、ソース領域が光電変換部２７のカソード側と電気的に接続され、ドレイン領域が浮遊拡散領域ＦＤと電気的に接続されている。そして、転送トランジスタＴＲのゲート電極は、図２に示す画素駆動線１０のうちの転送トランジスタ駆動線と電気的に接続されている。
図３に示す転送トランジスタＴＲは、光電変換部２７で光電変換された信号電荷を浮遊拡散領域ＦＤに転送する。転送トランジスタＴＲは、ソース領域が光電変換部２７のカソード側と電気的に接続され、ドレイン領域が浮遊拡散領域ＦＤと電気的に接続されている。そして、転送トランジスタＴＲのゲート電極は、図２に示す画素駆動線１０のうちの転送トランジスタ駆動線と電気的に接続されている。
【0032】
（浮遊拡散領域）
図３Ａに示す浮遊拡散領域ＦＤは、光電変換部２７から転送トランジスタＴＲを介して転送された信号電荷を一時的に蓄積して保持する。
図３Ａに示す浮遊拡散領域ＦＤは、光電変換部２７から転送トランジスタＴＲを介して転送された信号電荷を一時的に蓄積して保持する。
【0033】
＜画素回路＞
図３に示すように、画素回路１６は、その入力側が浮遊拡散領域ＦＤと電気的に接続されている。この第１実施形態の画素回路１６は、例えば画素ブロック１５毎に設けられ、１つの画素ブロック１５に含まれる４つの画素３（３ａ，３ｂ，３ｃ，３ｄ）で共有されている。
図３に示すように、画素回路１６は、その入力側が浮遊拡散領域ＦＤと電気的に接続されている。この第１実施形態の画素回路１６は、例えば画素ブロック１５毎に設けられ、１つの画素ブロック１５に含まれる４つの画素３（３ａ，３ｂ，３ｃ，３ｄ）で共有されている。
【0034】
ここで、この第１実施形態では、一例として、４つの画素３を一単位とする１つの画素ブロック１５に１つの画素回路１６を割り与えた回路構成としているが、この第１実施形態に限定されるものではない。例えば、２つ以上の画素３を一単位とする１つの画素ブロック１５に１つの画素回路１６を割り与えた回路構成としてもよく、また、複数の画素３を一単位とする複数の画素ブロック１５に１つの画素回路１６を割り与えた回路構成としてもよい。また、１つの画素３に１つの画素回路１６を割り与えた回路構成としてもよい。
【0035】
図３に示す画素回路１６は、その入力段が、１つの画素ブロック１５に含まれる４つの画素３（３ａ，３ｂ，３ｃ，３ｄ）の各々の浮遊拡散領域ＦＤと電気的に接続されている。そして、この画素回路１６は、この４つの画素３（３ａ，３ｂ，３ｃ，３ｄ）の各々の浮遊拡散領域ＦＤに保持された信号電荷を読出し、読み出した信号電荷に基づく画素信号を出力する。換言すれば、画素回路１６は、光電変換部２７（フォトダイオードＰＤ）で光電変換された信号電荷を、この信号電荷に基づく画素信号に変換して出力する。
【0036】
図３に示すように、画素回路１６は、これに限定されないが、画素トランジスタＱとして、例えば、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴと、切替トランジスタＦＤＧと、を備えている。これらの画素トランジスタＱ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）と、上述の転送トランジスタＴＲとは、絶縁ゲート型の電界効果トランジスタとして、例えばゲート絶縁膜が酸化シリコン（ＳｉＯ２）膜からなるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成されている。また、これらの画素トランジスタとしては、ゲート絶縁膜が窒化シリコン（Ｓｉ３Ｎ４）膜、或いは窒化シリコン膜及び酸化シリコン膜などの積層膜からなるＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）でも構わない。
【0037】
画素回路１６に含まれる画素トランジスタＱ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）のうち、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴと、切替トランジスタＦＤＧとは、主にスイッチング素子として機能する。そして、残りの増幅トランジスタＡＭＰは、主に増幅素子として機能する。
【0038】
図３に示す増幅トランジスタＡＭＰは、ソース領域が選択トランジスタＳＥＬのドレイン領域と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及びリセットトランジスタＲＳＴのドレイン領域と電気的に接続されている。そして、増幅トランジスタＡＭＰのゲート電極は、４つの画素３（３ａ，３ｂ，３ｃ，３ｄ）の各々の浮遊拡散領域ＦＤ及びリセットトランジスタＲＳＴのソース領域と電気的に接続されている。
【0039】
図３に示す選択トランジスタＳＥＬは、ソース領域が垂直信号線１１（ＶＳＬ）と電気的に接続され、ドレイン領域が増幅トランジスタＡＭＰのソース領域と電気的に接続されている。そして、選択トランジスタＳＥＬのゲート電極は、図２に示す画素駆動線１０のうちの選択トランジスタ駆動線と電気的に接続されている。
【0040】
図３に示すリセットトランジスタＲＳＴは、ソース領域が切替トランジスタＦＤＧのドレインと電気的に接続され、ドレイン領域が電源線Ｖｄｄ及び増幅トランジスタＡＭＰのドレイン領域と電気的に接続されている。そして、リセットトランジスタＲＳＴのゲート電極は、図２に示す画素駆動線１０のうちのリセットトランジスタ駆動線と電気的に接続されている。
【0041】
図３に示す切替トランジスタＦＤＧは、ドレイン領域がリセットトランジスタＲＳＴのソース領域と電気的に接続され、ドレイン領域が増幅トランジスタＡＭＰのゲート電極及び画素３の浮遊拡散領域ＦＤと電気的に接続されている。そして、切替トランジスタＦＤＧのゲート電極は、図２に示す画素駆動線１０のうちの切替トランジスタ駆動線と電気的に接続されている。
なお、選択トランジスタＳＥＬ及び切替トランジスタＦＤＧは、必要に応じて省略してもよい。
なお、選択トランジスタＳＥＬ及び切替トランジスタＦＤＧは、必要に応じて省略してもよい。
【0042】
選択トランジスタＳＥＬを省略する場合は、増幅トランジスタＡＭＰのソース領域が垂直信号線１１（ＶＳＬ）と電気的に接続される。また、切替トランジスタＦＤＧを省略する場合は、リセットトランジスタＲＳＴのソース領域が増幅トランジスタＡＭＰのゲート電極及び浮遊拡散領域ＦＤと電気的に接続される。
【0043】
図３に示す転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、光電変換部２７（フォトダイオードＰＤ）で生成された信号電荷を浮遊拡散領域ＦＤに転送する。
【0044】
図３に示すリセットトランジスタＲＳＴは、リセットトランジスタＲＳＴがオン状態となると、浮遊拡散領域ＦＤの電位（信号電荷）を電源線Ｖｄｄの電位にリセットする。選択トランジスタＳＥＬは、画素回路１６からの画素信号の出力タイミングを制御する。
【0045】
図３に示す増幅トランジスタＡＭＰは、画素信号として、浮遊拡散領域ＦＤに保持された信号電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、光電変換部２７（フォトダイオードＰＤ）で生成された信号電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、浮遊拡散領域ＦＤの電位を増幅し、その電位に応じた電圧を、垂直信号線１１（ＶＳＬ）を介してカラム信号処理回路５に出力する。
【0046】
図３に示す切替トランジスタＦＤＧは、浮遊拡散領域ＦＤによる電荷保持を制御すると共に、増幅トランジスタＡＭＰで増幅される電位に応じた電圧の増倍率を調整する。
【0047】
この第１実施形態に係る固体撮像装置１Ａの動作時には、画素３の光電変換部２７で生成された信号電荷が画素３の転送トランジスタＴＲを介して浮遊拡散領域ＦＤに保持（蓄積）される。そして、浮遊拡散領域ＦＤに保持された信号電荷が画素回路１６により読み出されて、画素回路１６の増幅トランジスタＡＭＰのゲート電極に印加される。画素回路１６の選択トランジスタＳＥＬのゲート電極には水平ラインの選択用制御信号が垂直シフトレジスタから与えられる。そして、選択用制御信号をハイ（Ｈ）レベルにすることにより、選択トランジスタＳＥＬが導通し、増幅トランジスタＡＭＰで増幅された、浮遊拡散領域ＦＤの電位に対応する電流が垂直信号線１１に流れる。また、画素回路１６のリセットトランジスタＲＳＴのゲート電極に印加するリセット用制御信号をハイ（Ｈ）レベルにすることにより、リセットトランジスタＲＳＴが導通し、浮遊拡散領域ＦＤに蓄積された信号電荷をリセットする。
【0048】
図３に示す光電変換部２７、転送トランジスタＴＲ及び浮遊拡散領域ＦＤの各々は、後述する半導体層２１（図５参照）に搭載されている。また、これに限定されないが、図３に示す画素回路１６に含まれる画素トランジスタＱ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）も、例えば半導体層２１に搭載されている。
【0049】
【0050】
図４及び図５では、図面を見易くするため、後述する多層配線層の図示を省略している。また、図１は半導体チップ２の光入射面側を描いているが、図４は半導体チップ２の光入射面側とは反対側（多層配線層側）から見た平面図である。
【0051】
図５示すように、半導体チップ２は、厚さ方向（Ｚ方向）において互いに反対側に位置する第１の面部Ｓ１及び第２の面部Ｓ２を有する半導体層２１と、この半導体層２１の厚さ方向に延伸する分離領域３１と、この分離領域３１で区画されて半導体層２１に設けられた光電変換領域２２と、を備えている。
【0052】
また、半導体チップ２は、光電変換部２７で光電変換された信号電荷を電荷保持部としてのｎ型の浮遊拡散領域ＦＤに転送する転送トランジスタＴＲを更に備えている。
【0053】
また、半導体チップ２は、図示を省略しているが、半導体層２１の第１の面部Ｓ１側に設けられた多層配線層を更に備えている。また、半導体チップ２は、半導体層２１の第２の面部Ｓ２側に、この第２の面部Ｓ２側から順次設けられた平坦化膜５１、光学フィルタ５３及びマイクロレンズ（オンチップレンズ）５４の各々を更に備えている。
【0054】
ここで、半導体層２１の第１の面部Ｓ１を主面部又は素子形成面部、第２の面部Ｓ２を裏面部と呼ぶこともある。そして、この第１実施形態に係る固体撮像装置１Ａは、半導体層２１の第２の面部Ｓ２側から入射した入射光を、半導体層２１の光電変換領域２２に設けられた光電変換部２７（フォトダイオードＰＤ）で光電変換する。したがって、この第１実施形態では、半導体層２１の第２の面部Ｓ２を光入射面部と呼ぶこともある。
【0055】
図４に示すように、１つの画素ブロック１５に含まれる４つの画素３（３ａ，３ｂ，３ｃ，３ｄ）の各々は、平面視でＸ方向及びＹ方向のそれぞれの方向に２つずつ配置され、２×２のレイアウト配置になっている。即ち、図１に示す画素アレイ部２Ａには、４つの画素３（３ａ，３ｂ，３ｃ，３ｄ）を一単位とする画素ブロック１５がＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
【0056】
＜平坦化膜、光学フィルタ及びマイクロレンズ＞
図５に示す平坦化膜５１は、半導体層２１の第２の面部Ｓ２側に、半導体層２１の第２の面部Ｓ２を覆うようにして設けられ、半導体層２１の第２の面部Ｓ２側を平坦化している。
図５に示す光学フィルタ５３及びマイクロレンズ５４は、それぞれ画素３毎に設けられている。光学フィルタ５３は、半導体チップ２の光入射面側（第２の面部Ｓ２側）から入射した入射光を色分離する。マイクロレンズ５４は、照射光を集光し、集光した光を画素３に効率良く入射させる。
図５に示す平坦化膜５１は、半導体層２１の第２の面部Ｓ２側に、半導体層２１の第２の面部Ｓ２を覆うようにして設けられ、半導体層２１の第２の面部Ｓ２側を平坦化している。
図５に示す光学フィルタ５３及びマイクロレンズ５４は、それぞれ画素３毎に設けられている。光学フィルタ５３は、半導体チップ２の光入射面側（第２の面部Ｓ２側）から入射した入射光を色分離する。マイクロレンズ５４は、照射光を集光し、集光した光を画素３に効率良く入射させる。
【0057】
＜半導体層＞
図５に示すように、半導体層２１は、半導体層２１の厚さ方向（Ｚ方向）に延伸する分離領域３１と、この分離領域３１で区画された光電変換領域２２とを備えている。光電変換領域２２は、画素３毎に設けられている。半導体層２１としては、Ｓｉ基板、ＳｉＧｅ基板、ＩｎＧａＡｓ基板などを用いることができる。この第１実施形態では、これに限定されないが、半導体層２１として例えば単結晶シリコンからなるｐ型の半導体基板を用いている。
図５に示すように、半導体層２１は、半導体層２１の厚さ方向（Ｚ方向）に延伸する分離領域３１と、この分離領域３１で区画された光電変換領域２２とを備えている。光電変換領域２２は、画素３毎に設けられている。半導体層２１としては、Ｓｉ基板、ＳｉＧｅ基板、ＩｎＧａＡｓ基板などを用いることができる。この第１実施形態では、これに限定されないが、半導体層２１として例えば単結晶シリコンからなるｐ型の半導体基板を用いている。
【0058】
＜分離領域＞
（平面形状）
図４に示すように、分離領域３１は、平面視でＸ方向に延伸する第１部分３１ｘと、Ｙ方向に延伸する第２部分３１ｙと、を含む。そして、分離領域３１は、第１部分３１ｘと第２部分３１ｙとが同一平面で互いに交差する交差部（交点部）を更に含む。この第１実施形態では第１部分３１ｘと第２部分３１ｙとが例えば直交している。
（平面形状）
図４に示すように、分離領域３１は、平面視でＸ方向に延伸する第１部分３１ｘと、Ｙ方向に延伸する第２部分３１ｙと、を含む。そして、分離領域３１は、第１部分３１ｘと第２部分３１ｙとが同一平面で互いに交差する交差部（交点部）を更に含む。この第１実施形態では第１部分３１ｘと第２部分３１ｙとが例えば直交している。
【0059】
第１部分３１ｘは、Ｙ方向に所定の間隔を空けて繰り返し配置されている。また、第２部分３１ｙは、Ｘ方向に所定の間隔を空けて繰り返し配置されている。即ち、分離領域３１は、平面視での平面パターンが格子状の平面パターンになっている。
【0060】
図４に示すように、１つの光電変換領域２２に対応する分離領域３１は、平面視での平面形状が方形状の環状平面パターン（リング状平面パターン）になっており、１つの光電変換領域２２の周囲を取り囲んでいる。そして、１つの画素ブロック１５に対応する分離領域３１は、方形状の環状平面パターンの中に、第１部分３１ｘと第２部分３１ｙとが互いに直交して配置された十字状平面パターンを有する複合平面パターンになっている。
【0061】
図４に示すように、１つの画素ブロック１５に対応する分離領域３１は、第１部分３１ｘと第２部分３１ｙとの交差部（交点部）３１ｘｙが画素ブロック１５の中央部に位置する。そして、この交差部３１ｘｙを取り囲むようにして４つの画素３（３ａ，３ｂ，３ｃ，３ｄ）の各々の光電変換領域２２が行列状に配置されている。
【0062】
（断面形状）
図５に示すように、分離領域３１は、半導体層２１の厚さ方向（Ｚ方向）に延伸し、かつ平面視で互いに隣り合う２つの光電変換領域２２の間を電気的及び光学的に分離している。そして、分離領域３１は、例えば、半導体層２１に掘り込み部３３を形成して光電変換領域２２を区画及び分離する掘り込み型、所謂トレンチ型になっている。
図５に示すように、分離領域３１は、半導体層２１の厚さ方向（Ｚ方向）に延伸し、かつ平面視で互いに隣り合う２つの光電変換領域２２の間を電気的及び光学的に分離している。そして、分離領域３１は、例えば、半導体層２１に掘り込み部３３を形成して光電変換領域２２を区画及び分離する掘り込み型、所謂トレンチ型になっている。
【0063】
分離領域３１は、これに限定されないが、例えば、半導体層２１の第１の面部Ｓ１と第２の面部Ｓ２とに亘って延伸する掘り込み部３３と、この掘り込み部３３に設けられた分離絶縁膜３４と、を含む。即ち、分離領域３１は、半導体層２１の第１の面部Ｓ１と第２の面部Ｓ２とに亘って延伸している。分離絶縁膜３４としては、例えば酸化シリコン膜を用いることができる。この第１実施形態において、掘り込み部３３は、例えば分離絶縁膜３４で埋め込まれている。
【0064】
＜光電変換領域＞
図４及び図６に示すように、光電変換領域２２は、平面視で周囲を分離領域３１によって囲まれ、かつ平面形状が方形状になっている。具体的には、光電変換領域２２は、Ｘ方向に延伸し、かつＹ方向に離間する２つの第１部分３１ｘと、Ｙ方向に延伸し、かつＸ方向に離間する２つの第２部分３１ｙとで取り囲まれている。そして、光電変換領域２２は、第１部分３１ｘ及び第２部分３１ｙによって区画され、かつ他の光電変換領域２２と分離されている。
図４及び図６に示すように、光電変換領域２２は、平面視で周囲を分離領域３１によって囲まれ、かつ平面形状が方形状になっている。具体的には、光電変換領域２２は、Ｘ方向に延伸し、かつＹ方向に離間する２つの第１部分３１ｘと、Ｙ方向に延伸し、かつＸ方向に離間する２つの第２部分３１ｙとで取り囲まれている。そして、光電変換領域２２は、第１部分３１ｘ及び第２部分３１ｙによって区画され、かつ他の光電変換領域２２と分離されている。
【0065】
【0066】
＜本体部＞
図４及び図６に示すように、本体部２３は、平面形状が４つの辺２３ａ，２３ｂ，２３ｃ，２３ｄを有する方形状で構成されている。４つの辺２３ａ，２３ｂ，２３ｃ，２３ｄのうち、２つの辺２３ａ及び２３ｂは、Ｙ方向に延伸し、かつＸ方向において互いに反対側に位置している。残りの２つの辺２３ｃ及び２３ｄは、Ｘ方向に延伸し、かつＹ方向において互いに反対側に位置している。
図４及び図６に示すように、本体部２３は、平面形状が４つの辺２３ａ，２３ｂ，２３ｃ，２３ｄを有する方形状で構成されている。４つの辺２３ａ，２３ｂ，２３ｃ，２３ｄのうち、２つの辺２３ａ及び２３ｂは、Ｙ方向に延伸し、かつＸ方向において互いに反対側に位置している。残りの２つの辺２３ｃ及び２３ｄは、Ｘ方向に延伸し、かつＹ方向において互いに反対側に位置している。
【0067】
図５に示すように、本体部２３は、光電変換部２７と、転送トランジスタＴＲと、ｎ型の浮遊拡散領域ＦＤと、を有する。また、本体部２３は、ｐ型のウエル領域２５と、ｎ型の半導体領域２６と、ｎ型の中継領域ＲＡと、ｐ型の給電用コンタクト領域ＷＣと、を更に有する。
【0068】
（ｐ型のウエル領域、ｎ型の半導体領域及びｎ型の中継領域）
図５に示すように、ｐ型のウエル領域２５は、光電変換領域２２の本体部２３において、半導体層２１の第１の面部Ｓ１側と第２の面部Ｓ２側とに亘って広範囲で設けられている。ｐ型のウエル領域２５は、ｐ型の半導体領域で構成されている。
図５に示すように、ｐ型のウエル領域２５は、光電変換領域２２の本体部２３において、半導体層２１の第１の面部Ｓ１側と第２の面部Ｓ２側とに亘って広範囲で設けられている。ｐ型のウエル領域２５は、ｐ型の半導体領域で構成されている。
【0069】
図５に示すように、ｎ型の半導体領域２６は、光電変換領域２２の本体部２３において、ｐ型のウエル領域２５の中に設けられている。即ち、ｎ型の半導体領域２６は、上面部、下面部及び４つの側面部の全体がｐ型のウエル領域２５で囲まれている。ｎ型の半導体領域２６は、半導体層２１の第１の面部Ｓ１及び第２の面部Ｓ２、並びに分離領域３１から離間している。
【0070】
図５に示すように、ｎ型の中継領域ＲＡは、光電変換領域２２の本体部２３において、半導体層２１の第１の面部Ｓ１とｎ型の半導体領域２６との間に、ｎ型の半導体領域２６と接して設けられている。ｎ型の中継領域ＲＡは、ｎ型の半導体領域２６よりも不純物濃度が高いｎ型の半導領域で構成されている。
【0071】
なお、この第１実施形態では、ｎ型の半導体領域２６とｎ型の中継領域ＲＡとを別々の構成要素として説明しているが、ｎ型の中継領域ＲＡは、ｎ型の半導体領域２６の一部とみなすこともできる。
【0072】
（光電変換部）
図５に示す光電変換部２７は、光電変換領域２２の本体部２３において、ｐ型のウエル領域２５と、ｎ型の半導体領域２６と、ｎ型の中継領域ＲＡと、を含む。そして、光電変換部２７は、このｐ型のウエル領域２５と、ｎ型の半導体領域２６及びｎ型の中継領域ＲＡとのｐｎ接合によるｐｎ接合型のフォトダイオード（ＰＤ）として構成されている。
図５に示す光電変換部２７は、光電変換領域２２の本体部２３において、ｐ型のウエル領域２５と、ｎ型の半導体領域２６と、ｎ型の中継領域ＲＡと、を含む。そして、光電変換部２７は、このｐ型のウエル領域２５と、ｎ型の半導体領域２６及びｎ型の中継領域ＲＡとのｐｎ接合によるｐｎ接合型のフォトダイオード（ＰＤ）として構成されている。
【0073】
光電変換部２７は、半導体層２１の第２の面部Ｓ２側からｎ型の半導体領域２６に入射した光をｎ型の半導体領域２６で信号電荷に光電変換すると共に、光電変換した信号電荷をｐ型のウエル領域２５とｎ型の半導体領域２６及びｎ型の中継領域ＲＡとのｐｎ接合部で一時的に保持（蓄積）する。
【0074】
（ｎ型の浮遊拡散領域）
図４に示すように、ｎ型の浮遊拡散領域ＦＤは、光電変換領域２２の本体部２３において、平面視で本体部２３の辺２３ｂと辺２３ｃとで挟まれた角部側に設けられている。そして、図５に示すように、ｎ型の浮遊拡散領域ＦＤは、半導体層２１の第１の面部Ｓ１側において、ｐ型のウエル領域２５に設けられている。そして、ｎ型の浮遊拡散領域ＦＤは、平面視でｎ型の半導体領域２６と重畳し、かつ半導体層２１の厚さ方向（Ｚ方向）においてｎ型の半導体領域２６から離間している。即ち、ｎ型の浮遊拡散領域ＦＤと、ｎ型の半導体領域２６との間に、ｐ型のウエル領域２５が設けられている。ｎ型の浮遊拡散領域ＦＤは、ｎ型の半導体領域２６よりも不純物濃度が高いｎ型の半導領域で構成されている。
図４に示すように、ｎ型の浮遊拡散領域ＦＤは、光電変換領域２２の本体部２３において、平面視で本体部２３の辺２３ｂと辺２３ｃとで挟まれた角部側に設けられている。そして、図５に示すように、ｎ型の浮遊拡散領域ＦＤは、半導体層２１の第１の面部Ｓ１側において、ｐ型のウエル領域２５に設けられている。そして、ｎ型の浮遊拡散領域ＦＤは、平面視でｎ型の半導体領域２６と重畳し、かつ半導体層２１の厚さ方向（Ｚ方向）においてｎ型の半導体領域２６から離間している。即ち、ｎ型の浮遊拡散領域ＦＤと、ｎ型の半導体領域２６との間に、ｐ型のウエル領域２５が設けられている。ｎ型の浮遊拡散領域ＦＤは、ｎ型の半導体領域２６よりも不純物濃度が高いｎ型の半導領域で構成されている。
【0075】
（ｐ型の給電用コンタクト領域）
図４に示すように、ｐ型の給電用コンタクト領域ＷＣは、光電変換領域２２の本体部２３において、平面視で本体部２３の辺２３ａと辺２３ｄとで挟まれた角部側に設けられている。即ち、ｐ型の給電用コンタクト領域ＷＣは、平面視で本体部２３の４つの角部のうち、ｎ型の浮遊拡散領域ＦＤが設けられた角部と対角線上に位置する角部側に設けられている。そして、図５に示すように、ｐ型の給電用コンタクト領域ＷＣは、半導体層２１の第１の面部Ｓ１側において、ｐ型のウエル領域２５に設けられている。そして、ｐ型の給電用コンタクト領域ＷＣは、平面視でｎ型の半導体領域２６と重畳し、かつｎ型の半導体領域２６から離間している。このｐ型の給電用コンタクト領域ＷＣは、ｐ型の半導体領域で構成され、ｎ型のウエル領域２５と電気的に接続されている。
図４に示すように、ｐ型の給電用コンタクト領域ＷＣは、光電変換領域２２の本体部２３において、平面視で本体部２３の辺２３ａと辺２３ｄとで挟まれた角部側に設けられている。即ち、ｐ型の給電用コンタクト領域ＷＣは、平面視で本体部２３の４つの角部のうち、ｎ型の浮遊拡散領域ＦＤが設けられた角部と対角線上に位置する角部側に設けられている。そして、図５に示すように、ｐ型の給電用コンタクト領域ＷＣは、半導体層２１の第１の面部Ｓ１側において、ｐ型のウエル領域２５に設けられている。そして、ｐ型の給電用コンタクト領域ＷＣは、平面視でｎ型の半導体領域２６と重畳し、かつｎ型の半導体領域２６から離間している。このｐ型の給電用コンタクト領域ＷＣは、ｐ型の半導体領域で構成され、ｎ型のウエル領域２５と電気的に接続されている。
【0076】
（転送トランジスタ）
図５に示すように、転送トランジスタＴＲは、光電変換領域２２の本体部２３において、半導体層２１の第１の面部Ｓ１側に設けられている。転送トランジスタＴＲは、半導体層２１の第１の面部Ｓ１側に設けられたゲート電極４３と、このゲート電極４３と半導体層２１との間に設けられたゲート絶縁膜４２と、を有する。また、転送トランジスタＴＲは、ソース領域として機能するｎ型の半導体領域２６及びｎ型の中継領域ＲＡと、ドレイン領域として機能するｎ型の浮遊拡散領域ＦＤと、チャネル形成領域として機能するｐ型のウエル領域２５と、を更に有する。この転送トランジスタＴＲは、これに限定されないが、例えばｎチャネル導電型で構成されている。また、転送トランジスタＴＲは、半導体層２１の第１の面部Ｓ１の外側にゲート絶縁膜４２を介してゲート電極４３が設けられたプレーナ型で構成されている。
図５に示すように、転送トランジスタＴＲは、光電変換領域２２の本体部２３において、半導体層２１の第１の面部Ｓ１側に設けられている。転送トランジスタＴＲは、半導体層２１の第１の面部Ｓ１側に設けられたゲート電極４３と、このゲート電極４３と半導体層２１との間に設けられたゲート絶縁膜４２と、を有する。また、転送トランジスタＴＲは、ソース領域として機能するｎ型の半導体領域２６及びｎ型の中継領域ＲＡと、ドレイン領域として機能するｎ型の浮遊拡散領域ＦＤと、チャネル形成領域として機能するｐ型のウエル領域２５と、を更に有する。この転送トランジスタＴＲは、これに限定されないが、例えばｎチャネル導電型で構成されている。また、転送トランジスタＴＲは、半導体層２１の第１の面部Ｓ１の外側にゲート絶縁膜４２を介してゲート電極４３が設けられたプレーナ型で構成されている。
【0077】
図４に示すように、転送トランジスタＴＲは、平面視で本体部２３の４つの角部のうち、ｎ型の浮遊拡散領域ＦＤが設けられた角部側に偏って設けられている。そして、転送トランジスタＴＲのゲート電極４３は、ｐ型の給電用コンタクト領域ＷＣ側よりもｎ型の浮遊拡散領域ＦＤ側に設けられている。
【0078】
転送トランジスタＴＲは、図５を参照して説明すると、ゲート電極４３にゲート電圧が印加されてオン状態となったとき、光電変換部２７のｎ型の中継領域ＲＡと、ｎ型の浮遊拡散領域ＦＤとを電気的に繋ぐ電荷転送路（チャネル）がｐ型のウエル領域２５に形成される。そして、光電変換部２７のｎ型の半導体領域２６で光電変換された信号電荷が、ｎ型の中継領域ＲＡ（光電変換部２７）から電荷転送路（チャネル）を通ってｎ型の浮遊拡散領域ＦＤに転送される。
【0079】
＜突起部＞
図４及び図６に示すように、突起部２４ａは、平面視で本体部２３の辺側に設けられている。この第１実施形態では、本体部２３の２つの辺２３ｂ，２３ｃ側にそれぞれ設けられている。そして、図５に示すように、突起部２４ａは、半導体層２１の厚さ方向（Ｚ方向）に沿って延伸し、半導体層２１の第１の面部Ｓ１側と第２の面部Ｓ２側とに亘って設けられている。突起部２４ａは、後で詳細に説明するが、図８に示すように、平面視でゲート電極４３と重畳する位置に設けられている。
図４及び図６に示すように、突起部２４ａは、平面視で本体部２３の辺側に設けられている。この第１実施形態では、本体部２３の２つの辺２３ｂ，２３ｃ側にそれぞれ設けられている。そして、図５に示すように、突起部２４ａは、半導体層２１の厚さ方向（Ｚ方向）に沿って延伸し、半導体層２１の第１の面部Ｓ１側と第２の面部Ｓ２側とに亘って設けられている。突起部２４ａは、後で詳細に説明するが、図８に示すように、平面視でゲート電極４３と重畳する位置に設けられている。
【0080】
＜ゲート電極と突起部との関係＞
図７及び図８に示すように、転送トランジスタＴＲのゲート電極４３は、半導体層２１の第１の面部Ｓ１側において、光電変換領域２２の本体部２３及び突起部２４に亘って設けられている。即ち、転送トランジスタＴＲは、光電変換領域２２の本体部２３及び突起部２４に亘って設けられたゲート電極４３を有する。
図７及び図８に示すように、転送トランジスタＴＲのゲート電極４３は、半導体層２１の第１の面部Ｓ１側において、光電変換領域２２の本体部２３及び突起部２４に亘って設けられている。即ち、転送トランジスタＴＲは、光電変換領域２２の本体部２３及び突起部２４に亘って設けられたゲート電極４３を有する。
【0081】
図７及び図８に示すように、突起部２４は、平面視で本体部２３の２つの辺２３ｂ，２３ｃ側にそれぞれ設けられている。そして、転送トランジスタＴＲのゲート電極４３は、ゲート幅方向Ｗｇｄの一端側及び他端側が２つの突起部２４と重畳している。この第１実施形態において、突起部２４ａは、平面視で本体部２３の４つの辺２３ａ，２３ｂ，２３ｃ，２３ｄのうち、延伸方向が異なる２つの辺２３ｂ，２３ｃ側にそれぞれ設けられている。そして、転送トランジスタＴＲのゲート電極４３は、ゲート幅方向Ｗｇｄの一端側及び他端側が２つの突起部２４ａと重畳している。そして、光電変換領域２２の本体部２３及び突起部２４ａは、ゲート電極４３のゲート幅方向Ｗｇｄに沿って並んでいる。
【0082】
図７及び図８に示すように、ゲート電極４３は、平面視で本体部２３の辺２３ｂと２３ｃとで挟まれた角部から離間し、かつ本体部２３の辺２３ｂ及び辺２３ｃに対して斜めに延伸する傾斜部分４３ａと、傾斜部分４３ａの一端側から本体部２３の辺２３ｂ側の突起部２４ａに向かって延伸する第１直線部分４３ｂと、傾斜部分４３ａの一端側とは反対側の他端側から本体部２３の辺２３ｃ側の突起部２４ａに向かって延伸する第２直線部分４３ｃと、を有する。即ち、ゲート電極４３は、第１直線部分４３ｂ及び第２直線部分４３ｃの各々が光電変換領域２２の本体部２３及び突起部２４ａに亘って延伸している。そして、ゲート電極４３は、平面形状が略Ｌ字形状で構成されている。この第１実施形態のゲート電極４３は、平面視で一端側と他端側との間に曲がり部を有する。
【0083】
ここで、図９を参照して説明すると、ゲート電極４３の短手方向がゲート長方向であり、ゲート電極４３の長手方向がゲート幅方向Ｗｇｄである。この第１実施形態ではゲート電極４３の平面形状が傾斜部分４３ａ、第１直線部分４３ｂ及び第２直線部分４３ｃを含む略Ｌ字形状になっているので、ゲート幅方向Ｗｇｄもゲート電極４３の略Ｌ字形状に沿う方向となる。そして、ゲート電極４３のゲート幅Ｗｇは、平面視でゲート電極４３が半導体層２１と重畳する重畳領域において、傾斜部分４３ａ、第１直線部分及４３ｂ及び第２直線部分４３ｃの各々のゲート幅方向Ｗｇｄの長さを含む。この第１実施形態では、ゲート電極４３の全体が半導体層２１と重畳しているので、ゲート電極４３の一端側から他端側までの長さがゲート幅Ｗｇとなる。
【0084】
なお、図８に示すように、この第１実施形態では、突起部２４ａにもｎ型のウエル領域２５が設けられているが、ｎ型の半導体領域２６は突起部２４ａに設けられていない。
【0085】
＜画素トランジスタ＞
図４に示すように、光電変換領域２２は、これに限定されないが、図３の画素回路１６に含まれる画素トランジスタＱを更に備えている。この第１実施形態では、例えば、図４に示すように、１つの画素ブロック１５に含まれる４つの画素３（３ａ，３ｂ，３ｃ，３ｄ）のうち、画素３ａの光電変換領域２２は画素トランジスタＱとして増幅トランジスタＡＭＰを更に有し、画素３ｂの光電変換領域２２は画素トランジスタＱとして選択トランジスタＳＥＬを更に有し、画素３ｃの光電変換領域２２は画素トランジスタＱとしてリセットトランジスタＲＳＴを更に有し、画素３ｄの光電変換領域２２は切替トランジスタＦＤＧを更に有する。
図４に示すように、光電変換領域２２は、これに限定されないが、図３の画素回路１６に含まれる画素トランジスタＱを更に備えている。この第１実施形態では、例えば、図４に示すように、１つの画素ブロック１５に含まれる４つの画素３（３ａ，３ｂ，３ｃ，３ｄ）のうち、画素３ａの光電変換領域２２は画素トランジスタＱとして増幅トランジスタＡＭＰを更に有し、画素３ｂの光電変換領域２２は画素トランジスタＱとして選択トランジスタＳＥＬを更に有し、画素３ｃの光電変換領域２２は画素トランジスタＱとしてリセットトランジスタＲＳＴを更に有し、画素３ｄの光電変換領域２２は切替トランジスタＦＤＧを更に有する。
【0086】
なお、この第１実施形態では、画素回路１６に含まれる画素トランジスタＱを光電変換領域２２に設けた場合について説明しているが、画素トランジスタＱは半導体層２１に積層された他の半導体層に設けてもよい。
【0087】
≪固体撮像装置の製造方法≫
次に、本技術の第１実施形態に係る固体撮像装置１Ａの製造方法について、図１０から図１６を用いて説明する。
この第１実施形態では、固体撮像装置１Ａの製造方法に含まれる分離領域３１及び光電変換領域２２の製造に特化して説明する。
また、図１０から図１６では、図４及び図５に示す１つの画素ブロック１５に対応する画素ブロック形成領域１７を例示している。したがって、画素ブロック形成領域１７は、各々が掘り込み部形成領域３３Ｚで取り囲まれた４つの光電変換領域２２を含む。
次に、本技術の第１実施形態に係る固体撮像装置１Ａの製造方法について、図１０から図１６を用いて説明する。
この第１実施形態では、固体撮像装置１Ａの製造方法に含まれる分離領域３１及び光電変換領域２２の製造に特化して説明する。
また、図１０から図１６では、図４及び図５に示す１つの画素ブロック１５に対応する画素ブロック形成領域１７を例示している。したがって、画素ブロック形成領域１７は、各々が掘り込み部形成領域３３Ｚで取り囲まれた４つの光電変換領域２２を含む。
【0088】
まず、図１０（平面図）及び図１１（縦断面図）に示すように、半導体層２１にｐ型のウエル領域２５及びｎ型の半導体領域２６を形成する。ｐ型のウエル領域２５は、半導体層２１の光電変換領域２２及び掘り込み部形成領域３３Ｚを含む全域に亘って形成する。ｎ型の半導体領域２６は、光電変換領域２２毎に選択的に形成する。図１０では、１つの画素ブロック形成領域１７において、まだ区画されていない４つの光電変換領域２２を例示している。そして、４つの光電変換領域２２の各々は、Ｘ方向及びＹ方向のそれぞれの方向に２つずつ並ぶ２×２の配置になっている。ｐ型のウエル領域２５及びｎ型の半導体領域２６の各々は、周知のフォトリソグラフィ技術及び不純物イオン注入法によって形成することができる。
【0089】
この工程において、ｎ型の半導体領域２６は、ｐ型のウエル領域２５の中に設けられており、上面部側、下面部側及び４つの側面部側（六面部）がｐ型のウエル領域２５で取り囲まれている。
【0090】
また、この工程において、各光電変換領域２２は、まだ区画されておらず、この後の工程で掘り込み部３３（図１３Ａ及び図１３Ｂ参照）が形成される掘り込み部形成領域３３Ｚで周囲を仮想的に取り囲まれている。掘り込み部形成領域３３Ｚは、物理的に形成されているものではないが、各光電変換領域２２の周囲を取り囲む格子状の平面パターンに設定されている。
【0091】
ここで、この第１実施形態の固体撮像装置１Ａの製造では、半導体層２１のＺ方向の厚さを薄くする薄厚化工程（図１６参照）が実施される。この薄厚化工程において、半導体層２１は、図１１に示す薄厚化線Ｓ２ａまで薄く加工される。
【0092】
次に、掘り込み部形成領域３３Ｚを選択的にエッチングし、図１２（平面図）、図１３Ａ（縦断面図）及び図１３Ｂ（縦断面図）に示すように、光電変換領域２２の周囲を取り囲み、かつ半導体層２１の第１の面部Ｓ１から第２の面部Ｓ２側に向かって延伸する掘り込み部３３を形成する。
掘り込み部３３は、光電変換領域２２が、本体部２３と、この本体部２３から掘り込み部３３側に突出する突起部２４ａと、を含む形状となるように形成する。掘り込み部３３は、各光電変換領域２２の周囲を取り囲む格子状平面パターンで形成する。掘り込み部３３は、この後の薄厚化工程で実施される半導体層２１の薄厚化線Ｓ２ａよりも深く形成する。掘り込み部３３は、例えば、周知のフォトリソグラフィ技術及び異方性ドライエッチング技術を用いて、半導体層２１の掘り込み部形成領域３３Ｚを選択的にエッチングすることによって形成することができる。
掘り込み部３３は、光電変換領域２２が、本体部２３と、この本体部２３から掘り込み部３３側に突出する突起部２４ａと、を含む形状となるように形成する。掘り込み部３３は、各光電変換領域２２の周囲を取り囲む格子状平面パターンで形成する。掘り込み部３３は、この後の薄厚化工程で実施される半導体層２１の薄厚化線Ｓ２ａよりも深く形成する。掘り込み部３３は、例えば、周知のフォトリソグラフィ技術及び異方性ドライエッチング技術を用いて、半導体層２１の掘り込み部形成領域３３Ｚを選択的にエッチングすることによって形成することができる。
【0093】
この工程において、光電変換領域２２は、掘り込み部３３によって区画及び分離され、かつ本体部２３及び突起部２４ａを含む形状で形成される。本体部２３は、平面形状が４つの辺２３ａ，２３ｂ，２３ｃ，２３ｄを有する方形状で形成される。突起部２４ａは、平面視で本体部２３の４つの辺２３ａ，２３ｂ，２３ｃ，２３ｄのうち、延伸方向が異なる２つの辺２３ｂ，２３ｃ側にそれぞれ形成される。そして、突起部２４ａは、この後の工程で形成されるゲート電極４３と重畳する位置に形成される。そして、突起部２４ａは、半導体層２１の第１の面部Ｓ１から第２の面部Ｓ２側に向かって延伸する。
【0094】
次に、半導体層２１に掘り込み部３３を形成して光電変換領域２２を区画した後、図示していないが、洗浄工程を実施する。
【0095】
この洗浄工程において、光電変換領域は、本体部と、この本体部から掘り込み部側に突出する突起部とを含む構成になっているので、洗浄液の蒸発に起因する毛細管力（表面張力）による光電変換領域２２の撓み（倒れ込み）を生じ難くする耐性応力を向上させることができる。
【0096】
【0097】
掘り込み部３３の内部の分離絶縁膜３４は、例えば、掘り込み部３３の内部を含む半導体層２１の第１の面部Ｓ１上の全面に分離絶縁膜３４を形成し、その後、半導体層２１の第１の面部Ｓ１上の分離絶縁膜３４をＣＭＰ法やエッチバック法などにより選択的に除去することによって形成することができる。分離絶縁膜３４としては、例えば、酸化シリコン膜を用いることができる。
【0098】
この工程において、掘り込み部３３と、この掘り込み部３３の内部に設けられた分離絶縁膜３４と、を含む分離領域３１が形成される。そして、光電変換領域２２が分離領域３１で区画され、かつ互いに隣り合う他の光電変換領域２２と電気的及び光学的に分離される。
【0099】
次に、各光電変換領域２２において、図１５に示すように、ゲート電極４３を含む転送トランジスタＴＲを形成すると共に、図示していないが、ｎ型の中継領域ＲＡ、ｎ型の浮遊拡散領域ＦＤ、ｐ型の給電用コンタクト領域ＷＣ及び画素トランジスタＱなどを形成する。ゲート電極４３、ｎ型の中継領域ＲＡ、ｎ型の浮遊拡散領域ＦＤ、ｐ型の給電用コンタクト領域ＷＣ及び画素トランジスタＱなどは、図４及び図５に示す位置に形成する。
【0100】
この工程において、図１５に示すように、ゲート電極４３は、半導体層２１の第１の面部Ｓ１の外側にゲート絶縁膜４２を介在して形成される。そして、ゲート電極４３は、平面視で光電変換領域２２の本体部２３及び突起部２４ａに亘って形成される。
【0101】
次に、図示していないが、半導体層２１の第１の面部Ｓ１側に多層配線層を形成し、その後、図１６に示すように、半導体層２１の第２の面部Ｓ２側を、例えばＣＭＰ法で薄厚化線Ｓ２ａまで切削して半導体層２１の厚さを薄くする薄厚化工程を実施する。
この工程において、半導体層２１の第１の面部Ｓ１側から半導体層２１の厚さ方向（Ｚ方向）に沿って延伸し、かつ半導体層２１の第２の面部Ｓ２に到達する分離領域３１が形成されると共に、この分離領域３１で区画され、かつ本体部２３及び突起部２４ａを含む光電変換領域２２が形成される。
この工程において、半導体層２１の第１の面部Ｓ１側から半導体層２１の厚さ方向（Ｚ方向）に沿って延伸し、かつ半導体層２１の第２の面部Ｓ２に到達する分離領域３１が形成されると共に、この分離領域３１で区画され、かつ本体部２３及び突起部２４ａを含む光電変換領域２２が形成される。
【0102】
【0103】
≪第１実施形態の主な効果≫
次に、この第１実施形態の主な効果について、図１７Ａ及び図１７Ｂを参照して説明する。
図１７Ａは、突起部を含まない光電変換領域に転送トランジスタＴＲのゲート電極４３を設けた従来技術において、ゲート電極４３の直下の半導体層２１におけるポテンシャルの一例を示す図である。
図１７Ｂは、光電変換領域２２の本体部２３及び突起部２４ａに亘って転送トランジスタＴＲのゲート電極４３を設けた本技術の第１実施形態において、ゲート電極４３の直下の半導体層２１におけるポテンシャルの一例を示す図である。
次に、この第１実施形態の主な効果について、図１７Ａ及び図１７Ｂを参照して説明する。
図１７Ａは、突起部を含まない光電変換領域に転送トランジスタＴＲのゲート電極４３を設けた従来技術において、ゲート電極４３の直下の半導体層２１におけるポテンシャルの一例を示す図である。
図１７Ｂは、光電変換領域２２の本体部２３及び突起部２４ａに亘って転送トランジスタＴＲのゲート電極４３を設けた本技術の第１実施形態において、ゲート電極４３の直下の半導体層２１におけるポテンシャルの一例を示す図である。
【0104】
なお、従来技術の図１７Ａでは、本技術の第１実施形態と同一の部分には同様の符号を付している。
【0105】
図１７Ａに示すように、下向きをポテンシャルのプラスとしたとき、ゲート電極４３の直下の半導体層２１（平面視でゲート電極４３と重畳する半導体層２１）におけるポテンシャルは、ゲート電極４３のゲート幅方向Ｗｇｄの端になるほど小さい。これは、ゲート電極４３のゲート幅方向Ｗｇｄの中央に比べて、ゲート電極４３のゲート幅方向Ｗｇｄの端ではゲート電極４３の外からのバイアスがないため、ポテンシャルが小さくなる。このため、ゲート電極４３のゲート幅方向Ｗｇｄの端では、電流駆動力、即ち相互コンダクタンス（ｇｍ）が劣化する。
【0106】
一方、画素サイズの縮小化に伴う転送トランジスタＴＲの微細化により、ゲート電極４３のゲート幅Ｗｇが短くなるため、転送トランジスタＴＲの相互コンダクタンスは劣化していく。
【0107】
これに対し、図１７Ｂに示すように、この第１実施形態の光電変換領域２２は、本体部２３と、この本体部２３から分離領域３１側に突出する突起部２４ａとを含む。そして、この第１実施形態の転送トランジスタＴＲは、半導体層２１の第１の面部Ｓ１側で光電変換領域２２の本体部２３及び突起部２４ａに亘って設けられたゲート電極４３を有する。即ち、この第１実施形態では、従来の光電変換領域に相当する本体部２３から突起部２４ａにゲート電極４３を半導体層２１の第１の面部Ｓ１の面方向に延伸させている。
【0108】
このため、図１７Ａに示す従来技術と比較して、ゲート電極４３のゲート幅Ｗｇが長くなり、実効的に使われるポテンシャルを大きくすることができ、転送トランジスタＴＲの相互コンダクタンス（ｇｍ）を改善、即ち相互コンダクタンス（ｇｍ）の向上を図ることができる。
【0109】
【0110】
【0111】
この洗浄工程において、従来の光電変換領域では、単純な直方体の形状になっているため、図１２、図１３Ａ及び図１３Ｂを参照して説明すれば、洗浄液の蒸発に起因する毛細管力（表面張力）により、光電変換領域が掘り込み部３３側に倒れ込むように撓むことがある。そして、この撓みにより、平面視で隣り合う２つの光電変換領域の間における掘り込み部３３の開口端側（半導体層２１の第１の面部Ｓ１側）の幅が設計値よりも狭くなる幅狭現象が生じる。この幅狭現象が生じた場合、掘り込み部３３の内部への膜の埋め込みが困難となり、歩留まりの低下の要因となる。
【0112】
近年、赤外光を扱うデバイスでは、量子効率ＱＥを改善するために、半導体層２１のＺ方向の厚さを厚くし、光電変換領域における半導体層２１内の光路長を伸ばす検討が行われている。しかしながら、半導体層２１の厚さの増加に伴い掘り込み部３３のアスペクト比が大きく（高く）なり、光電変換領域の掘り込み部３３側への倒れ込みが顕著になる。
【0113】
これに対し、この第１実施形態の光電変換領域２２は、従来の光電変換領域に相当する本体部２３から掘り込み部３３側に突出する突起部２４ａを有している。このため、半導体層２１に掘り込み部３３を形成して光電変換領域２２を区画した後の洗浄工程において、洗浄液の蒸発に起因する毛細管力（表面張力）による光電変換領域２２の撓み（倒れ込み）を生じ難くする耐性応力を向上させることができ、掘り込み部３３の内部への膜の埋め込みが容易となる。
【0114】
したがって、この第１実施形態に係る固体撮像装置１Ａによれば、従来の単純な直方体形状の光電変換領域の場合と比較して製造歩留まりの向上を図ることができる。
【0115】
なお、光電変換領域２２に突起部２４ａを持たせる方法として、一部を除いて光電変換領域２２の平面サイズを縮小させる方法と、分離領域３１の一部の幅を狭くする方法とがある。何れの方法においても、平面視で本体部２３から分離領域３１側に突起部２４ａが突出する形状となる。
【0116】
≪第１実施形態の変形例≫
＜変形例１－１＞
上述の第１実施形態では、図８に示すように、ｎ型の半導体領域２６が光電変換領域２２の本体部２３に選択的に設けられた場合について説明したが、本技術は、図８に示すｎ型の半導体領域２６に限定されるものでない。
例えば、図１８Ａ及び図１８Ｂに示すように、ｎ型の半導体領域２６は、光電変換領域２２の本体部２３及び突起部２４ａに亘って設けてもよい。換言すれば、ｎ型の半導体領域２６は、本体部２３から突起部２４ａに食み出す構成としてもよい。この場合、ｎ型の半導体領域２６の体積が増大するので、飽和信号量Ｑｓをより改善することができる。
＜変形例１－１＞
上述の第１実施形態では、図８に示すように、ｎ型の半導体領域２６が光電変換領域２２の本体部２３に選択的に設けられた場合について説明したが、本技術は、図８に示すｎ型の半導体領域２６に限定されるものでない。
例えば、図１８Ａ及び図１８Ｂに示すように、ｎ型の半導体領域２６は、光電変換領域２２の本体部２３及び突起部２４ａに亘って設けてもよい。換言すれば、ｎ型の半導体領域２６は、本体部２３から突起部２４ａに食み出す構成としてもよい。この場合、ｎ型の半導体領域２６の体積が増大するので、飽和信号量Ｑｓをより改善することができる。
【0117】
【0118】
＜変形例１－２＞
また、上述の第１実施形態では、図６に示すように、光電変換領域２２の本体部２３から分離領域３１側に突出する突起部として、転送トランジスタＴＲのゲート電極４３と重畳する突起部２４ａを設けた場合について説明したが、突起部としては、転送トランジスタＴＲのゲート電極４３と重畳する突起部２４ａに限定されるものではない。
また、上述の第１実施形態では、図６に示すように、光電変換領域２２の本体部２３から分離領域３１側に突出する突起部として、転送トランジスタＴＲのゲート電極４３と重畳する突起部２４ａを設けた場合について説明したが、突起部としては、転送トランジスタＴＲのゲート電極４３と重畳する突起部２４ａに限定されるものではない。
【0119】
例えば、図１９に示すように、転送トランジスタＴＲのゲート電極４３と重畳する突起部２４ａとは別に、光電変換領域２２の本体部２３から分離領域３１側に突出する突起部２４ｂを設けてもよい。この突起部２４ｂは、平面視で光電変換領域２２の本体部２３の４つの辺２３ａ，２３ｂ，２３ｃ，２３ｄのうち、平面視でゲート電極４３と重畳する突起部２４ａが配置される辺以外の辺側に配置することが好ましい。上述の実施形態１では、本体部２３の辺２３ｂ側と辺２３ｃ側とに突起部２４ａを設けているので、突起部２４ｂは、本体部２３の辺２３ａ側と辺２４ｄ側とに設けることが好ましい。
【0120】
また、図１９に示すように、突起部２４ｂは、平面視で互いに隣り合う２つの光電変換領域２２において、Ｘ方向やＹ方向で隣り合わないように位置をずらすことが好ましい。また、突起部２４ｂは、平面視で互いに隣り合う２つの光電変換領域２２において、平面視で突起部２４ａと隣り合わない位置に設けることが好ましい。
【0121】
＜変形例１－３，１－４＞
また、上述の第１実施形態では、転送トランジスタＴＲのゲート電極４３の平面形状を、図７に示すように、略Ｌ字形状とした場合について説明したが、本技術は、平面形状が略Ｌ字形状のゲート電極４３に限定されるものではない。
また、上述の第１実施形態では、転送トランジスタＴＲのゲート電極４３の平面形状を、図７に示すように、略Ｌ字形状とした場合について説明したが、本技術は、平面形状が略Ｌ字形状のゲート電極４３に限定されるものではない。
【0122】
例えば、図２０に示すように、平面形状がＬ字形状のゲート電極４３を有する転送トランジスタＴＲにおいても、本技術を適用することができる。Ｌ字形状のゲート電極４３は、Ｘ方向において、平面視で光電変換領域２２の本体部２３と重畳する一端側から本体部２３の辺２３ｂ側の突起部２４ａに向かって延伸する第１直線部分４３ｂと、Ｙ方向において、平面視で第１直線部分４３ｂの一端側から本体部２３の辺２３ｃ側の突起部２４ａに向かって延伸する第２直線部分４３ｃと、を有する。この変形例１－３のゲート電極４３においても、平面視で一端側と他端側との間に曲がり部を有する。
また、図２１に示すように、平面形状がＩ字形状のゲート電極４３を有する転送トランジスタＴＲにおいても、本技術を適用することができる。Ｉ字形状のゲート電極４３は、中間部が光電変換領域２２の本体部２３と重畳し、互いに反対側に位置する一端側及び他端側が光電変換領域２２の本体部２３の互いに反対側に位置する２つの辺側の突起部２４ａと個別に重畳するように延伸する。図２１では、一例としてＹ方向に延伸するゲート電極４３を例示しているが、ゲート電極４３がＸ方向に延伸する場合にも本技術を適用することができる。
＜変形例１－５＞
また、上述の第１実施形態では、半導体層２１の厚さ方向（Ｚ方向）に直線状に延伸する分離領域３１について説明したが、本技術は上述の第１実施形態の分離領域３１に限定されるものではない。
例えば、図２２に示すように、分離領域３１は、半導体層２１の厚さ方向（Ｚ方向）において、半導体層２１の第１の面部Ｓ１側に設けられた第１縦部分３１ｚ１と、この第１縦部分３１ｚ１から半導体層２１の第２の面部Ｓ２側に向かって延伸し、かつ幅が第１縦部分３１ｚ１の幅よりも幅狭の第２縦部分３１ｚ２と、この第１縦部分３１ｚ１の幅と第２縦部分３１ｚ２の幅との違いによる段差部３１ｚｓと、を含む構成としてもよい。この変形例１－５の場合、上述の第１実施形態と比較してｎ型の半導体領域２６の体積が増大するので、飽和信号量Ｑｓをより改善することができる。
なお、図２２は、図１０のａ１０－ａ１０切断線と同一位置での縦断面構造を示す縦断面図である。
また、図２２では、平坦化膜５１、光学フィルタ５３及びマイクロレンズ５４などの図示を省略している。
また、図２１に示すように、平面形状がＩ字形状のゲート電極４３を有する転送トランジスタＴＲにおいても、本技術を適用することができる。Ｉ字形状のゲート電極４３は、中間部が光電変換領域２２の本体部２３と重畳し、互いに反対側に位置する一端側及び他端側が光電変換領域２２の本体部２３の互いに反対側に位置する２つの辺側の突起部２４ａと個別に重畳するように延伸する。図２１では、一例としてＹ方向に延伸するゲート電極４３を例示しているが、ゲート電極４３がＸ方向に延伸する場合にも本技術を適用することができる。
＜変形例１－５＞
また、上述の第１実施形態では、半導体層２１の厚さ方向（Ｚ方向）に直線状に延伸する分離領域３１について説明したが、本技術は上述の第１実施形態の分離領域３１に限定されるものではない。
例えば、図２２に示すように、分離領域３１は、半導体層２１の厚さ方向（Ｚ方向）において、半導体層２１の第１の面部Ｓ１側に設けられた第１縦部分３１ｚ１と、この第１縦部分３１ｚ１から半導体層２１の第２の面部Ｓ２側に向かって延伸し、かつ幅が第１縦部分３１ｚ１の幅よりも幅狭の第２縦部分３１ｚ２と、この第１縦部分３１ｚ１の幅と第２縦部分３１ｚ２の幅との違いによる段差部３１ｚｓと、を含む構成としてもよい。この変形例１－５の場合、上述の第１実施形態と比較してｎ型の半導体領域２６の体積が増大するので、飽和信号量Ｑｓをより改善することができる。
なお、図２２は、図１０のａ１０－ａ１０切断線と同一位置での縦断面構造を示す縦断面図である。
また、図２２では、平坦化膜５１、光学フィルタ５３及びマイクロレンズ５４などの図示を省略している。
【0123】
〔第２実施形態〕
本技術の第２実施形態に係る固体撮像装置１Ｂは、基本的に上述の第１実施形態と同様の構成になっており、１つの画素ブロック１５に含まれる４つの光電変換領域２２（４つの画素３ａ，３ｂ，３ｃ，３ｄ）の各々のｎ型の浮遊拡散領域ＦＤ及び転送トランジスタＴＲの配置が異なっている。
本技術の第２実施形態に係る固体撮像装置１Ｂは、基本的に上述の第１実施形態と同様の構成になっており、１つの画素ブロック１５に含まれる４つの光電変換領域２２（４つの画素３ａ，３ｂ，３ｃ，３ｄ）の各々のｎ型の浮遊拡散領域ＦＤ及び転送トランジスタＴＲの配置が異なっている。
【0124】
即ち、図２３（平面図）、図２４（図２３のａ２３－ａ２３切断線に沿った縦断面図）及び図２５（図２３において転送トランジスタのゲート電極を省略した平面図）に示すように、この第２実施形態の１つの画素ブロック１５に含まれる４つの光電変換領域２２（４つの画素３ａ，３ｂ，３ｃ，３ｄ）の各々のｎ型の浮遊拡散領域ＦＤは、平面視で分離領域３１の交差部３１ｘｙを取り囲むようにして交差部３１ｘｙの外側に、交差部３１ｘｙと互いに隣り合って設けられている。
【0125】
また、図２３から図２５に示すように、１つの画素ブロック１５に含まれる４つの光電変換領域２２（４つの画素３ａ，３ｂ，３ｃ，３ｄ）の各々の転送トランジスタＲＴは、平面視で分離領域３１の交差部３１ｘｙ側に偏って設けられている。そして、この４つの光電変換領域２２の各々の転送トランジスタＴＲのゲート電極４３は、平面視で分離領域３１の交差部３１ｘｙを囲むようにしてｎ型の浮遊拡散領域ＦＤの外側に設けられている。
【0126】
この第２実施形態の場合、４つの光電変換領域２２の各々のゲート電極４３が平面視で互いに隣り合うので、平面視で互いに隣り合う２つのゲート電極４３の何れか一方のゲート電極４３を光電変換領域２２の突起部２４ａと重畳させる構成とすることが好ましい。
【0127】
この第２実施形態に係る固体撮像装置１Ｂにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
【0128】
〔第３実施形態〕
本技術の第３実施形態に係る固体撮像装置１Ｃは、基本的に上述の第１実施形態と同様の構成になっており、転送トランジスタの構成が異なっている。
本技術の第３実施形態に係る固体撮像装置１Ｃは、基本的に上述の第１実施形態と同様の構成になっており、転送トランジスタの構成が異なっている。
【0129】
即ち、図２６（平面図）及び図２７（図２６のａ２６－ａ２６切断線に沿った縦断面図）に示すように、本技術の第３実施形態に係る固体撮像装置１Ｃは、上述の第１実施形態の図４及び図５に示す転送トランジスタＴＲに替えて、転送トランジスタＴＲＶを備えている。その他の構成は、上述の第１実施形態と概ね同様である。
【0130】
図２６及び図２７に示すように、転送トランジスタＴＲＶは、半導体層２１の第１の面部Ｓ１側に設けられている。転送トランジスタＴＲＶは、半導体層２１の第１の面部Ｓ１側に設けられたゲート電極４６と、このゲート電極４６と半導体層２１との間に設けられたゲート絶縁膜４２と、を有する。また、転送トランジスタＴＲＶは、ソース領域及びドレイン領域として機能するｎ型の半導体領域２６及びｎ型の浮遊拡散領域ＦＤと、チャネル形成領域として機能するｐ型のウエル領域２５と、を更に有する。この転送トランジスタＴＲＶは、これに限定されないが、例えばバーチカル型で構成されている。
【0131】
図２６及び図２７に示すように、転送トランジスタＴＲＶのゲート電極４６は、半導体層２１の第１の面部Ｓ１の外側にゲート絶縁膜４２を介在して設けられた頭部４７と、この頭部４７から半導体層２１の内部に突出し、かつゲート絶縁膜４２を介在して半導体層２１と互いに隣り合う脚部４８と、を有する。この第１実施形態のゲート電極４６は、これに限定されないが、例えば、脚部４８が頭部４７よりも幅狭になっている。
【0132】
ゲート電極４６の脚部４８は、半導体層２１の掘り込み部４５にゲート絶縁膜４２を介在して設けられ、かつｎ型の半導体領域２６に到達している。
【0133】
ゲート電極４６の頭部４７は、これに限定されないが、例えば上述の第１実施形態のゲート電極４３と同様の構成になっている。具体的には、ゲート電極４６の頭部４７は、半導体層２１の第１の面部Ｓ１側において、光電変換領域２２の本体部２３及び突起部２４に亘って設けられている。そして、ゲート電極４６の頭部４７は、ゲート幅方向Ｗｇｄの一端側及び他端側が光電変換領域２２の２つの突起部２４ａと重畳している。
【0134】
図２６及び図２７に示すように、ゲート電極４６の頭部４７は、平面視で本体部２３の辺２３ｂと２３ｃとで挟まれた角部から離間し、かつ本体部２３の辺２３ｂ及び辺２３ｃに対して斜めに延伸する傾斜部分４７ａと、傾斜部分４７ａの一端側から本体部２３の辺２３ｂ側の突起部２４ａに向かって延伸する第１直線部分４７ｂと、傾斜部分４７ａの一端側とは反対側の他端側から本体部２３の辺２３ｃ側の突起部２４ａに向かって延伸する第２直線部分４７ｃと、を有する。即ち、ゲート電極４６の頭部４７は、第１直線部分４７ｂ及び第２直線部分４７ｃの各々が光電変換領域２２の本体部２３及び突起部２４ａに亘って延伸している。そして、ゲート電極４６の頭部４７は、上述の第１実施形態と同様に平面形状が略Ｌ字形状で構成されている。
【0135】
ここで、図９を参照して説明すると、ゲート電極４６の頭部４７の短手方向がゲート長方向であり、ゲート電極４３の長手方向がゲート幅方向Ｗｇｄである。この第３実施形態ではゲート電極４６の頭部４７の平面形状が傾斜部分４７ａ、第１直線部分４７ｂ及び第２直線部分４７ｃを含む略Ｌ字形状になっているので、ゲート幅方向Ｗｇｄもゲート電極４６の頭部４７の略Ｌ字形状に沿う方向となる。そして、ゲート電極４６の頭部４７のゲート幅Ｗｇは、平面視でゲート電極４６の頭部４７が半導体層２１と重畳する重畳領域において、傾斜部分４７ａ、第１直線部分及４７ｂ及び第２直線部分４７ｃの各々のゲート幅方向Ｗｇｄの長さを含む。この第３実施形態では、ゲート電極４６の頭部４７の全体が半導体層２１と重畳しているので、頭部４７の一端側から他端側までの長さがゲート幅Ｗｇとなる。
【0136】
ゲート電極４６の脚部４８は、頭部４７の傾斜部分４７ａと一体化されている。頭部４７及び脚部４８を含むゲート電極４６は，上述の第１実施形態のゲート電極４３と同様に、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で構成されている。
【0137】
この第３実施形態の転送トランジスタＴＲＶも、ゲート電極４６にゲート電圧が印加されてオン状態となったとき、ｎ型の半導体領域２６と、ｎ型の浮遊拡散領域ＦＤとを電気的に繋ぐ電荷転送路（チャネル）がｐ型のウエル領域２５に形成される。そして、光電変換部２７のｎ型の半導体領域２６で光電変換された信号電荷が、ｎ型の半導体領域２６から電荷転送路を通ってｎ型の浮遊拡散領域ＦＤに転送される。
【0138】
この第３実施形態に係る固体撮像装置１Ｃにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
【0139】
≪第３実施形態の変形例≫
＜変形例３－１＞
上述の第３実施形態では、図２７に示すように、ｎ型の半導体領域２６が光電変換領域２２の本体部２３に選択的に設けられた場合について説明したが、上述の変形例１－１と同様に、ｎ型の半導体領域２６を、光電変換領域２２の本体部２３及び突起部２４ａに亘って設けてもよい。
＜変形例３－２＞
＜変形例３－１＞
上述の第３実施形態では、図２７に示すように、ｎ型の半導体領域２６が光電変換領域２２の本体部２３に選択的に設けられた場合について説明したが、上述の変形例１－１と同様に、ｎ型の半導体領域２６を、光電変換領域２２の本体部２３及び突起部２４ａに亘って設けてもよい。
＜変形例３－２＞
【0140】
また、図示していないが、上述の変形例１－２と同様に、転送トランジスタＴＲＶのゲート電極４６と重畳する突起部２４ａとは別に、光電変換領域２２の本体部２３から分離領域３１側に突出する突起部２４ｂを設けてもよい。
【0141】
＜変形例３－３＞
また、上述の第３実施形態では、ゲート電極４６の頭部４７の平面形状を、図２６に示すように、略Ｌ字形状とした場合について説明したが、本技術は、平面形状が略Ｌ字形状のゲート電極４６に限定されるものではない。
また、上述の第３実施形態では、ゲート電極４６の頭部４７の平面形状を、図２６に示すように、略Ｌ字形状とした場合について説明したが、本技術は、平面形状が略Ｌ字形状のゲート電極４６に限定されるものではない。
【0142】
例えば、図２８に示すように、頭部４７の平面形状がＬ字形状で構成されたゲート電極４６を有する転送トランジスタＴＲＶにおいても、本技術を適用することができる。Ｌ字形状の頭部４７は、Ｘ方向において、平面視で光電変換領域２２の本体部２３と重畳する一端側から本体部２３の辺２３ｂ側の突起部２４ａに向かって延伸する第１直線部分４６ｂと、Ｙ方向において、平面視で第１直線部分４６ｂの一端側から本体部２３の辺２３ｃ側の突起部２４ａに向かって延伸する第２直線部分４６ｃと、を有する。この変形例３－３の場合、ゲート電極の脚部４８は、平面視で第１直線部分４６ｂと第２直線部分４６ｃとの連結部に一体的に連結されている。この変形例３－３のゲート電極４６においても、平面視で一端側と他端側との間に曲がり部を有する。
【0143】
＜変形例３－４＞
また、図２９に示すように、頭部４７の平面形状がＩ字形状のゲート電極４６を有する転送トランジスタＴＲＶにおいても、本技術を適用することができる。Ｉ字形状の頭部４７は、中間部が光電変換領域２２の本体部２３と重畳し、互いに反対側に位置する一端側及び他端側が光電変換領域２２の本体部２３の互いに反対側に位置する２つの辺側の突起部２４ａと個別に重畳するように延伸する。図２９では、一例としてＹ方向に延伸するゲート電極４６の頭部４７を例示しているが、ゲート電極４６の頭部４７がＸ方向に延伸する場合にも本技術を適用することができる。この変形例３－４の場合、ゲート電極４６の脚部４８は、平面視で頭部４７の中間部に一体的に連結されている。
また、図２９に示すように、頭部４７の平面形状がＩ字形状のゲート電極４６を有する転送トランジスタＴＲＶにおいても、本技術を適用することができる。Ｉ字形状の頭部４７は、中間部が光電変換領域２２の本体部２３と重畳し、互いに反対側に位置する一端側及び他端側が光電変換領域２２の本体部２３の互いに反対側に位置する２つの辺側の突起部２４ａと個別に重畳するように延伸する。図２９では、一例としてＹ方向に延伸するゲート電極４６の頭部４７を例示しているが、ゲート電極４６の頭部４７がＸ方向に延伸する場合にも本技術を適用することができる。この変形例３－４の場合、ゲート電極４６の脚部４８は、平面視で頭部４７の中間部に一体的に連結されている。
【0144】
＜変形例３－５＞
また、図３０に示すように、頭部４７の平面形状がＹ字形状のゲート電極４６を有する転送トランジスタＴＲＶにおいても、本技術を適用することができる。Ｙ字形状の頭部４７は、平面視で本体部２３の辺２３ｂと２３ｃとで挟まれた角部から離間し、かつ本体部２３の辺２３ｂ及び辺２３ｃに対して斜めに延伸する傾斜部分４７ａと、傾斜部分４７ａの一端側から本体部２３の辺２３ｂ側の突起部２４ａに向かって延伸する第１直線部分４７ｂと、傾斜部分４７ａの一端側から本体部２３の辺２３ｃ側の突起部２４ａに向かって延伸する第２直線部分４７ｃと、を有する。この変形例３－５の場合、ゲート電極４６の脚部４８は、平面視で傾斜部分４７ａに一体的に連結されている。また、この変形例３－５のゲート電極４６においても、平面視で一端側と他端側との間に曲がり部を有する。
また、図３０に示すように、頭部４７の平面形状がＹ字形状のゲート電極４６を有する転送トランジスタＴＲＶにおいても、本技術を適用することができる。Ｙ字形状の頭部４７は、平面視で本体部２３の辺２３ｂと２３ｃとで挟まれた角部から離間し、かつ本体部２３の辺２３ｂ及び辺２３ｃに対して斜めに延伸する傾斜部分４７ａと、傾斜部分４７ａの一端側から本体部２３の辺２３ｂ側の突起部２４ａに向かって延伸する第１直線部分４７ｂと、傾斜部分４７ａの一端側から本体部２３の辺２３ｃ側の突起部２４ａに向かって延伸する第２直線部分４７ｃと、を有する。この変形例３－５の場合、ゲート電極４６の脚部４８は、平面視で傾斜部分４７ａに一体的に連結されている。また、この変形例３－５のゲート電極４６においても、平面視で一端側と他端側との間に曲がり部を有する。
【0145】
〔第４実施形態〕
≪電子機器への応用例≫
本技術（本開示に係る技術）は、例えば、デジタルスチルカメラ、デジタルビデオカメラ等の撮像装置、撮像機能を備えた携帯電話機、又は、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
≪電子機器への応用例≫
本技術（本開示に係る技術）は、例えば、デジタルスチルカメラ、デジタルビデオカメラ等の撮像装置、撮像機能を備えた携帯電話機、又は、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【0146】
図３１は、本技術の第４実施形態に係る電子機器（例えば、カメラ）の概略構成を示す図である。
【0147】
図３１に示すように、電子機器１００は、固体撮像装置１０１と、光学レンズ１０２と、シャッタ装置１０３と、駆動回路１０４と、信号処理回路１０５とを備えている。この電子機器１００は、固体撮像装置１０１として、本技術の第１実施形態に係る固体撮像装置１Ａを電子機器（例えばカメラ）に用いた場合の実施形態を示す。
【0148】
光学レンズ１０２は、被写体からの像光（入射光１０６）を固体撮像装置１０１の撮像面上に結像させる。これにより、固体撮像装置１０１内に一定期間にわたって信号電荷が蓄積される。シャッタ装置１０３は、固体撮像装置１０１への光照射期間及び遮光期間を制御する。駆動回路１０４は、固体撮像装置１０１の転送動作及びシャッタ装置１０３のシャッタ動作を制御する駆動信号を供給する。駆動回路１０４から供給される駆動信号（タイミング信号）により、固体撮像装置１０１の電荷転送を行なう。信号処理回路１０５は、固体撮像装置１０１から出力される信号（画素信号（画像信号）に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。
【0149】
このような構成により、固体撮像装置１０１において、転送トランジスタＴＲの相互コンダクタンス（ｇｍ）の向上が図られているため、第４実施形態の電子機器１００の画質性能の向上を図ることができる。
【0150】
なお、上述の実施形態の固体撮像装置を適用できる電子機器１００としては、カメラに限られるものではなく、他の電子機器にも適用することができる。例えば、携帯電話機やタブレット端末等のモバイル機器向けカメラモジュール等の撮像装置に適用してもよい。
【0151】
また、本技術は、上述したイメージセンサとしての固体撮像装置の他、ＴｏＦ（Time of Flight）センサと呼称され、距離を測定する測定する測距センサなども含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射されて返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサにおいても、上述した画素トランジスタを採用することができる。
【0152】
なお、本技術は、以下のような構成としてもよい。
（１）
厚さ方向で互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
前記半導体層の厚さ方向に延伸する分離領域で区画されて前記半導体層に設けられた光電変換領域と、
光電変換部で光電変換された信号電荷を電荷保持部に転送する転送トランジスタと、
を備え、
前記光電変換領域は、前記光電変換部及び前記電荷保持部が設けられた本体部と、平面視で前記本体部から前記分離領域側に突出する突起部と、を含み、
前記転送トランジスタは、前記半導体層の前記第１の面部側で前記光電変換領域の本体部及び突起部に亘って設けられたゲート電極を有する、光検出装置。
（２）
前記本体部及び突起部は、前記ゲート電極のゲート幅方向に沿って並んでいる、上記（１）に記載の光検出装置。
（３）
前記本体部は、平面形状が方形状で構成され、
前記突起部は、平面視で前記本体部の２つの辺側にそれぞれ設けられ、
前記ゲート電極は、ゲート幅方向の一端側及び他端側が２つの前記突起部と重畳している、上記（１）又は（２）に記載の光検出装置。
（４）
前記本体部は、平面形状が方形状で構成され、
前記突起部は、平面視で前記本体部の延伸方向が異なる２つの辺側にそれぞれ設けられ、
前記ゲート電極は、ゲート幅方向の一端側及び他端側が２つの前記突起部と重畳している、上記（１）又は（２）に記載の光検出装置。
（５）
前記ゲート電極は、一端側と他端側との間に曲がり部を有する、上記（４）に記載の光検出装置。
（６）
前記ゲート電極は、前記半導体層の前記第１の面部の外側にゲート絶縁膜を介して設けられている、上記（１）から（５）の何れかに記載の光検出装置。
（７）
前記ゲート電極は、前記半導体層の前記第１の面部の外側にゲート絶縁膜を介して設けられ、かつ前記本体部及び前記突起部に亘って延伸する頭部と、前記頭部から前記半導体層の内部に突出し、かつゲート絶縁膜を介して前記半導体層と隣り合う脚部と、を有する、上記（１）から（５）の何れかに記載の光検出装置。
（８）
前記突起部は、前記半導体層の厚さ方向に沿って延伸している、上記（１）から（７）の何れかに記載の光検出装置。
（９）
前記本体部は、前記半導体層の前記第２の面部側での幅が前記第１の面部側での幅よりも幅広になっている、上記（１）から（７）の何れかに記載の光検出装置。
（１０）
光検出装置と、
被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、
前記光検出装置から出力される信号に信号処理を行う信号処理回路と、
を備え、
前記光検出装置は、
厚さ方向で互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
前記半導体層の厚さ方向に延伸する分離領域で区画されて前記半導体層に設けられた光電変換領域と、
光電変換部で光電変換された信号電荷を電荷保持部に転送する転送トランジスタと、
を備え、
前記光電変換領域は、前記光電変換部及び前記電荷保持部が設けられた本体部と、平面視で前記本体部から前記分離領域側に突出する突起部と、を含み、
前記転送トランジスタは、前記光電変換領域の前記本体部及び前記突起部に亘って設けられたゲート電極を有する、電子機器。
（１）
厚さ方向で互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
前記半導体層の厚さ方向に延伸する分離領域で区画されて前記半導体層に設けられた光電変換領域と、
光電変換部で光電変換された信号電荷を電荷保持部に転送する転送トランジスタと、
を備え、
前記光電変換領域は、前記光電変換部及び前記電荷保持部が設けられた本体部と、平面視で前記本体部から前記分離領域側に突出する突起部と、を含み、
前記転送トランジスタは、前記半導体層の前記第１の面部側で前記光電変換領域の本体部及び突起部に亘って設けられたゲート電極を有する、光検出装置。
（２）
前記本体部及び突起部は、前記ゲート電極のゲート幅方向に沿って並んでいる、上記（１）に記載の光検出装置。
（３）
前記本体部は、平面形状が方形状で構成され、
前記突起部は、平面視で前記本体部の２つの辺側にそれぞれ設けられ、
前記ゲート電極は、ゲート幅方向の一端側及び他端側が２つの前記突起部と重畳している、上記（１）又は（２）に記載の光検出装置。
（４）
前記本体部は、平面形状が方形状で構成され、
前記突起部は、平面視で前記本体部の延伸方向が異なる２つの辺側にそれぞれ設けられ、
前記ゲート電極は、ゲート幅方向の一端側及び他端側が２つの前記突起部と重畳している、上記（１）又は（２）に記載の光検出装置。
（５）
前記ゲート電極は、一端側と他端側との間に曲がり部を有する、上記（４）に記載の光検出装置。
（６）
前記ゲート電極は、前記半導体層の前記第１の面部の外側にゲート絶縁膜を介して設けられている、上記（１）から（５）の何れかに記載の光検出装置。
（７）
前記ゲート電極は、前記半導体層の前記第１の面部の外側にゲート絶縁膜を介して設けられ、かつ前記本体部及び前記突起部に亘って延伸する頭部と、前記頭部から前記半導体層の内部に突出し、かつゲート絶縁膜を介して前記半導体層と隣り合う脚部と、を有する、上記（１）から（５）の何れかに記載の光検出装置。
（８）
前記突起部は、前記半導体層の厚さ方向に沿って延伸している、上記（１）から（７）の何れかに記載の光検出装置。
（９）
前記本体部は、前記半導体層の前記第２の面部側での幅が前記第１の面部側での幅よりも幅広になっている、上記（１）から（７）の何れかに記載の光検出装置。
（１０）
光検出装置と、
被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、
前記光検出装置から出力される信号に信号処理を行う信号処理回路と、
を備え、
前記光検出装置は、
厚さ方向で互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
前記半導体層の厚さ方向に延伸する分離領域で区画されて前記半導体層に設けられた光電変換領域と、
光電変換部で光電変換された信号電荷を電荷保持部に転送する転送トランジスタと、
を備え、
前記光電変換領域は、前記光電変換部及び前記電荷保持部が設けられた本体部と、平面視で前記本体部から前記分離領域側に突出する突起部と、を含み、
前記転送トランジスタは、前記光電変換領域の前記本体部及び前記突起部に亘って設けられたゲート電極を有する、電子機器。
【0153】
本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
【符号の説明】
【0154】
１Ａ，１Ｂ，１Ｃ 固体撮像装置
２ 半導体チップ
２Ａ 画素アレイ部
２Ｂ 周辺部
３ 画素
４ 垂直駆動回路
５ カラム信号処理回路
６ 水平駆動回路
７ 出力回路
８ 制御回路
１０ 画素駆動線
１１ 垂直信号線
１２ 水平信号線
１３ ロジック回路
１４ ボンディングパッド
１５ 画素ブロック
１６ 画素回路
２１ 半導体層
２２ 光電変換領域
２３ 本体部
２３ａ，２３ｂ，２３ｃ，２３ｄ 辺
２４ａ，２４ｂ 突起部
２５ ｐ型のウエル領域
２６ ｎ型の半導体領域
２７ 光電変換部
３１ 分離領域
３１ｘ 第１部分
３１ｙ 第２部分
３１ｘｙ 交差部
３１ｚ１ 第１縦部分
３１ｚ２ 第２縦部分
３３ 掘り込み部
３３Ｚ 掘り込み部形成領域
３４ 分離絶縁膜
４２ ゲート絶縁膜
４３ ゲート電極
４３ａ 傾斜部分，４３ｂ 第１直線部分，４３ｃ 第２直線部分
４５ 掘り込み部
４６ ゲート電極
４７ 頭部
４７ａ 傾斜部分，４７ｂ 第１直線部分，４７ｃ 第２直線部分
４８ 脚部
５１ 平坦化膜
５３ 光学フィルタ
５４ マイクロレンズ
１００ 電子機器
１０１ 固体撮像装置
１０２ 光学レンズ（光学系）
１０３ シャッタ装置
１０４ 駆動回路
１０５ 信号処理回路
ＡＭＰ 増幅トランジスタ
ＦＤ ｎ型の浮遊拡散領域
ＦＤＧ 切替トランジスタ
ＲＡ ｎ型の中継領域
ＲＳＴ リセットトランジスタ
ＳＥＬ 選択トランジスタ
Ｓ１ 第１の面部
Ｓ２ 第２の面部
ＴＲ，ＴＲＶ 転送トランジスタ
ＷＣ 給電用コンタクト領域
２ 半導体チップ
２Ａ 画素アレイ部
２Ｂ 周辺部
３ 画素
４ 垂直駆動回路
５ カラム信号処理回路
６ 水平駆動回路
７ 出力回路
８ 制御回路
１０ 画素駆動線
１１ 垂直信号線
１２ 水平信号線
１３ ロジック回路
１４ ボンディングパッド
１５ 画素ブロック
１６ 画素回路
２１ 半導体層
２２ 光電変換領域
２３ 本体部
２３ａ，２３ｂ，２３ｃ，２３ｄ 辺
２４ａ，２４ｂ 突起部
２５ ｐ型のウエル領域
２６ ｎ型の半導体領域
２７ 光電変換部
３１ 分離領域
３１ｘ 第１部分
３１ｙ 第２部分
３１ｘｙ 交差部
３１ｚ１ 第１縦部分
３１ｚ２ 第２縦部分
３３ 掘り込み部
３３Ｚ 掘り込み部形成領域
３４ 分離絶縁膜
４２ ゲート絶縁膜
４３ ゲート電極
４３ａ 傾斜部分，４３ｂ 第１直線部分，４３ｃ 第２直線部分
４５ 掘り込み部
４６ ゲート電極
４７ 頭部
４７ａ 傾斜部分，４７ｂ 第１直線部分，４７ｃ 第２直線部分
４８ 脚部
５１ 平坦化膜
５３ 光学フィルタ
５４ マイクロレンズ
１００ 電子機器
１０１ 固体撮像装置
１０２ 光学レンズ（光学系）
１０３ シャッタ装置
１０４ 駆動回路
１０５ 信号処理回路
ＡＭＰ 増幅トランジスタ
ＦＤ ｎ型の浮遊拡散領域
ＦＤＧ 切替トランジスタ
ＲＡ ｎ型の中継領域
ＲＳＴ リセットトランジスタ
ＳＥＬ 選択トランジスタ
Ｓ１ 第１の面部
Ｓ２ 第２の面部
ＴＲ，ＴＲＶ 転送トランジスタ
ＷＣ 給電用コンタクト領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13A】
【図13B】
【図14A】
【図14B】
【図15】
【図16】
【図17A】
【図17B】
【図18A】
【図18B】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】