特開 2024-167649 スイッチング素子の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024167649

(43)【公開日】2024-12-04

(54)【発明の名称】スイッチング素子の製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20241127BHJP

   H01L 29/78 20060101ALI20241127BHJP

   H01L 29/12 20060101ALI20241127BHJP

   H01L 29/739 20060101ALI20241127BHJP

【ＦＩ】

H01L29/78 658A

H01L29/78 653A

H01L29/78 652J

H01L29/78 658G

H01L29/78 652T

H01L29/78 655A

【審査請求】未請求

【請求項の数】1

【出願形態】ＯＬ

(21)【出願番号】P 2023083868

(22)【出願日】2023-05-22

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】束原 肇

(57)【要約】

【課題】 底部注入領域を有するスイッチング素子を製造する技術において、スイッチング素子の微細化を可能とするとともにチャネル領域への不純物注入を抑制する。
【解決手段】 スイッチング素子の製造方法であって、前記第１ｎ型領域が露出している範囲内の半導体基板の表面に深さが前記第１ｎ型領域の厚さ以下であるトレンチ（１４）を形成する工程と、前記トレンチの底面にｐ型またはｎ型の不純物を注入することによって前記第２ｎ型領域内に不純物注入領域（３８）を形成する工程と、 前記トレンチの底面をエッチングすることによって前記トレンチの底面に前記不純物注入領域が露出するように前記トレンチの深さを増加させる工程、を有する製造方法。
【選択図】図４

【特許請求の範囲】

【請求項1】

スイッチング素子の製造方法であって、
表面に露出する範囲に第１ｎ型領域（３０）が設けられており、前記第１ｎ型領域の下部にｐ型のボディ領域（３４）が設けられており、前記ボディ領域の下部に第２ｎ型領域（３６）が設けられた半導体基板を準備する工程と、
前記第１ｎ型領域が露出している範囲内の前記表面に、深さが前記第１ｎ型領域の厚さ以下であるトレンチ（１４）を形成する工程と、
前記トレンチの底面にｐ型またはｎ型の不純物を注入することによって、前記第２ｎ型領域内に不純物注入領域（３８）を形成する工程と、
前記不純物注入領域を形成した後に、前記トレンチの底面をエッチングすることによって前記トレンチの底面に前記不純物注入領域が露出するように前記トレンチの深さを増加させる工程と、
前記トレンチの底面に前記不純物注入領域を露出させた後に、前記トレンチの内面を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を形成した後に、前記トレンチ内にゲート電極を形成する工程、
を有する製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書に開示の技術は、スイッチング素子の製造方法に関する。

【0002】

特許文献１には、トレンチ型ゲート構造を有するスイッチング素子の製造方法が開示されている。この製造方法では、ｎ型のソース領域とｐ型のボディ領域を有する半導体基板を準備する。この製造方法では、半導体基板の表面にソース領域を貫通してボディ領域に達するトレンチを形成する。次に、トレンチの側面を覆う側壁絶縁膜を形成する。次に、トレンチの底面に不純物を注入して、トレンチの底面の周辺に底部注入領域を形成する。次に、側壁絶縁膜を除去し、トレンチ内にゲート絶縁膜とゲート電極を形成する。トレンチ型ゲート構造を有するスイッチング素子においては、トレンチの側面のうちのボディ領域の範囲は、スイッチング素子の動作時にチャネルが形成される領域（以下、チャネル領域という）である。特許文献１の製造方法では、底部注入領域に対する注入工程において、側壁絶縁膜によってチャネル領域への不純物の注入が抑制される。このため、特許文献１の製造方法によれば、スイッチング素子の特性のばらつきを抑制できる。なお、特許文献１では底部注入領域にｎ型不純物が注入されるが、底部注入領域にｐ型不純物が注入される場合もある。この場合でも、チャネル領域への不純物の注入を抑制することで、スイッチング素子の特性のばらつきを抑制できる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２１－０２７２５３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１の技術では、トレンチの底面に対する不純物注入において、側壁絶縁膜によって注入範囲が制限される。このため、幅が広い底部注入領域を形成するためには、予め幅が広いトレンチを形成しておく必要である。したがって、この技術では、スイッチング素子の微細化が困難である。

【0005】

また、他の製造方法として、トレンチを形成する前に高エネルギーで不純物を注入し、深い位置に底部注入領域を形成する技術が存在する。底部注入領域を形成した後に、半導体基板の表面にトレンチを形成し、トレンチの底面に底部注入領域を露出させる。この製造方法でも、トレンチの底面周辺に底部注入領域が設けられたスイッチング素子を製造できる。しかしながら、この製造方法では、高エネルギーのイオン注入を実施するために特殊なイオン注入装置が必要となる。また、高エネルギーのイオン注入では単位時間当たりに注入可能な不純物量が低いので、イオン注入工程に時間を要する。このため、この製造方法では、スイッチング素子の製造コストが高くなる。

【0006】

本明細書では、底部注入領域を有するスイッチング素子を製造する技術であって、スイッチング素子の微細化が可能であり、チャネル領域への不純物注入を容易に抑制できる技術を提案する。

【課題を解決するための手段】

【0007】

スイッチング素子の製造方法であって、半導体基板準備工程と、トレンチ形成工程と、不純物注入工程と、トレンチ深さ増加工程と、ゲート絶縁膜形成工程と、ゲート電極形成工程を有する。前記半導体基板準備工程では、表面に露出する範囲に第１ｎ型領域が設けられており、前記第１ｎ型領域の下部にｐ型のボディ領域が設けられており、前記ボディ領域の下部に第２ｎ型領域が設けられた半導体基板を準備する。前記トレンチ形成工程では、前記第１ｎ型領域が露出している範囲内の前記表面に、深さが前記第１ｎ型領域の厚さ以下であるトレンチを形成する。前記不純物注入工程では、前記トレンチの底面にｐ型またはｎ型の不純物を注入することによって、前記第２ｎ型領域内に不純物注入領域を形成する。前記トレンチ深さ増加工程では、前記不純物注入領域を形成した後に、前記トレンチの底面をエッチングすることによって前記トレンチの底面に前記不純物注入領域が露出するように前記トレンチの深さを増加させる。前記ゲート絶縁膜形成工程では、前記トレンチの底面に前記不純物注入領域を露出させた後に、前記トレンチの内面を覆うゲート絶縁膜を形成する。前記ゲート電極形成工程では、前記ゲート絶縁膜を形成した後に、前記トレンチ内にゲート電極を形成する。

【0008】

この製造方法では、深さが第１ｎ型領域の厚さ以下であるトレンチを形成し、その後、トレンチの底面に不純物を注入することによって第２ｎ型領域内に不純物注入領域を形成する。不純物注入領域の形成位置は半導体基板の表面に対して深い位置であるが、トレンチが形成されているので、比較的低い注入エネルギーで不純物注入領域を形成できる。また、トレンチの深さが第１ｎ型領域の厚さ以下であるので、ボディ領域内のチャネル領域への不純物の注入が抑制される。不純物注入領域の形成後に、トレンチの底面に不純物注入領域が露出するようにトレンチの深さを増加させる。その後、ゲート絶縁膜とゲート電極を形成することで、トレンチの底部に不純物注入領域を有するゲート構造が完成する。このように、この製造方法によれば、チャネル領域への不純物の注入を抑制でき、スイッチング素子の特性のばらつきを抑制できる。また、この製造方法によれば、比較的低い注入エネルギーで不純物注入領域を形成でき、容易にゲート構造を形成できる。また、この製造方法によれば、トレンチの幅が狭くても不純物注入領域を形成できるので、スイッチング素子を微細化できる。

【図面の簡単な説明】

【0009】

【図1】スイッチング素子１０の断面図。

【図2】実施形態の製造方法の説明図。

【図3】実施形態の製造方法の説明図。

【図4】実施形態の製造方法の説明図。

【図5】実施形態の製造方法の説明図。

【図6】実施形態の製造方法の説明図。

【図7】実施形態の製造方法の説明図。

【図8】実施形態の製造方法の説明図。

【図9】比較例１の製造方法の説明図。

【図10】比較例２の製造方法の説明図。

【発明を実施するための形態】

【0010】

図１に示すスイッチング素子１０は、ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）である。スイッチング素子１０は、ＳｉＣ（炭化シリコン）により構成された半導体基板１２を有している。なお、半導体基板１２が、シリコン等の他の半導体材料により構成されていてもよい。半導体基板１２の上面１２ａには、複数のトレンチ１４が設けられている。各トレンチ１４の内面は、ゲート絶縁膜１６によって覆われている。各トレンチ１４内にゲート電極１８が配置されている。各ゲート電極１８は、ゲート絶縁膜１６によって半導体基板１２から絶縁されている。半導体基板１２の上部に、層間絶縁膜２０と上部電極２２が設けられている。層間絶縁膜２０は、各ゲート電極１８の上面を覆っている。上部電極２２は、半導体基板１２の上面１２ａと層間絶縁膜２０を覆っている。上部電極２２は、層間絶縁膜２０によって各ゲート電極１８から絶縁されている。上部電極２２は、層間絶縁膜２０が存在しない位置で半導体基板１２の上面１２ａに接している。半導体基板１２の下部には、下部電極２４が設けられている。下部電極２４は、半導体基板１２の下面１２ｂに接している。

【0011】

半導体基板１２は、複数のソース領域３０、複数のコンタクト領域３２、ボディ領域３４、ドリフト領域３６、底部領域３８、バッファ領域３９、及び、ドレイン領域４０を有している。

【0012】

各ソース領域３０は、ｎ型不純物濃度が高いｎ型領域である。トレンチ１４の間に挟まれた領域（以下、トレンチ間領域という）のそれぞれに、ソース領域３０が配置されている。各トレンチ間領域において、ソース領域３０はトレンチ１４の側面の上端部と上面１２ａを含む位置に配置されている。各ソース領域３０は、トレンチ１４の側面でゲート絶縁膜１６に接している。各ソース領域３０は、上部電極２２にオーミック接触している。

【0013】

各コンタクト領域３２は、ｐ型不純物濃度が高いｐ型領域である。各トレンチ間領域に、コンタクト領域３２が配置されている。各コンタクト領域３２は、上面１２ａを含む位置に配置されている。各コンタクト領域３２は、上部電極２２にオーミック接触している。各コンタクト領域３２は、ソース領域３０に隣接している。

【0014】

ボディ領域３４は、コンタクト領域３２よりもｐ型不純物濃度が低いｐ型領域である。ボディ領域３４は、複数のトレンチ間領域に跨って分布している。ボディ領域３４は、ソース領域３０及びコンタクト領域３２に対して下側から接している。ボディ領域３４は、ソース領域３０の下側でゲート絶縁膜１６に接している。

【0015】

ドリフト領域３６は、ソース領域３０よりもｎ型不純物濃度が低いｎ型領域である。ドリフト領域３６は、複数のトレンチ間領域の下部に跨って分布している。ドリフト領域３６は、ボディ領域３４に対して下側から接している。ドリフト領域３６は、ボディ領域３４の下側でゲート絶縁膜１６に接している。ドリフト領域３６は、ボディ領域３４によって各ソース領域３０から分離されている。

【0016】

各底部領域３８は、各トレンチ１４の底面を含む位置に配置されている。各底部領域３８は、対応するトレンチ１４の底面に沿って設けられている。各底部領域３８は、対応するトレンチ１４の底面においてゲート絶縁膜１６に接している。図１に示す断面では、各底部領域３８は、ドリフト領域３６によってボディ領域３４から分離されている。各底部領域３８は、ボディ領域３４の電位に接続されていてもよいし、フローティングしていてもよい。各底部領域３８がボディ領域３４の電位に接続されている場合、各底部領域３８は図示しない位置でボディ領域３４に接続されている。各底部領域３８は、その側面及び底面においてドリフト領域３６と接している。

【0017】

バッファ領域３９は、ドリフト領域３６よりもｎ型不純物濃度が高いｎ型領域である。バッファ領域３９は、ドリフト領域３６に対して下側から接している。

【0018】

ドレイン領域４０は、バッファ領域３９よりもｎ型不純物濃度が高いｎ型領域である。ドレイン領域４０は、バッファ領域３９に対して下側から接している。ドレイン領域４０は、下面１２ｂを含む位置に配置されている。ドレイン領域４０は、下部電極２４に対してオーミック接触している。

【0019】

スイッチング素子１０の使用時には、下部電極２４に対して上部電極２２よりも高い電位が印加される。ゲート電極１８にゲート閾値以上の電位を印加すると、ボディ領域３４のうちのゲート絶縁膜１６に隣接する部分（以下、チャネル領域という）にチャネルが形成される。チャネルによって、各ソース領域３０がドリフト領域３６に接続される。このため、ソース領域３０からチャネル、ドリフト領域３６及びバッファ領域３９を介してドレイン領域４０へ電子が流れる。すなわち、スイッチング素子１０がオンする。以上に説明したように、スイッチング素子１０がオンすると、チャネル領域に形成されるチャネルを介して電子が流れる。したがって、チャネル領域は、スイッチング素子の特性（特に、チャネル抵抗、ゲート閾値など）に大きく影響する。

【0020】

ゲート電極１８の電位をゲート閾値未満の電位まで低下させると、チャネルが消失し、電子の流れが停止する。すなわち、スイッチング素子１０がオフする。スイッチング素子１０がオフすると、ボディ領域３４及び各底部領域３８からドリフト領域３６に空乏層が広がる。各底部領域３８からドリフト領域３６に広がる空乏層によって、各トレンチ１４の底面近傍における電界集中が抑制される。したがって、スイッチング素子１０は高い耐圧を有する。

【0021】

次に、スイッチング素子１０の製造方法について説明する。スイッチング素子１０は、全体がドリフト領域３６によって構成された半導体基板１２（すなわち、加工前の半導体基板１２）から製造される。

【0022】

まず、半導体基板１２に対してエピタキシャル成長、イオン注入等を実施することにより、図２に示すようにソース領域３０、コンタクト領域３２、及び、ボディ領域３４を形成する。これにより、上面１２ａに露出する範囲にソース領域３０が設けられており、ソース領域３０の下部にボディ領域３４が設けられており、ボディ領域３４の下部にドリフト領域３６が設けられた構造が得られる。

【0023】

次に、図３に示すように、半導体基板１２の上部に開口部５０ａを有するマスク５０を形成する。ここでは、ソース領域３０の中央部の上部に開口部５０ａが位置するようにマスク５０を形成する。次に、マスク５０を介して半導体基板１２の上面１２ａに対して異方性エッチングを実施する。これにより、上面１２ａのうちのソース領域３０が露出している各範囲内にトレンチ１４を形成する。ここでは、トレンチ１４の深さＤ１がソース領域３０の厚さＴ１よりも小さくなるようにトレンチ１４を形成する。すなわち、トレンチ１４がソース領域３０を貫通しないようにトレンチ１４を形成する。

【0024】

次に、図４に示すように、マスク５０を介して半導体基板１２にｐ型不純物（例えば、アルミニウムイオンなど）を注入する。すなわち、各トレンチ１４の底面にｐ型不純物を注入する。ここでは、ｐ型不純物がボディ領域３４を貫通してドリフト領域３６内で停止するようにｐ型不純物を注入することによって、ドリフト領域３６の内部に底部領域３８を形成する。なお、図４では底部領域３８がボディ領域３４から分離されているが、図５に示すように底部領域３８の上端がボディ領域３４と重複するように底部領域３８が形成されてもよい。

【0025】

次に、図６に示すように、マスク５０を介してトレンチ１４の底面に対して異方性エッチングを実施することで、トレンチ１４の深さを増加させる。ここでは、トレンチ１４がボディ領域３４を貫通し、トレンチ１４の底面に底部領域３８が露出するように、トレンチ１４の深さを増加させる。なお、図４、５のいずれの状態であっても、エッチングによりトレンチ１４を深くすることで図６のようにトレンチ１４の底面に底部領域３８を露出させることができる。トレンチ１４がボディ領域３４を貫通するので、トレンチ１４の側面にボディ領域３４とドリフト領域３６が露出する。トレンチ１４の側面に露出する範囲のボディ領域３４が、上述したチャネル領域となる。トレンチ１４を深くした後に、マスク５０を除去する。

【0026】

次に、図７に示すように、トレンチ１４の内面を覆うゲート絶縁膜１６を形成する。次に、図８に示すように、トレンチ１４内にゲート電極１８を形成する。次に、半導体基板１２の上部に層間絶縁膜２０と上部電極２２を形成する。次に、半導体基板１２の下面１２ｂにｎ型不純物をイオン注入することによって、バッファ領域３９とドレイン領域４０を形成する。次に、半導体基板１２の下部に下部電極２４を形成する。以上の工程により、図１に示すスイッチング素子１０が完成する。

【0027】

次に、上述した製造方法の利点について説明する。図９は比較例１の底部領域３８の形成工程を示している。図９では、トレンチ１４を形成することなく半導体基板１２の上面１２ａに対してｐ型不純物を注入して底部領域３８を形成する。この場合、ｐ型不純物の注入距離（すなわち、上面１２ａから底部領域３８の形成位置までの距離）が長いので、高いエネルギーでｐ型不純物を注入する必要がある。これに対し、実施形態の製造方法では、図４、５に示すように、トレンチ１４が形成されている状態でｐ型不純物の注入を行うので、図９よりも不純物の注入距離が短い。したがって、図９よりも低い注入エネルギーで底部領域３８を形成することができる。このため、底部領域３８を低コストで形成することができる。

【0028】

図１０は、比較例２の底部領域３８の形成工程を示している。図１０では、ドリフト領域３６に達するトレンチ１４を形成し、トレンチ１４の底面にｐ型不純物を注入することによって底部領域３８を形成している。この方法では、図１０において破線矢印で示すように、マスク５０、半導体基板１２等において反射、散乱されたｐ型不純物がボディ領域３４の範囲内でトレンチ１４の側面に注入される。すなわち、反射、散乱されたｐ型不純物がチャネル領域に直接注入される。このため、図１０の製造方法では、チャネル領域に多数の結晶欠陥が形成され、チャネル抵抗の上昇、ゲート閾値のばらつき等の問題が生じる。これに対し、図４、５に示すように、実施形態の製造方法では、ｐ型不純物の注入工程においてトレンチ１４の側面にボディ領域３４が露出していない。このため、図４、５において破線矢印で示すように、マスク５０、半導体基板１２等において反射、散乱されたｐ型不純物がチャネル領域に直接注入されない。このように、反射、散乱されたｐ型不純物のチャネル領域への注入が抑制される。したがって、実施形態の製造方法によれば、チャネル抵抗の上昇、ゲート閾値のばらつき等の問題を防止できる。なお、実施形態の製造方法では、底部領域３８の形成工程において反射、散乱されたｐ型不純物がトレンチ１４の側面を構成するソース領域３０に注入される。しかしながら、ソース領域３０のｎ型不純物濃度は高いので、ソース領域３０にｐ型不純物が注入されてもスイッチング素子１０の特性にほとんど影響しない。

【0029】

また、上述したように、実施形態の製造方法では、トレンチ１４の側面にｐ型不純物の注入防止用の保護膜を形成する必要がない。したがって、トレンチ１４の幅が狭くても底部領域３８に対するｐ型不純物の注入工程を好適に実施することができる。トレンチ１４の幅を狭くすることができるので、スイッチング素子を微細化することができる。このため、この製造方法によれば、高密度に集積化されたスイッチング素子を形成することができる。

【0030】

なお、上述した実施形態では、底部領域３８の形成前においてトレンチ１４の深さＤ１がソース領域３０の厚さＴ１よりも小さかった。しかしながら、底部領域３８の形成前においてトレンチ１４の深さＤ１がソース領域３０の厚さＴ１と等しくてもよい。この構成でも、底部領域３８の形成時にトレンチ１４の側面にボディ領域３４が露出していないので、チャネル領域へのｐ型不純物の注入を抑制できる。

【0031】

また、上述した実施形態では、スイッチング素子１０がＭＯＳＦＥＴであったが、スイッチング素子１０がＩＧＢＴ（すなわち、insulated gate bipolar transistor）であってもよい。図１においてｎ型のドレイン領域４０をｐ型のコレクタ領域に置き換えることで、ＩＧＢＴの構造を得ることができる。ＩＧＢＴの製造工程でも、上述した実施形態と同様の製造方法を採用することができる。

【0032】

また、上述した実施形態では、底部領域３８がｐ型領域であったが、底部領域３８がドリフト領域３６よりもｎ型不純物濃度が高いｎ型領域であってもよい。図４、５においてトレンチ１４の底面に注入する不純物をｎ型不純物とすることで、ｎ型の底部領域３８を形成することができる。この場合には、チャネル領域へのｎ型不純物の注入が抑制される。この場合にも、スイッチング素子の特性の変化（すなわち、チャネル抵抗の上昇、ゲート閾値のばらつきの増加など）を抑制することができる。

【0033】

実施例のソース領域３０は、第１ｎ型領域の一例である。実施例のドリフト領域３６は第２ｎ型領域の一例である。実施例の底部領域３８は不純物注入領域の一例である。

【0034】

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

【符号の説明】

【0035】

１２：半導体基板、１４：トレンチ、１６：ゲート絶縁膜、１８：ゲート電極、３０：ソース領域、３４：ボディ領域、３６：ドリフト領域、３８：底部領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】