特開 2024-167928 半導体回路装置及びスイッチングレギュレーター

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024167928

(43)【公開日】2024-12-05

(54)【発明の名称】半導体回路装置及びスイッチングレギュレーター

(51)【国際特許分類】

   H02M 3/155 20060101AFI20241128BHJP

   H01L 21/822 20060101ALI20241128BHJP

【ＦＩ】

H02M3/155 H

H01L27/04 C

H01L27/04 P

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2023084243

(22)【出願日】2023-05-23

(71)【出願人】

【識別番号】000002369

【氏名又は名称】セイコーエプソン株式会社

(74)【代理人】

【識別番号】100104710

【弁理士】

【氏名又は名称】竹腰 昇

(74)【代理人】

【識別番号】100090479

【弁理士】

【氏名又は名称】井上 一

(74)【代理人】

【識別番号】100124682

【弁理士】

【氏名又は名称】黒田 泰

(74)【代理人】

【識別番号】100166523

【弁理士】

【氏名又は名称】西河 宏晃

(72)【発明者】

【氏名】浅野 恵生

(72)【発明者】

【氏名】山元 佑基

【テーマコード（参考）】

5F038

5H730

【Ｆターム（参考）】

5F038AC03

5F038AC05

5F038AC07

5F038AC14

5F038AR09

5F038AR12

5F038BG01

5F038CA02

5F038CA05

5F038CA18

5F038CD02

5F038CD10

5F038CD12

5F038CD13

5F038DF01

5F038EZ20

5H730AA15

5H730AS04

5H730AS05

5H730BB13

5H730BB14

5H730BB57

5H730CC01

5H730DD02

5H730DD04

5H730EE57

5H730EE59

5H730FD01

5H730FF01

5H730FG05

(57)【要約】

【課題】位相補償回路の抵抗に生じる寄生容量がスイッチングレギュレーターの周波数特性に与える影響を、低減できる半導体回路装置等を提供すること。
【解決手段】半導体回路装置１００は、スイッチングレギュレーター２００の出力電圧ＶＯＵＴに基づいて電流を出力するトランスコンダクタンスアンプ１１０と、トランスコンダクタンスアンプ１１０の出力ノードＮＶＣに接続される位相補償回路１２０と、スイッチング信号出力回路１３０とを含む。位相補償回路１２０は、トランスコンダクタンスアンプ１１０の出力ノードＮＶＣと低電位側電源ノードとの間に直列接続される抵抗ＲＣ及び第１キャパシターＣＣ１と、出力ノードＮＶＣと低電位側電源ノードとの間に接続される第２キャパシターＣＣ２と、容量素子とを含む。抵抗ＲＣは、第１ウェル上に、絶縁膜３５０を介して設けられる。容量素子は、第１ウェルと所定電位ノードとの間に接続される。
【選択図】図１

【特許請求の範囲】

【請求項1】

スイッチ素子とインダクターを用いて入力電圧をレギュレートするスイッチングレギュレーターに用いられる半導体回路装置であって、
前記スイッチングレギュレーターの出力電圧に基づいて電流を出力するトランスコンダクタンスアンプと、
前記トランスコンダクタンスアンプの出力ノードに接続される位相補償回路と、
前記トランスコンダクタンスアンプの前記出力ノードの電圧と、前記インダクターに流れる電流に応じた電圧とに基づいて、前記スイッチ素子のスイッチング信号を出力するスイッチング信号出力回路と、
を含み、
前記位相補償回路は、
前記トランスコンダクタンスアンプの前記出力ノードと低電位側電源ノードとの間に直列接続される抵抗及び第１キャパシターと、
前記トランスコンダクタンスアンプの前記出力ノードと前記低電位側電源ノードとの間に接続される第２キャパシターと、
容量素子と、
を含み、
前記抵抗は、半導体基板に設けられた第１ウェル上に、絶縁膜を介して設けられ、
前記容量素子は、前記第１ウェルと所定電位ノードとの間に接続されることを特徴とする半導体回路装置。

【請求項2】

請求項１に記載された半導体回路装置において、
前記容量素子の容量値は、前記抵抗と前記第１ウェルとの間の寄生容量の容量値よりも小さいことを特徴とする半導体回路装置。

【請求項3】

請求項１に記載された半導体回路装置において、
前記容量素子は、ＭＩＭキャパシター、ポリシリコンキャパシター又は拡散容量素子であることを特徴とする半導体回路装置。

【請求項4】

請求項１に記載された半導体回路装置において、
前記第１ウェルは、第１導電性のウェルであり、前記半導体基板に設けられた第２導電性の第２ウェル上に設けられ、
前記容量素子は、前記第１ウェルと前記第２ウェルの間のジャンクション容量であることを特徴とする半導体回路装置。

【請求項5】

請求項４に記載された半導体回路装置において、
前記第１ウェルは、Ｐ型ウェルであり、
前記第２ウェルは、Ｎ型ウェルであり、前記第１ウェルの電位より高い電位に設定されることを特徴とする半導体回路装置。

【請求項6】

請求項１に記載された半導体回路装置において、
前記抵抗は、ポリシリコン抵抗であり、
前記絶縁膜は、シリコン酸化膜であることを特徴とする半導体回路装置。

【請求項7】

請求項１に記載された半導体回路装置において、
前記半導体基板の第１層のメタル層は、平坦化用のダミーメタルを含み、
前記ダミーメタルは、前記半導体基板に対する平面視において、前記抵抗に重なる領域には非配置であることを特徴とする半導体回路装置。

【請求項8】

請求項７に記載された半導体回路装置において、
前記平面視において、前記抵抗に重なる前記領域、及び前記領域の周囲に設けられるマージン領域には、前記ダミーメタルが非配置であることを特徴とする半導体回路装置。

【請求項9】

請求項７に記載された半導体回路装置において、
前記平面視において、前記抵抗は蛇行形状であり、前記抵抗の配置領域を内包する矩形領域には、前記ダミーメタルが非配置であることを特徴とする半導体回路装置。

【請求項10】

請求項７に記載された半導体回路装置において、
前記半導体基板のトップメタル層は、平坦化用のダミーメタルを含み、
前記平面視において、前記抵抗に重なる前記領域には、前記トップメタル層の前記ダミーメタルが配置されることを特徴とする半導体回路装置。

【請求項11】

スイッチ素子とインダクターを用いて入力電圧をレギュレートするスイッチングレギュレーターに用いられる半導体回路装置であって、
前記スイッチングレギュレーターの出力電圧に基づいて電流を出力するトランスコンダクタンスアンプと、
前記トランスコンダクタンスアンプの出力ノードに接続される位相補償回路と、
前記トランスコンダクタンスアンプの前記出力ノードの電圧と、前記インダクターに流れる電流に応じた電圧とに基づいて、前記スイッチ素子のスイッチング信号を出力するスイッチング信号出力回路と、
を含み、
前記位相補償回路は、
前記トランスコンダクタンスアンプの前記出力ノードと低電位側電源ノードとの間に直列接続される抵抗及び第１キャパシターと、
前記トランスコンダクタンスアンプの前記出力ノードと前記低電位側電源ノードとの間に接続される第２キャパシターと、
を含み、
前記抵抗は、半導体基板に設けられた第１ウェル上に、絶縁膜を介して設けられ、
前記半導体基板の第１層のメタル層は、平坦化用のダミーメタルを含み、
前記半導体基板に対する平面視において、前記抵抗に重なる領域には、前記ダミーメタルが非配置であることを特徴とする半導体回路装置。

【請求項12】

請求項１乃至１１のいずれか一項に記載された半導体回路装置と、
前記インダクターと、
を含むことを特徴とするスイッチングレギュレーター。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体回路装置及びスイッチングレギュレーター等に関する。

【背景技術】

【0002】

特許文献１には、昇圧型の電流モード制御スイッチングレギュレーターが開示されている。このスイッチングレギュレーターは、トランスコンダクタンスアンプ及び位相補償回路を有する出力電圧フィードバック回路を含む。位相補償回路は、トランスコンダクタンスアンプの出力ノードとグランドとの間に直列接続された抵抗及びキャパシターを含む。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開第２０１８／０１５２０９９号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

位相補償回路により周波数特性のゼロ点が生成されるが、そのゼロ点を低周波数に設定するためには、抵抗の抵抗値とキャパシターの容量値との積を大きくする必要がある。キャパシターの容量値を大きくするとチップ面積が大きくなるため、抵抗の抵抗値を大きくすることが望ましい。しかしながら、抵抗の面積が大きくなるため、抵抗と他のレイヤーとの間に意図しない寄生容量が生じ、その寄生容量によって意図しないポール又はゼロ点が発生するという課題がある。これらのポール又はゼロ点は、例えば、スイッチングレギュレーターの帯域又は位相余裕に影響する。上記の特許文献１には、抵抗と他のレイヤーとの間に生じる寄生抵抗、及びその影響について、開示も示唆もされていない。

【課題を解決するための手段】

【0005】

本開示の一態様は、スイッチ素子とインダクターを用いて入力電圧をレギュレートするスイッチングレギュレーターに用いられる半導体回路装置であって、前記スイッチングレギュレーターの出力電圧に基づいて電流を出力するトランスコンダクタンスアンプと、前記トランスコンダクタンスアンプの出力ノードに接続される位相補償回路と、前記トランスコンダクタンスアンプの前記出力ノードの電圧と、前記インダクターに流れる電流に応じた電圧とに基づいて、前記スイッチ素子のスイッチング信号を出力するスイッチング信号出力回路と、を含み、前記位相補償回路は、前記トランスコンダクタンスアンプの前記出力ノードと低電位側電源ノードとの間に直列接続される抵抗及び第１キャパシターと、前記トランスコンダクタンスアンプの前記出力ノードと前記低電位側電源ノードとの間に接続される第２キャパシターと、容量素子と、を含み、前記抵抗は、半導体基板に設けられた第１ウェル上に、絶縁膜を介して設けられ、前記容量素子は、前記第１ウェルと所定電位ノードとの間に接続される半導体回路装置に関係する。

【0006】

本開示の他の態様は、スイッチ素子とインダクターを用いて入力電圧をレギュレートするスイッチングレギュレーターに用いられる半導体回路装置であって、前記スイッチングレギュレーターの出力電圧に基づいて電流を出力するトランスコンダクタンスアンプと、前記トランスコンダクタンスアンプの出力ノードに接続される位相補償回路と、前記トランスコンダクタンスアンプの前記出力ノードの電圧と、前記インダクターに流れる電流に応じた電圧とに基づいて、前記スイッチ素子のスイッチング信号を出力するスイッチング信号出力回路と、を含み、前記位相補償回路は、前記トランスコンダクタンスアンプの前記出力ノードと低電位側電源ノードとの間に直列接続される抵抗及び第１キャパシターと、前記トランスコンダクタンスアンプの前記出力ノードと前記低電位側電源ノードとの間に接続される第２キャパシターと、を含み、前記抵抗は、半導体基板に設けられた第１ウェル上に、絶縁膜を介して設けられ、前記半導体基板の第１層のメタル層は、平坦化用のダミーメタルを含み、前記半導体基板に対する平面視において、前記抵抗に重なる領域には、前記ダミーメタルが非配置である半導体回路装置に関係する。

【0007】

本開示の更に他の態様は、上記の半導体回路装置と、前記インダクターと、を含むスイッチングレギュレーターに関係する。

【図面の簡単な説明】

【0008】

【図1】スイッチングレギュレーターの構成例。

【図2】スイッチングレギュレーターの周波数特性を説明する図。

【図3】スイッチングレギュレーターの周波数特性を説明する図。

【図4】半導体基板の厚み方向に平行な断面における、位相補償回路の抵抗の断面図。

【図5】抵抗と寄生容量の接続関係を示す回路図。

【図6】寄生容量の影響を低減する第１手法を説明する図。

【図7】寄生容量の影響を低減する第２手法を説明する図。

【図8】寄生容量の影響を低減する第３手法を説明する図。

【図9】抵抗の抵抗値が小さく、抵抗の寄生容量の影響が小さいときの補償器の周波数特性のシミュレーション例。

【図10】抵抗の抵抗値が大きく、抵抗の寄生容量の影響が大きいときの補償器の周波数特性のシミュレーション例。

【図11】第１手法を用いたときの補償器の周波数特性のシミュレーション例。

【図12】寄生容量の影響を低減する第４手法を説明する図。

【図13】第４手法を用いたときの補償器の周波数特性のシミュレーション例。

【図14】平坦化のためのダミーメタルを設けたときの、位相補償回路の抵抗の断面図。

【図15】寄生容量の影響を低減する第５手法を説明する図。

【図16】ダミーメタル禁止領域の第１例。

【図17】ダミーメタル禁止領域の第２例。

【図18】スイッチング信号出力回路の詳細構成例。

【図19】スイッチング信号出力回路の信号波形例。

【図20】インダクタンス電流検出回路の詳細構成例。

【図21】インダクタンス電流検出回路の信号波形例。

【図22】スロープ生成回路の詳細構成例。

【図23】トランスコンダクタンスアンプの詳細構成例。

【発明を実施するための形態】

【0009】

以下、本開示の好適な実施形態について詳細に説明する。なお、以下に説明する本実施形態は特許請求の範囲に記載された内容を不当に限定するものではなく、本実施形態で説明される構成の全てが必須構成要件であるとは限らない。例えば、以下では降圧型のスイッチングレギュレーターを例に説明するが、本実施形態における寄生容量の影響を低減する手法は、昇圧型のスイッチングレギュレーターにも適用可能である。

【0010】

１．スイッチングレギュレーター及び半導体回路装置
図１は、スイッチングレギュレーターの構成例である。スイッチングレギュレーター２００は、電源２５０と半導体回路装置１００とインダクター２１０とキャパシター２２０とを含む。

【0011】

電源２５０は、低電位側電源ＶＳＳが供給される低電位側電源ノードと、スイッチングレギュレーター２００の入力ノードＮＨとの間に接続される。電源２５０は、スイッチングレギュレーター２００への入力電圧ＶＨを生成する。電源２５０は、ＡＣ／ＤＣコンバーター又はＤＣ／ＤＣコンバーターのいずれでもよい。なお、本実施形態における接続は電気的な接続である。電気的な接続とは、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は受動素子又は能動素子等を介した接続であってもよい。

【0012】

インダクター２１０の一端は、スイッチノードＮＳＷに接続され、他端は、スイッチングレギュレーター２００の出力ノードＮＯＵＴに接続される。キャパシター２２０の一端は、ノードＮＯＵＴに接続され、他端は、低電位側電源ノードに接続される。

【0013】

出力ノードＮＯＵＴと低電位側電源ノードの間には、スイッチングレギュレーター２００の負荷２９０が設けられる。負荷２９０は、スイッチングレギュレーター２００の出力電圧ＶＯＵＴを電源電圧として用いる回路である。

【0014】

半導体回路装置１００は、スイッチングレギュレーター２００の出力電圧ＶＯＵＴが所定の電圧となるように、スイッチングレギュレーター２００を制御する。半導体回路装置１００は、半導体基板に複数の回路素子が集積された集積回路装置である。半導体回路装置１００は、スイッチ素子ＳＷＴとダイオード１６０と抵抗ＲＡ１と抵抗ＲＡ２と電圧生成回路１４０とトランスコンダクタンスアンプ１１０と位相補償回路１２０とスイッチング信号出力回路１３０とを含む。なお、スイッチ素子ＳＷＴ、ダイオード１６０、抵抗ＲＡ１、抵抗ＲＡ２、及び電圧生成回路１４０が、半導体回路装置１００の外部に設けられてもよい。

【0015】

スイッチ素子ＳＷＴは、トランジスターであり、スイッチング信号ＣＳＷＴによりオン又はオフに制御される。図１にはスイッチ素子ＳＷＴがＮ型トランジスターである例を示すが、Ｐ型トランジスターであってもよい。スイッチ素子ＳＷＴのソースは、スイッチノードＮＳＷに接続され、ドレインは、入力ノードＮＨに接続される。スイッチ素子ＳＷＴのゲートには、スイッチング信号ＣＳＷＴが入力される。

【0016】

ダイオード１６０のアノードは、低電位側電源ノードに接続され、カソードは、スイッチノードＮＳＷに接続される。なお、ダイオード１６０の代わりにスイッチ素子が設けられてもよい。そのスイッチ素子は、スイッチ素子ＳＷＴがオンのときオフであり、スイッチ素子ＳＷＴがオフのときオンである。

【0017】

抵抗ＲＡ１の一端は、出力ノードＮＯＵＴに接続され、他端は、トランスコンダクタンスアンプ１１０の反転入力端子に接続される。抵抗ＲＡ２の一端は、トランスコンダクタンスアンプ１１０の反転入力端子に接続され、他端は、低電位側電源ノードに接続される。抵抗ＲＡ１及び抵抗ＲＡ２は、出力電圧ＶＯＵＴを電圧ＤＶＯＵＴに分圧する。

【0018】

電圧生成回路１４０は、トランスコンダクタンスアンプ１１０の正転入力端子と低電位側電源ノードとの間に接続される。電圧生成回路１４０は、出力電圧ＶＯＵＴの電圧値を設定するための基準電圧ＶＲＥＦを生成する。半導体回路装置１００が行うフィードバック制御によって、電圧ＤＶＯＵＴが基準電圧ＶＲＥＦと等しくなるように、出力電圧ＶＯＵＴが制御される。

【0019】

トランスコンダクタンスアンプ１１０は、電圧ＤＶＯＵＴと基準電圧ＶＲＥＦの電圧差を電流に変換し、その電流をトランスコンダクタンスアンプ１１０の出力インピーダンスによって電圧ＶＣに変換し、その電圧ＶＣを出力ノードＮＶＣへ出力する。

【0020】

位相補償回路１２０は、フィードバックループの位相補償を行う回路である。詳細は後述するが、位相補償回路１２０及びトランスコンダクタンスアンプ１１０の出力インピーダンスによって、スイッチングレギュレーター２００全体としてのファーストポール及びセカンドポールを設定できる。これにより、スイッチングレギュレーター２００の帯域及び位相余裕を制御できる。位相補償回路１２０は、抵抗ＲＣと第１キャパシターＣＣ１と第２キャパシターＣＣ２とを含む。

【0021】

抵抗ＲＣ及び第１キャパシターＣＣ１は、トランスコンダクタンスアンプ１１０の出力ノードＮＶＣと低電位側電源ノードとの間に直列接続される。抵抗ＲＣの一端は、出力ノードＮＶＣに接続され、他端は、第１キャパシターＣＣ１の一端に接続される。第１キャパシターＣＣ１の他端は、低電位側電源ノードに接続される。第２キャパシターＣＣ２の一端は、出力ノードＮＶＣに接続され、他端は、低電位側電源ノードに接続される。

【0022】

スイッチング信号出力回路１３０は、トランスコンダクタンスアンプ１１０の出力ノードＮＶＣの電圧ＶＣと、インダクター２１０に流れる電流ＩＬとに基づいて、スイッチ素子ＳＷＴのオンデューティーを制御する。即ち、スイッチング信号出力回路１３０は、電圧ＶＣと電流ＩＬとに基づいて、ＰＷＭ信号であるスイッチング信号ＣＳＷＴのパルス幅を制御する。ＰＷＭはPulse Width Modulationの略である。インダクター２１０に流れる電流ＩＬは、スイッチ素子ＳＷＴのオン抵抗によって電圧に変換される。スイッチング信号出力回路１３０は、その電圧を、スイッチ素子ＳＷＴの両端の電位差から取得し、その電位差に基づいてＰＷＭ制御を行う。なお、インダクター２１０に流れる電流に基づく電圧は、スイッチ素子ＳＷＴの両端の電位差に限定されず、例えばインダクター２１０に対して直列に挿入されたセンス抵抗の両端の電位差であってもよい。

【0023】

図２及び図３は、スイッチングレギュレーターの周波数特性を説明する図である。
図２に示すように、スイッチングレギュレーター２００をプラントと補償器に分ける。補償器は、抵抗ＲＡ１、抵抗ＲＡ２、トランスコンダクタンスアンプ１１０及び位相補償回路１２０を含む。それ以外の部分がプラントである。プラントの伝達関数をＧｐｌａｎｔとし、補償器の伝達関数をＧｃとする。

【0024】

図３に、伝達関数のゲインの周波数特性を示す。Ｔｓは、スイッチングレギュレーター２００全体の伝達関数である。

【0025】

プラントの伝達関数Ｇｐｌａｎｔは、周波数ωｐｐ１のポールを持つ。周波数ωｐｐ１は、プラントを構成する回路の回路定数によって決まる。補償器の伝達関数Ｇｃは、周波数ωｐｃ１のファーストポールと、周波数ωｚｃ１のゼロ点と、周波数ωｐｃ２のセカンドポールとを持つ。図３に示すように、ゼロ点の周波数ωｚｃ１は、位相補償回路１２０の抵抗ＲＣと第１キャパシターＣＣ１により設定される。ファーストポールの周波数ωｐｃ１は、トランスコンダクタンスアンプ１１０の出力インピーダンスＲＯと、位相補償回路１２０の第１キャパシターＣＣ１により設定される。セカンドポールの周波数ωｐｃ２は、位相補償回路１２０の抵抗ＲＣと第２キャパシターＣＣ２により設定される。これらの周波数は、ωｐｃ１＜ωｚｃ１＜ωｐｃ２を満たす。

【0026】

補償器のゼロ点の周波数ωｚｃ１は、プラントのポールの周波数ωｐｐ１と略同一となるように設定される。即ち、周波数ωｚｃ１が周波数ｐｐ１と略同一となるように、抵抗ＲＣの抵抗値と第１キャパシターＣＣ１の容量値とが設定される。これにより、スイッチングレギュレーター２００全体としては、プラントのポールと補償器のゼロ点がキャンセルする。これにより、スイッチングレギュレーター２００全体の伝達関数Ｔｓは、周波数ωｐｃ１のファーストポールと、周波数ωｐｃ２のセカンドポールとを持つ伝達関数となる。これらのポールの周波数は補償器により制御されるので、補償器の回路定数を定めることによってスイッチングレギュレーター２００の帯域及び位相余裕等を制御できる。

【0027】

２．本実施形態の手法
図４は、半導体基板の厚み方向に平行な断面における、位相補償回路の抵抗の断面図である。

【0028】

半導体基板３００はＰ型基板であり、そのＰ型基板にＮ型ウェル３２０が設けられ、そのＮ型ウェル３２０上にＰ型ウェル３１０が設けられる。Ｐ型ウェル上に、ＬＯＣＯＳにより形成されたシリコン酸化膜が絶縁膜３５０として設けられる。ＬＯＣＯＳは、LOCal Oxidation of Siliconの略である。絶縁膜３５０上には、ポリシリコン抵抗３６０が設けられる。このポリシリコン抵抗３６０が位相補償回路１２０の抵抗ＲＣに対応している。抵抗ＲＣは、直列接続された複数のポリシリコン抵抗３６０であってもよい。Ｐ型ウェルに接続される端子をＴＢとする。ポリシリコン抵抗３６０の一端に接続される端子をＴＸとし、他端に接続される端子をＴＹとする。これらの端子は、導電プラグ又は配線層のメタルである。

【0029】

ポリシリコン抵抗３６０とＰ型ウェル３１０との間には、ポリシリコン抵抗３６０とＰ型ウェル３１０を電極とする寄生容量Ｃ１が生じる。この寄生容量Ｃ１は、端子ＴＸと端子ＴＢの間、及び端子ＴＹと端子ＴＢとの間に、発生する。

【0030】

図５は、抵抗と寄生容量の接続関係を示す回路図である。図５に示す例では、抵抗ＲＣは、直列接続された複数のポリシリコン抵抗３６０である。各ポリシリコン抵抗３６０の端部の端子ＴＸ、ＴＹと、Ｐ型ウェル３１０の端子ＴＢとの間に、寄生容量Ｃ１が生じる。端子ＴＢは、様々な電位のノードに接続され得るが、一例として低電位側電源ノードに接続される。

【0031】

図３で説明したように、補償器のゼロ点の周波数ωｚｃ１は、プラントのポールの周波数ωｐｐ１と略同一となるように設定される。プラントのポールの周波数ωｐｐ１が低周波数にある場合には、補償器のゼロ点の周波数ωｚｃ１も低周波数となる。このとき、抵抗ＲＣの抵抗値、又は第１キャパシターＣＣ１の容量値を大きくする必要がある。このとき、第１キャパシターＣＣ１の容量値を大きくし過ぎると、半導体回路装置１００のチップ面積が増加することから、抵抗ＲＣの抵抗値を大きくすることが望ましい。

【0032】

しかし、抵抗ＲＣを大きくすると、図４において１つのポリシリコン抵抗３６０の面積が大きくなって寄生容量Ｃ１が増加する、或いは図５において直列に接続されるポリシリコン抵抗３６０の数が増加して抵抗ＲＣ全体として寄生容量が増加する。そうすると、補償器の伝達関数Ｇｃにおいて、本来意図していないポール又はゼロ点が発生し、スイッチングレギュレーター２００の周波数特性を適切に設定しにくくなる。例えば、図３の補償器の伝達関数Ｇｃにおいて、セカンドポールより低周波数のポールが発生した場合、そのポールがスイッチングレギュレーター２００全体の伝達関数Ｔｓにおけるセカンドポールになる。そうすると、設計したセカンドポールより低周波数に実際のセカンドポールが生じることになり、ファーストポールとセカンドポールの周波数差が小さくなる。これにより、スイッチングレギュレーター２００の帯域が狭くなる、或いは位相余裕が小さくなるという問題がある。

【0033】

そこで本実施形態では、寄生容量Ｃ１に対して直列に容量素子を接続することで、実質的に寄生容量Ｃ１の容量値を小さくし、寄生容量Ｃ１の影響を低減する。以下、幾つかの実施形態を説明する。

【0034】

図６は、寄生容量の影響を低減する第１手法を説明する図である。本手法において、位相補償回路１２０は、Ｐ型ウェル３１０と低電位側電源ノードとの間に接続されたキャパシターＣ２を含む。このキャパシターＣ２が、寄生容量Ｃ１に対して直列に接続された容量素子である。キャパシターＣ２は、例えば、ＭＩＭキャパシター、ポリシリコンキャパシター又は拡散容量素子である。ＭＩＭは、Metal Insulator Metalの略である。キャパシターＣ２の容量値は、寄生容量Ｃ１の容量値よりも小さい。キャパシターＣ２の容量値は、寄生容量Ｃ１の容量値よりも十分に小さいことが望ましい。

【0035】

第１手法によれば、ポリシリコン抵抗３６０と低電位側電源ノードとの間に、直列に寄生容量Ｃ１とキャパシターＣ２が接続される。これにより、Ｐ型ウェル３１０が低電位側電源ノードに接続される場合に比べて、ポリシリコン抵抗３６０と低電位側電源ノードとの間の容量が小さく見える。このため、寄生容量Ｃ１によって生じるポール又はゼロ点の影響が小さくなり、適切な補償器の伝達関数Ｇｃを得ることができる。

【0036】

図７は、寄生容量の影響を低減する第２手法を説明する図である。本手法において、Ｐ型の半導体基板３００にＮ型ウェル３３０が設けられ、そのＮ型ウェル上に、ＬＯＣＯＳにより形成された絶縁膜３５０が設けられる。絶縁膜３５０上には、ポリシリコン抵抗３６０が設けられる。キャパシターＣ２は、Ｎ型ウェル３３０と、高電位側電源ＶＤＤが供給される高電位側電源ノードとの間に接続される。キャパシターＣ２は、例えば、ＭＩＭキャパシター、ポリシリコンキャパシター又は拡散容量素子である。ＭＩＭは、Metal Insulator Metalの略である。キャパシターＣ２の容量値は、寄生容量Ｃ１の容量値よりも小さい。

【0037】

第２手法によれば、ポリシリコン抵抗３６０と高電位側電源ノードとの間に、直列に寄生容量Ｃ１とキャパシターＣ２が接続される。これにより、Ｎ型ウェル３３０が高電位側電源ノードに接続される場合に比べて、ポリシリコン抵抗３６０と高電位側電源ノードとの間の容量が小さく見える。このため、寄生容量Ｃ１によって生じるポール又はゼロ点の影響が小さくなり、適切な補償器の伝達関数Ｇｃを得ることができる。

【0038】

図８は、寄生容量の影響を低減する第３手法を説明する図である。本手法において、寄生容量Ｃ１に対して直列に接続される容量素子は、Ｐ型ウェル３１０とＮ型ウェル３２０の間のジャンクション容量ＣＪである。Ｎ型ウェル３２０は電位ＶＲに設定され、Ｐ型ウェル３１０は、直接には電位が与えられない。電位ＶＲは、一例として高電位側電源ＶＤＤの電位であるが、これに限らず、ポリシリコン抵抗３６０の電位より高い電位であればよい。半導体回路装置１００は、電位ＶＲを生成する電圧生成回路を含んでもよい。電圧生成回路は、例えば、レギュレーター、或いはバンドギャップリファレンス回路及びボルテージフォロア回路である。或いは、半導体回路装置１００の外部から電位ＶＲが入力されてもよい。

【0039】

第３手法によれば、Ｐ型ウェル３１０とＮ型ウェル３２０のジャンクションに逆電圧が印加されるので、空乏層によってジャンクション容量ＣＪが発生する。そして、ポリシリコン抵抗３６０と電位ＶＲのノードとの間に、直列に寄生容量Ｃ１とジャンクション容量ＣＪが接続されている。これにより、Ｐ型ウェル３１０が低電位側電源ノードに接続される場合の寄生容量Ｃ１に比べて、ポリシリコン抵抗３６０と電位ＶＲのノードとの間の容量は小さい。このため、寄生容量Ｃ１によって生じるポール又はゼロ点の影響が小さくなり、適切な補償器の伝達関数Ｇｃを得ることができる。

【0040】

図９～図１１は、補償器の周波数特性のシミュレーション例である。各図において、左図にゲインの周波数特性を示し、右図に位相の周波数特性を示す。ＣＡＬＡ、ＣＡＬＢ及びＣＡＬＣは、伝達関数の数式から計算された周波数特性である。即ち、抵抗の寄生容量を考慮しない周波数特性である。ＳＩＭＡ、ＳＩＭＢ及びＳＩＭＣは、回路シミュレーションにより得られた周波数特性である。

【0041】

図９は、抵抗の抵抗値が小さく、抵抗の寄生容量の影響が小さいときの補償器の周波数特性のシミュレーション例である。シミュレーションによる周波数特性ＳＩＭＡは、１Ｈｚ～１０Ｈｚ付近にファーストポールを、１００Ｈｚ～１ｋＨｚ付近にゼロ点を、１００ｋＨｚ付近にセカンドポールを有する。これらは、計算による周波数特性ＣＡＬＡのファーストポール、ゼロ点、及びセカンドポールと略一致している。

【0042】

図１０は、抵抗の抵抗値が大きく、抵抗の寄生容量の影響が大きいときの補償器の周波数特性のシミュレーション例である。抵抗ＲＣの抵抗値は、図９における抵抗値の１０倍である。シミュレーションによる周波数特性ＳＩＭＢは、１Ｈｚ～１０Ｈｚ付近にファーストポールを、１０Ｈｚ～１００Ｈｚ付近にゼロ点を、１ｋＨｚ付近にセカンドポールを有する。図９に比べるとゼロ点が低周波数に移動しており、プラントのポールが低周波数である場合に対処できる。しかし、セカンドポールは、計算による周波数特性ＣＡＬＢにおける１０ｋＨｚ付近のセカンドポールよりも、低周波数となっている。また、位相の周波数特性を見ると、シミュレーションによる周波数特性ＣＡＬＢにおいて、１ｋＨｚより高周波数にポール及びゼロ点が複数発生していることが分かる。このように、抵抗ＲＣの抵抗値を大きくすると、ゼロ点を低周波数にできる一方で、予定した伝達関数通りの周波数特性が得られないという問題がある。

【0043】

図１１は、上記の第１手法を用いたときの補償器の周波数特性のシミュレーション例である。なお、第２手法及び第３手法を適用したときも同様な効果が得られる。抵抗ＲＣの抵抗値は、図１０における抵抗値と同じである。シミュレーションによる周波数特性ＳＩＭＣは、１０ｋＨｚ付近にセカンドポールを有する。このセカンドポールは、計算による周波数特性ＣＡＬＣのセカンドポールに対してやや低周波数であるが概ね一致しており、図１０のシミュレーションによる周波数特性ＳＩＭＢのセカンドポールに比べると計算値に近づいている。このように、本実施形態によれば、ゼロ点を低周波数にできると共に予定した伝達関数に近い周波数特性が得られる。

【0044】

図１２は、寄生容量の影響を低減する第４手法を説明する図である。本手法では、Ｎ型ウェル３２０には直接には電位が与えられず、Ｐ型ウェル３１０がフローティング状態になっている。

【0045】

第４手法によれば、Ｐ型ウェル３１０に電荷が蓄積されないので、ポリシリコン抵抗３６０とＰ型ウェル３１０の間に寄生容量が発生しない。このため、寄生容量に起因したポール又はゼロ点が発生しなくなり、適切な補償器の伝達関数Ｇｃを得ることができる。

【0046】

図１３は、第４手法を用いたときの補償器の周波数特性のシミュレーション例である。抵抗ＲＣの抵抗値は、図１０における抵抗値と同じである。シミュレーションによる周波数特性ＳＩＭＤは、１０ｋＨｚ付近にセカンドポールを有する。このセカンドポールは、計算による周波数特性ＣＡＬＤのセカンドポールに対してやや低周波数であるが概ね一致している。このように、本実施形態によれば、ゼロ点を低周波数にできると共に予定した伝達関数に近い周波数特性が得られる。

【0047】

図１４は、平坦化のためのダミーメタルを設けたときの、位相補償回路の抵抗の断面図である。配線層である複数のメタル層のうち、半導体基板３００に最も近い層を第１層のメタル層と呼び、半導体基板３００から最も遠い層をトップメタル層と呼ぶ。

【0048】

第１層のメタル層は、ＣＭＰによる平坦化を行うためのダミーメタル３７０を含む。ＣＭＰは、Chemical Mechanical Polishingの略である。ダミーメタル３７０は、半導体基板３００に対する平面視において、配線に用いられるメタルの隙間を埋めるように、配置されている。平面視とは、半導体基板３００の厚み方向に半導体基板３００を見ることである。ポリシリコン抵抗３６０の上にダミーメタル３７０が設けられると、ポリシリコン抵抗３６０とダミーメタル３７０との間に寄生容量Ｃ３が生じるおそれがある。例えば、ダミーメタル３７０が、第２層のメタル層に配置される電源線又は信号線とカップリングし、そのカップリングを介して寄生容量Ｃ３が見えることになる。

【0049】

図１５は、寄生容量の影響を低減する第５手法を説明する図である。本手法では、ポリシリコン抵抗３６０の上には、第１層のメタル層のダミーメタル３７０が設けられない。即ち、半導体基板３００に対する平面視において、ポリシリコン抵抗３６０に重なる領域にダミーメタル３７０が設けられない。なお、平面視において、第２層以上のメタル層には、ポリシリコン抵抗３６０に重なる領域にダミーメタル３７０が設けられてもよい。例えば、平面視において、トップメタル層には、ポリシリコン抵抗３６０に重なる領域にダミーメタル３７０が設けられてもよい。

【0050】

図１６は、ダミーメタル禁止領域の第１例である。レイアウト設計においてダミーメタル禁止領域３８０を設定することで、半導体プロセスにおいてダミーメタル禁止領域３８０に第１層のメタル層のダミーメタル３７０が形成されない。第１例では、平面視においてポリシリコン抵抗３６０に重なる領域、及びその周囲のマージン領域が、ダミーメタル禁止領域３８０である。なお、マージン領域を設けずに、ポリシリコン抵抗３６０に重なる領域のみをダミーメタル禁止領域３８０としてもよい。図１６にはポリシリコン抵抗３６０が直線形状である例を示すが、ポリシリコン抵抗３６０が直線形状でない場合においても、ポリシリコン抵抗３６０に重なる領域、及びその周囲のマージン領域をダミーメタル禁止領域３８０としてもよい。

【0051】

図１７は、ダミーメタル禁止領域の第２例である。第２例において、ポリシリコン抵抗３６０は蛇行形状である。蛇行形状とは、ポリシリコン抵抗３６０が、一端から第１方向に延び、次に、第１方向に直交する第２方向に延び、次に第１方向の反対方向に延び、次に第２方向に延び、次に、再び第１方向に延び、以下同様に繰り返されるような、形状のことである。ダミーメタル禁止領域３８０は、平面視において蛇行形状のポリシリコン抵抗３６０を内包する矩形領域である。具体的には、ダミーメタル禁止領域３８０は、蛇行形状のポリシリコン抵抗３６０に外接する矩形領域であってもよいし、その外接する矩形領域に更にマージン領域を加えた矩形領域であってもよい。

【0052】

以上の第５手法によれば、ポリシリコン抵抗３６０とダミーメタル３７０の間に寄生容量が生じない。このため、寄生容量に起因したポール又はゼロ点が発生しなくなり、適切な補償器の伝達関数Ｇｃを得ることができる。

【0053】

本実施形態において、半導体回路装置１００は、スイッチ素子ＳＷＴとインダクター２１０を用いて入力電圧ＶＨをレギュレートするスイッチングレギュレーター２００に用いられる。半導体回路装置１００は、スイッチングレギュレーター２００の出力電圧ＶＯＵＴに基づいて電流を出力するトランスコンダクタンスアンプ１１０と、トランスコンダクタンスアンプ１１０の出力ノードＮＶＣに接続される位相補償回路１２０と、スイッチング信号出力回路１３０とを含む。スイッチング信号出力回路１３０は、トランスコンダクタンスアンプ１１０の出力ノードＮＶＣの電圧ＶＣと、インダクター２１０に流れる電流ＩＬに応じた電圧とに基づいて、スイッチ素子ＳＷＴのスイッチング信号ＣＳＷＴを出力する。位相補償回路１２０は、抵抗ＲＣと第１キャパシターＣＣ１と第２キャパシターＣＣ２と容量素子とを含む。抵抗ＲＣ及び第１キャパシターＣＣ１は、トランスコンダクタンスアンプ１１０の出力ノードＮＶＣと低電位側電源ノードとの間に直列接続される。第２キャパシターＣＣ２は、トランスコンダクタンスアンプ１１０の出力ノードＮＶＣと低電位側電源ノードとの間に接続される。抵抗ＲＣは、半導体基板３００に設けられた第１ウェル上に、絶縁膜３５０を介して設けられる。容量素子は、第１ウェルと所定電位ノードとの間に接続される。

【0054】

本実施形態によれば、抵抗ＲＣ及び第１キャパシターＣＣ１が、トランスコンダクタンスアンプ１１０の出力ノードＮＶＣと低電位側電源ノードとの間に直列接続されることで、補償器の伝達関数Ｇｃに周波数ωｚｃ１＝１／（ＲＣ×ＣＣ１）のゼロ点が生じる。このゼロ点によりプラントの伝達関数Ｇｐｌａｎｔのポールをキャンセルすることで、スイッチングレギュレーター２００全体の伝達関数Ｔｓの周波数特性を制御できる。

【0055】

また本実施形態によれば、容量素子が、第１ウェルと所定電位ノードとの間に設けられることで、抵抗ＲＣと所定電位ノードの間に、抵抗ＲＣと第１ウェルの間に生じる寄生容量Ｃ１と容量素子とが直列接続される。これにより、寄生容量Ｃ１の容量値を実質的に小さく見せることができ、補償器の伝達関数Ｇｃにおける意図しないポール又はゼロ点が生じにくくなる。意図しないポール又はゼロ点が生じるとスイッチングレギュレーター２００の帯域が狭くなる又は位相余裕が小さくなる等の問題が生じるが、本実施形態によれば、所望の帯域又は位相余裕を得やすくなる。

【0056】

なお、図６において、容量素子はキャパシターＣ２であり、第１ウェルはＰ型ウェル３１０であり、所定電位ノードは低電位側電源ノードである。図７において、容量素子はキャパシターＣ２であり、第１ウェルはＮ型ウェル３３０であり、所定電位ノードは高電位側電源ノードである。図８において、容量素子はジャンクション容量ＣＪであり、第１ウェルはＰ型ウェル３１０であり、所定電位ノードは電位ＶＲのノードである。

【0057】

また本実施形態では、容量素子の容量値は、抵抗ＲＣと第１ウェルとの間の寄生容量Ｃ１の容量値よりも小さい。

【0058】

本実施形態によれば、直列接続された寄生容量Ｃ１及び容量素子の容量値は、寄生容量Ｃ１の容量値の１／２より小さくなる。これにより、寄生容量Ｃ１の容量値を実質的に１／２より小さい容量に見せることができる。

【0059】

また本実施形態では、容量素子は、ＭＩＭキャパシター、ポリシリコンキャパシター又は拡散容量素子であってもよい。

【0060】

本実施形態によれば、ＭＩＭキャパシター、ポリシリコンキャパシター又は拡散容量素子を、第１ウェルと所定電位ノードとの間に接続することで、寄生容量Ｃ１の容量値を実質的に小さく見せることができる。

【0061】

また本実施形態では、第１ウェルは、第１導電性のウェルであり、半導体基板３００に設けられた第２導電性の第２ウェル上に設けられてもよい。容量素子は、第１ウェルと第２ウェルの間のジャンクション容量ＣＪであってもよい。

【0062】

本実施形態によれば、抵抗ＲＣと第２ウェルの間に、抵抗ＲＣと第１ウェルの間に生じる寄生容量Ｃ１とジャンクション容量ＣＪとが直列接続される。これにより、寄生容量Ｃ１の容量値を実質的に小さく見せることができる。

【0063】

また本実施形態では、第１ウェルは、Ｐ型ウェル３１０であってもよい。第２ウェルは、Ｎ型ウェル３２０であり、第１ウェルの電位より高い電位ＶＲに設定されてもよい。

【0064】

本実施形態によれば、Ｐ型ウェル３１０とＮ型ウェル３２０のジャンクションに逆電圧が印加されるので、空乏層によってジャンクション容量ＣＪが発生する。

【0065】

また本実施形態では、抵抗ＲＣは、ポリシリコン抵抗３６０である。絶縁膜３５０は、シリコン酸化膜である。

【0066】

ポリシリコン抵抗３６０を半導体基板３００から絶縁するために、ポリシリコン抵抗３６０と半導体基板３００の間に絶縁膜３５０が設けられる。このため、ポリシリコン抵抗３６０を一方の電極とし、半導体基板３００の第１ウェルを他方の電極とする寄生容量Ｃ１が発生する。本実施形態によれば、寄生容量Ｃ１に対して直列に容量素子を接続することで、寄生容量Ｃ１を実質的に小さく見せ、補償器の伝達関数Ｇｃの周波数特性を改善できる。

【0067】

また本実施形態では、半導体基板３００の第１層のメタル層は、平坦化用のダミーメタル３７０を含む。ダミーメタル３７０は、半導体基板３００に対する平面視において、抵抗ＲＣに重なる領域には非配置である。

【0068】

抵抗ＲＣとダミーメタル３７０の間に寄生容量が生じると、補償器の伝達関数Ｇｃにおける意図しないポール又はゼロ点が生じる恐れがある。本実施形態によれば、抵抗ＲＣの上にダミーメタル３７０が設けられないので、抵抗ＲＣとダミーメタル３７０の間に寄生容量が生じない。これにより、意図しないポール又はゼロ点が生じにくくなる。

【0069】

また本実施形態では、平面視において、抵抗ＲＣに重なる領域、及びその領域の周囲に設けられるマージン領域には、ダミーメタル３７０が非配置であってもよい。

【0070】

本実施形態によれば、抵抗ＲＣに重なる領域及びマージン領域に第１層のメタル層のダミーメタル３７０が設けられない。これにより、抵抗ＲＣとダミーメタル３７０の間に寄生容量が生じない。

【0071】

なお、抵抗ＲＣに重なる領域、及びその領域の周囲に設けられるマージン領域は、図１６においてダミーメタル禁止領域３８０に対応する。

【0072】

また本実施形態では、平面視において、抵抗ＲＣは蛇行形状であてもよい。抵抗ＲＣの配置領域を内包する矩形領域には、ダミーメタル３７０が非配置であってもよい。

【0073】

本実施形態によれば、少なくとも抵抗ＲＣに重なる領域には第１層のメタル層のダミーメタル３７０が設けられない。これにより、抵抗ＲＣとダミーメタル３７０の間に寄生容量が生じない。

【0074】

なお、抵抗ＲＣの配置領域を内包する矩形領域は、図１７においてダミーメタル禁止領域３８０に対応する。

【0075】

また本実施形態では、半導体基板３００のトップメタル層は、平坦化用のダミーメタルを含んでもよい。平面視において、抵抗ＲＣに重なる領域には、トップメタル層のダミーメタルが配置されてもよい。

【0076】

抵抗ＲＣとトップメタル層の間には１又は複数の配線層が含まれる。このため、抵抗ＲＣとトップメタル層のダミーメタルとの間の寄生容量は非常に小さいと想定される。このため、抵抗ＲＣに重なる領域には、トップメタル層のダミーメタルが配置されたとしても、補償器の伝達関数Ｇｃの周波数特性に与える影響は小さい。

【0077】

３．スイッチング信号出力回路、及びトランスコンダクタンスアンプ
図１８は、スイッチング信号出力回路の詳細構成例である。半導体回路装置１００は、レギュレーター１７０を含む。スイッチング信号出力回路１３０は、インダクタンス電流検出回路１３１と内部スロープ生成回路１３２とＰＷＭ回路１３３と抵抗Ｒ２とを含む。

【0078】

レギュレーター１７０は、入力電圧ＶＨを内部電源電圧ＶＤＤにレギュレートするＤＣ／ＤＣコンバーターである。レギュレーター１７０は、例えば演算増幅器と抵抗から構成されたリニアレギュレーターであるが、それに限定されない。

【0079】

インダクタンス電流検出回路１３１は、入力電圧ＶＨとスイッチノードＮＳＷの電圧ＶＳＷとの差分に基づいて、インダクター２１０に流れる電流ＩＬを検出し、その結果を検出電流Ｉｓｎとして出力する。

【0080】

内部スロープ生成回路１３２は、内部電源電圧ＶＤＤにより動作し、所定の傾きを持つスロープ電流Ｉｓｅを生成する。

【0081】

抵抗Ｒ２の一端は、インダクタンス電流検出回路１３１の出力ノード、内部スロープ生成回路１３２の出力ノード、及びＰＷＭ回路１３３の反転入力端子に、接続される。抵抗Ｒ２の他端は、低電位側電源ノードに接続される。抵抗Ｒ２は、検出電流Ｉｓｎ及びスロープ電流Ｉｓｅを電圧Ｖｒａｍｐに変換する。

【0082】

ＰＷＭ回路１３３の非反転入力端子には、トランスコンダクタンスアンプ１１０から電圧ＶＣが入力される。ＰＷＭ回路１３３は、電圧Ｖｒａｍｐと電圧ＶＣを比較することで、ＰＷＭ信号であるスイッチング信号ＣＳＷＴを生成する。

【0083】

図１９は、スイッチング信号出力回路の信号波形例である。
ＰＷＭ回路１３３は、カウンター等を用いて、周期Ｔｐ毎にスイッチング信号ＣＳＷＴをハイレベルにリセットする。スイッチング信号ＣＳＷＴがハイレベルにリセットされると、スイッチ素子ＳＷＴがオフからオンになると共に、検出電流Ｉｓｎ及びスロープ電流Ｉｓｅが出力される。このとき、Ｖｒａｍｐ＝（Ｉｓｎ＋Ｉｓｅ）×Ｒ２である。ＰＷＭ回路１３３は、電圧Ｖｒａｍｐが電圧ＶＣに達したとき、スイッチ素子ＳＷＴをハイレベルからローレベルにする。これにより、スイッチ素子ＳＷＴがオンからオフになる。スイッチ素子ＳＷＴがオフになると、検出電流Ｉｓｎ及びスロープ電流Ｉｓｅが出力されなくなる。

【0084】

図１で説明したように、出力電圧ＶＯＵＴが分圧された電圧ＤＶＯＵＴと、基準電圧ＶＲＥＦとが一致するように、電圧ＶＣが制御される。電圧ＶＣが変化すると、スイッチ素子ＳＷＴのオン期間Ｔｏｎが変化し、出力電圧ＶＯＵＴが変化する。このようにして、出力電圧ＶＯＵＴが一定となるように、フィードバック制御される。

【0085】

図２０は、インダクタンス電流検出回路の詳細構成例である。インダクタンス電流検出回路１３１は、スイッチＳＷ１、ＳＷ２と、抵抗Ｒ１ａ、Ｒ１ｂ、Ｒ１ｃと、Ｐ型トランジスターＴＰＥ１、ＴＰＥ２、ＴＰＥ３と、Ｎ型トランジスターＴＮＥ１、ＴＮＥ２と、電流源回路ＩＢＥと、を含む。以下、信号波形例を用いてインダクタンス電流検出回路１３１の動作を説明する。

【0086】

図２１は、インダクタンス電流検出回路の信号波形例である。スイッチ素子ＳＷＴのオン抵抗をＲｏｎとする。抵抗Ｒ１ａ、Ｒ１ｂ、Ｒ１ｃの抵抗値は等しいとし、その抵抗値をＲ１とする。

【0087】

図２１に示すように、スイッチ素子ＳＷＴがオンであるとき、スイッチＳＷ１がオフであり、スイッチＳＷ２がオンである。インダクター２１０に流れる電流ＩＬは、徐々に上昇していく。この電流ＩＬは、オン抵抗Ｒｏｎによって下式（１）の電位差に変換される。インダクタンス電流検出回路１３１は、この電位差ＶＨ－ＶＳＷから検出電流Ｉｓｎを生成する。
ＶＨ－ＶＳＷ＝ＩＬ×Ｒｏｎ ・・・（１）

【0088】

具体的には、電流源回路ＩＢＥは電流Ｉｒｅｆを抵抗Ｒ１ａ及びＰ型トランジスターＴＰＥ１に流す。抵抗Ｒ１ａとＰ型トランジスターＴＰＥ１の間のノードＮ１ａの電圧を、Ｖｘとする。抵抗Ｒ１ａの両端の電位差はＶＳＷ－Ｖｘなので、電流Ｉｒｅｆは下式（２）となる。
Ｉｒｅｆ＝（ＶＳＷ－Ｖｘ）／Ｒ１ ・・・（２）

【0089】

Ｐ型トランジスターＴＰＥ１、ＴＰＥ２はカレントミラーを構成しており、抵抗Ｒ１ｂ及びＰ型トランジスターＴＰＥ２に電流Ｉｒｅｆが流れる。また、Ｐ型トランジスターＴＰＥ１、ＴＰＥ３はカレントミラーを構成しており、抵抗Ｒ１ｃ及びＰ型トランジスターＴＰＥ３に電流Ｉｒｅｆが流れる。これにより、抵抗Ｒ１ｂとＰ型トランジスターＴＰＥ２の間のノードＮ１ｂの電圧、及び抵抗Ｒ１ｃとＰ型トランジスターＴＰＥ３の間のノードＮ１ｃの電圧は、Ｖｘに等しくなる。

【0090】

抵抗Ｒ１ｃの両端の電位差はＶＨ－Ｖｘなので、抵抗Ｒ１ｃ及びＰ型トランジスターＴＰＥ３に流れる電流Ｉｖｈは、下式（３）となる。
Ｉｖｈ＝（ＶＨ－Ｖｘ）／Ｒ１ ・・・（３）

【0091】

Ｐ型トランジスターＴＰＥ２に流れる電流Ｉｒｅｆは、Ｎ型トランジスターＴＮＥ１に流れる。Ｎ型トランジスターＴＮＥ１、ＴＮＥ２はカレントミラーを構成しており、Ｎ型トランジスターＴＮＥ２に電流Ｉｒｅｆが流れる。インダクタンス電流検出回路１３１は、Ｐ型トランジスターＴＰＥ３に流れる電流ＩＶｈと、Ｎ型トランジスターＴＮＥ２に流れる電流Ｉｒｅｆとの差分を、検出電流Ｉｓｎとして出力する。上式（１）～（３）から、検出電流Ｉｓｎは下式（４）となる。
Ｉｓｎ＝Ｉｖｈ－Ｉｒｅｆ＝（ＶＨ－ＶＳＷ）／Ｒ１＝ＩＬ×Ｒｏｎ／Ｒ１
・・・（４）

【0092】

スイッチ素子ＳＷＴがオフであるとき、スイッチＳＷ１がオンであり、スイッチＳＷ２がオフである。インダクター２１０に流れる電流ＩＬは、徐々に低下していく。スイッチＳＷ１がオンなので、Ｉｒｅｆ＝Ｉｖｈとなり、Ｉｓｎ＝０になる。

【0093】

図２２は、スロープ生成回路の詳細構成例である。内部スロープ生成回路１３２は、電流源回路ＩＢＦ１、ＩＢＦ２と、ＰＮＰトランジスターＴＢＦ１と、ＮＰＮトランジスターＴＢＦ２と、Ｐ型トランジスターＴＰＦ２、ＴＰＦ３と、スイッチＳＷ３と、キャパシターＣＦと、抵抗ＲＦとを含む。以下、内部スロープ生成回路１３２の動作を説明する。

【0094】

スイッチ素子ＳＷＴがオンであるとき、スイッチＳＷ３がオフである。電流源回路ＩＢＦ１がキャパシターＣＦの一端のノードＮＦ１に電流を流すことで、ノードＮＦ１の電圧ＶＣＦが所定の傾きで上昇する。

【0095】

ＰＮＰトランジスターＴＢＦ１のベースはノードＮＦ１に接続されている。バイポーラートランジスターのベース－エミッター間電圧がＶｂｅであるとする。ＰＮＰトランジスターＴＢＦ１のエミッターのノードＮＦ２の電圧は、ＶＣＦ＋Ｖｂｅとなる。ＮＰＮトランジスターＴＢＦ２のベースは、ノードＮＦ２に接続されている。ＮＰＮトランジスターのエミッターのノードＮＦ３の電圧は、（ＶＣＦ＋Ｖｂｅ）－Ｖｂｅ＝ＶＣＦとなる。

【0096】

抵抗ＲＦは、ノードＮＦ３と低電位側電源ノードとの間に設けられる。低電位側電源ＶＳＳの電圧を０Ｖとすると、抵抗ＲＦには電流ＶＣＦ／ＲＦが流れる。この電流は、Ｐ型トランジスターＴＰＦ２及びＮＰＮトランジスターＴＢＦ２に流れる。Ｐ型トランジスターＴＰＦ２、ＴＰＦ３はカレントミラーを構成しており、Ｐ型トランジスターＴＰＦ３に電流ＶＣＦ／ＲＦが流れる。内部スロープ生成回路１３２は、Ｐ型トランジスターＴＰＦ３に流れる電流をスロープ電流Ｉｓｅとして出力する。即ち、スロープ電流Ｉｓｅは下式（５）となる。
Ｉｓｅ＝ＶＣＦ／ＲＦ ・・・（５）

【0097】

スイッチ素子ＳＷＴがオフであるとき、スイッチＳＷ３がオンである。キャパシターＣＦの両端がスイッチＳＷ３により短絡されるので、電圧ＶＣＦが０Ｖとなる。このため、Ｉｓｅ＝０になる。

【0098】

図２３は、トランスコンダクタンスアンプの詳細構成例である。トランスコンダクタンスアンプ１１０は、Ｐ型トランジスターＴＰＤ１、ＴＰＤ２、ＴＰＤ３、ＴＰＤ４と、Ｎ型トランジスターＴＮＤ１、ＴＮＤ２、ＴＮＤ３、ＴＮＤ４と、電流源回路ＩＢＤと、を含む。トランスコンダクタンスアンプ１１０の電源電圧は、レギュレーター１７０が生成する内部電源電圧ＶＤＤである。以下、トランスコンダクタンスアンプ１１０の動作を説明する。

【0099】

Ｎ型トランジスターＴＮＤ１、ＴＮＤ２は差動対であり、Ｎ型トランジスターＴＮＤ１のゲートに電圧ＤＶＯＵＴが入力され、Ｎ型トランジスターＴＮＤ２のゲートに基準電圧ＶＲＥＦが入力される。電流源回路ＩＢＤは、上記の差動対に電流を流す。Ｎ型トランジスターＴＮＤ１に流れる電流をＩｎとし、Ｎ型トランジスターＴＮＤ２に流れる電流をＩｐとする。

【0100】

電流Ｉｎは、Ｐ型トランジスターＴＰＤ２に流れる。Ｐ型トランジスターＴＰＤ１、ＴＰＤ２はカレントミラーを構成しており、Ｐ型トランジスターＴＰＤ１に電流Ｉｎが流れる。この電流Ｉｎは、Ｎ型トランジスターＴＮＤ３に流れる。Ｎ型トランジスターＴＮＤ３、ＴＮＤ４はカレントミラーを構成しており、Ｎ型トランジスターＴＮＤ４に電流Ｉｎが流れる。

【0101】

電流Ｉｐは、Ｐ型トランジスターＴＰＤ３に流れる。Ｐ型トランジスターＴＰＤ３、ＴＰＤ４はカレントミラーを構成しており、Ｐ型トランジスターＴＰＤ４に電流Ｉｐが流れる。

【0102】

トランスコンダクタンスアンプ１１０は、Ｐ型トランジスターＴＰＤ４に流れる電流Ｉｐと、Ｎ型トランジスターＴＮＤ４に流れる電流Ｉｎとの差分電流Ｉｐ－Ｉｎを、出力する。この差分電流Ｉｐ－Ｉｎは、トランスコンダクタンスアンプ１１０の出力インピーダンスＲＯによって電圧ＶＣに変換される。即ち、ＶＣ＝（Ｉｐ－Ｉｎ）×ＲＯである。

【0103】

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また、トランスコンダクタンスアンプ、位相補償回路、スイッチング信号出力回路、半導体回路装置、及びスイッチングレギュレーター等の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

【符号の説明】

【0104】

１００…半導体回路装置、１１０…トランスコンダクタンスアンプ、１２０…位相補償回路、１３０…スイッチング信号出力回路、１３１…インダクタンス電流検出回路、１３２…内部スロープ生成回路、１３３…ＰＷＭ回路、１４０…電圧生成回路、１６０…ダイオード、１７０…レギュレーター、２００…スイッチングレギュレーター、２１０…インダクター、２２０…キャパシター、２５０…電源、２９０…負荷、３００…半導体基板、３１０…Ｐ型ウェル、３２０…Ｎ型ウェル、３３０…Ｎ型ウェル、３５０…絶縁膜、３６０…ポリシリコン抵抗、３７０…ダミーメタル、３８０…ダミーメタル禁止領域、Ｃ１…寄生容量、Ｃ２…キャパシター、Ｃ３…寄生容量、ＣＣ１…第１キャパシター、ＣＣ２…第２キャパシター、ＣＪ…ジャンクション容量、ＣＳＷＴ…スイッチング信号、ＩＬ…インダクターに流れる電流、ＳＷＴ…スイッチ素子、ＶＨ…入力電圧、ＶＯＵＴ…出力電圧、ωｐｃ１…ファーストポールの周波数、ωｐｃ２…セカンドポールの周波数、ωｚｃ１…ゼロ点の周波数

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】