特開 2024-167948 データ通信システム、送信回路及び表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024167948

(43)【公開日】2024-12-05

(54)【発明の名称】データ通信システム、送信回路及び表示装置

(51)【国際特許分類】

   H04L 7/033 20060101AFI20241128BHJP

   G09G 3/36 20060101ALI20241128BHJP

   G09G 3/20 20060101ALI20241128BHJP

   H04N 5/66 20060101ALI20241128BHJP

【ＦＩ】

H04L7/033

G09G3/36

G09G3/20 632A

G09G3/20 633B

G09G3/20 633E

H04N5/66 B

H04N5/66 102B

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2023084287

(22)【出願日】2023-05-23

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】平間 厚志

(72)【発明者】

【氏名】樋口 鋼児

(72)【発明者】

【氏名】長谷川 秀明

【テーマコード（参考）】

5C006

5C058

5C080

5K047

【Ｆターム（参考）】

5C006AA22

5C006BB15

5C006BC16

5C006BF25

5C006BF28

5C006FA51

5C058AA05

5C058AA06

5C058AB02

5C058BA35

5C058BB08

5C080AA10

5C080BB05

5C080CC03

5C080DD27

5C080GG10

5C080GG11

5C080JJ02

5C080JJ04

5C080KK47

5K047DD02

5K047GG24

5K047MM46

(57)【要約】

【目的】通信効率の高いデータ通信システム、送信回路、データ通信システムを含む表示装置を提供することを目的とする。
【構成】本発明は、Ｎ（Ｎは２以上の整数）ビットからなる情報データ片を受け、この情報データ片で表される値に１を加算して得られた値を表す第１～第Ｎのビットからなるシリアル形態の変換情報データ片を生成するエンコーダを含み、当該変換情報データ片を含む情報データ信号を送信する送信回路と、送信回路から送信された情報データ信号を受け情報データ信号の立ち上がりエッジ又は立下りエッジに位相同期したクロック信号を生成するＰＬＬ回路、及びこの情報データ信号に含まれる変換情報データ片で表される値から１を減算することで情報データ片を復元するデコーダを含む受信回路と、を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

Ｎ（Ｎは２以上の整数）ビットからなる情報データ片を受け、前記情報データ片で表される値に１を加算して得られた値を表す第１～第Ｎのビットからなるシリアル形態の変換情報データ片を生成するエンコーダを含み、前記変換情報データ片を含む情報データ信号を送信する送信回路と、
前記情報データ信号を受け前記情報データ信号の立ち上がりエッジ又は立下りエッジに位相同期したクロック信号を生成するＰＬＬ回路、及び前記情報データ信号を受け前記情報データ信号に含まれる前記変換情報データ片で表される値から１を減算することで前記情報データ片を復元するデコーダを含む受信回路と、を有することを特徴とするデータ通信システム。

【請求項2】

前記情報データ片は、前記Ｎビットが全て論理レベル０となるデータパターンから前記Ｎビットが全て論理レベル１となるデータパターンの範囲のうちで、前記Ｎビットが全て論理レベル１となるデータパターン、及び最下位ビットのみが論理レベル０となるデータパターンを除くデータパターンからなることを特徴とする請求項１に記載のデータ通信システム。

【請求項3】

Ｎ（Ｎは２以上の整数）ビットからなる情報データ片を受け、前記情報データ片で表される値から１を減算して得られた値を表す第１～第Ｎのビットからなるシリアル形態の変換情報データ片を生成するエンコーダを含み、前記変換情報データ片を含む情報データ信号を送信する送信回路と、
前記情報データ信号を受け前記情報データ信号の立ち上がりエッジ又は立下りエッジに位相同期したクロック信号を生成するＰＬＬ回路、及び前記情報データ信号を受け前記情報データ信号に含まれる前記変換情報データ片で表される値に１を加算することで前記情報データ片を復元するデコーダを含む受信回路と、を有することを特徴とするデータ通信システム。

【請求項4】

前記情報データ片は、前記Ｎビットが全て論理レベル０となるデータパターンから前記Ｎビットが全て論理レベル１となるデータパターンの範囲のうちで、前記Ｎビットが全て論理レベル０となるデータパターン、及び最下位ビットのみが論理レベル１となるデータパターンを除くデータパターンからなることを特徴とする請求項３に記載のデータ通信システム。

【請求項5】

Ｎ（Ｎは２以上の整数）ビットからなる情報データ片を受け、前記情報データ片で表される値に１を加算又は減算して得られた値を表す第１～第Ｎのビットからなるシリアル形態の変換情報データ片を生成するエンコーダと、
前記変換情報データ片を含む情報データ信号を送信する送信アンプと、を含み、
前記情報データ片は、前記Ｎビットが全て論理レベル０となるデータパターンから前記Ｎビットが全て論理レベル１となるデータパターンの範囲のうちで、前記Ｎビットが全て論理レベル１となるデータパターン及び最下位ビットのみが論理レベル０となるデータパターン、又は、前記Ｎビットが全て論理レベル０となるデータパターン及び最下位ビットのみが論理レベル１となるデータパターンを除くデータパターンからなることを特徴とする送信回路。

【請求項6】

複数の表示セルが夫々に接続されているｎ（ｎは２以上の整数）本のデータ線を有する表示パネルと、
前記表示パネルを駆動するデータドライバと、
映像信号に基づく前記表示セル各々の輝度レベルをＫ（Ｋは２以上の整数）ビットで表す表示データ片の各々に対して色深度を拡張する色深度拡張処理を施したＮ（ＮはＫより大きい整数）ビットの情報データ片の各々に対して、前記情報データ片で表される値に１を加算することで得た値を、第１～第Ｎのビットのシリアルビットの形態で表す変換情報データ片の系列として生成するエンコーダを含み、前記変換情報データ片の系列を含む情報データ信号を前記データドライバに送信する送信回路を有するタイミングコントローラと、を含み、
前記データドライバは、
前記情報データ信号を受け前記情報データ信号の立ち上がりエッジ又は立下りエッジに位相同期したクロック信号を生成するＰＬＬ回路、及び前記情報データ信号を受け前記情報データ信号に含まれる前記変換情報データ片の各々に対して前記変換情報データ片で表される値から１を減算することで前記情報データ片の系列を復元するデコーダを含む受信回路と、
前記クロック信号に応じて前記情報データ片の系列中のｎ個の情報データ片を取り込んで出力するデータ取込部と、
前記データ取込部から出力された前記ｎ個の情報データ片の各々をアナログの電圧値を有するｎ個の階調電圧に変換する階調電圧生成部と、
前記ｎ個の階調電圧を夫々増幅したｎ個の駆動電圧を前記表示パネルの前記ｎ本のデータ線に供給する出力部と、を有することを表示装置。

【請求項7】

前記情報データ片は、前記Ｎビットが全て論理レベル０となるデータパターンから前記Ｎビットが全て論理レベル１となるデータパターンの範囲のうちで、前記Ｎビットが全て論理レベル１となるデータパターン、及び最下位ビットのみが論理レベル０となるデータパターンを除くデータパターンからなることを特徴とする請求項６に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、データブロック毎にデジタルデータの送信及び受信を行うデータ通信システム、送信回路及び当該データ通信システムを含む表示装置に関する。

【背景技術】

【0002】

表示装置としての液晶表示装置は、複数のゲート線及び複数のデータ線が交叉して配置されており各ゲート線とデータ線との交叉部に画素が形成されている表示パネルと、表示パネルを駆動する駆動回路と、を備える（例えば、特許文献１参照）。 駆動回路は、複数のゲート線を駆動するためのゲートドライバと、複数のデータ線を駆動するためのソースドライバと、これらゲートドライバ及びソースドライバを制御するためのタイミングコントローラと、を含む。タイミングコントローラは、映像信号を受け、当該映像信号に基づく映像データのビット系列に、水平及び垂直同期信号やクロックビット等の制御信号を付加したシリアル形態の映像データ信号をソースドライバに送信する。

【0003】

かかる映像データ信号を受信したソースドライバは、この映像データ信号からクロックビットを抽出し、ＰＬＬ（Ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ）回路によって当該クロックビットに位相同期した内部クロック信号を生成する。そして、ソースドライバは、受信した映像データ信号に含まれる映像データビットの系列を、上記した内部クロック信号に同期して取り込み、取り込んだ映像データビットの系列を各画素単位でアナログのデータ電圧に変換して表示パネルの複数のデータ線に供給する。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１３－２３１９３９号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

よって、特許文献１に記載の液晶表示装置では、タイミングコントローラが映像データ信号をソースドライバに送信するにあたり、当該映像データ信号にクロックビットを付加しているので、このクロックビットの分だけ通信効率が低くなるという問題があった。

【0006】

そこで、本発明は、通信効率の高いデータ通信システム、送信回路、データ通信システムを含む表示装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明に係るデータ通信システムは、Ｎ（Ｎは２以上の整数）ビットからなる情報データ片を受け、前記情報データ片で表される値に１を加算して得られた値を表す第１～第Ｎのビットからなるシリアル形態の変換情報データ片を生成するエンコーダを含み、前記変換情報データ片を含む情報データ信号を送信する送信回路と、前記情報データ信号を受け前記情報データ信号の立ち上がりエッジ又は立下りエッジに位相同期したクロック信号を生成するＰＬＬ回路、及び前記情報データ信号を受け前記情報データ信号に含まれる前記変換情報データ片で表される値から１を減算することで前記情報データ片を復元するデコーダを含む受信回路と、を有する。

【0008】

また、本発明に係るデータ通信システムは、Ｎ（Ｎは２以上の整数）ビットからなる情報データ片を受け、前記情報データ片で表される値から１を減算して得られた値を表す第１～第Ｎのビットからなるシリアル形態の変換情報データ片を生成するエンコーダを含み、前記変換情報データ片を含む情報データ信号を送信する送信回路と、前記情報データ信号を受け前記情報データ信号の立ち上がりエッジ又は立下りエッジに位相同期したクロック信号を生成するＰＬＬ回路、及び前記情報データ信号を受け前記情報データ信号に含まれる前記変換情報データ片で表される値に１を加算することで前記情報データ片を復元するデコーダを含む受信回路と、を有する。

【0009】

本発明に係る送信回路は、Ｎ（Ｎは２以上の整数）ビットからなる情報データ片を受け、前記情報データ片で表される値に１を加算又は減算して得られた値を表す第１～第Ｎのビットからなるシリアル形態の変換情報データ片を生成するエンコーダと、前記変換情報データ片を含む情報データ信号を送信する送信アンプと、を含み、前記情報データ片は、前記Ｎビットが全て論理レベル０となるデータパターンから前記Ｎビットが全て論理レベル１となるデータパターンの範囲のうちで、前記Ｎビットが全て論理レベル１となるデータパターン及び最下位ビットのみが論理レベル０となるデータパターン、又は、前記Ｎビットが全て論理レベル０となるデータパターン及び最下位ビットのみが論理レベル１となるデータパターンを除くデータパターンからなることを特徴とする。

【0010】

本発明に係る表示装置は、複数の表示セルが夫々に接続されているｎ（ｎは２以上の整数）本のデータ線を有する表示パネルと、前記表示パネルを駆動するデータドライバと、映像信号に基づく前記表示セル各々の輝度レベルをＫ（Ｋは２以上の整数）ビットで表す表示データ片の各々に対して色深度を拡張する色深度拡張処理を施したＮ（ＮはＫより大きい整数）ビットの情報データ片の各々に対して、前記情報データ片で表される値に１を加算することで得た値を、第１～第Ｎのビットのシリアルビットの形態で表す変換情報データ片の系列として生成するエンコーダを含み、前記変換情報データ片の系列を含む情報データ信号を前記データドライバに送信する送信回路を有するタイミングコントローラと、を含み、前記データドライバは、前記情報データ信号を受け前記情報データ信号の立ち上がりエッジ又は立下りエッジに位相同期したクロック信号を生成するＰＬＬ回路、及び前記情報データ信号を受け前記情報データ信号に含まれる前記変換情報データ片の各々に対して前記変換情報データ片で表される値から１を減算することで前記情報データ片の系列を復元するデコーダを含む受信回路と、前記クロック信号に応じて前記情報データ片の系列中のｎ個の情報データ片を取り込んで出力するデータ取込部と、前記データ取込部から出力された前記ｎ個の情報データ片の各々をアナログの電圧値を有するｎ個の階調電圧に変換する階調電圧生成部と、前記ｎ個の階調電圧を夫々増幅したｎ個の駆動電圧を前記表示パネルの前記ｎ本のデータ線に供給する出力部と、を有する。

【発明の効果】

【0011】

本発明に係るデータ通信システムでは、送信回路は、Ｎ（Ｎは２以上の整数）ビットの情報データ片に「１」を加算又は減算した変換情報データ片を含むシリアル信号形態の情報データ信号を送信する。尚、Ｎビットの情報データ片として、最下位ビットのみが論理レベル０、それ以外のビット各々が論理レベル１となるデータパターン、及び全ビットが論理レベル１となるデータパターンを除くＮビットデータを採用する。これにより、送信する変換情報データ片のＮビットのシリアルビットの系列中には、少なくとも１回、論理レベル０から１、或いは論理レベル１から０に推移する立上り又は立下りエッジ部が現れる。

【0012】

受信回路は、送信回路から送信された情報データ信号を受け、当該情報データ信号に含まれる情報データ片のＮビットのシリアルビット系列中に現われるビットの立上り又は立下りエッジ部のタイミングに位相同期したクロック信号を生成する。更に、受信回路は、受信した情報データ信号に含まれるＮビットの変換情報データ片から「１」を減算又は加算することで元の情報データを復元する。

【0013】

よって、本発明に係るデータ通信システムによれば、送信する情報データ信号に含まれるＮビットの情報データ片に、クロック信号を生成する為のクロックビット等の付加情報を加えることなく、受信回路側のＰＬＬ回路でクロック信号を生成することができるので、通信効率を高めることが可能となる。

【図面の簡単な説明】

【0014】

【図1】本発明に係るデータ通信システムとしてのデータ通信システム３００の構成を示すブロック図である。

【図2A】情報データ系列ＣＤＳ、情報データ信号ＳＳ及びＰＤＸ各々のフォーマットの一部を示す図である。

【図2B】情報データ系列ＣＤＳ、情報データ信号ＳＳ及びＰＤＸ各々のフォーマットの一部を示す図である。

【図3】本発明に係るデータ通信システムの他の一例としてのデータ通信システム３００Ａ構成を示すブロック図である。

【図4】本発明に係るデータ通信システムを搭載した表示装置２００の構成を示すブロック図である。

【発明を実施するための形態】

【0015】

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

【実施例0016】

図１は、本発明に係るデータ通信システム３００の構成を示すブロック図である。

【0017】

図１に示すように、データ通信システム３００は、送信回路１１０及び受信回路１３０を含む。

【0018】

送信回路１１０は、エンコーダ１１０１及び送信アンプ１１０２を含み、例えば図２Ａ又は図２Ｂに示すように、夫々が１０ビット（ｆ９～ｆ０）のシリアル信号の形態を有する情報データＤＴの系列からなる情報データ系列ＣＤＳを受ける。

【0019】

エンコーダ１１０１は、加算回路ＡＤ１を含み、情報データ系列ＣＤＳに含まれる情報データＤＴ毎に、その１０ビットのビット系列中において少なくとも１回、論理レベルの反転を生じさせるデータ変換を行う。

【0020】

具体的には、エンコーダ１１０１は、加算回路ＡＤ１により、各情報データＤＴの１０ビット（ｆ９～ｆ０）で表される値に「１」を加算する。つまり、加算回路ＡＤ１は、最下位ビット（ＬＳＢ：least significant bit）のみが論理レベル１、他のビットが全て論理レベル０となる１０ビットデータ［０００００００００１］を、情報データＤＴの１０ビット（ｆ９～ｆ０）に加算する。

【0021】

そして、加算回路ＡＤ１は、各情報データＤＴに「１」を加算して得た、夫々が図２Ａ又は図２Ｂに示すような１０ビットのシリアル形態の変換情報データＤＢの系列を含む情報データ信号ＳＳを、送信アンプ１１０２に供給する。

【0022】

送信アンプ１１０２は、かかる情報データ信号ＳＳを増幅した信号を情報データ信号ＰＤＸとして、これを伝送ラインＬ１を介して受信回路１３０に送信する。

【0023】

尚、データ通信システム３００では、送信対象となる情報データＤＴとして受付可能な１０ビットの範囲を［００００００００００］～［１１１１１１１１０１］と規定する。

【0024】

つまり、データ通信システム３００では、情報データＤＴとして、全ビットが論理レベル０となるデータパターン［００００００００００］から全ビットが論理レベル１となるデータパターン［１１１１１１１１１１］のうちで、全ビットが論理レベル１となるデータパターン［１１１１１１１１１１］、及び最下位ビットのみが論理レベル０となるデータパターン［１１１１１１１１１０］を除くデータパターンを使用することを規定している。

【0025】

これにより、図２Ａ又は図２Ｂに示すように、情報データ信号ＰＤＸに含まれる変換情報示データＤＢ各々の１０ビットのビット系列（ｄ９～ｄ０）中には、隣接するビット同士の境界の時点ｔ１～ｔ９のうちの少なくとも１の時点で論理レベル０から１又は論理レベル１から０に遷移する立ち上がり又は立ち下りエッジｅｄが現れることになる。

【0026】

受信回路１３０は、受信アンプ１３０１、ＰＬＬ（Ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ）回路１３０２、及びデコーダ１３０３を含む。

【0027】

受信アンプ１３０１は、送信回路１１０から送信された情報データ信号ＰＤＸを受け、当該情報データ信号ＰＤＸを増幅した信号を受信情報データ信号ＰＤＪとして、ＰＬＬ回路１３０２及びデコーダ１３０３に供給する。

【0028】

ＰＬＬ回路１３０２は、受信情報データ信号ＰＤＪに含まれる、図２Ａ又は図２Ｂに示す変換情報データＤＢ各々の１０ビットのビット系列（ｄ９～ｄ０）中に現われる立ち上がり又は立ち下りエッジｅｄの位相に同期した発振信号を生成し、これをクロック信号ＣＬＫとして出力する。

【0029】

デコーダ１３０３は、減算回路ＳＤ１を含み、受信情報データ信号ＰＤＪに対して、送信回路１１０のエンコーダ１１０１で変換された各変換情報データＤＢを元の情報データＤＴに戻す処理を施す。

【0030】

具体的には、デコーダ１３０３は、減算回路ＳＤ１により、上記した加算回路ＡＤ１で加算された「１」の分を、受信情報データ信号ＰＤＪに含まれる各変換表示データＤＢの１０ビット（ｄ９～ｄ０）で表される値から減算する。つまり、減算回路ＳＤ１は、変換表示データＤＢの１０ビット（ｆ９～ｆ０）から、最下位ビットのみが論理レベル１、他のビットが全て論理レベル０となる１０ビットデータ［０００００００００１］を減算する。

【0031】

これにより、情報データ系列ＣＤＳに含まれる、夫々が１０ビットの情報データＤＴの各々が復元され、減算回路ＳＤ１は、この復元した情報データＤＴの系列を含む信号を情報データ信号ＰＤとして出力する。

【0032】

よって、図１に示すデータ通信システム３００によれば、送信回路１１０が送信する情報データ信号ＰＤＸに含まれる、各変換情報データＤＢの１０ビット（ｄ９～ｄ０）のシリアルビットの系列中には、少なくとも１回、論理レベル０から１又は論理レベル１から０に遷移する立上り又は立下りエッジが現れる。これにより、各変換情報データＤＢ中に、クロック信号を生成する為のクロックビット等の情報を付加しなくても、受信回路１３０に含まれているＰＬＬ回路１３０２により、各ビットに位相同期した良好なクロック信号ＣＬＫを生成することができる。

【0033】

したがって、図１に示すデータ通信システム３００によれば、伝送ラインＬ１を介して送信される情報データ信号ＰＤＸ中にクロック信号を生成する為の情報が不要となる分、通信効率を高めることが可能となる。

【0034】

尚、図１に示すデータ通信システム３００では、送信回路１１０が、加算回路ＡＤ１を用いて情報データ系列ＣＤＳに含まれる各情報データＤＴの各々に「１」を加算し、受信回路１３０では、減算回路ＳＤ１を用いて、受信した情報データ信号ＰＤＸ（ＰＤＪ）に含まれる変換情報データＤＢの各々から「１」を減算しているが、かかる構成に限定されない。また、加算回路ＡＤ１及び減算回路ＳＤ１で加算及び減算する値としては「１」以外の値であっても良い。つまり、加算回路ＡＤ１が情報データＤＴに「Ｘ」（Ｘは１以外の値）を加算した場合、減算回路ＳＤ１では変換情報データＤＢからこの「Ｘ」を減算すれば良い。

【実施例0035】

図３は、データ通信システムの他の一例としてのデータ通信システム３００Ａの構成を示すブロック図である。

【0036】

尚、データ通信システム３００Ａでは、送信回路１１０に代えて送信回路１１０Ａを採用し、受信回路１３０に代えて受信回路１３０Ａを採用したものである。

【0037】

図３において、送信回路１１０Ａでは、エンコーダ１１０１に含まれる処理回路として図１に示す加算回路ＡＤ１に代えて減算回路ＳＤ２を採用し、受信回路１３０Ａでは、デコーダ１３０３に含まれる処理回路として図１に示す減算回路ＳＤ１に代えて加算回路ＡＤ２を採用した点を除く他の構成は図１に示すものと同一である。

【0038】

ここで、図３に示す減算回路ＳＤ２は、情報データ系列ＣＤＳに含まれる各表示データ片から「１」、つまり１０ビットの［０００００００００１］を減算したものを情報データ信号ＳＳとして送信アンプ１１０２に供給する。また、図３に示す加算回路ＡＤ２は、上記した減算回路ＳＤ２で減算した「１」の分を、受信情報データ信号ＰＤＪに含まれる各変換表示データＤＢに加算することで、情報データ系列ＣＤＳに含まれる情報データＤＴの各々を復元し、復元した情報データＤＴの系列を含む信号を情報データ信号ＰＤとして出力する。

【0039】

ただし、データ通信システム３００Ａでは、送信対象となる情報データＤＴとして受付可能な１０ビットの範囲を［００００００００１０］～［１１１１１１１１１１］と規定する。つまり、データ通信システム３００Ａでは、情報データＤＴとして、全ビットが論理レベル０となるデータパターン［００００００００００］から全ビットが論理レベル１となるデータパターン［１１１１１１１１１１］のうちで、全ビットが論理レベル０となるデータパターン［００００００００００］、及び最下位ビットのみが論理レベル１となるデータパターン［０００００００００１］を除くデータパターンを使用することを規定している。

【0040】

尚、上記したデータ通信システム３００又は３００Ａでは、送信回路１１０又は１１０Ａが送信する情報データ（ＤＴ、ＤＢ）のビット数を１０ビットとしているが、そのビット数は１０ビットに限定されず、２ビット以上の複数であれば良い。

【0041】

要するに、本発明に係るデータ通信システムとしては、以下の送信回路、及び受信回路を有するものであれば良い。

【0042】

送信回路（１１０）は、Ｎ（Ｎは２以上の整数）ビットからなる情報データ片（ＤＴ）を受け、この情報データ片で表される値に１を加算（又は減算）して得られた値を表す第１～第Ｎのビットからなるシリアル形態の変換情報データ片（ＤＢ）を生成するエンコーダ（１１０１）を含み、この変換情報データ片を含む情報データ信号（ＰＤＸ）を送信する。

【0043】

受信回路（１３０）は、情報データ信号（ＰＤＸ）を受けこの情報データ信号の立ち上がりエッジ又は立ち下りエッジに位相同期したクロック信号（ＣＬＫ）を生成するＰＬＬ回路（１３０２）と、情報データ信号（ＰＤＸ）を受けこの情報データ信号に含まれる変換情報データ片（ＤＢ）で表される値から１を減算することで情報データ片（ＤＴ）を復元するデコーダ（１３０３）を含む。