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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024168109
(43)【公開日】2024-12-05
(54)【発明の名称】窒化物半導体デバイス
(51)【国際特許分類】
H01L 21/337 20060101AFI20241128BHJP
H01L 21/338 20060101ALI20241128BHJP
【ＦＩ】
H01L29/80 V
H01L29/80 H
H01L29/80 C
H01L29/80 F
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2023084535
(22)【出願日】2023-05-23
【国等の委託研究の成果に係る記載事項】（出願人による申告）令和４年度、環境省、革新的な省ＣＯ２実現のための部材（ＧａＮ）や素材（ＣＮＦ）の社会実装・普及展開加速化事業（超低抵抗ＧａＮウエハを用いた高効率インバータの開発・検証）委託業務、産業技術力強化法第１７条の適用を受ける特許出願
(71)【出願人】
【識別番号】000005821
【氏名又は名称】パナソニックホールディングス株式会社
(74)【代理人】
【識別番号】100109210
【弁理士】
【氏名又は名称】新居 広守
(74)【代理人】
【識別番号】100137235
【弁理士】
【氏名又は名称】寺谷 英作
(74)【代理人】
【識別番号】100131417
【弁理士】
【氏名又は名称】道坂 伸一
(72)【発明者】
【氏名】鶴見 直大
(72)【発明者】
【氏名】田村 聡之
【テーマコード（参考）】
5F102
【Ｆターム（参考）】
5F102GB01
5F102GB05
5F102GC01
5F102GD04
5F102GD10
5F102GJ01
5F102GJ02
5F102GJ03
5F102GJ04
5F102GK04
5F102GK08
5F102GL04
5F102GL07
5F102GM04
5F102GM07
5F102GM08
5F102GQ01
5F102GR04
5F102GR11
5F102HC01
5F102HC07
5F102HC10
5F102HC15
(57)【要約】
【課題】高速動作が可能な窒化物半導体デバイスを提供する。
【解決手段】窒化物半導体デバイス１は、基板１０と、ドリフト層１２と、ｐ型のブロック層１４と、下地層１６と、ゲート開口部２０と、電子走行層２２および電子供給層２４と、電子供給層２４の上方で、基板１０の平面視においてゲート開口部２０の底面２０ａに重なる位置に設けられたｐ型半導体層２６と、電子供給層２４の上方で、基板１０の平面視において下地層１６に重なる位置に設けられたゲート電極３２と、基板１０の平面視においてゲート電極３２から離れた位置に設けられたソース開口部３０と、ソース開口部３０を覆うように設けられ、ブロック層１４と電気的に接続された第１のソース電極３６と、基板１０の下方に設けられたドレイン電極３８と、ｐ型半導体層２６の上方に設けられ、第１のソース電極３６と電気的に接続された第２のソース電極３４と、を備える。
【選択図】図１
【解決手段】窒化物半導体デバイス１は、基板１０と、ドリフト層１２と、ｐ型のブロック層１４と、下地層１６と、ゲート開口部２０と、電子走行層２２および電子供給層２４と、電子供給層２４の上方で、基板１０の平面視においてゲート開口部２０の底面２０ａに重なる位置に設けられたｐ型半導体層２６と、電子供給層２４の上方で、基板１０の平面視において下地層１６に重なる位置に設けられたゲート電極３２と、基板１０の平面視においてゲート電極３２から離れた位置に設けられたソース開口部３０と、ソース開口部３０を覆うように設けられ、ブロック層１４と電気的に接続された第１のソース電極３６と、基板１０の下方に設けられたドレイン電極３８と、ｐ型半導体層２６の上方に設けられ、第１のソース電極３６と電気的に接続された第２のソース電極３４と、を備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
基板と、
前記基板の上方に設けられた第１の窒化物半導体層と、
前記第１の窒化物半導体層の上方に設けられた第１のｐ型窒化物半導体層と、
前記第１のｐ型窒化物半導体層の上方に設けられた第２の窒化物半導体層と、
前記第２の窒化物半導体層および前記第１のｐ型窒化物半導体層を貫通し、前記第１の窒化物半導体層にまで達する第１の開口部と、
前記第２の窒化物半導体層の上面ならびに前記第１の開口部の側面および底面を覆うように下から順に設けられた電子走行層および電子供給層と、
前記電子供給層の上方で、前記基板の平面視において前記第１の開口部の底面に重なる位置に設けられた第２のｐ型窒化物半導体層または絶縁層と、
前記電子供給層の上方で、前記基板の平面視において前記第２の窒化物半導体層または前記絶縁層に重なる位置に設けられたゲート電極と、
前記基板の平面視において前記ゲート電極から離れた位置で、前記電子供給層および前記電子走行層を貫通し、前記第１のｐ型窒化物半導体層にまで達する第２の開口部と、
前記第２の開口部を覆うように設けられ、前記第１のｐ型窒化物半導体層と電気的に接続された第１のソース電極と、
前記基板の下方に設けられたドレイン電極と、
前記第２のｐ型窒化物半導体層または前記絶縁層の上方に設けられ、前記第１のソース電極と電気的に接続された第２のソース電極と、を備える、
窒化物半導体デバイス。
前記基板の上方に設けられた第１の窒化物半導体層と、
前記第１の窒化物半導体層の上方に設けられた第１のｐ型窒化物半導体層と、
前記第１のｐ型窒化物半導体層の上方に設けられた第２の窒化物半導体層と、
前記第２の窒化物半導体層および前記第１のｐ型窒化物半導体層を貫通し、前記第１の窒化物半導体層にまで達する第１の開口部と、
前記第２の窒化物半導体層の上面ならびに前記第１の開口部の側面および底面を覆うように下から順に設けられた電子走行層および電子供給層と、
前記電子供給層の上方で、前記基板の平面視において前記第１の開口部の底面に重なる位置に設けられた第２のｐ型窒化物半導体層または絶縁層と、
前記電子供給層の上方で、前記基板の平面視において前記第２の窒化物半導体層または前記絶縁層に重なる位置に設けられたゲート電極と、
前記基板の平面視において前記ゲート電極から離れた位置で、前記電子供給層および前記電子走行層を貫通し、前記第１のｐ型窒化物半導体層にまで達する第２の開口部と、
前記第２の開口部を覆うように設けられ、前記第１のｐ型窒化物半導体層と電気的に接続された第１のソース電極と、
前記基板の下方に設けられたドレイン電極と、
前記第２のｐ型窒化物半導体層または前記絶縁層の上方に設けられ、前記第１のソース電極と電気的に接続された第２のソース電極と、を備える、
窒化物半導体デバイス。
【請求項2】
前記第１の開口部の側面は、前記第１の開口部の底面に対して傾斜しており、
前記電子供給層の上面は、前記第１の開口部の底面に沿った平坦部と、前記第１の開口部の側面に沿った傾斜部と、を含み、
前記第２のｐ型窒化物半導体層または前記絶縁層は、前記平坦部と前記傾斜部の一部とを連続的に覆っている、
請求項１に記載の窒化物半導体デバイス。
前記電子供給層の上面は、前記第１の開口部の底面に沿った平坦部と、前記第１の開口部の側面に沿った傾斜部と、を含み、
前記第２のｐ型窒化物半導体層または前記絶縁層は、前記平坦部と前記傾斜部の一部とを連続的に覆っている、
請求項１に記載の窒化物半導体デバイス。
【請求項3】
前記ゲート電極と前記電子供給層との間で、前記第２のｐ型窒化物半導体層または前記絶縁層とは離間して設けられた第３のｐ型窒化物半導体層を備える、
請求項１または２に記載の窒化物半導体デバイス。
請求項１または２に記載の窒化物半導体デバイス。
【請求項4】
前記基板の平面視において、前記第１のｐ型窒化物半導体層と前記第２のｐ型窒化物半導体層または前記絶縁層との距離は、前記第３のｐ型窒化物半導体層と前記第２のｐ型窒化物半導体層または前記絶縁層との距離よりも短い、
請求項３に記載の窒化物半導体デバイス。
請求項３に記載の窒化物半導体デバイス。
【請求項5】
前記基板の平面視において、前記第３のｐ型窒化物半導体層と前記第２のｐ型窒化物半導体層または前記絶縁層との距離は、前記第１のｐ型窒化物半導体層と前記第２のｐ型窒化物半導体層または前記絶縁層との距離よりも短い、
請求項３に記載の窒化物半導体デバイス。
請求項３に記載の窒化物半導体デバイス。
【請求項6】
前記第２のｐ型窒化物半導体層または前記絶縁層と前記ドレイン電極との距離は、前記第１のｐ型窒化物半導体層と前記ドレイン電極との距離より短い、
請求項１または２に記載の窒化物半導体デバイス。
請求項１または２に記載の窒化物半導体デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、窒化物半導体デバイスに関する。
【背景技術】
【0002】
ＧａＮに代表される窒化物半導体は、バンドギャップが大きいワイドギャップ半導体であり、絶縁破壊電界が大きく、電子の飽和ドリフト速度がＧａＡｓなどの化合物半導体またはＳｉ半導体などに比べて大きいという特長を有している。例えば、ＧａＮおよびＡｌＮのバンドギャップはそれぞれ、室温で３．４ｅＶ、６．２ｅＶである。このため、高出力化および／または高耐圧化に有利な窒化物半導体を用いたパワートランジスタの研究開発が現在活発に行われている。
【0003】
また、ＡｌＧａＮ／ＧａＮヘテロ構造において、（０００１）面上にて自発分極およびピエゾ分極によりヘテロ界面に高濃度の２次元電子ガス（２ＤＥＧ：２ Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ）が生じ、アンドープ時においても１×１０１３ｃｍ－２以上のシートキャリア濃度が得られる特徴がある。
【0004】
特許文献１および２ならびに非特許文献１には、ＧａＮ系半導体材料を用いて形成された縦型ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が開示されている。特許文献１および２に開示された縦型ＦＥＴでは、ＡｌＧａＮ／ＧａＮヘテロ界面に発生した２次元電子ガスからなるチャネルをゲート電圧によって開閉することで、トランジスタ動作を実現している。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特許第６５１１６４５号公報
【特許文献2】特許第６７５５８９２号公報
【非特許文献】
【0006】
【非特許文献1】Zhu et al., “Vertical GaN Power Transistor With Intrinsic Reverse Conduction and Low Gate Charge for High-Performance Power Conversion”, IEEE Journal of Emerging and Selected Topics in Power Electronics, Vol. 7, No. 3, September 2019
【発明の概要】
【発明が解決しようとする課題】
【0007】
従来の窒化物半導体デバイスに対しては、動作の高速化に改善の余地がある。
【0008】
そこで、本開示は、高速動作が可能な窒化物半導体デバイスを提供する。
【課題を解決するための手段】
【0009】
本開示の一態様に係る窒化物半導体デバイスは、基板と、前記基板の上方に設けられた第１の窒化物半導体層と、前記第１の窒化物半導体層の上方に設けられた第１のｐ型窒化物半導体層と、前記第１のｐ型窒化物半導体層の上方に設けられた第２の窒化物半導体層と、前記第２の窒化物半導体層および前記第１のｐ型窒化物半導体層を貫通し、前記第１の窒化物半導体層にまで達する第１の開口部と、前記第２の窒化物半導体層の上面ならびに前記第１の開口部の側面および底面を覆うように下から順に設けられた電子走行層および電子供給層と、前記電子供給層の上方で、前記基板の平面視において前記第１の開口部の底面に重なる位置に設けられた第２のｐ型窒化物半導体層または絶縁層と、前記電子供給層の上方で、前記基板の平面視において前記第２の窒化物半導体層に重なる位置に設けられたゲート電極と、前記基板の平面視において前記ゲート電極から離れた位置で、前記電子供給層および前記電子走行層を貫通し、前記第１のｐ型窒化物半導体層にまで達する第２の開口部と、前記第２の開口部を覆うように設けられ、前記第１のｐ型窒化物半導体層と電気的に接続された第１のソース電極と、前記基板の下方に設けられたドレイン電極と、前記第２のｐ型窒化物半導体層または前記絶縁層の上方に設けられ、前記第１のソース電極と電気的に接続された第２のソース電極と、を備える。
【発明の効果】
【0010】
本開示によれば、高速動作が可能な窒化物半導体デバイスを提供することができる。
【図面の簡単な説明】
【0011】
【発明を実施するための形態】
【0012】
（本開示の基礎となった知見）
本発明者らは、「背景技術」の欄において記載した従来の窒化物半導体デバイスに関し、以下の問題が生じることを見出した。
本発明者らは、「背景技術」の欄において記載した従来の窒化物半導体デバイスに関し、以下の問題が生じることを見出した。
【0013】
縦型トランジスタは、横型トランジスタと比べて、高電圧化および大電流動作に有利である。その一方で、縦型トランジスタは、以下に示すように、横型トランジスタに比べて高速動作に不利である。
【0014】
なお、縦型トランジスタは、ソースとドレインとの間に基板が配置された構成を有する。このため、縦型トランジスタでは、ソース－ドレイン間を流れるドレイン電流は、基板の主面に直交する方向に主として流れる。これに対して、横型トランジスタは、ソースおよびドレインが基板の主面に平行な方向に並んで配置された構成を有する。このため、横型トランジスタでは、ドレイン電流は、基板の主面に平行な方向に主として流れる。
【0015】
【表1】
【0016】
表１には、横型トランジスタと縦型トランジスタとのゲート－ドレイン間の寄生容量Ｃｇｄの比較を示している。同じオン抵抗Ｒｏｎのデバイスサイズで比較した際に、縦型トランジスタは、横型トランジスタに比べて、ゲート－ドレイン間の寄生容量Ｃｇｄが約２桁大きい。この要因は、縦型トランジスタの構造上、ゲート－ドレイン間の平行平板容量が大きいことに加えて、ドレインからゲートに向かう電気力線をソースに終端するためのフィールドプレートを設けることが困難であることが挙げられる。寄生容量Ｃｇｄが大きいと、ドレイン電流の立ち上がり特性が悪くなるため、トランジスタの高速動作が難しくなる。
【0017】
特許文献２には、ゲート開口部の内側ではなく、ゲート開口部の外縁部分の上方にゲート電極が配置された構造が開示されている。特許文献２では、当該構成によって、ゲート駆動電圧を下げることができ、ドライブ損失を低減する効果が示されている。ただし、この構造では、ドレインからゲートに向かう電気力線は全てゲートに向かうため、寄生容量Ｃｇｄの低減にはつながらない。
【0018】
また、非特許文献１には、縦型トランジスタにおいて再成長ＡｌＧａＮ層上にソース電極に接続されたショットキー電極を設けることで、ゲート容量を下げた計算結果が記載されている。ただし、この再成長ＡｌＧａＮ層上に設けられたショットキー電極をフィールドプレートとして使用した場合、ショットキー特性の逆方向特性はｐｎダイオードの逆方向特性と比べてリーク電流が大きく、耐圧が小さいことから、トランジスタの信頼性の低下につながるといった課題がある。
【0019】
そこで、本開示は、上記の課題に鑑み、信頼性の低下を抑制しながら寄生容量Ｃｇｄの低減を図ることにより、高速動作が可能な窒化物半導体デバイスを提供することを目的とする。
【0020】
上記目的を実現するために、本開示の窒化物半導体デバイスの各態様は、以下に述べる構成となっている。
【0021】
本開示の第１の態様に係る窒化物半導体デバイスは、基板と、前記基板の上方に設けられた第１の窒化物半導体層と、前記第１の窒化物半導体層の上方に設けられた第１のｐ型窒化物半導体層と、前記第１のｐ型窒化物半導体層の上方に設けられた第２の窒化物半導体層と、前記第２の窒化物半導体層および前記第１のｐ型窒化物半導体層を貫通し、前記第１の窒化物半導体層にまで達する第１の開口部と、前記第２の窒化物半導体層の上面ならびに前記第１の開口部の側面および底面を覆うように下から順に設けられた電子走行層および電子供給層と、前記電子供給層の上方で、前記基板の平面視において前記第１の開口部の底面に重なる位置に設けられた第２のｐ型窒化物半導体層または絶縁層と、前記電子供給層の上方で、前記基板の平面視において前記第２の窒化物半導体層に重なる位置に設けられたゲート電極と、前記基板の平面視において前記ゲート電極から離れた位置で、前記電子供給層および前記電子走行層を貫通し、前記第１のｐ型窒化物半導体層にまで達する第２の開口部と、前記第２の開口部を覆うように設けられ、前記第１のｐ型窒化物半導体層と電気的に接続された第１のソース電極と、前記基板の下方に設けられたドレイン電極と、前記第２のｐ型窒化物半導体層または前記絶縁層の上方に設けられ、前記第１のソース電極と電気的に接続された第２のソース電極と、を備える。
【0022】
これにより、ドレイン電極から延びる電気力線を、第２のｐ型窒化物半導体層、または、絶縁層の上方に設けられた第２のソース電極と、第１のｐ型窒化物半導体層とに終端させることができるので、ゲート－ドレイン間の寄生容量Ｃｇｄを低減することができる。よって、本態様によれば、高速動作が可能な窒化物半導体デバイスを実現することができる。
【0023】
また、本態様に係る窒化物半導体デバイスでは、第２のｐ型窒化物半導体層（ｐ）と電子供給層および電子走行層の界面に生じる２次元電子ガス（ｎ）とによるｐｎダイオードの逆方向特性を利用することができるので、リーク電流の増大、および、耐圧の低下を抑制することができる。また、第２のｐ型窒化物半導体層の代わりに絶縁層が設けられた場合も同様に、リーク電流の増大、および、耐圧の低下を抑制することができる。よって、窒化物半導体デバイスの信頼性の低下を抑制することができる。
【0024】
本開示の第２の態様に係る窒化物半導体デバイスでは、第１の態様に係る窒化物半導体デバイスにおいて、前記第１の開口部の側面は、前記第１の開口部の底面に対して傾斜しており、前記電子供給層の上面は、前記第１の開口部の底面に沿った平坦部と、前記第１の開口部の側面に沿った傾斜部と、を含み、前記第２のｐ型窒化物半導体層または前記絶縁層は、前記平坦部と前記傾斜部の一部とを連続的に覆っている。
【0025】
これにより、オフ時に第２の窒化物半導体層に集中する電界を分散させることができるので、オフ時のリーク電流を低減することができる。本態様によれば、ゲート－ドレイン間の寄生容量Ｃｇｄを低減することができるという効果に加えて、オフ時の電界緩和が促進され良好なオフ特性が得られる。
【0026】
本開示の第３の態様に係る窒化物半導体デバイスでは、第１の態様または第２の態様に係る窒化物半導体デバイスにおいて、前記ゲート電極と前記電子供給層との間で、前記第２のｐ型窒化物半導体層または前記絶縁層とは離間して設けられた第３のｐ型窒化物半導体層を備える。
【0027】
これにより、ゲート電極の直下のキャリア濃度を低減することができ、トランジスタの閾値電圧を正側にシフトさせることができる。このため、本態様に係る窒化物半導体デバイスをノーマリオフ型のＦＥＴとして容易に実現することができる。
【0028】
本開示の第４の態様に係る窒化物半導体デバイスでは、第３の態様に係る窒化物半導体デバイスにおいて、前記基板の平面視において、前記第１のｐ型窒化物半導体層と前記第２のｐ型窒化物半導体層または前記絶縁層との距離は、前記第３のｐ型窒化物半導体層と前記第２のｐ型窒化物半導体層または前記絶縁層との距離よりも短い。
【0029】
これにより、ドレイン電極から延びる電気力線を、より多く第１のｐ型窒化物半導体層で終端させることができるので、ゲート－ドレイン間の寄生容量Ｃｇｄをより低減することができる。よって、本態様によれば、高速動作に優れた窒化物半導体デバイスを実現することができる。
【0030】
本開示の第５の態様に係る窒化物半導体デバイスでは、第３の態様に係る窒化物半導体デバイスにおいて、前記基板の平面視において、前記第３のｐ型窒化物半導体層と前記第２のｐ型窒化物半導体層または前記絶縁層との距離は、前記第１のｐ型窒化物半導体層と前記第２のｐ型窒化物半導体層または前記絶縁層との距離よりも短い。
【0031】
これにより、ゲート－ドレイン間の寄生容量Ｃｇｄが微増するものの、ゲート長が長くなることにより、オフ時の耐圧を向上させることができる。本態様によれば、オフ特性に優れ、高速動作が可能な窒化物半導体デバイスを実現することができる。
【0032】
本開示の第６の態様に係る窒化物半導体デバイスでは、第１の態様から第５の態様のいずれか１つに係る窒化物半導体デバイスにおいて、前記第２のｐ型窒化物半導体層または前記絶縁層と前記ドレイン電極との距離は、前記第１のｐ型窒化物半導体層と前記ドレイン電極との距離より短い。
【0033】
これにより、オフ時の電界集中を緩和させることができ、オフ時のリーク電流を低減することができる。本態様によれば、良好なオフ特性を有し、高速動作が可能な窒化物半導体デバイスを実現することができる。
【0034】
以下、本開示の実施の形態について、図面を参照しながら説明する。
【0035】
なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【0036】
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略または簡略化する。
【0037】
また、本明細書において、平行または直交などの要素間の関係性を示す用語、および、矩形または台形などの要素の形状を示す用語、ならびに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
【0038】
また、本明細書において、基板の「厚み方向」とは、基板の主面に垂直な方向のことをいう。厚み方向は、半導体層の積層方向と同じであり、「縦方向」とも記載される。また、基板の主面に平行な方向を「横方向」と記載する場合がある。
【0039】
また、基板に対してゲート電極およびソース電極が設けられた側を「上方」または「上側」とみなし、基板に対してドレイン電極が設けられた側を「下方」または「下側」とみなす。
【0040】
なお、本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」および「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
【0041】
また、本明細書において、「平面視」とは、特に断りのない限り、窒化物半導体デバイスの基板の主面に対して垂直な方向から見たとき、すなわち、基板の主面を正面から見たときのことをいう。
【0042】
また、本明細書において、平面視におけるＡとＢとの距離とは、平面視におけるＡとＢとの最短距離を表している。具体的には、平面視におけるＡの外形を表す輪郭線上の任意の点とＢの外形を表す輪郭線上の任意の点とを結ぶ無数の線分のうち最短の線分の長さが距離である。
【0043】
また、本明細書において、「第１」、「第２」などの序数詞は、特に断りのない限り、構成要素の数または順序を意味するものではなく、同種の構成要素の混同を避け、区別する目的で用いられている。
【0044】
また、本明細書において、ＡｌＧａＮとは、３元混晶ＡｌｘＧａ１－ｘＮ（０＜ｘ＜１）のことを表す。以下、多元混晶はそれぞれの構成元素記号の配列、例えばＡｌＩｎＮ、ＧａＩｎＮ等でもって略記される。例えば、窒化物半導体の一例であるＡｌｘＧａ１－ｘ－ｙＩｎｙＮ（０＜ｘ＜１、０＜ｙ＜１、かつ、０＜ｘ＋ｙ＜１）は、ＡｌＧａＩｎＮと略記される。
【0045】
【0046】
【0047】
図１に示すように、本実施の形態に係る窒化物半導体デバイス１は、いわゆる縦型の電界効果トランジスタ（ＦＥＴ）である。具体的には、窒化物半導体デバイス１では、ドレイン電極３８と第１のソース電極３６との間で、電流が基板１０の主面に垂直な方向に流れる。
【0048】
窒化物半導体デバイス１は、ＧａＮおよびＡｌＧａＮなどの窒化物半導体を主成分として含む窒化物半導体層の積層構造を有するデバイスである。なお、「ＡがＢを主成分として含む」とは、ＡにおけるＢの含有率が５０％以上であることを意味する。
【0049】
本実施の形態に係る窒化物半導体デバイス１は、ノーマリオフ型のＦＥＴである。窒化物半導体デバイス１では、例えば、第１のソース電極３６が接地され（すなわち、電位が０Ｖ）、ドレイン電極３８に正の電位が与えられている。ドレイン電極３８に与えられる電位は、例えば１００Ｖ以上１２００Ｖ以下であるが、これに限らない。窒化物半導体デバイス１がオフ状態である場合には、ゲート電極３２には０Ｖまたは負の電位（例えば－５Ｖ）が印加されている。窒化物半導体デバイス１がオン状態である場合には、ゲート電極３２には正の電位（例えば＋５Ｖ）が印加されている。なお、窒化物半導体デバイス１は、ノーマリオン型のＦＥＴであってもよい。
【0050】
図１に示すように、窒化物半導体デバイス１は、基板１０と、ドリフト層１２と、ブロック層１４と、下地層１６と、ゲート開口部２０と、電子走行層２２と、電子供給層２４と、ｐ型半導体層２６と、閾値調整層２８と、ソース開口部３０と、ゲート電極３２と、第２のソース電極３４と、第１のソース電極３６と、ドレイン電極３８と、を備える。電子走行層２２と電子供給層２４との界面には、チャネルとして機能する２次元電子ガス（２ＤＥＧ）２５が発生する。
【0051】
以下では、窒化物半導体デバイス１が備える各構成要素の詳細について説明する。
【0052】
基板１０は、窒化物半導体からなる基板である。基板１０の平面視形状は、例えば、矩形であるが、これに限定されない。
【0053】
基板１０は、例えば、厚さが３００μｍであり、キャリア濃度が１×１０１８ｃｍ－３であるｎ＋型のＧａＮからなる基板である。なお、ｎ型およびｐ型は、半導体の導電型を示している。ｎ＋型は、半導体にｎ型のドーパントが高濃度に添加された状態、いわゆるヘビードープを表している。また、ｎ－型とは、半導体にｎ型のドーパントが低濃度に添加された状態、いわゆるライトドープを表している。ｎ＋型およびｎ－型はいずれも、ｎ型の一例であり、それぞれを区別せずにｎ型と記載する場合がある。また、ｐ＋型およびｐ－型についても同様である。
【0054】
なお、基板１０は、窒化物半導体基板でなくてもよい。例えば、基板１０は、シリコン（Ｓｉ）基板、炭化シリコン（ＳｉＣ）基板、または、酸化亜鉛（ＺｎＯ）基板などであってもよい。
【0055】
ドリフト層１２は、基板１０の上方に設けられた第１の窒化物半導体層の一例である。ドリフト層１２は、例えば、厚さが８μｍのｎ－型のＧａＮからなる膜である。ドリフト層１２のドナー濃度は、例えば１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下であり、一例として、１×１０１６ｃｍ－３である。また、ドリフト層１２の炭素濃度（Ｃ濃度）は、例えば、１×１０１５ｃｍ－３以上２×１０１７ｃｍ－３以下である。
【0056】
ドリフト層１２は、例えば、基板１０の上面（主面）に接触して設けられている。ドリフト層１２は、例えば、有機金属気相エピタキシャル成長（ＭＯＶＰＥ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）法、ハイドライド気相成長（ＨＶＰＥ：Ｈｙｄｒｉｄｅ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）法などの結晶成長により、基板１０の主面上に形成される。
【0057】
ブロック層１４は、ドリフト層１２の上方に設けられた第１のｐ型窒化物半導体層の一例である。ブロック層１４は、例えば、厚さが４００ｎｍであり、キャリア濃度が１×１０１７ｃｍ－３であるｐ型のＧａＮからなる膜である。ブロック層１４は、ドリフト層１２の上面に接触して設けられている。ブロック層１４は、例えば、ＭＯＶＰＥ法、ＨＶＰＥ法などの結晶成長により、ドリフト層１２上に形成される。
【0058】
なお、ブロック層１４は、結晶成長で形成しているが、例えば、成膜したｉ－ＧａＮへマグネシウム（Ｍｇ）注入することで形成してもよい。さらに言えば、ブロック層１４は、ｐ型の窒化物半導体層ではなく、鉄（Ｆｅ）またはホウ素（Ｂ）を注入するなどを行うことで得られる絶縁層であってもよい。
【0059】
ブロック層１４は、第１のソース電極３６とドレイン電極３８との間のリーク電流を抑制する。例えば、ブロック層１４とドリフト層１２とで形成されるｐｎ接合に対して逆方向電圧が印加された場合、具体的には、第１のソース電極３６よりもドレイン電極３８が高電位となった場合に、ドリフト層１２に空乏層が延びる。これにより、窒化物半導体デバイス１の高耐圧化が可能である。本実施の形態では、オフ状態およびオン状態のいずれにおいても逆導通動作の場合を除いて、第１のソース電極３６よりドレイン電極３８が高電位となっている。このため、窒化物半導体デバイス１の高耐圧化が実現される。
【0060】
また、本実施の形態では、図１に示されるように、ブロック層１４は、第１のソース電極３６と接触している。このため、ブロック層１４は、第１のソース電極３６に加えられるソース電位に固定されている。これにより、詳細については後述するが、ブロック層１４がドレイン電極３８から延びる電気力線を遮蔽することができ、ゲート－ドレイン間の寄生容量Ｃｇｄの低減に寄与することができる。
【0061】
下地層１６は、ブロック層１４の上方に設けられた第２の窒化物半導体層の一例である。下地層１６は、ブロック層１４よりも抵抗が高い高抵抗層である。下地層１６は、例えば、厚さが２００ｎｍのアンドープＧａＮ（ｉ－ＧａＮ）からなる膜である。下地層１６は、ブロック層１４に接触して設けられている。下地層１６は、例えば、ＭＯＶＰＥ法、ＨＶＰＥ法などの結晶成長により、ブロック層１４上に形成される。
【0062】
下地層１６については、アンドープの半導体層を想定しているが、絶縁層または半絶縁層でもよい。ここで“アンドープ”とは、ＧａＮの極性をｎ型またはｐ型に変化させるＳｉまたはＭｇなどのドーパントがドープされていないことを意味する。本実施の形態では、下地層１６には、炭素（Ｃ）がドープされていてもよい。例えば、下地層１６の炭素濃度は、ブロック層１４の炭素濃度より高い。
【0063】
例えば、下地層１６の炭素濃度は、３×１０１７ｃｍ－３以上であるが、１×１０１８ｃｍ－３以上であってもよい。このとき、ｎ型不純物となるケイ素（Ｓｉ）または酸素（Ｏ）の各濃度は、炭素濃度より低い。例えば、下地層１６のケイ素濃度または酸素濃度は、５×１０１６ｃｍ－３以下であるが、２×１０１６ｃｍ－３以下であってもよい。下地層１６およびブロック層１４に注入されるイオンの種類としては、半導体層を高抵抗化できるイオン種であれば、上記以外のイオン種でも同様の効果が得られる。
【0064】
また、下地層１６の上面には、ブロック層１４からＭｇなどのｐ型不純物が拡散するのを抑制するための層が設けられていてもよい。例えば、ブロック層１４上には、厚さが２０ｎｍのＡｌＧａＮ層が設けられていてもよい。
【0065】
ゲート開口部２０は、下地層１６およびブロック層１４を貫通して、ドリフト層１２にまで達する第１の開口部の一例である。ゲート開口部２０の底面２０ａは、ドリフト層１２の上面の一部である。図１に示すように、底面２０ａは、ブロック層１４の下面より下側に位置している。なお、ブロック層１４の下面は、ブロック層１４とドリフト層１２との界面に相当する。底面２０ａは、例えば、基板１０の主面に平行である。窒化物半導体デバイス１のオン時のドレイン電流は、ドレイン電極３８と第１のソース電極３６との間を、このゲート開口部２０の底面２０ａを通じて流れる。
【0066】
本実施の形態では、ゲート開口部２０は、基板１０から遠ざかる程、開口面積が大きくなるように形成されている。具体的には、ゲート開口部２０の側面２０ｂは、斜めに傾斜している。図１に示すように、ゲート開口部２０の断面視形状は、逆台形、より具体的には、逆等脚台形である。
【0067】
底面２０ａに対する側面２０ｂの傾斜角は、例えば、２０°以上８０°以下であるが、３０°以上４５°以下であってもよい。傾斜角が小さい程、側面２０ｂがｃ面に近づくので、結晶再成長により側面２０ｂに沿って形成される電子走行層２２などの膜質を高めることができる。一方で、傾斜角が大きい程、ゲート開口部２０が大きくなりすぎることが抑制され、窒化物半導体デバイス１の小型化が実現される。
【0068】
ゲート開口部２０は、基板１０の主面上に、ドリフト層１２、ブロック層１４および下地層１６をこの順で連続的な成膜により形成した後、部分的にドリフト層１２を露出させるように、下地層１６およびブロック層１４の各々の一部を除去することで形成される。このとき、ドリフト層１２の表層部分を所定の厚さ分（例えば３００ｎｍ）を除去することで、ゲート開口部２０の底面２０ａは、ブロック層１４の下面よりも下方に形成される。
【0069】
下地層１６およびブロック層１４を除去する方法として、誘導結合プラズマエッチング（ＩＣＰ）などのドライエッチングなどを用い、プロセスガスとして塩素系のガスを用いることが多い。
【0070】
電子走行層２２は、下地層１６の上面ならびにゲート開口部２０の側面２０ｂおよび底面２０ａを覆うように設けられた第１の再成長層の一例である。具体的には、電子走行層２２の一部は、ゲート開口部２０の底面２０ａおよび側面２０ｂに沿って設けられ、電子走行層２２の他の部分は、下地層１６の上面上に設けられている。電子走行層２２は、例えば、厚さが１５０ｎｍのアンドープＧａＮからなる膜である。なお、電子走行層２２は、アンドープを想定しているが、一部Ｓｉドープなどでｎ型化されてもよい。
【0071】
電子走行層２２は、ゲート開口部２０の底面２０ａおよび側面２０ｂにおいてドリフト層１２に接触している。電子走行層２２は、ゲート開口部２０の側面２０ｂにおいて、ブロック層１４および下地層１６の各々に接触している。さらに、電子走行層２２は、下地層１６の上面に接触している。
【0072】
電子走行層２２は、チャネル領域を有する。具体的には、電子走行層２２と電子供給層２４との界面の近傍には、チャネルとなる２次元電子ガス２５が発生する。図１では、２次元電子ガス２５が模式的に破線で図示されている。２次元電子ガス２５は、電子走行層２２と電子供給層２４との界面に沿って、すなわち、ゲート開口部２０の内面に沿って屈曲している。
【0073】
また、図１には示していないが、電子走行層２２と電子供給層２４との間に、厚さが１ｎｍ程度のＡｌＮ層が第２の再成長層として設けられている。これにより、合金散乱が抑制されてチャネル移動度が向上し、オン抵抗を低減することが可能になる。なお、ＡｌＮ層は、必ずしも必要ではない。
【0074】
電子供給層２４は、下地層１６の上面ならびにゲート開口部２０の側面２０ｂおよび底面２０ａを覆うように設けられた第３の再成長層の一例である。電子走行層２２と電子供給層２４とは、基板１０側からこの順で設けられている。電子供給層２４は、例えば、厚さが２０ｎｍのアンドープＡｌＧａＮからなる膜である。
【0075】
電子供給層２４は、電子走行層２２の上面に沿った形状でほぼ均一な厚さで形成されている。図１に示すように、電子供給層２４の上面は、平坦部２４ａと、傾斜部２４ｂと、外縁部２４ｃと、を含む。
【0076】
平坦部２４ａは、ゲート開口部２０の底面２０ａに沿った部分である。平坦部２４ａは、例えば底面２０ａに平行な平面である。平坦部２４ａは、電子供給層２４の上面のうち、最も下方に位置する部分である。
【0077】
傾斜部２４ｂは、ゲート開口部２０の側面２０ｂに沿った部分である。傾斜部２４ｂは、例えば、ゲート開口部２０の側面２０ｂに平行な傾斜面である。傾斜部２４ｂは、平坦部２４ａを挟んで、その両側に設けられている。
【0078】
外縁部２４ｃは、傾斜部２４ｂの上端から外側に向かって延びる部分である。ここで“外側”とは、ゲート開口部２０の底面２０ａを中心として第１のソース電極３６に向かう方向である。外縁部２４ｃは、基板１０の主面に平行な平面である。外縁部２４ｃは、電子供給層２４の上面のうち、最も上方に位置する部分である。
【0079】
なお、平坦部２４ａ、傾斜部２４ｂおよび外縁部２４ｃはそれぞれ、湾曲した湾曲面であってもよい。また、平坦部２４ａと傾斜部２４ｂとは、滑らかに湾曲して接続されていてもよい。外縁部２４ｃと傾斜部２４ｂとは、滑らかに湾曲して接続されてもよい。
【0080】
電子供給層２４は、電子走行層２２よりもバンドギャップが大きい。このため、電子供給層２４と電子走行層２２との間にはＡｌＧａＮ／ＧａＮのヘテロ界面が形成されている。電子供給層２４は、電子走行層２２に形成されるチャネル領域（２次元電子ガス２５）への電子の供給を行う。
【0081】
ｐ型半導体層２６は、電子供給層２４の上方で、基板１０の平面視においてゲート開口部２０の底面２０ａに重なる位置に設けられた第２のｐ型窒化物半導体層の一例である。具体的には、ｐ型半導体層２６は、電子供給層２４の上面の平坦部２４ａに接触して設けられている。本実施の形態では、ｐ型半導体層２６は、傾斜部２４ｂには接触していない。ｐ型半導体層２６は、例えば、厚さが１００ｎｍであり、キャリア濃度が１×１０１７ｃｍ－３であるｐ型のＡｌｘＧａ１－ｘＮ（０≦ｘ≦１）からなる膜である。
【0082】
ｐ型半導体層２６は、閾値調整層２８とは離れた位置に設けられている。具体的には、ｐ型半導体層２６は、閾値調整層２８とは電気的に分離されている。また、ｐ型半導体層２６の下面は、少なくとも電子供給層２４の上面の外縁部２４ｃよりも下方に位置している。例えば、ｐ型半導体層２６の少なくとも一部は、ブロック層１４と同じ高さに位置している。
【0083】
なお、ｐ型半導体層２６の代わりに、絶縁層が設けられてもよい。絶縁層は、ＳｉＮ、ＳｉＯ２、ＡｌＮまたはＡｌ２Ｏ３の絶縁性を有する窒化膜または酸化膜の単層又は多層構造であってもよい。
【0084】
閾値調整層２８は、ゲート電極３２と電子供給層２４との間で、ｐ型半導体層２６とは離間して設けられた第３のｐ型窒化物半導体層の一例である。閾値調整層２８は、電子供給層２４の上面の外縁部２４ｃ上に設けられ、電子供給層２４とゲート電極３２とに接触している。
【0085】
閾値調整層２８が設けられていることにより、チャネル部分のポテンシャルが持ち上がる。このため、トランジスタの閾値を増大させることができ、ノーマリオフ化が実現できる。
【0086】
閾値調整層２８の厚さ、組成比およびキャリア濃度はそれぞれ、例えば、ｐ型半導体層２６の厚さ、組成比およびキャリア濃度と同じである。閾値調整層２８は、ｐ型半導体層２６と同じ成膜工程で成膜された窒化物半導体膜をパターニングすることによって形成される。
【0087】
なお、閾値調整層２８は設けられていなくてもよい。例えば、閾値調整層２８の代わりに、ＳｉＮまたはＳｉＯ２のような絶縁層がゲート電極３２と電子供給層２４との間に設けられてもよい。これにより、ゲート電流を抑制し、かつ、閾値を正方向にシフトさせノーマリオフ動作を実現することが可能になる。
【0088】
電子走行層２２、電子供給層２４、ｐ型半導体層２６および閾値調整層２８は、ゲート開口部２０を形成した後に、結晶の再成長工程によって窒化物半導体膜を連続的に成膜し、所定形状にパターニングすることによって形成される。具体的には、電子走行層２２の基になるアンドープＧａＮ膜、電子供給層２４の基になるアンドープＡｌＧａＮ膜、ならびに、ｐ型半導体層２６および閾値調整層２８の基になるｐ型ＡｌＧａＮ膜を、ＭＯＶＰＥ法またはＨＶＰＥ法などによって連続的に成膜する。成膜後、ｐ型ＡｌＧａＮ膜の一部を、アンドープＡｌＧａＮ膜が露出するまでエッチングで除去することによって、ｐ型半導体層２６および閾値調整層２８が形成される。ｐ型半導体層２６と閾値調整層２８とは、電気的に分離されている。さらに、アンドープＡｌＧａＮ膜およびアンドープＧａＮ膜の各々の一部と下地層１６の一部とを、ブロック層１４が露出するまで連続的にエッチングで除去する。これにより、ブロック層１４にまで達するソース開口部３０が形成され、所定形状にパターニングされた電子供給層２４および電子走行層２２が形成される。
【0089】
ソース開口部３０は、基板１０の平面視においてゲート電極３２から離れた位置で、電子供給層２４および電子走行層２２を貫通し、ブロック層１４にまで達する第２の開口部の一例である。本実施の形態では、ソース開口部３０は、基板１０の平面視において、ゲート開口部２０および閾値調整層２８のいずれからも離れた位置に設けられている。
【0090】
ソース開口部３０の底面３０ａは、ブロック層１４の上面の一部である。図１に示す例では、底面３０ａは、下地層１６の下面と面一であるが、これに限定されない。底面３０ａは、下地層１６の下面よりも下側に位置していてもよい。なお、下地層１６の下面は、下地層１６とブロック層１４との界面に相当する。底面３０ａは、例えば基板１０の主面に平行である。
【0091】
また、図１に示すように、ソース開口部３０は、基板１０からの距離によらず開口面積が一定になるように形成されている。具体的には、ソース開口部３０の側面３０ｂは、底面３０ａに対して垂直である。つまり、ソース開口部３０の断面視形状は、矩形である。
【0092】
あるいは、ソース開口部３０は、基板１０から遠ざかる程、開口面積が大きくなるように形成されていてもよい。具体的には、ソース開口部３０の側面３０ｂは、斜めに傾斜していてもよい。例えば、ソース開口部３０の断面形状は、逆台形、より具体的には、逆等脚台形であってもよい。このとき、底面３０ａに対する側面３０ｂの傾斜角は、例えば、３０°以上６０°以下の範囲であってもよい。側面３０ｂが斜めに傾斜していることで、第１のソース電極３６と電子走行層２２（２次元電子ガス２５）との接触面積が増えるので、オーミック接続が行われやすくなる。なお、２次元電子ガス２５は、ソース開口部３０の側面３０ｂに露出し、露出部分で第１のソース電極３６に接続されている。
【0093】
ソース開口部３０が設けられていることにより、チャネルとして機能する２次元電子ガス２５と第１のソース電極３６とのオーミックコンタクト抵抗を低減することができる。また、ブロック層１４と第１のソース電極３６とを電気的に接続することができるので、ブロック層１４の電位を安定させて耐圧の向上等の効果を得ることができる。
【0094】
ゲート電極３２は、電子供給層２４の上方で、基板１０の平面視において下地層１６に重なる位置に設けられている。具体的には、ゲート電極３２は、閾値調整層２８の上面に接触して設けられている。
【0095】
ゲート電極３２は、例えば、金属などの導電性の材料を用いて形成されている。例えば、ゲート電極３２は、ｐ型のＧａＮ層に対してオーミック接触される材料を用いることができる。例えば、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）系材料、タングステンシリサイド（ＷＳｉ）、金（Ａｕ）などを用いることができる。ゲート電極３２は、閾値調整層２８の形成後、ソース開口部３０の形成後、または、第１のソース電極３６および第２のソース電極３４の形成後に、スパッタまたは蒸着などによって導電膜を成膜し、成膜した導電膜をパターニングすることにより形成される。
【0096】
第２のソース電極３４は、ｐ型半導体層２６の上方に設けられている。具体的には、第２のソース電極３４は、ｐ型半導体層２６の上面に接触して設けられている。第２のソース電極３４は、電子供給層２４には接触していない。
【0097】
第２のソース電極３４は、第１のソース電極３６と電気的に接続されている。すなわち、第２のソース電極３４は、第１のソース電極３６と同じソース電位が供給された電極である。第２のソース電極３４は、２次元電子ガス２５には直接接続されていない。ドレイン電極３８からのドレイン電流は、２次元電子ガス２５を介して第１のソース電極３６に流れる。
【0098】
第２のソース電極３４は、金属などの導電性の材料を用いて形成されている。第２のソース電極３４の材料としては、第１のソース電極３６と同じ材料を用いて形成することができる。第２のソース電極３４は、例えば、スパッタまたは蒸着などによって導電膜を成膜し、成膜した導電膜をパターニングすることにより形成される。
【0099】
第１のソース電極３６は、ソース開口部３０を覆うように設けられている。具体的には、第１のソース電極３６は、ソース開口部３０を埋めるように、ソース開口部３０の底面３０ａおよび側面３０ｂに接触して設けられている。第１のソース電極３６は、ソース開口部３０の底面３０ａに露出したブロック層１４に電気的に接続されている。
【0100】
なお、第１のソース電極３６は、ソース開口部３０の縁に相当する電子供給層２４の上面の外縁部２４ｃにも接触していてもよい。第１のソース電極３６は、ソース開口部３０の側面３０ｂで２次元電子ガス２５と直接接触している。これにより、第１のソース電極３６と２次元電子ガス２５とのコンタクト抵抗を低減することができる。
【0101】
第１のソース電極３６は、金属などの導電性の材料を用いて形成されている。第１のソース電極３６の材料としては、例えば、Ｔｉ／Ａｌ（Ｔｉ層とＡｌ層との積層構造）など、熱処理することでｎ型のＧａＮ層に対してオーミック接続される材料を用いることができる。第１のソース電極３６は、例えば、スパッタまたは蒸着などによって成膜した導電膜をパターニングすることにより形成される。第１のソース電極３６は、例えば、第２のソース電極３４と同じ製造工程で形成される。
【0102】
ドレイン電極３８は、基板１０の下方に設けられている。具体的には、ドレイン電極３８は、基板１０の下面に接触して設けられる。
【0103】
ドレイン電極３８は、金属などの導電性の材料を用いて形成されている。ドレイン電極３８の材料としては、第１のソース電極３６の材料と同様に、例えば、Ｔｉ／Ａｌなどのｎ型のＧａＮに対してオーミック接触される材料を用いることができる。ドレイン電極３８は、例えば、スパッタまたは蒸着などによって導電膜を成膜し、成膜した導電膜をパターニングすることにより形成される。
【0104】
［特徴的な構成］
続いて、本実施の形態に係る窒化物半導体デバイス１の主な特徴的な構成について説明する。
続いて、本実施の形態に係る窒化物半導体デバイス１の主な特徴的な構成について説明する。
【0105】
上述したように、本実施の形態に係る窒化物半導体デバイス１では、ゲート電極３２および閾値調整層２８がゲート開口部２０の外側に位置し、ゲート開口部２０の底面２０ａの近傍には第２のソース電極３４およびｐ型半導体層２６が設けられている。つまり、第２のソース電極３４およびｐ型半導体層２６は、ゲート電極３２および閾値調整層２８よりも下方に位置している。少なくともｐ型半導体層２６の下面が、閾値調整層２８の下面よりも下方に位置していればよい。第２のソース電極３４およびｐ型半導体層２６の一部が、ゲート電極３２および閾値調整層２８の一方よりも上方に位置していてもよい。
【0106】
以下では、図２Ａおよび図２Ｂを用いて比較例と比較しながら具体的に説明する。図２Ａおよび図２Ｂはそれぞれ、比較例および本実施の形態に係る窒化物半導体デバイスのゲート－ドレイン間の寄生容量Ｃｇｄを説明するための図である。
【0107】
図２Ａには、比較例に係る窒化物半導体デバイス１ｘの断面構成のうち、ゲート開口部２０の近傍を表している。比較例に係る窒化物半導体デバイス１ｘは、窒化物半導体デバイス１と比較して、ｐ型半導体層２６、閾値調整層２８、ゲート電極３２および第２のソース電極３４の代わりに、ゲート電極３２ｘおよび閾値調整層２８ｘを備える点が相違する。具体的には、ゲート電極３２ｘおよび閾値調整層２８ｘは、ゲート開口部２０の底面２０ａおよび側面２０ｂに沿って設けられている。より具体的には、閾値調整層２８ｘは、電子供給層２４の上面の平坦部２４ａ、傾斜部２４ｂおよび外縁部２４ｃの各々を覆うように設けられている。また、ゲート電極３２ｘは、閾値調整層２８ｘの上面に接触して設けられている。具体的には、ゲート電極３２ｘは、平面視において、ゲート開口部２０の底面２０ａに重なる位置に設けられている。
【0108】
このような構成により、ゲート電極３２ｘおよび閾値調整層２８ｘとドレイン電極３８とが向かい合う面積が大きくなる。このため、ゲート－ドレイン間の平行平板容量が大きくなるので、ゲート－ドレイン間の寄生容量Ｃｇｄに寄与するドレインからゲートに向かう電気力線は、そのほぼ全てがゲートに終端されている。このため、寄生容量Ｃｇｄを低減することが難しい。
【0109】
一方、本実施の形態に係る構成では、図２Ｂに示すように、ゲート開口部２０の底面２０ａの近傍には第２のソース電極３４およびｐ型半導体層２６が設けられている。このため、ドレインからゲートに向かう電気力線の一部を第２のソース電極３４およびｐ型半導体層２６に終端させることができる。その結果、ゲート－ドレイン間の寄生容量Ｃｇｄを低減することが可能である。
【0110】
また、図１に示すように、ブロック層１４が閾値調整層２８よりも、ｐ型半導体層２６に近い位置に位置している。具体的には、基板１０の平面視において、ブロック層１４とｐ型半導体層２６との距離Ｄ１は、閾値調整層２８とｐ型半導体層２６との距離Ｄ２よりも短い。つまり、第１のソース電極３６に接続されたブロック層１４の、ｐ型半導体層２６側の端部が、閾値調整層２８の、ｐ型半導体層２６側の端部よりも、ｐ型半導体層２６側に位置している。これにより、ブロック層１４もゲート電極３２に向かう電気力線を遮蔽することができる。このため、ゲート－ドレイン間の寄生容量Ｃｇｄをより一層低減することができ、トランジスタの高速動作を実現することができる。
【0111】
（実施の形態２）
続いて、実施の形態２について説明する。
続いて、実施の形態２について説明する。
【0112】
実施の形態２では、ゲート電極の直下に設けられた閾値調整層の端部の位置が実施の形態１とは主として異なる。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
【0113】
図３は、実施の形態２に係る窒化物半導体デバイス１０１の断面図である。図３に示すように、窒化物半導体デバイス１０１は、図１に示した窒化物半導体デバイス１と比較して、閾値調整層２８の代わりに閾値調整層１２８を備える点が相違する。閾値調整層１２８は、第３のｐ型窒化物半導体層の一例であり、その端部の位置が、閾値調整層２８とは相違している。
【0114】
具体的には、基板１０の平面視において、閾値調整層１２８とｐ型半導体層２６との距離Ｄ２は、ブロック層１４とｐ型半導体層２６との距離Ｄ１よりも短い。つまり、閾値調整層１２８の、ｐ型半導体層２６側の端部が、ブロック層１４の、ｐ型半導体層２６側の端部よりも、ｐ型半導体層２６側に位置している。
【0115】
本構成によれば、ドレイン電極３８から閾値調整層１２８に向かう電気力線の一部は、第１のソース電極３６に接続されたブロック層１４で終端しきれない。このため、ゲート－ドレイン間の寄生容量Ｃｇｄは、実施の形態１に係る窒化物半導体デバイス１と比較して微増する。その一方で、ゲート長を長くすることができるので、窒化物半導体デバイス１０１のオフ耐圧を向上させることができる。
【0116】
なお、ゲート長は、ゲート電極３２および閾値調整層２８によってチャネルの開閉が制御可能な長さに対応しており、具体的には、第１のソース電極３６とゲート電極３２とが並ぶ方向における閾値調整層１２８の長さである。図３に示す断面図における閾値調整層２８の幅（横方向の長さ）がゲート長に相当する。閾値調整層１２８の、ｐ型半導体層２６側の端部をｐ型半導体層２６に近づけて配置することにより、ゲート長を長くすることができる。例えば、閾値調整層１２８の一部は、平面視において、ゲート開口部２０の底面２０ａに重なっていてもよい。
【0117】
以上のように、本実施の形態に係る窒化物半導体デバイス１０１によれば、ゲート－ドレイン間の寄生容量Ｃｇｄを低減しながら、オフ耐圧を向上させることができる。よって、高速動作と高い信頼性とを両立させた窒化物半導体デバイス１０１を実現することができる。
【0118】
（実施の形態３）
続いて、実施の形態３について説明する。
続いて、実施の形態３について説明する。
【0119】
実施の形態３では、第２のソース電極の直下に設けられたｐ型半導体層の大きさが実施の形態１とは主として異なる。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
【0120】
図４は、実施の形態３に係る窒化物半導体デバイス２０１の断面図である。図４に示すように、窒化物半導体デバイス２０１は、図１に示した窒化物半導体デバイス１と比較して、ｐ型半導体層２６の代わりにｐ型半導体層２２６を備える点が相違する。ｐ型半導体層２２６は、第２のｐ型窒化物半導体層の一例であり、電子供給層２４の上面を覆う範囲がｐ型半導体層２６とは相違している。
【0121】
具体的には、ｐ型半導体層２２６は、電子供給層２４の上面のうち、平坦部２４ａと傾斜部２４ｂの一部とを連続的に覆っている。より具体的には、ｐ型半導体層２２６は、平坦部２４ａの全体と傾斜部２４ｂの一部とを連続的に覆っている。傾斜部２４ｂを覆う範囲は特に限定されないが、例えば、傾斜部２４ｂの下半分より少ない範囲である。
【0122】
本構成によれば、ｐ型半導体層２２６が電子供給層２４の上面の平坦部２４ａと傾斜部２４ｂの一部とを覆うことにより、オフ時の電界が集中しやすい箇所を増やすことができる。具体的には、ブロック層１４の、ｐ型半導体層２２６側の端部と、ｐ型半導体層２２６の底面と、ｐ型半導体層２２６の端部とで電界を受けることができる。このように、電界集中を緩和することができるので、オフリークを低減することができる。また、実施の形態１と同様に、ｐ型半導体層２２６が電気力線を遮蔽することができるので、ゲート－ドレイン間の寄生容量Ｃｇｄを低減することができ、トランジスタの高速動作を実現することができる。
【0123】
図５は、実施の形態３の変形例に係る窒化物半導体デバイス２０２の断面図である。図５に示すように、窒化物半導体デバイス２０２は、図４に示した窒化物半導体デバイス１０１と比較して、閾値調整層２８の代わりに閾値調整層１２８を備える。閾値調整層１２８は、図３に示した閾値調整層１２８と同じである。
【0124】
具体的には、基板１０の平面視において、閾値調整層１２８とｐ型半導体層２２６との距離Ｄ２は、ブロック層１４とｐ型半導体層２２６との距離Ｄ１よりも短い。つまり、閾値調整層１２８の、ｐ型半導体層２２６側の端部が、ブロック層１４の、ｐ型半導体層２２６側の端部よりも、ｐ型半導体層２２６側に位置している。
【0125】
これにより、電界集中の緩和によるオフリークの低減と、ゲート長が長くなることによる高耐圧化とを両立することが可能となる。また、ｐ型半導体層２２６が電気力線を遮蔽することができるので、ゲート－ドレイン間の寄生容量Ｃｇｄを低減することができ、トランジスタの高速動作を実現することができる。
【0126】
（実施の形態４）
続いて、実施の形態４について説明する。
続いて、実施の形態４について説明する。
【0127】
実施の形態４では、第２のソース電極の直下に設けられたｐ型半導体層の底部がブロック層の底部よりもドレイン電極に近い点が実施の形態１とは主として異なる。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
【0128】
図６は、本実施の形態に係る窒化物半導体デバイス３０１の断面図である。図６に示すように、窒化物半導体デバイス３０１は、図１に示した窒化物半導体デバイス１と比較して、ゲート開口部２０の代わりにゲート開口部３２０を備える。ゲート開口部３２０は、その底面３２０ａがドレイン電極３８に近い点がゲート開口部２０とは相違する。
【0129】
具体的には、ゲート開口部３２０の底面３２０ａは、ドリフト層１２の深い位置に位置している。具体的には、ゲート開口部３２０の底面３２０ａは、ドリフト層１２とブロック層１４との界面までの、基板１０の主面に直交する方向の距離が、電子走行層２２および電子供給層２４の厚みよりも長くなるように設けられている。
【0130】
このため、電子供給層２４の上面の平坦部２４ａを覆うｐ型半導体層２６の底面は、ドリフト層１２とブロック層１４との界面よりも下方に位置する。言い換えると、ｐ型半導体層２６とドレイン電極３８との距離Ｄ３は、ブロック層１４とドレイン電極３８との距離Ｄ４よりも短くなる。
【0131】
これにより、ｐ型半導体層２６によってオフ時の電界集中をより緩和させることができるので、オフリークを低減することが可能となる。また、ｐ型半導体層２６が電気力線を遮蔽することができるので、ゲート－ドレイン間の寄生容量Ｃｇｄを低減することができ、トランジスタの高速動作を実現することができる。
【0132】
図７は、実施の形態４の変形例に係る窒化物半導体デバイス３０２の断面図である。図７に示すように、窒化物半導体デバイス３０２は、図６に示した窒化物半導体デバイス３０１と比較して、ｐ型半導体層２６の代わりにｐ型半導体層２２６を備える。ｐ型半導体層２２６は、図４に示したｐ型半導体層２２６と同じである。
【0133】
具体的には、ｐ型半導体層２２６は、電子供給層２４の上面のうち、平坦部２４ａと傾斜部２４ｂの一部とを連続的に覆っている。より具体的には、ｐ型半導体層２２６は、平坦部２４ａの全体と傾斜部２４ｂの一部とを連続的に覆っている。
【0134】
これにより、ｐ型半導体層２２６によってオフ時の電界集中をより緩和させることができるので、オフリークを低減することが可能となる。また、ｐ型半導体層２２６が電気力線を遮蔽することができるので、ゲート－ドレイン間の寄生容量Ｃｇｄを低減することができ、トランジスタの高速動作を実現することができる。
【0135】
なお、窒化物半導体デバイス３０１または３０２は、閾値調整層２８の代わりに閾値調整層１２８を備えてもよい。これにより、ゲート－ドレイン間の寄生容量Ｃｇｄを低減しながら、オフ耐圧を向上させることができる。よって、高速動作と高い信頼性とを両立させた窒化物半導体デバイス３０１または３０２を実現することができる。
【0136】
（他の実施の形態）
以上、１つまたは複数の態様に係る窒化物半導体デバイスについて、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、および、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。
以上、１つまたは複数の態様に係る窒化物半導体デバイスについて、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、および、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。
【0137】
例えば、ドリフト層１２は、基板１０側からブロック層１４側にかけて徐々に不純物濃度（ドナー濃度）を低減させていくグレーデッド構造にしてもよい。なお、ドナー濃度の制御は、ドナーとなるＳｉで制御してもよいし、Ｓｉを補償するようなアクセプタとなる炭素で制御してもよい。あるいは、ドリフト層１２は、不純物濃度が異なる複数の窒化物半導体層の積層構造を有してもよい。
【0138】
また、上記の各実施の形態は、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
【産業上の利用可能性】
【0139】
本開示の窒化物半導体デバイスは、例えば、機器の電源回路、インバータ回路等で用いられるパワートランジスタなどとして有用である。
【符号の説明】
【0140】
１、１０１、２０１、２０２、３０１、３０２ 窒化物半導体デバイス
１０ 基板
１２ ドリフト層
１４ ブロック層
１６ 下地層
２０、３２０ ゲート開口部
２０ａ、３０ａ、３２０ａ 底面
２０ｂ、３０ｂ 側面
２２ 電子走行層
２４ 電子供給層
２４ａ 平坦部
２４ｂ 傾斜部
２４ｃ 外縁部
２５ ２次元電子ガス
２６、２２６ ｐ型半導体層
２８、１２８ 閾値調整層
３０ ソース開口部
３２ ゲート電極
３４ 第２のソース電極
３６ 第１のソース電極
３８ ドレイン電極
１０ 基板
１２ ドリフト層
１４ ブロック層
１６ 下地層
２０、３２０ ゲート開口部
２０ａ、３０ａ、３２０ａ 底面
２０ｂ、３０ｂ 側面
２２ 電子走行層
２４ 電子供給層
２４ａ 平坦部
２４ｂ 傾斜部
２４ｃ 外縁部
２５ ２次元電子ガス
２６、２２６ ｐ型半導体層
２８、１２８ 閾値調整層
３０ ソース開口部
３２ ゲート電極
３４ 第２のソース電極
３６ 第１のソース電極
３８ ドレイン電極
【図1】
【図2A】
【図2B】
【図3】
【図4】
【図5】
【図6】
【図7】