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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024168556
(43)【公開日】2024-12-05
(54)【発明の名称】半導体装置及び半導体装置の製造方法
(51)【国際特許分類】
H01L 29/78 20060101AFI20241128BHJP
H01L 29/739 20060101ALI20241128BHJP
H01L 29/06 20060101ALI20241128BHJP
H01L 21/336 20060101ALI20241128BHJP
H01L 29/12 20060101ALI20241128BHJP
H01L 29/861 20060101ALI20241128BHJP
H01L 21/329 20060101ALI20241128BHJP
【ＦＩ】
H01L29/78 657A
H01L29/78 655D
H01L29/78 657D
H01L29/78 653A
H01L29/78 652P
H01L29/78 658A
H01L29/78 655E
H01L29/78 655G
H01L29/78 655B
H01L29/06 301G
H01L29/06 301V
H01L29/78 652J
H01L29/78 652Q
H01L29/78 652T
H01L29/91 C
H01L29/91 D
H01L29/91 E
H01L29/91 F
H01L29/78 657F
H01L29/90 D
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023085340
(22)【出願日】2023-05-24
(71)【出願人】
【識別番号】000006013
【氏名又は名称】三菱電機株式会社
(74)【代理人】
【識別番号】100088672
【弁理士】
【氏名又は名称】吉竹 英俊
(74)【代理人】
【識別番号】100088845
【弁理士】
【氏名又は名称】有田 貴弘
(72)【発明者】
【氏名】大塚 翔瑠
(72)【発明者】
【氏名】阪口 浩介
(57)【要約】
【課題】ｐｎ接合の接合面積を適切に大きくすることが可能な技術を提供することを目的とする。
【解決手段】半導体装置は、第１主面及び第２主面を有する半導体基板と、第１主面上に第１絶縁膜を介して設けられたポリシリコン素子とを備える。ポリシリコン素子は、第１絶縁膜上に設けられた、第１導電型の第１領域、及び、第２導電型の第２領域と、第１領域と第２領域との間に設けられ、第２領域よりも不純物濃度が低い第２導電型の第３領域とを含む。断面視における第１領域の幅が、第２主面から第１主面へ向かう方向に対して変化する。
【選択図】図１８
【解決手段】半導体装置は、第１主面及び第２主面を有する半導体基板と、第１主面上に第１絶縁膜を介して設けられたポリシリコン素子とを備える。ポリシリコン素子は、第１絶縁膜上に設けられた、第１導電型の第１領域、及び、第２導電型の第２領域と、第１領域と第２領域との間に設けられ、第２領域よりも不純物濃度が低い第２導電型の第３領域とを含む。断面視における第１領域の幅が、第２主面から第１主面へ向かう方向に対して変化する。
【選択図】図１８
【特許請求の範囲】
【請求項1】
第１主面及び第２主面を有する半導体基板と、
前記第１主面上に第１絶縁膜を介して設けられたポリシリコン素子と
を備え、
前記半導体基板は、
前記第１主面側に第１電極が設けられ、前記第２主面側に第２電極が設けられた通電領域を含み、
前記ポリシリコン素子は、
前記第１絶縁膜上に設けられた、第１導電型の第１領域、及び、第２導電型の第２領域と、
前記第１領域と前記第２領域との間に設けられ、前記第２領域よりも不純物濃度が低い第２導電型の第３領域と
を含み、
断面視における前記第１領域の幅が、前記第２主面から前記第１主面へ向かう方向に対して変化する、半導体装置。
前記第１主面上に第１絶縁膜を介して設けられたポリシリコン素子と
を備え、
前記半導体基板は、
前記第１主面側に第１電極が設けられ、前記第２主面側に第２電極が設けられた通電領域を含み、
前記ポリシリコン素子は、
前記第１絶縁膜上に設けられた、第１導電型の第１領域、及び、第２導電型の第２領域と、
前記第１領域と前記第２領域との間に設けられ、前記第２領域よりも不純物濃度が低い第２導電型の第３領域と
を含み、
断面視における前記第１領域の幅が、前記第２主面から前記第１主面へ向かう方向に対して変化する、半導体装置。
【請求項2】
請求項１に記載の半導体装置であって、
断面視における前記第１領域の幅が前記方向に対して変化することによって、前記第１領域がテーパ形状を有する、半導体装置。
断面視における前記第１領域の幅が前記方向に対して変化することによって、前記第１領域がテーパ形状を有する、半導体装置。
【請求項3】
請求項１に記載の半導体装置であって、
断面視における前記第１領域の幅が、前記方向に対して階段状に変化する、半導体装置。
断面視における前記第１領域の幅が、前記方向に対して階段状に変化する、半導体装置。
【請求項4】
請求項１または請求項２に記載の半導体装置であって、
前記第１領域の不純物濃度が、前記方向に対して勾配を有する、半導体装置。
前記第１領域の不純物濃度が、前記方向に対して勾配を有する、半導体装置。
【請求項5】
請求項１または請求項２に記載の半導体装置であって、
前記ポリシリコン素子は、温度センスダイオードまたはツェナーダイオードである、半導体装置。
前記ポリシリコン素子は、温度センスダイオードまたはツェナーダイオードである、半導体装置。
【請求項6】
請求項１または請求項２に記載の半導体装置であって、
前記通電領域は、ＩＧＢＴ領域、及び、ダイオード領域の少なくともいずれか１つである、半導体装置。
前記通電領域は、ＩＧＢＴ領域、及び、ダイオード領域の少なくともいずれか１つである、半導体装置。
【請求項7】
請求項１または請求項２に記載の半導体装置であって、
前記ポリシリコン素子の上部を少なくとも覆う第２絶縁膜をさらに備え、
前記第１絶縁膜の厚みは、前記第２絶縁膜の厚み以下である、半導体装置。
前記ポリシリコン素子の上部を少なくとも覆う第２絶縁膜をさらに備え、
前記第１絶縁膜の厚みは、前記第２絶縁膜の厚み以下である、半導体装置。
【請求項8】
請求項１または請求項２に記載の半導体装置であって、
断面視における前記第２領域の幅が、前記方向に対して変化する、半導体装置。
断面視における前記第２領域の幅が、前記方向に対して変化する、半導体装置。
【請求項9】
第１主面及び第２主面を有する半導体基板を準備する工程と、
前記第１主面上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第２導電型のポリシリコン膜を形成する工程と、
前記ポリシリコン膜のうちの離間した部分に、第１導電型の不純物と第２導電型の不純物とを注入する工程と、
前記ポリシリコン膜の上部を少なくとも覆う第２絶縁膜を形成する工程と、
アニール処理によって、前記第２絶縁膜を平坦化し、かつ、前記ポリシリコン膜に、第１導電型の第１領域と、第２導電型の第２領域と、前記第１領域と前記第２領域との間に設けられ、前記第２領域よりも不純物濃度が低い第２導電型の第３領域とを形成する工程とを備え、
断面視における前記第１領域の幅が、前記第２主面から前記第１主面に向かう方向に対して変化する、半導体装置の製造方法。
前記第１主面上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第２導電型のポリシリコン膜を形成する工程と、
前記ポリシリコン膜のうちの離間した部分に、第１導電型の不純物と第２導電型の不純物とを注入する工程と、
前記ポリシリコン膜の上部を少なくとも覆う第２絶縁膜を形成する工程と、
アニール処理によって、前記第２絶縁膜を平坦化し、かつ、前記ポリシリコン膜に、第１導電型の第１領域と、第２導電型の第２領域と、前記第１領域と前記第２領域との間に設けられ、前記第２領域よりも不純物濃度が低い第２導電型の第３領域とを形成する工程とを備え、
断面視における前記第１領域の幅が、前記第２主面から前記第１主面に向かう方向に対して変化する、半導体装置の製造方法。
【請求項10】
請求項９に記載の半導体装置の製造方法であって、
前記ポリシリコン膜の厚みが５００ｎｍ以下である、半導体装置の製造方法。
前記ポリシリコン膜の厚みが５００ｎｍ以下である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【0002】
近年、半導体装置の温度を測定するための温度センスダイオードが、半導体基板上に設けられた構成が提案されている（例えば特許文献１）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１５－２１１０８７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
従来技術では、断面視における温度センスダイオード中の複数の不純物領域が、上下方向（つまり厚さ方向）に亘って設けられており、ｐｎ接合の境界が上下方向に対して傾かずに延在している。このような温度センスダイオードのｐｎ接合の接合面積を大きくして、順方向電圧を小さくする構成として、平面視での温度センスダイオードの面積を大きくする構成と、断面視での複数の不純物領域の厚みを大きくする構成とが考えられる。しかしながら、平面視での温度センスダイオードの面積を大きくする構成では、半導体装置の通電領域などの有効領域が低減されるという問題がある。また、断面視での不純物領域の厚みを大きくする構成では、不純物を拡散する時間が長くなるという問題がある。
【0005】
そこで、本開示は、上記のような問題点に鑑みてなされたものであり、ｐｎ接合の接合面積を適切に大きくすることが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示に係る半導体装置は、第１主面及び第２主面を有する半導体基板と、前記第１主面上に第１絶縁膜を介して設けられたポリシリコン素子とを備え、前記半導体基板は、前記第１主面側に第１電極が設けられ、前記第２主面側に第２電極が設けられた通電領域を含み、前記ポリシリコン素子は、前記第１絶縁膜上に設けられた、第１導電型の第１領域、及び、第２導電型の第２領域と、前記第１領域と前記第２領域との間に設けられ、前記第２領域よりも不純物濃度が低い第２導電型の第３領域とを含み、断面視における前記第１領域の幅が、前記第２主面から前記第１主面へ向かう方向に対して変化する。
【発明の効果】
【0007】
本開示によれば、断面視における第１領域の幅が、第２主面から第１主面へ向かう方向に対して変化する。このような構成によれば、ｐｎ接合の接合面積を適切に大きくすることができる。
【図面の簡単な説明】
【0008】
【図1】実施の形態１に係る半導体装置の構成を示す平面図である。
【図2】実施の形態１に係る半導体装置の別の構成を示す平面図である。
【図3】実施の形態１に係る半導体装置のＩＧＢＴ領域の構成を示す部分拡大平面図である。
【図4】実施の形態１に係る半導体装置のＩＧＢＴ領域の構成を示す断面図である。
【図5】実施の形態１に係る半導体装置のＩＧＢＴ領域の構成を示す断面図である。
【図6】実施の形態１に係る半導体装置のダイオード領域の構成を示す部分拡大平面図である。
【図7】実施の形態１に係る半導体装置のダイオード領域の構成を示す断面図である。
【図8】実施の形態１に係る半導体装置のダイオード領域の構成を示す断面図である。
【図9】実施の形態１に係る半導体装置のＩＧＢＴ領域とダイオード領域との境界領域の構成を示す断面図である。
【図10】実施の形態１に係る半導体装置の終端領域の構成を示す断面図である。
【図11】実施の形態１に係る半導体装置の終端領域の構成を示す断面図である。
【図12】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図13】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図14】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図15】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図16】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図17】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図18】実施の形態１に係る半導体装置の構成を示す平面図である。
【図19】実施の形態１に係る半導体装置の製造方法を示すフローチャートである。
【図20】実施の形態１に係る半導体装置の製造方法を説明するための平面図である。
【図21】実施の形態１に係る半導体装置の製造方法を説明するための平面図である。
【図22】変形例に係る半導体装置の構成を示す平面図である。
【発明を実施するための形態】
【0009】
以下、添付される図面を参照しながら実施の形態について説明する。以下の各実施の形態で説明される特徴は例示であり、すべての特徴は必ずしも必須ではない。また、以下に示される説明では、複数の実施の形態において同様の構成要素には同じまたは類似する符号を付し、異なる構成要素について主に説明する。また、以下に記載される説明において、「上」、「下」、「左」、「右」、「表」または「裏」などの特定の位置及び方向は、実際の実施時の位置及び方向とは必ず一致しなくてもよい。
【0010】
また、ある部分が別部分よりも濃度が高いことは、例えば、ある部分の濃度の平均が、別部分の濃度の平均よりも高いことを意味するものとする。逆に、ある部分が別部分よりも濃度が低いことは、例えば、ある部分の濃度の平均が、別部分の濃度の平均よりも低いことを意味するものとする。また、以下では第１導電型がｎ型であり、第２導電型がｐ型であるとして説明するが、第１導電型がｐ型であり、第２導電型がｎ型であってもよい。また、ｎ－は不純物濃度がｎよりも低濃度であることを示し、ｎ＋は不純物濃度がｎよりも高濃度であることを示す。同様に、ｐ－は不純物濃度がｐよりも低濃度であることを示し、ｐ＋は不純物濃度がｐよりも高濃度であることを示す。
【0011】
＜実施の形態１＞
図１は、ＲＣ－ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ：逆導通ＩＧＢＴ）を備える半導体装置を示す平面図である。また、図２は、本実施の形態１に係るＲＣ－ＩＧＢＴを備える半導体装置の別構成を示す平面図である。
図１は、ＲＣ－ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ：逆導通ＩＧＢＴ）を備える半導体装置を示す平面図である。また、図２は、本実施の形態１に係るＲＣ－ＩＧＢＴを備える半導体装置の別構成を示す平面図である。
【0012】
後述するように、本実施の形態１に係る半導体装置は、ＲＣ－ＩＧＢＴだけでなく、ポリシリコン素子も備える。以下では、半導体装置のうちのＲＣ－ＩＧＢＴの構成について説明した後、ポリシリコン素子の構成について説明する。なお、ＲＣ－ＩＧＢＴの説明では、ＲＣ－ＩＧＢＴと半導体装置とを区別しないこともある。
【0013】
図１に示す半導体装置１００は、ＩＧＢＴ領域１０とダイオード領域２０とがストライプ状に並んで設けられており、以下の説明では単に「ストライプ型」と呼ぶこともある。図２に示す半導体装置１００は、ダイオード領域２０が縦方向と横方向に複数設けられ、ダイオード領域２０の周囲にＩＧＢＴ領域１０が設けられており、以下の説明では単に「アイランド型」と呼ぶこともある。なお、半導体装置は、図１のストライプ型の構造、及び、図２のアイランド型の構造の少なくともいずれか１つを有していればよい。なお、本明細書において、例えばＡ、Ｂ、Ｃ、…、及び、Ｚの少なくともいずれか１つとは、Ａ、Ｂ、Ｃ、…、及び、Ｚのグループから１つ以上抜き出した全ての組合せのうちのいずれか１つであることを意味する。
【0014】
＜ストライプ型の全体平面構造＞
図１において、半導体装置１００は、１つの半導体装置内にＩＧＢＴ領域１０とダイオード領域２０とを備えている。ＩＧＢＴ領域１０及びダイオード領域２０のそれぞれは、半導体装置１００の一端側から他端側に延設されており、ＩＧＢＴ領域１０及びダイオード領域２０の延設方向と直交する方向に交互にストライプ状に設けられている。図１では、３個のＩＧＢＴ領域１０と、２個のダイオード領域２０とが示され、全てのダイオード領域２０がＩＧＢＴ領域１０で挟まれた構成が示されている。しかしながら、ＩＧＢＴ領域１０及びダイオード領域２０の数はこれに限るものでなく、ＩＧＢＴ領域１０の数は３個以上でも３個以下でもよく、ダイオード領域２０の数も２個以上でも２個以下でもよい。また、図１のＩＧＢＴ領域１０とダイオード領域２０との場所を入れ替えた構成であってもよく、全てのＩＧＢＴ領域１０がダイオード領域２０に挟まれた構成であってもよい。また、ＩＧＢＴ領域１０とダイオード領域２０とがそれぞれ１つずつ互いに隣り合って設けられた構成であってもよい。
図１において、半導体装置１００は、１つの半導体装置内にＩＧＢＴ領域１０とダイオード領域２０とを備えている。ＩＧＢＴ領域１０及びダイオード領域２０のそれぞれは、半導体装置１００の一端側から他端側に延設されており、ＩＧＢＴ領域１０及びダイオード領域２０の延設方向と直交する方向に交互にストライプ状に設けられている。図１では、３個のＩＧＢＴ領域１０と、２個のダイオード領域２０とが示され、全てのダイオード領域２０がＩＧＢＴ領域１０で挟まれた構成が示されている。しかしながら、ＩＧＢＴ領域１０及びダイオード領域２０の数はこれに限るものでなく、ＩＧＢＴ領域１０の数は３個以上でも３個以下でもよく、ダイオード領域２０の数も２個以上でも２個以下でもよい。また、図１のＩＧＢＴ領域１０とダイオード領域２０との場所を入れ替えた構成であってもよく、全てのＩＧＢＴ領域１０がダイオード領域２０に挟まれた構成であってもよい。また、ＩＧＢＴ領域１０とダイオード領域２０とがそれぞれ１つずつ互いに隣り合って設けられた構成であってもよい。
【0015】
図１に示すように、紙面下側のＩＧＢＴ領域１０に隣接してパッド領域４０が設けられている。パッド領域４０は半導体装置１００を制御するための制御パッド４１が設けられる領域である。以下の説明では、ＩＧＢＴ領域１０及びダイオード領域２０を合わせてセル領域と呼ぶこともある。セル領域及びパッド領域４０を合わせた領域の周囲には半導体装置１００の耐圧保持のために終端領域３０が設けられている。終端領域３０には、周知の耐圧保持構造が適宜設けられてもよい。耐圧保持構造には、例えば、半導体装置１００のおもて面側に、ｐ型半導体のｐ型終端ウェル層でセル領域を囲ったＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｍｉｔｉｎｇ Ｒｉｎｇ）や濃度勾配をつけたｐ型ウェル層でセル領域を囲ったＶＬＤ（Ｖａｒｉａｔｉｏｎ ｏｆ Ｌａｔｅｒａｌ Ｄｏｐｉｎｇ）が設けられてもよい。なお、ＦＬＲに用いられるリング状のｐ型終端ウェル層の数やＶＬＤに用いられる濃度分布は、半導体装置１００の耐圧設計によって適宜選択されればよい。また、パッド領域４０のほぼ全域に亘ってｐ型終端ウェル層を設けてもよく、パッド領域４０にＩＧＢＴセルやダイオードセルを設けてもよい。
【0016】
制御パッド４１は、例えば、電流センスパッド４１ａ、ケルビンエミッタパッド４１ｂ、ゲートパッド４１ｃ、温度センスダイオードパッド４１ｄ，４１ｅの少なくともいずれか１つを含む。
【0017】
電流センスパッド４１ａは、半導体装置１００のセル領域に流れる電流を検知するための制御パッドである。半導体装置１００のセル領域に電流が流れる際に、セル領域全体に流れる電流の数分の１から数万分の１の電流がセル領域の一部のＩＧＢＴセルまたはダイオードセルに流れるように、電流センスパッド４１ａは当該セル領域に電気的に接続される。
【0018】
ケルビンエミッタパッド４１ｂ及びゲートパッド４１ｃは、半導体装置１００をオンオフ制御するためのゲート駆動電圧が印加される制御パッドである。ケルビンエミッタパッド４１ｂはＩＧＢＴセルのｐ型ベース層に電気的に接続される。ゲートパッド４１ｃはＩＧＢＴセルのゲートトレンチ電極に電気的に接続される。ケルビンエミッタパッド４１ｂとｐ型ベース層とはｐ＋型コンタクト層を介して電気的に接続されてもよい。温度センスダイオードパッド４１ｄ，４１ｅは、半導体装置１００に設けられた温度センスダイオードのアノード及びカソードに電気的に接続された制御パッドである。セル領域内に設けられた図示しない温度センスダイオードのアノードとカソードとの間の電圧が、温度センスダイオードパッド４１ｄ，４１ｅを介して測定され、当該電圧に基づいて半導体装置１００の温度が測定される。
【0019】
＜アイランド型の全体平面構造＞
図２において、半導体装置１００は、１つの半導体装置内にＩＧＢＴ領域１０とダイオード領域２０とを備えている。ダイオード領域２０は、半導体装置１００内の縦方向及び横方向のそれぞれに複数並んで配置されており、ダイオード領域２０の周囲はＩＧＢＴ領域１０に取り囲まれている。つまり、ＩＧＢＴ領域１０内に複数のダイオード領域２０がアイランド状に設けられている。図２では、ダイオード領域２０は紙面左右方向に４列、紙面上下方向に２行のマトリクス状に設けた構成が示されている。しかしながら、ダイオード領域２０の個数及び配置はこれに限るものではなく、ＩＧＢＴ領域１０内に１つまたは複数のダイオード領域２０が点在して設けられ、それぞれのダイオード領域２０の周囲がＩＧＢＴ領域１０に囲まれた構成であればよい。
図２において、半導体装置１００は、１つの半導体装置内にＩＧＢＴ領域１０とダイオード領域２０とを備えている。ダイオード領域２０は、半導体装置１００内の縦方向及び横方向のそれぞれに複数並んで配置されており、ダイオード領域２０の周囲はＩＧＢＴ領域１０に取り囲まれている。つまり、ＩＧＢＴ領域１０内に複数のダイオード領域２０がアイランド状に設けられている。図２では、ダイオード領域２０は紙面左右方向に４列、紙面上下方向に２行のマトリクス状に設けた構成が示されている。しかしながら、ダイオード領域２０の個数及び配置はこれに限るものではなく、ＩＧＢＴ領域１０内に１つまたは複数のダイオード領域２０が点在して設けられ、それぞれのダイオード領域２０の周囲がＩＧＢＴ領域１０に囲まれた構成であればよい。
【0020】
図２に示すように、ＩＧＢＴ領域１０の紙面下側に隣接してパッド領域４０が設けられている。パッド領域４０は半導体装置１００を制御するための制御パッド４１が設けられる領域である。ここでの説明でも、ＩＧＢＴ領域１０及びダイオード領域２０を合わせてセル領域と呼ぶ。セル領域及びパッド領域４０を合わせた領域の周囲には半導体装置１００の耐圧保持のために終端領域３０が設けられている。終端領域３０には、周知の耐圧保持構造が適宜設けられてもよい。耐圧保持構造には、例えば、半導体装置１００のおもて面側に、ｐ型半導体のｐ型終端ウェル層でセル領域及びパッド領域４０を合わせた領域を囲ったＦＬＲや濃度勾配をつけたｐ型ウェル層でセル領域を囲ったＶＬＤが設けられてもよい。なお、ＦＬＲに用いられるリング状のｐ型終端ウェル層の数やＶＬＤに用いられる濃度分布は、半導体装置１００の耐圧設計によって適宜選択されればよい。また、パッド領域４０のほぼ全域に亘ってｐ型終端ウェル層を設けてもよく、パッド領域４０にＩＧＢＴセルやダイオードセルを設けてもよい。
【0021】
制御パッド４１は、例えば、電流センスパッド４１ａ、ケルビンエミッタパッド４１ｂ、ゲートパッド４１ｃ、温度センスダイオードパッド４１ｄ，４１ｅの少なくともいずれか１つを含む。
【0022】
電流センスパッド４１ａは、半導体装置１００のセル領域に流れる電流を検知するための制御パッドである。半導体装置１００のセル領域に電流が流れる際に、セル領域全体に流れる電流の数分の１から数万分の１の電流がセル領域の一部のＩＧＢＴセルまたはダイオードセルに流れるように、電流センスパッド４１ａは当該セル領域に電気的に接続される。
【0023】
ケルビンエミッタパッド４１ｂ及びゲートパッド４１ｃは、半導体装置１００をオンオフ制御するためのゲート駆動電圧が印加される制御パッドである。ケルビンエミッタパッド４１ｂはＩＧＢＴセルのｐ型ベース層及びｎ＋型ソース層に電気的に接続される。ゲートパッド４１ｃはＩＧＢＴセルのゲートトレンチ電極に電気的に接続される。ケルビンエミッタパッド４１ｂとｐ型ベース層とはｐ＋型コンタクト層を介して電気的に接続されてもよい。温度センスダイオードパッド４１ｄ，４１ｅは、半導体装置１００に設けられた温度センスダイオードのアノード及びカソードに電気的に接続された制御パッドである。セル領域内に設けられた図示しない温度センスダイオードのアノードとカソードとの間の電圧が、温度センスダイオードパッド４１ｄ，４１ｅを介して測定され、当該電圧に基づいて半導体装置１００の温度が測定される。
【0024】
＜ＩＧＢＴ領域１０＞
図３は、ＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域１０の構成を示す部分拡大平面図である。具体的には、図３は、図１及び図２に示した半導体装置１００における破線８２で囲った領域を拡大して示した図である。
図３は、ＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域１０の構成を示す部分拡大平面図である。具体的には、図３は、図１及び図２に示した半導体装置１００における破線８２で囲った領域を拡大して示した図である。
【0025】
また、図４及び図５は、ＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域１０の構成を示す断面図である。具体的には、図４は、図３に示した半導体装置１００の一点鎖線Ａ－Ａにおける断面図であり、図５は、図３に示した半導体装置１００の一点鎖線Ｂ－Ｂにおける断面図である。
【0026】
図３に示すように、ＩＧＢＴ領域１０には、アクティブトレンチゲート１１とダミートレンチゲート１２とがストライプ状に設けられている。図１の半導体装置１００では、アクティブトレンチゲート１１及びダミートレンチゲート１２は、ＩＧＢＴ領域１０の長手方向に延設されており、ＩＧＢＴ領域１０の長手方向がアクティブトレンチゲート１１及びダミートレンチゲート１２の長手方向に対応している。一方、図２の半導体装置１００では、ＩＧＢＴ領域１０に長手方向と短手方向の区別が特段にない。このため、紙面左右方向がアクティブトレンチゲート１１及びダミートレンチゲート１２の長手方向に対応してもよく、紙面上下方向がアクティブトレンチゲート１１及びダミートレンチゲート１２の長手方向に対応してもよい。
【0027】
アクティブトレンチゲート１１は、半導体基板に設けられたトレンチ内にゲートトレンチ絶縁膜１１ｂを介してゲートトレンチ電極１１ａが設けられて構成されている。ダミートレンチゲート１２は、半導体基板に設けられたトレンチ内にダミートレンチ絶縁膜１２ｂを介してダミートレンチ電極１２ａが設けられて構成されている。アクティブトレンチゲート１１のゲートトレンチ電極１１ａは、図１及び図２のゲートパッド４１ｃに電気的に接続される。ダミートレンチゲート１２のダミートレンチ電極１２ａは、半導体装置１００のおもて面上に設けられるエミッタ電極に電気的に接続される。
【0028】
図３に示すように、ｎ＋型ソース層１３が、アクティブトレンチゲート１１の幅方向の両側にゲートトレンチ絶縁膜１１ｂに接して設けられる。ｎ＋型ソース層１３は、半導体装置によってはｎ＋型エミッタ層とも呼ばれる。ｎ＋型ソース層１３は、ｎ型不純物として例えばヒ素（Ａｓ）またはリン（ｐ）等を有する半導体層であり、そのｎ型不純物の濃度は、例えば１．０Ｅ＋１７／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。ｎ＋型ソース層１３は、アクティブトレンチゲート１１の延設方向に沿って、ｐ＋型コンタクト層１４と交互に設けられる。また、ｐ＋型コンタクト層１４は、隣り合った２つのダミートレンチゲート１２の間にダミートレンチ絶縁膜１２ｂに接して設けられる。ｐ＋型コンタクト層１４は、ｐ型不純物として例えばボロンまたはアルミニウム等を有する半導体層であり、そのｐ型不純物の濃度は、例えば１．０Ｅ＋１５／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。
【0029】
図３に示すように半導体装置１００のＩＧＢＴ領域１０では、３つのアクティブトレンチゲート１１が並んだ隣に、３つのダミートレンチゲート１２が並んでいる。そして、その３つのダミートレンチゲート１２が並んだ隣に、上記のものとは別の３つのアクティブトレンチゲート１１が並んだ構成をしている。ＩＧＢＴ領域１０は、このようにアクティブトレンチゲート１１の組とダミートレンチゲート１２の組とが交互に並んだ構成をしている。図３では、１つのアクティブトレンチゲート１１の組に含まれるアクティブトレンチゲート１１の数を３としたが、１以上であればよい。また、１つのダミートレンチゲート１２の組に含まれるダミートレンチゲート１２の数は１以上であってもよく、ダミートレンチゲート１２の数は０であってもよい。すなわち、ＩＧＢＴ領域１０に設けられるトレンチゲートの全てがアクティブトレンチゲート１１であってもよい。
【0030】
図４は、半導体装置１００の図３における一点鎖線Ａ－Ａでの断面図であり、ＩＧＢＴ領域１０の断面図である。半導体装置１００は、半導体基板からなるｎ－型ドリフト層１を有している。ｎ－型ドリフト層１は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、そのｎ型不純物の濃度は、例えば１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１５／ｃｍ３である。なお、上述したｎ＋型ソース層１３のｎ型不純物の濃度は、ｎ－型ドリフト層１のｎ型不純物の濃度よりも高い。
【0031】
半導体基板の範囲は、図４においては、ｎ＋型ソース層１３及びｐ＋型コンタクト層１４から、ｐ型コレクタ層１６までの範囲である。ｐ型コレクタ層１６は、半導体装置によってはｐ型ドレイン層とも呼ばれる。図４においてｎ＋型ソース層１３及びｐ＋型コンタクト層１４の紙面上端を半導体基板の第１主面であるおもて面と呼び、ｐ型コレクタ層１６の紙面下端を半導体基板の第２主面である裏面と呼ぶ。半導体装置１００は、セル領域のＩＧＢＴ領域１０において、おもて面と、当該おもて面に対向する裏面との間にｎ－型ドリフト層１を有している。なお、半導体基板は、例えばウエハ及びエピタキシャル成長層の少なくともいずれか１つを含んで構成されてもよい。また、半導体基板は、高温下の安定動作が可能なワイドバンドギャップ半導体（炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンド）を含んでもよい。
【0032】
図４に示すように、ＩＧＢＴ領域１０では、ｎ－型ドリフト層１のおもて面側に、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高いｎ型キャリア蓄積層２が設けられている。ｎ型キャリア蓄積層２は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、そのｎ型不純物の濃度は、例えば１．０Ｅ＋１３／ｃｍ３～１．０Ｅ＋１７／ｃｍ３である。なお、半導体装置１００は、ｎ型キャリア蓄積層２が設けられずに、図４で示したｎ型キャリア蓄積層２の領域にもｎ－型ドリフト層１が設けられた構成であってもよい。ｎ型キャリア蓄積層２を設けることによって、ＩＧＢＴ領域１０に電流が流れた際の通電損失を低減することができる。ｎ型キャリア蓄積層２とｎ－型ドリフト層１とを合わせてドリフト層と呼んでもよい。
【0033】
ｎ型キャリア蓄積層２は、ｎ－型ドリフト層１を構成する半導体基板に、ｎ型不純物をイオン注入し、その後アニールによって注入したｎ型不純物をｎ－型ドリフト層１である半導体基板内に拡散させることで形成される。
【0034】
ｎ型キャリア蓄積層２のおもて面側には、ｐ型ベース層１５が設けられている。ｐ型ベース層１５は、ｐ型不純物として例えばボロンまたはアルミニウム等を有する半導体層であり、そのｐ型不純物の濃度は、例えば１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１９／ｃｍ３である。ｐ型ベース層１５はアクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接している。
【0035】
ｐ型ベース層１５のおもて面側の一部の領域には、アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接するｎ＋型ソース層１３が設けられ、ｐ型ベース層１５のおもて面側の残りの領域には、ｐ＋型コンタクト層１４が選択的に設けられている。ｎ＋型ソース層１３及びｐ＋型コンタクト層１４は半導体基板のおもて面を構成している。なお、ｐ＋型コンタクト層１４は、ｐ型ベース層１５よりもｐ型不純物の濃度が高い領域である。ｐ＋型コンタクト層１４とｐ型ベース層１５とを区別する必要がある場合にはそれぞれを個別に呼んでもよいし、区別する必要がない場合にはｐ＋型コンタクト層１４とｐ型ベース層１５とを合わせてｐ型ベース層と呼んでもよい。
【0036】
また、半導体装置１００のｎ－型ドリフト層１の裏面側には、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高いｎ型バッファ層３が設けられている。ｎ型バッファ層３は、半導体装置１００がオフ状態のときにｐ型ベース層１５から裏面側に延びる空乏層がパンチスルーするのを抑制するために設けられる。ｎ型バッファ層３は、例えば、リン（Ｐ）またはプロトン（Ｈ＋）を注入して形成してよく、リン（Ｐ）及びプロトン（Ｈ＋）の両方を注入して形成してもよい。ｎ型バッファ層３のｎ型不純物の濃度は、例えば１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１８／ｃｍ３である。なお、半導体装置１００は、ｎ型バッファ層３が設けられずに、図４で示したｎ型バッファ層３の領域にｎ－型ドリフト層１が設けられた構成であってもよい。ｎ型バッファ層３とｎ－型ドリフト層１とを合わせてドリフト層と呼んでもよい。
【0037】
半導体装置１００のｎ型バッファ層３の裏面側には、ｐ型コレクタ層１６が設けられている。すなわち、ｐ型コレクタ層１６が、ｎ－型ドリフト層１と半導体基板の裏面との間に設けられている。ｐ型コレクタ層１６は、ｐ型不純物として例えばボロンまたはアルミニウム等を有する半導体層であり、そのｐ型不純物の濃度は、例えば１．０Ｅ＋１６／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。ｐ型コレクタ層１６は半導体基板の裏面を構成している。ｐ型コレクタ層１６は、ＩＧＢＴ領域１０だけでなく、終端領域３０にも設けられてもよい。なお、後述するようにｐ型コレクタ層１６のうち終端領域３０に設けられた部分は、ｐ型終端コレクタ層１６ａを構成する。また、ｐ型コレクタ層１６は、ＩＧＢＴ領域１０からダイオード領域２０に一部がはみ出して設けられてもよい。
【0038】
図４に示すように、半導体装置１００のＩＧＢＴ領域１０には、半導体基板のおもて面からｐ型ベース層１５を貫通し、ｎ－型ドリフト層１に達するトレンチが設けられている。いくつかのトレンチ内にゲートトレンチ絶縁膜１１ｂを介してゲートトレンチ電極１１ａが設けられることでアクティブトレンチゲート１１が構成されている。ゲートトレンチ電極１１ａは、ゲートトレンチ絶縁膜１１ｂを介してｎ－型ドリフト層１に対向している。また、いくつかのトレンチ内にダミートレンチ絶縁膜１２ｂを介してダミートレンチ電極１２ａが設けられることでダミートレンチゲート１２が構成されている。ダミートレンチ電極１２ａは、ダミートレンチ絶縁膜１２ｂを介してｎ－型ドリフト層１に対向している。
【0039】
アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂは、ｐ型ベース層１５及びｎ＋型ソース層１３に接している。ゲートトレンチ電極１１ａにゲート駆動電圧が印加されると、アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接するｐ型ベース層１５にチャネルが形成される。
【0040】
図４に示すように、アクティブトレンチゲート１１のゲートトレンチ電極１１ａの上には層間絶縁膜４が設けられている。半導体基板のおもて面の層間絶縁膜４が設けられていない領域の上、及び層間絶縁膜４の上にはバリアメタル５が設けられている。バリアメタル５は、例えば、チタン（Ｔｉ）を含む導電体であってよく、例えば、窒化チタンであってもよいし、チタンとシリコン（Ｓｉ）とを合金化させたＴｉＳｉであってもよい。図４に示すように、バリアメタル５は、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４及びダミートレンチ電極１２ａにオーミック接触し、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４及びダミートレンチ電極１２ａと電気的に接続されている。一方、バリアメタル５は、層間絶縁膜４によってゲートトレンチ電極１１ａと電気的に絶縁されている。
【0041】
バリアメタル５の上には、エミッタ電極６が設けられる。エミッタ電極６は、例えば、アルミニウムシリコン合金（Ａｌ－Ｓｉ系合金）などのアルミニウム合金で形成してもよく、アルミニウム合金で形成した電極上に、無電解めっき、または電解めっきでめっき膜を形成した複数層の金属膜からなる電極であってもよい。無電解めっき、または電解めっきで形成されるめっき膜は、例えば、ニッケル（Ｎｉ）めっき膜であってもよい。隣接する層間絶縁膜４の間などの微細な領域であって、エミッタ電極６では良好な埋め込みが得られない領域がある場合には、エミッタ電極６よりも埋込性が良好なタングステン膜を微細な領域に配置して、当該タングステン膜の上にエミッタ電極６を設けてもよい。なお、バリアメタル５を設けずに、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４及びダミートレンチ電極１２ａの上にエミッタ電極６を設けてもよい。また、ｎ＋型ソース層１３などのｎ型の半導体層の上のみにバリアメタル５を設けてもよい。バリアメタル５とエミッタ電極６とを合わせてエミッタ電極と呼んでよい。
【0042】
なお、図４では、ダミートレンチゲート１２のダミートレンチ電極１２ａの上には層間絶縁膜４が設けられない構成を示したが、図４の断面部分において、層間絶縁膜４はダミートレンチゲート１２のダミートレンチ電極１２ａの上に設けられてもよい。図４の断面部分において、層間絶縁膜４がダミートレンチゲート１２のダミートレンチ電極１２ａの上に設けられた場合には、別の断面部分においてエミッタ電極６とダミートレンチ電極１２ａとが電気的に接続されればよい。
【0043】
ｐ型コレクタ層１６の裏面側には、コレクタ電極７が設けられる。コレクタ電極７は、エミッタ電極６と同様、アルミニウム合金やアルミニウム合金とめっき膜との複数層で構成されてもよい。コレクタ電極７はエミッタ電極６と異なる構成であってもよい。コレクタ電極７は、ｐ型コレクタ層１６にオーミック接触し、ｐ型コレクタ層１６と電気的に接続されている。
【0044】
図５は、半導体装置１００の図３における一点鎖線Ｂ－Ｂでの断面図であり、ＩＧＢＴ領域１０の断面図である。図４に示した一点鎖線Ａ－Ａでの断面部分とは異なり、図５の一点鎖線Ｂ－Ｂでの断面部分では、アクティブトレンチゲート１１に接し、半導体基板のおもて面側に設けられるｎ＋型ソース層１３がない。つまり、図３に示されるｎ＋型ソース層１３は、ｐ型ベース層のおもて面側に選択的に設けられる。なお、ここでいうｐ型ベース層とは、ｐ型ベース層１５とｐ＋型コンタクト層１４とを含む。
【0045】
＜ダイオード領域２０＞
図６は、ＲＣ－ＩＧＢＴである半導体装置のダイオード領域２０の構成を示す部分拡大平面図である。具体的には、図６は、図１及び図２に示した半導体装置１００における破線８３で囲った領域を拡大して示した図である。
図６は、ＲＣ－ＩＧＢＴである半導体装置のダイオード領域２０の構成を示す部分拡大平面図である。具体的には、図６は、図１及び図２に示した半導体装置１００における破線８３で囲った領域を拡大して示した図である。
【0046】
また、図７及び図８は、ＲＣ－ＩＧＢＴである半導体装置のダイオード領域２０の構成を示す断面図である。具体的には、図７は、図６に示した半導体装置１００の一点鎖線Ｃ－Ｃにおける断面図であり、図８は、図６に示した半導体装置１００の一点鎖線Ｄ－Ｄにおける断面図である。
【0047】
ダイオードトレンチゲート２１は、半導体装置１００のおもて面に沿ってセル領域のダイオード領域２０の一端側から対向する他端側に向かって延設されている。ダイオードトレンチゲート２１は、ダイオード領域２０に設けられたトレンチ内にダイオードトレンチ絶縁膜２１ｂを介してダイオードトレンチ電極２１ａが設けられることで構成される。ダイオードトレンチ電極２１ａはダイオードトレンチ絶縁膜２１ｂを介してｎ－型ドリフト層１に対向している。
【0048】
隣接する２つのダイオードトレンチゲート２１の間には、ｐ＋型コンタクト層２４と、それよりもｐ型不純物の濃度が低いｐ型アノード層２５とが設けられている。ｐ＋型コンタクト層２４は、ｐ型不純物として例えばボロンまたはアルミニウム等を有する半導体層であり、そのｐ型不純物の濃度は、例えば１．０Ｅ＋１５／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。ｐ型アノード層２５は、ｐ型不純物として例えばボロンまたはアルミニウム等を有する半導体層であり、そのｐ型不純物の濃度は、例えば１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１９／ｃｍ３である。ｐ＋型コンタクト層２４とｐ型アノード層２５とはダイオードトレンチゲート２１の長手方向に交互に設けられている。
【0049】
図７は、半導体装置１００の図６における一点鎖線Ｃ－Ｃでの断面図であり、ダイオード領域２０の断面図である。半導体装置１００は、ダイオード領域２０においてもＩＧＢＴ領域１０と同じく半導体基板からなるｎ－型ドリフト層１を有している。ダイオード領域２０のｎ－型ドリフト層１と、ＩＧＢＴ領域１０のｎ－型ドリフト層１とは連続して一体的に構成されており、同一の半導体基板に構成されている。
【0050】
半導体基板の範囲は、図７においては、ｐ＋型コンタクト層２４からｎ＋型カソード層２６までの範囲である。図７においてｐ＋型コンタクト層２４の紙面上端を半導体基板のおもて面と呼び、ｎ＋型カソード層２６の紙面下端を半導体基板の裏面と呼ぶ。ダイオード領域２０のおもて面とＩＧＢＴ領域１０のおもて面とは同一面に含まれ、ダイオード領域２０の裏面とＩＧＢＴ領域１０の裏面とは同一面に含まれる。
【0051】
図７に示すように、ダイオード領域２０においてもＩＧＢＴ領域１０と同様に、ｎ－型ドリフト層１のおもて面側にｎ型キャリア蓄積層２が設けられ、ｎ－型ドリフト層１の裏面側にｎ型バッファ層３が設けられている。ダイオード領域２０に設けられるｎ型キャリア蓄積層２及びｎ型バッファ層３は、ＩＧＢＴ領域１０に設けられるｎ型キャリア蓄積層２及びｎ型バッファ層３と同一の構成であってもよい。なお、ＩＧＢＴ領域１０及びダイオード領域２０にｎ型キャリア蓄積層２は必ずしも設けられる必要はなく、例えば、ｎ型キャリア蓄積層２が、ＩＧＢＴ領域１０には設けられるが、ダイオード領域２０には設けられない構成であってもよい。また、ＩＧＢＴ領域１０と同じく、ｎ－型ドリフト層１、ｎ型キャリア蓄積層２及びｎ型バッファ層３を合わせてドリフト層と呼んでもよい。
【0052】
ｎ型キャリア蓄積層２のおもて面側には、ｐ型アノード層２５が設けられている。ｐ型アノード層２５は、ｎ－型ドリフト層１とおもて面との間に設けられている。ｐ型アノード層２５のｐ型不純物の濃度を、ＩＧＢＴ領域１０のｐ型ベース層１５のｐ型不純物の濃度と同じにして、ｐ型アノード層２５とｐ型ベース層１５とを同時に形成してもよい。また、ｐ型アノード層２５のｐ型不純物の濃度を、ＩＧＢＴ領域１０のｐ型ベース層１５のｐ型不純物の濃度よりも低くして、ダイオード動作時にダイオード領域２０に注入される正孔の量を減少させるように構成してもよい。ダイオード動作時に注入される正孔の量を減少させることでダイオード動作時のリカバリ損失を低減することができる。
【0053】
ｐ型アノード層２５のおもて面側には、ｐ＋型コンタクト層２４が設けられている。ｐ＋型コンタクト層２４のｐ型不純物の濃度は、ＩＧＢＴ領域１０のｐ＋型コンタクト層１４のｐ型不純物の濃度と同じでもよく、異なってもよい。ｐ＋型コンタクト層２４は半導体基板のおもて面を構成している。なお、ｐ＋型コンタクト層２４は、ｐ型アノード層２５よりもｐ型不純物の濃度が高い領域であり、ｐ＋型コンタクト層２４とｐ型アノード層２５とを区別する必要がある場合にはそれぞれを個別に呼んでもよく、区別する必要がない場合にはｐ＋型コンタクト層２４とｐ型アノード層２５とを合わせてｐ型アノード層と呼んでもよい。
【0054】
半導体装置１００のｎ型バッファ層３の裏面側には、ｎ＋型カソード層２６が設けられている。すなわち、ｎ＋型カソード層２６が、ｎ－型ドリフト層１と裏面との間に設けられている。ｎ＋型カソード層２６は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、そのｎ型不純物の濃度は、例えば１．０Ｅ＋１６／ｃｍ３～１．０Ｅ＋２１／ｃｍ３である。ｎ＋型カソード層２６は、ダイオード領域２０の一部または全部に設けられる。ｎ＋型カソード層２６は半導体基板の裏面を構成している。なお、図示していないが、ｎ＋型カソード層２６を形成した領域の一部に、さらにｐ型不純物を選択的に注入して、ｐ型半導体であるｐ型カソード層を設けてもよい。
【0055】
なお図７には示されていないが、ｎ＋型カソード層２６とｐ＋型カソード層とが、ｎ型バッファ層３の裏面側に設けられ、かつ、半導体基板の面内方向に沿って交互に設けられてもよい。このように構成されたダイオードは、ＲＦＣ（Ｒｅｌａｘｅｄ Ｆｉｅｌｄ ｏｆ Ｃａｔｈｏｄｅ）ダイオードと呼ばれる。
【0056】
図７に示すように、半導体装置１００のダイオード領域２０には、半導体基板のおもて面からｐ型アノード層２５を貫通し、ｎ－型ドリフト層１に達するトレンチが設けられている。ダイオード領域２０のトレンチ内にダイオードトレンチ絶縁膜２１ｂを介してダイオードトレンチ電極２１ａが設けられることでダイオードトレンチゲート２１が構成されている。ダイオードトレンチ電極２１ａは、ダイオードトレンチ絶縁膜２１ｂを介してｎ－型ドリフト層１に対向している。
【0057】
図７に示すように、ダイオードトレンチ電極２１ａ、及びｐ＋型コンタクト層２４の上にはバリアメタル５が設けられている。バリアメタル５は、ダイオードトレンチ電極２１ａ及びｐ＋型コンタクト層２４とオーミック接触し、ダイオードトレンチ電極２１ａ及びｐ＋型コンタクト層２４に電気的に接続されている。バリアメタル５は、ＩＧＢＴ領域１０のバリアメタル５と同一の構成であってもよい。
【0058】
バリアメタル５の上には、エミッタ電極６が設けられる。ダイオード領域２０に設けられるエミッタ電極６は、ＩＧＢＴ領域１０に設けられたエミッタ電極６と連続して構成されている。なお、ＩＧＢＴ領域１０の場合と同様に、バリアメタル５を設けずに、ダイオードトレンチ電極２１ａ及びｐ＋型コンタクト層２４とエミッタ電極６とをオーミック接触させてもよい。
【0059】
なお、図７では、ダイオードトレンチゲート２１のダイオードトレンチ電極２１ａの上に図４のような層間絶縁膜４が設けられない構成を示したが、図７の断面部分において、層間絶縁膜４はダイオードトレンチ電極２１ａの上に設けられてもよい。図７の断面部分において、層間絶縁膜４がダイオードトレンチゲート２１のダイオードトレンチ電極２１ａの上に設けられた場合には、別の断面部分においてエミッタ電極６とダイオードトレンチ電極２１ａとが電気的に接続されればよい。
【0060】
ｎ＋型カソード層２６の裏面側には、コレクタ電極７が設けられる。エミッタ電極６と同様、ダイオード領域２０のコレクタ電極７は、ＩＧＢＴ領域１０に設けられたコレクタ電極７と連続して構成されている。コレクタ電極７は、ｎ＋型カソード層２６にオーミック接触し、ｎ＋型カソード層２６に電気的に接続されている。
【0061】
図８は、半導体装置１００の図６における一点鎖線Ｄ－Ｄでの断面図であり、ダイオード領域２０の断面図である。図７に示した一点鎖線Ｃ－Ｃでの断面部分とは異なり、図８の一点鎖線Ｄ－Ｄでの断面部分では、ｐ型アノード層２５とバリアメタル５との間に、ｐ＋型コンタクト層２４が設けられておらず、ｐ型アノード層２５が半導体基板のおもて面である。つまり、図７で示したｐ＋型コンタクト層２４は、ｐ型アノード層２５のおもて面側に選択的に設けられている。
【0062】
＜ＩＧＢＴ領域１０とダイオード領域２０との境界領域＞
図９は、ＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域１０とダイオード領域２０との境界領域の構成を示す断面図である。具体的には、図９は、図１及び図２に示した半導体装置１００における一点鎖線Ｅ－Ｅにおける断面図である。
図９は、ＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域１０とダイオード領域２０との境界領域の構成を示す断面図である。具体的には、図９は、図１及び図２に示した半導体装置１００における一点鎖線Ｅ－Ｅにおける断面図である。
【0063】
図９に示すように、ＩＧＢＴ領域１０の裏面側に設けられたｐ型コレクタ層１６と、ダイオード領域２０の裏面側に設けられたｎ＋型カソード層２６とは、半導体基板の面内方向において隣り合っている。そして、ｐ型コレクタ層１６は、ＩＧＢＴ領域１０とダイオード領域２０との境界から距離Ｕ１だけダイオード領域２０側にはみ出して設けられている。
【0064】
このように、ｐ型コレクタ層１６をダイオード領域２０にはみ出して設けることにより、ダイオード領域２０のｎ＋型カソード層２６とアクティブトレンチゲート１１との距離を大きくすることができる。このため、還流ダイオード動作時にゲートトレンチ電極１１ａにゲート駆動電圧が印加された場合であっても、ＩＧＢＴ領域１０のアクティブトレンチゲート１１に隣接して形成されるチャネルからｎ＋型カソード層２６に電流が流れるのを抑制することができる。距離Ｕ１は、例えば１００μｍであってもよい。なお、ＲＣ－ＩＧＢＴである半導体装置１００の用途によっては、距離Ｕ１がゼロまたは１００μｍより小さい距離であってもよい。
【0065】
＜終端領域３０＞
図１０及び図１１は、ＲＣ－ＩＧＢＴである半導体装置１００の終端領域の構成を示す断面図である。具体的には、図１０は、図１及び図２に示した一点鎖線Ｆ－Ｆでの断面図であり、ＩＧＢＴ領域１０から終端領域３０にかけての断面図である。また、図１１は、図１に示した一点鎖線Ｇ－Ｇでの断面図であり、ダイオード領域２０から終端領域３０にかけての断面図である。
図１０及び図１１は、ＲＣ－ＩＧＢＴである半導体装置１００の終端領域の構成を示す断面図である。具体的には、図１０は、図１及び図２に示した一点鎖線Ｆ－Ｆでの断面図であり、ＩＧＢＴ領域１０から終端領域３０にかけての断面図である。また、図１１は、図１に示した一点鎖線Ｇ－Ｇでの断面図であり、ダイオード領域２０から終端領域３０にかけての断面図である。
【0066】
図１０及び図１１に示すように、半導体装置１００の終端領域３０は、半導体基板のおもて面と裏面との間にｎ－型ドリフト層１を有している。終端領域３０のおもて面及び裏面は、それぞれＩＧＢＴ領域１０及びダイオード領域２０のおもて面及び裏面と同一面に含まれる。また、終端領域３０のｎ－型ドリフト層１は、ＩＧＢＴ領域１０及びダイオード領域２０のそれぞれのｎ－型ドリフト層１と同一構成であり、連続して一体的に構成されている。
【0067】
ｎ－型ドリフト層１のおもて面側に、すなわち半導体基板のおもて面とｎ－型ドリフト層１との間に、ｐ型終端ウェル層３１が選択的に設けられている。ｐ型終端ウェル層３１は、ｐ型不純物として例えばボロンまたはアルミニウム等を有する半導体層であり、そのｐ型不純物の濃度は、例えば１．０Ｅ＋１４／ｃｍ３～１．０Ｅ＋１９／ｃｍ３である。ｐ型終端ウェル層３１は、ＩＧＢＴ領域１０及びダイオード領域２０が含まれるセル領域を取り囲んで設けられている。ｐ型終端ウェル層３１は複数のリング状に設けられており、ｐ型終端ウェル層３１が設けられる数は、半導体装置１００の耐圧設計によって適宜選択される。また、ｐ型終端ウェル層３１のさらに外縁側にはｎ＋型チャネルストッパ層３２が設けられており、ｎ＋型チャネルストッパ層３２は平面視においてｐ型終端ウェル層３１を取り囲んでいる。
【0068】
終端領域３０のｎ－型ドリフト層１と半導体基板の裏面との間には、ｐ型終端コレクタ層１６ａが設けられている。ｐ型終端コレクタ層１６ａは、セル領域のＩＧＢＴ領域１０に設けられるｐ型コレクタ層１６と連続して一体的に構成されている。したがって、ｐ型終端コレクタ層１６ａを含めてｐ型コレクタ層と呼んでもよい。
【0069】
図１に示した半導体装置１００のようにダイオード領域２０が終端領域３０と隣接して設けられる構成では、図１１に示すように、ｐ型終端コレクタ層１６ａは、ダイオード領域２０側の端部が距離Ｕ２だけダイオード領域２０にはみ出して設けられている。このような構成によれば、ダイオード領域２０のｎ＋型カソード層２６とｐ型終端ウェル層３１との距離を大きくすることができる。このため、ｐ型終端ウェル層３１がダイオードのアノードとして動作することを抑制することができる。距離Ｕ２は、例えば１００μｍであってもよい。
【0070】
半導体基板の裏面上にはコレクタ電極７が設けられている。コレクタ電極７は、ＩＧＢＴ領域１０及びダイオード領域２０を含むセル領域から終端領域３０まで連続して一体的に構成されている。
【0071】
一方、終端領域３０の半導体基板のおもて面上にはセル領域から連続しているエミッタ電極６と、エミッタ電極６から構造的に分離された終端電極６ａとが設けられる。エミッタ電極６と終端電極６ａとは、半絶縁性膜３３を介して電気的に接続されている。半絶縁性膜３３は、例えば、ｓｉｎＳｉＮ（ｓｅｍｉ－ｉｎｓｕｌａｔｉｎｇ Ｓｉｌｉｃｏｎ Ｎｉｔｒｉｄｅ：半絶縁性シリコン窒化膜）であってもよい。終端電極６ａと、ｐ型終端ウェル層３１及びｎ＋型チャネルストッパ層３２のそれぞれとは、終端領域３０のおもて面上に設けられた層間絶縁膜４のコンタクトホールを介して電気的に接続されている。また、終端領域３０には、エミッタ電極６、終端電極６ａ及び半絶縁性膜３３を覆う終端保護膜３４が設けられている。終端保護膜３４は、例えば、ポリイミドである。
【0072】
＜ＲＣ－ＩＧＢＴの製造方法＞
図１２～図１７は、ＲＣ－ＩＧＢＴである半導体装置の製造方法を示す断面図である。図１２～図１５は半導体装置１００の図９の境界領域のおもて面側を主に形成する工程を示す図であり、図１６及び図１７は、半導体装置１００の図９の境界領域の裏面側を主に形成する工程を示す図である。
図１２～図１７は、ＲＣ－ＩＧＢＴである半導体装置の製造方法を示す断面図である。図１２～図１５は半導体装置１００の図９の境界領域のおもて面側を主に形成する工程を示す図であり、図１６及び図１７は、半導体装置１００の図９の境界領域の裏面側を主に形成する工程を示す図である。
【0073】
まず、図１２（ａ）に示すようにｎ－型ドリフト層１を構成する半導体基板を準備する。半導体基板は、例えば、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法で作製されたＦＺウエハ、または、ＭＣＺ（Ｍａｇｎｅｔｉｃ ｆｉｅｌｄ ａｐｐｌｉｅｄ ＣＺｏｃｈｒａｌｓｋｉ）法で作製されたＭＣＺウエハであってもよく、ｎ型不純物を含むｎ型ウエハであってもよい。半導体基板に含まれるｎ型不純物の濃度は、作製される半導体装置の耐圧によって適宜選択される。例えば、耐圧が１２００Ｖの半導体装置では、半導体基板を構成するｎ－型ドリフト層１の比抵抗が４０～１２０Ω・ｃｍ程度となるようにｎ型不純物の濃度が調整される。図１２（ａ）に示すように、半導体基板を準備する工程では、半導体基板の全体がｎ－型ドリフト層１となっている。半導体基板の第１主面側であるおもて面側または第２主面側である裏面側から、ｐ型またはｎ型の不純物イオンを注入し、その後熱処理などによって半導体基板内に拡散させることで、ｐ型またはｎ型の半導体層が適宜形成され、半導体装置１００が製造される。
【0074】
図１２（ａ）に示すように、ｎ－型ドリフト層１を構成する半導体基板は、ＩＧＢＴ領域１０及びダイオード領域２０になる領域を有している。また、図１２（ａ）では図示しないが、ＩＧＢＴ領域１０及びダイオード領域２０になる領域の周囲には終端領域３０などとなる領域を備えている。以下では、半導体装置１００のＩＧＢＴ領域１０及びダイオード領域２０の構成の製造方法について主として説明するが、半導体装置１００の終端領域３０などについては周知の製造方法により作製してもよい。例えば、終端領域３０に耐圧保持構造としてｐ型終端ウェル層３１を有するＦＬＲを形成する場合、半導体装置１００のＩＧＢＴ領域１０及びダイオード領域２０を加工する前にｐ型不純物イオンを注入してＦＬＲを形成してもよい。または、半導体装置１００のＩＧＢＴ領域１０またはダイオード領域２０にｐ型不純物をイオン注入する際に同時にｐ型不純物イオンを注入してＦＬＲを形成してもよい。
【0075】
次に、図１２（ｂ）に示すように、半導体基板のおもて面側からリン（Ｐ）などのｎ型不純物を注入してｎ型キャリア蓄積層２を形成する。また、半導体基板のおもて面側からボロン（Ｂ）などのｐ型不純物を注入してｐ型ベース層１５及びｐ型アノード層２５を形成する。ｎ型キャリア蓄積層２、ｐ型ベース層１５及びｐ型アノード層２５は、半導体基板内に不純物イオンを注入した後、熱処理により不純物イオンを拡散させることで形成される。ｎ型不純物及びｐ型不純物のイオン注入は、半導体基板のおもて面上にマスク処理を施した後に行われるため、各種層は半導体基板のおもて面側に選択的に形成される。ｎ型キャリア蓄積層２、ｐ型ベース層１５及びｐ型アノード層２５は、ＩＧＢＴ領域１０及びダイオード領域２０に形成され、終端領域３０でｐ型終端ウェル層３１に接続される。ｎ型キャリア蓄積層２、ｐ型ベース層１５及びｐ型アノード層２５は、ＩＧＢＴ領域１０及びダイオード領域２０に形成され、終端領域３０でｐ型終端ウェル層３１に接続される。マスク処理は、半導体基板上にレジストを塗布し、写真製版技術を用いてレジストの所定の領域に開口を形成し、開口を介して半導体基板の所定の領域にイオン注入を施したり、エッチングを施したりするために、半導体基板上にマスクを形成する処理である。
【0076】
ｐ型ベース層１５及びｐ型アノード層２５のｐ型不純物は、同時にイオン注入されてもよい。この場合、ｐ型ベース層１５とｐ型アノード層２５との深さ及びｐ型不純物濃度は互いに同じとなる。また、マスク処理によりｐ型ベース層１５及びｐ型アノード層２５のｐ型不純物が別々にイオン注入されることで、ｐ型ベース層１５とｐ型アノード層２５との深さ及びｐ型不純物濃度を互いに異ならせてもよい。
【0077】
図１２（ｂ）に図示されない終端領域３０のｐ型終端ウェル層３１及びｐ型アノード層２５のｐ型不純物は、同時にイオン注入されてもよい。この場合、ｐ型終端ウェル層３１とｐ型アノード層２５との深さ及びｐ型不純物濃度は互いに同じとなる。または、異なる開口率のマスクを用いて、ｐ型終端ウェル層３１及びｐ型アノード層２５のｐ型不純物が、同時にイオン注入されることで、ｐ型終端ウェル層３１とｐ型アノード層２５とのｐ型不純物濃度を互いに異ならせることも可能である。この場合、いずれか一方または双方のマスクをメッシュ状のマスクとして、マスクの開口率を異ならせればよい。
【0078】
また、マスク処理によって、ｐ型終端ウェル層３１及びｐ型アノード層２５のｐ型不純物が、別々にイオン注入されることで、ｐ型終端ウェル層３１とｐ型アノード層２５との深さ及びｐ型不純物濃度を互いに異ならせてもよい。同様に、異なる開口率のマスクを用いて、ｐ型終端ウェル層３１、ｐ型ベース層１５、及び、ｐ型アノード層２５のｐ型不純物は、同時にイオン注入されてもよい。
【0079】
次に、図１３（ａ）に示すように、マスク処理によりＩＧＢＴ領域１０のｐ型ベース層１５のおもて面側に選択的にｎ型不純物を注入してｎ＋型ソース層１３を形成する。注入するｎ型不純物は、例えば、砒素（Ａｓ）またはリン（Ｐ）であってもよい。また、マスク処理により、ＩＧＢＴ領域１０のｐ型ベース層１５のおもて面側にｐ型不純物を選択的に注入してｐ＋型コンタクト層１４を形成し、ダイオード領域２０のｐ型アノード層２５のおもて面側にｐ型不純物を選択的に注入してｐ＋型コンタクト層２４を形成する。注入するｐ型不純物は、例えばボロン（Ｂ）またはアルミニウム（Ａｌ）等であってもよい。
【0080】
次に、図１３（ｂ）に示すように、半導体基板のおもて面側からｐ型ベース層１５及びｐ型アノード層２５を貫通し、ｎ－型ドリフト層１に達するトレンチ８を形成する。ＩＧＢＴ領域１０において、ｎ＋型ソース層１３を貫通するトレンチ８の側壁は、ｎ＋型ソース層１３の一部を含む。ＩＧＢＴ領域１０において、ｐ＋型コンタクト層１４を貫通するトレンチ８の側壁は、ｐ＋型コンタクト層１４の一部を含む。ダイオード領域２０において、ｐ＋型コンタクト層２４を貫通するトレンチ８の側壁は、ｐ＋型コンタクト層２４の一部を含む。
【0081】
例えば、トレンチ８は、半導体基板上にＳｉＯ２などの酸化膜を堆積させた後、マスク処理によってトレンチ８を形成する部分の酸化膜に開口を形成し、開口を形成した酸化膜をマスクとして半導体基板をエッチングすることで形成される。図１３（ｂ）では、ＩＧＢＴ領域１０とダイオード領域２０とでトレンチ８のピッチを同じにして形成しているが、ＩＧＢＴ領域１０とダイオード領域２０とでトレンチ８のピッチを異ならせてもよい。トレンチ８のピッチ及び平面視におけるパターンは、マスク処理のマスクパターンにより適宜変更することができる。
【0082】
次に、図１４（ａ）に示すように、酸素を含む雰囲気中で半導体基板を加熱してトレンチ８の内壁及び半導体基板のおもて面に酸化膜９を形成する。ＩＧＢＴ領域１０のトレンチ８に形成された酸化膜９はアクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂ及びダミートレンチゲート１２のダミートレンチ絶縁膜１２ｂとなる。また、ダイオード領域２０のトレンチ８に形成された酸化膜９はダイオードトレンチ絶縁膜２１ｂとなる。半導体基板のおもて面に形成された酸化膜９は、トレンチ８に形成された部分を除いて後の工程で除去される。
【0083】
次に、図１４（ｂ）に示すように、トレンチ８内の酸化膜９に、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）などによってｎ型またはｐ型の不純物をドープしたポリシリコンを堆積させて、ゲートトレンチ電極１１ａ、ダミートレンチ電極１２ａ及びダイオードトレンチ電極２１ａを形成する。
【0084】
次に、図１５（ａ）に示すように、ＩＧＢＴ領域１０のアクティブトレンチゲート１１のゲートトレンチ電極１１ａ上に層間絶縁膜４を形成する。層間絶縁膜４は、例えば、ＳｉＯ２であってもよい。堆積させた層間絶縁膜４となる絶縁膜へのコンタクトホールの形成と、半導体基板のおもて面に形成されている酸化膜９の除去とをマスク処理によって行うことで、図１５（ａ）の層間絶縁膜４などを形成する。層間絶縁膜４のコンタクトホールは、ｎ＋型ソース層１３上、ｐ＋型コンタクト層１４上、ｐ＋型コンタクト層２４上、ダミートレンチ電極１２ａ上及びダイオードトレンチ電極２１ａ上に形成される。
【0085】
次に、図１５（ｂ）に示すように、半導体基板のおもて面及び層間絶縁膜４上にバリアメタル５を形成し、さらにバリアメタル５の上にエミッタ電極６を形成する。バリアメタル５は、窒化チタンをＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）やＣＶＤによって成膜することで形成される。
【0086】
エミッタ電極６は、例えば、スパッタリングや蒸着などのＰＶＤによってアルミシリコン合金（Ａｌ－Ｓｉ系合金）をバリアメタル５の上に堆積させて形成されてもよい。また、形成したアルミシリコン合金の上に、無電解めっきや電解めっきでニッケル合金（Ｎｉ合金）をさらに形成してエミッタ電極６としてもよい。エミッタ電極６をめっきで形成すると、エミッタ電極６として厚い金属膜を容易に形成することができるので、エミッタ電極６の熱容量を増加させて耐熱性を向上させることができる。なお、ＰＶＤでアルミシリコン合金からなるエミッタ電極６を形成した後に、めっき処理でニッケル合金をさらに形成する場合、ニッケル合金を形成するためのめっき処理は半導体基板の裏面側の加工を行った後に実施されてもよい。
【0087】
次に、図１６（ａ）に示すように半導体基板の裏面側を研削し、半導体基板を設計した所定の厚さに薄板化する。研削後の半導体基板の厚さは、例えば、８０μｍ～２００μｍであってもよい。
【0088】
次に、図１６（ｂ）に示すように、半導体基板の裏面側からｎ型不純物を注入しｎ型バッファ層３を形成する。さらに、半導体基板の裏面側からｐ型不純物を注入しｐ型コレクタ層１６を形成する。ｎ型バッファ層３はＩＧＢＴ領域１０、ダイオード領域２０及び終端領域３０などに形成されてもよく、ＩＧＢＴ領域１０またはダイオード領域２０のみに形成されてもよい。ｎ型バッファ層３は、例えば、リン（Ｐ）イオンを注入して形成されてもよいし、プロトン（Ｈ＋）を注入して形成されてもよいし、プロトン及びリンの両方を注入して形成されてもよい。プロトンは比較的低い加速エネルギーで半導体基板の裏面から深い位置にまで注入することができる。また、加速エネルギーを変えることでプロトンを注入する深さを比較的容易に変更することができる。このため、ｎ型バッファ層３をプロトンで形成する際に、加速エネルギーを変更しながら複数回注入すると、リンで形成するよりも半導体基板の厚さ方向に厚いｎ型バッファ層３を形成することができる。
【0089】
また、リンはプロトンと比較して、ｎ型不純物としての活性化率を高くすることができるので、リンでｎ型バッファ層３を形成すれば、薄板化された半導体基板でも空乏層のパンチスルーを抑制することができる。半導体基板をさらに薄板化するには、プロトン及びリンの両方を注入してｎ型バッファ層３を形成するのが好ましく、この際には、プロトンはリンよりも裏面から深い位置に注入される。
【0090】
ｐ型コレクタ層１６は、例えば、ボロン（Ｂ）を注入して形成されてもよい。ｐ型コレクタ層１６は、終端領域３０にも形成され、終端領域３０のｐ型コレクタ層１６がｐ型終端コレクタ層１６ａとなる。半導体基板のイオン注入された裏面にレーザーを照射してレーザーアニールすることで、注入されたイオンが活性化してｐ型コレクタ層１６が形成される。
【0091】
半導体基板の裏面から比較的浅い位置にリンが注入されている場合には、レーザーアニールによってリンも同時に活性化される。プロトンは３５０℃～５００℃といった比較的低いアニール温度で活性化されるので、プロトンを注入した場合には、その後にプロトンの活性化のための工程以外で、半導体基板全体が３５０℃～５００℃より高い温度にならないように留意する必要がある。レーザーアニールは、半導体基板の裏面近傍のみを高温にできるため、プロトンを注入した後であってもｎ型不純物やｐ型不純物の活性化に用いることができる。
【0092】
次に、図１７（ａ）に示すように、ダイオード領域２０の裏面側にｎ＋型カソード層２６を形成する。ｎ＋型カソード層２６は、例えばリン（Ｐ）を注入して形成されてもよい。図１７（ａ）に示すように、ＩＧＢＴ領域１０とダイオード領域２０との境界からダイオード領域２０側に向かって距離Ｕ１の位置に、ｐ型コレクタ層１６とｎ＋型カソード層２６との境界が位置するように、ｎ型不純物がマスク処理により選択的に裏面側から注入される。ｎ＋型カソード層２６を形成するためのｎ型不純物の注入量は、ｐ型コレクタ層１６を形成するためのｐ型不純物の注入量より多い。ｎ＋型カソード層２６の深さはｐ型コレクタ層１６の深さ以上である。ｎ＋型カソード層２６が形成される領域は、ｐ型不純物が注入された領域にｎ型不純物を注入してｎ型半導体にする必要がある。このため、ｎ＋型カソード層２６が形成される領域の全てにおいて、ｎ型不純物の濃度はｐ型不純物の濃度よりも高い。
【0093】
次に、図１７（ｂ）に示すように、半導体基板の裏面上にコレクタ電極７を形成する。コレクタ電極７は、裏面のＩＧＢＴ領域１０、ダイオード領域２０及び終端領域３０などの全面に亘って形成される。また、コレクタ電極７は、半導体基板であるｎ型ウエハの裏面の全面に亘って形成されてもよい。コレクタ電極７は、スパッタリングや蒸着などのＰＶＤによって、アルミシリコン合金（Ａｉ－Ｓｉ系合金）やチタン（Ｔｉ）などを堆積させて形成されてもよく、アルミシリコン合金、チタン、ニッケルまたは金など複数の金属を積層させて形成されてもよい。また、ＰＶＤで形成した金属膜上に、無電解めっきや電解めっきで金属膜をさらに形成することによって、コレクタ電極７は形成されてもよい。
【0094】
以上のような工程により半導体装置１００は作製される。なお通常、複数の半導体装置１００は、１枚のｎ型ウエハなどの半導体基板にマトリクス状に一体化された状態で作製される。このため、半導体装置１００はレーザーダイシングやブレードダイシングにより個々に切り分けられる。
【0095】
＜ポリシリコン素子＞
図１８は、本実施の形態１に係る半導体装置の構成を示す断面図である。本実施の形態１に係る半導体装置は、以上で説明したＲＣ－ＩＧＢＴと、以下で説明するポリシリコン素子とを備える。
図１８は、本実施の形態１に係る半導体装置の構成を示す断面図である。本実施の形態１に係る半導体装置は、以上で説明したＲＣ－ＩＧＢＴと、以下で説明するポリシリコン素子とを備える。
【0096】
図１８の半導体装置は、半導体基板５１と、第１絶縁膜である下部絶縁膜５２と、ポリシリコン素子５３と、第２絶縁膜である上部絶縁膜５４と、カソード電極５５と、アノード電極５６とを備える。
【0097】
半導体基板５１は、ＲＣ－ＩＧＢＴの構成で説明した半導体基板であり、第１主面であるおもて面５１ａと、第２主面である裏面５１ｂとを有し、通電領域を含む。通電領域のおもて面５１ａ側には第１電極が設けられ、通電領域の裏面５１ｂ側には第２電極が設けられる。本実施の形態１では、通電領域は、ＲＣ－ＩＧＢＴの主電流が通電される図９のＩＧＢＴ領域１０及びダイオード領域２０であり、第１電極は、図９のエミッタ電極６であり、第２電極は、図９のコレクタ電極７である。なおここでは便宜上、通電領域、第１電極及び第２電極は、図９の構成要素であるとして説明したが、図４、図５、図７、図８などの構成要素であってもよい。
【0098】
ポリシリコン素子５３は、半導体基板５１のおもて面５１ａ上に下部絶縁膜５２を介して設けられている。例えば、ポリシリコン素子５３は、ＩＧＢＴ領域１０及びダイオード領域２０以外の領域、つまり図１及び図２の終端領域３０及びパッド領域４０のような領域に設けられる。下部絶縁膜５２は、例えばＣＶＤ膜でもよいし、熱酸化膜でもよい。
【0099】
ポリシリコン素子５３は、第１導電型の第１領域であるｎ＋型カソード領域５３ａと、第２導電型の第２領域であるｐ＋型アノード領域５３ｂと、第２導電型の第３領域であるｐ－型ドリフト領域５３ｃとを含む。ｎ＋型カソード領域５３ａ、ｐ＋型アノード領域５３ｂ、及び、ｐ－型ドリフト領域５３ｃは、下部絶縁膜５２上に設けられている。
【0100】
ｎ＋型カソード領域５３ａの不純物濃度は、図９のｎ＋型ソース層１３の不純物濃度と同じであってもよいし、ｐ＋型アノード領域５３ｂの不純物濃度は、図９のｐ＋型コンタクト層１４の不純物濃度と同じであってもよい。ｐ－型ドリフト領域５３ｃの不純物濃度は、ｐ＋型アノード領域５３ｂの不純物濃度よりも低く、ｐ－型ドリフト領域５３ｃは、ｎ＋型カソード領域５３ａとｐ＋型アノード領域５３ｂとの間に設けられている。
【0101】
上部絶縁膜５４は、ポリシリコン素子５３の上部を少なくとも覆い、本実施の形態１では、ポリシリコン素子５３の下部以外の部分を覆う。また本実施の形態１では、上述した下部絶縁膜５２の厚みは、上部絶縁膜５４の厚み以下である。上部絶縁膜５４は、例えばＳｉＯ２などのＣＶＤ膜でもよい。上部絶縁膜５４は、ｎ＋型カソード領域５３ａを露出するコンタクトホールと、ｐ＋型アノード領域５３ｂを露出するコンタクトホールとを有する。
【0102】
カソード電極５５は、ｎ＋型カソード領域５３ａを露出するコンタクトホール内でｎ＋型カソード領域５３ａと電気的に接続される。アノード電極５６は、ｐ＋型アノード領域５３ｂを露出するコンタクトホール内でｐ＋型アノード領域５３ｂと電気的に接続される。
【0103】
以上のような構成において、ポリシリコン素子５３は、面内方向に通電可能なダイオードとして機能する。ポリシリコン素子５３は、温度センスダイオードであってもよいし、ツェナーダイオードであってもよい。
【0104】
ここで図１８に示すように、断面視におけるｎ＋型カソード領域５３ａの幅、つまり面内方向の長さは、半導体基板５１の裏面５１ｂからおもて面５１ａに向かう方向である上方向に対して変化している。図１８の例では、断面視におけるｎ＋型カソード領域５３ａの幅が、上方向に対して連続的に単調に増加することによって、ｎ＋型カソード領域５３ａは下方向に先細るテーパ形状を有している。
【0105】
＜ポリシリコン素子の製造方法＞
図１９は、本実施の形態１に係るポリシリコン素子５３の製造方法を示すフローチャートである。図１９の製造方法は、おもて面５１ａ及び裏面５１ｂを有する半導体基板５１を準備した後に行われる。なお、図１９の製造方法を開始する時点で半導体基板５１にＲＣ－ＩＧＢＴが完成されていなくてもよく、ポリシリコン素子５３の製造とＲＣ－ＩＧＢＴの製造とが並行して行われてもよい。
図１９は、本実施の形態１に係るポリシリコン素子５３の製造方法を示すフローチャートである。図１９の製造方法は、おもて面５１ａ及び裏面５１ｂを有する半導体基板５１を準備した後に行われる。なお、図１９の製造方法を開始する時点で半導体基板５１にＲＣ－ＩＧＢＴが完成されていなくてもよく、ポリシリコン素子５３の製造とＲＣ－ＩＧＢＴの製造とが並行して行われてもよい。
【0106】
ステップＳ１にて、半導体基板５１のおもて面５１ａ上に下部絶縁膜５２を形成する。ステップＳ２にて、下部絶縁膜５２上に、ポリシリコン膜を一様に形成する。ポリシリコン膜の厚みは、例えば７００ｎｍ以下でもよいし、５００ｎｍ以下でもよい。
【0107】
ステップＳ３にて、ポリシリコン膜にｐ型不純物をイオン注入する。ｐ型不純物は、例えばボロン（Ｂ）またはアルミニウム（Ａｌ）である。ステップＳ４にて、ポリシリコン膜をエッチングして、ポリシリコン膜の形状を、図１８のポリシリコン素子５３の形状に対応させる。ステップＳ５にて、アニール処理を行い、ポリシリコン膜に注入されたｐ型不純物をポリシリコン膜中に拡散させる。これにより、ポリシリコン素子５３と外形が実質的に同じｐ－型のポリシリコン膜を、下部絶縁膜５２上に形成する工程が完了する。
【0108】
ステップＳ６にて、ポリシリコン膜の第１端部にｎ型不純物をイオン注入する。ｎ型不純物は、例えばヒ素（Ａｓ）またはリン（Ｐ）である。本実施の形態１では、ステップＳ６のイオン注入に、ポリシリコン膜の中央部から第１端部に向かうにつれて開口率が大きくなるレジストマスクを用いる。この結果として、例えば図２０及び図２１に示すように、ｎ型不純物がイオン注入される領域６１ａの面積あたりの割合が、ポリシリコン膜６１の中央部から第１端部に向かうにつれて大きくなる。
【0109】
ステップＳ７にて、ポリシリコン膜の第１端部と逆側の第２端部にｐ型不純物をイオン注入する。これにより、ポリシリコン膜６１のうちの離間した第１端部及び第２端部に、ｎ導電型の不純物とｐ型の不純物とを注入する工程が完了する。
【0110】
ステップＳ８にて、ポリシリコン膜６１を覆う上部絶縁膜５４を形成する。ステップＳ９にて、アニール処理を行い、上部絶縁膜５４を平坦化しながら、ポリシリコン膜６１の不純物を拡散させることによって、ポリシリコン膜６１にｎ＋型カソード領域５３ａ、ｐ＋型アノード領域５３ｂ、及び、ｐ－型ドリフト領域５３ｃを形成する。ステップＳ６にて、ｎ型不純物がイオン注入される領域６１ａの面積あたりの割合が、第１端部に向かうにつれて大きくなっているため、断面視におけるｎ＋型カソード領域５３ａの幅は、図１８のように上方向に対して変化する。
【0111】
なお、ステップＳ９のアニール処理の温度は、例えば７００℃以上１１００以下、または、８００℃以上９００℃以下であり、アニール処理の時間は、例えば６０分である。ステップＳ９のアニール処理は、例えばＮ２、Ｏ２、Ｈ２の少なくともいずれか１つの雰囲気で行われる。なお、図１６（ｂ）のｎ型バッファ層３がプロトンのイオン注入によって形成される場合、ステップＳ９のアニール処理は、ｎ型バッファ層３の形成前に行われることが好ましい。
【0112】
ステップＳ１０にて、上部絶縁膜５４にコンタクトホールを形成し、カソード電極５５及びアノード電極５６を形成する。
【0113】
＜実施の形態１のまとめ＞
以上のような本実施の形態１に係る半導体装置によれば、断面視におけるｎ＋型カソード領域５３ａの幅は、半導体基板５１の裏面５１ｂからおもて面５１ａに向かう方向である上方向に対して変化する。このような構成によれば、断面視におけるｐｎ接合の境界が上下方向に対して傾かずに延在する構成よりも、ｐｎ接合の接合面積を大きくすることができる。この結果、ポリシリコン素子５３が温度センスダイオードである場合には、温度センスダイオードの順方向電圧を低減することができ、ポリシリコン素子５３がツェナーダイオードである場合には、ツェナーダイオードの耐圧を高めることができる。
以上のような本実施の形態１に係る半導体装置によれば、断面視におけるｎ＋型カソード領域５３ａの幅は、半導体基板５１の裏面５１ｂからおもて面５１ａに向かう方向である上方向に対して変化する。このような構成によれば、断面視におけるｐｎ接合の境界が上下方向に対して傾かずに延在する構成よりも、ｐｎ接合の接合面積を大きくすることができる。この結果、ポリシリコン素子５３が温度センスダイオードである場合には、温度センスダイオードの順方向電圧を低減することができ、ポリシリコン素子５３がツェナーダイオードである場合には、ツェナーダイオードの耐圧を高めることができる。
【0114】
また上記の構成によれば、平面視でのポリシリコン素子５３の面積を大きくしたり、ポリシリコン素子５３の厚みを大きくしたりしなくても、ｐｎ接合の接合面積を大きくすることができる。このため、ＩＧＢＴ領域１０及びダイオード領域２０の少なくともいずれか１つなどの有効領域を低減したり、不純物を拡散する時間を長くしたりしなくても、ｐｎ接合の接合面積を大きくすることができる。
【0115】
また本実施の形態１では、下部絶縁膜５２の厚みは、上部絶縁膜５４の厚み以下である。このような構成によれば、例えばポリシリコン素子５３が温度センスダイオードである場合に、温度センスダイオードが半導体基板５１に近くなるので、通電領域の素子の温度を正確に検出することができる。
【0116】
また本実施の形態１では、アニール処理によって、上部絶縁膜５４を平坦化し、かつ、ポリシリコン膜６１にｎ＋型カソード領域５３ａ、ｐ＋型アノード領域５３ｂ、及び、ｐ－型ドリフト領域５３ｃを形成する。このような構成によれば、ｎ＋型カソード領域５３ａなどの形成のための不純物拡散を行うための専用のアニール処理が不要となるので、製造コストの低減化が期待できる。
【0117】
また本実施の形態１では、ポリシリコン膜６１の厚みが５００ｎｍ以下である。このような構成によれば、ポリシリコン膜６１の成膜時間、ｎ＋型カソード領域５３ａなどの形成のための不純物拡散を行うためのアニール時間及びアニール温度を低減できるので、製造コストの低減化が期待できる。
【0118】
＜変形例＞
実施の形態１では、ステップＳ６のイオン注入に、ポリシリコン膜の中央部から第１端部に向かうにつれて開口率が大きくなるレジストマスクを用いて、図２０及び図２１に示すように、イオン注入される領域６１ａの面積あたりの割合を大きくした。しかしながら、断面視にて幅が変化するｎ＋型カソード領域５３ａの形成は、これに限ったものではない。例えば、ステップＳ６にて、ポリシリコン膜の第１端部全体を開口するレジストマスクと斜めイオン注入とを用いて、第１端部にｎ型不純物を注入してもよい。この場合も、断面視にて幅が変化するｎ＋型カソード領域５３ａを形成することができる。また、ステップＳ６にて、不純物拡散のための熱処理の温度を下げる、または、時間を短くするように調節することで、概ね垂直方向にイオンを注入しても断面視にて幅が変化するｎ＋型カソード領域５３ａを形成することができる。
実施の形態１では、ステップＳ６のイオン注入に、ポリシリコン膜の中央部から第１端部に向かうにつれて開口率が大きくなるレジストマスクを用いて、図２０及び図２１に示すように、イオン注入される領域６１ａの面積あたりの割合を大きくした。しかしながら、断面視にて幅が変化するｎ＋型カソード領域５３ａの形成は、これに限ったものではない。例えば、ステップＳ６にて、ポリシリコン膜の第１端部全体を開口するレジストマスクと斜めイオン注入とを用いて、第１端部にｎ型不純物を注入してもよい。この場合も、断面視にて幅が変化するｎ＋型カソード領域５３ａを形成することができる。また、ステップＳ６にて、不純物拡散のための熱処理の温度を下げる、または、時間を短くするように調節することで、概ね垂直方向にイオンを注入しても断面視にて幅が変化するｎ＋型カソード領域５３ａを形成することができる。
【0119】
また実施の形態１では、断面視におけるｎ＋型カソード領域５３ａの幅が、上方向に対して連続的に単調に増加することによって、ｎ＋型カソード領域５３ａは下方向に先細るテーパ形状を有していたが、幅の変化はこれに限ったものではない。例えば、断面視におけるｎ＋型カソード領域５３ａの幅が、上方向に対して階段状に変化してもよい。このような構成によれば、ｐｎ接合の接合面積をさらに大きくすることができる。
【0120】
また例えば、断面視におけるｎ＋型カソード領域５３ａの幅は、上方向に対して増加するのではなく減少してもよい。また例えば、斜めイオン注入などを組み合わせることによって、断面視におけるｎ＋型カソード領域５３ａの幅は、上方向に対して減少してから増加してもよいし、増加してから減少してもよい。
【0121】
またｎ＋型カソード領域５３ａの不純物濃度が、上方向に対して勾配を有してもよい。例えば、実施の形態１の図１８の構成において、ｎ＋型カソード領域５３ａの不純物濃度が、上方向に対して高くなってもよい。このような構成によれば、ｐｎ接合の境界が上下方向に対して傾斜する角度を大きくすることができ、この結果としてｐｎ接合の接合面積をさらに大きくすることができる。
【0122】
また、断面視におけるｐ＋型アノード領域５３ｂの幅が、ｎ＋型カソード領域５３ａの幅と同様に、上方向に対して変化してもよい。このような構成によれば、ｐ－型ドリフト領域５３ｃの幅を実質的に広くすることができるので、ポリシリコン素子５３の出力特性の調整範囲を広げることができる。
【0123】
また図１９の構成では、ｎ＋型カソード領域５３ａ及びｐ＋型アノード領域５３ｂは、ポリシリコン膜６１の第１端部及び第２端部にそれぞれ設けられたが、これに限ったものではない。例えば図２２に示すように、平面視において、ｐ＋型アノード領域５３ｂが、ｐ－型ドリフト領域５３ｃを介してｎ＋型カソード領域５３ａを囲んでもよい。
【0124】
また、実施の形態１では、通電領域には、ＩＧＢＴ領域１０及びダイオード領域２０を有するＲＣ－ＩＧＢＴが設けられていたが、これに限ったものではない。例えば、通電領域には、ＩＧＢＴ領域１０及びダイオード領域２０のいずれか１つが設けられてもよいし、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、及び、ＳＢＤ（Schottky Barrier Diode）、ＰＮＤ（PN junction diode）の少なくともいずれか１つが設けられてもよい。
【0125】
なお、実施の形態の内容を適宜、変形、省略することが可能である。
【0126】
以下、本開示の諸態様を付記としてまとめて記載する。
【0127】
（付記１）
第１主面及び第２主面を有する半導体基板と、
前記第１主面上に第１絶縁膜を介して設けられたポリシリコン素子と
を備え、
前記半導体基板は、
前記第１主面側に第１電極が設けられ、前記第２主面側に第２電極が設けられた通電領域を含み、
前記ポリシリコン素子は、
前記第１絶縁膜上に設けられた、第１導電型の第１領域、及び、第２導電型の第２領域と、
前記第１領域と前記第２領域との間に設けられ、前記第２領域よりも不純物濃度が低い第２導電型の第３領域と
を含み、
断面視における前記第１領域の幅が、前記第２主面から前記第１主面へ向かう方向に対して変化する、半導体装置。
第１主面及び第２主面を有する半導体基板と、
前記第１主面上に第１絶縁膜を介して設けられたポリシリコン素子と
を備え、
前記半導体基板は、
前記第１主面側に第１電極が設けられ、前記第２主面側に第２電極が設けられた通電領域を含み、
前記ポリシリコン素子は、
前記第１絶縁膜上に設けられた、第１導電型の第１領域、及び、第２導電型の第２領域と、
前記第１領域と前記第２領域との間に設けられ、前記第２領域よりも不純物濃度が低い第２導電型の第３領域と
を含み、
断面視における前記第１領域の幅が、前記第２主面から前記第１主面へ向かう方向に対して変化する、半導体装置。
【0128】
（付記２）
断面視における前記第１領域の幅が前記方向に対して変化することによって、前記第１領域がテーパ形状を有する、付記１に記載の半導体装置。
断面視における前記第１領域の幅が前記方向に対して変化することによって、前記第１領域がテーパ形状を有する、付記１に記載の半導体装置。
【0129】
（付記３）
断面視における前記第１領域の幅が、前記方向に対して階段状に変化する、付記１に記載の半導体装置。
断面視における前記第１領域の幅が、前記方向に対して階段状に変化する、付記１に記載の半導体装置。
【0130】
（付記４）
前記第１領域の不純物濃度が、前記方向に対して勾配を有する、付記１から付記３のうちのいずれか１項に記載の半導体装置。
前記第１領域の不純物濃度が、前記方向に対して勾配を有する、付記１から付記３のうちのいずれか１項に記載の半導体装置。
【0131】
（付記５）
前記ポリシリコン素子は、温度センスダイオードまたはツェナーダイオードである、付記１から付記４のうちのいずれか１項に記載の半導体装置。
前記ポリシリコン素子は、温度センスダイオードまたはツェナーダイオードである、付記１から付記４のうちのいずれか１項に記載の半導体装置。
【0132】
（付記６）
前記通電領域は、ＩＧＢＴ領域、及び、ダイオード領域の少なくともいずれか１つである、付記１から付記５のうちのいずれか１項に記載の半導体装置。
前記通電領域は、ＩＧＢＴ領域、及び、ダイオード領域の少なくともいずれか１つである、付記１から付記５のうちのいずれか１項に記載の半導体装置。
【0133】
（付記７）
前記ポリシリコン素子の上部を少なくとも覆う第２絶縁膜をさらに備え、
前記第１絶縁膜の厚みは、前記第２絶縁膜の厚み以下である、付記１から付記６のうちのいずれか１項に記載の半導体装置。
前記ポリシリコン素子の上部を少なくとも覆う第２絶縁膜をさらに備え、
前記第１絶縁膜の厚みは、前記第２絶縁膜の厚み以下である、付記１から付記６のうちのいずれか１項に記載の半導体装置。
【0134】
（付記８）
断面視における前記第２領域の幅が、前記方向に対して変化する、付記１から付記７のうちのいずれか１項に記載の半導体装置。
断面視における前記第２領域の幅が、前記方向に対して変化する、付記１から付記７のうちのいずれか１項に記載の半導体装置。
【0135】
（付記９）
第１主面及び第２主面を有する半導体基板を準備する工程と、
前記第１主面上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第２導電型のポリシリコン膜を形成する工程と、
前記ポリシリコン膜のうちの離間した部分に、第１導電型の不純物と第２導電型の不純物とを注入する工程と、
前記ポリシリコン膜の上部を少なくとも覆う第２絶縁膜を形成する工程と、
アニール処理によって、前記第２絶縁膜を平坦化し、かつ、前記ポリシリコン膜に、第１導電型の第１領域と、第２導電型の第２領域と、前記第１領域と前記第２領域との間に設けられ、前記第２領域よりも不純物濃度が低い第２導電型の第３領域とを形成する工程とを備え、
断面視における前記第１領域の幅が、前記第２主面から前記第１主面に向かう方向に対して変化する、半導体装置の製造方法。
第１主面及び第２主面を有する半導体基板を準備する工程と、
前記第１主面上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第２導電型のポリシリコン膜を形成する工程と、
前記ポリシリコン膜のうちの離間した部分に、第１導電型の不純物と第２導電型の不純物とを注入する工程と、
前記ポリシリコン膜の上部を少なくとも覆う第２絶縁膜を形成する工程と、
アニール処理によって、前記第２絶縁膜を平坦化し、かつ、前記ポリシリコン膜に、第１導電型の第１領域と、第２導電型の第２領域と、前記第１領域と前記第２領域との間に設けられ、前記第２領域よりも不純物濃度が低い第２導電型の第３領域とを形成する工程とを備え、
断面視における前記第１領域の幅が、前記第２主面から前記第１主面に向かう方向に対して変化する、半導体装置の製造方法。
【0136】
（付記１０）
前記ポリシリコン膜の厚みが５００ｎｍ以下である、付記９に記載の半導体装置の製造方法。
前記ポリシリコン膜の厚みが５００ｎｍ以下である、付記９に記載の半導体装置の製造方法。
【符号の説明】
【0137】
６ エミッタ電極、７ コレクタ電極、１０ ＩＧＢＴ領域、２０ ダイオード領域、５１ 半導体基板、５１ａ おもて面、５１ｂ 裏面、５２ 下部絶縁膜、５３ ポリシリコン素子、５３ａ ｎ＋型カソード領域、５３ｂ ｐ＋型アノード領域、５３ｃ ｐ－型ドリフト領域、５４ 上部絶縁膜、６１ ポリシリコン膜。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】