特開 2024-168601 定電圧生成回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024168601

(43)【公開日】2024-12-05

(54)【発明の名称】定電圧生成回路

(51)【国際特許分類】

   G05F 3/24 20060101AFI20241128BHJP

   H03F 1/30 20060101ALI20241128BHJP

   H01L 21/822 20060101ALI20241128BHJP

【ＦＩ】

G05F3/24 B

H03F1/30 210

H01L27/04 B

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023085426

(22)【出願日】2023-05-24

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】安坂 信

【テーマコード（参考）】

5F038

5H420

5J500

【Ｆターム（参考）】

5F038BB04

5F038EZ20

5H420NA27

5H420NB02

5H420NB12

5H420NB22

5H420NB25

5H420NC02

5H420NC16

5H420NC17

5H420NC26

5H420NE23

5J500AA01

5J500AA58

5J500AC02

5J500AC14

5J500AC33

5J500AF07

5J500AF08

5J500AH14

5J500AH15

5J500AH25

5J500AK09

5J500AM02

5J500AM13

5J500AT01

5J500AT04

5J500NC01

5J500NF05

(57)【要約】

【課題】出力精度の高い定電圧生成回路を提供する。
【解決手段】定電圧生成回路１は、デプレッション型の第１トランジスタＭ１と、第２トランジスタＭ２（例えばエンハンスメント型）と、第１トランジスタＭ１のゲート・ソース間に接続される第１抵抗Ｒ１と、第２トランジスタＭ２に接続されて第１抵抗Ｒ１に流れる電流Ｉ（＝Ｖｇｓ１／Ｒ１）と同値の電流Ｉが流される第２抵抗Ｒ２と、を備える。定電圧生成回路１は、第２トランジスタＭ２の制御電極と第１主電極との間における電極間電圧Ｖｇｓ２と第２抵抗Ｒ２の両端間電圧Ｖ（＝Ｖｇｓ１×（Ｒ２／Ｒ１））とが足し合わされた電圧又はこれに応じた電圧を出力電圧ＶＯＵＴとして出力する。
【選択図】図３

【特許請求の範囲】

【請求項1】

デプレッション型の第１トランジスタと、
第２トランジスタと、
前記第１トランジスタのゲート・ソース間に接続される第１抵抗と、
前記第２トランジスタに接続されて前記第１抵抗に流れる電流と同値の電流が流されるように構成された第２抵抗と、
を備え、
前記第２トランジスタの制御電極と第１主電極との間における電極間電圧と前記第２抵抗の両端間電圧が足し合わされた電圧又はこれに応じた電圧を出力電圧として出力する、定電圧生成回路。

【請求項2】

前記第２トランジスタは、エンハンスメント型、前記第１トランジスタとは異なる導電型の不純物がゲートに注入されたデプレッション型、又は、バイポーラ型のトランジスタである、請求項１に記載の定電圧生成回路。

【請求項3】

前記第１抵抗と前記第２抵抗は、同じ温度特性を持つ、請求項１に記載の定電圧生成回路。

【請求項4】

前記第１トランジスタのドレインは、入力電圧の印加端に接続され、
前記第１トランジスタのソースは、前記第１抵抗の第１端に接続され、
前記第２トランジスタの第１主電極は、前記第２抵抗の第１端に接続され、
前記第２抵抗の第２端は、基準電位端に接続され、
前記第１トランジスタのゲートと、前記第１抵抗の第２端と、前記第２トランジスタの第２主電極は、直接的に又は電圧フォロワを介して前記出力電圧の印加端に接続され、
前記第２トランジスタの制御電極は、直接的に又は抵抗分圧器を介して前記出力電圧の印加端に接続される、請求項１に記載の定電圧生成回路。

【請求項5】

前記第１トランジスタのドレインは、カレントミラーの入力端に接続され、
前記第１トランジスタのソースは、前記第１抵抗の第１端に接続され、
前記第２トランジスタの第１主電極は、前記第２抵抗の第１端に接続され、
前記第１トランジスタのゲートと前記第１抵抗及び前記第２抵抗それぞれの第２端は、基準電位端に接続され、
前記カレントミラーの出力端と前記第２トランジスタの第２主電極は、直接的に又は電圧フォロワを介して前記出力電圧の印加端に接続され、
前記第２トランジスタの制御電極は、直接的に又は抵抗分圧器を介して前記出力電圧の印加端に接続される、請求項１に記載の定電圧生成回路。

【請求項6】

前記電圧フォロワは、第１主電極が前記出力電圧の印加端に接続されて第２主電極が前記入力電圧の印加端に接続されて制御電極が前記第２トランジスタの第２主電極に接続される第３トランジスタを含む、請求項４に記載の定電圧生成回路。

【請求項7】

前記電圧フォロワは、第１主電極が前記出力電圧の印加端に接続されて第２主電極が入力電圧の印加端に接続されて制御電極が前記第２トランジスタの第２主電極に接続される第３トランジスタを含む、請求項５に記載の定電圧生成回路。

【請求項8】

前記第３トランジスタは、デプレッション型、エンハンスメント型、又は、バイポーラ型である、請求項６に記載の定電圧生成回路。

【請求項9】

前記電圧フォロワは、Ｐチャネル型又はｐｎｐ型の第３トランジスタ及び第４トランジスタを含み、
前記第３トランジスタ及び前記第４トランジスタそれぞれの第１主電極は、前記入力電圧の印加端に接続され、前記第３トランジスタの第２主電極は、前記出力電圧の印加端に接続され、前記第４トランジスタの第２主電極は、前記第３トランジスタの制御電極に接続され、前記第４トランジスタの制御電極は、前記第２トランジスタの第２主電極に接続される、請求項４に記載の定電圧生成回路。

【請求項10】

前記出力電圧は、温度の二次関数として表され、
前記第１トランジスタ及び前記第２トランジスタは、前記二次関数における二次の係数が０となるようにそれぞれの素子サイズが調整され、
前記第１抵抗及び前記第２抵抗は、前記二次関数における一次の係数が０となるようにそれぞれの抵抗値が調整される、請求項１～９のいずれか一項に記載の定電圧生成回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、定電圧生成回路に関する。

【背景技術】

【0002】

従来、定電圧生成回路の一種として、デプレッション型ＮＭＯＳＦＥＴ［metal oxide semiconductor field effect transistor］とエンハンスメント型ＮＭＯＳＦＥＴを組み合わせたＥＤ型定電圧源が広く一般に知られている。

【0003】

なお、上記に関連する従来技術の一例としては、本願出願人により提案される特許文献１及び２を挙げることができる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】国際公開第２０２１／１７２００１号

【特許文献2】国際公開第２０２１／２４１２５７号

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、上記従来の定電圧生成回路では、出力精度を向上する余地があった。

【課題を解決するための手段】

【0006】

例えば、本開示に係る定電圧生成回路は、デプレッション型の第１トランジスタと、第２トランジスタと、前記第１トランジスタのゲート・ソース間に接続される第１抵抗と、前記第２トランジスタに接続されて前記第１抵抗に流れる電流と同値の電流が流されるように構成された第２抵抗と、を備え、前記第２トランジスタの制御電極と第１主電極との間における電極間電圧と前記第２抵抗の両端間電圧が足し合わされた電圧又はこれに応じた電圧を出力電圧として出力する。

【0007】

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。

【発明の効果】

【0008】

本開示によれば、出力精度の高い定電圧生成回路を提供することが可能となる。

【図面の簡単な説明】

【0009】

【図1】図１は、定電圧生成回路の比較例を示す図である。

【図2】図２は、比較例における出力電圧の温度特性を示す図である。

【図3】図３は、定電圧生成回路の第１実施形態を示す図である。

【図4】図４は、第１実施形態における出力電圧の温度特性を示す図である。

【図5】図５は、定電圧生成回路の第２実施形態を示す図である。

【図6】図６は、定電圧生成回路の第３実施形態を示す図である。

【図7】図７は、定電圧生成回路の第４実施形態を示す図である。

【図8】図８は、定電圧生成回路の第５実施形態を示す図である。

【図9】図９は、定電圧生成回路の第６実施形態を示す図である。

【図10】図１０は、定電圧生成回路の第７実施形態を示す図である。

【図11】図１１は、定電圧生成回路の第８実施形態を示す図である。

【図12】図１２は、定電圧生成回路の第９実施形態を示す図である。

【図13】図１３は、定電圧生成回路の第１０実施形態を示す図である。

【図14】図１４は、定電圧生成回路の第１１実施形態を示す図である。

【図15】図１５は、定電圧生成回路の第１２実施形態を示す図である。

【図16】図１６は、定電圧生成回路の第１３実施形態を示す図である。

【図17】図１７は、定電圧生成回路の第１４実施形態を示す図である。

【図18】図１８は、定電圧生成回路の第１５実施形態を示す図である。

【図19】図１９は、定電圧生成回路の第１６実施形態を示す図である。

【発明を実施するための形態】

【0010】

＜比較例＞
図１は、定電圧生成回路の比較例（後出の実施形態と対比される基本構成）を示す図である。本比較例の定電圧生成回路１は、いわゆるＥＤ型基準電圧源である。本図に即して述べると、定電圧生成回路１は、トランジスタＭ１（例えばデプレッション型ＮＭＯＳＦＥＴ）と、トランジスタＭ２（例えばエンハンスメント型ＮＭＯＳＦＥＴ）とを備える。

【0011】

なお、デプレッション型とは、ゲート・ソース間電圧が０Ｖであってもドレイン電流が流れるものを指す。一方、エンハンスメント型とは、ゲート・ソース間電圧が０Ｖであるときにはドレイン電流が流れないものを指す。

【0012】

トランジスタＭ１のドレインは、入力電圧ＶＩＮ（例えば５Ｖ）の印加端に接続されている。トランジスタＭ２のソース及びバックゲートは、接地端（＝基準電位端）に接続されている。トランジスタＭ１のゲート、ソース及びバックゲート、並びに、トランジスタＭ２のゲート及びドレインは、いずれも出力電圧ＶＯＵＴの印加端に接続されている。

【0013】

本比較例の定電圧生成回路１では、トランジスタＭ１のゲートとソースとの間が短絡されている。そのため、トランジスタＭ１のゲート・ソース間電圧Ｖｇｓ１は０Ｖである。従って、トランジスタＭ１は、一定のドレイン電流を生成する定電流源として機能する。すなわち、トランジスタＭ２には、一定のバイアス電流（＝トランジスタＭ１のドレイン電流）が流れる。その結果、トランジスタＭ２のゲート・ソース間電圧Ｖｇｓ２に相当する一定の出力電圧ＶＯＵＴが生成される。

【0014】

＜出力電圧ＶＯＵＴの温度特性に関する考察＞
ところで、飽和領域で動作するトランジスタＭ１及びＭ２それぞれに流れる電流Ｉ１及びＩ２は、次の（１ａ）式及び（１ｂ）式で表される。

【0015】

【数1】

【0016】

なお、上記の（１ａ）式及び（１ｂ）式において、μ１及びμ２は、トランジスタＭ１及びＭ２それぞれのキャリア移動度である。Ｃｏｘは、トランジスタＭ１及びＭ２それぞれの酸化膜容量である。Ｗ１及びＷ２は、トランジスタＭ１及びＭ２それぞれのゲート幅である。Ｌ１及びＬ２は、トランジスタＭ１及びＭ２それぞれのゲート長である。Ｖｔｈ１及びＶｔｈ２は、トランジスタＭ１及びＭ２それぞれの閾値電圧である。

【0017】

定電圧生成回路１では、Ｉ１＝Ｉ２が成り立つ。そのため、出力電圧ＶＯＵＴは、次の（２）式で表される。

【0018】

【数2】

【0019】

なお、デプレッション型であるトランジスタＭ１の閾値電圧Ｖｔｈ１は負値となる。従って、先出の（２）式は次の（３）式で表される。

【0020】

【数3】

【0021】

そのため、トランジスタＭ１及びＭ２それぞれのＷ／Ｌが適切に設計されることにより閾値電圧Ｖｔｈ１及びＶｔｈ２の温度特性が相殺され得る。

【0022】

図２は、比較例における出力電圧ＶＯＵＴの温度特性を示す図である。

【0023】

定電圧生成回路１で生成される出力電圧ＶＯＵＴは、本図の左側で示されるように、定電圧生成回路１の動作温度範囲内において、温度Ｔに依ることなく常に一定値であることが理想的である。

【0024】

しかしながら、実際の出力電圧ＶＯＵＴは、本図の中央（＝左図の拡大図に相当）で示されるように、二次の温度特性（いわゆる山型又はお椀型の温度特性）を持つ。これは、実際の素子が持つリーク電流等の影響によるものと考えられる。すなわち、出力電圧ＶＯＵＴの温度特性は、使用プロセス及び素子のサイズなどに応じて変わる。

【0025】

なお、比較例の定電圧生成回路１では、一般に出力電圧ＶＯＵＴが持つ一次の温度特性のフラット化を優先してトランジスタＭ１及びＭ２それぞれの素子サイズが決定される。そのため、上記したように、出力電圧ＶＯＵＴが持つ二次の温度特性をキャンセルすることが難しい。

【0026】

従前のアプリケーションでは、出力電圧ＶＯＵＴに二次の温度特性が残った状態であっても特段問題がなかった。しかしながら、近年、半導体装置に求められる特性が高精度化しており、二次の温度特性についても改善の必要性が高まっている。

【0027】

ただし、出力電圧ＶＯＵＴが持つ二次の温度特性をキャンセルするようにトランジスタＭ１及びＭ２それぞれの素子サイズが決定されると、本図の右側で示されるように、一次の温度特性が悪化する。その結果、出力電圧ＶＯＵＴが温度Ｔに応じて大きく変動してしまうおそれがある。

【0028】

以下では、上記の考察に鑑み、出力電圧ＶＯＵＴの温度特性を改善することのできる実施形態が提案される。

【0029】

＜第１実施形態＞
図３は、定電圧生成回路１の第１実施形態を示す図である。本実施形態の定電圧生成回路１は、先の比較例（図１）を基本としつつ、抵抗Ｒ１及びＲ２をさらに備える。

【0030】

トランジスタＭ１のドレインは、入力電圧ＶＩＮの印加端に接続されている。トランジスタＭ１のソース及びバックゲートは、いずれも抵抗Ｒ１の第１端に接続されている。トランジスタＭ２のソース及びバックゲートは、いずれも抵抗Ｒ２の第１端に接続されている。抵抗Ｒ２の第２端は、接地端に接続されている。トランジスタＭ１のゲート、トランジスタＭ２のゲート及びドレイン、並びに、抵抗Ｒ１の第２端は、いずれも出力電圧ＶＯＵＴの印加端に接続されている。

【0031】

このように、抵抗Ｒ１は、トランジスタＭ１のゲート・ソース間に接続されている。また、抵抗Ｒ２は、トランジスタＭ２のソース（＝第１主電極に相当）と接地端との間に接続されている。すなわち、抵抗Ｒ１及びＲ２は、入力電圧ＶＩＮの印加端と接地端との間に直列接続されている。そのため、抵抗Ｒ２には、抵抗Ｒ１に流れる電流Ｉ（＝Ｖｇｓ１／Ｒ１）と同値の電流Ｉが流れる。従って、抵抗Ｒ２には、電流Ｉに応じた両端間電圧Ｖ（＝Ｖｇｓ１×（Ｒ２／Ｒ１））が発生する。

【0032】

また、トランジスタＭ１のゲートと、抵抗Ｒ１の第２端と、トランジスタＭ２のドレインは、直接的に出力電圧ＶＯＵＴの印加端に接続されている。

【0033】

さらに、トランジスタＭ２のゲートは、直接的に出力電圧ＶＯＵＴの印加端に接続されている。従って、定電圧生成回路１は、トランジスタＭ２のゲート・ソース間電圧Ｖｇｓ２と抵抗Ｒ２の両端間電圧Ｖとが足し合わされた電圧を出力電圧ＶＯＵＴ（＝Ｖｇｓ２＋Ｖｇｓ１×（Ｒ２／Ｒ１））として出力する。

【0034】

なお、抵抗Ｒ１及びＲ２は、同じ温度特性を持つ素子であってもよい。例えば、抵抗Ｒ１及びＲ２は、いずれも負の温度特性を持つポリシリコン抵抗であってもよい。また、例えば、抵抗Ｒ１及びＲ２は、いずれも正の温度特性を持つ拡散抵抗であってもよい。

【0035】

図４は、第１実施形態における出力電圧ＶＯＵＴの温度特性を示す図である。本図の左上で示されるように、エンハンスメント型であるトランジスタＭ２のゲート・ソース間電圧Ｖｇｓ２は、負の温度特性を持つ。すなわち、ゲート・ソース間電圧Ｖｇｓ２は、温度Ｔが高いほど低下する。

【0036】

一方、本図の左下（一点鎖線）で示されるように、デプレッション型であるトランジスタＭ１のゲート・ソース間電圧Ｖｇｓ１は、正の温度特性を持つ。すなわち、ゲート・ソース間電圧Ｖｇｓ１は、温度Ｔが高いほど上昇する。従って、本図の左下（実線）で示されるように、抵抗Ｒ２の両端間電圧Ｖ（＝Ｖｇｓ１×（Ｒ２／Ｒ１））も正の温度特性を持つ。すなわち、両端間電圧Ｖは、温度Ｔが高いほど上昇する。

【0037】

そのため、トランジスタＭ１及びＭ２それぞれの素子サイズ、並びに、抵抗Ｒ１及びＲ２それぞれの抵抗値が適宜調整されることにより、出力電圧ＶＯＵＴの温度特性は、先出の比較例（破線）と比べてフラットに近付けられる。

【0038】

調整処理の一例では、まず第１ステップとして、ゲート・ソース間電圧Ｖｇｓ１及びＶｇｓ２それぞれが持つ二次の温度特性が相殺されるようにトランジスタＭ１及びＭ２それぞれの素子サイズ（延いては素子サイズ比）が決定されてもよい。例えば、出力電圧ＶＯＵＴが温度Ｔの二次関数ｆ（Ｔ）＝ａｘ^２＋ｂｘ＋ｃとして表される場合、トランジスタＭ１及びＭ２は、二次関数ｆ（Ｔ）における二次の係数ａが０となるようにそれぞれの素子サイズが調整されてもよい。

【0039】

その状態でトランジスタＭ２のゲート・ソース間電圧Ｖｇｓ２と抵抗Ｒ２の両端間電圧Ｖが単純に足し合わされると、ゲート・ソース間電圧Ｖｇｓ１及びＶｇｓ２それぞれが持つ一次の温度特性が残り得る。

【0040】

そこで、続く第２ステップとして、抵抗Ｒ１及びＲ２それぞれの抵抗値（延いては抵抗比）が調整されてもよい。例えば、抵抗Ｒ１及びＲ２は、二次関数ｆ（Ｔ）における一次の係数ｂが０となるようにそれぞれの抵抗値が調整されてもよい。

【0041】

より具体的に述べると、例えば、出力電圧ＶＯＵＴに負の温度特性が残っている場合には、Ｒ２＞Ｒ１となるように抵抗Ｒ１及びＲ２それぞれの抵抗値が調整されてもよい。このような調整によれば、ゲート・ソース間電圧Ｖｇｓ１の温度特性（正）がゲート・ソース間電圧Ｖｇｓ２の温度特性（負）よりも優勢となる。従って、出力電圧ＶＯＵＴの温度特性がフラットに近付けられる。

【0042】

なお、抵抗Ｒ１及びＲ２それぞれの抵抗値が調整されると、第１ステップで相殺された二次の温度特性がずれる可能性もある。そこで、第３ステップとして、トランジスタＭ１及びＭ２それぞれの素子サイズが微調整されてもよい。

【0043】

上記一連の調整処理により、本図右側で示されるように、温度特性がフラットに近い高精度の出力電圧ＶＯＵＴが生成され得る。

【0044】

＜第２実施形態＞
図５は、定電圧生成回路１の第２実施形態を示す図である。本実施形態の定電圧生成回路１は、先の第１実施形態（図３）を基本としつつ、トランジスタＭ３（例えばデプレッション型ＮＭＯＳＦＥＴ）と、抵抗Ｒ３と、をさらに備える。

【0045】

トランジスタＭ１及びＭ３それぞれのドレインは、いずれも入力電圧ＶＩＮの印加端に接続されている。トランジスタＭ１のソース及びバックゲートは、抵抗Ｒ１の第１端に接続されている。トランジスタＭ２のソース及びバックゲートは、抵抗Ｒ２の第１端に接続されている。トランジスタＭ１のゲート、トランジスタＭ２のドレイン、及び、抵抗Ｒ１の第２端は、いずれもトランジスタＭ３のゲートに接続されている。トランジスタＭ２のゲート、トランジスタＭ３のソース及びバックゲート、並びに、抵抗Ｒ３の第１端は、いずれも出力電圧ＶＯＵＴの印加端に接続されている。抵抗Ｒ２及びＲ３それぞれの第２端は、いずれも接地端に接続されている。

【0046】

このように接続されたトランジスタＭ３は、電圧フォロワＶＦ（本図ではソースフォロワ）として機能する。すなわち、本実施形態の定電圧生成回路１において、トランジスタＭ１のゲートと、抵抗Ｒ１の第２端と、トランジスタＭ２のドレインは、電圧フォロワＶＦを介して出力電圧ＶＯＵＴの印加端に接続されている。

【0047】

なお、電圧フォロワＶＦが導入されても、出力電圧ＶＯＵＴは、先の第１実施形態（図３）と同じく、トランジスタＭ２のゲート・ソース間電圧Ｖｇｓ２と抵抗Ｒ２の両端間電圧Ｖが足し合わされた電圧（＝Ｖｇｓ２＋Ｖｇｓ１×（Ｒ２／Ｒ１））となる。

【0048】

本実施形態によれば、出力電圧ＶＯＵＴの温度特性に影響を及ぼすことなく、定電圧生成回路１の電流能力が高められる。なお、トランジスタＭ３としては、トランジスタＭ１及びＭ２よりも大きい電流能力を備えた素子を採用することが望ましい。

【0049】

また、トランジスタＭ２のゲートは、直接的に出力電圧ＶＯＵＴの印加端に接続されている。従って、出力電圧ＶＯＵＴが一定になるようにトランジスタＭ２に負帰還制御が掛かるようになる。なお、抵抗Ｒ３は、リーク電流吸収素子として機能する。ただし、出力電圧ＶＯＵＴの印加端に別途の負荷が接続される場合には、抵抗Ｒ３が省略され得る。

【0050】

また、電圧フォロワＶＦの構成要素としてデプレッション型ＮＭＯＳＦＥＴを用いた構成であれば、入力電圧ＶＩＮの投入直後から出力電圧ＶＯＵＴを入力電圧ＶＩＮに追従して出力することが可能となる。

【0051】

＜第３実施形態＞
図６は、定電圧生成回路１の第３実施形態を示す図である。本実施形態の定電圧生成回路１は、先の第２実施形態（図５）を基本としつつ、トランジスタＭ３に代えてトランジスタＭ３’（例えばエンハンスメント型ＮＭＯＳＦＥＴ）を備える。

【0052】

このような構成でも定電圧生成回路１の電流能力が高められる。ただし、先出の第２実施形態（図５）と比べて動作電圧範囲がやや狭くなる点に留意が必要である。

【0053】

なお、改めて図示はされないが、トランジスタＭ３及びＭ３’は、バイポーラ型のｎｐｎトランジスタに置き換えられてもよい。ただし、バイポーラ型のトランジスタにはベース電流が流れるので、出力電圧ＶＯＵＴの温度特性がずれ得る。その場合には、トランジスタＭ１及びＭ２それぞれの素子サイズ、並びに、抵抗Ｒ１及びＲ２それぞれの抵抗値が適宜調整されてもよい。

【0054】

また、電圧フォロワＶＦは、ＰＭＯＳＦＥＴ［P-channel type MOSFET］又はｐｎｐトランジスタでも形成され得る（後出の第９及び第１０実施形態にて詳述）。

【0055】

なお、トランジスタのゲート及びベースは、それぞれトランジスタの制御電極に相当するものとして相互に読み替え可能である。また、トランジスタのソース及びエミッタは、それぞれトランジスタの第１主電極に相当するものとして相互に読み替え可能である。また、トランジスタのドレイン及びコレクタは、それぞれトランジスタの第２主電極に相当するものとして相互に読み替え可能である。

【0056】

＜第４実施形態＞
図７は、定電圧生成回路１の第４実施形態を示す図である。本実施形態の定電圧生成回路１は、先の第２実施形態（図５）を基本としつつ、抵抗Ｒ４をさらに備える。

【0057】

抵抗Ｒ４の第１端は、出力電圧ＶＯＵＴの印加端に接続されている。抵抗Ｒ４の第２端及び抵抗Ｒ３の第１端は、トランジスタＭ２のゲートに接続されている。抵抗Ｒ３の第２端は、接地端に接続されている。このように接続された抵抗Ｒ３及びＲ４は、出力電圧ＶＯＵＴを分圧してトランジスタＭ２のゲートに印加する抵抗分圧器として機能する。

【0058】

すなわち、本実施形態の定電圧生成回路１では、トランジスタＭ２のゲートが抵抗分圧器を介して出力電圧ＶＯＵＴの印加端に接続されている。このような構成であれば、抵抗Ｒ３及びＲ４それぞれの抵抗値（延いては抵抗分圧器の分圧比）が適宜調整されることにより、任意の出力電圧ＶＯＵＴ（＝｛Ｖｇｓ２＋Ｖｇｓ１×（Ｒ２／Ｒ１）｝×｛（Ｒ３＋Ｒ４）／Ｒ３｝）が生成される。

【0059】

なお、電圧フォロワＶＦは、デプレッション型ＮＭＯＳＦＥＴに限らず、エンハンスメント型ＮＭＯＳＦＥＴ又はバイポーラ型のｎｐｎトランジスタによって形成され得る。

【0060】

＜第５実施形態＞
図８は、定電圧生成回路１の第５実施形態を示す図である。本実施形態の定電圧生成回路１は、トランジスタＭ１１（例えばデプレッション型ＮＭＯＳＦＥＴ）と、トランジスタＭ１２（例えばエンハンスメント型ＮＭＯＳＦＥＴ）と、トランジスタＭ１３及びＭ１４（例えばそれぞれＰＭＯＳＦＥＴ）と、抵抗Ｒ１１及びＲ１２と、を備える。

【0061】

なお、トランジスタＭ１１及びＭ１２それぞれのゲート・ソース間電圧Ｖｇｓ１１及びＶｇｓ１２は、互いに異なる温度特性を持つ。例えば、デプレッション型であるトランジスタＭ１１のゲート・ソース間電圧Ｖｇｓ１１は、正の温度特性を持つ。一方、エンハンスメント型であるトランジスタＭ１２のゲート・ソース間電圧Ｖｇｓ１２は、負の温度特性を持つ。この点については、先出のトランジスタＭ１及びＭ２と同様である。

【0062】

また、抵抗Ｒ１１及びＲ１２は、同じ温度特性を持つ素子であってもよい。例えば、抵抗Ｒ１１及びＲ１２は、いずれも負の温度特性を持つポリシリコン抵抗であってもよい。また、例えば、抵抗Ｒ１１及びＲ１２は、いずれも正の温度特性を持つ拡散抵抗であってもよい。この点については、先出の抵抗Ｒ１及びＲ２と同様である。

【0063】

トランジスタＭ１１のドレインは、トランジスタＭ１３のドレイン（＝カレントミラーＣＭの入力端）に接続されている。トランジスタＭ１１のソース及びバックゲートは、抵抗Ｒ１１の第１端に接続されている。トランジスタＭ１１のゲート、及び、抵抗Ｒ１１の第２端は、いずれも接地端（＝基準電位端）に接続されている。

【0064】

トランジスタＭ１３及びＭ１４それぞれのソース及びバックゲートは、入力電圧ＶＩＮの印加端に接続されている。トランジスタＭ１３及びＭ１４それぞれのゲートは、トランジスタＭ１３のドレインに接続されている。トランジスタＭ１４のドレイン（＝カレントミラーＣＭの出力端）並びにトランジスタＭ１２のドレイン及びゲートは、出力電圧ＶＯＵＴの出力端に接続されている。トランジスタＭ１２のソース及びバックゲートは、抵抗Ｒ１２の第１端に接続されている。抵抗Ｒ１２の第２端は、接地端に接続されている。

【0065】

このように接続されたトランジスタＭ１３及びＭ１４は、カレントミラーＣＭを形成する。カレントミラーＣＭは、トランジスタＭ１３のドレイン電流をトランジスタＭ１４のドレイン電流としてミラーする。そのため、抵抗Ｒ１２には、抵抗Ｒ１１に流れる電流Ｉ（＝Ｖｇｓ１１／Ｒ１１）と同値の電流Ｉが流れる。従って、抵抗Ｒ１２には、電流Ｉに応じた両端間電圧Ｖ（＝Ｖｇｓ１１×（Ｒ１２／Ｒ１１））が発生する。

【0066】

また、本実施形態の定電圧生成回路１において、トランジスタＭ１２のゲートは、直接的に出力電圧ＶＯＵＴの印加端に接続されている。従って、定電圧生成回路１は、トランジスタＭ１２のゲート・ソース間電圧Ｖｇｓ１２と抵抗Ｒ１２の両端間電圧Ｖが足し合わされた電圧を出力電圧ＶＯＵＴ（＝Ｖｇｓ１２＋Ｖｇｓ１１×（Ｒ１２／Ｒ１１））として出力する。

【0067】

そのため、トランジスタＭ１１及びＭ１２それぞれの素子サイズ、並びに、抵抗Ｒ１１及びＲ１２それぞれの抵抗値が適宜調整されることにより、出力電圧ＶＯＵＴの温度特性がフラットに近付けられる。

【0068】

すなわち、抵抗Ｒ１１に流れる電流ＩをカレントミラーＣＭ経由で抵抗Ｒ１２に供給する回路形式であっても、先出の第１実施形態（図３）と同様の効果が享受され得る。

【0069】

また、カレントミラーＣＭは、ＰＭＯＳＦＥＴに限らず、バイポーラ型のｐｎｐ型トランジスタによって形成されてもよい。

【0070】

＜第６実施形態＞
図９は、定電圧生成回路１の第６実施形態を示す図である。本実施形態の定電圧生成回路１は、先の第５実施形態（図８）を基本としつつ、トランジスタＭ１５（例えばデプレッション型ＮＭＯＳＦＥＴ）と、抵抗Ｒ１３と、をさらに備える。

【0071】

トランジスタＭ１５のドレインは、入力電圧ＶＩＮの印加端に接続されている。トランジスタＭ１５のゲートは、トランジスタＭ１２及びＭ１４それぞれのドレインに接続されている。トランジスタＭ１２のゲート、トランジスタＭ１５のソース及びバックゲート、並びに、抵抗Ｒ１３の第１端は、いずれも出力電圧ＶＯＵＴの印加端に接続されている。抵抗Ｒ１３の第２端は、接地端に接続されている。

【0072】

このように接続されたトランジスタＭ１５は、電圧フォロワＶＦ（本図ではソースフォロワ）として機能する。つまり、トランジスタＭ１２及びＭ１４それぞれのドレインは、電圧フォロワＶＦを介して出力電圧ＶＯＵＴの印加端に接続されている。

【0073】

なお、電圧フォロワＶＦが導入されても、出力電圧ＶＯＵＴは、第５実施形態（図８）と同様、トランジスタＭ１２のゲート・ソース間電圧Ｖｇｓ１２と抵抗Ｒ１２の両端間電圧Ｖが足し合わされた電圧（＝Ｖｇｓ１２＋Ｖｇｓ１１×（Ｒ１２／Ｒ１１））となる。

【0074】

本実施形態によれば、出力電圧ＶＯＵＴの温度特性に影響を及ぼすことなく、定電圧生成回路１の電流能力が高められる。なお、トランジスタＭ１５としては、トランジスタＭ１１及びＭ１２よりも大きい電流能力を備えた素子を採用することが望ましい。

【0075】

また、トランジスタＭ１２のゲートは、直接的に出力電圧ＶＯＵＴの印加端に接続されている。従って、出力電圧ＶＯＵＴが一定になるようにトランジスタＭ１２に負帰還制御が掛かる。なお、抵抗Ｒ１３は、リーク電流吸収素子として機能する。ただし、出力電圧ＶＯＵＴの印加端に別途の負荷が接続される場合には、抵抗Ｒ１３が省略され得る。

【0076】

また、電圧フォロワＶＦの構成要素としてデプレッション型ＮＭＯＳＦＥＴを用いた構成であれば、入力電圧ＶＩＮの投入直後から出力電圧ＶＯＵＴを入力電圧ＶＩＮに追従して出力することが可能となる。

【0077】

＜第７実施形態＞
図１０は、定電圧生成回路１の第７実施形態を示す図である。本実施形態の定電圧生成回路１は、先の第６実施形態（図９）を基本としつつ、トランジスタＭ１５に代えてトランジスタＭ１５’（例えばエンハンスメント型ＮＭＯＳＦＥＴ）を備える。

【0078】

このような構成でも定電圧生成回路１の電流能力が高められる。ただし、先出の第６実施形態（図９）と比べて動作電圧範囲がやや狭くなる点に留意が必要である。

【0079】

なお、改めて図示はされないが、トランジスタＭ１５及びＭ１５’は、バイポーラ型のｎｐｎトランジスタに置き換えられてもよい。ただし、バイポーラ型のトランジスタにはベース電流が流れるので、出力電圧ＶＯＵＴの温度特性がずれ得る。その場合には、トランジスタＭ１１及びＭ１２それぞれの素子サイズ、並びに、抵抗Ｒ１１及びＲ１２それぞれの抵抗値が適宜調整されてもよい。

【0080】

また、電圧フォロワＶＦは、ＰＭＯＳＦＥＴ又はｐｎｐトランジスタでも形成され得る（後出の第９実施形態にて詳述）。

【0081】

＜第８実施形態＞
図１１は、定電圧生成回路１の第８実施形態を示す図である。本実施形態の定電圧生成回路１は、先の第６実施形態（図９）を基本としつつ、抵抗Ｒ１４をさらに備える。

【0082】

抵抗Ｒ１４の第１端は、出力電圧ＶＯＵＴの印加端に接続されている。抵抗Ｒ１４の第２端及び抵抗Ｒ１３の第１端は、トランジスタＭ１２のゲートに接続されている。抵抗Ｒ１３の第２端は、接地端に接続されている。このように接続された抵抗Ｒ１３及びＲ１４は、出力電圧ＶＯＵＴを分圧してトランジスタＭ１２のゲートに印加する抵抗分圧器として機能する。

【0083】

すなわち、本実施形態の定電圧生成回路１では、トランジスタＭ１２のゲートが抵抗分圧器を介して出力電圧ＶＯＵＴの印加端に接続されている。このような構成であれば、抵抗Ｒ１３及びＲ１４それぞれの抵抗値（延いては、抵抗分圧器の分圧比）が適宜調整されることにより、任意の出力電圧ＶＯＵＴ（＝｛Ｖｇｓ１２＋Ｖｇｓ１１×（Ｒ１２／Ｒ１１）｝×｛（Ｒ１３＋Ｒ１４）／Ｒ１３｝）が生成される。

【0084】

また、電圧フォロワＶＦは、デプレッション型ＮＭＯＳＦＥＴに限らず、エンハンスメント型ＮＭＯＳＦＥＴ又はバイポーラ型のｎｐｎトランジスタによって形成され得る。

【0085】

また、電圧フォロワＶＦは、ＰＭＯＳＦＥＴ又はｐｎｐトランジスタでも形成され得る（後出の第１０実施形態にて詳述）。

【0086】

＜第９実施形態＞
図１２は、定電圧生成回路１の第９実施形態を示す図である。本実施形態の定電圧生成回路１は、先の第６実施形態（図９）を基本としつつ、トランジスタＭ１５に代えてトランジスタＭ１５”（例えばＰＭＯＳＦＥＴ）を備える。また、この素子変更に伴い、本実施形態の定電圧生成回路１は、トランジスタＭ１６（例えばＰＭＯＳＦＥＴ）と、抵抗Ｒ１５をさらに備える。

【0087】

トランジスタＭ１５”及びＭ１６それぞれのソース及びバックゲートは、いずれも入力電圧ＶＩＮの印加端に接続されている。トランジスタＭ１５”のゲートは、トランジスタＭ１６のドレインと抵抗Ｒ１５の第１端に接続されている。抵抗Ｒ１５の第２端は、接地端に接続されている。トランジスタＭ１６のゲートは、トランジスタＭ１２及びＭ１４のドレインに接続されている。トランジスタＭ１５”のドレインは、出力電圧ＶＯＵＴの印加端に接続されている。このように接続されたトランジスタＭ１５”及びＭ１６と抵抗Ｒ１５は、定電圧生成回路１の電流能力を高めるための電圧フォロワＶＦとして機能する。特に、トランジスタＭ１６及び抵抗Ｒ１５は、論理反転回路として理解され得る。なお、抵抗Ｒ１５は、電流源などの能動負荷に置換されてもよい。

【0088】

このように、電圧フォロワＶＦの構成要素としてＰＭＯＳＦＥＴが用いられる構成であれば、電圧フォロワＶＦの構成要素としてエンハンスメント型のＮＭＯＳＦＥＴが用いられる構成（第７実施形態（図１０））と比べて、入力電圧ＶＩＮがより低い状態（＝ＶＩＮ－ＶＯＵＴが小さい状態）から動作することが可能となる。特に、出力電圧ＶＯＵＴの出力目標値が高いときには有効であると言える。

【0089】

なお、本実施形態では、第６実施形態（図９）が基本とされているが、先出の第２実施形態（図５）を基本としつつ、電圧フォロワＶＦがＰＭＯＳＦＥＴで形成されてもよい。

【0090】

＜第１０実施形態＞
図１３は、定電圧生成回路１の第１０実施形態を示す図である。本実施形態の定電圧生成回路１は、先の第９実施形態（図１２）を基本としつつ、抵抗Ｒ１４をさらに備える。

【0091】

本実施形態によれば、先の第８実施形態（図１１）と同じく、抵抗Ｒ１３及びＲ１４それぞれの抵抗値（延いては抵抗分圧器の分圧比）が適宜調整されることにより、任意の出力電圧ＶＯＵＴ（＝｛Ｖｇｓ１２＋Ｖｇｓ１１×（Ｒ１２／Ｒ１１）｝×｛（Ｒ１３＋Ｒ１４）／Ｒ１３｝）が生成される。

【0092】

＜第１１実施形態＞
図１４は、定電圧生成回路１の第１１実施形態を示す図である。本実施形態の定電圧生成回路１は、先出の第１実施形態（図３）を基本としつつ、トランジスタＭ２に代えてトランジスタＭ２’（例えばＰ＋ゲートのデプレッション型ＮＭＯＳＦＥＴ）を備える。

【0093】

先出のトランジスタＭ１は、ｎ型不純物がゲートに注入された一般的なデプレッション型（Ｎ＋ゲート）である。なお、トランジスタＭ１のオン閾値電圧は、負電圧（－０．５Ｖ程度）となる。一方、トランジスタＭ２’は、ｐ型不純物がゲートに注入されたデプレッション型（Ｐ＋ゲート）である。なお、トランジスタＭ２’のオン閾値電圧は、正電圧（＋０．６Ｖ程度）に設計され得る。従って、トランジスタＭ２’は、エンハンスメント型のトランジスタＭ２を代替することができる。

【0094】

トランジスタＭ１及びＭ２’は、それぞれのデバイス構造（特にゲートよりも下層の部分）が共通となる。従って、本実施形態の定電圧生成回路１であれば、先出の第１実施形態（図３）と比べて、出力電圧ＶＯＵＴが製造ばらつきの影響を受け難くなる。

【0095】

＜第１２実施形態＞
図１５は、定電圧生成回路１の第１２実施形態を示す図である。本実施形態の定電圧生成回路１は、先出の第２実施形態（図５）を基本としつつ、トランジスタＭ２に代えてトランジスタＭ２’を備える。本実施形態の定電圧生成回路１であれば、先出の第２実施形態（図５）と比べて、出力電圧ＶＯＵＴが製造ばらつきの影響を受け難くなる。

【0096】

＜第１３実施形態＞
図１６は、定電圧生成回路１の第１３実施形態を示す図である。本実施形態の定電圧生成回路１は、先出の第４実施形態（図７）を基本としつつ、トランジスタＭ２に代えてトランジスタＭ２’を備える。本実施形態の定電圧生成回路１であれば、先出の第４実施形態（図７）と比べて、出力電圧ＶＯＵＴが製造ばらつきの影響を受け難くなる。

【0097】

＜第１４実施形態＞
図１７は、定電圧生成回路１の第１４実施形態を示す図である。本実施形態の定電圧生成回路１は、先出の第５実施形態（図８）を基本としつつ、トランジスタＭ１２に代えてトランジスタＭ１２’を備える。

【0098】

先出のトランジスタＭ１１は、ｎ型不純物がゲートに注入された一般的なデプレッション型（Ｎ＋ゲート）である。トランジスタＭ１１のオン閾値電圧は、負電圧（－０．５Ｖ程度）となる。一方、トランジスタＭ１２’は、ｐ型不純物がゲートに注入されたデプレッション型（Ｐ＋ゲート）である。なお、トランジスタＭ１２’のオン閾値電圧は、正電圧（＋０．６Ｖ程度）に設計され得る。従って、トランジスタＭ１２’は、エンハンスメント型のトランジスタＭ１２を代替することができる。

【0099】

トランジスタＭ１１及びＭ１２’は、それぞれのデバイス構造（特に、ゲートよりも下層の部分）が共通となる。従って、本実施形態の定電圧生成回路１であれば、先出の第５実施形態（図８）と比べて、出力電圧ＶＯＵＴが製造ばらつきの影響を受け難くなる。

【0100】

＜第１５実施形態＞
図１８は、定電圧生成回路１の第１５実施形態を示す図である。本実施形態の定電圧生成回路１は、先出の第６実施形態（図９）を基本としつつ、トランジスタＭ１２に代えてトランジスタＭ１２’を備える。本実施形態の定電圧生成回路１であれば、先出の第６実施形態（図９）と比べて、出力電圧ＶＯＵＴが製造ばらつきの影響を受け難くなる。

【0101】

＜第１６実施形態＞
図１９は、定電圧生成回路１の第１６実施形態を示す図である。本実施形態の定電圧生成回路１は、先出の第７実施形態（図１０）を基本としつつトランジスタＭ１２に代えてトランジスタＭ１２’を備える。本実施形態の定電圧生成回路１であれば、先出の第７実施形態（図１０）と比べて、出力電圧ＶＯＵＴが製造ばらつきの影響を受け難くなる。

【0102】

なお、トランジスタＭ２及びＭ１２は、それぞれ、バイポーラ型のｎｐｎトランジスタに置換されてもよい。

【0103】

＜実施形態の組み合わせ＞
なお、上記した第１～第１６実施形態の回路構成は、矛盾の無い範囲で任意に組み合わされてもよい。

【0104】

＜付記＞
以下では、上記で説明した種々の実施形態について総括的に述べられる。

【0105】

例えば、本開示に係る定電圧生成回路は、デプレッション型の第１トランジスタと、第２トランジスタと、前記第１トランジスタのゲート・ソース間に接続される第１抵抗と、前記第２トランジスタに接続されて前記第１抵抗に流れる電流と同値の電流が流されるように構成された第２抵抗と、を備え、前記第２トランジスタの制御電極と第１主電極との間における電極間電圧と前記第２抵抗の両端間電圧が足し合わされた電圧又はこれに応じた電圧を出力電圧として出力する構成（第１の構成）とされている。

【0106】

なお、上記第１の構成による定電圧生成回路において、前記第２トランジスタは、エンハンスメント型、前記第１トランジスタとは異なる導電型の不純物がゲートに注入されたデプレッション型、又は、バイポーラ型のトランジスタである構成（第２の構成）とされてもよい。

【0107】

また、上記第１又は第２の構成による定電圧生成回路において、前記第１抵抗と前記第２抵抗は、同じ温度特性を持つ構成（第３の構成）とされてもよい。

【0108】

上記第１～第３いずれかの構成による定電圧生成回路において、前記第１トランジスタのドレインは、入力電圧の印加端に接続され、前記第１トランジスタのソースは、前記第１抵抗の第１端に接続され、前記第２トランジスタの第１主電極は、前記第２抵抗の第１端に接続され、前記第２抵抗の第２端は、基準電位端に接続され、前記第１トランジスタのゲートと、前記第１抵抗の第２端と、前記第２トランジスタの第２主電極は、直接的に又は電圧フォロワを介して前記出力電圧の印加端に接続され、前記第２トランジスタの制御電極は、直接的に又は抵抗分圧器を介して前記出力電圧の印加端に接続される構成（第４の構成）とされてもよい。

【0109】

また、上記第１～第３いずれかの構成による定電圧生成回路において、前記第１トランジスタのドレインは、カレントミラーの入力端に接続され、前記第１トランジスタのソースは、前記第１抵抗の第１端に接続され、前記第２トランジスタの第１主電極は、前記第２抵抗の第１端に接続され、前記第１トランジスタのゲートと前記第１抵抗及び前記第２抵抗それぞれの第２端は、基準電位端に接続され、前記カレントミラーの出力端と前記第２トランジスタの第２主電極は、直接的に又は電圧フォロワを介して前記出力電圧の印加端に接続され、前記第２トランジスタの制御電極は、直接的に又は抵抗分圧器を介して前記出力電圧の印加端に接続される構成（第５の構成）とされてもよい。

【0110】

また、上記第４の構成による定電圧生成回路において、前記電圧フォロワは、第１主電極が前記出力電圧の印加端に接続されて第２主電極が前記入力電圧の印加端に接続されて制御電極が前記第２トランジスタの第２主電極に接続される第３トランジスタを含む構成（第６の構成）とされてもよい。

【0111】

また、上記第５の構成による定電圧生成回路において、前記電圧フォロワは、第１主電極が前記出力電圧の印加端に接続されて第２主電極が入力電圧の印加端に接続されて制御電極が前記第２トランジスタの第２主電極に接続される第３トランジスタを含む構成（第７の構成）とされてもよい。

【0112】

また、上記第６又は第７の構成による定電圧生成回路において、前記第３トランジスタは、デプレッション型、エンハンスメント型、又は、バイポーラ型である構成（第８の構成）とされてもよい。

【0113】

上記第４又は第５の構成による定電圧生成回路において、前記電圧フォロワは、Ｐチャネル型又はｐｎｐ型の第３トランジスタ及び第４トランジスタを含み、前記第３トランジスタ及び前記第４トランジスタそれぞれの第１主電極は、前記入力電圧の印加端に接続され、前記第３トランジスタの第２主電極は、前記出力電圧の印加端に接続され、前記第４トランジスタの第２主電極は、前記第３トランジスタの制御電極に接続され、前記第４トランジスタの制御電極は、前記第２トランジスタの第２主電極に接続される構成（第９の構成）とされてもよい。

【0114】

上記第１～第９いずれかの構成による定電圧生成回路において、前記出力電圧は、温度の二次関数として表され、前記第１トランジスタ及び前記第２トランジスタは、前記二次関数における二次の係数が０となるようにそれぞれの素子サイズが調整され、前記第１抵抗及び前記第２抵抗は、前記二次関数における一次の係数が０となるようにそれぞれの抵抗値が調整される構成（第１０の構成）とされてもよい。

【0115】

＜その他＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。また、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【符号の説明】

【0116】

１ 定電圧生成回路
ＣＭ カレントミラー
Ｍ１ トランジスタ（デプレッション型ＮＭＯＳＦＥＴ）
Ｍ２ トランジスタ（エンハンスメント型ＮＭＯＳＦＥＴ）
Ｍ２’ トランジスタ（デプレッション型ＮＭＯＳＦＥＴ、Ｐ＋ゲート）
Ｍ３ トランジスタ（デプレッション型ＮＭＯＳＦＥＴ）
Ｍ３’ トランジスタ（エンハンスメント型ＮＭＯＳＦＥＴ）
Ｍ１１ トランジスタ（デプレッション型ＮＭＯＳＦＥＴ）
Ｍ１２ トランジスタ（エンハンスメント型ＮＭＯＳＦＥＴ）
Ｍ１２’ トランジスタ（デプレッション型ＮＭＯＳＦＥＴ、Ｐ＋ゲート）
Ｍ１３ トランジスタ（ＰＭＯＳＦＥＴ）
Ｍ１４ トランジスタ（ＰＭＯＳＦＥＴ）
Ｍ１５ トランジスタ（デプレッション型ＮＭＯＳＦＥＴ）
Ｍ１５’ トランジスタ（エンハンスメント型ＮＭＯＳＦＥＴ）
Ｍ１５” トランジスタ（ＰＭＯＳＦＥＴ）
Ｍ１６ トランジスタ（ＰＭＯＳＦＥＴ）
Ｒ１、Ｒ２、Ｒ３、Ｒ４ 抵抗
Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、Ｒ１５ 抵抗
ＶＦ 電圧フォロワ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】