特開 2024-168608 リニア電源

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024168608

(43)【公開日】2024-12-05

(54)【発明の名称】リニア電源

(51)【国際特許分類】

   G05F 1/56 20060101AFI20241128BHJP

【ＦＩ】

G05F1/56 310L

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023085434

(22)【出願日】2023-05-24

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】安坂 信

【テーマコード（参考）】

5H430

【Ｆターム（参考）】

5H430BB01

5H430BB09

5H430BB11

5H430EE06

5H430FF02

5H430FF13

5H430HH03

5H430JJ04

(57)【要約】

【課題】リニア電源の新規なトポロジを提案する。
【解決手段】リニア電源は、入力電圧の印加端と出力電圧の印加端の間に接続される出力トランジスタと、基準電流を生成する基準電流生成回路と、出力電圧に応じた帰還電流を生成する帰還電流生成回路と、基準電流と帰還電流が一致するように出力トランジスタを制御する制御回路を備える。基準電流生成回路は、定電流を生成する電流源と、デプレッション型の第１トランジスタと、第１トランジスタのゲート・ソース間に接続される第１抵抗を含み、定電流から第１トランジスタ及び第１抵抗に流れる第１電流を差し引いて基準電流を生成する。帰還電流生成回路は、制御電極が出力電圧の印加端に接続されて第２電流を生成する第２トランジスタと、第２トランジスタに接続され第１電流と同値の第２電流が流される第２抵抗を含み、定電流から第２電流を差し引いて帰還電流を生成する。
【選択図】図５

【特許請求の範囲】

【請求項1】

入力電圧の印加端と出力電圧の印加端との間に接続される出力トランジスタと、
所定の基準電流を生成するように構成された基準電流生成回路と、
前記出力電圧に応じた帰還電流を生成するように構成された帰還電流生成回路と、
前記基準電流と前記帰還電流が一致するように前記出力トランジスタを制御するように構成された制御回路と、
を備え、
前記基準電流生成回路は、定電流を生成するように構成される電流源と、デプレッション型の第１トランジスタと、前記第１トランジスタのゲート・ソース間に接続される第１抵抗と、を含み、前記定電流から前記第１トランジスタ及び前記第１抵抗に流れる第１電流を差し引いた差分電流に応じて前記基準電流を生成し、
前記帰還電流生成回路は、制御電極が直接的に又は抵抗分圧器を介して前記出力電圧の印加端に接続されて第２電流を生成するように構成される第２トランジスタと、前記第２トランジスタに接続されて前記第１電流と同値の第２電流が流されるように構成された第２抵抗と、を含み、前記定電流から前記第２電流を差し引いた差分電流に応じて前記帰還電流を生成する、リニア電源。

【請求項2】

前記第２トランジスタの制御電極と第１主電極との間における電極間電圧と前記第２抵抗の両端間電圧が足し合わされた電圧又はこれに応じた電圧を前記出力電圧として出力する、請求項１に記載のリニア電源。

【請求項3】

前記第１抵抗と前記第２抵抗は、同じ温度特性を持つ、請求項１に記載のリニア電源。

【請求項4】

前記出力トランジスタは、Ｐチャネル型又はｐｎｐ型のトランジスタであり、
前記制御回路は、前記基準電流から前記帰還電流を差し引いた差分電流に応じて前記出力トランジスタの駆動信号を制御する、請求項１に記載のリニア電源。

【請求項5】

前記出力トランジスタは、Ｎチャネル型又はｎｐｎ型のトランジスタであり、
前記制御回路は、前記帰還電流から前記基準電流を差し引いた差分電流に応じて前記出力トランジスタの駆動信号を制御する、請求項１に記載のリニア電源。

【請求項6】

前記電流源は、第１カレントミラーの入力端に接続され、
前記第１トランジスタは、前記第１カレントミラーの第１出力端に接続され、
前記第２トランジスタは、前記第１カレントミラーの第２出力端に接続される、
請求項１に記載のリニア電源。

【請求項7】

前記第１カレントミラーは、カスコード出力型である、請求項６に記載のリニア電源。

【請求項8】

前記制御回路は、電流入力型のエラーアンプを含む、請求項１に記載のリニア電源。

【請求項9】

前記制御回路は、第２カレントミラーを含み、
前記第２カレントミラーは、入力端が前記基準電流及び前記帰還電流の一方の出力端に接続され、出力端が前記基準電流及び前記帰還電流の他方の出力端と前記出力トランジスタの制御電極に接続される、請求項１に記載のリニア電源。

【請求項10】

前記第２トランジスタは、エンハンスメント型、又は、前記第１トランジスタとは異なる導電型の不純物がゲートに注入されたデプレッション型のトランジスタである、請求項１～９のいずれか一項に記載のリニア電源。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、リニア電源に関する。

【背景技術】

【0002】

従来、様々なデバイスの電源手段として、ＬＤＯ［low drop out］レギュレータなどのリニア電源が用いられている。

【0003】

なお、上記に関連する従来技術の一例としては、本願出願人により提案される特許文献１が挙げられる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１８－１１２９６３号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、リニア電源の帰還制御については、更なる検討の余地があった。

【課題を解決するための手段】

【0006】

本開示に係るリニア電源は、入力電圧の印加端と出力電圧の印加端との間に接続される出力トランジスタと、所定の基準電流を生成するように構成された基準電流生成回路と、前記出力電圧に応じた帰還電流を生成するように構成された帰還電流生成回路と、前記基準電流と前記帰還電流が一致するように前記出力トランジスタを制御するように構成された制御回路を備え、前記基準電流生成回路は、定電流を生成するように構成される電流源と、デプレッション型の第１トランジスタと、前記第１トランジスタのゲート・ソース間に接続される第１抵抗と、を含み、前記定電流から前記第１トランジスタ及び前記第１抵抗に流れる第１電流を差し引いた差分電流に応じて前記基準電流を生成し、前記帰還電流生成回路は、制御電極が直接的に又は抵抗分圧器を介して前記出力電圧の印加端に接続されて第２電流を生成するように構成される第２トランジスタと、前記第２トランジスタに接続されて前記第１電流と同値の第２電流が流されるように構成された第２抵抗を含み、前記定電流から前記第２電流を差し引いた差分電流に応じて前記帰還電流を生成する。

【0007】

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。

【発明の効果】

【0008】

本開示によれば、例えば、小規模で出力精度の高いリニア電源が提供され得る。

【図面の簡単な説明】

【0009】

【図1】図１は、リニア電源の比較例を示す図である。

【図2】図２は、リニア電源の第１実施形態を示す図である。

【図3】図３は、トランジスタのＶｇｓ－Ｉｄ特性を示す図である。

【図4】図４は、トランジスタのＶｇｓ－Ｉｄ特性と温度との関係を示す図である。

【図5】図５は、リニア電源の第２実施形態を示す図である。

【図6】図６は、出力電圧ＶＯＵＴの温度特性を示す図である。

【図7】図７は、リニア電源の第３実施形態を示す図である。

【図8】図８は、リニア電源の第４実施形態を示す図である。

【図9】図９は、リニア電源の第５実施形態を示す図である。

【図10】図１０は、リニア電源の第６実施形態を示す図である。

【図11】図１１は、リニア電源の第７実施形態を示す図である。

【図12】図１２は、リニア電源の第８実施形態を示す図である。

【図13】図１３は、リニア電源の第９実施形態を示す図である。

【発明を実施するための形態】

【0010】

＜リニア電源（比較例）＞
図１は、リニア電源の比較例（後出の実施形態と対比される回路構成の一例）を示す図である。本比較例のリニア電源１００は、入力電圧ＶＩＮを降圧して所望の出力電圧ＶＯＵＴを生成する。

【0011】

本図に即して述べると、リニア電源１００は、出力トランジスタ１１０と、基準電圧生成回路１２０と、帰還電圧生成回路１３０と、制御回路１４０と、を備える。

【0012】

出力トランジスタ１１０は、入力電圧ＶＩＮの印加端と出力電圧ＶＯＵＴの印加端との間に接続されている。出力トランジスタ１１０は、制御回路１４０から出力される駆動信号ＳＧに応じて導通度（裏を返せばオン抵抗値）が制御される。

【0013】

基準電圧生成回路１２０は、入力電圧ＶＩＮから所定の基準電圧ＶＲＥＦを生成する。なお、基準電圧生成回路１２０としては、温度依存性及び電源依存性の小さいバンドギャップ電源などが一般に用いられる。

【0014】

帰還電圧生成回路１３０は、出力電圧ＶＯＵＴの印加端と接地端との間に直列接続される抵抗１３１及び１３２を含み、出力電圧ＶＯＵＴに応じた帰還電圧ＶＦＢ（＝出力電圧ＶＯＵＴの分圧電圧）を生成する。

【0015】

制御回路１４０は、基準電圧ＶＲＥＦと帰還電圧ＶＦＢとが一致するように、出力トランジスタ１１０の駆動信号ＳＧを制御する。制御回路１４０としては、本図で示される通り、電圧入力型のエラーアンプなどが一般に用いられる。

【0016】

本比較例のリニア電源１００であれば、入力電圧ＶＩＮを降圧して所望の出力電圧ＶＯＵＴを生成することができる。ただし、リニア電源１００では、基準電圧生成回路１２０及び制御回路１４０の回路規模が大きくなりやすい。また、回路規模の増大に伴い、素子ばらつきの要因も増える。そのため、リニア電源１００の特性（出力電圧ＶＯＵＴの精度など）が悪化するおそれもある。

【0017】

以下では、上記の考察に鑑み、新規トポロジを採用した種々の実施形態が提案される。

【0018】

＜リニア電源（第１実施形態）＞
図２は、リニア電源の第１実施形態を示す図である。本実施形態のリニア電源１は、先出の比較例（図１）と同じく、入力電圧ＶＩＮを降圧して所望の出力電圧ＶＯＵＴを生成する。入力電圧ＶＩＮは、不図示のバッテリなどから入力されてもよい。出力電圧ＶＯＵＴは、不図示の負荷（＝二次電源又はマイコンなど）に出力されてもよい。

【0019】

本図に即して述べると、リニア電源１は、出力トランジスタ１０と、基準電流生成回路２０と、帰還電流生成回路３０と、制御回路４０と、を備える。

【0020】

出力トランジスタ１０は、入力電圧ＶＩＮの印加端と出力電圧ＶＯＵＴの印加端との間に接続されている。出力トランジスタ１０は、制御回路４０から出力される駆動信号ＳＧに応じて導通度（裏を返せばオン抵抗値）が制御される。

【0021】

本図では、出力トランジスタ１０としてＰＭＯＳＦＥＴ［P-channel type metal oxide semiconductor field effect transistor］が用いられている。この場合、出力トランジスタ１０のソース及びバックゲートは、入力電圧ＶＩＮの印加端に接続される。出力トランジスタ１０のドレインは、出力電圧ＶＯＵＴの印加端に接続される。出力トランジスタ１０のゲートは、駆動信号ＳＧの印加端に接続される。

【0022】

従って、駆動信号ＳＧが低いほど出力トランジスタ１０の導通度が高くなり、出力電圧ＶＯＵＴが上昇する。逆に、駆動信号ＳＧが高いほど出力トランジスタ１０の導通度が低くなり、出力電圧ＶＯＵＴが低下する。なお、出力電圧ＶＯＵＴの印加端と接地端との間には、不図示の出力キャパシタが接続されてもよい。

【0023】

また、改めて図示はされないが、出力トランジスタ１０は、ｐｎｐ型トランジスタに置き換えられてもよい。また、出力トランジスタ１０は、ＮＭＯＳＦＥＴ［N-channel type MOSFET］又はｎｐｎ型トランジスタにも置換され得る（第２実施形態などで詳述）。

【0024】

なお、トランジスタのゲート及びベースは、それぞれトランジスタの制御電極に相当するものとして相互に読み替え可能である。また、トランジスタのソース及びエミッタは、それぞれトランジスタの第１主電極に相当するものとして相互に読み替え可能である。また、トランジスタのドレイン及びコレクタは、それぞれトランジスタの第２主電極に相当するものとして相互に読み替え可能である。

【0025】

基準電流生成回路２０は、固定値の基準電流Ｉｉｎ１を生成する。本図に即して述べると、基準電流生成回路２０は、電流源ＣＳと、トランジスタＭ１（例えばデプレッション型ＮＭＯＳＦＥＴ）と、トランジスタＭ３～Ｍ４（例えばＰＭＯＳＦＥＴ）と、を含む。

【0026】

帰還電流生成回路３０は、出力電圧ＶＯＵＴに応じた可変値の帰還電流Ｉｉｎ２を生成する。本図に即して述べると、帰還電流生成回路３０は、トランジスタＭ２（例えばエンハンスメント型ＮＭＯＳＦＥＴ）と、トランジスタＭ５と、抵抗Ｒ３及びＲ４とを含む。

【0027】

なお、デプレッション型とは、ゲート・ソース間電圧Ｖｇｓが０Ｖであってもドレイン電流Ｉｄが流れるものを指す。一方、エンハンスメント型とは、ゲート・ソース間電圧Ｖｇｓが０Ｖであるときにはドレイン電流Ｉｄが流れないものを指す。

【0028】

トランジスタＭ１のドレインは、トランジスタＭ４のドレインに接続されている。トランジスタＭ１のゲート、ソース及びバックゲートは、接地端に接続されている。このように、トランジスタＭ１は、ゲート・ソース間が短絡されている。すなわち、トランジスタＭ１のゲート・ソース間電圧Ｖｇｓ１は０Ｖである。従って、トランジスタＭ１は、固定値のドレイン電流（＝第１電流Ｉ１に相当）を生成する定電流源として機能する。

【0029】

抵抗Ｒ３及びＲ４は、出力電圧ＶＯＵＴの印加端と接地端との間に直列に接続されている。このように接続された抵抗Ｒ３及びＲ４は、出力電圧ＶＯＵＴを分圧するための抵抗分圧器として機能する。

【0030】

トランジスタＭ２のドレインは、トランジスタＭ５のドレインに接続されている。トランジスタＭ２のソース及びバックゲートは、接地端に接続されている。トランジスタＭ２のゲートは、抵抗Ｒ３及びＲ４相互間の接続ノードに接続されている。このように接続されたトランジスタＭ２は、ゲート・ソース間電圧Ｖｇｓ２（＝ＶＯＵＴ×Ｒ４／（Ｒ３＋Ｒ４））に応じた可変値のドレイン電流（＝第２電流Ｉ２に相当）を生成する。

【0031】

ただし、抵抗Ｒ３及びＲ４（すなわち抵抗分圧器）は省略されてもよい。その場合、トランジスタＭ２のゲートは、直接的に出力電圧ＶＯＵＴの印加端に接続され得る。

【0032】

電流源ＣＳは、トランジスタＭ３のドレインと接地端との間に接続されており、所定の定電流Ｉ３を生成する。

【0033】

トランジスタＭ３～Ｍ５それぞれのソース及びバックゲートは、いずれも入力電圧ＶＩＮの印加端に接続されている。トランジスタＭ３～Ｍ５それぞれのゲートは、いずれもトランジスタＭ３のドレインに接続されている。このように接続されたトランジスタＭ３～Ｍ５は、カレントミラーＣＭ１を形成する。

【0034】

トランジスタＭ３のドレインは、カレントミラーＣＭ１の入力端に相当する。一方、トランジスタＭ４及びＭ５それぞれのドレインは、カレントミラーＣＭ１の第１出力端及び第２出力端に相当する。カレントミラーＣＭ１は、入力端に流れる定電流Ｉ３を所定の比率（例えば１：１：１）で第１出力端及び第２出力端にそれぞれミラーする。

【0035】

なお、トランジスタＭ１及びＭ４相互間の接続ノードは、基準電流Ｉｉｎ１の出力端に相当する。従って、基準電流生成回路２０は、定電流Ｉ３から第１電流Ｉ１を差し引いた差分電流を基準電流Ｉｉｎ１（＝Ｉ３－Ｉ１）として出力する。

【0036】

また、トランジスタＭ２及びＭ５相互間の接続ノードは、帰還電流Ｉｉｎ２の出力端に相当する。従って、帰還電流生成回路３０は、定電流Ｉ３から第２電流Ｉ２を差し引いた差分電流を帰還電流Ｉｉｎ２（＝Ｉ３－Ｉ２）として出力する。すなわち、帰還電流Ｉｉｎ２は、第２電流Ｉ２が大きいほど小さくなり、第２電流Ｉ２が小さいほど大きくなる。言い換えると、帰還電流Ｉｉｎ２は、出力電圧ＶＯＵＴが高いほど小さくなり、出力電圧ＶＯＵＴが低いほど大きくなる。

【0037】

また、改めて図示はされないが、トランジスタＭ３～Ｍ５は、ｐｎｐ型トランジスタに置き換えられてもよい。

【0038】

制御回路４０は、基準電流Ｉｉｎ１と帰還電流Ｉｉｎ２とが一致するように、出力トランジスタ１０の駆動信号ＳＧを制御する。制御回路４０としては、本図で示される通り、電流入力型のエラーアンプなどが好適に用いられる。

【0039】

本図に即して述べると、制御回路４０は、非反転入力端（＋）に入力される基準電流Ｉｉｎ１から、反転入力端（－）に入力される帰還電流Ｉｉｎ２を差し引いた差分電流ΔＩ（＝Ｉｉｎ１－Ｉｉｎ２）に応じて駆動信号ＳＧを制御する。例えば、制御回路４０は、差分電流ΔＩが大きいほど駆動信号ＳＧを引き上げる。その結果、出力トランジスタ１０の導通度が低くなる。逆に、制御回路４０は、差分電流ΔＩが小さいほど駆動信号ＳＧを引き下げる。その結果、出力トランジスタ１０の導通度が高くなる。

【0040】

図３は、トランジスタＭ１及びＭ２それぞれのＶｇｓ－Ｉｄ特性を示す図である。本図の横軸は、ゲート・ソース間電圧Ｖｇｓを示している。本図の縦軸は、ドレイン電流Ｉｄを示している。

【0041】

先にも述べられているように、制御回路４０は、基準電流Ｉｉｎ１（＝Ｉ３－Ｉ１）と帰還電流Ｉｉｎ２（＝Ｉ３－Ｉ２）とが一致するように、出力トランジスタ１０の駆動信号ＳＧを制御する。従って、結果的には、第１電流Ｉ１と第２電流Ｉ２が一致するようにトランジスタＭ２のゲート・ソース間電圧Ｖｇｓ２（延いては出力電圧ＶＯＵＴ）が帰還制御される。このとき、ＶＯＵＴ＝Ｖｇｓ２×（Ｒ３＋Ｒ４）／Ｒ４が成立する。すなわち、抵抗Ｒ３及びＲ４それぞれの抵抗値（延いては抵抗分圧器の分圧比）が適宜調整されることにより、任意の出力電圧ＶＯＵＴが生成される。

【0042】

なお、第１電流Ｉ１は、トランジスタＭ１（デプレッション型ＮＭＯＳＦＥＴ）の素子特性により決定される。例えば、第１電流Ｉ１は、トランジスタＭ１の素子サイズにより任意に調整されてもよい。第１電流Ｉ１が大きいほど第２電流Ｉ２も大きくなるので、トランジスタＭ２のゲート・ソース間電圧Ｖｇｓ２（延いては出力電圧ＶＯＵＴ）が高くなる。逆に、第１電流Ｉ１が小さいほど第２電流Ｉ２も小さくなるので、トランジスタＭ２のゲート・ソース間電圧Ｖｇｓ２（延いては出力電圧ＶＯＵＴ）が低くなる。

【0043】

このように、本実施形態のリニア電源１であれば、先出の比較例（図１）と同じく、入力電圧ＶＩＮを降圧して所望の出力電圧ＶＯＵＴを生成することができる。

【0044】

また、リニア電源１であれば、先出の基準電圧生成回路１２０が不要となる。このように、必要最低限の素子だけで出力電圧ＶＯＵＴを設定する構成であれば、リニア電源１の回路規模が小さくなる。また、回路規模の縮小に伴い、素子ばらつきの要因も減る。そのため、リニア電源１の特性（出力電圧ＶＯＵＴの精度など）が向上され得る。

【0045】

図４は、トランジスタＭ１及びＭ２それぞれのＶｇｓ－Ｉｄ特性と温度ＴＥＭＰとの関係を示す図である。本図の左側には、低温時のＶｇｓ－Ｉｄ特性が描写されている。本図の中央には、常温時のＶｇｓ－Ｉｄ特性が描写されている。本図の右側には、高温時のＶｇｓ－Ｉｄ特性が描写されている。

【0046】

先にも述べられている通り、リニア電源１の出力電圧ＶＯＵＴは、トランジスタＭ２のゲート・ソース間電圧Ｖｇｓ２により決定される。また、トランジスタＭ２のドレインに流れる第２電流Ｉ２は、トランジスタＭ１に流れる固定値の第１電流Ｉ１と一致するように帰還制御される。従って、トランジスタＭ１及びＭ２それぞれのＶｇｓ－Ｉｄ特性は、図示された通りとなる。

【0047】

ここで、トランジスタＭ１（＝デプレッション型ＮＭＯＳＦＥＴ）とトランジスタＭ２（＝エンハンスメント型ＮＭＯＳＦＥＴ）は、それぞれのオン閾値電圧が違うだけで、基本的な特性は同じになる。そのため、トランジスタＭ１及びＭ２それぞれの素子サイズが調整されることにより、トランジスタＭ１及びＭ２それぞれの温度特性が相殺され得る。

【0048】

例えば、温度ＴＥＭＰの変動によりトランジスタＭ１のゲート・ソース間電圧Ｖｇｓ１がシフトして第１電流Ｉ１が増減した場合を考える。この場合、トランジスタＭ１と同様の挙動でトランジスタＭ２のゲート・ソース間電圧Ｖｇｓ２もシフトする。従って、トランジスタＭ２のゲート・ソース間電圧Ｖｇｓ２（延いては出力電圧ＶＯＵＴ）は、温度ＴＥＭＰに依らず常に一定値となる。

【0049】

＜第２実施形態＞
図５は、リニア電源１の第２実施形態を示す図である。本実施形態のリニア電源１は、先出の第１実施形態（図２）を基本としつつ、抵抗Ｒ１及びＲ２をさらに備える。抵抗Ｒ１は、トランジスタＭ１のゲート・ソース間に接続されている。抵抗Ｒ２は、トランジスタＭ２のソース（＝第１主電極に相当）と接地端との間に接続されている。

【0050】

ここで、制御回路４０は、基準電流Ｉｉｎ１（＝Ｉ３－Ｉ１）と帰還電流Ｉｉｎ２（＝Ｉ３－Ｉ２）とが一致するように、出力トランジスタ１０の駆動信号ＳＧを制御する。従って、結果的には、第１電流Ｉ１と第２電流Ｉ２が一致するようにトランジスタＭ２のゲート・ソース間電圧Ｖｇｓ２（延いては出力電圧ＶＯＵＴ）が帰還制御される。

【0051】

すなわち、抵抗Ｒ２には、抵抗Ｒ１に流れる第１電流Ｉ１（＝Ｖｇｓ１／Ｒ１）と同値の第２電流Ｉ２が流れる。従って、抵抗Ｒ２には、トランジスタＭ１のゲート・ソース間電圧Ｖｇｓ１に応じた両端間電圧Ｖ（＝Ｖｇｓ１×（Ｒ２／Ｒ１））が発生する。

【0052】

その結果、出力電圧ＶＯＵＴは、トランジスタＭ２のゲート・ソース間電圧Ｖｇｓ２と抵抗Ｒ２の両端間電圧Ｖとが足し合わされた電圧に抵抗分圧器の分圧比の逆数が乗算された電圧（＝｛Ｖｇｓ２＋Ｖｇｓ１×（Ｒ２／Ｒ１）｝×（Ｒ３＋Ｒ４）／Ｒ４）となる。

【0053】

なお、抵抗Ｒ１及びＲ２は、同じ温度特性を持つ素子であってもよい。例えば、抵抗Ｒ１及びＲ２は、いずれも負の温度特性を持つポリシリコン抵抗であってもよい。また、例えば、抵抗Ｒ１及びＲ２は、いずれも正の温度特性を持つ拡散抵抗であってもよい。

【0054】

図６は、第２実施形態における出力電圧ＶＯＵＴの温度特性を示す図である。本図の左上で示されるように、エンハンスメント型であるトランジスタＭ２のゲート・ソース間電圧Ｖｇｓ２は、負の温度特性を持つ。すなわち、ゲート・ソース間電圧Ｖｇｓ２は、温度Ｔが高いほど低下する。

【0055】

一方、本図の左下（一点鎖線）で示されるように、デプレッション型であるトランジスタＭ１のゲート・ソース間電圧Ｖｇｓ１は、正の温度特性を持つ。すなわち、ゲート・ソース間電圧Ｖｇｓ１は、温度Ｔが高いほど上昇する。従って、本図の左下（実線）で示されるように、抵抗Ｒ２の両端間電圧Ｖ（＝Ｖｇｓ１×（Ｒ２／Ｒ１））も正の温度特性を持つ。すなわち、両端間電圧Ｖは、温度Ｔが高いほど上昇する。

【0056】

そのため、トランジスタＭ１及びＭ２それぞれの素子サイズ、並びに、抵抗Ｒ１及びＲ２それぞれの抵抗値が適宜調整されることにより、出力電圧ＶＯＵＴの温度特性は、先出の比較例（破線）と比べてフラットに近付けられる。

【0057】

調整処理の一例では、まず第１ステップとして、ゲート・ソース間電圧Ｖｇｓ１及びＶｇｓ２それぞれが持つ二次の温度特性が相殺されるようにトランジスタＭ１及びＭ２それぞれの素子サイズ（延いては素子サイズ比）が決定されてもよい。例えば、出力電圧ＶＯＵＴが温度Ｔの二次関数ｆ（Ｔ）＝ａｘ^２＋ｂｘ＋ｃとして表される場合、トランジスタＭ１及びＭ２は、二次関数ｆ（Ｔ）における二次の係数ａが０となるようにそれぞれの素子サイズが調整されてもよい。

【0058】

その状態でトランジスタＭ２のゲート・ソース間電圧Ｖｇｓ２と抵抗Ｒ２の両端間電圧Ｖが単純に足し合わされると、ゲート・ソース間電圧Ｖｇｓ１及びＶｇｓ２それぞれが持つ一次の温度特性が残り得る。

【0059】

そこで、続く第２ステップとして、抵抗Ｒ１及びＲ２それぞれの抵抗値（延いては抵抗比）が調整されてもよい。例えば、抵抗Ｒ１及びＲ２は、二次関数ｆ（Ｔ）における一次の係数ｂが０となるようにそれぞれの抵抗値が調整されてもよい。

【0060】

より具体的に述べると、例えば、出力電圧ＶＯＵＴに負の温度特性が残っている場合には、Ｒ２＞Ｒ１となるように抵抗Ｒ１及びＲ２それぞれの抵抗値が調整されてもよい。このような調整によれば、ゲート・ソース間電圧Ｖｇｓ１の温度特性（正）がゲート・ソース間電圧Ｖｇｓ２の温度特性（負）よりも優勢となる。従って、出力電圧ＶＯＵＴの温度特性がフラットに近付けられる。

【0061】

なお、抵抗Ｒ１及びＲ２それぞれの抵抗値が調整されると、第１ステップで相殺された二次の温度特性がずれる可能性もある。そこで、第３ステップとして、トランジスタＭ１及びＭ２それぞれの素子サイズが微調整されてもよい。

【0062】

上記一連の調整処理により、本図右側で示されるように、温度特性がフラットに近い高精度の出力電圧ＶＯＵＴが生成され得る。

【0063】

＜リニア電源（第３実施形態）＞
図７は、リニア電源の第３実施形態を示す図である。本実施形態のリニア電源１は、先出の第２実施形態（図５）を基本としつつ、出力トランジスタ１０及び制御回路４０が出力トランジスタ１０’（例えばエンハンスメント型ＮＭＯＳＦＥＴ）及び制御回路４０’に置換されている。

【0064】

出力トランジスタ１０’のドレインは、入力電圧ＶＩＮの印加端に接続される。出力トランジスタ１０’のソース及びバックゲートは、いずれも出力電圧ＶＯＵＴの印加端に接続される。出力トランジスタ１０’のゲートは、駆動信号ＳＧの印加端に接続される。

【0065】

従って、駆動信号ＳＧが高いほど出力トランジスタ１０’の導通度が高くなり、出力電圧ＶＯＵＴが上昇する。逆に、駆動信号ＳＧが低いほど出力トランジスタ１０’の導通度が低くなり、出力電圧ＶＯＵＴが低下する。

【0066】

制御回路４０’は、先出の制御回路４０（図２）と同じく、基準電流Ｉｉｎ１と帰還電流Ｉｉｎ２とが一致するように、出力トランジスタ１０’の駆動信号ＳＧを制御する。ただし、制御回路４０’は、制御回路４０と逆の入力極性を持つ。

【0067】

本図に即して述べると、制御回路４０’は、非反転入力端（＋）に入力される帰還電流Ｉｉｎ２から、反転入力端（－）に入力される基準電流Ｉｉｎ１を差し引いた差分電流ΔＩ’（＝Ｉｉｎ２－Ｉｉｎ１）に応じて駆動信号ＳＧを制御する。すなわち、制御回路４０’は、差分電流ΔＩ’が小さいほど駆動信号ＳＧを引き下げる。その結果、出力トランジスタ１０’の導通度が低くなる。逆に、制御回路４０’は、差分電流ΔＩ’が大きいほど駆動信号ＳＧを引き上げる。その結果、出力トランジスタ１０の導通度が高くなる。

【0068】

また、改めて図示はされないが、出力トランジスタ１０’は、デプレッション型ＮＭＯＳＦＥＴ又はｎｐｎ型トランジスタに置き換えられてもよい。

【0069】

＜リニア電源（第４実施形態）＞
図８は、リニア電源の第４実施形態を示す図である。本実施形態のリニア電源１は、先出の第２実施形態（図５）を基本としつつ、制御回路４０の構成要素として、トランジスタＭ６及びＭ７（例えばエンハンスメント型ＮＭＯＳＦＥＴ）が明示されている。

【0070】

トランジスタＭ６及びＭ７それぞれのソース及びバックゲートは、いずれも接地端に接続されている。トランジスタＭ６及びＭ７それぞれのゲートは、いずれもトランジスタＭ６のドレインに接続される。このように接続されたトランジスタＭ６及びＭ７は、カレントミラーＣＭ２を形成する。

【0071】

トランジスタＭ６のドレインは、カレントミラーＣＭ２の入力端として、帰還電流Ｉｉｎ２の出力端に接続されている。一方、トランジスタＭ７のドレインは、カレントミラーＣＭ２の出力端として、基準電流Ｉｉｎ１の出力端と出力トランジスタ１０のゲート（＝駆動信号ＳＧの印加端）に接続されている。

【0072】

カレントミラーＣＭ２は、入力端に流れる帰還電流Ｉｉｎ２を所定の比率（例えば１：１）で出力端にミラーする。従って、出力トランジスタ１０の駆動信号ＳＧは、基準電流Ｉｉｎ１から帰還電流Ｉｉｎ２を差し引いた差分電流ΔＩ（＝Ｉｉｎ１－Ｉｉｎ２）に応じて制御される。このような帰還制御により、出力電圧ＶＯＵＴが一定値（＝｛Ｖｇｓ２＋Ｖｇｓ１×（Ｒ２／Ｒ１）｝×（Ｒ３＋Ｒ４）／Ｒ４）に維持される。

【0073】

本図で示されるように、制御回路４０は、極めて簡易な構成で実装され得る。従って、素子ばらつきの要因が減るので、リニア電源１の特性（出力電圧ＶＯＵＴの精度など）が向上され得る。

【0074】

また、改めて図示はされないが、トランジスタＭ６及びＭ７は、ｎｐｎ型トランジスタに置き換えられてもよい。

【0075】

＜リニア電源（第５実施形態）＞
図９は、リニア電源の第５実施形態を示す図である。本実施形態のリニア電源１は、先出の第４実施形態（図８）を基本としつつ、出力トランジスタ１０及び制御回路４０が出力トランジスタ１０’（例えばエンハンスメント型ＮＭＯＳＦＥＴ）及び制御回路４０’に置換されている。

【0076】

見方を変えると、本実施形態のリニア電源１は、先出の第３実施形態（図７）を基本としつつ、制御回路４０’の構成要素として、カレントミラーＣＭ２を形成するトランジスタＭ６及びＭ７が明示されているものと理解され得る。ただし、制御回路４０’は、制御回路４０と逆の入力極性を持つ。

【0077】

本図に即して述べると、トランジスタＭ６のドレインは、カレントミラーＣＭ２の入力端として、基準電流Ｉｉｎ１の出力端に接続されている。一方、トランジスタＭ７のドレインは、カレントミラーＣＭ２の出力端として、帰還電流Ｉｉｎ２の出力端と出力トランジスタ１０’のゲート（＝駆動信号ＳＧの印加端）に接続されている。

【0078】

つまり、カレントミラーＣＭ２は、入力端に流れる基準電流Ｉｉｎ１を所定の比率（例えば、１：１）で出力端にミラーする。従って、出力トランジスタ１０’の駆動信号ＳＧは、帰還電流Ｉｉｎ２から基準電流Ｉｉｎ１を差し引いた差分電流ΔＩ’（＝Ｉｉｎ２－Ｉｉｎ１）に応じて制御される。このような帰還制御により、出力電圧ＶＯＵＴが一定値（＝｛Ｖｇｓ２＋Ｖｇｓ１×（Ｒ２／Ｒ１）｝×（Ｒ３＋Ｒ４）／Ｒ４）に維持される。

【0079】

＜リニア電源（第６実施形態）＞
図１０は、リニア電源の第６実施形態を示す図である。本実施形態のリニア電源１は、先出の第４実施形態（図８）を基本としつつ、さらに、トランジスタＭ８及びＭ９（例えばＰＭＯＳＦＥＴ）を備える。

【0080】

トランジスタＭ８のソースは、トランジスタＭ１及びＭ４それぞれのドレインに接続されている。トランジスタＭ８のドレインは、基準電流Ｉｉｎ１の出力端として、トランジスタＭ７のドレインと出力トランジスタ１０のゲートに接続されている。トランジスタＭ８のゲートは、トランジスタＭ４のゲートに接続されている。

【0081】

トランジスタＭ９のソースは、トランジスタＭ２及びＭ５それぞれのドレインに接続されている。トランジスタＭ９のドレインは、帰還電流Ｉｉｎ２の出力端として、トランジスタＭ６のドレインに接続されている。トランジスタＭ９のゲートは、トランジスタＭ５のゲートに接続されている。

【0082】

このように、第４実施形態（図８）をベースとしつつ、カレントミラーＣＭ１は、カスコード出力型とされてもよい。

【0083】

＜リニア電源（第７実施形態）＞
図１１は、リニア電源の第７実施形態を示す図である。本実施形態のリニア電源１は、先出の第５実施形態（図９）を基本としつつ、さらに、トランジスタＭ８及びＭ９（例えばＰＭＯＳＦＥＴ）を備える。

【0084】

トランジスタＭ８のソースは、トランジスタＭ１及びＭ４それぞれのドレインに接続されている。トランジスタＭ８のドレインは、基準電流Ｉｉｎ１の出力端として、トランジスタＭ６のドレインに接続されている。トランジスタＭ８のゲートは、トランジスタＭ４のゲートに接続されている。

【0085】

トランジスタＭ９のソースは、トランジスタＭ２及びＭ５それぞれのドレインに接続されている。トランジスタＭ９のドレインは、帰還電流Ｉｉｎ２の出力端として、トランジスタＭ７のドレインと出力トランジスタ１０’のゲートに接続されている。トランジスタＭ９のゲートは、トランジスタＭ５のゲートに接続されている。

【0086】

このように、第５実施形態（図８）をベースとしつつ、カレントミラーＣＭ１は、カスコード出力型とされてもよい。

【0087】

＜リニア電源（第８実施形態）＞
図１２は、リニア電源の第８実施形態を示す図である。本実施形態のリニア電源１は、先出の第２実施形態（図５）を基本としつつ、トランジスタＭ２に代えてトランジスタＭ２’（例えばＰ＋ゲートのデプレッション型ＮＭＯＳＦＥＴ）を備える。

【0088】

先出のトランジスタＭ１は、ｎ型不純物がゲートに注入された一般的なデプレッション型（Ｎ＋ゲート）である。なお、トランジスタＭ１のオン閾値電圧は、負電圧（－０．５Ｖ程度）となる。一方、トランジスタＭ２’は、ｐ型不純物がゲートに注入されたデプレッション型（Ｐ＋ゲート）である。なお、トランジスタＭ２’のオン閾値電圧は、正電圧（＋０．６Ｖ程度）に設計され得る。従って、トランジスタＭ２’は、エンハンスメント型のトランジスタＭ２を代替することができる。

【0089】

トランジスタＭ１及びＭ２’は、それぞれのデバイス構造（特にゲートよりも下層の部分）が共通となる。従って、本実施形態のリニア電源１であれば、先の第２実施形態（図５）と比べて、出力電圧ＶＯＵＴが製造ばらつきの影響を受け難くなる。

【0090】

＜リニア電源（第９実施形態）＞
図１３は、リニア電源の第９実施形態を示す図である。本実施形態のリニア電源１は、先出の第３実施形態（図７）を基本としつつ、トランジスタＭ２に代えてトランジスタＭ２’（例えばＰ＋ゲートのデプレッション型ＮＭＯＳＦＥＴ）を備える。本実施形態のリニア電源１であれば、先出の第３実施形態（図７）と比べて、出力電圧ＶＯＵＴが製造ばらつきの影響を受け難くなる。

【0091】

また、改めて図示はされないが、第４～第７実施形態のいずれにおいても、トランジスタＭ２は、トランジスタＭ２’に置き換えることが可能である。

【0092】

＜実施形態の組み合わせ＞
なお、上記した第１～第９実施形態の回路構成は、矛盾の無い範囲で任意に組み合わされてもよい。

【0093】

＜付記＞
以下では、上記で説明した種々の実施形態について総括的に述べられる。

【0094】

本開示に係るリニア電源は、入力電圧の印加端と出力電圧の印加端との間に接続される出力トランジスタと、所定の基準電流を生成するように構成された基準電流生成回路と、前記出力電圧に応じた帰還電流を生成するように構成された帰還電流生成回路と、前記基準電流と前記帰還電流が一致するように前記出力トランジスタを制御するように構成された制御回路と、を備え、前記基準電流生成回路は、定電流を生成するように構成される電流源と、デプレッション型の第１トランジスタと、前記第１トランジスタのゲート・ソース間に接続される第１抵抗と、を含み、前記定電流から前記第１トランジスタ及び前記第１抵抗に流れる第１電流を差し引いた差分電流に応じて前記基準電流を生成し、前記帰還電流生成回路は、制御電極が直接的に又は抵抗分圧器を介して前記出力電圧の印加端に接続されて第２電流を生成するように構成される第２トランジスタと、前記第２トランジスタに接続されて前記第１電流と同値の第２電流が流されるように構成された第２抵抗と、を含み、前記定電流から前記第２電流を差し引いた差分電流に応じて前記帰還電流を生成する構成（第１の構成）とされている。

【0095】

なお、上記第１の構成によるリニア電源は、前記第２トランジスタの制御電極と第１主電極との間における電極間電圧と前記第２抵抗の両端間電圧が足し合わされた電圧又はこれに応じた電圧を前記出力電圧として出力する構成（第２の構成）とされてもよい。

【0096】

また、上記第１又は第２の構成によるリニア電源において、前記第１抵抗と前記第２抵抗は、同じ温度特性を持つ構成（第３の構成）とされてもよい。

【0097】

また、上記第１～第３いずれかの構成によるリニア電源において、前記出力トランジスタは、Ｐチャネル型又はｐｎｐ型のトランジスタであり、前記制御回路は、前記基準電流から前記帰還電流を差し引いた差分電流に応じて前記出力トランジスタの駆動信号を制御する構成（第４の構成）とされてもよい。

【0098】

また、上記第１～第３いずれかの構成によるリニア電源において、前記出力トランジスタは、Ｎチャネル型又はｎｐｎ型のトランジスタであり、前記制御回路は、前記帰還電流から前記基準電流を差し引いた差分電流に応じて前記出力トランジスタの駆動信号を制御する構成（第５の構成）とされてもよい。

【0099】

また、上記第１～第５いずれかの構成によるリニア電源において、前記電流源は、第１カレントミラーの入力端に接続され、前記第１トランジスタは、前記第１カレントミラーの第１出力端に接続され、前記第２トランジスタは、前記第１カレントミラーの第２出力端に接続される構成（第６の構成）とされてもよい。

【0100】

また、上記第６の構成によるリニア電源において、前記第１カレントミラーは、カスコード出力型である構成（第７の構成）とされてもよい。

【0101】

また、上記第１～第７いずれかの構成によるリニア電源において、前記制御回路は、電流入力型のエラーアンプを含む構成（第８の構成）とされてもよい。

【0102】

また、上記第１～第７いずれかの構成によるリニア電源において、前記制御回路は、第２カレントミラーを含み、前記第２カレントミラーは、入力端が前記基準電流及び前記帰還電流の一方の出力端に接続され、出力端が前記基準電流及び前記帰還電流の他方の出力端と前記出力トランジスタの制御電極に接続される構成（第９の構成）とされてもよい。

【0103】

また、上記第１～第９いずれかの構成によるリニア電源において、前記第２トランジスタは、エンハンスメント型、又は、前記第１トランジスタとは異なる導電型の不純物がゲートに注入されたデプレッション型のトランジスタである構成（第１０の構成）とされてもよい。

【0104】

＜その他＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。また、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【符号の説明】

【0105】

１ リニア電源
１０ 出力トランジスタ（ＰＭＯＳＦＥＴ）
１０’ 出力トランジスタ（ＮＭＯＳＦＥＴ）
２０ 基準電流生成回路
３０ 帰還電流生成回路
４０、４０’ 制御回路
１００ リニア電源
１１０ 出力トランジスタ
１２０ 基準電圧生成回路
１３０ 帰還電圧生成回路
１３１、１３２ 抵抗
１４０ 制御回路
ＣＭ１、ＣＭ２ カレントミラー
ＣＳ 電流源
Ｍ１ トランジスタ（デプレッション型ＮＭＯＳＦＥＴ）
Ｍ２ トランジスタ（エンハンスメント型ＮＭＯＳＦＥＴ）
Ｍ２’ トランジスタ（デプレッション型ＮＭＯＳＦＥＴ、Ｐ＋ゲート）
Ｍ３、Ｍ４、Ｍ５ トランジスタ（ＰＭＯＳＦＥＴ）
Ｍ６、Ｍ７ トランジスタ（エンハンスメント型ＮＭＯＳＦＥＴ）
Ｍ８、Ｍ９ トランジスタ（ＰＭＯＳＦＥＴ）
Ｒ１、Ｒ２、Ｒ３、Ｒ４ 抵抗

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】