特開 2024-168821 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024168821

(43)【公開日】2024-12-05

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H10B 43/30 20230101AFI20241128BHJP

   H01L 27/00 20060101ALI20241128BHJP

   H10B 43/27 20230101ALI20241128BHJP

   H01L 21/336 20060101ALI20241128BHJP

   H01L 21/02 20060101ALI20241128BHJP

   H01L 21/768 20060101ALI20241128BHJP

   H10B 43/40 20230101ALI20241128BHJP

   H10B 43/50 20230101ALI20241128BHJP

【ＦＩ】

H10B43/30

H01L27/00 301C

H01L27/00 301B

H10B43/27

H01L29/78 371

H01L21/02 B

H01L21/90 A

H10B43/40

H10B43/50

【審査請求】未請求

【請求項の数】19

【出願形態】ＯＬ

(21)【出願番号】P 2023085789

(22)【出願日】2023-05-24

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(74)【代理人】

【識別番号】100120385

【弁理士】

【氏名又は名称】鈴木 健之

(72)【発明者】

【氏名】野田 光彦

(72)【発明者】

【氏名】田上 政由

(72)【発明者】

【氏名】下城 義朗

【テーマコード（参考）】

5F033

5F083

5F101

【Ｆターム（参考）】

5F033HH11

5F033HH19

5F033JJ19

5F033KK11

5F033KK19

5F033QQ09

5F033QQ13

5F033QQ19

5F033QQ21

5F033QQ22

5F033QQ38

5F033QQ48

5F033QQ93

5F033RR01

5F033VV16

5F033XX03

5F083EP17

5F083EP18

5F083EP22

5F083EP32

5F083EP33

5F083EP34

5F083EP42

5F083EP44

5F083EP76

5F083ER02

5F083ER03

5F083ER22

5F083GA10

5F083GA27

5F083JA03

5F083JA36

5F083JA37

5F083JA38

5F083JA39

5F083KA01

5F083KA03

5F083KA05

5F083KA11

5F083KA12

5F083LA12

5F083LA16

5F083LA18

5F083LA21

5F083MA01

5F083MA15

5F083MA16

5F083PR03

5F083PR21

5F083PR28

5F101BA42

5F101BA44

5F101BA46

5F101BB02

5F101BB08

5F101BC01

5F101BC02

5F101BC11

5F101BD16

5F101BD30

5F101BD34

(57)【要約】

【課題】電気特性の劣化を抑制しつつチップサイズを縮小化することが可能な半導体装置およびその製造方法を提供する。
【解決手段】一の実施形態によれば、半導体装置は、基板と、第１プラグと、第１配線と、第２配線と、第２プラグと、第３プラグと、第３配線とを備える。第１プラグは、基板の上方に設けられ、基板の上面に交差する第１方向に延びる。第１配線は、第１プラグ上に設けられ、銅を含有する。第２配線は、第１プラグ下に設けられている。第２プラグは、第１プラグに対して第１方向に交差する第２方向に位置し、第１プラグの上端と異なる高さの上端と、第１プラグの下端と同じ高さの下端とを有する。第３プラグは、第２プラグ上に設けられ、第１方向に延び、タングステンを含有する。第３配線は、第２プラグ下に設けられている。
【選択図】図１

【特許請求の範囲】

【請求項1】

基板と、
前記基板の上方に設けられ、前記基板の上面に交差する第１方向に延びる第１プラグと、
前記第１プラグ上に設けられ、銅を含有する第１配線と、
前記第１プラグ下に設けられた第２配線と、
前記第１プラグに対して前記第１方向に交差する第２方向に位置し、前記第１プラグの上端と異なる高さの上端と、前記第１プラグの下端と同じ高さの下端とを有する第２プラグと、
前記第２プラグ上に設けられ、前記第１方向に延び、タングステンを含有する第３プラグと、
前記第２プラグ下に設けられた第３配線とを備える、
半導体装置。

【請求項2】

前記第２プラグの上端は、前記第１プラグの上端よりも上方に位置し、
前記半導体装置は、前記第１配線上に設けられ、前記第２プラグの上端と同じ高さの上端を有する第４プラグを更に備える、請求項１に記載の半導体装置。

【請求項3】

前記第２プラグは、前記第３プラグの直下に設けられている、請求項１に記載の半導体装置。

【請求項4】

前記第１プラグおよび前記第２プラグは、同一の材料を含有する、請求項１に記載の半導体装置。

【請求項5】

前記第２プラグは、前記第１プラグよりも外径が大きい、請求項１に記載の半導体装置。

【請求項6】

前記第２配線および前記第３配線は、同一の材料を含有する、請求項１に記載の半導体装置。

【請求項7】

前記第１配線下に設けられ、前記第１プラグおよび前記第２プラグにより貫通された絶縁層を更に備える、請求項１に記載の半導体装置。

【請求項8】

前記第１方向に積層され互いに絶縁された複数の電極層を含み、前記第３プラグ上に位置し前記第３プラグと電気的に接続された第１領域と、前記第１領域に対して前記第２方向の反対側に位置するとともに前記第４プラグの上方に位置する第２領域と、を有する積層膜と、
前記第２領域内に設けられ、前記第１方向に延びる第１半導体層と、前記第１半導体層と前記複数の電極層との間に設けられた第１電荷蓄積層と、を含む第１柱状部と、
前記第４プラグと前記第１柱状部との間に設けられ、前記第１方向に延びる第５プラグとを更に備える、請求項２に記載の半導体装置。

【請求項9】

前記第１配線は、ビット線である、請求項８に記載の半導体装置。

【請求項10】

前記第２方向に延び、前記積層膜を分断する第１分断部と、
前記第３プラグを間に挟んで前記第１分断部に対して前記第１方向および前記第２方向に交差する第３方向に位置し、前記第２方向に延び、前記積層膜を分断する第２分断部と、
前記第１分断部と前記第２分断部との間において前記第３プラグに対して前記第３方向または前記第３方向の反対側に位置し、前記第３プラグの上端と同じ高さの上端と、前記第３プラグの下端と同じ高さの下端とを有し、タングステンを含有する第６プラグと、
前記第６プラグ下に設けられ、前記第２プラグの上端と同じ高さの上端と、前記第２プラグの下端と同じ高さの下端とを有する第７プラグと、
前記第７プラグ下に設けられた第４配線とを更に備える、請求項８に記載の半導体装置。

【請求項11】

前記第７プラグは、前記第１プラグおよび前記第２プラグと同一の材料を含有する、請求項１０に記載の半導体装置。

【請求項12】

前記第４配線は、前記第２配線および前記第３配線と同一の材料を含有する、請求項１０に記載の半導体装置。

【請求項13】

前記積層膜は、
前記第１領域に対して前記第２方向に位置し、前記第１方向に延びる第２半導体層と、前記第２半導体層と前記複数の電極層との間に設けられた第２電荷蓄積層と、を含む第２柱状部が設けられた第３領域と、
前記第１領域に対して前記第１方向および前記第２方向に交差する第３方向または前記第３方向の反対側に位置し、前記第２領域の電極層と前記第３領域の電極層とを電気的に接続する第４領域とを更に有する、請求項８乃至１２のいずれか１項に記載の半導体装置。

【請求項14】

前記第３領域内に設けられ、前記第２柱状部と電気的に接続され、銅を含有する第５配線と、
前記第５配線下に設けられ、前記第１方向に延び、前記第１プラグの上端と同じ高さの上端と、前記第１プラグの下端と同じ高さの下端とを有する第８プラグとを更に備える、請求項１３に記載の半導体装置。

【請求項15】

前記基板上に設けられ、前記第２配線と電気的に接続された第１トランジスタと、
前記基板上に設けられ、前記第３配線と電気的に接続された第２トランジスタとを更に備える、請求項１に記載の半導体装置。

【請求項16】

第１基板の上方に、前記第１基板の上面に交差する第１方向に延び、タングステンを含有する第３プラグを形成し、
前記第１基板の上方に、前記第３プラグに対して前記第１方向に交差する第２方向に間隔を空けて、銅を含有する第１配線を形成し、
前記第１配線上に、前記第１方向に延びる第１プラグを形成し、
前記第３プラグ上に、前記第１プラグの上端と同じ高さの上端と、前記第１プラグの下端と異なる高さの下端とを有する第２プラグを形成し、
前記第１プラグ上に第２配線を形成し、
前記第２プラグ上に第３配線を形成することを含む、半導体装置の製造方法。

【請求項17】

前記第１プラグおよび前記第２プラグは同時に形成される、請求項１６に記載の半導体装置の製造方法。

【請求項18】

前記第１プラグおよび前記第２プラグを形成する前に、前記第１配線上に絶縁層を形成し、
前記絶縁層上に絶縁膜を形成し、
前記絶縁膜に、前記絶縁層を貫通して第３プラグを露出させる第１ホールを形成し、
前記絶縁膜に、前記絶縁層を貫通して前記第１配線を露出させる第２ホールを形成し、
前記第１ホールおよび前記第２ホールが形成された前記第１基板を薬液で処理することを更に含み、
前記第１プラグは、前記第１基板を前記薬液で処理した後に前記第２ホール内に形成され、
前記第２プラグは、前記第１基板を前記薬液で処理した後に前記第１ホール内に形成される、請求項１６に記載の半導体装置の製造方法。

【請求項19】

前記第３プラグおよび前記第１配線を形成する前に、前記第１基板の上方に、前記第１方向に積層され互いに絶縁された複数の電極層を含み、第１領域と、前記第１領域に対して前記第２方向に位置する第２領域と、を有する積層膜を形成し、
前記第２領域内に、前記第１方向に延びる第１半導体層と、前記第１半導体層と前記複数の電極層との間に設けられた第１電荷蓄積層と、を含む第１柱状部を形成し、
第２基板上に第１トランジスタおよび第２トランジスタを形成し、
前記第２配線および前記第３配線を形成した後に、前記第１基板と前記第２基板とを貼り合わせて、前記第２配線を前記第１トランジスタと電気的に接続し、前記第３配線を前記第２トランジスタと電気的に接続し、
前記第１基板を除去することを更に含み、
前記第１配線は、前記第１柱状部と電気的に接続されるように形成され、
前記第３プラグは、前記第１領域において前記電極層と電気的に接続されるように形成される、請求項１６に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置およびその製造方法に関する。

【背景技術】

【0002】

半導体装置を製造する際に、電気特性の劣化を抑制しつつチップサイズを縮小化することが望ましい。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２３－２５９０４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

電気特性の劣化を抑制しつつチップサイズを縮小化することが可能な半導体装置およびその製造方法を提供する。

【課題を解決するための手段】

【0005】

一の実施形態によれば、半導体装置は、基板と、第１プラグと、第１配線と、第２配線と、第２プラグと、第３プラグと、第３配線とを備える。第１プラグは、基板の上方に設けられ、基板の上面に交差する第１方向に延びる。第１配線は、第１プラグ上に設けられ、銅を含有する。第２配線は、第１プラグ下に設けられている。第２プラグは、第１プラグに対して第１方向に交差する第２方向に位置し、第１プラグの上端と異なる高さの上端と、第１プラグの下端と同じ高さの下端とを有する。第３プラグは、第２プラグ上に設けられ、第１方向に延び、タングステンを含有する。第３配線は、第２プラグ下に設けられている。

【図面の簡単な説明】

【0006】

【図1】実施形態による半導体装置を示す断面図である。

【図2】実施形態による半導体装置の積層膜を示す平面図である。

【図3】実施形態による半導体装置の電極層を示す分解図である。

【図4】実施形態による半導体装置のコンタクトプラグを示す横断面図である。

【図5】実施形態による半導体装置のコンタクトプラグを示す縦断面図である。

【図6】実施形態による半導体装置の柱状部を示す断面図である。

【図7】実施形態による半導体装置の配線レイアウトを示す平面図である。

【図8】実施形態による半導体装置の配線レイアウトを示す断面図である。

【図9】実施形態による半導体装置の製造方法を示す断面図である。

【図10】図９に続く、実施形態による半導体装置の製造方法を示す断面図である。

【図11】実施形態による半導体装置の製造方法の詳細を示す断面図である。

【図12】図１１に続く、実施形態による半導体装置の製造方法を示す断面図である。

【図13】第１比較例による半導体装置の製造方法を示す断面図である。

【図14】第２比較例による半導体装置の製造方法を用いて製造される半導体装置の配線レイアウトを示す平面図である。

【図15】第２比較例による半導体装置の製造方法を用いて製造される半導体装置の配線レイアウトを示す断面図である。

【図16】図１２に続く、実施形態による半導体装置の製造方法を示す断面図である。

【図17】変形例による半導体装置を示す断面図である。

【発明を実施するための形態】

【0007】

以下、本発明の実施形態を、図面を参照して説明する。図１～図１７において、同一の構成には同一の符号を付し、重複する説明は省略する。本明細書において、複数のビアプラグの高さを表現するために用いられる「同じ」との用語は、厳密に同じ場合に限定されず、実質的に同じ場合も含む。

【0008】

図１は、実施形態による半導体装置を示す断面図である。

【0009】

図１の半導体装置は、例えば３次元半導体メモリである。図１の半導体装置は、回路部分１と、回路部分１上に設けられたアレイ部分２とを備える。アレイ部分２は、複数のメモリセルを含むメモリセルアレイを備える。回路部分１は、メモリセルアレイを制御するＣＭＯＳ回路を備える。図１の半導体装置は、例えば、回路部分１を含む回路ウェハと、アレイ部分２を含むアレイウェハとを貼り合わせることで製造される。図１は、回路部分１（回路ウェハ）とアレイ部分２（アレイウェハ）との貼合面Ｓを示している。

【0010】

図１は、互いに垂直なＸ方向、Ｙ方向、およびＺ方向を示している。本明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していてもよいし、重力方向とは一致していなくてもよい。Ｚ方向は、第１方向の一例である。－Ｘ方向は、第１方向に交差する第２方向の一例である。Ｙ方向は、第１方向および第２方向に交差する第３方向の一例である。

【0011】

回路部分１は、基板１１と、複数のトランジスタ１２と、複数のトランジスタ１３と、層間絶縁膜１４とを備える。回路部分１はさらに、複数のコンタクトプラグ３１と、配線層３２と、複数のビアプラグ３３と、配線層３４と、複数のビアプラグ３５と、複数の金属パッド３６とを備える。トランジスタ１２は、第１トランジスタの一例である。トランジスタ１３は、第２トランジスタの一例である。トランジスタ１２は、ゲート絶縁膜１２ａと、ゲート電極１２ｂと、拡散層１２ｃと、拡散層１２ｄとを含む。トランジスタ１３は、ゲート絶縁膜１３ａと、ゲート電極１３ｂと、拡散層１３ｃと、拡散層１３ｄとを含む。配線層３２、３４の各々は、複数の配線を含んでいてもよい。

【0012】

アレイ部分２は、層間絶縁膜２１と、積層膜Ｐと、複数の柱状部２４と、複数のコンタクトプラグ２６とを備える。コンタクトプラグ２６は、第３プラグの一例である。積層膜Ｐは、Ｚ方向に積層され互いに絶縁された複数の電極層２３を含む。より詳しくは、積層膜Ｐは、複数の絶縁膜２２と、複数の電極層２３とを交互に含む。アレイ部分２はさらに、複数の金属パッド４１と、複数のビアプラグ４２と、配線層４３と、複数のビアプラグ４４と、配線層４５と、複数のビアプラグ４６と、複数のビアプラグ４７とを備える。配線層４３は、第２配線の一例である。ビアプラグ４４は、第１プラグの一例である。配線層４５は、第１配線の一例である。ビアプラグ４６は、第４プラグの一例である。ビアプラグ４７は、第５プラグの一例である。配線層４３、４５の各々は、複数の配線を含んでいてもよい。アレイ部分２はさらに、複数の金属パッド５１と、複数のビアプラグ５２と、配線層５３と、複数のビアプラグ５４とを備える。配線層５３は、第３配線の一例である。ビアプラグ５４は、第２プラグの一例である。配線層５３は、複数の配線を含んでいてもよい。

【0013】

先ず、回路部分１について詳述する。基板１１は例えば、シリコン基板などの半導体基板である。図１では、基板１１の上面が、Ｘ方向およびＹ方向に平行かつＺ方向に垂直となっている。

【0014】

トランジスタ１２は、基板１１上に設けられている。各トランジスタ１２のゲート絶縁膜１２ａおよびゲート電極１２ｂは、基板１１上に順に積層されている。各トランジスタ１２の拡散層１２ｃおよび拡散層１２ｄは、ゲート電極１２ｂを挟むように基板１１内に形成されている。拡散層１２ｃおよび拡散層１２ｄの一方は、ソース領域として機能する。拡散層１２ｃおよび拡散層１２ｄの他方は、ドレイン領域として機能する。各トランジスタ１２は、金属パッド３６、４１などを介して、対応する柱状部２４と電気的に接続されている。トランジスタ１２は、積層膜Ｐのうちの柱状部２４が設けられた領域Ｒ２、Ｒ３に対向して設けられていてもよい。

【0015】

トランジスタ１３は、基板１１上に設けられている。各トランジスタ１３のゲート絶縁膜１３ａおよびゲート電極１３ｂは、基板１１上に順に積層されている。各トランジスタ１３の拡散層１３ｃおよび拡散層１３ｄは、ゲート電極１３ｂを挟むように基板１１内に形成されている。拡散層１３ｃおよび拡散層１３ｄの一方は、ソース領域として機能する。拡散層１３ｃおよび拡散層１３ｄの他方は、ドレイン領域として機能する。各トランジスタ１３は、金属パッド３６、４１などを介して、対応するコンタクトプラグ２６と電気的に接続されている。各トランジスタ１３のうちの少なくとも一部のトランジスタ１３は、積層膜Ｐのうちのコンタクトプラグ２６が設けられた領域Ｒ１に対向して設けられていてもよい。

【0016】

層間絶縁膜１４は、基板１１上に設けられ、トランジスタ１２とトランジスタ１３とを覆っている。層間絶縁膜１４は例えば、シリコン酸化膜とその他の絶縁膜とを含む積層膜である。

【0017】

図１に示すように、コンタクトプラグ３１、配線層３２、ビアプラグ３３、配線層３４、ビアプラグ３５、および金属パッド３６は、基板１１上に順に設けられている。図１に示される例において、各コンタクトプラグ３１は、トランジスタ１２または１３の拡散層１２ｃまたは１３ｃと電気的に接続されている。各コンタクトプラグ３１は、トランジスタ１２または１３のゲート電極１２ｂまたは１３ｂと電気的に接続されていてもよい。

【0018】

次に、アレイ部分２について詳述する。図２は、実施形態による半導体装置の積層膜を示す平面図である。図３は、実施形態による半導体装置の電極層２３を示す分解図である。

【0019】

図１に示すように、アレイ部分２の層間絶縁膜２１は、回路部分１の層間絶縁膜１４上に設けられている。層間絶縁膜２１は、層間絶縁膜１４と積層膜Ｐとの間に挟まれている。層間絶縁膜２１は例えば、シリコン酸化膜とその他の絶縁膜とを含む積層膜である。

【0020】

上記複数の絶縁膜２２と上記複数の電極層２３は、基板１１の上方の層間絶縁膜２１上に交互に積層され、積層膜Ｐを形成している。複数の電極層２３は、Ｚ方向に互いに離隔されている。各絶縁膜２２は例えば、シリコン酸化膜である。各電極層２３は例えば、Ｗ（タングステン）層を含む金属層である。各電極層２３は例えば、ワード線として機能する。

【0021】

図１および図２に示すように、積層膜Ｐは、領域Ｒ１、Ｒ２、Ｒ３、Ｒ４を有する。領域Ｒ１は、第１領域の一例である。領域Ｒ２は、第２領域の一例である。領域Ｒ３は、第３領域の一例である。領域Ｒ４は、第４領域の一例である。

【0022】

領域Ｒ１は、コンタクトプラグ２６上に位置し、コンタクトプラグ２６と電気的に接続された領域である。領域Ｒ１は、半導体装置内のフックアップ部に相当する。領域Ｒ２は、領域Ｒ１に対してＸ方向に位置するとともに、ビアプラグ４６の上方に位置する領域である。言い換えれば、領域Ｒ２は、柱状部２４が設けられた領域である。領域Ｒ２は、半導体装置内のメモリセルアレイ部に相当する。領域Ｒ３は、領域Ｒ１に対して－Ｘ方向に位置するとともに、ビアプラグ４６の上方に位置する領域である。言い換えれば、領域Ｒ３は、柱状部２４が設けられた領域である。領域Ｒ３は、半導体装置内のメモリセルアレイ部に相当する。領域Ｒ４は、領域Ｒ１に対してＹ方向または－Ｙ方向に位置し、領域Ｒ２の電極層２３と領域Ｒ３の電極層２３とを電気的に接続する領域である。すなわち、領域Ｒ４の電極層２３は、領域Ｒ２の電極層２３および領域Ｒ３の電極層２３に連続している。領域Ｒ４は、ブリッジ領域とも呼ばれる。

【0023】

図２に示すように、積層膜Ｐには、スリットＳＴ－１、ＳＴ－２、ＳＴ－３が設けられている。スリットＳＴ－１は、第１分断部の一例であり、スリットＳＴ－２は、第２分断部の一例である。スリットＳＴ－２は、第１分断部の一例でもあり、この場合、スリットＳＴ－３は、第２分断部の一例である。

【0024】

スリットＳＴ－１は、Ｘ方向に延び、積層膜Ｐを分断している。スリットＳＴ－２は、コンタクトプラグ２６を間に挟んでスリットＳＴ－１に対してＹ方向に位置する。スリットＳＴ－２は、Ｘ方向に延び、積層膜Ｐを分断している。スリットＳＴ－３は、コンタクトプラグ２６を間に挟んでスリットＳＴ－２に対してＹ方向に位置する。スリットＳＴ－３は、Ｘ方向に延び、積層膜Ｐを分断している。

【0025】

積層膜Ｐの領域Ｒ１、Ｒ２、Ｒ３、Ｒ４は、スリットＳＴ－１、ＳＴ－２、ＳＴ－３によって分断されている。スリットＳＴ－１、ＳＴ－２、ＳＴ－３内には、絶縁膜２７が設けられている。

【0026】

図１乃至図３に示すように、領域Ｒ１の積層膜Ｐは、Ｘ方向およびＹ方向に沿って階段状に形成されている。すなわち、領域Ｒ１の積層膜Ｐは、Ｘ方向およびＹ方向に沿った階段構造を有する。より詳しくは、階段構造は、Ｚ方向の端部である最下段からＸ方向に向かう階段部ＳＰと、最下段から－Ｘ方向、Ｙ方向、および－Ｙ方向に向かうダミー階段部ＳＰｄとを有する。階段部ＳＰは、緩やかな階段状に形成されている。階段部ＳＰの電極層２３は、コンタクトプラグ２６が接続されるステップ面（すなわち、テラス領域）を有する。一方、ダミー階段部ＳＰｄは、急峻な階段状に形成されている。ダミー階段部ＳＰｄの電極層２３は、コンタクトプラグ２６が接続されるステップ面を有しない。

【0027】

図２に示すように、上段側（図２におけるＸ方向側）の階段部ＳＰのステップ面は、下段側（図２における－Ｘ方向側）の階段部のステップ面よりもＹ方向の寸法が大きい。したがって、上段側の階段部ＳＰのステップ面は、隣接するスリット間にＹ方向に沿って複数のコンタクトプラグ２６を接続可能なマージンを有する。

【0028】

各コンタクトプラグ２６は、領域Ｒ１内において層間絶縁膜２１内に設けられている。各コンタクトプラグ２６は、例えばポリシリコン層または金属層である。各コンタクトプラグ２６は、階段部ＳＰの絶縁膜２２を貫通して、対応する電極層２３のステップ面に接触している。ステップ面に接触することで、各コンタクトプラグ２６は、対応する電極層２３と電気的に接続されている。さらに、各コンタクトプラグ２６は、対応するトランジスタ１３と電気的に接続されている。

【0029】

図１に示すように、コンタクトプラグ２６は、Ｘ方向に沿って複数配置されている。図１および図３に示すように、Ｘ方向に沿って配置された複数のコンタクトプラグ２６は、異なる段（すなわち、層）の階段部ＳＰの電極層２３に接続されている。

【0030】

図２に示すように、上段側の階段部ＳＰには、隣接するスリットＳＴ－１、ＳＴ－２間に、Ｙ方向に沿って２つのコンタクトプラグ２６、２６－２が配置されている。コンタクトプラグ２６－２は、第６プラグの一例である。隣接するスリット間ＳＴ－１、ＳＴ－２にＹ方向に沿って２つのコンタクトプラグ２６、２６－２を配置することで、Ｘ方向のチップサイズを削減することができる。一方、上段側の階段部ＳＰ以外の階段部ＳＰにおいて、コンタクトプラグ２６は、隣接するスリット間に１つずつ配置されている。

【0031】

なお、図２に示すように、上段側の階段部ＳＰの隣接するスリットＳＴ－２、ＳＴ－３間にも、Ｙ方向に沿って２つのコンタクトプラグ２６、２６－２が配置されている。スリットＳＴ－２、ＳＴ－３間の配線構造は、スリットＳＴ－１、ＳＴ－２間の配線構造と同様である。具体的には、スリットＳＴ－２、ＳＴ－３間の配線構造は、スリットＳＴ－１、ＳＴ－２間の配線構造に対して、スリットＳＴ－２の中心に定義されたＸＺ平面を基準とした鏡面対称形状を有する。重複する説明を省略するため、以下では、スリットＳＴ－１、ＳＴ－２間の配線構造を中心に説明する。

【0032】

図４は、実施形態による半導体装置のコンタクトプラグ２６を示す横断面図である。図５は、実施形態による半導体装置のコンタクトプラグ２６を示す縦断面図である。図４および図５に示すように、領域Ｒ１には、層間絶縁膜２１および積層膜Ｐを貫通する複数の柱状部２８が設けられている。積層膜Ｐを形成する際には、犠牲膜と絶縁膜２２とを積層させた後に、犠牲膜を電極層２３にリプレースする。柱状部２８は、リプレースの前に、犠牲膜および絶縁膜２２を貫通して設けられる。柱状部２８は、リプレースのときに階段部ＳＰの機械強度を保つ機能をもつ。柱状部２８は、シリコン酸化膜などの絶縁膜を有する。

【0033】

柱状部２４は、領域Ｒ２、Ｒ３内において積層膜Ｐ内に設けられている。領域Ｒ２内に設けられた柱状部２４は、第１柱状部の一例である。領域Ｒ３内に設けられた柱状部２４は、第２柱状部の一例である。各柱状部２４は、Ｚ方向に延びる柱状の形状を有し、電極層２３を貫通している。図６は、実施形態による半導体装置の柱状部２４を示す断面図である。図６に示すように、柱状部２４は、積層膜Ｐの側面に順に形成されたブロック絶縁膜２４ａ、電荷蓄積層２４ｂ、トンネル絶縁膜２４ｃ、チャネル半導体層２４ｄ、およびコア絶縁膜２４ｅを含んでいる。

【0034】

ブロック絶縁膜２４ａは例えば、シリコン酸化膜である。電荷蓄積層２４ｂは例えば、シリコン窒化膜などの絶縁膜である。電荷蓄積層２４ｂは、ポリシリコン層などの半導体層でもよい。トンネル絶縁膜２４ｃは例えば、シリコン酸化膜である。チャネル半導体層２４ｄは例えば、ポリシリコン層である。コア絶縁膜２４ｅは例えば、シリコン酸化膜である。各柱状部２４内のチャネル半導体層２４ｄは、対応するトランジスタ１２と電気的に接続されている。

【0035】

図１に示すように、金属パッド４１、ビアプラグ４２、配線層４３、ビアプラグ４４、配線層４５、ビアプラグ４６、およびビアプラグ４７は、基板１１の上方に順に設けられている。ビアプラグ４７の上端は、柱状部２４に接触している。金属パッド４１は、回路部分１の対応する金属パッド３６に接合されている。その結果、柱状部２４は、ビアプラグ４７、４６、配線層４５、ビアプラグ４４、配線層４３、ビアプラグ４２、金属パッド４１、３６、ビアプラグ３５、配線層３４、ビアプラグ３３、配線層３２、およびコンタクトプラグ３１を介して、トランジスタ１２と電気的に接続されている。

【0036】

図１に示すように、金属パッド５１、ビアプラグ５２、配線層５３、およびビアプラグ５４は、基板１１の上方に順に設けられている。ビアプラグ５４の上端は、コンタクトプラグ２６に接触している。金属パッド５１は、回路部分１の対応する金属パッド３６に接合されている。その結果、コンタクトプラグ２６は、ビアプラグ５４、配線層５３、ビアプラグ５２、金属パッド５１、３６、ビアプラグ３５、配線層３４、ビアプラグ３３、配線層３２、およびコンタクトプラグ３１を介して、トランジスタ１３と電気的に接続されている。

【0037】

次に、アレイ部分２の配線４１～４７、５１～５４のレイアウトについてさらに詳述する。図７は、実施形態による半導体装置の配線レイアウトを示す平面図である。図８は、実施形態による半導体装置の配線レイアウトを示す断面図である。図８において符号Ａで示されるコンタクトプラグ２６の周辺の断面は、図７のＡ－Ａ断面である。図８において符号Ｂで示される柱状部２４の周辺の断面は、図１と同じ方向の断面である。なお、図８において符号Ｂで示される断面は、積層膜Ｐの領域Ｒ２に対応する断面である。積層膜Ｐの領域Ｒ３に対応する断面も、図８の符号Ｂと同様である。

【0038】

ビアプラグ４４は、基板１１の上方（すなわち、Ｚ方向）に設けられている。領域Ｒ２に対向して設けられたビアプラグ４４は、第１プラグの一例である。領域Ｒ３に対向して設けられたビアプラグ４４は、第８プラグの一例である。ビアプラグ４４は、基板１１の上面に交差する上方に延びている。ビアプラグ４４は、例えば、タングステンを含有する。

【0039】

各配線層４５は、ビアプラグ４４上に設けられている。領域Ｒ２に対向して設けられた配線層４５は、第１配線の一例である。領域Ｒ３に対向して設けられた配線層４５は、第５配線の一例である。配線層４５は、ビアプラグ４４と電気的に接続されている。配線層４５は、銅を含有する。配線層４５は、例えば、Ｙ方向に延びるビット線である。銅を含有することで、配線層４５を低コストで形成することができる。

【0040】

配線層４３は、ビアプラグ４４下に設けられている。配線層４３は、ビアプラグ４４と電気的に接続されている。配線層４３は、例えば、タングステンを含有する。

【0041】

ビアプラグ５４は、ビアプラグ４４に対してＺ方向に交差する－Ｘ方向に位置する。ビアプラグ５４は、ビアプラグ４４の上端と異なる高さの上端と、ビアプラグ４４の下端と同じ高さの下端とを有する。図８においては、ビアプラグ５４の上端および下端の高さが、二点鎖線によって指示されている。ビアプラグ５４は、ビアプラグ４４と同一の材料、例えばタングステンを含有する。

【0042】

コンタクトプラグ２６は、ビアプラグ５４上に設けられている。コンタクトプラグ２６は、ビアプラグ５４と電気的に接続されている。コンタクトプラグ２６は、Ｚ方向に延びている。コンタクトプラグ２６は、タングステンを含有する。

【0043】

配線層５３は、ビアプラグ５４下に設けられている。配線層５３は、配線層４３と同じ層に位置する。配線層５３は、配線層４３と同一の材料、例えばタングステンを含有する。

【0044】

ビアプラグ５４の上端は、ビアプラグ４４の上端よりも上方に位置する。ビアプラグ４６は、配線層４５上に設けられている。ビアプラグ４６は、配線層４５と電気的に接続されている。ビアプラグ４６は、ビアプラグ５４の上端と同じ高さの上端を有する。すなわち、ビアプラグ５４は、ビアプラグ４４が位置する層と、配線層４５が位置する層と、ビアプラグ４６が位置する層との複数層にわたって設けられたビアプラグである。ビアプラグ５４は、ビアプラグ４４よりも外径が大きい。

【0045】

ビアプラグ５４は、コンタクトプラグ２６の直下に設けられている。すなわち、ビアプラグ５４は、コンタクトプラグ２６に対してＸ方向およびＹ方向に殆どずれていない。ビアプラグ５４の中心は、コンタクトプラグ２６の中心に一致していてもよい。

【0046】

配線層４５の下には、絶縁層３が設けられている。絶縁層３は、ビアプラグ４４およびビアプラグ５４により貫通されている。絶縁層３は、例えばシリコン窒化膜（ＳｉＣＮ）
である。絶縁層３は、ビアプラグ４４の銅の拡散を抑制する機能を有する。

【0047】

ビアプラグ４７は、ビアプラグ４６と柱状部２４との間に設けられている。ビアプラグ４７は、Ｚ方向に延びている。ビアプラグ４７の下端の高さは、コンタクトプラグ２６の下端の高さと同じである。ビアプラグ４７は、ビアプラグ４６および柱状部２４と電気的に接続されている。

【0048】

コンタクトプラグ２６－２は、スリットＳＴ－１とスリットＳＴ－２との間において、コンタクトプラグ２６に対してＹ方向に位置する。コンタクトプラグ２６－２は、コンタクトプラグ２６の上端と同じ高さの上端と、コンタクトプラグ２６の下端と同じ高さの下端とを有する。コンタクトプラグ２６－２は、タングステンを含有する。

【0049】

コンタクトプラグ２６－２下には、ビアプラグ５４－２が設けられている。ビアプラグ５４－２は、第７プラグの一例である。ビアプラグ５４－２は、ビアプラグ５４の上端と同じ高さの上端と、ビアプラグ５４の下端と同じ高さの下端とを有する。ビアプラグ５４－２は、コンタクトプラグ２６－２と電気的に接続されている。ビアプラグ５４－２は、ビアプラグ５４と同様にタングステンを含有する。

【0050】

ビアプラグ５４－２下には、配線層５３－２が設けられている。配線層５３－２は、第４配線の一例である。配線層５３－２は、ビアプラグ５４－２と電気的に接続されている。配線層５３－２は、配線層５３と同一の材料、例えばタングステンを含有する。

【0051】

配線層５３－２下には、ビアプラグ５２－２が設けられている。ビアプラグ５２－２下には、金属パッド５１－２が設けられている。金属パッド５１－２は、回路部分１の金属パッド３６と接合されている。したがって、コンタクトプラグ２６と同様に、コンタクトプラグ２６－２はトランジスタ１３と電気的に接続されている。

【0052】

次に、以上の構成を有する実施形態による半導体装置の製造方法について説明する。図９は、実施形態による半導体装置の製造方法を示す断面図である。図１０は、図９に続く、実施形態による半導体装置の製造方法を示す断面図である。

【0053】

図９は、回路ウェハに含まれる回路部分１と、アレイウェハに含まれるアレイ部分２とを示している。図９に示すアレイ部分２の向きは、図１に示すアレイ部分２の向きとは逆向きになっている。本実施形態の半導体装置は、上述のように、回路ウェハとアレイウェハとを貼り合わせることで製造される。図９は、貼合のために向きを反転される前のアレイ部分２を示し、図１０は、貼合のために向きを反転されて回路部分１と貼り合わされた後のアレイ部分２を示している。

【0054】

図９は、回路部分１の上面Ｓ１と、アレイ部分２の上面Ｓ２とを示している。図９に示すアレイ部分２は、積層膜Ｐ下に設けられた基板６を備えている。基板６は例えば、シリコン基板などの半導体基板である。基板１１は第１基板の一例である。基板６は第２基板の一例である。

【0055】

実施形態による半導体装置は例えば、次のように製造される。まず、基板１１上に、複数のトランジスタ１２、複数のトランジスタ１３、層間絶縁膜１４、複数のコンタクトプラグ３１、配線層３２、複数のビアプラグ３３、配線層３４、複数のビアプラグ３５、および複数の金属パッド３６を形成する（図９）。また、基板６上に、層間絶縁膜２１、複数の絶縁膜２２、複数の電極層２３、複数の柱状部２４および複数のコンタクトプラグ２６、２６－２を形成する（図８、図９）。また、基板６上に、複数の金属パッド４１、複数のビアプラグ４２、配線層４３、複数のビアプラグ４４、配線層４５、複数のビアプラグ４６、および複数のビアプラグ４７を形成する（図９）。また、基板６上に、複数の金属パッド５１、５１－２、複数のビアプラグ５２、５２－２、配線層５３、５３－２、および複数のビアプラグ５４、５４－２を形成する（図８、図９）。

【0056】

次に、図１０に示すように、回路ウェハ（回路部分１）とアレイウェハ（アレイ部分２）とを機械的圧力により貼り合わせる。これにより、層間絶縁膜１４と層間絶縁膜２１とが接着される。次に、回路ウェハおよびアレイウェハを４００℃でアニールする。これにより、金属パッド３６と金属パッド４１、５１、５１－２とが接合される。金属パッド３６、４１、５１、５１－２は例えば、Ｃｕ（銅）層を含む金属層である。

【0057】

その結果、各柱状部２４が、対応するトランジスタ１２と電気的に接続され、各コンタクトプラグ２６、２６－２が、対応するトランジスタ１３と電気的に接続される（図１０）。

【0058】

その後、基板１１をＣＭＰ（Chemical Mechanical Polishing）により薄膜化し、基板６をＣＭＰにより除去した後、回路ウェハおよびアレイウェハを複数のチップに切断する。このようにして、図１に示す半導体装置が製造される。

【0059】

なお、図１は、層間絶縁膜１４と層間絶縁膜２１との境界面や、金属パッド３６と金属パッド４１、５１との境界面を示しているが、上記のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、金属パッド３６の側面の傾きや、金属パッド４１、５１の側面の傾きや、金属パッド３６と金属パッド４１、５１との位置ずれを検出することで推定することができる。

【0060】

次に、実施形態による半導体装置の一部の製造方法についてより詳細に説明する。図１１は、実施形態による半導体装置の製造方法の詳細を示す断面図である。先ず、基板６の上方に積層膜Ｐを形成する。積層膜Ｐを形成した後、積層膜Ｐの領域Ｒ２、Ｒ３内に、柱状部２４を形成する（図１１（ａ））。

【0061】

柱状部２４を形成した後、基板６の上方に、タングステンを含有するコンタクトプラグ２６、２６－２を同時に形成する（図１１（ａ）、図８）。なお、図１１（ａ）においては、積層膜Ｐおよびコンタクトプラグ２６－２の図示を省略している。コンタクトプラグ２６、２６－２は、積層膜Ｐの領域Ｒ１において積層膜Ｐの電極層２３と電気的に接続されるように形成する。また、柱状部２４上に、ビアプラグ４７を形成する。

【0062】

コンタクトプラグ２６、２６－２およびビアプラグ４７を形成した後、コンタクトプラグ２６に対してＸ方向に間隔を空けて、基板６の上方に銅を含有する配線層４５を形成する（図１１（ａ））。配線層４５は、柱状部２４と電気的に接続されるようにビアプラグ４６上に形成される。

【0063】

配線層４５を形成した後、配線層４５上に絶縁層３を形成する（図１１（ａ））。絶縁層３は、コンタクトプラグ２６、２６－２の上方にわたって形成される。絶縁層３を形成した後、絶縁層３上に層間絶縁膜２１を形成する（図１１（ａ））。

【0064】

層間絶縁膜２１を形成した後、層間絶縁膜２１上にマスク層８を形成する（図１１（ａ））。マスク層８を形成した後、ビアプラグ２６、２６－２の上方のマスク層８に開口部Ｈ１を形成する。開口部Ｈ１の形成は、例えば、ＳＭＡＰ（Stacked Mask Process）によって行う。

【0065】

次いで、開口部Ｈ１が形成されたマスク層８をマスクとしたＲＩＥ（Reactive Ion Etching）によって、層間絶縁膜２１にホールＨ２を形成する（図１１（ｂ））。ホールＨ２は、層間絶縁膜２１および絶縁層３を貫通してコンタクトプラグ２６、２６－２を露出させるように形成される。ホールＨ２を形成した後、マスク層８を除去する。マスク層８の除去は、例えば、アッシングによって行う。

【0066】

マスク層８を除去した後、ホールＨ２を埋めるように層間絶縁膜２１上にマスク層９を形成する（図１１（ｃ））。マスク層９を形成した後、配線層４５の上方のマスク層９に開口部（図示せず）を形成する。開口部の形成は、例えば、ＳＭＡＰによって行う。

【0067】

次いで、開口部が形成されたマスク層９をマスクとしたＲＩＥによって、層間絶縁膜２１にホールＨ３を形成する（図１１（ｃ））。このとき、絶縁層３がエッチングストッパとして機能することで、ホールＨ３は絶縁層３に達するまで形成される。

【0068】

図１２は、図１１に続く、実施形態による半導体装置の製造方法を示す断面図である。ホールＨ３を形成した後、マスク層９を除去する（図１２（ａ））。マスク層９の除去は、例えば、アッシングによって行う。

【0069】

マスク層９を除去した後、配線層４５上の絶縁層３を除去することで、配線層４５まで層間絶縁膜２１を貫通するホールＨ４を形成する（図１２（ｂ））。配線層４５上の絶縁層３の除去は、例えば、ドライエッチングによって行ってもよい。ホールＨ２、Ｈ４が形成された基板６にウェットエッチングを行うことで、ＲＩＥによって生じた残渣を基板６上から除去する（図１２（ｂ））。ウェットエッチングに用いる薬液は、例えば、塩酸（ＨＣＬ）、希フッ酸（ＤＨＦ）およびコリン（ＴＭＹ）を含む。

【0070】

図１３は、第１比較例による半導体装置の製造方法を示す断面図である。図１３（ａ）において、「＋」は、ＲＩＥに用いる電荷すなわちイオンを示している。ここで、第１比較例として、コンタクトプラグ２６の上方に、ビアプラグ５４の代わりに銅を含有する配線層４５０を形成する例を説明する。第１比較例においては、ＲＩＥによってコンタクトプラグ２６の上方にホールＨ２を形成するときに（図１３（ａ））、コンタクトプラグ２６と電極層２３との間の容量に、電荷が蓄積される。なお、柱状部２４の上方にホールＨ３を形成するときも、柱状部２４と電極層２３との間の容量に、電荷が蓄積される。しかし、柱状部２４と電極層２３との間の容量は、コンタクトプラグ２６と電極層２３との間の容量よりも小さい。このため、柱状部２４と電極層２３との間の容量に蓄積される電荷の電荷量は、コンタクトプラグ２６と電極層２３との間の容量に蓄積される電荷の電荷量と比較して無視できるほど小さい。

【0071】

コンタクトプラグ２６と電極層２３との間の容量に電荷が蓄積されると、ホールＨ２を形成した後のウェットエッチングのときに、配線層４５０が薬液に溶けて消失してしまう（図１３（ｂ））。これは、銅の電位と薬液のｐＨとの相関関係に基づく電池効果に因るものである。具体的には、ウェットエッチングのときに、コンタクトプラグ２６と電極層２３との間の容量に蓄積された電荷が配線層４５０に移動することで、配線層４５０が０［Ｖ］より大きい電位をもつ。銅で構成された配線層４５０が０［Ｖ］より大きい電位をもった状態で酸性の薬液（塩酸および希フッ酸等）に触れると、電池効果によって配線層４５０が薬液に溶出してしまう。したがって、第１比較例においては、配線層４５０の消失によって電気特性が劣化してしまう。

【0072】

次に、第２比較例として、配線層４５０に複数のビアプラグ４４０を接続した例を説明する。図１４は、第２比較例による半導体装置の製造方法を用いて製造される半導体装置の配線レイアウトを示す平面図である。図１５は、第２比較例による半導体装置の製造方法を用いて製造される半導体装置の配線レイアウトを示す断面図である。第２比較例においては、１つの配線層４５０に６個のビアプラグ４４０を接続する。これにより、ウェットエッチングのときに、コンタクトプラグ２６と電極層２３との間の容量に蓄積された電荷が、薬液に触れる配線層４５０の６箇所の位置（すなわち、６個のビアプラグ４４０がそれぞれ形成される６個のホールＨ２に対応する位置）まで分散して移動する。これにより、１つの配線層４５０に１個のビアプラグ４４０を接続する場合（図１３（ａ））と比較して、薬液に触れる配線層４５０の電位を６箇所の位置において約１／６に低減する。配線層４５０の電位を低減することで、電池効果による配線層４５０の消失を抑制する。また、電池効果によって部分的な配線層４５０の消失が生じたとしても、残存する配線層４５０に接続された少なくとも１つのビアプラグ４４０によって、金属パッド５１とコンタクトプラグ２６との導通を維持する。しかしながら、第２比較例においては、配線層４５０に６個のビアプラグ４４０を接続する必要上、配線層４５０のＸ方向のサイズが大きくなってしまう。また、配線層４５０のＸ方向のサイズが大きくなることで、隣接するスリットＳＴ－１、ＳＴ－２間に２つのコンタクトプラグ２６、２６－２を形成するマージンを確保することが困難となる。したがって、第２比較例においては、電気特性の劣化をある程度抑制できても、チップサイズを縮小することはできない。

【0073】

これに対して、上述のように実施形態では、ウェットエッチングの前に、コンタクトプラグ２６上に銅を含有する配線層４５０を形成せず、代わりに、コンタクトプラグ２６を露出させるようにホールＨ２を形成する。これにより、銅で構成された配線層４５０の消失および配線層４５０のサイズの拡大を構造上回避することができる。したがって、実施形態によれば、電気特性の劣化を抑制しつつチップサイズを縮小化することができる。

【0074】

図１６は、図１２に続く、実施形態による半導体装置の製造方法を示す断面図である。基板６のウェットエッチングを行った後、配線層４５上に、タングステンを含有するビアプラグ４４を形成する。ビアプラグ４４の形成は、ホールＨ４（図１２（ｂ）参照）を埋めるように行われる。また、ビアプラグ４４の形成と同時に、コンタクトプラグ２６上に、タングステンを含有するビアプラグ５４を形成する。ビアプラグ５４の形成は、ホールＨ２を埋めるように行われる。ビアプラグ４４、５４を形成した後、ＣＭＰ（Chemical Mechanical Polisher）によって層間絶縁膜２１上のタングステンを除去する（図１６（ａ））。

【0075】

ＣＭＰを行った後、ビアプラグ４４上に、タングステンを含有する配線層４３を形成する。配線層４３の形成と同時に、ビアプラグ５４上に、タングステンを含有する配線層５３を形成する（図１６（ｂ））。

【0076】

以上述べたように、実施形態による半導体装置は、基板１１と、ビアプラグ４４と、配線層４５と、配線層４３と、ビアプラグ５４と、コンタクトプラグ２６と、配線層５３とを備える。ビアプラグ４４は、基板１１の上方に設けられ、基板１１の上面に交差するＺ方向に延びる。配線層４５は、ビアプラグ４４上に設けられ、銅を含有する。配線層４３は、ビアプラグ４４下に設けられている。ビアプラグ５４は、ビアプラグ４４に対してＺ方向に交差する－Ｘ方向に位置する。ビアプラグ５４は、ビアプラグ４４の上端と異なる高さの上端と、ビアプラグ４４の下端と同じ高さの下端とを有する。コンタクトプラグ２６は、ビアプラグ５４上に設けられ、Ｚ方向に延び、タングステンを含有する。配線層５３は、ビアプラグ５４下に設けられている。これにより、コンタクトプラグ２６下に銅を含有する配線層４５０（図１３～図１５参照）を設けることを要しないので、配線層４５０の消失による電気特性の劣化と、配線層４５０のサイズの拡大とを回避することができる。したがって、実施形態によれば、電気特性の劣化を抑制しつつチップサイズを縮小化することが可能となる。

【0077】

また、実施形態では、ビアプラグ５４の上端が、ビアプラグ４４の上端よりも上方に位置する。また、配線層４５上には、ビアプラグ５４の上端と同じ高さの上端を有するビアプラグ４６が設けられている。これにより、コンタクトプラグ２６と配線層５３とを導通させる配線（すなわち、ビアプラグ５４）の製造工数を最小限に抑えることができる。

【0078】

また、実施形態によれば、ビアプラグ５４をコンタクトプラグ２６の直下に設けることで、チップサイズを更に縮小化することが可能となる。

【0079】

また、実施形態によれば、ビアプラグ４４およびビアプラグ５４が同一の材料を含有することで、ビアプラグ４４、５４を同時に形成することができる。これにより、半導体装置の製造工数を削減することができる。

【0080】

また、実施形態によれば、ビアプラグ５４の外径をビアプラグ４４の外径よりも大きく形成することで、複数層にわたる高さのビアプラグ５４を適切に形成することができる。

【0081】

また、実施形態によれば、配線層４３および配線層５３が同一の材料を含有することで、配線層４３、５３を同時に形成することができる。これにより、半導体装置の製造工数を削減することができる。

【0082】

また、実施形態では、配線層４５下に、ビアプラグ４４、５４により貫通された絶縁層３が設けられている。これにより、配線層４５に含有される銅が層間絶縁膜２１に拡散することを抑制することができる。

【0083】

また、実施形態による半導体装置は、積層膜Ｐと、柱状部２４と、ビアプラグ４７とを更に備える。積層膜Ｐは、Ｚ方向に積層され互いに絶縁された複数の電極層２３を含む。積層膜Ｐは、コンタクトプラグ２６上に位置しコンタクトプラグ２６と電気的に接続された領域Ｒ１を有する。積層膜Ｐは更に、領域Ｒ１に対してＸ方向に位置するとともにビアプラグ４６の上方に位置する領域Ｒ２を有する。柱状部２４は、領域Ｒ２内に設けられている。柱状部２４は、Ｚ方向に延びる半導体層２４ｄと、半導体層２４ｄと電極層２３との間に設けられた電荷蓄積層２４ｂとを含む。ビアプラグ４７は、ビアプラグ４６と柱状部２４との間に設けられ、Ｚ方向に延びる。これにより、三次元半導体記憶装置において、電気特性の劣化を抑制しつつチップサイズを縮小化することが可能となる。

【0084】

また、実施形態による半導体装置は、スリットＳＴ－１と、スリットＳＴ－２と、コンタクトプラグ２６－２と、ビアプラグ５４－２と、配線層５３－２とを更に備える。スリットＳＴ－１は、Ｘ方向に延び、積層膜Ｐを分断する。スリットＳＴ－２は、コンタクトプラグ２６を間に挟んでスリットＳＴ－１に対してＹ方向に位置する。スリットＳＴ－２は、Ｘ方向に延び、積層膜Ｐを分断する。コンタクトプラグ２６－２は、スリットＳＴ－１とスリットＳＴ－２との間においてコンタクトプラグ２６に対してＹ方向に位置する。コンタクトプラグ２６－２は、コンタクトプラグ２６の上端と同じ高さの上端と、コンタクトプラグ２６の下端と同じ高さの下端とを有し、タングステンを含有する。ビアプラグ５４－２は、コンタクトプラグ２６－２下に設けられている。ビアプラグ５４－２は、ビアプラグ５４の上端と同じ高さの上端と、ビアプラグ５４の下端と同じ高さの下端とを有する。配線層５３－２は、ビアプラグ５４－２下に設けられている。これにより、隣接するスリットＳＴ－１、ＳＴ－２間に、Ｙ方向に沿って２つのコンタクトプラグ２６、２６－２を設けることができるので、チップサイズを効果的に縮小化することができる。

【0085】

また、実施形態によれば、ビアプラグ５４－２がビアプラグ４４、５４と同一の材料を含有することで、ビアプラグ４４、５４、５４－２を同時に形成することができる。これにより、チップサイズを効果的に縮小化しつつ半導体装置の製造工数を削減することができる。

【0086】

また、実施形態によれば、配線層５３－２が配線層４３、５３と同一の材料を含有することで、配線層４３、５３、５３－２を同時に形成することができる。これにより、チップサイズを効果的に縮小化しつつ半導体装置の製造工数を削減することができる。

【0087】

また、実施形態では、積層膜Ｐが、領域Ｒ３と領域Ｒ４とを更に有する。領域Ｒ３は、領域Ｒ１に対して－Ｘ方向に位置し、領域Ｒ２と同様に柱状部２４が設けられている。領域Ｒ４は、領域Ｒ１に対してＹ方向に位置する。領域Ｒ４は、領域Ｒ２の電極層２３と、領域Ｒ３の電極層２３とを電気的に接続する。これにより、階段構造をセル領域の中央部に形成することができるので、階段構造をセル領域の外側に形成する場合と比較して電極層２３の長さおよび抵抗値を低減させることができる。

【0088】

次に、実施形態の変形例について説明する。これまでは、領域Ｒ１の積層膜Ｐが階段構造を有する実施形態について説明した。これに対して、図１７に示すように、領域Ｒ１内の積層膜Ｐは、コンタクトプラグ２６およびコンタクトプラグ２６の外周に設けられた絶縁層２５による貫通部分を除いて、領域Ｒ２、Ｒ３内の積層膜Ｐに連続していてもよい。

【0089】

以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。

【符号の説明】

【0090】

３：絶縁層、１１：基板、１２：トランジスタ、１３：トランジスタ、２１：層間絶縁膜、２３：電極層、２４：柱状部、２６：コンタクトプラグ、２６－２：コンタクトプラグ、４１：金属パッド、４２：ビアプラグ、４３：配線層、４４：ビアプラグ、４５：配線層、４６：ビアプラグ、４７：ビアプラグ、５１：金属パッド、５２：ビアプラグ、５３：配線層、５４：ビアプラグ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】