知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024168856
(43)【公開日】2024-12-05
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 25/07 20060101AFI20241128BHJP
【ＦＩ】
H01L25/04 C
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2023085872
(22)【出願日】2023-05-25
(71)【出願人】
【識別番号】000006013
【氏名又は名称】三菱電機株式会社
(74)【代理人】
【識別番号】100088672
【弁理士】
【氏名又は名称】吉竹 英俊
(74)【代理人】
【識別番号】100088845
【弁理士】
【氏名又は名称】有田 貴弘
(72)【発明者】
【氏名】山下 哲生
(57)【要約】
【課題】本開示は、半導体装置においてノイズ耐量低下および寄生発振を抑制することを目的とする。
【解決手段】半導体装置１０１は、互いに並列接続された複数の半導体チップ４１，４２と、ソース電極３と、ソース電３に接続された第１ソースパターン１２と、ソースセンス端子４と、ソースセンス端子４に接続された第２ソースパターン１３と、を備え、各半導体チップ４１，４２の表面は、第１ソースパターン１２と接続され、複数の半導体チップ４１，４２のうち１つの半導体チップ４１である基準チップの表面は、第２ソースパターン１３と接続され、基準チップ以外の半導体チップ４２である少なくとも１つの非基準チップの表面は、第２ソースパターン１３と接続されず、基準チップのゲート抵抗の抵抗値は、非基準チップのゲート抵抗の抵抗値より大きい。
【選択図】図１
【解決手段】半導体装置１０１は、互いに並列接続された複数の半導体チップ４１，４２と、ソース電極３と、ソース電３に接続された第１ソースパターン１２と、ソースセンス端子４と、ソースセンス端子４に接続された第２ソースパターン１３と、を備え、各半導体チップ４１，４２の表面は、第１ソースパターン１２と接続され、複数の半導体チップ４１，４２のうち１つの半導体チップ４１である基準チップの表面は、第２ソースパターン１３と接続され、基準チップ以外の半導体チップ４２である少なくとも１つの非基準チップの表面は、第２ソースパターン１３と接続されず、基準チップのゲート抵抗の抵抗値は、非基準チップのゲート抵抗の抵抗値より大きい。
【選択図】図１
【特許請求の範囲】
【請求項1】
互いに並列接続された複数の半導体チップと、
ソース電極と、
前記ソース電極に接続された第１ソースパターンと、
ソースセンス端子と、
前記ソースセンス端子に接続された第２ソースパターンと、を備え、
各前記半導体チップの表面は、前記第１ソースパターンと接続され、
前記複数の半導体チップのうち１つの半導体チップである基準チップの表面は、前記第２ソースパターンと接続され、
前記基準チップ以外の前記半導体チップである少なくとも１つの非基準チップの表面は、前記第２ソースパターンと接続されず、
前記基準チップのゲート抵抗の抵抗値は、前記非基準チップのゲート抵抗の抵抗値より大きい、
半導体装置。
ソース電極と、
前記ソース電極に接続された第１ソースパターンと、
ソースセンス端子と、
前記ソースセンス端子に接続された第２ソースパターンと、を備え、
各前記半導体チップの表面は、前記第１ソースパターンと接続され、
前記複数の半導体チップのうち１つの半導体チップである基準チップの表面は、前記第２ソースパターンと接続され、
前記基準チップ以外の前記半導体チップである少なくとも１つの非基準チップの表面は、前記第２ソースパターンと接続されず、
前記基準チップのゲート抵抗の抵抗値は、前記非基準チップのゲート抵抗の抵抗値より大きい、
半導体装置。
【請求項2】
各前記半導体チップの前記ゲート抵抗は、各前記半導体チップに外付けされた外付けゲート抵抗と、各前記半導体チップのチップ内部に存在する内部ゲート抵抗との合成抵抗である、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項3】
前記基準チップの前記外付けゲート抵抗の抵抗値は、前記基準チップの前記内部ゲート抵抗の抵抗値よりも大きく、
前記非基準チップの前記外付けゲート抵抗の抵抗値は、前記非基準チップの前記内部ゲート抵抗の抵抗値の半分以下である、
請求項２に記載の半導体装置。
前記非基準チップの前記外付けゲート抵抗の抵抗値は、前記非基準チップの前記内部ゲート抵抗の抵抗値の半分以下である、
請求項２に記載の半導体装置。
【請求項4】
前記基準チップの前記外付けゲート抵抗の抵抗値は、前記非基準チップの前記外付けゲート抵抗の抵抗値の３倍以上である、
請求項１から請求項３のいずれか１項に記載の半導体装置。
請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項5】
各前記半導体チップの前記ゲート抵抗は負の温度特性を有する、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項6】
少なくとも１つの非基準チップは２個以上５個以下の非基準チップであり、
前記半導体チップの配列ピッチは５ｍｍ以上である、
請求項３に記載の半導体装置。
前記半導体チップの配列ピッチは５ｍｍ以上である、
請求項３に記載の半導体装置。
【請求項7】
前記半導体チップはワイドバンドギャップ半導体により構成される、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
特許文献１には、複数のパワー半導体モジュールを互いに並列接続して構成した電力変換装置が記載されている。この電力変換装置によれば、スイッチング動作時に発生する寄生発振を抑制しつつ、スイッチング損失を低減可能である。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－４４９９６号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献１の電力変換装置は、並列接続された複数の半導体モジュール（半導体チップ）を備えており、各半導体チップのソース電極は、ソースセンス駆動端子と接続されている。このような構造では、ソースのループ電流により磁束が発生し、ノイズ耐量が低下するという問題があった。また、ループ電流に端を発して電流バランスの悪化が引き起こされ、寄生発振が生じるという問題があった。
【0005】
本開示は、上記の問題点を解決するためになされたものであり、半導体装置においてノイズ耐量低下および寄生発振を抑制することを目的とする。
【課題を解決するための手段】
【0006】
本開示の半導体装置は、互いに並列接続された複数の半導体チップと、ソース電極と、ソース電極に接続された第１ソースパターンと、ソースセンス端子と、ソースセンス端子に接続された第２ソースパターンと、を備え、各半導体チップの表面は、第１ソースパターンと接続され、複数の半導体チップのうち１つの半導体チップである基準チップの表面は、第２ソースパターンと接続され、基準チップ以外の半導体チップである少なくとも１つの非基準チップの表面は、第２ソースパターンと接続されず、基準チップのゲート抵抗の抵抗値は、非基準チップのゲート抵抗の抵抗値より大きい。
【発明の効果】
【0007】
本開示の半導体装置によれば、非基準チップの表面は第２ソースパターンを介してソースセンス端子と接続されないため、ソースのループ電流によるノイズ耐量低下が抑制される。また、基準チップのゲート抵抗の抵抗値が、非基準チップのゲート抵抗の抵抗値より大きいため、ターンオン時のｄｉ／ｄｔが半導体チップ間で揃えられ、正帰還ループの利得低下を実現しつつ、寄生発振を抑制することができる。
【図面の簡単な説明】
【0008】
【図1】実施の形態１に係る半導体装置の構成図である。
【図2】実施の形態１に係る半導体装置の回路図である。
【図3】実施の形態２に係る半導体装置の回路図である。
【図4】実施の形態３に係る半導体装置の構成図である。
【図5】実施の形態３に係る半導体装置における半導体チップの配列ピッチを示す図である。
【図6】実施の形態３に係る半導体装置の回路図である。
【発明を実施するための形態】
【0009】
＜Ａ．実施の形態１＞
＜Ａ－１．構成＞
図１は、実施の形態１に係る半導体装置１０１の構成図である。半導体装置１０１は、絶縁基板１と、絶縁基板１上に形成されたゲート端子２、ソース電極３、ソースセンス端子４、ドレイン電極５、ゲートパターン１１、第１ソースパターン１２、第２ソースパターン１３、ドレインパターン１４、第１ゲート抵抗２１、および第２ゲート抵抗２２を備えて構成される。
＜Ａ－１．構成＞
図１は、実施の形態１に係る半導体装置１０１の構成図である。半導体装置１０１は、絶縁基板１と、絶縁基板１上に形成されたゲート端子２、ソース電極３、ソースセンス端子４、ドレイン電極５、ゲートパターン１１、第１ソースパターン１２、第２ソースパターン１３、ドレインパターン１４、第１ゲート抵抗２１、および第２ゲート抵抗２２を備えて構成される。
【0010】
ソース電極３と第１ソースパターン１２とは、アルミワイヤなどで電気的に接続されている。ドレイン電極５とドレインパターン１４とは、アルミワイヤなどで電気的に接続されている。ソースセンス端子４と第２ソースパターン１３とは、アルミワイヤなどで電気的に接続されている。ゲート端子２とゲートパターン１１とは、アルミワイヤなどで電気的に接続されている。
【0011】
ドレインパターン１４上には、２つの半導体チップ、すなわち第１半導体チップ４１と第２半導体チップ４２とが搭載される。第１半導体チップ４１の表面は、第１ソースワイヤ５１により第１ソースパターン１２と接続され、第２ソースワイヤ５２により第２ソースパターン１３と接続される。第１半導体チップ４１のゲートパッド３１は、アルミワイヤなどで第１ゲート抵抗２１と電気的に接続されている。すなわち、第１ゲート抵抗２１は第１半導体チップ４１の外付け抵抗である。
【0012】
第２半導体チップ４２の表面は、第１ソースワイヤ５１により第１ソースパターン１２と接続される。第２半導体チップ４２の表面は、第１半導体チップ４２とは異なり、第２ソースパターン１３とは接続されない。第２半導体チップ４２のゲートパッド３２は、アルミワイヤなどで第２ゲート抵抗２２と電気的に接続されている。すなわち、第２ゲート抵抗２２は第２半導体チップ４２の外付け抵抗である。
【0013】
図２は、半導体装置１０１の回路図である。図２に示されるように、第１半導体チップ４１はＭＯＳＦＥＴ７１を構成し、第２半導体チップ４２はＭＯＳＦＥＴ７２を構成する。ＭＯＳＦＥＴ７１，７２のドレインは共にドレイン電極５に接続され、ＭＯＳＦＥＴ７１，７２のソースは共にソース電極３に接続されている。このように、第１半導体チップ４１と第２半導体チップ４２とは、ドレイン電極５とソース電極３との間で並列接続されている。第１半導体チップ４１のゲートは第１ゲート抵抗２１を介してゲート端子２に接続されている。第２半導体チップ４２のゲートは第２ゲート抵抗２２を介してゲート端子２に接続されている。
【0014】
第１半導体チップ４１の表面は、第２ソースパターン１３を介してソースセンス端子４と接続されている。従って、第１半導体チップ４１の表面の電位がソースセンス端子４の基準電位となる。本願明細書では、ソースセンス端子４の基準電位を供給する半導体チップを基準チップと称し、ソースセンス端子４の基準電位を供給しない半導体チップを非基準チップと称する。基準チップである第１半導体チップ４１には、駆動時に正帰還（高ｄｉ／ｄｔ）がかかる。一方、非基準チップである第２半導体チップ４２は、駆動時に負帰還（低ｄｉ／ｄｔ）がかかる。そのため、半導体チップ間でターンオン電流の立ち上がり（ｄｉ／ｄｔ）にアンバランスが発生する。
【0015】
そこで、半導体装置１０１では、基準チップである第１半導体チップ４１に接続された第１ゲート抵抗２１の抵抗値を、基準チップではない第２半導体チップ４２に接続された第２ゲート抵抗２２の抵抗値よりも大きくする。より具体的には、第１ゲート抵抗２１の抵抗値を第２ゲート抵抗２２の抵抗値の３倍以上とする。これにより、ターンオン時のｄｉ／ｄｔを半導体チップ間で揃え、正帰還ループの利得低下を実現しつつ、損失悪化を最小限に抑制することができる。
【0016】
なお、全ての半導体チップの表面からソースセンス端子４の基準電位をとることは、製造上の都合で実現困難である。また、全ての半導体チップの表面からソースセンス端子４の基準電位をとると、ソースのループ電流により磁束が発生し、ノイズ耐量低下に繋がる。そのため、半導体装置１０１では、第１半導体チップ４１のみを基準チップとしている。
【0017】
第１ゲート抵抗２１および第２ゲート抵抗２２は、負の温度特性を有することが望ましい。ゲート抵抗が正の温度特性を有する場合、高温で抵抗値が増大して不必要に損失を悪化させてしまう。負の温度特性を有する抵抗が第１ゲート抵抗２１および第２ゲート抵抗２２に用いられることにより、半導体チップ間のターンオン電流の立ち上がりのバランスが改善すると共に、実動作における損失低減が図られる。
【0018】
図２では、第１半導体チップ４１および第２半導体チップ４２をＭＯＳＦＥＴのチップとしたが、これらは他のスイッチング素子またはダイオード素子のチップであってもよい。
【0019】
第１半導体チップ４１および第２半導体チップ４２は、ワイドバンドギャップ半導体によって構成されてもよい。ワイドバンドギャップ半導体は耐電圧性が高く、許容電流密度も高いため、スイッチング素子またはダイオード素子の小型化が可能であり、これら小型化されたスイッチング素子またはダイオード素子の高効率化が可能となる。
【0020】
＜Ａ－２．効果＞
実施の形態１に係る半導体装置１０１は、互いに並列接続された複数の半導体チップ４１，４２と、ソース電極３と、ソース電極３に接続された第１ソースパターン１２と、ソースセンス端子４と、ソースセンス端子４に接続された第２ソースパターン１３と、を備える。各半導体チップ４１，４２の表面は、第１ソースパターン１２と接続される。複数の半導体チップ４１，４２のうち１つの半導体チップである基準チップ４１の表面は、第２ソースパターン１３と接続される。基準チップ４１以外の半導体チップである少なくとも１つの非基準チップ４２の表面は、第２ソースパターン１３と接続されない。半導体チップ４１のみが基準チップとなることで、ソースのループ電流によるノイズ耐量低下が抑制される。
実施の形態１に係る半導体装置１０１は、互いに並列接続された複数の半導体チップ４１，４２と、ソース電極３と、ソース電極３に接続された第１ソースパターン１２と、ソースセンス端子４と、ソースセンス端子４に接続された第２ソースパターン１３と、を備える。各半導体チップ４１，４２の表面は、第１ソースパターン１２と接続される。複数の半導体チップ４１，４２のうち１つの半導体チップである基準チップ４１の表面は、第２ソースパターン１３と接続される。基準チップ４１以外の半導体チップである少なくとも１つの非基準チップ４２の表面は、第２ソースパターン１３と接続されない。半導体チップ４１のみが基準チップとなることで、ソースのループ電流によるノイズ耐量低下が抑制される。
【0021】
また、基準チップである第１半導体チップ４１のゲート抵抗の抵抗値が、非基準チップである第２半導体チップ４２のゲート抵抗の抵抗値より大きいことで、ターンオン時のｄｉ／ｄｔが半導体チップ間で揃えられ、正帰還ループの利得低下を実現しつつ、損失悪化を最小限に抑制することができる。
【0022】
【0023】
図３は、半導体装置１０２の回路図である。半導体装置１０２は、第１半導体チップ４１と第２半導体チップ４２が、それぞれチップ内部にゲート抵抗を有している点で、半導体装置１０１と異なる。これらのチップ内部のゲート抵抗を、第１半導体チップ４１において第１内部ゲート抵抗６１、第２半導体チップ４２において第２内部ゲート抵抗６２と称する。すなわち、第１半導体チップ４１は、ＭＯＳＦＥＴ７１と第１内部ゲート抵抗６１とを含み、第２半導体チップ４２は、ＭＯＳＦＥＴ７２と第２内部ゲート抵抗６２とを含んでいる。
【0024】
このような構成により、ＭＯＳＦＥＴ７１のゲート抵抗は第１内部ゲート抵抗６１と第１ゲート抵抗２１の合成抵抗となり、ＭＯＳＦＥＴ７２のゲート抵抗は第２内部ゲート抵抗６２と第２ゲート抵抗２２の合成抵抗となる。ゲート抵抗の抵抗値が同じ場合、ゲート抵抗が半導体チップの内部またはより半導体チップに近いところにある方が、発振抑制の効果が得られる。従って、第１半導体チップ４１および第２半導体チップ４２がそれらの内部にゲート抵抗を有する構成であることで、実施の形態１の構成に比べて発振抑制の効果が得られる。
【0025】
外付け抵抗と同様、第１内部ゲート抵抗６１および第２内部ゲート抵抗６２も負の温度特性を有することが望ましい。負の温度特性を有する抵抗が第１内部ゲート抵抗６１および第２内部ゲート抵抗６２に用いることにより、半導体チップ間のターンオン電流の立ち上がりのバランスが改善すると共に、実動作における損失低減が図られる。
【0026】
半導体装置１０２は、実施の形態１に係る半導体装置１０１と同様、並列に接続された２つの半導体チップを備えている。そして、基準チップである第１半導体チップ４１に接続された第１ゲート抵抗２１は、第１内部ゲート抵抗６１以上の抵抗値を有することが望ましい。また、非基準チップである第２半導体チップ４２に接続された第２ゲート抵抗２２は、第２内部ゲート抵抗６２以上の抵抗値を有することが望ましい。このように、各半導体チップに適切な外付け抵抗を直列接続することにより、ターンオン時のｄｉ／ｄｔを第１半導体チップ４１と第２半導体チップ４２とで揃えつつ、損失悪化を最小限に抑制する効果が得られる。
【0027】
＜Ｂ－２．効果＞
実施の形態２に係る半導体装置１０２において、第１半導体チップ４１のゲート抵抗は、第１半導体チップ４１の外付けゲート抵抗である第１ゲート抵抗２１と、第１半導体チップ４１の内部に存在する第１内部ゲート抵抗６１との合成抵抗である。また、第２半導体チップ４２のゲート抵抗は、第２半導体チップ４２の外付けゲート抵抗である第２ゲート抵抗２２と、第２半導体チップ４２の内部に存在する第２内部ゲート抵抗６２との合成抵抗である。このような構成により、実施の形態１の構成よりも発振抑制の効果が得られる。
実施の形態２に係る半導体装置１０２において、第１半導体チップ４１のゲート抵抗は、第１半導体チップ４１の外付けゲート抵抗である第１ゲート抵抗２１と、第１半導体チップ４１の内部に存在する第１内部ゲート抵抗６１との合成抵抗である。また、第２半導体チップ４２のゲート抵抗は、第２半導体チップ４２の外付けゲート抵抗である第２ゲート抵抗２２と、第２半導体チップ４２の内部に存在する第２内部ゲート抵抗６２との合成抵抗である。このような構成により、実施の形態１の構成よりも発振抑制の効果が得られる。
【0028】
＜Ｃ．実施の形態３＞
＜Ｃ－１．構成＞
実施の形態２の半導体装置１０２が並列接続された２つの半導体チップを備えるのに対して、実施の形態３の半導体装置１０３は並列接続された３つ以上６つ以下の半導体チップを備える。以下の説明では、半導体装置１０３が３つの半導体チップを備えるものとして説明する。
＜Ｃ－１．構成＞
実施の形態２の半導体装置１０２が並列接続された２つの半導体チップを備えるのに対して、実施の形態３の半導体装置１０３は並列接続された３つ以上６つ以下の半導体チップを備える。以下の説明では、半導体装置１０３が３つの半導体チップを備えるものとして説明する。
【0029】
図４は、実施の形態３に係る半導体装置１０３の構成図である。半導体装置１０３は、実施の形態２に係る半導体装置１０２の構成に加えて、第３半導体チップ４３と第３ゲート抵抗２３とを備えている。第３ゲート抵抗２３は第３半導体チップ４３の外付け抵抗である。
【0030】
第３半導体チップ４３は、ドレインパターン１４上に搭載される。第３半導体チップ４３の表面は第１ソースワイヤ５１によって第１ソースパターン１２と電気的に接続される。第３半導体チップ４３の表面は、第２半導体チップ４２と同様、第２ソースパターン１３には接続されない。すなわち、第３半導体チップ４３は非基準チップである。第３半導体チップ４３のゲートパッド３３は、アルミワイヤ等によって第３ゲート抵抗２３と電気的に接続される。
【0031】
図５は、半導体装置１０３における半導体チップの配列ピッチを示している。図５に示されるように、半導体装置１０３における半導体チップの配列ピッチは５ｍｍ以上である。この５ｍｍは、製造上確保しなければならない距離である。
【0032】
図６は、半導体装置１０３の回路図である。第１半導体チップ４１、第２半導体チップ４２、および第３半導体チップ４３は、ドレイン電極５とソース電極３との間に並列接続されている。第３半導体チップ４３は、ＭＯＳＦＥＴ７３と第３内部ゲート抵抗６３とを含んでいる。第３内部ゲート抵抗６３は第３ゲート抵抗２３に接続される。
【0033】
半導体装置１０３において、基準チップおよび非基準チップにおける外付け抵抗と内部抵抗との抵抗値の関係は、実施の形態２に係る半導体装置１０２と同様である。非基準チップである第３半導体チップ４３の外付け抵抗である第３ゲート抵抗２３は、第３内部ゲート抵抗６３の半分以下の抵抗値を有する。以上の構成により、現行プロセスで対応可能な領域で、ターンオン時の各半導体チップのｄｉ／ｄｔを揃えつつ、損失悪化を最小限に抑制することができる。
【0034】
半導体装置１０３における全ての半導体チップは、ワイドバンドギャップ半導体によって構成されてもよい。ワイドバンドギャップ半導体は耐電圧性が高く、許容電流密度も高いため、スイッチング素子またはダイオード素子の小型化が可能であり、これら小型化されたスイッチング素子またはダイオード素子の高効率化が可能となる。
【0035】
＜Ｃ－２．効果＞
実施の形態３に係る半導体装置１０３において、少なくとも１つの非基準チップは２個以上５個以下の非基準チップであり、半導体チップの配列ピッチは５ｍｍ以上である。以上の構成により、現行プロセスで対応可能な領域で、ターンオン時の各半導体チップのｄｉ／ｄｔを揃えつつ、損失悪化を最小限に抑制することができる。
実施の形態３に係る半導体装置１０３において、少なくとも１つの非基準チップは２個以上５個以下の非基準チップであり、半導体チップの配列ピッチは５ｍｍ以上である。以上の構成により、現行プロセスで対応可能な領域で、ターンオン時の各半導体チップのｄｉ／ｄｔを揃えつつ、損失悪化を最小限に抑制することができる。
【0036】
以上、好ましい実施の形態等について詳説したが、上記の実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上記の実施の形態等に種々の変形および置換を加えることができる。
【0037】
以下、本開示の諸態様を付記としてまとめて記載する。
【0038】
（付記１）
互いに並列接続された複数の半導体チップと、
ソース電極と、
前記ソース電極に接続された第１ソースパターンと、
ソースセンス端子と、
前記ソースセンス端子に接続された第２ソースパターンと、を備え、
各前記半導体チップの表面は、前記第１ソースパターンと接続され、
前記複数の半導体チップのうち１つの半導体チップである基準チップの表面は、前記第２ソースパターンと接続され、
前記基準チップ以外の前記半導体チップである少なくとも１つの非基準チップの表面は、前記第２ソースパターンと接続されず、
前記基準チップのゲート抵抗の抵抗値は、前記非基準チップのゲート抵抗の抵抗値より大きい、
半導体装置。
互いに並列接続された複数の半導体チップと、
ソース電極と、
前記ソース電極に接続された第１ソースパターンと、
ソースセンス端子と、
前記ソースセンス端子に接続された第２ソースパターンと、を備え、
各前記半導体チップの表面は、前記第１ソースパターンと接続され、
前記複数の半導体チップのうち１つの半導体チップである基準チップの表面は、前記第２ソースパターンと接続され、
前記基準チップ以外の前記半導体チップである少なくとも１つの非基準チップの表面は、前記第２ソースパターンと接続されず、
前記基準チップのゲート抵抗の抵抗値は、前記非基準チップのゲート抵抗の抵抗値より大きい、
半導体装置。
【0039】
（付記２）
各前記半導体チップの前記ゲート抵抗は、各前記半導体チップに外付けされた外付けゲート抵抗と、各前記半導体チップのチップ内部に存在する内部ゲート抵抗との合成抵抗である、
付記１に記載の半導体装置。
各前記半導体チップの前記ゲート抵抗は、各前記半導体チップに外付けされた外付けゲート抵抗と、各前記半導体チップのチップ内部に存在する内部ゲート抵抗との合成抵抗である、
付記１に記載の半導体装置。
【0040】
（付記３）
前記基準チップの前記外付けゲート抵抗の抵抗値は、前記基準チップの前記内部ゲート抵抗の抵抗値よりも大きく、
前記非基準チップの前記外付けゲート抵抗の抵抗値は、前記非基準チップの前記内部ゲート抵抗の抵抗値の半分以下である、
付記２に記載の半導体装置。
前記基準チップの前記外付けゲート抵抗の抵抗値は、前記基準チップの前記内部ゲート抵抗の抵抗値よりも大きく、
前記非基準チップの前記外付けゲート抵抗の抵抗値は、前記非基準チップの前記内部ゲート抵抗の抵抗値の半分以下である、
付記２に記載の半導体装置。
【0041】
（付記４）
前記基準チップの前記外付けゲート抵抗の抵抗値は、前記非基準チップの前記外付けゲート抵抗の抵抗値の３倍以上である、
付記１から付記３のいずれか１項に記載の半導体装置。
前記基準チップの前記外付けゲート抵抗の抵抗値は、前記非基準チップの前記外付けゲート抵抗の抵抗値の３倍以上である、
付記１から付記３のいずれか１項に記載の半導体装置。
【0042】
（付記５）
各前記半導体チップの前記ゲート抵抗は負の温度特性を有する、
付記１から付記４のいずれか１項に記載の半導体装置。
各前記半導体チップの前記ゲート抵抗は負の温度特性を有する、
付記１から付記４のいずれか１項に記載の半導体装置。
【0043】
（付記６）
少なくとも１つの非基準チップは２個以上５個以下の非基準チップであり、
前記半導体チップの配列ピッチは５ｍｍ以上である、
付記３に記載の半導体装置。
少なくとも１つの非基準チップは２個以上５個以下の非基準チップであり、
前記半導体チップの配列ピッチは５ｍｍ以上である、
付記３に記載の半導体装置。
【0044】
（付記７）
前記半導体チップはワイドバンドギャップ半導体により構成される、
付記１から付記６のいずれか１項に記載の半導体装置。
前記半導体チップはワイドバンドギャップ半導体により構成される、
付記１から付記６のいずれか１項に記載の半導体装置。
【符号の説明】
【0045】
１ 絶縁基板、２ ゲート端子、３ ソース電極、４ ソースセンス端子、５ ドレイン電極、１１ ゲートパターン、１２ 第１ソースパターン、１３ 第２ソースパターン、１４ ドレインパターン、２１ 第１ゲート抵抗、２２ 第２ゲート抵抗、２３ 第３ゲート抵抗、３１，３２，３３ ゲートパッド、４１ 第１半導体チップ、４２ 第２半導体チップ、４３ 第３半導体チップ、５１ 第１ソースワイヤ、５２ 第２ソースワイヤ、６１ 第１内部ゲート抵抗、６２ 第２内部ゲート抵抗、６３ 第３内部ゲート抵抗。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】