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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024168875
(43)【公開日】2024-12-05
(54)【発明の名称】インダクタ素子
(51)【国際特許分類】
H01F 37/00 20060101AFI20241128BHJP
H01F 5/00 20060101ALI20241128BHJP
【ＦＩ】
H01F37/00 N
H01F37/00 R
H01F37/00 Z
H01F37/00 A
H01F37/00 C
H01F5/00 Z
【審査請求】有
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2023085898
(22)【出願日】2023-05-25
【国等の委託研究の成果に係る記載事項】（出願人による申告）令和５年度 文部科学省科学技術試験研究委託事業「磁気異方性軟磁性材料を用いた高周波・電力変換用トランス・インダクタの開発」、産業技術力強化法第１７条の適用を受ける特許出願
(71)【出願人】
【識別番号】504180239
【氏名又は名称】国立大学法人信州大学
(74)【代理人】
【識別番号】100144130
【弁理士】
【氏名又は名称】中山 実
(72)【発明者】
【氏名】水野 勉
(72)【発明者】
【氏名】佐藤 光秀
(72)【発明者】
【氏名】志村 和大
(57)【要約】
【課題】小型化・薄型化することができ、高い周波数でＱ値の高い高性能なインダクタ素子を提供する。
【解決手段】インダクタ素子１は、磁性体で形成されたコア４の内部の収容室５に、平面型のスパイラルインダクタ２が収容されているものであって、スパイラルインダクタ２は巻線２１同士が間隔を開けて巻回されており、収容室５はスパイラルインダクタの一側の平面部３１ａ、他側の平面部３１ｂ、内周部３１ｃ及び外周部３１ｄをコア４で囲む形状に形成されており、収容室５内にスパイラルインダクタ２がコア４から間隔を開けるように配置されていて、スパイラルインダクタ２の巻線２１同士の間、及びスパイラルインダクタ２とコア４との間に、磁性紛及びマトリックス材を含む磁性複合材３が充填されている。
【選択図】図１
【解決手段】インダクタ素子１は、磁性体で形成されたコア４の内部の収容室５に、平面型のスパイラルインダクタ２が収容されているものであって、スパイラルインダクタ２は巻線２１同士が間隔を開けて巻回されており、収容室５はスパイラルインダクタの一側の平面部３１ａ、他側の平面部３１ｂ、内周部３１ｃ及び外周部３１ｄをコア４で囲む形状に形成されており、収容室５内にスパイラルインダクタ２がコア４から間隔を開けるように配置されていて、スパイラルインダクタ２の巻線２１同士の間、及びスパイラルインダクタ２とコア４との間に、磁性紛及びマトリックス材を含む磁性複合材３が充填されている。
【選択図】図１
【特許請求の範囲】
【請求項1】
磁性体で形成されたコアの内部の収容室に、平面型のスパイラルインダクタが収容されているインダクタ素子であって、
前記スパイラルインダクタは、巻線同士が間隔を開けて巻回されており、
前記収容室は、前記スパイラルインダクタの一側の平面部、他側の平面部、内周部及び外周部を前記コアで囲む形状に形成されており、
前記収容室内に、前記スパイラルインダクタが前記コアから間隔を開けるように配置されていて、
前記スパイラルインダクタの巻線同士の間、及び前記スパイラルインダクタと前記コアとの間に、磁性紛及びマトリックス材を含む磁性複合材が充填されていることを特徴とするインダクタ素子。
前記スパイラルインダクタは、巻線同士が間隔を開けて巻回されており、
前記収容室は、前記スパイラルインダクタの一側の平面部、他側の平面部、内周部及び外周部を前記コアで囲む形状に形成されており、
前記収容室内に、前記スパイラルインダクタが前記コアから間隔を開けるように配置されていて、
前記スパイラルインダクタの巻線同士の間、及び前記スパイラルインダクタと前記コアとの間に、磁性紛及びマトリックス材を含む磁性複合材が充填されていることを特徴とするインダクタ素子。
【請求項2】
磁性体で形成されたコアの内部の収容室に、平面型のスパイラルインダクタを複数層に積層した構造の積層インダクタが収容されているインダクタ素子であって、
前記スパイラルインダクタは、巻線同士が間隔を開けて巻回されており、
前記積層インダクタは、前記スパイラルインダクタ同士が間隔を開けて積層されていて、
前記収容室は、前記積層インダクタの一側の平面部、他側の平面部、内周部及び外周部を前記コアで囲む形状に形成されており、
前記収容室内に、前記積層インダクタが前記コアから間隔を開けるように配置されていて、
前記スパイラルインダクタの巻線同士の間、積層された前記スパイラルインダクタ同士の間、及び前記スパイラルインダクタと前記コアとの間に、磁性紛及びマトリックス材を含む磁性複合材が充填されていることを特徴とするインダクタ素子。
前記スパイラルインダクタは、巻線同士が間隔を開けて巻回されており、
前記積層インダクタは、前記スパイラルインダクタ同士が間隔を開けて積層されていて、
前記収容室は、前記積層インダクタの一側の平面部、他側の平面部、内周部及び外周部を前記コアで囲む形状に形成されており、
前記収容室内に、前記積層インダクタが前記コアから間隔を開けるように配置されていて、
前記スパイラルインダクタの巻線同士の間、積層された前記スパイラルインダクタ同士の間、及び前記スパイラルインダクタと前記コアとの間に、磁性紛及びマトリックス材を含む磁性複合材が充填されていることを特徴とするインダクタ素子。
【請求項3】
前記収容室における前記スパイラルインダクタの半径方向の長さが、前記収容室における前記積層インダクタの積層方向の長さの少なくとも２倍の長さで形成されていることを特徴とする請求項２に記載のインダクタ素子。
【請求項4】
前記スパイラルインダクタの巻き数が、前記積層インダクタの積層数よりも大きな数で構成されていることを特徴とする請求項２に記載のインダクタ素子。
【請求項5】
磁性体で形成されたコアの内部の収容室に、平面型の巻き数１ターンの１ターンインダクタを複数層に積層した構造の積層インダクタが収容されているインダクタ素子であって、
前記積層インダクタは、前記１ターンインダクタ同士が間隔を開けて積層されていて、
前記収容室は、前記積層インダクタの一側の平面部、他側の平面部、内周部及び外周部を前記コアで囲む形状に形成されており、
前記収容室内に、前記積層インダクタが前記コアから間隔を開けるように配置されていて、
前記１ターンインダクタ同士の間、及び前記１ターンインダクタと前記コアとの間に、磁性紛及びマトリックス材を含む磁性複合材が充填されていることを特徴とするインダクタ素子。
前記積層インダクタは、前記１ターンインダクタ同士が間隔を開けて積層されていて、
前記収容室は、前記積層インダクタの一側の平面部、他側の平面部、内周部及び外周部を前記コアで囲む形状に形成されており、
前記収容室内に、前記積層インダクタが前記コアから間隔を開けるように配置されていて、
前記１ターンインダクタ同士の間、及び前記１ターンインダクタと前記コアとの間に、磁性紛及びマトリックス材を含む磁性複合材が充填されていることを特徴とするインダクタ素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、磁性体で形成されたコアの内部の収容室に、平面型のインダクタ、又は平面型のインダクタを積層した構造の積層インダクタが収容されているインダクタ素子に関する。
【0002】
インダクタ（コイル）は種々の電気回路に用いられている。例えば、電気回路として直流-直流（ＤＣ－ＤＣ）コンバータなどの電源回路が挙げられる。炭化ケイ素（SiC）や窒化ガリウム（GaN）パワーデバイスの高速スイッチングと低オン抵抗特性は、スイッチング電源の駆動周波数を高め、ＤＣ－ＤＣコンバータの小型化を可能にする。ＤＣ－ＤＣコンバータの小型化及び高周波数化に伴い、小型化や薄型化が可能であり、高い周波数でＱ値（品質係数）の高い高性能なインダクタの開発が求められている。
【0003】
Ｑ値は以下の式（１）で算出される。
Ｑ値＝２πｆＬ／Ｒ ・・・・（１）式
ここで、ｆは周波数（Ｈｚ）、Ｌはインダクタンス（Ｈ）、Ｒは抵抗（Ω）である。
インダクタのＱ値を高くするためには、インダクタの巻き数が同じであれば、インダクタンスをより大きくすることや、抵抗をより小さくすることが必要である。
Ｑ値＝２πｆＬ／Ｒ ・・・・（１）式
ここで、ｆは周波数（Ｈｚ）、Ｌはインダクタンス（Ｈ）、Ｒは抵抗（Ω）である。
インダクタのＱ値を高くするためには、インダクタの巻き数が同じであれば、インダクタンスをより大きくすることや、抵抗をより小さくすることが必要である。
【0004】
小型化や薄型化できるインダクタとして平面型インダクタがある。平面型インダクタの巻線構造には、巻線を平面上に１ターンずつ巻いて多段に積み上げる積層構造（例えば、特許文献１）、巻線を同一平面上に並べるスパイラル構造（例えば、特許文献２）、積層構造とスパイラル構造を組み合わせたハイブリッド構造（例えば、特許文献３）がある。
【0005】
積層構造の場合、巻線は１ターンあたりのインダクタンスが同じなので、巻線間に発生する漏れ磁束は相殺される。そのため、漏れ磁束による近接効果の影響を受けにくいため、積層構造の交流抵抗は小さくなる。また、巻線が多段に配置されているため、すべての巻線が同一平面上にあるスパイラル構造よりも、積層構造の方が熱放散が少なくなる。
【0006】
スパイラル構造は放熱性に優れているが、１ターンあたりのインダクタンスが異なるため、巻線間に発生する漏れ磁束を打ち消すことができない。そのため、巻線に鎖交する漏れ磁束による渦電流が各巻線内部で発生し、交流抵抗が増加する。つまり、スパイラル構造は近接効果の影響を受けやすく、交流抵抗が大きくなる。近接効果による交流抵抗は、周波数が高くなるにつれて大きくなるため、高い周波数で使用する場合、近接効果を低減する必要がある。
【0007】
磁性体で形成されたコアでインダクタを覆う構造（例えば、特許文献１）とすることで、漏れ磁束をコアに回避させ、近接効果による渦電流の発生を抑制することも行われている。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開２０２１－０２２５８１号公報
【特許文献2】特開２０１０－１５３４１６号公報
【特許文献3】特開２０１４－０２３３２４号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
本発明は、前記の課題を解決するためになされたもので、小型化や薄型化することができ、高い周波数でＱ値の高い高性能なインダクタ素子を提供することを目的とする。
【課題を解決するための手段】
【0010】
請求項１に記載のインダクタ素子は、磁性体で形成されたコアの内部の収容室に、平面型のスパイラルインダクタが収容されているインダクタ素子であって、前記スパイラルインダクタは、巻線同士が間隔を開けて巻回されており、前記収容室は、前記スパイラルインダクタの一側の平面部、他側の平面部、内周部及び外周部を前記コアで囲む形状に形成されており、前記収容室内に、前記スパイラルインダクタが前記コアから間隔を開けるように配置されていて、前記スパイラルインダクタの巻線同士の間、及び前記スパイラルインダクタと前記コアとの間に、磁性紛及びマトリックス材を含む磁性複合材が充填されていることを特徴とする。
【0011】
請求項２に記載のインダクタ素子は、磁性体で形成されたコアの内部の収容室に、平面型のスパイラルインダクタを複数層に積層した構造の積層インダクタが収容されているインダクタ素子であって、前記スパイラルインダクタは、巻線同士が間隔を開けて巻回されており、前記積層インダクタは、前記スパイラルインダクタ同士が間隔を開けて積層されていて、前記収容室は、前記積層インダクタの一側の平面部、他側の平面部、内周部及び外周部を前記コアで囲む形状に形成されており、前記収容室内に、前記積層インダクタが前記コアから間隔を開けるように配置されていて、前記スパイラルインダクタの巻線同士の間、積層された前記スパイラルインダクタ同士の間、及び前記スパイラルインダクタと前記コアとの間に、磁性紛及びマトリックス材を含む磁性複合材が充填されていることを特徴とする。
【0012】
請求項３に記載のインダクタ素子は、請求項２に記載のものであり、前記収容室における前記スパイラルインダクタの半径方向の長さが、前記収容室における前記積層インダクタの積層方向の長さの少なくとも２倍の長さで形成されていることを特徴とする。
【0013】
請求項４に記載のインダクタ素子は、請求項２に記載のものであり、前記スパイラルインダクタの巻き数が、前記積層インダクタの積層数よりも大きな数で構成されていることを特徴とする請求項２に記載のインダクタ素子。
【0014】
請求項５に記載のインダクタ素子は、磁性体で形成されたコアの内部の収容室に、平面型の巻き数１ターンの１ターンインダクタを複数層に積層した構造の積層インダクタが収容されているインダクタ素子であって、前記積層インダクタは、前記１ターンインダクタ同士が間隔を開けて積層されていて、前記収容室は、前記積層インダクタの一側の平面部、他側の平面部、内周部及び外周部を前記コアで囲む形状に形成されており、前記収容室内に、前記積層インダクタが前記コアから間隔を開けるように配置されていて、前記１ターンインダクタ同士の間、及び前記１ターンインダクタと前記コアとの間に、磁性紛及びマトリックス材を含む磁性複合材が充填されていることを特徴とする。
【発明の効果】
【0015】
本発明を適用するインダクタ素子は、コアの内部の収容室に平面型のスパイラルインダクタが収容されていて、収容室に磁性複合材が充填され、巻線の周囲に磁性複合材が配置されている。磁性複合材は高周波での損失が少なく透磁率が低いため、巻線の周囲に磁路長の短い磁気回路が構成され、インダクタンスを大きくできる。スパイラル構造は近接効果の影響を受けやすいが、漏れ磁束が磁性複合材に誘導されるため、近接効果が抑制されて交流抵抗を小さくできる。このため、高い周波数でＱ値の高い高性能なインダクタ素子とすることができる。また、交流抵抗を小さくできるため、低損失で発熱の小さなインダクタ素子とすることができる。平面型のスパイラルインダクタの使用により、小型化・薄型化が可能であると共に、放熱性に優れたインダクタ素子とすることができる。
【0016】
本発明を適用する別のインダクタ素子は、コアの内部の収容室に平面型のスパイラルインダクタを積層した積層インダクタが収容されていて、収容室に磁性複合材が充填され、巻線の周囲に磁性複合材が配置されている。磁性複合材は高周波での損失が少なく透磁率が低いため、巻線の周囲に磁路長の短い磁気回路が構成されてインダクタンスを大きくできる。このため、高い周波数でＱ値の高い高性能なインダクタ素子とすることができる。平面型のスパイラルインダクタを積層して使用するため、小型化・薄型化が可能であると共に、放熱性に優れたインダクタ素子とすることができる。
同一平面内のターン数の少ないスパイラルインダクタを用いる場合、積層インダクタの層間で漏れ磁束が相殺されるため、磁性複合材を巻線の周囲に配置しても交流抵抗の低減効果が小さく逆に交流抵抗が増加する場合がある。
一方、収容室におけるスパイラルインダクタの半径方向の長さが収容室における積層インダクタの積層方向の長さの少なくとも２倍の長さで形成されている場合や、スパイラルインダクタの巻き数が積層インダクタの積層数よりも大きな数で構成されている場合には、同一平面内のスパイラルインダクタのターン数が多くなり、積層インダクタの層間の漏れ磁束の相殺効果が小さくなる。このため、漏れ磁束が磁性複合材に誘導されて近接効果が抑制されるので、交流抵抗を小さくできる。したがって、高い周波数でよりＱ値の高い高性能なインダクタ素子とすることができる。また、交流抵抗を小さくできるため、低損失で発熱の小さなインダクタ素子とすることができる。
同一平面内のターン数の少ないスパイラルインダクタを用いる場合、積層インダクタの層間で漏れ磁束が相殺されるため、磁性複合材を巻線の周囲に配置しても交流抵抗の低減効果が小さく逆に交流抵抗が増加する場合がある。
一方、収容室におけるスパイラルインダクタの半径方向の長さが収容室における積層インダクタの積層方向の長さの少なくとも２倍の長さで形成されている場合や、スパイラルインダクタの巻き数が積層インダクタの積層数よりも大きな数で構成されている場合には、同一平面内のスパイラルインダクタのターン数が多くなり、積層インダクタの層間の漏れ磁束の相殺効果が小さくなる。このため、漏れ磁束が磁性複合材に誘導されて近接効果が抑制されるので、交流抵抗を小さくできる。したがって、高い周波数でよりＱ値の高い高性能なインダクタ素子とすることができる。また、交流抵抗を小さくできるため、低損失で発熱の小さなインダクタ素子とすることができる。
【0017】
本発明を適用するさらに別のインダクタ素子は、コアの内部の収容室に巻き数１ターンの１ターンインダクタを複数層に積層した構造の積層インダクタが収容されていて、収容室に磁性複合材が充填され、巻線の周囲に磁性複合材が配置されている。磁性複合材は高周波での損失が少なく透磁率が低いため、巻線の周囲に磁路長の短い磁気回路が構成されてインダクタンスを大きくできる。このため、高い周波数でＱ値の高い高性能なインダクタ素子とすることができる。平面型の１ターンインダクタを積層して使用するため、小型化・薄型化が可能である。
【図面の簡単な説明】
【0018】
【図1】本発明を適用するインダクタ素子の部分断面図及びその一部拡大図である。
【図2】本発明を適用する別のインダクタ素子の部分断面図である。
【図3】本発明を適用するさらに別のインダクタ素子の部分断面図である。
【図4】本発明を適用するさらに別のインダクタ素子の部分断面図である。
【図6】比較例１～４のシミュレーション結果を示すインダクタンスの周波数特性である。
【図7】実施例１及び比較例１のシミュレーション結果を示す抵抗の周波数特性である。
【図8】実施例２及び比較例２のシミュレーション結果を示す抵抗の周波数特性である。
【図9】実施例３及び比較例３のシミュレーション結果を示す抵抗の周波数特性である。
【図10】実施例４及び比較例３のシミュレーション結果を示す抵抗の周波数特性である。
【図13】比較例５のインダクタ素子の部分断面図である。
【図14】実施例１、比較例１及び比較例５のシミュレーション結果を示すインダクタンスの周波数特性である。
【図15】実施例１、比較例１及び比較例５のシミュレーション結果を示す抵抗の周波数特性である。
【図16】実施例５のインダクタ素子の外観写真である。
【図17】実施例５のインダクタ素子の製造方法を示す模式図である。
【図18】実施例５及び比較例６のインダクタンスの周波数特性（実測値）、並びに実施例１及び比較例１のインダクタンスの周波数特性（計算値）である。
【図19】実施例５及び比較例６の抵抗の周波数特性（実測値）、並びに実施例１及び比較例１の抵抗の周波数特性（計算値）である。
【図20】実施例５及び比較例６のＱ値の周波数特性（実測値）、並びに実施例１及び比較例１の抵抗の周波数特性（計算値）である。
【図21】実施例５及び比較例６の直流重畳インダクタンスの周波数特性である。
【図22】実施例６のＤＣ－ＤＣコンバータ試作機の回路図と外観写真である。
【図23】実施例６のＤＣ－ＤＣコンバータの電圧・電流波形である。
【図24】比較例７のＤＣ－ＤＣコンバータの電圧・電流波形である。
【図25】実施例６及び比較例７のインダクタ素子の温度上昇特性である。
【図26】実施例６及び比較例７のＤＣ－ＤＣコンバータの熱画像である
【発明を実施するための形態】
【0019】
以下、本発明の実施形態について、図面を参照して説明する。なお、各図において共通する部分については、同一のまたは対応する符号を付して説明を省略する場合がある。
【0020】
［第１実施形態］
図１は、本発明を適用するインダクタ素子１の縦断面のうち、スパイラルインダクタ２の中心（ｚ軸）から半径ｒ方向の半分（右半分）を模式的に示す部分断面図である。同図には、インダクタ素子１の破線丸枠で囲んだ２つの部位の部分拡大図も示している。
図１は、本発明を適用するインダクタ素子１の縦断面のうち、スパイラルインダクタ２の中心（ｚ軸）から半径ｒ方向の半分（右半分）を模式的に示す部分断面図である。同図には、インダクタ素子１の破線丸枠で囲んだ２つの部位の部分拡大図も示している。
【0021】
最初に、本発明を適用するインダクタ素子１の主要構成を記載する。
本発明を適用するインダクタ素子１は、磁性体で形成されたコア４の内部の収容室５に、平面型のスパイラルインダクタ２が収容されているものである。スパイラルインダクタ２は、巻線２１同士が間隔を開けて巻回されている。収容室５は、スパイラルインダクタ２の一側の平面部３１ａ、他側の平面部３１ｂ、内周部３１ｃ及び外周部３１ｄをコア４で囲む形状に形成されている。収容室５内には、スパイラルインダクタ２がコア４から間隔を開けるように配置されている。スパイラルインダクタ２の巻線２１同士の間、及びスパイラルインダクタ２とコア４との間に、磁性紛及びマトリックス材を含む磁性複合材３が充填されている。
以下、詳細に説明する。
本発明を適用するインダクタ素子１は、磁性体で形成されたコア４の内部の収容室５に、平面型のスパイラルインダクタ２が収容されているものである。スパイラルインダクタ２は、巻線２１同士が間隔を開けて巻回されている。収容室５は、スパイラルインダクタ２の一側の平面部３１ａ、他側の平面部３１ｂ、内周部３１ｃ及び外周部３１ｄをコア４で囲む形状に形成されている。収容室５内には、スパイラルインダクタ２がコア４から間隔を開けるように配置されている。スパイラルインダクタ２の巻線２１同士の間、及びスパイラルインダクタ２とコア４との間に、磁性紛及びマトリックス材を含む磁性複合材３が充填されている。
以下、詳細に説明する。
【0022】
スパイラルインダクタ２は、平面型のスパイラル形状（渦巻形状）に巻線２１が巻回されて形成されている。同図には、一例として、巻き数が８ターンのスパイラルインダクタ２を図示している。スパイラルインダクタ２の巻き数は、複数であれば任意である。インダクタ素子１では、１層のスパイラルインダクタ２が用いられる。スパイラルインダクタ２の巻き数が大きくなるほど磁性複合材３による近接効果の抑制効果が大きくなるため、交流抵抗をより低減できるので好ましい。
【0023】
同図中の拡大図（ａ）に示すように、スパイラルインダクタ２は、巻線２１同士が間隔ｋを開けるように巻回されている。同図には、全ての巻線２１間が同じ間隔ｋで巻回されている例を示している。なお、間隔ｋが部位により異なるように巻線２１を巻回してもよい。
【0024】
スパイラルインダクタ２は、平面内で巻線２１が旋回するにつれて円の半径が中心から遠ざかるように、略円形状の渦巻形状に巻回されたものである。本発明に用いるスパイラルインダクタ２の渦巻形状は任意であり、例えば、略楕円形状、略方形状、略多角形状などの渦巻形状であってもよい。スパイラルインダクタ２の中央部側、つまりスパイラルインダクタ２の内周部３１ｃよりも内側にはコア４（コア中央脚）が配置されるため、スパイラルインダクタ２は、中央部にスペースが出来るよう巻線２１が巻回されている。
【0025】
巻線２１は、一例として、断面が矩形の導体線である。このような形状の巻線２１は、断面が円形の導体線よりも取り得る表面積を大きくできる。そのため、周波数が高くなると導体表面を電流が流れるようになる表皮効果の観点から、交流抵抗を小さくできるため好ましい。このような巻線２１として、平角線、リボン線と呼ばれるものを使用してもよい。巻線２１は、複数本の線を撚り合わせたリッツ線を略矩形断面の形状としたものであってもよい。同図に示すように、巻線２１の矩形断面の長辺方向は、ｚ軸方向に垂直方向、すなわち半径方向（ｒ方向）に一致するように巻回されている。なお、巻線２１の矩形断面の短辺方向がｚ軸方向に垂直方向、すなわち半径方向（ｒ方向）に一致するように巻回されていてもよい。巻線２１の断面形状は任意の形状にすることができる。例えば、巻線２１は、断面が円形、楕円形、方形又は多角形の導体線であってもよい。巻線２１は、アルミニウム、銅又はマンガニン（登録商標）（銅、マンガン及びニッケルの合金）の金属からなる。巻線２１は、絶縁性の被膜を有していてもよい。
【0026】
コア４は、内部に収容室５を有しており、全体的に薄い平型に形成されている。コア４の平面形状（図の上部側から見た全体的な形状）は、どのような形状であってもよい。例えば、コア４の平面形状は、円形、方形又は多角形であってもよい。コア４は、スパイラルインダクタ２の外周部３１ｄよりも外側にコア４（コア外脚）が設けられるため、スパイラルインダクタ２よりも大きな形状に形成されている。コア４は、スパイラルインダクタ２を収容室５に収容するために、一例として、上下に２分割可能である。コア４の分割箇所は任意である。
【0027】
収容室５は、スパイラルインダクタ２を収容可能に、スパイラルインダクタ２の形状に合わせて、コア４内を周回する中空の環状形状に形成されている。収容室５は、同図中の拡大図（ａ）に示すように、スパイラルインダクタ２の一側（上側）の平面部３１ａとコア４（収容室５の天井部）との間に間隔ａを有し、スパイラルインダクタ２の他側（下側）の平面部３１ｂとコア４（収容室５の床部）との間に間隔ｂを有し、スパイラルインダクタ２の内周部３１ｃとコア４（収容室５の内周壁部）との間に間隔ｃを有すると共に、同図中の拡大図（ｂ）に示すように、スパイラルインダクタ２の外周部３１ｄとコア４（収容室５の外周壁部）との間に間隔ｄを有するサイズで形成されている。つまり、収容室５は、収容室５の内壁（コア４）にスパイラルインダクタ２に接触せず、収容室５の内壁（コア４）とスパイラルインダクタ２とが所定間隔を開けられるサイズで形成されている。
【0028】
スパイラルインダクタ２の上下方向の間隔ａ及び間隔ｂは等しい。なお、スパイラルインダクタ２とコア４との間隔ａ，ｂ，ｃ，ｄは任意であり、適宜設定可能である。
【0029】
コア４は、公知の磁性材料で形成されており、例えば、ＦｅＳｉＣｒＢ等の鉄系アモルファス磁性粉を含有する磁性コンポジット材やフェライト、電磁鋼板、センダスト、パーマロイ、Ｎｉ系、Ｆｅ系の強磁性材料等で構成することができる。コア４は、例えば、公知の磁性材料を圧縮成形し熱処理を施して製造される。コア４は、軟磁性金属粉末の周囲に絶縁層を形成して、それを加圧成形した圧粉磁心であってもよい。
【0030】
収容室５内には、巻線２１同士の間、及び巻線２１とコア４との間に磁性複合材（磁性コンポジット材）３が充填されている。つまり、収容室５内を満たす磁性複合材３によって巻線２１が封止されている。
【0031】
磁性複合材３は、マトリックス材中に磁性紛が分散している混合部材である。磁性複合材３は、高周波での損失が少なく、透磁率が低く、飽和磁束密度が高いという特徴がある。
【0032】
磁性紛の形状は任意である。磁性紛として、例えば、球状、塊状および扁平状の粉体から選ばれる１種または複数種を混合したものを用いることができる。また、磁性紛として、異なる形状、異なるサイズの粉体を混合して用いることができる。磁性紛の形状に限定はないが、球状や立方体のような形状磁気異方性のない形状のものが好ましい。磁性紛のサイズに限定はないが、一例として、数百nmから100um程度のサイズのものが好ましい。
【0033】
磁性紛は、軟磁性体であれば材質は限定されない。磁性紛として、例えば、鉄粉、Si－Fe紛、アモルファス粉、フェライト粉(Mn-Zn、Ni-Zn)、ファインメット（登録商標）粉、センダスト紛、Fe-Si-Al紛から選ばれる１種または複数種を用いることができる。磁性紛として、表面を絶縁材で覆われた被覆付き磁性粉を用いてもよい。磁性紛の量に限定はないが、一例として、磁性複合材３中に60～80体積％程度含まれていることが好ましい。
【0034】
マトリックス材は、複合材料における母材であり、非磁性で絶縁性を有する材料であって、液状（スラリー状）から硬化する材料であれば特に限定されない。マトリックス材は、例えば、シリコーン、エポキシ、アクリル等の樹脂材料、水ガラス等の無機材料を用いることができる。これらの中でも、機械的強度を向上させる点で、樹脂材料が好ましい。樹脂として、液状態から硬化する樹脂であって、例えば熱可塑性樹脂、シリコーンエラストマなどの熱硬化性樹脂、又は硬化剤により架橋可能な樹脂等を用いることができる。例えば、樹脂材料の中では、シリコーン、エポキシを好ましく使用できる。
【0035】
磁性紛と液状のマトリックス材とを混合して、マトリックス材中に磁性紛を均一に分散させ、液状のマトリックス材を硬化させることで磁性複合材３になる。混合する際に、必要性に応じて溶剤、添加剤、結合剤等を適宜加えてもよい。
【0036】
インダクタ素子１の製造方法の一例を説明する。先ず、上下２分割可能なコア４のうち、下側のコア４の収容室５内に、スパイラルインダクタ２をコア４との間隔が前述した間隔ｂ，ｃ，ｄになるように、特性に影響の無い小さなスペーサーを使って位置決めする。次に下側のコア４に上側のコア４を接合する。これでスパイラルインダクタ２の上側とコア４とが間隔ａになる。続いて、上下のコア４の隙間（又はコア４に予め開けた小さな孔）から、磁性紛とマトリックス材とを混合した液状（スラリー状）の磁性複合材３を圧入し、収容室５内に磁性複合材３を充填する。コア４には空気抜き孔も開けておいてもよい。最後に、磁性複合材３を硬化させて、必要であればコア４の隙間や孔を塞ぎ、インダクタ素子１の製造が完成する。
【0037】
インダクタ素子１の製造方法の別の一例を説明する。先ず、上下２分割可能なコア４のうち、下側のコア４の収容室５内に、インダクタ２をコア４との間隔が前述した間隔ｂ，ｃ，ｄになるような位置に保持用の治具（又はスペーサー）などで位置決めする。次に、磁性紛と液状のマトリックス材とを混合した液状（スラリー状）の磁性複合材３を、下側のコア４の収容室５内を満たすように注入して硬化させる。これで下側のコア４の所定の位置にインダクタ２が固定されるため、インダクタ２の保持用の治具を外す。上側のコア４になるはずのものを上下反転させて、収容室５内に液状の磁性複合材３を所定量注入し、インダクタ２の固定された下側のコア４を上下反転させて、上下のコア４同士を接合する。最後に、収容室５内の液状の磁性複合材３を硬化させて、インダクタ素子１の製造が完成する。
【0038】
インダクタ素子１の製造方法はこれらに限られず任意である。コア４の分割箇所を変更してもよい。例えば、収容室５の天井板が着脱できるようにコア４を分割可能としてもよい。
【0039】
本発明を適用するインダクタ素子１は、収容室５に磁性複合材３が充填され、スパイラルインダクタ２の巻線２１の周囲に磁性複合材３が配置されているため、巻線２１の周囲に磁路長の短い磁気回路が構成される。これにより、インダクタンスを大きくできる。スパイラル構造は近接効果の影響を受けやすいが、漏れ磁束が磁性複合材３に誘導されるため、近接効果が抑制されて交流抵抗を小さくできる。このため、高い周波数でＱ値の高い高性能なインダクタ素子１とすることができる。また、交流抵抗を小さくできるため、低損失で発熱の小さなインダクタ素子１とすることができる。平面型のスパイラルインダクタ２の使用により、小型化・薄型化が可能であると共に、放熱性に優れたインダクタ素子１とすることができる。
【0040】
インダクタ素子１の電磁界シミュレーションの結果や、試作品の測定結果については後述する。
【0041】
［第２実施形態］
図２は、本発明を適用する別のインダクタ素子１ａの縦断面のうち、積層インダクタ６ａの中心（ｚ軸）から半径ｒ方向の半分（右半分）を模式的に示す部分断面図である。第１実施形態のインダクタ素子１は１層のスパイラルインダクタ２を有していたが、この第２実施形態のインダクタ素子１ａは、複数層に積層したスパイラルインダクタ２ａ（積層インダクタ６ａ）を有している。各部を構成する材質等は第１実施形態のインダクタ素子１と同様であるため、説明を省略する。
図２は、本発明を適用する別のインダクタ素子１ａの縦断面のうち、積層インダクタ６ａの中心（ｚ軸）から半径ｒ方向の半分（右半分）を模式的に示す部分断面図である。第１実施形態のインダクタ素子１は１層のスパイラルインダクタ２を有していたが、この第２実施形態のインダクタ素子１ａは、複数層に積層したスパイラルインダクタ２ａ（積層インダクタ６ａ）を有している。各部を構成する材質等は第１実施形態のインダクタ素子１と同様であるため、説明を省略する。
【0042】
本発明を適用するインダクタ素子１ａの主要構成を記載する。
本発明を適用するインダクタ素子１ａは、磁性体で形成されたコア４ａの内部の収容室５ａに、平面型のスパイラルインダクタ２ａ（一例として２ａ１，２ａ２）を複数層（一例として２層）に積層した構造の積層インダクタ６ａが収容されているものである。スパイラルインダクタ２ａは、巻線２１同士が間隔を開けて巻回されている。積層インダクタ６ａは、スパイラルインダクタ２ａ同士が間隔を開けて積層されている。収容室５ａは、積層インダクタ６ａの一側の平面部３２ａ、他側の平面部３２ｂ、内周部３２ｃ及び外周部３２ｄをコア４ａで囲む形状に形成されている。収容室５ａ内に、積層インダクタ６ａがコア４ａから間隔を開けるように配置されている。スパイラルインダクタ２ａの巻線２１同士の間、積層されたスパイラルインダクタ２ａ同士の間、及びスパイラルインダクタ２ａとコア４ａとの間に、磁性紛及びマトリックス材を含む磁性複合材３が充填されている。
収容室５におけるスパイラルインダクタ２の半径方向（ｒ方向）の長さが、収容室５における積層インダクタ６の積層方向（ｚ方向）の長さの少なくとも２倍の長さ（図２は一例として５倍）で形成されている。
スパイラルインダクタ２の巻き数（図２の例では４）が、積層インダクタ６の積層数（図２の例では２）よりも大きな数で構成されている。
以下、詳細に説明する。
本発明を適用するインダクタ素子１ａは、磁性体で形成されたコア４ａの内部の収容室５ａに、平面型のスパイラルインダクタ２ａ（一例として２ａ１，２ａ２）を複数層（一例として２層）に積層した構造の積層インダクタ６ａが収容されているものである。スパイラルインダクタ２ａは、巻線２１同士が間隔を開けて巻回されている。積層インダクタ６ａは、スパイラルインダクタ２ａ同士が間隔を開けて積層されている。収容室５ａは、積層インダクタ６ａの一側の平面部３２ａ、他側の平面部３２ｂ、内周部３２ｃ及び外周部３２ｄをコア４ａで囲む形状に形成されている。収容室５ａ内に、積層インダクタ６ａがコア４ａから間隔を開けるように配置されている。スパイラルインダクタ２ａの巻線２１同士の間、積層されたスパイラルインダクタ２ａ同士の間、及びスパイラルインダクタ２ａとコア４ａとの間に、磁性紛及びマトリックス材を含む磁性複合材３が充填されている。
収容室５におけるスパイラルインダクタ２の半径方向（ｒ方向）の長さが、収容室５における積層インダクタ６の積層方向（ｚ方向）の長さの少なくとも２倍の長さ（図２は一例として５倍）で形成されている。
スパイラルインダクタ２の巻き数（図２の例では４）が、積層インダクタ６の積層数（図２の例では２）よりも大きな数で構成されている。
以下、詳細に説明する。
【0043】
スパイラルインダクタ２ａは、第１実施形態のスパイラルインダクタ２と同様に、平面型のスパイラル形状に巻線２１が巻回されて形成されている。同図には、一例として、巻き数が４ターンのスパイラルインダクタ２ａを図示している。スパイラルインダクタ２ａは、巻線２１同士が間隔を開けるように巻回されている。スパイラルインダクタ２ａ１とスパイラルインダクタ２ａ２は、ほぼ同様に形成されている。
【0044】
積層インダクタ６ａは、複数のスパイラルインダクタ２ａ（この例ではスパイラルインダクタ２ａ１とスパイラルインダクタ２ａ２）が互いに接触することなく平行に対向するように、間隔を開けて積層されている。複数のスパイラルインダクタ２ａは、直列接続されるように、対向するスパイラルインダクタ２ａの端部をｚ軸方向に平行な導体線で適宜連結されている（図示省略）。つまり、積層インダクタ６ａは、積層した複数のスパイラルインダクタ２ａが直列接続されて構成されている。
【0045】
この第２実施形態のインダクタ素子１ａは、スパイラルインダクタ２ａの巻き数が、積層インダクタ６ａの積層数よりも大きな数で構成されている例を示している。この例では、スパイラルインダクタ２ａの巻き数は４、積層数は２である。この例のように、スパイラルインダクタ２ａの巻き数が、積層インダクタ６ａの積層数の少なくとも２倍の巻き数（２倍以上の巻き数）で構成されているほうがより好ましく、積層数の少なくとも３倍の巻き数（３倍以上の巻き数）で構成されていることがさらにより好ましい。積層インダクタ６ａを使用する場合、スパイラルインダクタ２ａの巻き数が、積層インダクタ６ａの積層数（スパイラルインダクタ２ａの積層数）に比べて大きくなるほど、後述するように磁性複合材３による近接効果の抑制効果が大きくなり、交流抵抗を小さくできる。そのため、Ｑ値をより高くすることができる。また、交流抵抗を小さくできるため、損失を低減でき、発熱を少なくすることができる。また、全体的に薄型の平型形状に形成できるため、放熱性に優れたものとすることができる。
【0046】
コア４ａは、内部に収容室５ａを有しており、全体的に薄い平型に形成されている。収容室５ａは、積層インダクタ６ａを収容可能に、積層インダクタ６ａの形状に合わせて、コア４ａ内を周回するように中空の環状形状に形成されている。収容室５ａは、積層インダクタ６ａの一側（上側）の平面部３２ａ、他側（下側）の平面部３２ｂ、内周部３２ｃ及び外周部３２ｄをコア４ａで囲み、積層インダクタ６ａがコア４ａから間隔を開けられるサイズで形成されている。ここで、積層インダクタ６ａの一側（上側）の平面部３２ａとは、一方の最外側（上側）に配置されたスパイラルインダクタ２ａ２の外側（上側）の平面部である。積層インダクタ６ａの他側（下側）の平面部３２ｂとは、他方の最外側（下側）に配置されたスパイラルインダクタ２ａ１の外側（下側）の平面部である。
【0047】
収容室５ａは、積層インダクタ６ａの一側（上側）の平面部３２ａとコア４ａ（収容室５ａの天井部）との間に間隔（例えば、図１の例の間隔ａ）を有し、積層インダクタ６ａの他側（下側）の平面部３２ｂとコア４ａ（収容室５ａの床部）との間に間隔（例えば、図１の例の間隔ｂ）を有し、積層インダクタ６ａの内周部３２ｃとコア４ａ（収容室５ａの内周壁部）との間に間隔（例えば、図１の例の間隔ｃ）を有し、積層インダクタ６ａの外周部３２ｄとコア４ａ（収容室５ａの外周壁部）との間に間隔（例えば、図１の例の間隔ｄ）を有するサイズで形成されている。つまり、収容室５ａは、収容室５ａの内壁（コア４ａ）に積層インダクタ６ａに接触せず、収容室５ａの内壁（コア４ａ）と積層インダクタ６ａとが所定間隔を開けられるサイズで形成されている。積層インダクタ６ａとコア４ａとの間隔は任意であり、適宜設定すればよい。
【0048】
この第２実施形態のインダクタ素子１ａは、収容室５ａにおけるスパイラルインダクタ２ａの半径方向（平面方向）の長さＡ１が、収容室５ａにおける積層インダクタ６ａの積層方向（厚さ方向）の長さＢ１の少なくとも２倍の長さ（２倍以上の長さ）で形成されている例を示している。同図には、長さＡ１が長さＢ１の５倍の長さの例を示している。このような条件で収容室５ａを形成すると、磁性複合材３による近接効果の抑制効果が大きくなり、交流抵抗を小さくできる。そのため、Ｑ値をより高くすることができる。また、交流抵抗を小さくできるため、損失を低減でき、発熱を少なくすることができる。また、全体的に平型形状になるため、放熱性に優れたものとすることができる。収容室５ａの長さＡ１は、長さＢ１の少なくとも３倍の長さで形成されている方がより好ましく、少なくとも４倍の長さで形成されている方がさらに好ましい。要は、収容室５ａの長さＡ１が長さＢ１に対して長いほど交流抵抗を小さくできるため好ましい。
【0049】
収容室５ａ内には、スパイラルインダクタ２ａの巻線２１同士の間、積層されたスパイラルインダクタ２ａ同士の間、及びスパイラルインダクタ２ａとコア４ａとの間に磁性複合材３が充填されている。つまり、収容室５ａ内を満たす磁性複合材３によって巻線２１が封止されている。
【0050】
インダクタ素子１ａは、既に説明したインダクタ素子１と同様に製造することができる。
【0051】
本発明を適用するインダクタ素子１ａは、収容室５ａに磁性複合材３が充填され、スパイラルインダクタ２ａの巻線２１の周囲に磁性複合材３が配置されているため、巻線２１の周囲に磁路長の短い磁気回路が構成される。これにより、インダクタンスを大きくできる。積層構造の場合、１ターンのコイルの積層構造では巻線間に発生する漏れ磁束は相殺されるが、収容室５ａの半径方向の長さが積層方向の長さの少なくとも２倍の長さで形成されている場合や、スパイラルインダクタ２ａの巻き数が積層数よりも大きな数で構成されている場合には、同一平面内のスパイラルインダクタ２ａのターン数が多くなり、積層インダクタ６ａの層間の漏れ磁束の相殺効果が小さくなる。つまり、漏れ磁束が磁性複合材３に誘導されてスパイラルインダクタ２ａの近接効果が抑制されるので、交流抵抗を小さくできる。したがって、高い周波数でＱ値の高い高性能なインダクタ素子とすることができる。また、交流抵抗を小さくできるため、低損失で発熱の小さなインダクタ素子１ａとすることができる。
【0052】
インダクタ素子１ａの電磁界シミュレーションの結果については後述する。
【0053】
［第３実施形態］
図３は、本発明を適用するさらに別のインダクタ素子１ｂの縦断面のうち、積層インダクタ６ｂの中心（ｚ軸）から半径ｒ方向の半分（右半分）を模式的に示す部分断面図である。第３実施形態のインダクタ素子１ｂは、第２実施形態のインダクタ素子１ａのスパイラルインダクタ２ａのターン数及び積層数を変更したものである。この変更に合わせてコア４ｂ及び収容室５ａの形状も変更している。他の構成は同様である。
図３は、本発明を適用するさらに別のインダクタ素子１ｂの縦断面のうち、積層インダクタ６ｂの中心（ｚ軸）から半径ｒ方向の半分（右半分）を模式的に示す部分断面図である。第３実施形態のインダクタ素子１ｂは、第２実施形態のインダクタ素子１ａのスパイラルインダクタ２ａのターン数及び積層数を変更したものである。この変更に合わせてコア４ｂ及び収容室５ａの形状も変更している。他の構成は同様である。
【0054】
本発明を適用するインダクタ素子１ｂの主要構成を記載する。
本発明を適用するインダクタ素子１ｂは、磁性体で形成されたコア４ｂの内部の収容室５ｂに、平面型のスパイラルインダクタ２ｂ（一例として２ｂ１～２ｂ４）を複数層（一例として４層）に積層した構造の積層インダクタ６ｂが収容されているものである。スパイラルインダクタ２ｂは、巻線２１同士が間隔を開けて巻回されている。積層インダクタ６ｂは、スパイラルインダクタ２ｂ同士が間隔を開けて積層されている。収容室５ｂは、積層インダクタ６ｂの一側の平面部３３ａ、他側の平面部３３ｂ、内周部３３ｃ及び外周部３３ｄをコア４ｂで囲む形状に形成されている。収容室５ｂ内に、積層インダクタ６ｂがコア４ｂから間隔を開けるように配置されている。スパイラルインダクタ２ｂの巻線２１同士の間、積層されたスパイラルインダクタ２ｂ同士の間、及びスパイラルインダクタ２ｂとコア４ｂとの間に、磁性紛及びマトリックス材を含む磁性複合材３が充填されている。
以下、詳細に説明する。
本発明を適用するインダクタ素子１ｂは、磁性体で形成されたコア４ｂの内部の収容室５ｂに、平面型のスパイラルインダクタ２ｂ（一例として２ｂ１～２ｂ４）を複数層（一例として４層）に積層した構造の積層インダクタ６ｂが収容されているものである。スパイラルインダクタ２ｂは、巻線２１同士が間隔を開けて巻回されている。積層インダクタ６ｂは、スパイラルインダクタ２ｂ同士が間隔を開けて積層されている。収容室５ｂは、積層インダクタ６ｂの一側の平面部３３ａ、他側の平面部３３ｂ、内周部３３ｃ及び外周部３３ｄをコア４ｂで囲む形状に形成されている。収容室５ｂ内に、積層インダクタ６ｂがコア４ｂから間隔を開けるように配置されている。スパイラルインダクタ２ｂの巻線２１同士の間、積層されたスパイラルインダクタ２ｂ同士の間、及びスパイラルインダクタ２ｂとコア４ｂとの間に、磁性紛及びマトリックス材を含む磁性複合材３が充填されている。
以下、詳細に説明する。
【0055】
先に説明した実施形態２のインダクタ素子１ａは、スパイラルインダクタ２ａの巻き数が積層インダクタ６ａの積層数よりも大きく構成されているものであった。第２実施形態のインダクタ素子１ａの方が交流抵抗を小さくでき、Ｑ値をより高くできると共に損失を小さくできる。しかしながら、第３実施形態のインダクタ素子１ｂのように、スパイラルインダクタ２ｂの巻き数（一例として２ターン）と積層インダクタ６ｂの積層数（一例として４層）との関係に限定を設けず、例えば巻き数≦積層数の関係であったとしても、磁性複合材３が巻線２１の周囲に存在することでインダクタンスを大きくできることからＱ値が高くなる。
【0056】
また、先に説明した実施形態２のインダクタ素子１ａは、収容室５ａのスパイラルインダクタの半径方向の長さＡ１が、収容室５ａの積層インダクタ６ａの積層方向の長さＢ１の少なくとも２倍の長さで形成されているものであった。第２実施形態のインダクタ素子１ａの方が交流抵抗を小さくでき、Ｑ値をより高くできると共に損失を小さくできるが、第３実施形態のインダクタ素子１ｂのように収容室５ｂの寸法に限定を設けなくても、インダクタンスを大きくできることからＱ値が高くなる。
【0057】
インダクタ素子１ｂの電磁界シミュレーションの結果については後述する。
【0058】
［第４実施形態］
図４は、本発明を適用するさらに別のインダクタ素子１ｃの縦断面のうち、積層インダクタ６ｃの中心（ｚ軸）から半径ｒ方向の半分（右半分）を模式的に示す部分断面図である。
図４は、本発明を適用するさらに別のインダクタ素子１ｃの縦断面のうち、積層インダクタ６ｃの中心（ｚ軸）から半径ｒ方向の半分（右半分）を模式的に示す部分断面図である。
【0059】
本発明を適用するインダクタ素子１ｃの主要構成を記載する。
本発明を適用するインダクタ素子１ｃは、磁性体で形成されたコア４ｃの内部の収容室５ｃに、平面型の巻き数１ターンの１ターンインダクタ２ｃを複数層（一例として８層）に積層した構造の積層インダクタ６ｃが収容されている。積層インダクタ６ｃは、１ターンインダクタ２ｃ同士が間隔を開けて積層されていて、収容室５ｃは、積層インダクタ６ｃの一側の平面部３４ａ、他側の平面部３４ｂ、内周部３４ｃ及び外周部３４ｄをコア４ｃで囲む形状に形成されている。収容室５ｃ内に、積層インダクタ６ｃがコア４ｃから間隔を開けるように配置されている。１ターンインダクタ２ｃ同士の間、及び１ターンインダクタ２ｃとコア４ｃとの間に、磁性紛及びマトリックス材を含む磁性複合材３が充填されている。
以下、詳細に説明する。
本発明を適用するインダクタ素子１ｃは、磁性体で形成されたコア４ｃの内部の収容室５ｃに、平面型の巻き数１ターンの１ターンインダクタ２ｃを複数層（一例として８層）に積層した構造の積層インダクタ６ｃが収容されている。積層インダクタ６ｃは、１ターンインダクタ２ｃ同士が間隔を開けて積層されていて、収容室５ｃは、積層インダクタ６ｃの一側の平面部３４ａ、他側の平面部３４ｂ、内周部３４ｃ及び外周部３４ｄをコア４ｃで囲む形状に形成されている。収容室５ｃ内に、積層インダクタ６ｃがコア４ｃから間隔を開けるように配置されている。１ターンインダクタ２ｃ同士の間、及び１ターンインダクタ２ｃとコア４ｃとの間に、磁性紛及びマトリックス材を含む磁性複合材３が充填されている。
以下、詳細に説明する。
【0060】
第４実施形態のインダクタ素子１ｃは、第２、第３実施形態のインダクタ素子１ａ、１ｂのスパイラルインダクタ２ａ，２ｂを１ターンインダクタ２ｃに替えたものである。複数の１ターンインダクタ２ｃは、直列接続されるように、ｚ軸方向に平行な導体線で連結されている（図示省略）。つまり、積層インダクタ６ｃは、積層した複数の１ターンインダクタ２ｃが直列接続されて構成されている。
【0061】
他の構成は同様であり、収容室５ｃ内を満たす磁性複合材３によって巻線２１が封止されている。これにより、巻線２１の周囲に磁路長の短い磁気回路が構成され、インダクタンスを大きくできるため、Ｑ値を高くすることができる。
【0062】
インダクタ素子１ｃの電磁界シミュレーションの結果については後述する。
【0063】
［電磁界解析によるシミュレーション］
実施例１として図１に示した８ターン・１層のインダクタ素子１、実施例２として図２に示した４ターン・２層のインダクタ素子１ａ、実施例３として図３に示した２ターン・８層のインダクタ素子１ｂ、実施例４として図４に示した１ターン・４層のインダクタ素子１ｃに対して、電磁界解析によるシミュレーションを行った。シミュレーションは、インダクタンス、抵抗について実施した。シミュレーション結果から（１）式を用いてＱ値を算出した。
実施例１として図１に示した８ターン・１層のインダクタ素子１、実施例２として図２に示した４ターン・２層のインダクタ素子１ａ、実施例３として図３に示した２ターン・８層のインダクタ素子１ｂ、実施例４として図４に示した１ターン・４層のインダクタ素子１ｃに対して、電磁界解析によるシミュレーションを行った。シミュレーションは、インダクタンス、抵抗について実施した。シミュレーション結果から（１）式を用いてＱ値を算出した。
【0064】
また、比較例１として磁性複合材の無い図１に示した８ターン・１層のインダクタ素子１、比較例２として磁性複合材の無い図２に示した４ターン・２層のインダクタ素子１ａ、比較例３として磁性複合材の無い図３に示した２ターン・８層のインダクタ素子１ｂ、比較例４として磁性複合材の無い図４に示した１ターン・４層のインダクタ素子１ｃに対して、同様のシミュレーションを行った。比較例１～４では実施例１～４の磁性複合材を空気に代えた。
【0065】
シミュレーションには、JMAG-Designer ver.19.1.01x (JSOL Corp.)を使用した。シミュレーション方法は、２次元軸対称周波数応答磁場シミュレーションを用いた。シミュレーションモデルとして、zr平面をz軸を中心に回転させた円筒座標モデルを使用した。共通条件として、コア中央脚の半径（ｚ軸から収容部の内周壁までの距離。収容部内周半径）4.5mm、コア外脚幅（収容部の外周壁からコア外界壁までの幅）1.5mm、積層インダクタの層間距離（積層インダクタを構成するインダクタ同士の間隔）0.2mm、巻線同士の間隔（間隔ｋ）0.5mm、収容部の内周壁と巻線との間隔（間隔ｃ）0.5mm、収容部の外周壁と巻線との間隔（間隔ｄ）0.5mm、収容部の天井部と巻線との間隔（間隔ａ）0.2mm、収容部の床部と巻線との間隔（間隔ｂ）0.2mm、導体幅1.5mm、導体厚0.5mmとした。インダクタは、図１～図４に示したようにトータルの巻き数を８ターンとした。コアは、鉄系アモルファス球体粉（平均直径：3.5、10μm）とエポキシ樹脂を20：80：1の重量比で混合した粉末磁心とした。加熱時に883MPaの圧力をかけてコアを硬化させたものとした。巻線構造に合わせて図１～図４のようにコア形状を変更した。表１に解析の諸条件を示す。
【0066】
【表1】
【0067】
図５に、実施例１～４のインダクタンスのシミュレーション結果を示す。図６に、比較例１～４のインダクタンスのシミュレーション結果を示す。同様の構造で比較した場合、磁性複合材を有する実施例１～４は、磁性複合材を有さない比較例１～４に比して、インダクタンスの値が大きくなった。この結果は、導体線（巻線２１）の外周に磁性複合材が存在することで、磁路長の短い磁気回路が構成されたためである。
【0068】
図７に、実施例１及び比較例１の抵抗のシミュレーション結果を示す。1MHzの抵抗値は、実施例１が247mΩ、比較例１が515mΩであった。磁性複合材を有することで、抵抗値は52%減少した。磁性複合材の無いスパイラル構造は巻線が同一平面上にレイアウトされているため、漏れ磁束による交流抵抗の増加が顕著であったが、磁性複合材を有することで交流抵抗の低減効果が顕著に表れた。抵抗値の低減効果は、実施例１～４中で実施例１が最も高くなった。
【0069】
図８に、実施例２及び比較例２の抵抗のシミュレーション結果を示す。1MHzの抵抗値は、実施例２が273mΩ、比較例２が302mΩであった。磁性複合材を有することで、抵抗値は10%減少した。スパイラルインダクタを積層するこのモデルでは、１層あたりの巻数が増加し、層数が少なくなるにつれて、同じ層の巻線間に発生する漏れ磁束の影響が大きくなる。磁性複合材を有することで、近接効果の原因となる漏洩磁束が磁性複合材に誘導されるため、交流抵抗が減少した。抵抗値の低減効果は、実施例１～４中で実施例２が２番目に高くなった。
【0070】
図９に、実施例３及び比較例３の抵抗のシミュレーション結果を示す。1MHzの抵抗値は、実施例３が280mΩ、比較例３が262mΩであった。磁性複合材を有することで、抵抗値は7％増加した。これは、磁性複合材による漏れ磁束誘導による交流抵抗の低減よりも、磁性複合材の鉄損による交流抵抗の増加の方が大きくなったためである。つまり、積層インダクタの層間の漏洩磁束が小さかったためである。
【0071】
図１０に、実施例４及び比較例４の抵抗のシミュレーション結果を示す。1MHzの抵抗値は、実施例４が269mΩ、比較例３が256mΩであった。磁性複合材を有することで、抵抗値が5％増加した。これは、磁性複合材による漏れ磁束誘導による交流抵抗の低減よりも、磁性複合材料の鉄損による交流抵抗の増加の方が大きくなったためである。つまり、積層インダクタの層間の漏洩磁束が小さかったためである。
【0072】
表２に、周波数1MHzにおけるインダクタンス、抵抗の値から算出したＱ値を示す。算出には（１）式を用いた。
【0073】
【表2】
【0074】
同様の構造で比較した場合、磁性複合材を有する実施例１～４は、磁性複合材を有さない比較例１～４に比して、いずれもＱ値が高くなった。特に、比較例１のＱ値は７８と最も低かったが、実施例１では１９２と最も高いＱ値が得られた。複数層にスパイラルインダクタを積層した実施例２、３は、スパイラルインダクタの巻回数が積層数よりも多い実施例２の方がＱ値の改善効果が高くなった。このように、磁性複合材は巻線を同一平面上にレイアウトしたスパイラルインダクタの交流抵抗を効果的に低減させることができる。
【0075】
図１１（ａ）は磁性複合材を有する実施例１の電流密度と磁束分布を示し、図１１（ｂ）は磁性複合材の無い比較例１の電流密度と磁束分布を示している。比較例１の巻線の端部が実施例１の巻線よりも色が濃くなっており、電流密度の偏り（渦電流の発生）が分かる。つまり、実施例１のように磁性複合材を導体線の周囲に配置することで漏れ磁束が誘導され、近接効果が抑制されるため、巻線の電流密度の偏りが減少していることが分かる。この電流密度の偏りの減少は、導体の有効断面積の増大を意味する。
【0076】
図１２（ａ）は磁性複合材を有する実施例１の磁束密度分布を示し、図１２（ｂ）は磁性複合材の無い比較例１の磁束密度分布を示している。実施例１の磁性複合材の部位が色が濃くなっており、磁束が通っていることが分かる。つまり、実施例１のように磁性複合材を導体線の周囲に配置することで、主磁路とは異なる漏洩磁気回路が構成され、主磁路の磁束密度の偏りが低減されている。
【0077】
さらに、比較例５として、図１３に示す構造の８ターン・１層のインダクタ素子１０１に対して、電磁界解析によるシミュレーションを行った。シミュレーションは、インダクタンス、抵抗について実施した。シミュレーション結果から（１）式を用いてＱ値を算出した。シミュレーションの諸条件は前述した通りである。
【0078】
図１３は、インダクタ素子１０１の縦断面のうち、スパイラルインダクタ２の中心（ｚ軸）から半径ｒ方向の半分（右半分）を模式的に示す部分断面図である。インダクタ素子１０１は、磁性体で形成された一対の板状のコア１０４の間にスパイラルインダクタ２を配置したものである。コア１０４とスパイラルインダクタ２とは接触しないように間隔が開けられている。スパイラルインダクタ２の巻線２１同士の間、スパイラルインダクタ２とコア１０４との間、及びコア１０４とコア１０４との間には、磁性紛及びマトリックス材を含む磁性複合材３が充填されている。このインダクタ素子１０１は、スパイラルインダクタ２の中央部側のスペースに上下のコア１０４を連結するコア（コア中央脚）が無く、スパイラルインダクタ２の外周側のスペースに上下のコア１０４を連結するコア（コア外脚）が無い点が、第１実施形態のインダクタ素子１（図１参照）と異なっている。
【0079】
図１４に、比較例５のインダクタンスのシミュレーション結果を示す。同図には、比較しやすいように、実施例１及び比較例１のインダクタンスのシミュレーション結果も示している。1MHzのインダクタンスは、大きい順に実施例１（7.5μH）、比較例５（7.2μH）、比較例１（6.4μH）であった。実施例１と比較例５との比較から、実施例１のようにコア中央脚及びコア外脚のある構造の方が（スパイラルインダクタ２を収容部５の内部に収容した構造の方が）、コア中央脚及びコア外脚の無い構造よりもインダクタンスを大きくできる。
【0080】
図１５に、比較例５の抵抗のシミュレーション結果を示す。同図には、比較しやすいように、実施例１及び比較例１の抵抗のシミュレーション結果も示している。1MHzの抵抗値は、小さい順に実施例１（247mΩ）、比較例５（250mΩ）、比較例１（515mΩ）であった。実施例１と比較例５との比較から、実施例１のようにコア中央脚及びコア外脚のある構造の方が（スパイラルインダクタ２を収容部５の内部に収容した構造の方が）、コア中央脚及びコア外脚の無い構造よりも抵抗を小さくできる。
【0081】
周波数1MHzにおけるインダクタンス、抵抗の値からＱ値を算出した。Ｑ値は、高い順に、実施例１（192）、比較例５（182）、比較例１（78）であった。実施例１のようにコア中央脚及びコア外脚のある構造の方が（スパイラルインダクタ２を収容部５の内部に収容した構造の方が）、コア中央脚及びコア外脚の無い構造よりもＱ値を高くできる。
【0082】
［スパイラルインダクタの作製と評価］
実施例５として、シミュレーションを行った実施例１（図１）に相当するインダクタ素子を作製した。図１６は、作製した実施例５のインダクタ素子の外観写真である。図１６（ａ）はインダクタ素子の平面写真であり、平面形状は正方形（一辺45mm）である。断面A-A'は図１と同じである。図１６（ｂ）はインダクタ素子の側面写真である。インダクタ素子の高さは3.4mmであり、非常に低背である。
実施例５として、シミュレーションを行った実施例１（図１）に相当するインダクタ素子を作製した。図１６は、作製した実施例５のインダクタ素子の外観写真である。図１６（ａ）はインダクタ素子の平面写真であり、平面形状は正方形（一辺45mm）である。断面A-A'は図１と同じである。図１６（ｂ）はインダクタ素子の側面写真である。インダクタ素子の高さは3.4mmであり、非常に低背である。
【0083】
図１７は、実施例５のインダクタ素子の製造方法を示す模式図である。同図（ａ）に示す磁性紛であるアモルファス球状粉末（D50=2.6μm）と、同図（ｂ）に示すマトリックス材（バインダー）であるシリコーン樹脂を磁性紛の体積充填率が60vol%となるように混合後、攪拌脱泡ミキサーを用いて、同図（ｃ）に示すようにスラリー状の磁性複合材（磁性複合材スラリー）とした。インダクタ素子は、鉄系アモルファス球形粉末（D50=3.0μmおよびD50=10μm）と粉体樹脂を混合、造粒後、熱プレス機により圧粉成形した同図（ｄ）に示す粉末磁性体コアと、同図（ｅ）に示すスパイラルインダクタ（銅板製の巻線）を組み立てる際に、磁性複合材スラリーを注入して製造した。また、比較例６として、磁性複合材を使用しないインダクタ素子を、磁性複合材スラリーの代わりにシリコーン樹脂を注入して製造した。粉末磁心コアおよび磁性複合材の比透磁率は、インピーダンスアナライザ(Agilent、4294A)を用いて測定した。粉末磁心コアおよび磁性複合材の複素比透磁率の実部μ’はそれぞれ 28および7.5、複素比透磁率の虚部μ”はそれぞれ0.1、0.01であった。
【0084】
［インダクタ素子のインピーダンス特性］
図１８～図２１にインダクタ素子のインピーダンス特性を示す。図１８～図２０に示す測定にはインピーダンスアナライザ（Keysight Technologies, E4990A）を、図２１に示す測定にはLCRメーター（Keysight Technologies, E4980A）を用いた。
図１８～図２１にインダクタ素子のインピーダンス特性を示す。図１８～図２０に示す測定にはインピーダンスアナライザ（Keysight Technologies, E4990A）を、図２１に示す測定にはLCRメーター（Keysight Technologies, E4980A）を用いた。
【0085】
図１８に、実施例５及び比較例６のインダクタンス（実測値）を示す。同図には、前述した実施例１及び比較例１のシミュレーション結果のインダクタンス（計算値）も示している。インダクタンスの値（1MHz時）は、実施例５が7.2μH、比較例６が6.0μHであった。磁性複合材を使用することで、インダクタンスは20％増加した。先に説明したように、磁性複合材の使用によりインダクタンスが増加したのは、導体外周に磁路長の短い磁気回路が構成されたためである。巻線構造の多少の違いや引き出し線による遮蔽などのシミュレーションモデルとの違いにより、シミュレーション結果と比較するとインダクタンスは減少した。
【0086】
図１９に、実施例５及び比較例６の抵抗（実測値）を示す。同図には、前述した実施例１及び比較例１のシミュレーション結果の抵抗（計算値）も示している。抵抗値（1MHz時）は、実施例５が317mΩ、比較例６が515mΩであった。磁性複合材を使用することで、抵抗は40％減少した。シミュレーションと同様、磁性複合材の使用により近接効果が抑制され、抵抗が顕著に減少した。しかし、実施例５の抵抗値（実測値）は、周波数が高くなるにつれて、実施例１の抵抗値（計算値）よりも大きくなっている。これは、磁性複合材の封入が不十分で、近接効果の原因となる漏れ磁束の誘導が不十分であったためであると考えられる。
【0087】
図２０に、実施例５及び比較例６のＱ値（実測値）を示す。同図には、前述した実施例１及び比較例１のシミュレーション結果のＱ値（計算値）も示している。Ｑ値（1MHz時）は、実施例５が１４１、比較例６が７１であった。本発明を適用することで、Ｑ値は99％増加した。
【0088】
図２１に、実施例５及び比較例６の直流重畳インダクタンス特性（実測値）を示す。磁性複合材の有無にかかわらず、直流重畳電流の増加に伴うインダクタンスの減少が小さく、磁気飽和が生じないことがわかる。また、実施例５のインダクタンスは、全測定範囲において比較例６のインダクタンスよりも大きく、この測定範囲では磁気複合材料が磁気飽和を起こさないことが確認された。さらに、実施例５の自己共振周波数は14.6MHz、比較例６の自己共振周波数は24.0MHzと、駆動周波数よりも十分に大きな周波数であった。
【0089】
［インダクタ素子の発熱特性］
実施例６として、実施例５のインダクタ素子を用いて駆動周波数1MHzの100V/320V 800W昇圧ＤＣ－ＤＣコンバータ試作機を作製した。図２２にＤＣ－ＤＣコンバータ試作機の回路図と回路外観写真を示す。電界効果トランジスタ（FET）（GaN Systems,Inc.、GS66516T）は２個並列に接続されている。ダイオードはSCS320AHGC9（ローム・セミコンダクター社製）、ゲートドライバーはADUM4121ARIZ（アナログ・デバイセズ社製）である。インダクタ電流iLの測定には同軸シャント（T&M Research Products社製、SDN-414-01）を使用した。また、比較例７として、比較例６のインダクタ素子を用いて同様のＤＣ－ＤＣコンバータ試作機を作製した。
実施例６として、実施例５のインダクタ素子を用いて駆動周波数1MHzの100V/320V 800W昇圧ＤＣ－ＤＣコンバータ試作機を作製した。図２２にＤＣ－ＤＣコンバータ試作機の回路図と回路外観写真を示す。電界効果トランジスタ（FET）（GaN Systems,Inc.、GS66516T）は２個並列に接続されている。ダイオードはSCS320AHGC9（ローム・セミコンダクター社製）、ゲートドライバーはADUM4121ARIZ（アナログ・デバイセズ社製）である。インダクタ電流iLの測定には同軸シャント（T&M Research Products社製、SDN-414-01）を使用した。また、比較例７として、比較例６のインダクタ素子を用いて同様のＤＣ－ＤＣコンバータ試作機を作製した。
【0090】
図２３に実施例６のＤＣ－ＤＣコンバータの電圧・電流波形を示し、図２４に比較例７のＤＣ－ＤＣコンバータの電圧・電流波形を示す。実施例６の回路のリップル電流は11.3A、比較例６の回路のリップル電流は13.4Aであった。本発明を適用することでインダクタンスが増加し、リップル電流が減少していることがわかる。
【0091】
図２５に実施例６及び比較例７のインダクタ素子の温度上昇特性を示す。温度は温度センサー(Teledyne FLIR LLC, A400)で測定した。実施例６の回路のインダクタ素子の飽和温度上昇ΔＴは55℃、比較例７の回路のインダクタ素子の飽和温度上昇ΔＴは115℃であった。本発明を適用することで、ΔＴは60℃減少した。
【0092】
図２６は、実施例６及び比較例７のＤＣ－ＤＣコンバータの熱画像である（出力電力Po＝800W，時間t＝40分）。熱画像は温度カメラ（Testo K.K., testo 885）で測定した。熱画像から、実施例６の方が比較例７よりも、インダクタ素子の発熱を顕著に抑制できることがわかる。これは、近接効果による交流抵抗やインダクタのリップル電流が抑制され、その結果、コンバータ駆動時の実施例６のインダクタ素子の発熱が抑制された。
【0093】
本発明を適用するインダクタ素子１，１ａ，１ｂ，１ｃは、電源回路、特にＤＣ－ＤＣコンバータに好ましく使用することができるが、種々の電気回路に使用でき、用途は限定されない。
【符号の説明】
【0094】
１・１ａ・１ｂ・１ｃはインダクタ素子、２・２ａ（２ａ１・２ａ２）・２ｂ（２ｂ１～２ｂ４）はスパイラルインダクタ、２ｃ（２ｃ１～２ｃ８）は１ターンインダクタ、３は磁性複合材、４・４ａ・４ｂ・４ｃはコア、５・５ａ・５ｂ・５ｃは収容室、６ａ・６ｂ・６ｃは積層インダクタ、２１は巻線、３１ａは一側の平面部、３１ｂは他側の平面部、３１ｃは内周部、３１ｄは外周部、３２ａは一側の平面部、３２ｂは他側の平面部、３２ｃは内周部、３２ｄは外周部、３３ａは一側の平面部、３３ｂは他側の平面部、３３ｃは内周部、３３ｄは外周部、３４ａは一側の平面部、３４ｂは他側の平面部、３４ｃは内周部、３４ｄは外周部、１０１はインダクタ素子、１０４はコア、Ａ１・Ａ２は収容室におけるスパイラルインダクタの半径方向の長さ、Ｂ１・Ｂ２は収容室における積層インダクタの積層方向（ｚ軸方向）の長さ、ａはスパイラルインダクタの一側の平面部とコアとの間隔、ｂはスパイラルインダクタの他側の平面部とコアとの間隔、ｃはスパイラルインダクタの内周部とコアとの間隔、ｄはスパイラルインダクタの外周部とコアとの間隔、ｋはスパイラルインダクタの巻線同士の間隔、ｒはスパイラルインダクタの半径方向、ｚは軸である。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【手続補正書】
【提出日】2024-09-13
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
磁性体で形成されたコアの内部の収容室に、平面型のスパイラルインダクタが収容されている１００ｋＨｚ以上で使用するインダクタ素子であって、
前記スパイラルインダクタは、巻線同士が間隔を開けて巻回されており、
前記収容室は、前記スパイラルインダクタの一側の平面部、他側の平面部、内周部及び外周部を前記コアで囲む形状に形成されており、
前記収容室内に、前記スパイラルインダクタが前記コアから間隔を開けるように配置されていて、
前記スパイラルインダクタの全ての前記巻線同士の間、及び前記スパイラルインダクタと前記コアとの間に、磁性紛及びマトリックス材を含む磁性複合材が充填されていることで、全ての前記巻線の周囲に前記磁性複合材が配置されていることを特徴とするインダクタ素子。
前記スパイラルインダクタは、巻線同士が間隔を開けて巻回されており、
前記収容室は、前記スパイラルインダクタの一側の平面部、他側の平面部、内周部及び外周部を前記コアで囲む形状に形成されており、
前記収容室内に、前記スパイラルインダクタが前記コアから間隔を開けるように配置されていて、
前記スパイラルインダクタの全ての前記巻線同士の間、及び前記スパイラルインダクタと前記コアとの間に、磁性紛及びマトリックス材を含む磁性複合材が充填されていることで、全ての前記巻線の周囲に前記磁性複合材が配置されていることを特徴とするインダクタ素子。
【請求項2】
磁性体で形成されたコアの内部の収容室に、平面型のスパイラルインダクタを複数層に積層した構造の積層インダクタが収容されている１００ｋＨｚ以上で使用するインダクタ素子であって、
前記スパイラルインダクタは、巻線同士が間隔を開けて巻回されており、
前記積層インダクタは、前記スパイラルインダクタ同士が間隔を開けて積層されていて、
前記収容室は、前記積層インダクタの一側の平面部、他側の平面部、内周部及び外周部を前記コアで囲む形状に形成されており、
前記収容室内に、前記積層インダクタが前記コアから間隔を開けるように配置されていて、
前記スパイラルインダクタの全ての前記巻線同士の間、積層された前記スパイラルインダクタ同士の間、及び前記スパイラルインダクタと前記コアとの間に、磁性紛及びマトリックス材を含む磁性複合材が充填されていることで、全ての前記巻線の周囲に前記磁性複合材が配置されていることを特徴とするインダクタ素子。
前記スパイラルインダクタは、巻線同士が間隔を開けて巻回されており、
前記積層インダクタは、前記スパイラルインダクタ同士が間隔を開けて積層されていて、
前記収容室は、前記積層インダクタの一側の平面部、他側の平面部、内周部及び外周部を前記コアで囲む形状に形成されており、
前記収容室内に、前記積層インダクタが前記コアから間隔を開けるように配置されていて、
前記スパイラルインダクタの全ての前記巻線同士の間、積層された前記スパイラルインダクタ同士の間、及び前記スパイラルインダクタと前記コアとの間に、磁性紛及びマトリックス材を含む磁性複合材が充填されていることで、全ての前記巻線の周囲に前記磁性複合材が配置されていることを特徴とするインダクタ素子。
【請求項3】
前記収容室における前記スパイラルインダクタの半径方向の長さが、前記収容室における前記積層インダクタの積層方向の長さの少なくとも２倍の長さで形成されていることを特徴とする請求項２に記載のインダクタ素子。
【請求項4】
前記スパイラルインダクタの巻き数が、前記積層インダクタの積層数よりも大きな数で構成されていることを特徴とする請求項２に記載のインダクタ素子。
【請求項5】
磁性体で形成されたコアの内部の収容室に、平面型の巻き数１ターンの１ターンインダクタを複数層に積層した構造の積層インダクタが収容されている１００ｋＨｚ以上で使用するインダクタ素子であって、
前記積層インダクタは、前記１ターンインダクタ同士が間隔を開けて積層されていて、
前記収容室は、前記積層インダクタの一側の平面部、他側の平面部、内周部及び外周部を前記コアで囲む形状に形成されており、
前記収容室内に、前記積層インダクタが前記コアから間隔を開けるように配置されていて、
全ての前記１ターンインダクタ同士の間、及び前記１ターンインダクタと前記コアとの間に、磁性紛及びマトリックス材を含む磁性複合材が充填されていることで、全ての前記１ターンインダクタの巻線の周囲に前記磁性複合材が配置されていることを特徴とするインダクタ素子。
前記積層インダクタは、前記１ターンインダクタ同士が間隔を開けて積層されていて、
前記収容室は、前記積層インダクタの一側の平面部、他側の平面部、内周部及び外周部を前記コアで囲む形状に形成されており、
前記収容室内に、前記積層インダクタが前記コアから間隔を開けるように配置されていて、
全ての前記１ターンインダクタ同士の間、及び前記１ターンインダクタと前記コアとの間に、磁性紛及びマトリックス材を含む磁性複合材が充填されていることで、全ての前記１ターンインダクタの巻線の周囲に前記磁性複合材が配置されていることを特徴とするインダクタ素子。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【0010】
請求項１に記載のインダクタ素子は、磁性体で形成されたコアの内部の収容室に、平面型のスパイラルインダクタが収容されている１００ｋＨｚ以上で使用するインダクタ素子であって、前記スパイラルインダクタは、巻線同士が間隔を開けて巻回されており、前記収容室は、前記スパイラルインダクタの一側の平面部、他側の平面部、内周部及び外周部を前記コアで囲む形状に形成されており、前記収容室内に、前記スパイラルインダクタが前記コアから間隔を開けるように配置されていて、前記スパイラルインダクタの全ての前記巻線同士の間、及び前記スパイラルインダクタと前記コアとの間に、磁性紛及びマトリックス材を含む磁性複合材が充填されていることで、全ての前記巻線の周囲に前記磁性複合材が配置されていることを特徴とする。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【0011】
請求項２に記載のインダクタ素子は、磁性体で形成されたコアの内部の収容室に、平面型のスパイラルインダクタを複数層に積層した構造の積層インダクタが収容されている１００ｋＨｚ以上で使用するインダクタ素子であって、前記スパイラルインダクタは、巻線同士が間隔を開けて巻回されており、前記積層インダクタは、前記スパイラルインダクタ同士が間隔を開けて積層されていて、前記収容室は、前記積層インダクタの一側の平面部、他側の平面部、内周部及び外周部を前記コアで囲む形状に形成されており、前記収容室内に、前記積層インダクタが前記コアから間隔を開けるように配置されていて、前記スパイラルインダクタの全ての前記巻線同士の間、積層された前記スパイラルインダクタ同士の間、及び前記スパイラルインダクタと前記コアとの間に、磁性紛及びマトリックス材を含む磁性複合材が充填されていることで、全ての前記巻線の周囲に前記磁性複合材が配置されていることを特徴とする。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【0014】
請求項５に記載のインダクタ素子は、磁性体で形成されたコアの内部の収容室に、平面型の巻き数１ターンの１ターンインダクタを複数層に積層した構造の積層インダクタが収容されている１００ｋＨｚ以上で使用するインダクタ素子であって、前記積層インダクタは、前記１ターンインダクタ同士が間隔を開けて積層されていて、前記収容室は、前記積層インダクタの一側の平面部、他側の平面部、内周部及び外周部を前記コアで囲む形状に形成されており、前記収容室内に、前記積層インダクタが前記コアから間隔を開けるように配置されていて、全ての前記１ターンインダクタ同士の間、及び前記１ターンインダクタと前記コアとの間に、磁性紛及びマトリックス材を含む磁性複合材が充填されていることで、全ての前記１ターンインダクタの巻線の周囲に前記磁性複合材が配置されていることを特徴とする。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正の内容】
【0063】
［電磁界解析によるシミュレーション］
実施例１として図１に示した８ターン・１層のインダクタ素子１、実施例２として図２に示した４ターン・２層のインダクタ素子１ａ、実施例３として図３に示した２ターン・４層のインダクタ素子１ｂ、実施例４として図４に示した１ターン・８層のインダクタ素子１ｃに対して、電磁界解析によるシミュレーションを行った。シミュレーションは、インダクタンス、抵抗について実施した。シミュレーション結果から（１）式を用いてＱ値を算出した。
実施例１として図１に示した８ターン・１層のインダクタ素子１、実施例２として図２に示した４ターン・２層のインダクタ素子１ａ、実施例３として図３に示した２ターン・４層のインダクタ素子１ｂ、実施例４として図４に示した１ターン・８層のインダクタ素子１ｃに対して、電磁界解析によるシミュレーションを行った。シミュレーションは、インダクタンス、抵抗について実施した。シミュレーション結果から（１）式を用いてＱ値を算出した。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正の内容】
【0064】