特開 2024-168925 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024168925

(43)【公開日】2024-12-05

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/336 20060101AFI20241128BHJP

   H01L 29/06 20060101ALI20241128BHJP

   H01L 29/41 20060101ALI20241128BHJP

【ＦＩ】

H01L29/78 301X

H01L29/78 301G

H01L29/78 301D

H01L29/06 301F

H01L29/44 Y

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2023085987

(22)【出願日】2023-05-25

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】100088155

【弁理士】

【氏名又は名称】長谷川 芳樹

(74)【代理人】

【識別番号】100113435

【弁理士】

【氏名又は名称】黒木 義樹

(74)【代理人】

【識別番号】100176658

【弁理士】

【氏名又は名称】和田 謙一郎

(74)【代理人】

【識別番号】100186761

【弁理士】

【氏名又は名称】上村 勇太

(72)【発明者】

【氏名】寺田 力

【テーマコード（参考）】

4M104

5F140

【Ｆターム（参考）】

4M104AA01

4M104BB01

4M104FF10

5F140AA25

5F140AB06

5F140AB08

5F140AC21

5F140AC22

5F140BA01

5F140BA16

5F140BD04

5F140BF04

5F140BF51

5F140BF54

5F140BG27

5F140BG28

5F140BH02

5F140BH04

5F140CB01

5F140CD08

5F140CD09

(57)【要約】

【課題】フィールドプレートの抵抗ばらつきを抑制可能な半導体装置を提供する。
【解決手段】
半導体装置は、半導体基板と、半導体基板上に位置する半導体層と、ドレイン領域と、ソース／ゲート領域と、半導体層上に位置する絶縁層と、絶縁層上に位置すると共に、電流経路を形成するフィールドプレートと、を備え、フィールドプレートは、最内周部、最外周部、最内周部と最外周部との間に位置すると共に平面視における第１方向に隣り合う第１直線部分および第２直線部分、ならびに、第１直線部分と第２直線部分とを接続する第１接続部分を有し、最内周部と、最外周部と、第１直線部分と、第２直線部分と、第１接続部分とは、電流経路の一部であり、第１直線部分と第２直線部分とのそれぞれは、平面視にて、第１方向に交差する第２方向に延在する。
【選択図】図４

【特許請求の範囲】

【請求項1】

第１導電型を有する半導体基板と、
前記半導体基板上に位置すると共に第２導電型を有する半導体層と、
前記半導体層内に位置すると共に前記第２導電型を有するドレイン領域と、
前記第２導電型を有するソース領域、および、前記ソース領域に電気的に接続されると共に前記第１導電型を有するゲート領域が設けられるソース／ゲート領域であって、前記ドレイン領域から離間すると共に前記ドレイン領域の周囲に位置する前記ソース／ゲート領域と、
前記ドレイン領域と前記ソース／ゲート領域との間であって、前記半導体層上に位置する絶縁層と、
前記絶縁層上に位置すると共に、電流経路を形成するフィールドプレートと、
を備え、
前記フィールドプレートは、前記ドレイン領域に電気的に接続される最内周部、グランドに電気的に接続される最外周部、前記最内周部と前記最外周部との間に位置すると共に平面視における第１方向に隣り合う第１直線部分および第２直線部分、ならびに、前記第１直線部分と前記第２直線部分とを接続する第１接続部分を有し、
前記最内周部と、前記最外周部と、前記第１直線部分と、前記第２直線部分と、前記第１接続部分とは、前記電流経路の一部であり、
前記第１直線部分と前記第２直線部分とのそれぞれは、平面視にて、前記第１方向に交差する第２方向に延在し、
前記第１接続部分は、前記第１方向に延在する、
半導体装置。

【請求項2】

前記最内周部と、前記最外周部と、前記第１直線部分と、前記第２直線部分とのそれぞれは、前記ドレイン領域を中心とする仮想の同心長円上に配置される、請求項１に記載の半導体装置。

【請求項3】

前記フィールドプレートは、前記最内周部、前記最外周部、前記第１直線部分、前記第２直線部分および前記第１接続部分から離間していると共に、前記第２方向に隣り合う第１曲線部分および第２曲線部分をさらに有し、
前記第１直線部分と前記第１曲線部分は、前記同心長円に含まれる第１仮想長円上に位置し、
前記第２直線部分と前記第２曲線部分は、前記同心長円に含まれる第２仮想長円上に位置する、請求項２に記載の半導体装置。

【請求項4】

前記第１曲線部分の幅と、前記第２曲線部分の幅とのそれぞれは、前記第２方向において前記第１直線部分および前記第２直線部分から遠ざかるほど大きい、請求項３に記載の半導体装置。

【請求項5】

前記フィールドプレートは、前記最内周部、前記最外周部、前記第１直線部分、前記第２直線部分および前記第１接続部分から離間していると共に、前記第２方向に隣り合う第３曲線部分および第４曲線部分をさらに有し、
前記第３曲線部分および前記第４曲線部分は、前記第２方向において、前記最内周部を挟んで前記第１曲線部分および前記第２曲線部分の反対側に位置し、
前記第３曲線部分は、前記第１仮想長円上に位置し、
前記第４曲線部分は、前記第２仮想長円上に位置する、請求項３または４に記載の半導体装置。

【請求項6】

前記第１接続部分は、前記第２方向における前記第１直線部分の一端に接続される、請求項１～４のいずれか一項に記載の半導体装置。

【請求項7】

前記最内周部は、前記第１方向において前記第１直線部分に隣り合う第３直線部分を有し、
前記フィールドプレートは、前記第１直線部分と前記第３直線部分とを接続する第２接続部分をさらに有し、
前記第２接続部分は、前記第２方向における前記第１直線部分の他端に接続される、請求項６に記載の半導体装置。

【請求項8】

前記最内周部と、前記最外周部との少なくとも一方は、平面視にて長円形状を有する、請求項１～４のいずれか一項に記載の半導体装置。

【請求項9】

前記最内周部と、前記最外周部との少なくとも一方は、互いに離間する直線部分および曲線部分を有し、
前記直線部分と前記曲線部分とは、前記フィールドプレート上に位置する導電部材を介して電気的に接続される、請求項１～４のいずれか一項に記載の半導体装置。

【請求項10】

前記フィールドプレートは、ポリシリコンを含む、請求項１～４のいずれか一項に記載の半導体装置。

【請求項11】

前記半導体層は、前記ゲート領域に接触すると共に前記第１導電型を有するゲートウェル領域と、前記ソース領域に接触すると共に前記第２導電型を有するソースウェル領域と、をさらに有し、
前記ソースウェル領域は、前記ゲートウェル領域よりも前記ドレイン領域に向かって張り出す張り出し部を有する、請求項１～４のいずれか一項に記載の半導体装置。

【請求項12】

平面視にて、前記最外周部は、前記張り出し部よりも前記ドレイン領域の近くに位置する、請求項１１に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関する。

【背景技術】

【0002】

特許文献１には、ＪＦＥＴ（Junction Field Effect Transistor：接合型電界効果トランジスタ）を備える半導体装置が開示されている。この半導体装置は、ｐ型の半導体基板と、半導体基板上に形成されるｎ型の半導体層と、ｎ型の半導体領域の表面領域に形成されるｎ型のドレイン領域と、ドレイン領域と間隔を空けて半導体領域の表面領域に形成される複数のｎ型のソース領域と、ソース領域の間の半導体領域に形成されるｐ型のゲート領域と、ドレイン領域とソース領域との間の半導体領域上に配置され、ドレイン領域およびグランドに電気的に接続される平面視螺旋形状の抵抗性のフィールドプレートとを備えている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１７－２０８４２０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本開示の一側面に係る目的は、フィールドプレートの抵抗ばらつきを抑制可能な半導体装置を提供することにある。

【課題を解決するための手段】

【0005】

本開示の一側面に係る半導体装置は、第１導電型を有する半導体基板と、前記半導体基板上に位置すると共に第２導電型を有する半導体層と、前記半導体層内に位置すると共に前記第２導電型を有するドレイン領域と、前記第２導電型を有するソース領域、および、前記ソース領域に電気的に接続されると共に前記第１導電型を有するゲート領域が設けられるソース／ゲート領域であって、前記ドレイン領域から離間すると共に前記ドレイン領域の周囲に位置する前記ソース／ゲート領域と、前記ドレイン領域と前記ソース／ゲート領域との間であって、前記半導体層上に位置する絶縁層と、前記絶縁層上に位置すると共に、電流経路を形成するフィールドプレートと、を備え、前記フィールドプレートは、前記ドレイン領域に電気的に接続される最内周部、グランドに電気的に接続される最外周部、前記最内周部と前記最外周部との間に位置すると共に平面視における第１方向に隣り合う第１直線部分および第２直線部分、ならびに、前記第１直線部分と前記第２直線部分とを接続する第１接続部分を有し、前記最内周部と、前記最外周部と、前記第１直線部分と、前記第２直線部分と、前記第１接続部分とは、前記電流経路の一部であり、前記第１直線部分と前記第２直線部分とのそれぞれは、平面視にて、前記第１方向に交差する第２方向に延在し、前記第１接続部分は、前記第１方向に延在する。

【0006】

上記半導体装置は、フィールドプレートの抵抗ばらつきを抑制可能である。

【図面の簡単な説明】

【0007】

【図1】図１は、実施形態に係る半導体装置のチップを示す平面図である。

【図2】図２は、図１に示されるＩＩ－ＩＩ線に沿った概略断面図である。

【図3】図３は、図２に示される一点鎖線ＩＩＩにより囲まれた部分の拡大図である。

【図4】図４は、図２に示されるＩＶ－ＩＶ線に沿った断面図である。

【図5】図５は、図４の要部拡大図である。

【図6】図６（ａ）は、図４の破線ＶＩａによって囲まれた部分の拡大図であり、図６（ｂ）は、図４の破線ＶＩｂによって囲まれた部分の拡大図である。

【図7】図７は、図４の要部拡大図である。

【図8】図８は、図７に示されるＶＩＩＩ－ＶＩＩＩ線に沿った概略断面図である。

【図9】図９は、図７に示されるＩＸ－ＩＸ線に沿った概略断面図である。

【図10】図１０は、比較例に係るＦＥＴ構造に含まれるフィールドプレートを示す概略平面図である。

【図11】図１１は、変形例に係るフィールドプレートを示す概略平面図である。

【図12】図１２は、最外周部の直線部分と曲線部分との電気的接続を説明するための模式断面図である。

【発明を実施するための形態】

【0008】

以下では、本開示の実施形態を、添付図面を参照して詳細に説明する。以下の説明において、同一要素または同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。本明細書における「同一」およびそれに類似する単語は、「完全同一」のみに限定されない。また、図面は、実施形態を概念的に説明するためのものであるから、表される各構成要素の寸法やそれらの比は実際のものとは異なる場合もある。

【0009】

図１は、実施形態に係る半導体装置のチップを示す平面図である。図１に示されるように、半導体装置１００は、直方体形状を有するシリコン製のチップ１０１（半導体チップ）を含む。チップ１０１は、一対の主面である第１主面１０２および第２主面１０３と、第１主面１０２および第２主面１０３を接続する第１側面１０４Ａ、第２側面１０４Ｂ、第３側面１０４Ｃ及び第４側面１０４Ｄを有している。以下では、平面視における第１側面１０４Ａ及び第２側面１０４Ｂの延在方向を第１方向Ｘとし、平面視における第３側面１０４Ｃ及び第４側面１０４Ｄの延在方向を第２方向Ｙとし、第１主面１０２および第２主面１０３の法線方向を第３方向Ｚとする。第２方向Ｙは、平面視にて第１方向Ｘに交差する方向であり、第３方向Ｚは、チップ１０１の厚さ方向に相当する。

【0010】

第１主面１０２および第２主面１０３は、第３方向Ｚから見て四角形状に形成されているが、これに限られない。本実施形態では、第１主面１０２は上面であり、第２主面１０３は底面である。このため、第３方向Ｚにおいて第１主面１０２の近くに位置する構成は半導体装置１００の天面側（上方）に位置する構成に相当し、第３方向Ｚにおいて第２主面１０３の近くにある構成は半導体装置１００の底面側（下方）に位置する構成に相当する。

【0011】

半導体装置１００は、第１主面１０２に区画される複数のデバイス領域１０５を含む。複数のデバイス領域１０５の個数および配置は任意である。複数のデバイス領域１０５のそれぞれは、チップ１０１の内外の領域を利用して形成される機能デバイスを含む。機能デバイスは、例えば、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも１つを含む。機能デバイスは、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも２つが組み合わされる回路網を含んでもよい。

【0012】

半導体スイッチングデバイスは、例えば、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、ＢＪＴ（BipolarJunction Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor）およびＪＦＥＴのうちの少なくとも１つを含む。半導体整流デバイスは、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、ツェナダイオード、ショットキーバリアダイオードおよびファストリカバリーダイオードのうちの少なくとも１つを含んでもよい。受動デバイスは、抵抗、コンデンサ、インダクタおよびヒューズのうちの少なくとも１つを含んでもよい。

【0013】

複数のデバイス領域１０５のうち少なくとも１つは、ＦＥＴ構造１０６（トランジスタ構造）を含む。ＦＥＴ構造１０６に印加されるドレイン・ゲート間電圧Ｖｄｇは、例えば５００Ｖ以上１５００Ｖ以下である。以下に説明するように、本実施形態では、ＦＥＴ構造１０６は、ＪＦＥＴ構造を有している。以下、ＦＥＴ構造１０６の構造について説明する。

【0014】

図２は、図１に示されるＩＩ－ＩＩ線に沿った概略断面図である。図３は、図２に示される一点鎖線ＩＩＩにより囲まれた部分の拡大図である。図４は、図２に示されるＩＶ－ＩＶ線に沿った断面図である。図５は、図４の要部拡大図である。図６（ａ）は、図４の破線ＶＩａによって囲まれた部分の拡大図であり、図６（ｂ）は、図４の破線ＶＩｂによって囲まれた部分の拡大図である。図７は、図４の要部拡大図である。図８は、図７に示されるＶＩＩＩ－ＶＩＩＩ線に沿った概略断面図である。図９は、図７に示されるＩＸ－ＩＸ線に沿った概略断面図である。

【0015】

図２などに示されるように、ＦＥＴ構造１０６は、第１導電型を有する半導体基板２と、半導体基板２上に位置すると共に第２導電型を有する半導体層３とを含む。本実施形態では、第１導電型はｐ型であり、第２導電型はｎ型である。

【0016】

半導体基板２は、高抵抗シリコン基板である。半導体基板２のｐ型不純物濃度は、比較的低い値に設定される。本実施形態では、半導体基板２のｐ型不純物濃度は、例えば１．０×１０^１３ｃｍ^－３以上１．０×１０^１４ｃｍ^－３以下である。

【0017】

半導体層３は、半導体基板２上に形成されるエピタキシャル層である。半導体層３のｎ型不純物濃度は、例えば１．０×１０^１５ｃｍ^－３以上１．０×１０^１６ｃｍ^－３以下である。半導体層３の厚さは、例えば、１μｍ以上１０μｍ以下である。半導体層３内には、第２導電型を有するドレイン領域４が位置する。

【0018】

ドレイン領域４は、ＦＥＴ構造１０６のドレインとして機能する領域であり、平面視にて長円環形状を呈する。ドレイン領域４のｎ型不純物濃度は、半導体層３のｎ型不純物濃度よりも高い。ドレイン領域４のｎ型不純物濃度は、例えば１．０×１０^１９ｃｍ^－３以上１．０×１０^２０ｃｍ^－３以下である。半導体層３内においてドレイン領域４よりも下方には、ドレイン領域４に接触するｎ型のドレイン側ウェル領域５が形成されている。

【0019】

ドレイン側ウェル領域５は、ドレイン領域４の底部および側部を被覆する領域であり、平面視にてドレイン領域４を囲う長円環形状を呈する。ドレイン側ウェル領域５のｎ型不純物濃度は、半導体層３のｎ型不純物濃度よりも高く、ドレイン領域４のｎ型不純物濃度よりも低い。ドレイン側ウェル領域５のｎ型不純物濃度は、例えば１．０×１０^１６ｃｍ^－３以上１．０×１０^１７ｃｍ^－３以下である。ドレイン側ウェル領域５よりも下方には、ｎ型のドレインバッファ領域６が形成されている。

【0020】

ドレインバッファ領域６は、半導体基板２に対してｐｎ接合を形成する領域であり、半導体基板２と半導体層３との境界を横切るように半導体基板２内および半導体層３内に位置する。ドレインバッファ領域６と半導体基板２とがｐｎ接合部を形成することによって、半導体装置１００の耐圧が高められている。ドレインバッファ領域６は、平面視において長円形状を呈する。ドレインバッファ領域６の周縁は、平面視にて、ドレイン領域４の外周縁よりも外側に位置する。ドレインバッファ領域６のｎ型不純物濃度は、ドレイン側ウェル領域５のｎ型不純物濃度よりも高く、ドレイン領域４のｎ型不純物濃度よりも低い。ドレインバッファ領域６のｎ型不純物濃度は、例えば１．０×１０^１８ｃｍ^－３以上１．０×１０^１９ｃｍ^－３以下である。

【0021】

図７～図９に示されるように、半導体層３には、ｎ型のソース領域７およびｐ型のゲート領域８を含むソース／ゲート領域９が形成されている。ｎ型のソース領域７およびｐ型のゲート領域８とは、互いに電気的に接続されると共に、間隔を空けて交互に配列されている。このため、半導体層３には、複数のソース領域７と、複数のゲート領域８とが設けられる。本実施形態では、ソース／ゲート領域９は、平面視にて、ドレイン領域４から離間すると共にドレイン領域４の周囲に位置する長円環形状を呈する。

【0022】

ソース領域７は、電気的に浮遊状態とされており、平面視にて四角形状を呈する。ソース領域７のｎ型不純物濃度は、ドレイン領域４のｎ型不純物濃度と略同一である。ゲート領域８は、グランド（ＧＮＤ）に電気的に接続されており、平面視にて四角形状を呈する。ゲート領域８のｐ型不純物濃度は、半導体基板２のｐ型不純物濃度よりも高い。ゲート領域８のｐ型不純物濃度は、例えば１．０×１０^１９ｃｍ^－３以上１．０×１０^２０ｃｍ^－３以下である。

【0023】

ソース／ゲート領域９は、ｎ型のソース側ウェル領域１０と、ｐ型のゲート側ウェル領域１１とを含む。半導体層３には、複数のソース側ウェル領域１０が設けられる。ソース側ウェル領域１０は、半導体層３内であってソース領域７の下方に位置する。ゲート側ウェル領域１１は、半導体基板２内および半導体層３内であってゲート領域８の下方に位置する。

【0024】

ソース側ウェル領域１０は、ソース領域７に接触すると共にソース領域７の底部および側部を被覆する領域である。複数のソース側ウェル領域１０は、間欠的に形成されている。平面視において、各ソース側ウェル領域１０は、対応するソース領域７を取り囲む。ソース側ウェル領域１０は、平面視において四角形状を呈し、ゲート側ウェル領域１１よりもドレイン領域４に向かって張り出す張り出し部１０ａを有する。ソース側ウェル領域１０の底部は、半導体層３内に位置している。ソース側ウェル領域１０のｎ型不純物濃度は、ドレイン側ウェル領域５のｎ型不純物濃度と略同一である。したがって、ソース側ウェル領域１０のｎ型不純物濃度は、ソース領域７のｎ型不純物濃度よりも低い。

【0025】

ゲート側ウェル領域１１は、ゲート領域８に接触すると共にゲート領域８の底部および側部を被覆する領域である。ゲート側ウェル領域１１は、ソース側ウェル領域１０の張り出し部１０ａ以外の側部及び底部と接するように半導体層３に形成されている。ゲート側ウェル領域１１とソース側ウェル領域１０との接触部は、ｐｎ接合部を形成している。ゲート側ウェル領域１１は、互いに隣り合う２つのソース側ウェル領域１０の間に位置する第１領域１１ａと、隣り合う第１領域１１ａを接続する第２領域１１ｂと、第１領域１１ａおよび第２領域１１ｂの下方に位置する第３領域１１ｃとを含む。

【0026】

本実施形態では、第１領域１１ａのｐ型不純物濃度と、第２領域１１ｂのｐ型不純物濃度とのそれぞれは、同一である。第３領域１１ｃのｐ型不純物濃度は、第１領域１１ａのｐ型不純物濃度と、第２領域１１ｂのｐ型不純物濃度よりも高い。第１領域１１ａおよび第２領域１１ｂのｐ型不純物濃度は、例えば１．０×１０^１７ｃｍ^－３以上１．０×１０^１８ｃｍ^－３以下である。第３領域１１ｃのｐ型不純物濃度は、例えば１．０×１０^１８ｃｍ^－３以上１．０×１０^１９ｃｍ^－３以下である。

【0027】

第１領域１１ａは、ゲート領域８の底部および側部を被覆する領域である。第１領域１１ａの底部は、半導体層３内に位置しており、平面視にて四角形状を呈する。第２領域１１ｂは、第１領域１１ａを挟んでドレイン領域４の反対側に位置する領域である。第２領域１１ｂの底部は、半導体層３内に位置しており、平面視にて長円環形状を呈する。第３領域１１ｃは、半導体基板２と半導体層３との境界を横切るように半導体基板２内および半導体層３内に形成される領域であり、平面視にて長円環形状を呈する。第３領域１１ｃは、第１領域１１ａの底部と、第２領域１１ｂの底部と、各ソース側ウェル領域１０の底部の一部とに接する。第３領域１１ｃの底部は、半導体基板２内に位置しているが、これに限られない。

【0028】

半導体層３を介してドレイン領域４とソース領域７との間を流れる電流は、ソース／ゲート領域９に所定の制御電圧を印加することによって制御される。より詳細には、ソース領域７に所定の制御電圧が印加されると、ソース側ウェル領域１０とゲート側ウェル領域１１とが形成するｐｎ接合部から空乏層が拡がる。これにより、ソース領域７およびソース側ウェル領域１０が空乏化される。これにより、ドレイン領域４とソース領域７との間の電流経路が閉ざされるため、ドレイン領域４とソース領域７との間に電流が流れなくなる。一方、ソース領域７に対する制御電圧の印加が解除されると、ソース領域７およびソース側ウェル領域１０の空乏化が解除される。これにより、ドレイン領域４とソース領域７との間の電流経路が開かれるため、ドレイン領域４とソース領域７との間に電流が流れるようになる。このようにしてＦＥＴ構造１０６では、ドレイン領域４およびソース領域７間を流れる電流が制御される。

【0029】

図２、図３および図８、図９に示されるように、ドレイン領域４およびソース／ゲート領域９を選択的に露出させる絶縁層の一例としてのＬＯＣＯＳ（Local Oxidation Of Silicon）膜１２が半導体層３上に位置する。ＬＯＣＯＳ膜１２は、平面視にてドレイン領域４とソース／ゲート領域９との間に位置する。ＬＯＣＯＳ膜１２の厚さは、例えば５０００Å以上１５０００Å以下である。

【0030】

ＬＯＣＯＳ膜１２は、平面視にて長円形状を呈すると共にドレイン領域４に取り囲まれた領域を被覆する内側ＬＯＣＯＳ膜１３、および、平面視にて長円環形状を呈すると共にドレイン領域４とソース／ゲート領域９との間の領域を被覆する外側ＬＯＣＯＳ膜１４を有する。外側ＬＯＣＯＳ膜１４は、ソース側ウェル領域１０の張り出し部１０ａの一端部と、ゲート側ウェル領域１１の一端部とを被覆する。本実施形態では、当該各一端部は、半導体層３の上方であって、ドレイン領域４に最も近くに位置する端部に相当する。

【0031】

半導体層３において、外側ＬＯＣＯＳ膜１４に重なる領域が、ドリフト領域１５に相当する。ドリフト領域１５の長さは、例えば８０μｍ以上２００μｍ以下である。ドリフト領域１５の長さは、ＦＥＴ構造１０６のチャネル長さに相当する。半導体層３において外側ＬＯＣＯＳ膜１４と接する部分には、ｐ型のリサーフ層１６が形成されている。リサーフ層１６は、半導体層３のドリフト領域１５に対してｐｎ接合部を形成している。平面視にて、リサーフ層１６は、外側ＬＯＣＯＳ膜１４の平面形状に沿った長円環形状を呈する。リサーフ層１６のｐ型不純物濃度は、半導体基板２のｐ型不純物濃度よりも高い。リサーフ層１６のｐ型不純物濃度は、例えば１．０×１０^１５ｃｍ^－３以上１．０×１０^１６ｃｍ^－３以下である。

【0032】

外側ＬＯＣＯＳ膜１４上には、電流経路ＣＰを形成する抵抗性のフィールドプレート２０が位置する。フィールドプレート２０は、半導体層３等における電界の乱れの抑制機能、局所的な電界集中の抑制機能、高電圧のドレイン・ゲート間電圧Ｖｄｇのモニタ機能などを有している。フィールドプレート２０は、平面視にてドレイン領域４とソース／ゲート領域９との間に配置される。フィールドプレート２０は、ドレイン領域４とグランドと間において所定の抵抗値を有する抵抗体として機能する。このため、フィールドプレート２０は、ドレイン領域４とグランドとの間の電流経路ＣＰを形成する。フィールドプレート２０の抵抗値は、例えば２０ＭΩ以上１００ＭΩ以下である。フィールドプレート２０は、例えば不純物添加によって導電性が付与されるポリシリコンを含む。ポリシリコンに添加される不純物は、リン、ボロンなどである。ポリシリコンに添加される不純物の量（不純物濃度）を調整することによって、フィールドプレート２０の抵抗値を調整できる。フィールドプレート２０の一部における不純物濃度は、フィールドプレート２０の他部における不純物濃度より高くてもよい。フィールドプレート２０は、最内周部２０１、最外周部２０２、及び、中間部２０３を有する。

【0033】

最内周部２０１は、ドレイン領域４に電気的に接続される部分であり、フィールドプレート２０においてドレイン領域４に最も近い。このため平面視にて、フィールドプレート２０の最内周部２０１より内側には、フィールドプレート２０が存在しない。最内周部２０１は、フィールドプレート２０によって形成される電流経路ＣＰの一部を構成する。図６（ａ），（ｂ）に示されるように、最内周部２０１の幅Ｗ１は、最外周部２０２の幅Ｗ２よりも大きいが、これに限られない。最内周部２０１は、平面視にて長円形状を呈する。最内周部２０１は、互いに離間すると共に第２方向Ｙに沿って延在する直線部分２０１ａ，２０１ｂと、直線部分２０１ａ，２０１ｂの一端に接続されると共に円弧形状を有する曲線部分２０１ｃと、直線部分２０１ａ，２０１ｂの他端に接続されると共に円弧形状を有する曲線部分２０１ｄとを有する。図示しないが、直線部分２０１ａ，２０１ｂのそれぞれは、第１方向Ｘにおいてドレイン領域４とソース／ゲート領域９との間に位置する。曲線部分２０１ｃの一部と、曲線部分２０１ｄの一部とのそれぞれは、第２方向Ｙにおいてドレイン領域４よりも外側に位置する。このため、直線部分２０１ａ，２０１ｂの全体と、曲線部分２０１ｃの他部と、曲線部分２０１ｄの他部とは、ＦＥＴ構造１０６にて電流が流れる領域（動作領域）に重なる。

【0034】

最外周部２０２は、ソース／ゲート領域９及びグランドに電気的に接続される部分であり、フィールドプレート２０においてソース／ゲート領域９に最も近い。このため、フィールドプレート２０の最外周部２０２より外側には、フィールドプレート２０が存在しない。図４及び図７に示されるように、平面視にて、最外周部２０２は、張り出し部１０ａよりもドレイン領域の４の近くに位置する。最外周部２０２は、最内周部２０１と同様に、フィールドプレート２０によって形成される電流経路ＣＰの一部を構成する。最外周部２０２は、平面視にて長円形状を呈する。最外周部２０２は、互いに離間すると共に第２方向Ｙに沿って延在する直線部分２０２ａ，２０２ｂと、直線部分２０２ａ，２０２ｂの一端に接続される曲線部分２０２ｃと、直線部分２０２ａ，２０２ｂの他端に接続される曲線部分２０２ｄとを有する。図示しないが、直線部分２０２ａ，２０２ｂのそれぞれは、ドレイン領域４とソース／ゲート領域９との間に位置する。曲線部分２０２ｃの少なくとも一部と、曲線部分２０２ｄの少なくとも一部とのそれぞれは、第２方向Ｙにおいてドレイン領域４よりも外側に位置し、円弧形状を呈する。

【0035】

最内周部２０１は仮想長円ＶＣ１上に位置し、最外周部２０２は仮想長円ＶＣ２上に位置する。仮想長円ＶＣ１，ＶＣ２は、ドレイン領域４を中心とする同心長円の一部である。このため、最内周部２０１と最外周部２０２とは、ドレイン領域４を中心とする仮想の同心長円上に配置される。

【0036】

中間部２０３は、フィールドプレート２０における主要部であり、最内周部２０１と最外周部２０２との間に位置する。中間部２０３は、電流経路ＣＰを形成する経路部分２１０と、経路部分２１０から離間すると共に第２方向Ｙにおいて経路部分２１０よりも外側に位置する非経路部分２２０とを有する。経路部分２１０は、第１方向Ｘにおいて直線部分２０１ａ，２０２ａの間に位置する第１部分と、第１方向Ｘにおいて直線部分２０１ｂ，２０２ｂの間に位置する第２部分とを有する。第１部分と第２部分とは、互いに実質的に同一形状を有する。非経路部分２２０は、第２方向Ｙにおいて曲線部分２０１ｃ，２０２ｃの間に位置する第３部分と、第２方向Ｙにおいて曲線部分２０１ｄ，２０２ｄの間に位置する第４部分とを有する。第３部分と第４部分とは、互いに実質的に同一形状を有する。このため、以下では、第１部分に相当する経路部分２１０の構造と、第３部分に相当する非経路部分２２０の構造とについて主に説明する。

【0037】

経路部分２１０は、第２方向Ｙに沿って延在すると共に互いに離間する複数の直線部分２１１と、第１方向Ｘに隣り合う２つの直線部分２１１同士を接続する複数の第１接続部分２１２と、経路部分２１０において最内周部２０１の最も近くに位置する第２接続部分２１３と、経路部分２１０において最外周部２０２の最も近くに位置する第３接続部分２１４とを有する。複数の直線部分２１１と、複数の第１接続部分２１２と、第２接続部分２１３と、第３接続部分２１４とのそれぞれは、平面視にて帯形状を呈し、電流経路ＣＰの一部を構成する。複数の直線部分２１１は、第１方向Ｘにおいて間欠的に配置される。隣り合う２つの直線部分２１１同士の間隔は、略一定である。また、各直線部分２１１の幅も、略一定である。以下では、複数の直線部分２１１のうち、最内周部２０１の最も近くに位置する部分を第１直線部分２１１ａと呼称し、第１方向Ｘにおいて第１直線部分２１１ａの隣に位置する部分を第２直線部分２１１ｂと呼称し、最外周部２０２における直線部分２０２ａの最も近くに位置する部分を最外直線部分２１１ｃと呼称する。第１直線部分２１１ａは、第１方向Ｘにおいて最内周部２０１の直線部分２０１ａ（第３直線部分）の隣に位置する。

【0038】

本実施形態では、経路部分２１０が平面視にて蛇腹形状（ジグザグ形状）を呈するように、複数の直線部分２１１と、複数の第１接続部分２１２と、第２接続部分２１３と、第３接続部分２１４とが互いに配置される。具体的には、第２方向Ｙにおける第１直線部分２１１ａの一端と、第２方向Ｙにおける第２直線部分２１１ｂの一端とは、第１方向Ｘに延在する複数の第１接続部分２１２の１つを介して互いに接続される。このとき、第１直線部分２１１ａと第１接続部分２１２の１つとがなす角度、および、第２直線部分２１１ｂと第１接続部分２１２の１つとがなす角度のそれぞれは、直角もしくは実質的に直角である。第２方向Ｙにおける第１直線部分２１１ａの他端と、最内周部２０１の直線部分２０１ａとは、第１方向Ｘに延在する第２接続部分２１３を介して互いに接続される。このとき、第１直線部分２１１ａと第２接続部分２１３とがなす角度、および、直線部分２０１ａと第２接続部分２１３とがなす角度のそれぞれは、直角もしくは実質的に直角である。第２方向Ｙにおける第２直線部分２１１ｂの他端と、第２直線部分２１１ｂに隣り合う別の直線部分２１１とは、複数の第１接続部分２１２の別の１つを介して互いに接続される。このとき、第２直線部分２１１ｂと第１接続部分２１２の別の１つとがなす角度、および、別の直線部分２１１と第１接続部分２１２の別の１つとがなす角度のそれぞれは、直角もしくは実質的に直角である。同様に、第２方向Ｙにおける最外直線部分２１１ｃの一端と、最外周部２０２の直線部分２０２ａとは、第１方向Ｘに延在する第３接続部分２１４を介して互いに接続される。このとき、最外直線部分２１１ｃと第３接続部分２１４とがなす角度、および、直線部分２０２ａと第３接続部分２１４とがなす角度のそれぞれは、直角もしくは実質的に直角である。一例では、経路部分２１０においては、平面視にて曲線が設けられず、直線のみにて構成され得る。

【0039】

図４及び図５に示されるように、非経路部分２２０は、互いに離間すると共に第２方向Ｙに沿って配置される複数の曲線部分２２１を有する。複数の曲線部分２２１のそれぞれは、最内周部２０１、最外周部２０２、及び経路部分２１０（すなわち、複数の直線部分２１１、複数の第１接続部分２１２、第２接続部分２１３、及び第３接続部分２１４）から離間している。複数の曲線部分２２１のそれぞれは、円弧形状を有しており、同心円上に設けられる。複数の曲線部分２２１は、第２方向Ｙにおいて間欠的に配置される。第２方向Ｙにおいて隣り合う２つの曲線部分２２１同士は、後述する層間絶縁膜３３を介して互いに容量結合し得る。容量差の均一化の観点から、第２方向Ｙにおいて隣り合う２つの曲線部分２２１同士の間隔は、略一定である。当該間隔を精度よく均一に維持する観点から、各曲線部分２２１の幅Ｗ３は、第２方向Ｙにおいて経路部分２１０から遠ざかるほど大きくてもよい。以下では、複数の曲線部分２２１のうち、最内周部２０１の最も近くに位置する部分を第１曲線部分２２１ａと呼称し、第２方向Ｙにおいて第１曲線部分２２１ａの隣に位置する部分を第２曲線部分２２１ｂと呼称する。第１曲線部分２２１ａは、第２方向Ｙにおいて最内周部２０１の曲線部分２０１ｃに隣り合う。第１曲線部分２２１ａは、曲線部分２０１ｃと容量結合する。複数の曲線部分２２１のうち第１曲線部分２２１ａに近い部分ほど、電位が高い若しくは低い。

【0040】

図４に示されるように、第１曲線部分２２１ａは、第１直線部分２１１ａと共に仮想長円ＶＣ３上（第１仮想長円上）に位置する。また、第２曲線部分２２１ｂは、第２直線部分２１１ｂと共に仮想長円ＶＣ４上（第２仮想長円上）に位置する。仮想長円ＶＣ３，ＶＣ４は、仮想長円ＶＣ１，ＶＣ２と同様に、ドレイン領域４を中心とする同心長円の一部である。このため、経路部分２１０における複数の直線部分２１１と、非経路部分２２０における複数の曲線部分２２１とのそれぞれは、ドレイン領域４を中心とする仮想の同心長円上に配置される。

【0041】

上述したように、経路部分２１０における上記第１部分と上記第２部分とは、互いに実質的に同一形状を有し、非経路部分２２０における上記第３部分と上記第４部分とは、互いに実質的に同一形状を有する。このため、上記第２部分に含まれる各直線部分も、上述した仮想の同心長円上に配置され、上記第４部分に含まれる各曲線部分も、上述した仮想の同心長円上に配置される。例えば、上記第２部分に含まれる複数の直線部分のうち、第１方向Ｘにおいて最内周部２０１を挟んで第１直線部分２１１ａ及び第２直線部分２１１ｂの反対側に位置する２つの直線部分は、仮想長円ＶＣ１，ＶＣ２上にそれぞれ位置する。同様に、上記第４部分に含まれる複数の曲線部分のうち、第２方向Ｙにおいて最内周部２０１を挟んで第１曲線部分２２１ａ及び第２曲線部分２２１ｂの反対側に位置する２つの曲線部分は、仮想長円ＶＣ１，ＶＣ２上にそれぞれ位置する。

【0042】

外側ＬＯＣＯＳ膜１４上であって、平面視にて、ソース／ゲート領域９とフィールドプレート２０との間には、グランドに電気的に接続される最外周グランド導電体膜２１が配置されている。最外周グランド導電体膜２１は、平面視にてフィールドプレート２０を取り囲む環形状を有する。最外周グランド導電体膜２１は、ゲート領域８に電気的に接続されていると共に、フィールドプレート２０とは物理的な接続はない。すなわち、最外周グランド導電体膜２１は、フィールドプレート２０から分離している。

【0043】

図７に示されるように、最外周グランド導電体膜２１は、平面視にて、ソース側ウェル領域１０の張り出し部１０ａを横切ると共に、張り出し部１０ａと重なっている。最外周グランド導電体膜２１は、不純物が添加されるポリシリコンを含む。最外周グランド導電体膜２１の不純物濃度は、例えば、最内周部２０１の不純物濃度および最外周部２０２の不純物濃度と同一であるが、これに限られない。

【0044】

外側ＬＯＣＯＳ膜１４上であって、平面視にてフィールドプレート２０と最外周グランド導電体膜２１との間には、グランドに電気的に接続される第２のグランド導電体膜５０が配置されている。ゲート領域８、最外周部２０２、および最外周グランド導電体膜２１に加えて、第２のグランド導電体膜５０は、同電位（グランド電位）に設定される。第２のグランド導電体膜５０が設けられることによって、半導体装置１００の耐圧向上が実現し得る。

【0045】

第２のグランド導電体膜５０は、平面視にて、フィールドプレート２０を取り囲む長円環形状を呈する。第２のグランド導電体膜５０は、平面視において張り出し部１０ａを横切っており、張り出し部１０ａと重なっている。本実施形態では、第２のグランド導電体膜５０は、最外周グランド導電体膜２１の内周に沿って当該最外周グランド導電体膜２１と一体的に形成されている。

【0046】

このような構成において、半導体層３とソース側ウェル領域１０の張り出し部１０ａとの境界は、平面視において、第２のグランド導電体膜５０の内周縁とフィールドプレート２０の最外周部２０２との間の領域に配置されている。したがって、フィールドプレート２０の最外周部２０２は、半導体層３とソース側ウェル領域１０の張り出し部１０ａとの境界よりもドレイン領域４側に配置されている。

【0047】

半導体層３上には、ドレイン領域４に電気的に接続されるドレインメタル３０と、ゲート領域８に電気的に接続されるゲートメタル３１と、ソース領域７に電気的に接続されるソースメタル３２とが配置されている。なお、半導体層３上には、層間絶縁膜３３が複数積層されており、ドレインメタル３０の少なくとも一部、ゲートメタル３１の少なくとも一部、および、ソースメタル３２の少なくとも一部のそれぞれは、層間絶縁膜３３内に選択的に形成されている。

【0048】

ドレインメタル３０は、ドレイン領域４上に配置される第１ドレインメタル３４と、第１ドレインメタル３４上に配置される第２ドレインメタル３５とを含む。第１ドレインメタル３４は、ドレイン領域４およびフィールドプレート２０の最内周部２０１に重なる。第１ドレインメタル３４は、第１コンタクト３６を介してドレイン領域４に電気的に接続され、第２コンタクト３７を介して、最内周部２０１に電気的に接続されている。第２ドレインメタル３５は、第３コンタクト３８を介して第１ドレインメタル３４に電気的に接続されている。

【0049】

ゲートメタル３１は、ゲート領域８上に配置される第１ゲートメタル３９と、第１ゲートメタル３９上に配置される第２ゲートメタル４０とを含む。第１ゲートメタル３９は、ゲート領域８、最外周グランド導電体膜２１およびフィールドプレート２０の最外周部２０２と重なる。第１ゲートメタル３９は、第４コンタクト４１を介してゲート領域８に電気的に接続され、第５コンタクト４２を介して最外周グランド導電体膜２１に電気的に接続され、第６コンタクト４３を介して最外周部２０２に電気的に接続されている。第２ゲートメタル４０は、例えばグランド電位を供給するためのグランド電極（図示せず）に電気的に接続されている。第２ゲートメタル４０は、第７コンタクト４４を介して第１ゲートメタル３９に電気的に接続されている。これにより、ゲート領域８、フィールドプレート２０の最外周部２０２および最外周グランド導電体膜２１が同電位（グランド電位）とされている。本実施形態では、ゲートメタル３１の第１ゲートメタル３９が、ゲート領域８、最外周部２０２および最外周グランド導電体膜２１を互いに電気的に接続させる接続部材として機能する。このため、ゲート領域８、最外周部２０２および最外周グランド導電体膜２１が、ゲートメタル３１を介して同電位（グランド電位）になっている。

【0050】

ソースメタル３２は、ソース領域７上に配置される第１ソースメタル４５と、第１ソースメタル４５上に配置される第２ソースメタル４６とを含む。第１ソースメタル４５は、ソース領域７に重なる。第１ソースメタル４５は、第８コンタクト４７を介してソース領域７に電気的に接続されている。第２ソースメタル４６は、第９コンタクト４８を介して第１ソースメタル４５に電気的に接続されている。第２ソースメタル４６は、定常時においては電気的に浮遊状態とされている。所定の制御電圧が第２ソースメタル４６に印加されることによって、ドレイン領域４とソース領域７との間の電流の流れが制御される。

【0051】

以上に説明した本実施形態に係る半導体装置１００によって奏される作用効果について、以下に説明する比較例を参照しながら説明する。図１０は、比較例に係るＦＥＴ構造に含まれるフィールドプレートを示す概略平面図である。図１０に示されるように、比較例に係る半導体装置のＦＥＴ構造に含まれるフィールドプレート１２０は、平面視において螺旋状に複数回巻回された形状を呈する。フィールドプレート１２０は、電気経路に沿って直線部分１２１１と曲線部分１２２１とが交互に連続的に設けられる。よって、フィールドプレート１２０では、直線部分１２１１と曲線部分１２２１の両方によって電流経路が形成される。ここで、曲線部分１２２１を流れる電流の経路は、直線部分１２１１を流れる電流の経路と比較して一様ではない傾向がある。このため、曲線部分１２２１の実際の電気抵抗は、直線部分１２１１の電気抵抗よりもばらつく傾向がある。フィールドプレート１２０には多数の曲線部分１２２１が含まれるため、曲線部分１２２１の電気抵抗のばらつきは、半導体装置の用途によっては無視できないものとなる。

【0052】

これに対して本実施形態によれば、ＦＥＴ構造１０６に含まれるフィールドプレート２０において、最内周部２０１と最外周部２０２との間に位置する中間部２０３の経路部分２１０は、第２方向Ｙに延在する複数の直線部分２１１と、第１方向Ｘにおいて隣り合う２つの直線部分２１１同士を接続する複数の第１接続部分２１２とを有する。加えて、第１接続部分２１２は、第１方向Ｘに延在する。このため、フィールドプレート２０によって形成される電気経路のうち、電気抵抗がばらつきにくい部分が占める割合が、上記比較例と比べて大きくなる。したがって、本実施形態に係る半導体装置１００によれば、フィールドプレート２０の抵抗ばらつきを抑制可能である。

【0053】

一例では、最内周部２０１と、最外周部２０２と、複数の直線部分２１１とのそれぞれは、ドレイン領域４を中心とする仮想の同心長円状に配置されてもよい。この場合、例えば最内周部２０１と第１直線部分２１１ａとの容量結合、最外周部２０２と最外直線部分２１１ｃとの容量結合、及び、複数の直線部分２１１内での容量結合のばらつきが抑制される。

【0054】

一例では、フィールドプレート２０は、最内周部２０１、最外周部２０２、および経路部分２１０から離間していると共に、第２方向Ｙに隣り合う複数の曲線部分２２１を有する。これにより、フィールドプレート２０の耐圧が良好に向上するので、フィールドプレート２０の機能が良好に発揮される。

【0055】

一例では、複数の曲線部分２２１の幅Ｗ３は、第２方向Ｙにおいて直線部分２１１から遠ざかるほど大きくてもよい。この場合、複数の曲線部分２２１において隣り合う２つの曲線部分２２１同士の間隔を良好に維持できる。これにより、隣り合う２つの曲線部分２２１の容量結合がばらつきにくくなる。

【0056】

一例では、第１接続部分２１２は、第２方向Ｙにおける第１直線部分２１１ａの一端に接続されてもよい。この場合、経路部分２１０が設けられる領域を効率的に活用できる。

【0057】

以下では、図１１及び図１２を参照しながら上記実施形態の変形例について説明する。変形例の説明において上述した実施形態と重複する記載は省略し、異なる部分を記載する。つまり、技術的に可能な範囲において、変形例に上述した実施形態の記載を適宜用いてもよい。

【0058】

図１１は、変形例に係るフィールドプレートを示す概略平面図である。図１２は、最外周部の直線部分と曲線部分との電気的接続を説明するための模式断面図である。図１１に示されるように、フィールドプレート２０Ａに含まれる最外周部２０２Ａでは、直線部分２０２ａ，２０２ｂと、曲線部分２０２ｃ，２０２ｄとが、互いに物理的に離間している。ここで図１２に示されるように、直線部分２０２ａと曲線部分２０２ｃとは、フィールドプレート２０Ａ上に位置する導電部材６０を介して電気的に接続される。導電部材６０は、直線部分２０２ａ上に位置すると共に直線部分２０２ａに接するコンタクト６１と、曲線部分２０２ｃ上に位置すると共に曲線部分２０２ｃに接するコンタクト６２と、コンタクト６１，６２に接するブリッジメタル６３とを有する。コンタクト６１，６２は、第１コンタクト３６、第２コンタクト３７などと同時に形成される導電部分である。ブリッジメタル６３は、第１ゲートメタル３９などと同時に形成される導電部分である。図示しないが、最外周部２０２Ａでは、直線部分２０２ａと曲線部分２０２ｄ、直線部分２０２ｂと曲線部分２０２ｃ、及び、直線部分２０２ｂと曲線部分２０２ｄが、導電部材６０と同様の配線を介して電気的に接続される。これにより、最外周部２０２Ａの全体の電位が良好に安定する。

【0059】

以上に説明した変形例においても、上記実施形態と同様の作用効果が発揮される。なお、上記実施形態及び上記変形例では、最内周部２０１が、最外周部２０２Ａと同様の構成を有してもよい。具体例としては、最内周部２０１では、直線部分２０１ａ，２０１ｂと、曲線部分２０１ｃ，２０１ｄとが、互いに物理的に離間し、かつ、配線などを介して互いに電気的に接続されてもよい。

【0060】

以上、本開示の実施形態および変形例について説明したが、本開示は、さらに他の形態で実施することもできる。

【0061】

上記実施形態および上記変形例では、半導体層上にＬＯＣＯＳ膜が形成される例について説明した。しかし、ＬＯＣＯＳ膜の下方に、ＳＴＩ（Shallow Trench Isolation）が形成されてもよい。ＳＴＩは、半導体層を掘り下げて形成されるトレンチと、トレンチに埋設される絶縁体（酸化シリコン、窒化シリコン等）とを含む。

【0062】

上記実施形態および上記変形例において、各種半導体領域の導電型が反転される構成が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。

【0063】

上記実施形態および上記変形例において、半導体装置１００は、例えば、自動車（電気自動車を含む）、電車、産業用ロボット、空気調節装置、空気圧縮機、扇風機、掃除機、乾燥機、冷蔵庫等の動力源として利用される電動モータを駆動するインバータ回路に用いられるパワーモジュールに適用できる。また、半導体装置１００は、太陽電池、風力発電機その他の発電装置等のインバータ回路に用いられるパワーモジュールにも適用できる。あるいは、半導体装置１００は、アナログ制御電源、デジタル制御電源等を構成する回路モジュールにも適用できる。

【0064】

以上、本開示の一側面に係る実施形態及び変形例について詳細に説明してきたが、これらは本開示の技術的内容を明らかにするために用いられた具体例に過ぎず、本開示はこれらの具体例に限定して解釈されるべきではなく、本開示の範囲は添付の請求の範囲によってのみ限定される。

【0065】

以下、この明細書および図面の記載から抽出される特徴例が示される。

【0066】

［Ａ１］第１導電型を有する半導体基板と、
前記半導体基板上に位置すると共に第２導電型を有する半導体層と、
前記半導体層内に位置すると共に前記第２導電型を有するドレイン領域と、
前記第２導電型を有するソース領域、および、前記ソース領域に電気的に接続されると共に前記第１導電型を有するゲート領域が設けられるソース／ゲート領域であって、前記ドレイン領域から離間すると共に前記ドレイン領域の周囲に位置する前記ソース／ゲート領域と、
前記ドレイン領域と前記ソース／ゲート領域との間であって、前記半導体層上に位置する絶縁層と、
前記絶縁層上に位置すると共に、電流経路を形成するフィールドプレートと、
を備え、
前記フィールドプレートは、前記ドレイン領域に電気的に接続される最内周部、グランドに電気的に接続される最外周部、前記最内周部と前記最外周部との間に位置すると共に平面視における第１方向に隣り合う第１直線部分および第２直線部分、ならびに、前記第１直線部分と前記第２直線部分とを接続する第１接続部分を有し、
前記最内周部と、前記最外周部と、前記第１直線部分と、前記第２直線部分と、前記第１接続部分とは、前記電流経路の一部であり、
前記第１直線部分と前記第２直線部分とのそれぞれは、平面視にて、前記第１方向に交差する第２方向に延在し、
前記第１接続部分は、前記第１方向に延在する、
半導体装置。

【0067】

［Ａ２］前記最内周部と、前記最外周部と、前記第１直線部分と、前記第２直線部分とのそれぞれは、前記ドレイン領域を中心とする仮想の同心長円上に配置される、［Ａ１］に記載の半導体装置。

【0068】

［Ａ３］前記フィールドプレートは、前記最内周部、前記最外周部、前記第１直線部分、前記第２直線部分および前記第１接続部分から離間していると共に、前記第２方向に隣り合う第１曲線部分および第２曲線部分をさらに有し、
前記第１直線部分と前記第１曲線部分は、前記同心長円に含まれる第１仮想長円上に位置し、
前記第２直線部分と前記第２曲線部分は、前記同心長円に含まれる第２仮想長円上に位置する、［Ａ２］に記載の半導体装置。

【0069】

［Ａ４］前記第１曲線部分の幅と、前記第２曲線部分の幅とのそれぞれは、前記第２方向において前記第１直線部分および前記第２直線部分から遠ざかるほど大きい、［Ａ３］に記載の半導体装置。

【0070】

［Ａ５］前記フィールドプレートは、前記最内周部、前記最外周部、前記第１直線部分、前記第２直線部分および前記第１接続部分から離間していると共に、前記第２方向に隣り合う第３曲線部分および第４曲線部分をさらに有し、
前記第３曲線部分および前記第４曲線部分は、前記第２方向において、前記最内周部を挟んで前記第１曲線部分および前記第２曲線部分の反対側に位置し、
前記第３曲線部分は、前記第１仮想長円上に位置し、
前記第４曲線部分は、前記第２仮想長円上に位置する、［Ａ３］または［Ａ４］に記載の半導体装置。

【0071】

［Ａ６］前記第１接続部分は、前記第２方向における前記第１直線部分の一端に接続される、［Ａ１］～［Ａ５］のいずれかに記載の半導体装置。

【0072】

［Ａ７］前記最内周部は、前記第１方向において前記第１直線部分に隣り合う第３直線部分を有し、
前記フィールドプレートは、前記第１直線部分と前記第３直線部分とを接続する第２接続部分をさらに有し、
前記第２接続部分は、前記第２方向における前記第１直線部分の他端に接続される、［Ａ６］に記載の半導体装置。

【0073】

［Ａ８］前記最内周部と、前記最外周部との少なくとも一方は、平面視にて長円形状を有する、［Ａ１］～［Ａ７］のいずれかに記載の半導体装置。

【0074】

［Ａ９］前記最内周部と、前記最外周部との少なくとも一方は、互いに離間する直線部分および曲線部分を有し、
前記直線部分と前記曲線部分とは、前記フィールドプレート上に位置する導電部材を介して電気的に接続される、［Ａ１］～［Ａ８］のいずれかに記載の半導体装置。

【0075】

［Ａ１０］前記フィールドプレートは、ポリシリコンを含む、［Ａ１］～［Ａ９］のいずれか一項に記載の半導体装置。

【0076】

［Ａ１１］前記半導体層は、前記ゲート領域に接触すると共に前記第１導電型を有するゲートウェル領域と、前記ソース領域に接触すると共に前記第２導電型を有するソースウェル領域と、をさらに有し、
前記ソースウェル領域は、前記ゲートウェル領域よりも前記ドレイン領域に向かって張り出す張り出し部を有する、［Ａ１］～［Ａ１０］のいずれかに記載の半導体装置。

【0077】

［Ａ１２］平面視にて、前記最外周部は、前記張り出し部よりも前記ドレイン領域の近くに位置する、［Ａ１１］に記載の半導体装置。

【符号の説明】

【0078】

１００…半導体装置、２…半導体基板、３…半導体層、４…ドレイン領域、７…ソース領域、８…ゲート領域、９…ソース／ゲート領域、１０ａ…張り出し部、２０，２０Ａ…フィールドプレート、６０…導電部材、２０１…最内周部、２０１ａ…直線部分（第３直線部分）、２０１ｂ，２０２ａ，２０２ｂ，２１１…直線部分、２０１ｃ，２０１ｄ，２０２ｃ，２０２ｄ，２２１…曲線部分、２０２，２０２Ａ…最外周部、２１１ａ…第１直線部分、２１１ｂ…第２直線部分、２１２…第１接続部分、２１３…第２接続部分、２２１ａ…第１曲線部分、２２１ｂ…第２曲線部分、ＣＰ…電流経路、Ｗ１，Ｗ２，Ｗ３…幅。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】