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特開2024-169287プログラマブル抵抗メモリセルの読み出しのための電流源
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024169287
(43)【公開日】2024-12-05
(54)【発明の名称】プログラマブル抵抗メモリセルの読み出しのための電流源
(51)【国際特許分類】
G11C 11/16 20060101AFI20241128BHJP
H10B 61/00 20230101ALI20241128BHJP
H10N 50/10 20230101ALI20241128BHJP
【ＦＩ】
G11C11/16 220
G11C11/16 230
G11C11/16 240
G11C11/16 100A
H10B61/00
H10N50/10 Z
【審査請求】有
【請求項の数】20
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2023220179
(22)【出願日】2023-12-27
(31)【優先権主張番号】63/504,428
(32)【優先日】2023-05-25
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】18/360,119
(32)【優先日】2023-07-27
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】324010378
【氏名又は名称】サンディスク テクノロジーズ インコーポレイテッド
(74)【代理人】
【識別番号】100207837
【弁理士】
【氏名又は名称】小松原 寿美
(72)【発明者】
【氏名】クリストファー ジェイ．ペティ
(72)【発明者】
【氏名】ワード パーキンソン
(72)【発明者】
【氏名】トーマス トレント
(72)【発明者】
【氏名】ジェームズ オトゥール
【テーマコード（参考）】
4M119
5F092
【Ｆターム（参考）】
4M119AA15
4M119AA17
4M119BB01
4M119CC05
4M119DD06
4M119DD09
4M119DD17
4M119DD24
4M119DD37
4M119DD45
4M119GG01
5F092AA05
5F092AB07
5F092AC12
5F092BB21
5F092BB36
5F092BB41
5F092BC07
(57)【要約】 （修正有）
【課題】閾値切替セレクタを有するメモリセルを読み出すための電流源である装置、メモリを動作させる方法及びメモリシステムを提供する。
【解決手段】プログラマブル抵抗メモリセル４０１に電流を供給する電流源は、閾値切替セレクタ５０２をオンにするときに第１のモードで動作し、メモリセルの両端の電圧を感知するときに第２のモードで動作する。第１のモードは、電源電圧の全範囲の使用を可能にし、それによって、閾値切替セレクタをオンにするためにメモリセルの両端に十分な電圧が提供される。第２のモードでは、読み出し電流の大きさは、メモリセルの両端の電圧にあまり依存しない。したがって、第２のモードは、メモリセルの正確な感知を提供する。第１のモードはまた、メモリセルを書き込むときに使用されてもよく、それによって、メモリセルを書き込むためにメモリセルの両端に十分な電圧が提供される。
【選択図】図８
【解決手段】プログラマブル抵抗メモリセル４０１に電流を供給する電流源は、閾値切替セレクタ５０２をオンにするときに第１のモードで動作し、メモリセルの両端の電圧を感知するときに第２のモードで動作する。第１のモードは、電源電圧の全範囲の使用を可能にし、それによって、閾値切替セレクタをオンにするためにメモリセルの両端に十分な電圧が提供される。第２のモードでは、読み出し電流の大きさは、メモリセルの両端の電圧にあまり依存しない。したがって、第２のモードは、メモリセルの正確な感知を提供する。第１のモードはまた、メモリセルを書き込むときに使用されてもよく、それによって、メモリセルを書き込むためにメモリセルの両端に十分な電圧が提供される。
【選択図】図８
【特許請求の範囲】
【請求項1】
装置であって、
メモリアレイに接続するように構成される電流源であって、前記電流源は、出力電流を供給するように構成された出力を有し、前記メモリアレイは、複数のメモリセルを備え、各メモリセルは、閾値切替セレクタと直列のメモリ素子を備え、それぞれのメモリセルの前記閾値切替セレクタは、前記それぞれのメモリセルの前記メモリ素子を選択するオン状態と、前記それぞれのメモリセルの前記メモリセルを選択解除するオフ状態とを有する、電流源と、
前記電流源に結合された１つ以上の制御回路であって、前記メモリアレイに接続するように構成され、前記１つ以上の制御回路が、
選択されたメモリセルの前記閾値切替セレクタをオンにするために、前記選択されたメモリセルに前記出力電流を供給するために前記出力が第１のコンダクタンスを有する第１のモードで前記電流源を動作させ、
前記選択されたメモリセルの前記閾値切替セレクタがオンにされたままである間に、前記選択されたメモリセルの前記メモリ素子を通して前記出力電流を駆動するために、前記出力が第２のコンダクタンスを有する第２のモードで前記電流源を動作させ、
前記選択されたメモリセルの前記メモリ素子を通して前記出力電流を駆動しながら、前記選択されたメモリセルの両端の電圧を感知するように構成される、１つ以上の制御回路と、を含む、装置。
メモリアレイに接続するように構成される電流源であって、前記電流源は、出力電流を供給するように構成された出力を有し、前記メモリアレイは、複数のメモリセルを備え、各メモリセルは、閾値切替セレクタと直列のメモリ素子を備え、それぞれのメモリセルの前記閾値切替セレクタは、前記それぞれのメモリセルの前記メモリ素子を選択するオン状態と、前記それぞれのメモリセルの前記メモリセルを選択解除するオフ状態とを有する、電流源と、
前記電流源に結合された１つ以上の制御回路であって、前記メモリアレイに接続するように構成され、前記１つ以上の制御回路が、
選択されたメモリセルの前記閾値切替セレクタをオンにするために、前記選択されたメモリセルに前記出力電流を供給するために前記出力が第１のコンダクタンスを有する第１のモードで前記電流源を動作させ、
前記選択されたメモリセルの前記閾値切替セレクタがオンにされたままである間に、前記選択されたメモリセルの前記メモリ素子を通して前記出力電流を駆動するために、前記出力が第２のコンダクタンスを有する第２のモードで前記電流源を動作させ、
前記選択されたメモリセルの前記メモリ素子を通して前記出力電流を駆動しながら、前記選択されたメモリセルの両端の電圧を感知するように構成される、１つ以上の制御回路と、を含む、装置。
【請求項2】
前記１つ以上の制御回路が、
前記選択されたメモリセルの前記閾値切替セレクタがオンにされたままである間に、前記選択されたメモリセルに書き込むために前記選択されたメモリセルの前記メモリ素子を通して前記出力電流を駆動するために、前記選択されたメモリセルの両端の前記電圧を感知した後に、前記電流源を前記第１のモードで動作させるように更に構成される、請求項１に記載の装置。
前記選択されたメモリセルの前記閾値切替セレクタがオンにされたままである間に、前記選択されたメモリセルに書き込むために前記選択されたメモリセルの前記メモリ素子を通して前記出力電流を駆動するために、前記選択されたメモリセルの両端の前記電圧を感知した後に、前記電流源を前記第１のモードで動作させるように更に構成される、請求項１に記載の装置。
【請求項3】
前記１つ以上の制御回路が、
前記選択されたメモリセルの前記閾値切替セレクタがオンにされたままである間に、前記選択されたメモリセルを通して前記出力電流を駆動するために、前記選択されたメモリセルを書き込んだ後に、前記電流源を前記第２のモードで動作させ、
前記選択されたメモリセルを書き込んだ後に、前記選択されたメモリセルの前記メモリ素子を通して前記出力電流を駆動しながら、前記選択されたメモリセルの両端の電圧を感知し、
前記選択されたメモリセルに書き込む前の前記感知された電圧を、前記選択されたメモリセルに書き込んだ後の前記感知された電圧と比較するように更に構成される、請求項２に記載の装置。
前記選択されたメモリセルの前記閾値切替セレクタがオンにされたままである間に、前記選択されたメモリセルを通して前記出力電流を駆動するために、前記選択されたメモリセルを書き込んだ後に、前記電流源を前記第２のモードで動作させ、
前記選択されたメモリセルを書き込んだ後に、前記選択されたメモリセルの前記メモリ素子を通して前記出力電流を駆動しながら、前記選択されたメモリセルの両端の電圧を感知し、
前記選択されたメモリセルに書き込む前の前記感知された電圧を、前記選択されたメモリセルに書き込んだ後の前記感知された電圧と比較するように更に構成される、請求項２に記載の装置。
【請求項4】
前記電流源は、前記出力電流を供給するために前記出力に結合されたカスコードトランジスタを有するカスコード電流源を備え、前記電流源は、前記カスコードトランジスタの両端に並列に結合されたバイパストランジスタを有し、前記バイパストランジスタは、前記カスコードトランジスタの短絡バイパスを作成するように構成された第１の状態と、前記バイパストランジスタがオフである第２の状態とを有し、
前記１つ以上の制御回路が、
前記バイパストランジスタを前記第１の状態にして、前記出力電流が前記バイパストランジスタを流れる前記第１のモードで前記電流源を動作させ、
前記バイパストランジスタを前記第２の状態にして、前記出力電流が前記カスコードトランジスタを通って流れる前記第２のモードで前記電流源を動作させるように更に構成され、前記カスコードトランジスタのゲートがカスコード増幅器の入力である、
請求項１に記載の装置。
前記１つ以上の制御回路が、
前記バイパストランジスタを前記第１の状態にして、前記出力電流が前記バイパストランジスタを流れる前記第１のモードで前記電流源を動作させ、
前記バイパストランジスタを前記第２の状態にして、前記出力電流が前記カスコードトランジスタを通って流れる前記第２のモードで前記電流源を動作させるように更に構成され、前記カスコードトランジスタのゲートがカスコード増幅器の入力である、
請求項１に記載の装置。
【請求項5】
前記電流源は、前記出力電流を供給するために前記出力に結合されたカスコードトランジスタを有するカスコード電流源を備え、
前記１つ以上の制御回路が、
前記カスコードトランジスタのゲートに第１の電圧を印加して、前記電流源を前記第１のモードで動作させ、前記選択されたメモリセルに前記出力電流を供給して前記選択されたメモリセルの前記閾値切替セレクタをオンにし、
前記選択されたメモリセルの前記閾値切替セレクタがオンのままである間に、前記カスコードトランジスタの前記ゲートに第２の電圧を印加して、前記電流源を前記第２のモードで動作させて、前記選択されたメモリセルの前記メモリ素子を通して前記出力電流を駆動するように更に構成され、前記第１の電圧は前記第２の電圧よりも大きい、
請求項１に記載の装置。
前記１つ以上の制御回路が、
前記カスコードトランジスタのゲートに第１の電圧を印加して、前記電流源を前記第１のモードで動作させ、前記選択されたメモリセルに前記出力電流を供給して前記選択されたメモリセルの前記閾値切替セレクタをオンにし、
前記選択されたメモリセルの前記閾値切替セレクタがオンのままである間に、前記カスコードトランジスタの前記ゲートに第２の電圧を印加して、前記電流源を前記第２のモードで動作させて、前記選択されたメモリセルの前記メモリ素子を通して前記出力電流を駆動するように更に構成され、前記第１の電圧は前記第２の電圧よりも大きい、
請求項１に記載の装置。
【請求項6】
前記電流源は、前記電流源の前記出力に結合された第１の出力トランジスタを有する第１の回路を更に備え、
前記電流源は、前記電流源の前記出力に結合されたカスコードトランジスタを有するカスコード電流源を有する第２の回路を備え、
前記１つ以上の制御回路が、
前記第１の出力トランジスタから前記選択されたメモリセルに前記出力電流を供給して、前記選択されたメモリセルの前記閾値切替セレクタをオンにするために、前記電流源を前記第１のモードで動作させるように、前記第１の回路をイネーブルにし、前記第２の回路をディセーブルにし、
前記カスコードトランジスタから前記選択されたメモリセルの前記メモリ素子を通して前記出力電流を駆動するために、前記電流源を前記第２のモードで動作させるように、前記第２の回路をイネーブルにし、前記第１の回路をディセーブルにするように更に構成される、
請求項１に記載の装置。
前記電流源は、前記電流源の前記出力に結合されたカスコードトランジスタを有するカスコード電流源を有する第２の回路を備え、
前記１つ以上の制御回路が、
前記第１の出力トランジスタから前記選択されたメモリセルに前記出力電流を供給して、前記選択されたメモリセルの前記閾値切替セレクタをオンにするために、前記電流源を前記第１のモードで動作させるように、前記第１の回路をイネーブルにし、前記第２の回路をディセーブルにし、
前記カスコードトランジスタから前記選択されたメモリセルの前記メモリ素子を通して前記出力電流を駆動するために、前記電流源を前記第２のモードで動作させるように、前記第２の回路をイネーブルにし、前記第１の回路をディセーブルにするように更に構成される、
請求項１に記載の装置。
【請求項7】
前記第１の回路は、前記第１の出力トランジスタと直列に結合された第１のイネーブルトランジスタを更に備え、
前記第２の回路は、前記カスコードトランジスタと直列に結合された第２のイネーブルトランジスタを更に備え、
前記１つ以上の制御回路は、前記第１の出力トランジスタを前記電流源の前記出力に接続するように前記第１のイネーブルトランジスタを動作させ、前記電流源を前記第１のモードで動作させるために前記電流源の前記出力から前記カスコードトランジスタを切断するように前記第２のイネーブルトランジスタを動作させるように更に構成され、
前記１つ以上の制御回路は、前記第１の出力トランジスタを前記電流源の前記出力から切断するように前記第１のイネーブルトランジスタを動作させ、前記電流源を前記第２のモードで動作させるために前記カスコードトランジスタを前記電流源の前記出力に接続するように前記第２のイネーブルトランジスタを動作させるように更に構成される、
請求項６に記載の装置。
前記第２の回路は、前記カスコードトランジスタと直列に結合された第２のイネーブルトランジスタを更に備え、
前記１つ以上の制御回路は、前記第１の出力トランジスタを前記電流源の前記出力に接続するように前記第１のイネーブルトランジスタを動作させ、前記電流源を前記第１のモードで動作させるために前記電流源の前記出力から前記カスコードトランジスタを切断するように前記第２のイネーブルトランジスタを動作させるように更に構成され、
前記１つ以上の制御回路は、前記第１の出力トランジスタを前記電流源の前記出力から切断するように前記第１のイネーブルトランジスタを動作させ、前記電流源を前記第２のモードで動作させるために前記カスコードトランジスタを前記電流源の前記出力に接続するように前記第２のイネーブルトランジスタを動作させるように更に構成される、
請求項６に記載の装置。
【請求項8】
前記電流源は、第１の基準電流を受け取るために第１の入力に結合された第１の入力ミラートランジスタと、前記第１の基準電流を前記出力にミラーリングするために前記出力に結合された第１の出力ミラートランジスタとを有する第１の電流ミラーを備え、前記電流源は、前記第１の出力ミラートランジスタと直列に結合されたカスコードトランジスタを有し、前記電流源は、前記第１の入力ミラートランジスタと直列に結合された第１の開始トランジスタを有し、
前記電流源は、第２の基準電流を受け取るために第２の入力に結合された第２の入力ミラートランジスタと、前記第２の基準電流を前記出力にミラーリングするために前記出力に結合された第２の出力ミラートランジスタとを有する第２の電流ミラーを備え、前記電流源は、前記第２の入力ミラートランジスタと直列に結合された第２の開始トランジスタを有し、
前記１つ以上の制御回路は、前記電流源を前記第１のモードで動作させるとき、前記第１の基準電流を前記第１の入力ミラートランジスタに通過させ、前記電流源を前記第２のモードで動作させるとき、前記第１の基準電流を前記第１の入力ミラートランジスタから遮断するように前記第１の開始トランジスタを動作させるように構成され、
前記１つ以上の制御回路は、前記電流源を前記第２のモードで動作させるとき、前記第２の基準電流を前記第２の入力ミラートランジスタに通過させ、前記電流源を前記第１のモードで動作させるとき、前記第２の基準電流を前記第２の入力ミラートランジスタから遮断するように前記第２の開始トランジスタを動作させるように構成される、
請求項１に記載の装置。
前記電流源は、第２の基準電流を受け取るために第２の入力に結合された第２の入力ミラートランジスタと、前記第２の基準電流を前記出力にミラーリングするために前記出力に結合された第２の出力ミラートランジスタとを有する第２の電流ミラーを備え、前記電流源は、前記第２の入力ミラートランジスタと直列に結合された第２の開始トランジスタを有し、
前記１つ以上の制御回路は、前記電流源を前記第１のモードで動作させるとき、前記第１の基準電流を前記第１の入力ミラートランジスタに通過させ、前記電流源を前記第２のモードで動作させるとき、前記第１の基準電流を前記第１の入力ミラートランジスタから遮断するように前記第１の開始トランジスタを動作させるように構成され、
前記１つ以上の制御回路は、前記電流源を前記第２のモードで動作させるとき、前記第２の基準電流を前記第２の入力ミラートランジスタに通過させ、前記電流源を前記第１のモードで動作させるとき、前記第２の基準電流を前記第２の入力ミラートランジスタから遮断するように前記第２の開始トランジスタを動作させるように構成される、
請求項１に記載の装置。
【請求項9】
前記装置は前記メモリアレイを更に備え、各メモリセルの前記メモリ素子はプログラマブル抵抗メモリ素子を備える、請求項１に記載の装置。
【請求項10】
各メモリセルの前記閾値切替セレクタは、オボニック閾値スイッチ（Ovonic Threshold Switch、ＯＴＳ）を備える、請求項９に記載の装置。
【請求項11】
前記選択されたメモリセルは第１のメモリセルであり、前記１つ以上の制御回路は、
前記電流源を前記第１のモードで動作させて、第２の選択されたメモリセルに前記出力電流を供給して、前記第２の選択されたメモリセルの前記閾値切替セレクタをオンにし、
前記第２の選択されたメモリセルに書き込むために前記選択されたメモリセルの前記閾値切替セレクタがオンにされたままである間に、前記第２の選択されたメモリセルの前記メモリ素子を通して前記出力電流を駆動するために前記電流源を前記第１のモードで動作させ続けるように更に構成される、請求項１に記載の装置。
前記電流源を前記第１のモードで動作させて、第２の選択されたメモリセルに前記出力電流を供給して、前記第２の選択されたメモリセルの前記閾値切替セレクタをオンにし、
前記第２の選択されたメモリセルに書き込むために前記選択されたメモリセルの前記閾値切替セレクタがオンにされたままである間に、前記第２の選択されたメモリセルの前記メモリ素子を通して前記出力電流を駆動するために前記電流源を前記第１のモードで動作させ続けるように更に構成される、請求項１に記載の装置。
【請求項12】
前記選択されたメモリセルは第１のメモリセルであり、前記１つ以上の制御回路は、
前記電流源を前記第２のモードで動作させて、前記出力電流を第２の選択されたメモリセルに提供して、前記第２の選択されたメモリセルの前記閾値切替セレクタをオンにし、
前記第２の選択されたメモリセルの前記閾値切替セレクタがオンにされたままである間、前記第２の選択されたメモリセルの前記メモリ素子を通して前記出力電流を駆動するために、前記電流源を前記第２のモードで動作させ続け、
前記第２の選択されたメモリセルの前記メモリ素子を通して前記出力電流を駆動しながら、前記第２の選択されたメモリセルの両端の電圧を感知するように更に構成される、請求項１に記載の装置。
前記電流源を前記第２のモードで動作させて、前記出力電流を第２の選択されたメモリセルに提供して、前記第２の選択されたメモリセルの前記閾値切替セレクタをオンにし、
前記第２の選択されたメモリセルの前記閾値切替セレクタがオンにされたままである間、前記第２の選択されたメモリセルの前記メモリ素子を通して前記出力電流を駆動するために、前記電流源を前記第２のモードで動作させ続け、
前記第２の選択されたメモリセルの前記メモリ素子を通して前記出力電流を駆動しながら、前記第２の選択されたメモリセルの両端の電圧を感知するように更に構成される、請求項１に記載の装置。
【請求項13】
クロスポイントメモリアレイ内の選択されたビット線に選択電圧を印加することであって、前記選択されたビット線は、前記クロスポイントメモリアレイ内の選択されたプログラマブル抵抗メモリセルに接続される、印加することと、
電流源を第１のモードで動作させることであって、前記第１のモードでは、前記電流源の出力によって供給される出力電流が、前記出力における電圧とともに第１のレートで変化して選択電流を生成する、動作させることと、
前記選択されたプログラマブル抵抗メモリセルの閾値切替セレクタをオンにするために、前記選択されたプログラマブル抵抗メモリセルに接続された選択されたワード線に前記選択電流を供給することと、
前記電流源を第２のモードで動作させることであって、前記第２のモードでは、前記出力電流が前記出力における電圧とともに第２のレートで変化して読み出し電流を生成し、前記第２のレートは前記第１のレートよりも低い、動作させることと、
前記閾値切替セレクタがオンのままである間に、前記選択されたプログラマブル抵抗メモリセルのプログラマブル抵抗メモリ素子を通して前記読み出し電流を駆動することと、
前記プログラマブル抵抗メモリ素子を通して前記読み出し電流を駆動しながら、前記選択されたプログラマブル抵抗メモリセルの両端の電圧を感知することと、
を含む、メモリを動作させる方法。
電流源を第１のモードで動作させることであって、前記第１のモードでは、前記電流源の出力によって供給される出力電流が、前記出力における電圧とともに第１のレートで変化して選択電流を生成する、動作させることと、
前記選択されたプログラマブル抵抗メモリセルの閾値切替セレクタをオンにするために、前記選択されたプログラマブル抵抗メモリセルに接続された選択されたワード線に前記選択電流を供給することと、
前記電流源を第２のモードで動作させることであって、前記第２のモードでは、前記出力電流が前記出力における電圧とともに第２のレートで変化して読み出し電流を生成し、前記第２のレートは前記第１のレートよりも低い、動作させることと、
前記閾値切替セレクタがオンのままである間に、前記選択されたプログラマブル抵抗メモリセルのプログラマブル抵抗メモリ素子を通して前記読み出し電流を駆動することと、
前記プログラマブル抵抗メモリ素子を通して前記読み出し電流を駆動しながら、前記選択されたプログラマブル抵抗メモリセルの両端の電圧を感知することと、
を含む、メモリを動作させる方法。
【請求項14】
前記電流源を前記第１のモードで動作させることは、バイパストランジスタでカスコードトランジスタをバイパスすることを備え、前記バイパストランジスタは、前記選択電流を供給するために前記出力に結合され、前記カスコードトランジスタをバイパスすることは、前記選択電流が前記第１のレートで前記出力における電圧とともに変化することをもたらし、
前記電流源を前記第２のモードで動作させることは、前記カスコードトランジスタが前記出力に結合された状態で読み出し電流が前記第２のレートで前記出力における電圧とともに変化する状態で、前記電流源を動作させることを備える、
請求項１３に記載の方法。
前記電流源を前記第２のモードで動作させることは、前記カスコードトランジスタが前記出力に結合された状態で読み出し電流が前記第２のレートで前記出力における電圧とともに変化する状態で、前記電流源を動作させることを備える、
請求項１３に記載の方法。
【請求項15】
前記電流源を前記第１のモードで動作させることは、電流ミラーカスコード回路をディセーブルにしながら、前記出力電流が前記第１のレートで第１の電流ミラーの前記出力における電圧とともに変化する前記第１の電流ミラーをイネーブルにすることを備え、
前記電流源を前記第２のモードで動作させることは、前記電流ミラーカスコード回路から前記読み出し電流を供給するために、前記出力電流が前記第２のレートで前記電流ミラーカスコード回路の前記出力における電圧とともに変化する前記電流ミラーカスコード回路をイネーブルにしながら、前記第１の電流ミラーをディセーブルにすることを備える、
請求項１３に記載の方法。
前記電流源を前記第２のモードで動作させることは、前記電流ミラーカスコード回路から前記読み出し電流を供給するために、前記出力電流が前記第２のレートで前記電流ミラーカスコード回路の前記出力における電圧とともに変化する前記電流ミラーカスコード回路をイネーブルにしながら、前記第１の電流ミラーをディセーブルにすることを備える、
請求項１３に記載の方法。
【請求項16】
前記電流源を前記第１のモードで動作させることは、カスコードトランジスタのゲートに第１の電圧を印加することを備え、前記カスコードトランジスタは、前記第１のレートで前記出力における電圧とともに変化する前記選択電流を供給するために前記出力に結合され、
前記電流源を前記第２のモードで動作させることは、前記カスコードトランジスタの前記ゲートに第２の電圧を印加することを備え、前記カスコードトランジスタは、前記第２のレートで前記出力における電圧とともに変化する前記読み出し電流を供給するために前記出力に結合され、前記第２の電圧は、前記第１の電圧よりも低い大きさを有する、
請求項１３に記載の方法。
前記電流源を前記第２のモードで動作させることは、前記カスコードトランジスタの前記ゲートに第２の電圧を印加することを備え、前記カスコードトランジスタは、前記第２のレートで前記出力における電圧とともに変化する前記読み出し電流を供給するために前記出力に結合され、前記第２の電圧は、前記第１の電圧よりも低い大きさを有する、
請求項１３に記載の方法。
【請求項17】
書き込み電流を生成するために前記電流源を前記第１のモードで動作させることと、
前記選択されたメモリセルの前記閾値切替セレクタがオンにされたままである間に、前記選択されたプログラマブル抵抗メモリセルに書き込むために、前記選択されたプログラマブル抵抗メモリセルを通して前記書き込み電流を駆動することと、
前記電流源を前記第２のモードで動作させて第２の読み出し電流を生成することと、
前記選択されたメモリセルの前記閾値切替セレクタがオンにされたままである間に、前記選択されたプログラマブル抵抗メモリセルを通して前記第２の読み出し電流を駆動することと、
前記選択されたプログラマブル抵抗メモリセルを通して前記第２の読み出し電流を駆動しながら、前記選択されたプログラマブル抵抗メモリセルの両端の電圧を感知することと、
前記選択されたプログラマブル抵抗メモリセルに書き込む前の前記感知された電圧を、前記選択されたプログラマブル抵抗メモリセルに書き込んだ後の前記感知された電圧と比較することと、
を更に含む、請求項１３に記載の方法。
前記選択されたメモリセルの前記閾値切替セレクタがオンにされたままである間に、前記選択されたプログラマブル抵抗メモリセルに書き込むために、前記選択されたプログラマブル抵抗メモリセルを通して前記書き込み電流を駆動することと、
前記電流源を前記第２のモードで動作させて第２の読み出し電流を生成することと、
前記選択されたメモリセルの前記閾値切替セレクタがオンにされたままである間に、前記選択されたプログラマブル抵抗メモリセルを通して前記第２の読み出し電流を駆動することと、
前記選択されたプログラマブル抵抗メモリセルを通して前記第２の読み出し電流を駆動しながら、前記選択されたプログラマブル抵抗メモリセルの両端の電圧を感知することと、
前記選択されたプログラマブル抵抗メモリセルに書き込む前の前記感知された電圧を、前記選択されたプログラマブル抵抗メモリセルに書き込んだ後の前記感知された電圧と比較することと、
を更に含む、請求項１３に記載の方法。
【請求項18】
プログラマブル抵抗メモリセルを有するクロスポイントメモリアレイであって、各プログラマブル抵抗メモリセルが、閾値切替セレクタと直列のプログラマブル抵抗メモリ素子を有する、クロスポイントメモリアレイと、
基準電流を受け取るために入力に結合された第１のトランジスタと、前記基準電流を前記出力にミラーリングするために前記電流源の出力に結合された第２のトランジスタとを有する電流ミラーを備える電流源であって、前記電流源が、前記第１のトランジスタと直列に結合された第３のトランジスタと、前記第２のトランジスタと直列に結合された第４のトランジスタとを更に備える、電流源と、
前記クロスポイントメモリアレイ及び前記電流源に結合された１つ以上の制御回路であって、前記１つ以上の制御回路が、
前記第４のトランジスタを非カスコードモードで動作させることを含めて、選択電流を生成するために前記電流源を第１のモードで動作させ、
前記クロスポイントメモリアレイ内の選択されたメモリセルに前記選択電流を供給して、前記選択されたメモリセルの前記閾値切替セレクタをオンにし、
前記第４のトランジスタをカスコードモードで動作させることを含めて、読み出し電流を生成するために前記電流源を第２のモードで動作させ、
前記閾値切替セレクタがオンのままである間、前記選択されたメモリセルを通して前記読み出し電流を駆動し、
前記選択されたメモリセルを通して前記読み出し電流を駆動しながら、前記選択されたメモリセルの両端の電圧を感知するように構成される、１つ以上の制御回路を含む、
メモリシステム。
基準電流を受け取るために入力に結合された第１のトランジスタと、前記基準電流を前記出力にミラーリングするために前記電流源の出力に結合された第２のトランジスタとを有する電流ミラーを備える電流源であって、前記電流源が、前記第１のトランジスタと直列に結合された第３のトランジスタと、前記第２のトランジスタと直列に結合された第４のトランジスタとを更に備える、電流源と、
前記クロスポイントメモリアレイ及び前記電流源に結合された１つ以上の制御回路であって、前記１つ以上の制御回路が、
前記第４のトランジスタを非カスコードモードで動作させることを含めて、選択電流を生成するために前記電流源を第１のモードで動作させ、
前記クロスポイントメモリアレイ内の選択されたメモリセルに前記選択電流を供給して、前記選択されたメモリセルの前記閾値切替セレクタをオンにし、
前記第４のトランジスタをカスコードモードで動作させることを含めて、読み出し電流を生成するために前記電流源を第２のモードで動作させ、
前記閾値切替セレクタがオンのままである間、前記選択されたメモリセルを通して前記読み出し電流を駆動し、
前記選択されたメモリセルを通して前記読み出し電流を駆動しながら、前記選択されたメモリセルの両端の電圧を感知するように構成される、１つ以上の制御回路を含む、
メモリシステム。
【請求項19】
前記電流源は、前記第４トランジスタと並列に接続された第５トランジスタを含み、
前記電流源を前記第１のモードで動作させ、前記第４のトランジスタを前記非カスコードモードで動作させることは、前記第５のトランジスタを用いて前記第４のトランジスタをバイパスすることを備え、前記選択電流は、直列に接続された前記第５のトランジスタ及び前記第２のトランジスタからのものであり、
前記電流源を前記第２のモードで動作させ、前記第４のトランジスタを前記カスコードモードで動作させることは、前記第５のトランジスタをオフにすることを備え、前記読み出し電流は、直列に接続された前記第２のトランジスタ及び前記第４のトランジスタからのものであり、前記第４のトランジスタのゲートはカスコード増幅器の入力である、
請求項１８に記載のメモリシステム。
前記電流源を前記第１のモードで動作させ、前記第４のトランジスタを前記非カスコードモードで動作させることは、前記第５のトランジスタを用いて前記第４のトランジスタをバイパスすることを備え、前記選択電流は、直列に接続された前記第５のトランジスタ及び前記第２のトランジスタからのものであり、
前記電流源を前記第２のモードで動作させ、前記第４のトランジスタを前記カスコードモードで動作させることは、前記第５のトランジスタをオフにすることを備え、前記読み出し電流は、直列に接続された前記第２のトランジスタ及び前記第４のトランジスタからのものであり、前記第４のトランジスタのゲートはカスコード増幅器の入力である、
請求項１８に記載のメモリシステム。
【請求項20】
前記電流源を前記第１のモードで動作させ、前記第４のトランジスタを前記非カスコードモードで動作させることが、第１のバイアス電圧を前記第４のトランジスタのゲートに印加することを備え、
前記電流源を前記第１のモードで動作させ、前記第４のトランジスタを前記非カスコードモードで動作させることは、前記第１のバイアス電圧よりも低い第２のバイアス電圧を前記第４のトランジスタの前記ゲートに印加することを備える、
請求項１８に記載のメモリシステム。
前記電流源を前記第１のモードで動作させ、前記第４のトランジスタを前記非カスコードモードで動作させることは、前記第１のバイアス電圧よりも低い第２のバイアス電圧を前記第４のトランジスタの前記ゲートに印加することを備える、
請求項１８に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
（優先権の主張）
本出願は、参照によりその全体が本明細書に組み込まれる、２０２３年５月２５日に出願されたＰｅｔｔｉらによる「ＣＵＲＲＥＮＴ ＳＯＵＲＣＥ ＦＯＲ ＲＥＡＤ－ＯＦ ＰＲＯＧＲＡＭＭＡＢＬＥ ＲＥＳＩＳＴＡＮＣＥ ＭＥＭＯＲＹ ＣＥＬＬＳ」と題する米国仮特許出願第６３／５０４，４２８号の優先権を主張する。
本出願は、参照によりその全体が本明細書に組み込まれる、２０２３年５月２５日に出願されたＰｅｔｔｉらによる「ＣＵＲＲＥＮＴ ＳＯＵＲＣＥ ＦＯＲ ＲＥＡＤ－ＯＦ ＰＲＯＧＲＡＭＭＡＢＬＥ ＲＥＳＩＳＴＡＮＣＥ ＭＥＭＯＲＹ ＣＥＬＬＳ」と題する米国仮特許出願第６３／５０４，４２８号の優先権を主張する。
【背景技術】
【0002】
メモリは、携帯電話、デジタルカメラ、個人情報端末、医療用電子機器、モバイルコンピューティングデバイス、非モバイルコンピューティングデバイス、及びデータサーバなどの様々な電子デバイスに広く使用されている。メモリは、不揮発性メモリ又は揮発性メモリを含み得る。不揮発性メモリにより、不揮発性メモリが電源（例えば、電池）に接続されていないときでも、情報を記憶及び保持することが可能になる。
【0003】
メモリセルは、クロスポイントメモリアレイに存在してもよい。クロスポイント型アーキテクチャを有するメモリアレイでは、第１の組の導電線が基板の表面を横切って延び、第２の組の導電線が第１の組の導電線の上に形成され、第１の組の導電線に垂直な方向に基板上を延びる。メモリセルは、２組の導電線のクロスポイント接合部に配置される。
【0004】
プログラマブル抵抗メモリセルは、プログラム可能な抵抗を有する材料から形成される。バイナリ手法では、プログラマブル抵抗メモリセルは、２つの抵抗状態、すなわち高抵抗状態（high resistance state、ＨＲＳ）及び低抵抗状態（low resistance state、ＬＲＳ）のうちの１つにプログラムされ得る。いくつかの手法では、２つを超える抵抗状態が使用される場合がある。プログラマブル抵抗メモリセルの１つのタイプは、磁気抵抗ランダムアクセスメモリ（Magnetoresistive Random Access Memory、ＭＲＡＭ）セルである。ＭＲＡＭセルは、データを記憶するために電子電荷を使用するいくつかの他のメモリ技術とは対照的に、記憶されるデータを表すために磁化を使用する。データのビットは、ＭＲＡＭセル内の磁気素子（「自由層」）の磁化方向を変化させることによって、ＭＲＡＭセルに書き込まれ、ビットは、ＭＲＡＭセルの抵抗を測定することによって読み出される。
【0005】
クロスポイントメモリアレイにおいて、各メモリセルは、プログラム可能な抵抗を有する材料と直列の閾値切替セレクタを含み得る。閾値切替セレクタは、その閾値電圧（Ｖｔ）よりも高い電圧又はその閾値電流を上回る電流にバイアスされるまで、及びその電圧バイアスがＶｈｏｌｄ（「Ｖｏｆｆｓｅｔ」）を下回るか又は保持電流Ｉｈｏｌｄを下回る電流に低下するまで、高抵抗（オフ又は非導通状態）を有する。Ｖｔが超えられた後、及びＶｈｏｌｄが閾値切替セレクタの両端で超えられている間、閾値切替セレクタは、低抵抗（オン又は導通状態）を有する。閾値切替セレクタは、その電流が保持電流未満であるＩｈｏｌｄに低下させられるか、又は電圧が保持電圧未満であるＶｈｏｌｄに低下させられるまで、オンのままである。これが起こると、閾値切替セレクタはオフ（高）抵抗状態に戻る。メモリセルを読み出すために、閾値切替セレクタは、メモリの抵抗状態が判定される前に、オンにされることによって起動される。閾値切替セレクタの一例は、オボニック閾値スイッチ（Ovonic Threshold Switch、ＯＴＳ）である。
【0006】
クロスポイントアレイ内のプログラマブル抵抗メモリセルを読み出すための強制電流手法では、読み出しのために選択されたメモリセル（「選択メモリセル」）に電流が駆動される。電流は、閾値切替セレクタがオンになるまで、選択されたメモリセルの両端の電圧を充電する。次いで、読み出し電流が、選択されたメモリセルのプログラマブル抵抗メモリ素子を通して駆動される間に、選択されたセルの両端の電圧が感知される。
【0007】
プログラマブル抵抗メモリセルを読み出すための１つの手法は、グローバル参照読み出しと呼ばれることがある。グローバル参照読み出しは、中間点読み出し又は中間点参照読み出しと呼ばれることがある。グローバル参照読み出しは、低抵抗状態（ＬＲＳ）と高抵抗状態（ＨＲＳ）との間にある基準電圧を使用してもよい。ここで、ＬＲＳ及びＨＲＳは、読み出し電流に応答してセルの両端に現れる電圧を指す。例えば、中間点基準は、ＬＲＳ又はＨＲＳのいずれかを有するセルを感知することに対応する２つの電圧間の中間にある基準電圧であり得る。強制電流手法では、メモリセルの状態は、感知された電圧が中間点基準電圧よりも高いか低いかに基づいて決定される。
【0008】
プログラマブル抵抗メモリセルを読み出すための別の手法は、一般に、破壊自己参照型読み出し（Self-Referenced Read、ＳＲＲ）と呼ばれる。ＳＲＲでは、セルの状態に依存しない中間点基準を使用するのではなく、セル自体を感知することに基づいて基準が生成される。破壊ＳＲＲでは、メモリセルの状態がＳＲＲの書き込み動作によって変更される（例えば、破壊される）可能性がある。１つのＳＲＲ技法は、第１の読み出し（読み出し１）、既知の状態（例えば、ＨＲＳ）への破壊的書き込み、及び第２の読み出し（読み出し２）を含む。２つの読み出しの結果を比較して、セルの元の状態を決定する。第１の読み出しのための１つの技術は、メモリセルを通して読み出し電流を印加し、メモリセルの抵抗を表す大きさを有するセルの両端の電圧をもたらすことである。電圧は記憶され、第２の読み出しからの電圧サンプルと比較するために調整されてもよい（例えば、１５０ ｍｖだけ上又は下に）。電圧調整は、各状態についてＭＲＡＭの両端の信号差の約半分であり得る。例えば、ＭＲＡＭ低抵抗状態（ＬＲＳ）が２５ＫΩであり、高抵抗状態が５０ＫΩであり、読み出し電流が１５ｕａである場合、状態変化からの差は３７５ｍＶであるので、ＳＲＲの読み出し１記憶電圧から約１８０ｍＶの調整を行うことができる。メモリセルの元の状態の判定は、第１の調整された読み出し電圧と第２の読み出し電圧との間の差に依存する。例えば、ＳＲＲの読み出し１からの第１のサンプリングされた電圧が上方調整され、書き込みがＨＲＳであった場合、セルが元々ＨＲＳにあった場合、読み出し２からの第２のサンプリングされた電圧は、読み出し１とほぼ同じであるはずであり、したがって、第１の上方調整された電圧より低いはずである。しかしながら、セルが元々ＬＲＳであった場合、読み出し２からの第２のサンプリングされた電圧は、ＨＲＳのより高い読み出し２の電圧に起因して、読み出し１からの上方調整された電圧よりも高くなるはずである。
【0009】
中間点読み出し及びＳＲＲの両方について、読み出しの精度は、感知された電圧の精度に依存する。上述したように、読み出し電流は所定の大きさを有するべきである。しかしながら、電流源の制限により、読み出し電流の大きさは、メモリセルの両端の電圧に応じて変化する可能性がある。数パーセントの読み出し電流の小さな変動であっても、読み出しマージンを著しく減少させる可能性がある。
【図面の簡単な説明】
【0010】
同様に番号付けされた要素は、異なる図で共通の構成要素を指す。
【図1】ホストに接続された不揮発性メモリシステムの一実施形態のブロック図である。
【図2】メモリダイの一実施形態を示すブロック図である。
【図3】制御ダイ及びメモリ構造ダイを含む集積メモリアセンブリの一実施形態のブロック図である。
【図4A】クロスポイントアーキテクチャを形成するメモリアレイの一部分の一実施形態の斜視図を示す。
【図4D】クロスポイントアーキテクチャを形成する２レベルメモリアレイの一部分の実施形態の斜視図を示す。
【図5】ＭＲＡＭメモリセルの構造の一実施形態を示しており、ここでは例えば、選択されたセルが電流源によって駆動されて読み出し又は書き込みを行う。
【図6A】クロスポイントアーキテクチャを有するＭＲＡＭメモリアレイに閾値切替セレクタを組み込むための実施形態を示す。
【図6B】クロスポイントアーキテクチャを有するＭＲＡＭメモリアレイに閾値切替セレクタを組み込むための実施形態を示す。
【図7】強制電流手法を使用してアクセスされるクロスポイントアーキテクチャを有するメモリアレイの一実施形態を示す。
【図8】メモリセルに電流を供給する電流源の一実施形態の図である。
【図9】クロスポイントアレイ内の複数のプログラマブル抵抗メモリセルにアクセスするときに、電流源を動作させるプロセスの一実施形態のフローチャートである。
【図10A】閾値切替セレクタを有するプログラマブル抵抗メモリセルを読み出すときに電流源を２つのモードで動作させるシステムの一実施形態の概略図である。
【図11】電流源の一実施形態の出力ノードにおける出力電流対電圧を示すグラフである。
【図12】閾値切替セレクタを有するプログラマブル抵抗メモリセルを読み出すときに、２つのモードで電流源を動作させるために使用され得るバイパストランジスタを有するシステムの一実施形態の概略図である。
【図13】閾値切替セレクタを有するプログラマブル抵抗メモリセルを読み出すときに、２つのモードで動作することができる電流源をイネーブル／ディセーブルするために使用され得るイネーブルトランジスタを有するシステムの一実施形態の概略図である。
【図14】閾値切替セレクタを有するプログラマブル抵抗メモリセルを読み出すときに、制御信号（ＶＧ）を発行して電流源を２つのモードで動作させることができるシステムの一実施形態の概略図である。
【図15】閾値切替セレクタを有するプログラマブル抵抗メモリセルを読み出すときに、電流源を非カスコードモードで動作させるシステムの一実施形態の概略図である。
【図16A】閾値切替セレクタを有するプログラマブル抵抗メモリセルを読み出すときに、電流源を２つのモードで動作させるシステムの一実施形態の概略図である。
【図17】非カスコードモードとカスコードモードとの間で制御することが、カスコードトランジスタをバイパスすべきかどうかを決定することを伴うプロセスの一実施形態のフローチャートである。
【図18】非カスコードモードとカスコードモードとの間で制御することが、２つの異なる回路間で選択することを伴うプロセスの一実施形態のフローチャートである。
【図19】非カスコードモードとカスコードモードとの間で制御することが、カスコードトランジスタのゲートへのバイアス電圧の大きさに関与するプロセスの一実施形態のフローチャートである。
【図20】グローバル参照読み出し動作のプロセスの一実施形態のフローチャートである。
【図21A】グローバル参照読み出し動作の実施形態の間の電流対時間を示す。
【図21B】グローバル参照読み出し動作の実施形態の間の選択されたメモリセルの両端の電圧についての電圧対時間を示す。
【図22】自己参照型読み出し動作のプロセスの一実施形態のフローチャートである。
【図23A】自己参照型読み出し動作の一実施形態の電流対時間を示す。
【図23B】自己参照型読み出し動作の一実施形態についての、選択されたメモリセルの両端の電圧についての電圧対時間を示す。
【図24】書き込み動作のプロセスの一実施形態のフローチャートである。
【図25】グローバル参照読み出し動作のプロセスの一実施形態のフローチャートである。
【発明を実施するための形態】
【0011】
電流源を有するシステム、及び閾値切替セレクタ、例えば、Ｏｖｏｎｙｘ閾値スイッチ（ＯＴＳ）を有するメモリセルにアクセスするときに電流源を動作させる方法のための技術が開示される。一実施形態では、電流源は、閾値切替セレクタをオンにするときに使用される第１のモードで動作し、メモリセルの両端の電圧を感知するときに使用される第２のモードで動作する。閾値切替セレクタをオンにするために必要とされるメモリセルの両端の電圧は、セルがＨＲＳにあるかＬＲＳにあるかにかかわらず、感知するときにセルの両端の電圧を超え得る。第１のモードは、電源電圧の全範囲の使用を可能にすることができ、それによって、閾値切替セレクタをオンにするためにメモリセルの両端に十分な電圧が提供される。しかしながら、メモリセルを検知するときに第１のモードが使用される場合、読み出し電流の大きさは、セル電圧に対して所望以上に依存する可能性があり、それによって読み出しマージンが減少する。第２のモードでは、読み出し電流の大きさは、メモリセルの両端の電圧にあまり依存しない。セルの両端の電圧は、電流源の出力に現れ得ることに留意されたい。したがって、電流源の出力における電圧は、セルの両端の電圧に関連し得る。第２のモードは、メモリセルのより正確な感知を提供する。
【0012】
一実施形態において、電流源は、クロスポイントメモリアレイ内に存在するプログラマブル抵抗メモリセルを読み出すために使用される。クロスポイント型アーキテクチャを有するメモリアレイでは、第１の組の導電線が基板の表面を横切って延び、第２の組の導電線が第１の組の導電線の上に形成され、第１の組の導電線に垂直な方向に基板上を延びる。メモリセルは、２組の導電線のクロスポイント接合部に配置される。クロスポイントメモリアレイは、クロスバーメモリアレイと呼ばれることもある。一実施形態では、メモリセルはそれぞれ、ＯＴＳと直列の磁気抵抗メモリ素子を有し、これはＭＲＡＭメモリセルと呼ばれることがある。しかしながら、電流源は、他の種類のメモリセルと共に使用されてもよい。メモリセルのこれらの素子は、ＲｅＲＡＭ、ＰＣＭ、ＦｅＲＡＭなどの他の技術に変更されてもよい。また、閾値切替セレクタは、ＯＴＳ、バックツーバックダイオード、及び当業者によく知られている他のものである必要はない。
【0013】
いくつかの実施形態では、プログラマブル抵抗メモリセルは、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）素子を有する。本明細書で使用される場合、磁化方向は、ＭＲＡＭの別の素子（「基準層」）によって設定された基準方向に対して磁気モーメントが配向される方向である。いくつかの実施形態では、低抵抗は、平行状態、Ｐ状態又はＬＲＳと称され、高抵抗は、逆平行状態、ＡＰ状態又はＨＲＳと呼ばれる。ＭＲＡＭは、スピントランスファートルク効果を使用して、Ｐ状態からＡＰ状態まで磁化の方向を変更することができ、その逆も同様であり、書き込みには通常、バイポーラ（双方向書き込み）動作が必要とされる。しかしながら、本明細書で開示されるプログラマブル抵抗メモリセルのＳＲＲは、ＭＲＡＭ素子又はＯＴＳ素子を有するメモリセルに限定されない。
【0014】
図１は、ホストシステム１２０に接続された不揮発性メモリシステム（又はより簡潔には「メモリシステム」）１００の一実施形態のブロック図である。メモリシステム１００は、電流源を有するシステム、及び閾値切替セレクタを有するメモリセルにアクセスするときに電流源を動作させる方法のために、本明細書で提示される技術を実装することができる。一実施形態において、メモリセルは、ＯＴＳなどの閾値切替セレクタと直列のプログラマブル抵抗メモリ素子（例えば、ＭＲＡＭ素子）を有する。多くの種類のメモリシステムを、本明細書で提案される技術とともに使用することができる。例示的なメモリシステムは、デュアルインラインメモリモジュール（Dual In-line Memory Modules、ＤＩＭＭｓ）、ソリッドステートドライブ（solid state drives、「ＳＳＤｓ」）、メモリカード、及び埋め込みメモリデバイスを含む。しかしながら、他のタイプのメモリシステムも使用することができる。
【0015】
図１のメモリシステム１００は、メモリコントローラ１０２、データを記憶するためのメモリ１０４、及びローカルメモリ（例えば、ＭＲＡＭ、ＲｅＲＡＭ、ＤＲＡＭ）１４０を備える。ローカルメモリ１４０は、不揮発性であってもよく、電源オフ後にデータを保持することができる。ローカルメモリ１４０は揮発性であってもよく、電源オフ後にデータを保持することが期待されなくてもよい。一実施形態では、ローカルメモリ１４０はＭＲＡＭである。一実施形態では、ローカルメモリＭＲＡＭは、電源オフ後にデータを保持する必要がない。しかしながら、ローカルメモリＭＲＡＭは、電源オフ後もデータを保持してもよい。一実施形態では、メモリコントローラ１０２及び／又はローカルメモリコントローラ１６４は、ローカルメモリ１４０内のプログラマブル抵抗メモリセルへのアクセスを提供する。例えば、メモリコントローラ１０２は、ローカルメモリ１４０内のＭＲＡＭセルのクロスポイントアレイ内のアクセスを提供し得る。別の実施形態では、メモリコントローラ１０２若しくはインターフェース１２６又はその両方が排除され、メモリパッケージは、ＤＤＲｎなどのバスを通してホスト１２０に直接接続される。あるいは、それらはホストメモリ管理ユニット（ＭＭＵ）に接続される。別の例では、メモリコントローラ１０２又は部分は、ホスト又はＭＭＵへ／からのＤＤＲｎインターフェースとともにメモリ上にパリティビット、ＥＣＣ、及びウェアレベルを提供することなどによって、ホストへのメモリ１０４の直接接続のためにメモリ１０４上に移動される。本明細書全体を通して使用されるメモリシステムという用語は、メモリシステム１００に限定されない。例えば、ローカルメモリ１４０又はローカルメモリ１４０とローカルメモリコントローラ１６４との組み合わせは、メモリシステムであると考えることができる。同様に、ホストメモリ１２４又はホストプロセッサ１２２とホストメモリ１２４との組み合わせは、メモリシステムであると考えられる。
【0016】
図１に示すメモリシステム１００の構成要素は、電気回路である。メモリコントローラ１０２は、ホストインターフェース１５２、プロセッサ１５６、ＥＣＣエンジン１５８、メモリインターフェース１６０、及びローカルメモリコントローラ１６４を有する。ホストインターフェース１５２は、ホスト１２０に接続され、ホスト１２０と通信する。ホストインターフェース１５２はまた、ネットワークオンチップ（ＮＯＣ）１５４に接続されている。ＮＯＣは、集積回路上の通信サブシステムである。ＮＯＣは、同期及び非同期クロックドメインにまたがるか、又はロックされていない非同期論理を使用することができる。ＮＯＣ技術は、ネットワーキング理論及び方法をオンチップ通信に適用し、従来のバス及びクロスバー相互接続に顕著な改善をもたらす。ＮＯＣは、他の設計と比較して、ｓｙｓｔｅｍｓ ｏｎ ａ ｃｈｉｐ（ＳｏＣ）の拡張性、及び複雑なＳｏＣの電力効率を向上させる。ＮＯＣのワイヤ及びリンクは、多くの信号によって共有される。ＮＯＣ内の全てのリンクが異なるデータパケット上で同時に動作することができるため、高レベルの並列性が達成される。したがって、統合サブシステムの複雑性が増大し続けると、ＮＯＣは、以前の通信アーキテクチャ（例えば、専用のポイントツーポイント信号ワイヤ、共有バス、又はブリッジを有するセグメント化バス）と比較して、向上した性能（スループットなど）及びスケーラビリティをもたらす。他の実施形態では、ＮＯＣ１５４をバスで置き換えることができる。プロセッサ１５６、ＥＣＣエンジン１５８、メモリインターフェース１６０、及びローカルメモリコントローラ１６４はＮＯＣ１５４に接続され、これと通信している。ローカルメモリコントローラ１６４は、ローカル高速メモリ１４０（例えば、ＭＲＡＭ）を動作させ、これと通信するために使用される。他の実施形態では、ローカル高速揮発性メモリ１４０は、ＳＲＡＭ又は別の種類の揮発性メモリであり得る。
【0017】
ＥＣＣエンジン１５８は、誤り訂正サービスを実行する。例えば、ＥＣＣエンジン１５８は、メモリ１４０又は１０４からフェッチされたデータの誤り訂正のために使用されるコードワードの一部としてメモリ上又はメモリ外に提供されるパリティビットのデータ符号化及び復号を実行する。一実施形態では、ＥＣＣエンジン１５８は、ソフトウェアによってプログラムされた電気回路である。例えば、ＥＣＣエンジン１５８は、プログラムされ得るプロセッサであり得る。他の実施形態では、ＥＣＣエンジン１５８は、いずれのソフトウェアも有さない、カスタムの専用ハードウェア回路である。一実施形態では、ＥＣＣエンジン１５８の機能は、プロセッサ１５６によって実装される。一実施形態では、ローカルメモリ１４０は、ウェアレベルエンジンの有無にかかわらず、ＥＣＣエンジンを有する。一実施形態では、メモリ１０４は、ウェアレベルエンジンの有無にかかわらず、ＥＣＣエンジンを有する。
【0018】
プロセッサ１５６は、プログラミング、消去、読み出し、及びメモリ管理プロセスなど様々なコントローラメモリ動作を実行する。一実施形態では、プロセッサ１５６はファームウェアによってプログラムされる。他の実施形態では、プロセッサ１５６は、いずれのソフトウェアも有さない、カスタムの専用ハードウェア回路である。プロセッサ１５６はまた、ソフトウェア／ファームウェアプロセスとして、又は専用ハードウェア回路として、変換モジュールを実装する。多くのシステムでは、不揮発性メモリは、１つ以上のメモリダイに関連する物理アドレスを使用して、内部で記憶システムにアドレス指定される。しかしながら、ホストシステムは論理アドレスを使用して、様々なメモリ場所にアドレスを指定する。これにより、ホストは、データを連続論理アドレスに割り当てることができ、その一方、記憶システムは、１つ以上のメモリダイの場所の間で、思い通りにデータを自由に記憶する。このシステムを実装するために、メモリコントローラ１０２（例えば、変換モジュール）は、ホストによって使用される論理アドレスとメモリダイによって使用される物理アドレスとの間でアドレス変換を実行する。例示的な一実装形態は、論理アドレスと物理アドレスとの間での現在の変換を識別するテーブル（すなわち、上記のＬ２Ｐテーブル）を維持することである。Ｌ２Ｐテーブル内のエントリとしては、論理アドレス及び対応する物理アドレスの識別子が挙げられ得る。論理アドレス－物理アドレステーブル（つまり、Ｌ２Ｐテーブル）は、「テーブル」という語を含むが、文字通りテーブルである必要はない。むしろ、物理アドレス－論理アドレステーブル（つまり、Ｌ２Ｐテーブル）は、任意の種類のデータ構造であり得る。いくつかの例では、記憶システムのメモリ空間が非常に大きいため、ローカルメモリ１４０はＬ２Ｐテーブルの全てを保持することができない。かかる場合、Ｌ２Ｐテーブルのセットの全体がメモリ１０４に記憶され、Ｌ２Ｐテーブルのサブセットは、ローカル高速メモリ１４０にキャッシュされる（Ｌ２Ｐキャッシュ）。
【0019】
メモリインターフェース１６０は、不揮発性メモリ１０４と通信する。一実施形態において、不揮発性メモリ１０４は、クロスポイントアレイのプログラマブル抵抗メモリセルを含む。一実施形態では、メモリインターフェースは、トグルモードインターフェースを提供する。他のインターフェースも使用され得る。いくつかの例示的な実装形態では、メモリインターフェース１６０（又はコントローラ１０２の別の部分）は、１つ以上のメモリダイに対してデータを送受信するためのスケジューラ及びバッファを実装する。
【0020】
一実施形態では、ローカルメモリ１４０は、ＥＣＣエンジンを有する。ローカルメモリ１４０は、ウェアレベリングなどの他の機能を実行することができる。オンチップメモリ保守の更なる詳細は、「Ｍｅｍｏｒｙ Ｍａｉｎｔｅｎａｎｃｅ Ｏｐｅｒａｔｉｏｎｓ Ｄｕｒｉｎｇ Ｒｅｆｒｅｓｈ Ｗｉｎｄｏｗ」と題された米国特許第１０，５４５，６９２号、及び「Ｄａｔａ Ｒｅｗｒｉｔｅ Ｄｕｒｉｎｇ Ｒｅｆｒｅｓｈ Ｗｉｎｄｏｗ」と題された米国特許第１０，８８５，９９１号に説明されており、両方とも、参照することによってそれらの全体が本明細書に組み込まれる。一実施形態では、ローカルメモリ１４０は同期している。一実施形態では、ローカルメモリ１４０は非同期である。
【0021】
一実施形態では、メモリ１０４は、複数のメモリパッケージを含む。各メモリパッケージは、１つ以上のメモリダイを含む。したがって、メモリコントローラ１０２は、１つ以上のメモリダイに接続されている。一実施形態では、メモリパッケージは、プログラマブル抵抗ランダムアクセスメモリ（ＲｅＲＡＭ、ＭＲＡＭ、ＦｅＲＡＭ又はＲＲＡＭなど）又は相変化メモリ（phase change memory、ＰＣＭ）に基づくストレージクラスメモリ（storage class memory、ＳＣＭ）などのタイプのメモリを含むことができる。一実施形態では、メモリコントローラ１０２は、メモリパッケージ１０４内のクロスポイントアレイ内のメモリセルへのアクセスを提供する。
【0022】
メモリコントローラ１０２は、例えば、ＣＸＬ（Ｃｏｍｐｕｔｅ Ｅｘｐｒｅｓｓ Ｌｉｎｋ）などのプロトコルを実装するインターフェース１５２を介してホストシステム１２０と通信する。あるいは、そのようなコントローラを除去し、メモリパッケージをホストバス、例えばＤＤＲｎに直接配置することができる。メモリシステム１００と協働するために、ホストシステム１２０は、バス１２８に沿って接続されたホストプロセッサ１２２と、ホストメモリ１２４と、インターフェース１２６とを含む。ホストメモリ１２４は、ホストの物理メモリであり、ＤＲＡＭ、ＳＲＡＭ、ＲｅＲＡＭ、ＭＲＡＭ、不揮発性メモリ、又は別の種類のストレージであり得る。一実施形態では、ホストメモリ１２４は、プログラマブル抵抗メモリセルのクロスポイントアレイを含み、各メモリセルは、プログラマブル抵抗メモリ素子と、プログラマブル抵抗メモリ素子と直列の閾値切替セレクタとを備える。
【0023】
ホストシステム１２０は、メモリシステム１００の外部にあり、メモリシステム１００とは別個である。一実施形態では、メモリシステム１００はホストシステム１２０内に埋め込まれる。ホストメモリ１２４は、本明細書ではメモリシステムと呼ばれることがある。ホストプロセッサ１２２及びホストメモリ１２４の組み合わせは、本明細書ではメモリシステムと称され得る。一実施形態では、そのようなホストメモリは、ＭＲＡＭを使用するクロスポイントメモリであり得る。
【0024】
図２は、本明細書に記載された技術を実装することができるメモリダイ２９２の一例を示すブロック図である。一実施形態では、メモリダイ２９２はローカルメモリ１４０に含まれ、実施形態では、メモリダイ２９２はメモリ１０４に含まれる。一実施形態では、メモリダイ２９２はホストメモリ１２４内に含まれる。メモリダイ２９２は、以下に記載するメモリセルのうちのいずれかを含むことができるメモリアレイ２０２を含む。メモリアレイ２０２のアレイ分界線は、行として編成されたワード線の様々な層、及び列として編成されたビット線の様々な層を含む。しかしながら、空間を節約するために、例えば対角パターンを含む他の配向も実装され得る。メモリダイ２９２は、行制御回路２２０を含み、その出力２０８は、メモリアレイ２０２のそれぞれのワード線に接続されている。行制御回路２２０は、Ｍ行アドレス信号のグループ、及びシステム制御ロジック回路２６０からの１つ以上の様々な制御信号を受信し、典型的には、行デコーダ２２２、行ドライバ２２４、及びブロック選択回路２２６のような回路を、読み出し動作及び書き込み動作の両方に対して含むことができる。行制御回路２２０はまた、読み出し／書き込み回路を含んでもよい。一実施形態では、行デコード及び制御回路２２０は、各々がメモリアレイ２０２のワード線の状態（例えば、電圧）を感知するための回路を含むセンス増幅器２２８を有する。一実施形態では、ワード線電圧を感知することによって、クロスポイントアレイ内のメモリセルの状態が決定される。メモリダイ２９２はまた、列デコード及び制御回路２１０も含み、その入力／出力２０６は、メモリアレイ２０２のそれぞれのビット線に接続されている。アレイ２０２に対して単一のブロックのみが示されているが、メモリダイは、個別にアクセスすることができる複数のアレイ又は「タイル」を含むことができる。列制御回路２１０は、Ｎ列アドレス信号のグループ、及びシステム制御ロジック２６０からの１つ以上の様々な制御信号を受信し、典型的には、列デコーダ２１２、列デコーダ又はドライバ２１４、ブロック選択回路２１６、並びに読み出し／書き込み回路及びＩ／Ｏマルチプレクサなどの回路を含むことができる。
【0025】
システム制御ロジック２６０は、ホストシステムからのデータ及び命令を受信し、ホストシステムに出力データ及びステータスを提供する。他の実施形態では、システム制御ロジック２６０は、別個のコントローラ回路からデータ及び命令を受信し、出力データをそのコントローラ回路に提供し、コントローラ回路がホストシステムと通信する。そのようなコントローラシステムは、ＤＤＲ、ＤＩＭＭ、ＣＸＬ、ＰＣＩｅなどのインターフェースを実装する。別の実施形態では、これらのデータ及びコマンドは、別個のコントローラなしにメモリパッケージからホストに直接送信及び受信され、必要とされる任意のコントローラは、各ダイ内又はマルチチップメモリパッケージに追加されたダイ内にある。いくつかの実施形態では、システム制御ロジック２６０は、メモリ動作のダイレベル制御を提供するステートマシン２６２を含むことができる。一実施形態では、ステートマシン２６２は、ソフトウェアによってプログラム可能である。他の実施形態では、ステートマシン２６２は、ソフトウェアを使用せず、ハードウェア（例えば、電気回路）内に完全に実装される。別の実施形態では、ステートマシン２６２は、マイクロコントローラ又はマイクロプロセッサによって置き換えられる。システム制御ロジック２６０はまた、メモリ動作中にメモリ２０２の行及び列に供給される電力、電流源電流、及び電圧を制御する電力制御モジュール２６４を含むことができ、調整電圧を生成するためのチャージポンプ及びレギュレータ回路と、メモリセルのワード線ビット線選択のための各々のオン／オフ制御とを含み得る。いくつかの実施形態では、電力制御２６４は、１つ以上の電流源を含む。電流源は、読み出し電流及び／又は書き込み電流を提供するために使用され得る。一実施形態では、電流源は、本明細書で説明されるように、閾値切替セレクタをオンにするときに第１のモードで動作し、メモリセルを感知するときに第２のモードで動作する。システム制御ロジック２６０は、メモリアレイ２０２を動作させるためのパラメータを記憶するために使用することができる記憶装置２６６を含む。システム制御ロジック２６０はまた、リフレッシュロジック２７２及びウェアレベリングロジック２７４を含む。そのようなシステム制御ロジックは、リフレッシュロジック２７２に対してホスト１２０又はメモリコントローラ１０２によって命令されてもよく、リフレッシュロジックは、リフレッシュ後にインクリメントされてもよいオンチップ記憶された行及び列アドレス（ポインタ）をロードしてもよい。そのようなアドレスビットは、ただ（ＯＴＳをリフレッシュするために）選択されてもよい。あるいは、そのようなアドレスは、読み取られ、ＥＣＣエンジン２６９を通してステアリングすることによって訂正され、次いで、「スペア」位置に記憶されてもよく、「スペア」位置はまた、事実上、ウェアレベルに対してインクリメントされ（したがって、すべてのコードワードは、周期的に読み取られ、訂正され、ウェアレベリングロジック２７４の制御下でチップ全体において再配置される）、したがって、チップにわたる各ビットの使用は、より均一である。そのような動作は、外部コントローラ、例えば、メモリチップとは別個に又はメモリダイ上に位置するＰＣＩｅ又はＣＸＬ又はＤＤＲｎコントローラのホストによって、より直接的に制御され得る。
【0026】
命令及びデータは、メモリコントローラインターフェース２６８（「通信インターフェース」とも呼ばれる）を介してメモリコントローラ１０２とメモリダイ２９２との間で転送される。そのようなインターフェースは、例えば、ＰＣＩｅ、ＣＸＬ、ＤＤＲｎであってもよい。メモリコントローラインターフェース２６８は、メモリコントローラ１０２と通信するための電気的インターフェースである。メモリコントローラインターフェース２６８の例は、トグルモードインターフェースを含む。他のＩ／Ｏインターフェースも使用され得る。例えば、メモリコントローラインターフェース２６８は、メモリコントローラ１０２用のメモリインターフェース２２８／２５８のトグルモードインターフェースに接続するトグルモードインターフェースを実装してもよい。一実施形態では、メモリコントローラインターフェース２６８は、コントローラ１０２に接続する１組の入力ピン及び／又は出力（Ｉ／Ｏ）ピンを含む。別の実施形態では、インターフェースは、ＤＤＲ５若しくはＬＰＤＤＲ５などのＪＥＤＥＣ標準のＤＤＲｎ若しくはＬＰＤＤＲｎ、又はより小さいページ及び／若しくは緩和タイミングを有するそのサブセットである。
【0027】
メモリパッケージ内のメモリダイ上のコントローラ内に位置するシステム制御ロジック２６０は、誤り訂正符号（Error Correction Code、ＥＣＣ）エンジン２６９を含んでもよい。ＥＣＣエンジン２６９は、メモリセルと同じ半導体ダイ上にあるので、オンダイＥＣＣエンジンと呼ばれることがある。すなわち、オンダイＥＣＣエンジン２６９は、メモリアレイ２０２に記憶されるべきデータを符号化し、復号されたデータを復号し、誤りを訂正するために使用され得る。符号化されたデータは、本明細書ではコードワード又はＥＣＣコードワードと呼ばれることがある。ＥＣＣエンジン２６９は、復号アルゴリズムを実行し、誤り訂正を実行するために使用され得る。したがって、ＥＣＣエンジン２６９は、ＥＣＣコードワードを復号し得る。一実施形態では、ＥＣＣエンジン２６９は、反復なしで直接復号することによって、データをより迅速に復号することができる。メモリセルと同じダイ上にＥＣＣエンジン２６９を有することによって、より高速な復号が可能となる。ＥＣＣエンジン２６９は、リードソロモン、ＢＣＨ（Ｂｏｓｅ－Ｃｈａｕｄｈｕｒｉ－Ｈｏｃｑｕｅｎｇｈｅｍ）、及び低密度パリティチェック（ＬＤＰＣ）を含むが、これらに限定されない、多種多様な復号アルゴリズムを使用することができる。
【0028】
いくつかの実施形態では、システム制御ロジック２６０を含むメモリダイ２９２の素子のすべては、単一ダイの一部として形成され得る。他の実施形態では、システム制御ロジック２６０の一部又はすべては、異なるダイ上に形成され得る。
【0029】
一実施形態では、メモリ構造２０２は、ウェハなどの単一の基板上に複数のメモリレベルが形成される不揮発性又は揮発性メモリセルの三次元メモリアレイを含む。メモリ構造は、シリコン（又は他の種類の）基板上に配置された活性エリアを有するメモリセルの１つ以上の物理的レベルに、モノリシックに形成される任意の種類の不揮発性又は揮発性メモリを含み得る。別の実施形態では、メモリ構造２０２は、不揮発性メモリセルの二次元メモリアレイを含む。
【0030】
メモリ構造２０２に含まれるメモリアレイアーキテクチャ又はメモリセルの正確な種類は、上記の例に限定されない。多くの異なる種類のメモリアレイアーキテクチャ又はメモリ技術を使用して、メモリ構造２０２を形成することができる。本明細書で提案される新たに特許請求される実施形態の目的には、特定の不揮発性メモリ技術は必要とされない。メモリ構造２０２のメモリセルに適した技術の他の例として、ＲｅＲＡＭメモリ（抵抗ランダムアクセスメモリ）、磁気抵抗メモリ（例えば、ＭＲＡＭ、スピントランスファートルクＭＲＡＭ、スピン軌道トルクＭＲＡＭ）、ＦｅＲＡＭ、相変化メモリ（例えば、ＰＣＭ）などが挙げられる。メモリ構造２０２のメモリセルアーキテクチャに適した技術の例として、二次元アレイ、三次元アレイ、クロスポイントアレイ、積層型二次元アレイ、垂直ビット線アレイなどが挙げられる。
【0031】
ＲｅＲＡＭ又はＭＲＡＭクロスポイントメモリの一例として、Ｘ線及びＹ線（例えば、ワード線及びビット線）によってアクセスされるクロスポイントアレイに配置されたプログラマブル抵抗切替素子が挙げられる。クロスポイントの別の実施形態では、ＯＴＳセレクタと直列のＰＣＭである。別の実施形態では、メモリセルは、導電性ブリッジメモリ素子を含み得る。導電性ブリッジメモリ素子はまた、プログラム可能なメタライゼーションセルと呼ばれ得る。導電性ブリッジメモリ素子は、固体電解質内のイオンの物理的再配置に基づく状態変化素子として使用され得る。場合によっては、導電性ブリッジメモリ素子は、２つの電極間に固体電解質薄膜を有する、２つの固体金属電極を含んでもよく、一方は、比較的不活性であり（例えば、タングステン）、他方は、電気化学的に活性である（例えば、銀又は銅）。温度が上昇すると、イオンの移動度も増加し、導電性ブリッジメモリセルのプログラミング閾値が低下する。したがって、導電性ブリッジメモリ素子は、温度に対して広範囲のプログラミング閾値を有し得る。
【0032】
磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）は、磁気記憶素子を用いてデータを記憶する。素子は、薄い絶縁層によって分離された、各々が磁化を保持することができる２つの強磁性層から形成される。電界制御型ＭＲＡＭでは、２つの層のうちの１つは、特定の極性に設定された永久磁石である。他方の層の磁化は、メモリを記憶するために外部場を適用することによって変更することができる。他のタイプのＭＲＡＭセルでも可能である。メモリデバイスは、ＭＲＡＭセルのグリッドから構築され得る。ＭＲＡＭベースのメモリ実施形態について、以下でより詳細に論じる。
【0033】
相変化メモリ（phase change memory、ＰＣＭ）は、カルコゲナイドガラスのユニークな挙動を利用する。一実施形態は、レーザパルス（又は別の光源からの光パルス）でゲルマニウム原子の配位状態を単純に変化させることによって、非熱的相変化を達成するために、ＧｅＴｅ－Ｓｂ２Ｔｅ３超格子を使用する。メモリセルは、ＰＣＭ材料の配位を変化させたり、又はアモルファス状態と結晶状態との間でそれを切り替えたりすることができる電流パルスによってプログラムされる。本書では「パルス」の使用には方形パルスを必要としないが、（連続的又は非連続的な）音の振動若しくはバースト、電流、電圧光、又はその他の波を含む。また、書き込みのために強制的に流される電流は、例えば、ピーク値まで急速に駆動され、次いで、例えば、２００ｎｓのエッジ率で直線的にランプ状に下げることができる。そのようなピーク電流を強制的に流すことは、ワード線又はビット線に沿ったメモリセルの位置によって異なるゾーン化された電圧準拠によって制限され得る。一実施形態では、相変化メモリセルは、ＯＴＳなどの閾値切替セレクタと直列の相変化メモリ素子を有する。
【0034】
当業者であれば、本明細書に記載されるこの技術は単一の特定のメモリ構造、メモリ構築又は材料組成に限定されず、本明細書に記載され、当業者によって理解されるように、技術の趣旨及び範囲内で、多くの関連するメモリ構造をカバーすることを、理解するであろう。
【0035】
図２の素子は、メモリ構造２０２及び他の素子のすべてを含む周辺回路の２つの部分にグループ化することができる。メモリ回路の重要な特性はその容量であり、その容量は、メモリ構造２０２に与えられるメモリダイ２９２の面積を増加させることによって増加され得る。しかしながら、これは、周辺回路に利用可能なメモリダイの面積を減少させるか、又はチップ面積に関連するコストを増加させる。これは、これらの周辺素子に非常に厳しい制限を課す可能性がある。例えば、利用可能なエリア内にセンス増幅器回路を収める必要性は、センス増幅器設計アーキテクチャに対する著しい制限となり得る。システム制御論理２６０に関して、エリアの利用可能性の減少は、オンチップで実装することができる利用可能な機能を制限する可能性がある。その結果、メモリ構造２０２に当てられる面積の量、及び周辺回路に当てられる面積の量が、メモリダイ２９２の設計における基本的なトレードオフである。そのようなトレードオフは、ワード線及びビット線上の駆動回路間のメモリのより大きなｘ－ｙアレイを使用することで、より多くのＩＲ降下をもたらし得、これは、ワード線及びビット線に沿ったメモリセル位置による電圧限界の使用及び電圧準拠のゾーン化からより多くの利益を得ることができる。
【0036】
メモリ構造２０２及び周辺回路がしばしば対立する別のエリアは、これらの領域の形成に関与するプロセスに含まれるが、これは、これらの領域が異なるプロセス技術を伴うことが多く、単一のダイに異なる技術を有することのトレードオフであるためである。例えば、このようなセンス増幅器回路、チャージポンプ、ステートマシン内のロジック素子、及びシステム制御ロジック２６０内の他の周辺回路は、ＰＭＯＳデバイスを使用することが多い。場合によっては、メモリ構造は、ＣＭＯＳデバイスに基づくこととなる。ＣＭＯＳダイを製造するためのプロセス動作は、多くの態様において、ＮＭＯＳのみの技術に関して最適化されたプロセス動作とは異なる。
【0037】
これらの制限を改善するために、以下に記載される実施形態は、図２の素子を別個に形成されたダイ上に分離することができ、その後、ダイは互いに接合される。図３は、メモリ構造ダイ２８０及び制御ダイ２９０を有する集積メモリアセンブリ２７０を示す。メモリ構造２０２は、メモリ構造ダイ２８０上に形成され、１つ以上の制御回路を含む周辺回路素子の一部又は全部が、制御ダイ２９０上に形成される。例えば、メモリ構造ダイ２８０は、ＭＲＡＭメモリ、ＰＣＭメモリ、ＲｅＲＡＭメモリ、又は他のメモリタイプのメモリセルのアレイなどのメモリ素子のみから形成され得る。周辺回路の一部又は全部は、デコーダ及びセンス増幅器などの素子を含む場合であっても、その後、制御ダイに移され得る。これにより、半導体ダイの各々をその技術に従って個別に最適化することが可能になる。これにより、周辺素子のためのより多くの空間が可能になり、これで、メモリセルアレイを保持する同じダイのマージンに制限されていたならば容易に組み込むことができなかった、追加の機能を組み込むことができる。次いで、２つのダイは、接合されたマルチダイ集積メモリアセンブリ内で一緒に結合することができ、一方のダイ上のアレイは、他方のダイ上の周辺素子に接続されている。以下では、１つのメモリダイ及び１つの制御ダイの集積メモリアセンブリに焦点を当てるが、他の実施形態は、例えば２つのメモリダイ及び１つの制御ダイなどの追加のダイを使用することができる。
【0038】
図２の２０２と同様に、図３のメモリダイ２８０は、複数の独立してアクセス可能なアレイ又は「タイル」を含むことができる。システム制御ロジック２６０、行制御回路２２０、及び列制御回路２１０は、制御ダイ２９０内に配置される。いくつかの実施形態では、列制御回路２１０のすべて又は一部、及び行制御回路２２０のすべて又は一部は、メモリ構造ダイ２８０上に配置される。いくつかの実施形態では、システム制御ロジック２６０内の回路の一部は、メモリ構造ダイ２８０上に配置される。
【0039】
図３は、電気経路２９３を通してメモリ構造ダイ２８０上のメモリ構造２０２に結合された制御ダイ２９０上の列制御回路２１０を示す。例えば、電気経路２９３は、列デコーダ２１２、ドライバ回路２１４、及びブロック選択部２１６とメモリ構造２０２のビット線との間の電気的接続を提供し得る。電気経路は、制御ダイ２９０内の列制御回路２１０から、メモリ構造２０２のビット線に接続されているメモリ構造ダイ２８０の対応するパッドに接合されている制御ダイ２９０上のパッドを通って延びてもよい。メモリ構造２０２の各ビット線は、列制御回路２１０に接続する１対のボンドパッドを含む電気経路２９３内に対応する電気経路を有してもよい。同様に、行デコーダ２２２、行ドライバ２２４、ブロック選択部２２６、及びセンス増幅器２２８を含む行制御回路２２０は、電気経路２９４を通してメモリ構造２０２に結合される。電気経路２９４の各々は、例えば、ワード線に対応し得る。更に、制御ダイ２９０とメモリ構造ダイ２８０との間に追加の電気経路が設けられてもよい。
【0040】
本文書の目的のために、「制御回路」という語句は、メモリコントローラ１０２の１つ以上（又はローカルメモリコントローラ１６４、プロセッサ１５６、システム制御ロジック２６０、列制御回路２１０、行制御回路２２０、ホストプロセッサ１２２、マイクロコントローラ、ステートマシン、及び／又は他の制御回路、又は不揮発性メモリを制御するために使用される他の類似回路のうちの１つ以上を含むことができる。制御回路は、ハードウェアのみ、又はハードウェアとソフトウェア（ファームウェアを含む）との組み合わせを含むことができる。例えば、本明細書に記載する機能を実行するためにファームウェアによってプログラムされたコントローラは、制御回路の一例である。制御回路は、プロセッサ、ＦＰＧＡ、ＡＳＩＣ、集積回路、又は他の種類の回路を含むことができる。そのような制御回路は、電源などの一定の電圧へ駆動するトランジスタ（ゲートから電源へ）を通したノードの接続による直接駆動などのドライバを含み得る。そのような制御回路は、電流源ドライバを含んでもよい。
【0041】
本明細書では、「装置」という用語は、メモリシステム１００、ローカルメモリ１４０、ローカルメモリコントローラ１６４及び／又はメモリコントローラ１０２とローカルメモリ１４０との組み合わせ、メモリパッケージ１０４、メモリダイ２９２、集積メモリアセンブリ２７０、及び／又は制御ダイ２９０のうちの１つ以上を含むことができるが、これらに限定されない。
【0042】
以下の説明では、図２及び図３のメモリアレイ２０２は、クロスポイントアーキテクチャの文脈で論じられる。クロスポイントアーキテクチャでは、下にある基板に対して第１の方向に走る、ワード線などの導電線又はワイヤの第１のセットと、下にある基板に対して第２の方向に走る、ビット線などの導電線又はワイヤの第２のセットと、を含む。メモリセルは、ワード線とビット線との交点に配置される。これらのクロスポイントにおけるメモリセルは、上述のものを含むいくつかの技術のいずれかに従って形成することができる。以下の説明では、選択可能なメモリビットを構成するために、オボニック閾値スイッチ（ＯＴＳ）などの閾値切替セレクタと各々直列に配置されたＭＲＡＭメモリセルを用いたクロスポイントアーキテクチャに基づく実施形態に主に焦点を当てる。しかしながら、実施形態は、各々が直列ＯＴＳセレクタ内に磁気メモリ素子を有するＭＲＡＭセルを有するクロスポイントアーキテクチャに電流を供給することに限定されない。
【0043】
図４Ａは、クロスポイントアーキテクチャを形成するメモリアレイの一部分の一実施形態の斜視図を示す。図４Ａのメモリアレイ２０２は、図２又は図３のメモリアレイ２０２の実装の一例であり、メモリダイ２９２又はメモリ構造ダイ２８０は、複数のそのようなアレイ構造を含むことができる。メモリアレイ２０２は、ローカルメモリ１４０又はホストメモリ１２４に含まれ得る。ビット線ＢＬ１～ＢＬ５は、ダイの下にある基板（図示せず）に対して第１の方向（ページ内に延びるものとして表される）に配置され、ワード線ＷＬ１～ＷＬ５は、第１の方向に垂直な第２の方向に配置される。図４Ａは、ワード線ＷＬ１～ＷＬ５及びＢＬ１～ＢＬ５が両方とも基板に対して水平方向に延び、一方で、それらのうちの２つが４０１において示されているメモリセルが、メモリセルを通る電流（Ｉｃｅｌｌにおいて示されるような）が垂直方向に流れるように配向されている水平クロスポイント構造の例である。図４Ｄに関して以下に説明するような、メモリセルの追加層を有するメモリアレイでは、ビット線及びワード線の対応する追加層が存在する。
【0044】
図４Ａに示すように、メモリアレイ２０２は、複数のメモリセル４０１を含む。メモリセル４０１は、ＲｅＲＡＭ、ＭＲＡＭ、ＰＣＭ、又はプログラム可能な抵抗を有する他の材料を使用して実装することができるような書き換え可能メモリ素子を含んでもよい。メモリセル４０１は、本明細書において、プログラマブル抵抗メモリセルと呼ばれてもよい。プログラマブル抵抗メモリセルの１つのタイプは、ＭＲＡＭセルと呼ばれ、これは、ＭＲＡＭメモリ素子を含むメモリセルである。メモリセル４０１はまた、オボニック閾値スイッチ（ＯＴＳ）、揮発性導電性ブリッジ（ＶＣＢ）、金属－絶縁体－金属（ＭＩＭ）、又は選択電圧に対する電流の高度に非線形の依存性を提供する他の材料を使用して実装され得るような閾値切替セレクタを含んでもよい。以下の説明は、オボニック閾値スイッチと直列に組み合わされたＭＲＡＭメモリ素子から構成されるメモリセルに焦点を当てるが、説明の多くはより一般的に適用することができる。第１のメモリレベルのメモリセル内の電流は、矢印Ｉｃｅｌｌによって示されるように上方に流れるものとして示されているが、電流は、以下でより詳細に説明するように、いずれの方向にも流れることができる。
【0045】
図４Ｂ及び図４Ｃは、図４Ａのクロスポイント構造の側面図及び上面図をそれぞれ示す。図４Ｂの側面図は、１つの下部ワイヤ、すなわちワード線ＷＬ１、及び上部ワイヤすなわちビット線ＢＬ１～ＢＬｎを示す。各上部ワイヤと下部ワイヤとの間のクロスポイントは、ＭＲＡＭメモリセル４０１であるが、ＰＣＭ、ＲｅＲＡＭ、ＦｅＲＡＭ、又は他の技術をメモリ素子として使用することもできる。図４Ｃは、Ｍ本の下部ワイヤＷＬ１～ＷＬＭ及びＮ本の上部ワイヤＢＬ１～ＢＬＮのクロスポイント構造を示す上面図である。バイナリ実施形態では、各クロスポイントにおけるＭＲＡＭセルは、高低の２つの抵抗状態のうちの１つにプログラムすることができる。ＭＲＡＭメモリセル設計の実施形態及びそれらの読み出しのための技術について、以下により詳細に説明する。いくつかの実施形態では、これらのワイヤのセットは、「タイル」として連続的に配列され、そのようなタイルが、ワード線（Word Line、ＷＬ）方向に隣接し、かつビット線方向に直交するように対になり、モジュールが作成され得る。そのようなモジュールは、２×２のタイルを組み合わせて４つのタイルを形成し、タイル間のＷＬドライバは、ＷＬが線のほぼ中央のドライバを横切って連続して走る「中央駆動」され得る。同様に、ＢＬドライバは、ＢＬ方向に対になり中央駆動されるタイル対の間に位置してもよく、それにより、ドライバ及びそのエリアは、一対のタイル間で共有される。
【0046】
図４Ａのクロスポイントアレイは、ワード線及びビット線の１つの層を有する実施形態を示し、ＭＲＡＭ又は他のメモリセルは、２組の導電線の交差部に配置される。メモリダイの記憶密度を高めるために、そのようなメモリセル及び導電線の複数の層を形成することができる。２層の例を図４Ｄに示す。
【0047】
図４Ｄは、クロスポイントアーキテクチャを形成する２レベルメモリアレイの一部分の実施形態の斜視図を示す。図４Ａと同様に、図４Ｄは、ワード線ＷＬ１、１～ＷＬ１、４及びビット線ＢＬ１～ＢＬ５の第１の層のクロスポイントで接続されたアレイ２０２のメモリセル４０１の第１の層４１８を示す。メモリセルの第２の層４２０は、ビット線ＢＬ１～ＢＬ５の上、及びこれらのビット線とワード線ＷＬ２、１～ＷＬ２、４の第２の組との間に形成される。図４Ｄは、メモリセルの２つの層４１８及び４２０を示しているが、この構造は、ワード線及びビット線の追加の交互する層を通して上方に拡張することができる。実施形態に応じて、図４Ｄのアレイのワード線及びビット線は、各層内の電流がワード線層からビット線層に、又はその逆の方向に流れるように、読み出し又はプログラム動作のためにバイアスをかけられ得る。２つの層は、所与の動作のために各層において同じ方向の電流の流れを有するように、又は反対方向の電流の流れを有するように、正又は負の方向におけるドライバセレクションによって構築することができる。
【0048】
クロスポイントアーキテクチャの使用は、設置面積の小さいアレイを可能にし、そのようなアレイのいくつかを単一のダイ上に形成することができる。各クロスポイントにおいて形成されたメモリセルは、抵抗タイプのメモリセルであってもよく、データ値は、異なる抵抗レベルとして符号化される。実施形態に応じて、メモリセルは、低抵抗状態又は高抵抗状態のいずれか一方を有するバイナリ値であってもよく、又は低抵抗状態と高抵抗状態の中間の追加の抵抗を有することができるマルチレベルセル（multi-level cell、ＭＬＣ）であってもよい。本明細書に記載のクロスポイントアレイは、図２のメモリダイ２９２、図１のローカルメモリ１４０、及び／又は図１のホストメモリ１２４で使用することができる。抵抗タイプのメモリセルは、ＲｅＲＡＭ、ＰＣＭ、ＦｅＲＡＭ、又はＭＲＡＭなど、上記の技術の多くに従って形成することができる。以下の説明は、主に、バイナリ値ＭＲＡＭメモリセルを有するクロスポイントアーキテクチャを使用するメモリアレイの文脈で提示されるが、説明の多くはより一般的に適用することができる。
【0049】
図５は、ＭＲＡＭセルの一実施形態の構造を示す。ＭＲＡＭセルは、例えば、図４Ａ～図４Ｄにおけるプログラマブル抵抗メモリセル４０１として使用され得る。ＭＲＡＭセルは、下部電極５０１、スペーサ５１２、閾値切替セレクタ５０２、スペーサ５１４、この例では酸化マグネシウム（magnesium oxide、ＭｇＯ）５０５の分離層又はトンネル層によって分離された１対の磁性層（基準層５０３及び自由層５０７）と、次いでスペーサ５０９によって自由層５０７から分離された上部電極５１１とを含む。スペーサ５０９は、自由層５０７と接触するＭｇＯキャッピング層からなることができる。スペーサ５０９は、追加の金属層を含むこともできる。別の実施形態では、基準層５０３及び自由層５０７の場所は、基準層５０３がＭｇＯ５０５の上で、自由層５０７がＭｇＯ５０５の下で切り替えられる。別の実施形態において、閾値切替セレクタ５０２の位置は、自由層５０７と上部電極５１１との間である。
【0050】
いくつかの実施形態では、下部電極５０１はワード線と呼ばれ、上部電極５１１はビット線と呼ばれる。他の実施形態では、下部電極５０１はビット線と呼ばれ、上部電極５１１はワード線と呼ばれる。メモリセルの状態は、基準層５０３及び自由層５０７の磁化の相対的な配向に基づいており、２つの層が同じ方向に磁化されている場合、メモリセルは平行（Ｐ）低抵抗状態（low resistance state、ＬＲＳ）であり、２つの層が反対の配向を有する場合、メモリセルは逆平行（anti-parallel、ＡＰ）高抵抗状態（high resistance state、ＨＲＳ）である。ＭＬＣの実施形態は、追加の中間状態を含む。基準層５０３の配向は固定され、図５の例では上向きに配向される。基準層５０３はまた、固定層又はピンド層としても知られている。基準層５０３は、一般に合成反強磁性体又は略してＳＡＦと呼ばれる構造で反強磁性的に結合された複数の強磁性層から構成することができる。
【0051】
データは、基準層５０３と同じ配向又は反対の配向を有するように自由層５０７をプログラミングすることによってＭＲＡＭメモリセルに書き込まれる。ＭＲＡＭメモリセルのアレイは、それらの自由層のすべてが、そのそれらの基準層と同じである磁場配向を有する低抵抗状態に設定することにより、ＭＲＡＭメモリセルのすべてを初期状態又は消去状態に置くことができる。次いで、各メモリセルは、磁場を基準層５０３の反対側に反転させることによって、その自由層５０７を高抵抗状態にすることによって、選択的にプログラミング（「書き込み」ともいう）される。基準層５０３は、自由層５０７をプログラミングする際にその配向を維持するように形成される。基準層５０３は、合成反強磁性層及び追加の基準層を含む、より複雑な設計を有することができる。簡潔にするために、図及び説明は、これらの追加の層を省略し、セル内のトンネル磁気抵抗に主に関与する固定された磁性層にのみ焦点を当てる。
【0052】
閾値切替セレクタ５０２は、その閾値電圧よりも高い電圧又はその閾値電流を上回る電流にバイアスされるまで、及びその電圧バイアスがＶｈｏｌｄ（「Ｖｏｆｆｓｅｔ」）を下回るか又は電流がＩｈｏｌｄを下回るまで、高抵抗（オフ又は非導通状態）を有する。Ｖｔを超えた後、かつ切替セレクタの両端間でＶｈｏｌｄを超えている間、切替セレクタは低抵抗（オン又は導通状態）を有する。閾値切替セレクタは、その電流が保持電流未満であるＩｈｏｌｄに低下させられるか、又は電圧が保持電圧未満であるＶｈｏｌｄに低下させられるまで、オンのままである。これが起こると、閾値切替セレクタはオフ（高）抵抗状態に戻る。したがって、メモリセルをクロスポイントでプログラムするために、関連する閾値切替セレクタをオンにしてメモリセルを設定又はリセットするのに十分な電圧が印加され、メモリセルを読み出すために、メモリセルの抵抗状態を判定することができる前に、閾値切替セレクタがオンにされることによって同様に起動されなければならない。閾値切替セレクタの一例は、オボニック閾値スイッチ（ＯＴＳ）のオボニック閾値切替材料である。例示的な閾値切替材料としては、Ｇｅ－Ｓｅ、Ｇｅ－Ｓｅ－Ｎ、Ｇｅ－Ｓｅ－Ａｓ、Ｇｅ－Ｓｅ－Ｓｂ－Ｎ、Ｇｅ５８Ｓｅ４２、ＧｅＴｅ６、Ｓｉ－Ｔｅ、Ｚｎ－Ｔｅ、Ｃ－Ｔｅ、Ｂ－Ｔｅ、Ｇｅ－Ａｓ－Ｔｅ－Ｓｉ－Ｎ、Ｇｅ－Ａｓ－Ｓｅ－Ｔｅ－Ｓｉ及びＧｅ－Ｓｅ－Ａｓ－Ｔｅが挙げられ、原子百分率は、各元素について数パーセントから９０パーセント超の範囲である。一実施形態では、閾値切替セレクタは２端子デバイスである。閾値切替セレクタ５０２は、基準層５０３との界面上に追加の導電層を含むこともできる。例えば、スペーサ５１４は、切替セレクタ５０２と基準層５０３との間に示されている。基準層５０３との界面上のスペーサ層５１４は、単一の導電層であってもよく、又は複数の導電層から構成されてもよい。閾値切替セレクタ５０２は、下部電極５０１との界面上に追加の導電層を含むこともできる。例えば、スペーサ５１２は、切替セレクタ５０２と基準層５０３との間に示されている。下部電極５０１との界面上のスペーサ層５１２は、単一の導電層であってもよいし、複数の導電層から構成されてもよい。ＯＴＳに隣接する導電層の例としては、炭素、窒化炭素、ケイ化炭素、炭素タングステン、チタン、窒化チタン、タングステン、窒化タングステン、タンタル、窒化タンタルなどが挙げられる。閾値電圧スイッチは、閾値電圧（Ｖｔ）を有し、この閾値電圧を超えると、デバイスの抵抗は、絶縁性又は準絶縁性から導電性に実質的に変化する。
【0053】
一実施形態では、ＭＲＡＭセルにアクセスするために強制電流手法が使用される。強制電流手法は、ＭＲＡＭセルを読み出す、又は書き込むために使用され得る。強制電流手法では、アクセス電流（例えば、Ｉｒｅａｄ又はＩｗｒｉｔｅ）は、電流ドライバによって下部電極５０１を通して駆動される。電流は電流源によって供給される。一実施形態において、電流ドライバは、電極５０１のための行ドライバ回路（例えば、アレイドライバ２２４）の一部であってもよい。しかしながら、代替として、電流ドライバは、電極５０１のための列ドライバ回路（例えば、ドライバ回路２１４）の一部であってもよい。電圧（例えば、Ｖｓｅｌｅｃｔ）が上部電極５１１に供給される。本明細書では、「読み出し電流」（Ｉｒｅａｄ）及び「書き込み電流」（Ｉｗｒｉｔｅ）という用語は、ＭＲＡＭセル（又は他のプログラマブル抵抗セル）を通して駆動されるアクセス電流に関連して使用される。書き込み電流は、ＭＲＡＭセルの状態を変化させることができる。一例として、約３０ｕＡの書き込み電流を５０ｎｓにわたって、ＲＡ１０Ωμｍ２で約２０ナノメートルの限界寸法（Critical Dimension、ＣＤ）を有するＭＲＡＭセルに使用することができ、それにより、ＭＲＡＭ状態をＰ状態からＡＰ状態に切り替える。読み出し電流は、２０ｎｓ未満などの限られた時間であれば、書き込み電流の約半分でよい。ＭＲＡＭセルを通って一方向に流れる書き込み電流は、ＡＰ状態のＭＲＡＭセルをＡＰ状態からＰ状態に変更する。ＭＲＡＭセルを通って逆の方向に流れる書き込み電流は、Ｐ状態のＭＲＡＭセルをＰ状態からＡＰ状態に変更する。一般に、読み出し中にＭＲＡＭセルの状態をＰ状態からＡＰ状態又はＡＰ状態からＰ状態に変化させないように、読み出し電流は十分に低く、読み出し時間は十分に短く設定されることが好ましい。典型的には、ＭＲＡＭ状態をＰ状態からＡＰ状態に切り替えるために必要とされる書込み電流は、ＭＲＡＭ状態をＡＰ状態からＰ状態に切り替えるために必要とされる書き込み電流よりも絶対値が大きい。
【0054】
いくつかの実施形態では、読み出し電流は、Ｐ２ＡＰ方向に、又は代替的にＡＰ２Ｐ方向に印加されてもよい。いくつかの実施形態では、ＭＲＡＭセルは、自己参照型読み出し（self-referenced-read、ＳＲＲ）を実行することによって読み出される。一実施形態では、ＳＲＲは、第１の読み出し（Ｐ２ＡＰ方向の読み出し１）、第１の書き込み（ＡＰ状態への書き込み１）、及び第２の読み出し（Ｐ２ＡＰ方向の読み出し２）を有する。次いで、セルの元の状態は、第２の書き込み（最初にＰ状態にあるビットのためのＰ状態への書き戻し）によって復元され得る。
【0055】
Ｐ２ＡＰ方向の読み出し１によるメモリセルの電圧レベルは、例えば、コンデンサ上に、又はアナログ・デジタル変換器や、例えば、Ｒｅａｄ２で使用されるまでＳＲＡＭなどのメモリに記憶されたビットにより、デジタルビットに変換することによって記憶される。コンデンサに記憶された状態は、ストレージコンデンサに接続されたコンデンサの一方の端子に電圧を強制的に流すことによって、例えば１５０ｍｖの正又は負に調整することができる。あるいは、デジタル記憶レベルは、記憶ビットに１５０ｍＶをデジタル的に加算又は減算することによって調整することができる。１５０ｍＶは、典型的なビット抵抗に依存するように調整することができる。例えば、ビット低抵抗状態が２５Ｋオームであり、高抵抗が５０Ｋである場合、差は２５Ｋである。読み出し電流が１５ｕａである場合、状態間の差電圧は、２５Ｋ×１５ｕａ＝３７５ｍＶであり、１５０ｍｖの選択を許容可能にするが、おそらく１８７ｍＶを示唆することが、例えば、より最適であり得る。
【0056】
上記は、Ｐ２ＡＰ方向での読み出し及びＡＰ状態への破壊的書き込み（Ｐ状態への書き戻しを伴う）を説明しているが、代替的な実施形態では、第１のＳＲＲは、第１の読み出し（ＡＰ２Ｐ方向での読み出し１）、破壊的書き込み（Ｐ状態への書き込み１）、及び第２の読み出し（ＡＰ２Ｐ方向での読み出し２）を有する。
【0057】
一実施形態では、ＭＲＡＭセルは、例えば、１５マイクロアンペア（μＡ）の電流を下部電極５０１へ通して駆動しながら、例えば０Ｖを上部電極５１１に印加することによって読み出される。この読み出し電流は、下部電極５０１から上部電極５１１に流れてもよい。この読み出しは、Ｐ２ＡＰ方向のＲｅａｄ１又はＲｅａｄ２であり得ることに留意されたい。Ｐ２ＡＰは、ビットをＰからＡＰに、又はＡＰからＡＰに書き込む方向に電流が流れることを意味する。いくつかの実施形態では、データは、バイポーラ書き込み動作を使用してＭＲＡＭセルに書き込まれる。一実施形態では、ＭＲＡＭセルは、例えば、下部電極５０１を通して－３０μＡの書き込み電流を駆動しながら、例えば３Ｖを上部電極５１１に印加することによって、ＡＰ状態からＰ状態に書き込まれる。この書き込み電流は、上部電極５１１から下部電極５０１に流れる。一実施形態では、ＭＲＡＭセルは、例えば、下部電極５０１を通して３０μＡの電流を駆動しながら、例えば０Ｖを上部電極５１１に印加することによって、Ｐ状態からＡＰ状態に書き込まれる。この書き込み電流は、電極５０１から電極５１１に流れる。
【0058】
図５の手法の代替として、選択電圧を下部電極５０１に印加し、アクセス電流を上部電極５１１へ通して印加することができる。そのような一実施形態では、下部電極５０１に例えば３Ｖを印加し、上部電極５１１に例えば－１５μＡの読み出し電流を流すことにより、ＭＲＡＭセルを読み出す。この読み出し電流は、下部電極５０１から上部電極５１１に流れ得る。
【0059】
一実施形態では、ＭＲＡＭセルは、例えば、上部電極５１１を通して３０μＡの書き込み電流を駆動しながら、例えば－３Ｖを下部電極５０１に印加することによって、ＡＰ状態からＰ状態に書き込まれる。この電子電流は、下部電極５０１から上部電極５１１に流れる。一実施形態では、ＭＲＡＭセルは、例えば、上部電極５１１を通して－３０μＡの電流を駆動しながら、例えば０Ｖを下部電極５０１に印加することによって、Ｐ状態からＡＰ状態に書き込まれる。この電子電流は、上部電極５１１から下部電極５０１に流れる。この説明では、ビットの磁化をＰ状態又はＡＰ状態に切り替えるための電流極性の方向は、基準層設計及び自由層に対する基準層の位置に基づいて変化し得ることも理解される。
【0060】
いくつかのバイアス技術は、アレイの選択されていないメモリセルの両端に電圧を印加し、選択されていないメモリセルに電流を誘導する可能性がある。この浪費された電力消費は、高抵抗状態及び低抵抗状態の両方に対して比較的高い抵抗レベルを有するようにメモリセルを設計することによってある程度軽減することができるが、これは依然として電流及び電力消費の増加をもたらし、メモリセル及びアレイの設計に更なる設計上の制約を課す。この望ましくない電流漏れに対処するための１つの手法は、セレクタ素子を各ＭＲＡＭメモリセル又は他の抵抗（例えば、ＲｅＲＡＭ、ＰＣＭ）メモリセルと直列に配置することである。例えば、図４Ａ～図４Ｄの各抵抗メモリセル素子と直列に選択トランジスタを配置し、それにより、メモリセル４０１が、ここでは選択トランジスタとプログラム可能な抵抗との複合体となるようにすることができる。そのようなアーキテクチャは、１Ｔ１Ｒと呼ばれることがある。しかしながら、選択トランジスタを使用することで、選択されたメモリセルの対応するトランジスタをオンにすることができる追加の制御線及びセルエリアの導入が必要となる。加えて、トランジスタは、多くの場合、抵抗メモリ素子と同じようにはスケーリングされないので、メモリアレイがより小さいサイズに変わるにつれて、トランジスタベースのセレクタの使用が、例えばコスト削減における制限要因となり得る。セレクタトランジスタへの代替的な手法は、プログラマブル抵抗素子と直列である閾値切替セレクタ（例えば閾値切替セレクタ５０２）の使用である。２端子閾値切替セレクタは、選択されたメモリセルの対応する選択トランジスタをオンにすることを可能にするために、前述の追加の制御線及びセルエリアを必要としない。いくつかの実施形態では、メモリシステムは、プログラマブル抵抗メモリ素子と直列の２端子閾値切替セレクタを有するメモリセルを読み出すために、本明細書に開示されるような読み出しを実行する。
【0061】
図６Ａ及び６Ｂは、クロスポイントアーキテクチャを有するＭＲＡＭメモリアレイに閾値切替セレクタを組み込むための実施形態を示す。図６Ａ及び６Ｂの実施例は、図４Ｄに示されるような２層クロスポイントアレイにおける２つのＭＲＡＭセル（層１セル、層２セル）を側面図で示す。図６Ａに示すように、ＭＲＡＭ層の配向を層１セルと層２セルとで同じに保つことにより、製造プロセスを各層で同じにすることができる。図６Ａ及び６Ｂは、ワード線１ ６００である下部の第１の導電線、ワード線２ ６２０である上部の第１の導電線、及びビット線６１０である中間の第２の導電線を示す。これらの図では、提示を容易にするために、これらの線のすべてがページをわたって左から右に延びるように示されているが、クロスポイント配列では、これらは図４Ｄの斜視図により正確に表されており、ワード線又は第１の導電線又はワイヤは、下にある基板の表面に平行な１つの方向に延び、ビット線又は第２の導電線又はワイヤは、第１の方向にほぼ直交する基板の表面に平行な第２の方向に延びる。ＭＲＡＭメモリセルはまた、基準層、自由層、及び中間トンネルバリアのみを示す単純化された形態で表されるが、実際の実装では、典型的には、図５に関して上述した追加の構造を含む。
【0062】
自由層６０１、トンネルバリア６０３、及び基準層６０５を含むＭＲＡＭ素子６０２は、閾値切替セレクタ６０９の上に形成され、ＭＲＡＭ素子６０２と閾値切替セレクタ６０９とのこの直列結合は、ビット線６１０とワード線１ ６００との間に層１セルを一緒に形成する。ＭＲＡＭ素子６０２と閾値切替セレクタ６０９との直列結合は、閾値切替セレクタ６０９がオンにされたときに、主に上述のように動作する。しかしながら、最初に、閾値切替セレクタ６０９は、閾値切替セレクタ６０９の閾値電圧Ｖｔｈを上回る電圧を印加することによってオンにされる必要がある。次いで、バイアス電流又は電圧は、それが後続の読み出し又は書き込み動作中にオンになるように、閾値切替セレクタ６０９の保持電流又は保持電圧よりも十分に高く維持される必要がある。
【0063】
第２の層では、ＭＲＡＭ素子６１２は、自由層６１１、トンネルバリア６１３を含み、基準層６１５は、閾値切替セレクタ６１９の上方に形成され、ＭＲＡＭ素子６１２と閾値切替セレクタ６１９との直列結合により、ビット線６１０とワード線２ ６２０との間に層２セルが形成される。層２セルは、層１セルについて動作するが、下部導体はここではビット線６１０に対応し、上部導体はここではワード線であって、ワード線２ ６２０である。追加の対の層は、ＷＬ１、ＢＬ１、ＷＬ２、ＷＬ３、ＢＬ２、ＷＬ４のパターンを有し、それらの間で別のビット線を同様に共有し得、又はＷＬ１、ＢＬ１、ＷＬ２、ＢＬ２などのパターンで別個のビット線を有する。
【0064】
図６Ａの実施形態では、閾値切替セレクタ６０９／６１９はＭＲＡＭ素子６０２／６１２の下に形成されるが、代替実施形態では、閾値切替セレクタは、一方又は両方の層のＭＲＡＭ素子の上に形成され得る。ＭＲＡＭメモリセルは方向性を有する。図６Ａでは、ＭＲＡＭ素子６０２及び６１２は同じ配向を有し、自由層６０１／６１１は（図示されていない基板に対して）基準層６０５／６１５の上にある。同じ構造を有する導電線間に層を形成することは、特に２つの層の各々、並びにより多くの層を有する実施形態における後続の層が同じプロセスシーケンスに従って形成され得るため、プロセスに関していくつかの利点を有することができる。
【0065】
図６Ｂは、層２セルにおいて、基準層及び自由層の場所が逆であることを除いて、図６Ａと同様に配置された代替の実施形態を示している。より具体的には、図６Ａのようにワード線１ ６５０とビット線６６０との間に、層セル１は、トンネルバリア６５３の上に形成された自由層６５１を有するＭＲＡＭ素子ｌを含み、トンネルバリア６５３は基準層６５５の上に形成され、ＭＲＡＭ素子６５２は、閾値切替セレクタ６５９の上に形成されている。図６Ｂの実施形態の第２の層は、やはり、ビット線６６０とワード線２ ６７０との間の閾値切替セレクタ６６９の上に形成されたＭＲＡＭ素子６６２を有するが、図６Ａと比較すると、ＭＲＡＭ素子６６２を反転させた状態で、ここではトンネルバリア６６３の上に形成された基準層６６１と、ここではトンネルバリア６６３の下に形成された自由層６６５とを有する。代替的に、ＭＲＡＭ素子６６２の構成を層１セルに使用し、ＭＲＡＭセル６５２の構成を層２セルに使用してもよい。
【0066】
図６Ｂの実施形態は、層を形成するための異なるプロセスシーケンスを必要とするが、いくつかの実施形態では利点を有することができる。具体的には、（基準及び自由層に関して）同じ方向での書き込み又は読み出し時には、ビット線は下部層及び上部層の両方に対して同じようにバイアスをかけられ、両方のワード線が同じようにバイアスをかけられるため、ＭＲＡＭ構造の方向性は、図６Ｂの実施形態を魅力的にすることができる。例えば、層１及び層２のメモリセルの両方がＰ２ＡＰ方向（基準層及び自由層に関して）で感知される場合、ビット線層６６０はＰ２ＡＰ方向などへとバイアスをかけられ、ビット線６６０は、上部セル及び下部セルの両方に対して低く（例えば、０Ｖ）バイアスをかけられ、ワード線１ ６５０及びワード線２ ６７０は両方ともより高い電圧レベルへとバイアスをかけられる。同様に、書き込みに関して、高抵抗ＡＰ状態に書き込むために、ビット線６６０は、上部セル及び下部セルの両方に対して低く（例えば、０Ｖ）バイアスをかけられ、ワード線１ ６５０及びワード線２ ６７０は、両方とも、より高い電圧レベルにバイアスをかけられる。
【0067】
ＭＲＡＭメモリセルからデータを読み出し又は書き込みするためには、メモリセルに電流を通過させることを伴う。閾値切替セレクタがＭＲＡＭ素子と直列に配置される実施形態では、電流がＭＲＡＭ素子を通過し得る前に、閾値切替セレクタ及びＭＲＡＭ素子の直列の組み合わせの両端に十分な電圧を印加することによって、閾値切替セレクタをオンにすることができる。
【0068】
図７は、クロスポイントアーキテクチャを有するメモリアレイ２０２の実施形態を示す。アレイ２０２は、１組の第１の導電線７０６ａ～７０６ｈ及び１組の第２の導電線７０８ａ～７０８ｄを有する。一実施形態では、１組の第１の導電線７０６ａ～７０６ｈはワード線であり、１組の第２の導電線７０８ａ～７０８ｂはビット線である。説明を容易にするために、１組の第１の導電線７０６ａ～７０６ｈはワード線と呼ばれてもよく、１組の第２の導電線７０８ａ～７０８ｂはビット線と呼ばれてもよい。しかしながら、１組の第１の導電線７０６ａ～７０６ｈはビット線であってもよく、１組の第２の導電線７０８ａ～７０８ｂはワード線であってもよい。
【0069】
アレイ２０２は、いくつかのプログラマブル抵抗メモリセル４０１を有する。各メモリセル４０１は、第１の導電線７０６のうちの１つと第２の導電線７０８の１つとの間に接続される。一実施形態において、各メモリセル４０１は、閾値切替セレクタと直列の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）素子を有する。閾値切替セレクタ５０２は、閾値切替セレクタ５０２の閾値電圧を超える電圧レベルの印加に応答して、より低い抵抗で導電性になるように構成され、切替セレクタ５０２を通る電流がセレクタ保持電流Ｉｈｏｌｄ未満に低減されるまで、より低い抵抗で導電性のままである。閾値切替セレクタ５０２は、２端子デバイスであり得る。一実施形態において、閾値切替セレクタ５０２は、ＯＴＳを備える。
【0070】
説明のために、メモリセル４０１ａは、アクセスのために選択されている。これは、読み出し又は書き込みアクセスであり得る。選択されたメモリセル４０１ａは、選択されたワード線７０６ｇ及び選択されたビット線７０８ｂのクロスポイントにある。メモリセル４０１を選択するために、選択されたビット線（例えば、ビット線７０８ｂ）に近接地などの選択電圧（Ｖｓｅｌｅｃｔ＿ＢＬ）が供給され、選択されたワード線（例えば、ワード線７０６ｇ）を通してアクセス電流（Ｉａｃｃｅｓｓ）が駆動（又は強制印加）される。「選択されたワード線」は、ワード線が少なくとも１つの選択されたメモリセルに接続されていることを意味する。選択されたワード線は、典型的には、１つ以上の選択されていないメモリセルに接続される。「選択されたビット線」は、ビット線が少なくとも１つの選択されたメモリセルに接続されていることを意味する。選択されたビット線は、典型的には、１つ以上の選択されていないメモリセルに接続される。選択されたメモリセルは、選択されたワード線と選択されたビット線との間に接続される。
【0071】
一実施形態では、Ｖｓｅｌｅｃｔ＿ＢＬは、Ｉａｃｃｅｓｓが選択されたワード線に印加されると仮定して、選択されたメモリセル内の閾値切替セレクタ５０２がオンになるような大きさを有する。例えば、Ｖｓｅｌｅｃｔ＿ＢＬは約０Ｖであってもよい。一方、Ｖｕｎｓｅｌ＿ＢＬは、選択されていないメモリセル内の閾値切替セレクタ５０２がオンにならないような大きさを有し、例えば、正電源が３．３Ｖである場合、Ｖｓｅｌｅｃｔ＿ＢＬは約１．６５Ｖであってもよい。アクセス電流（Ｉａｃｃｅｓｓ）は、選択されたワード線７０６ｇの少なくとも一部を介して駆動される。このアクセス電流はまた、ＯＴＳがオンされた後に、選択されたメモリセル４０１ａを通して、選択されたビット線７０８ｂの一部分に流れ得る。そのような選択されたＷＬは、例えば、３．３Ｖの準拠電圧を有する電流源によって、例えば、読み出しのために１５μａによって高く駆動され得るか、又は書き込みのために３０μａによってされ得る。反対の極性を書き込むために、選択されたワード線は、例えば、－３０μａで強制され、選択されたビット線は３．３Ｖにされる。
【0072】
他のメモリセルは、アクセスのために選択されない（すなわち、選択されていないメモリセルである）。「選択されていないメモリセル」とは、当該メモリセルがアクセス（例えば、読み出し又は書き込み）のために現在選択されないことを意味する。選択されていないワード線は、選択されていないメモリセルにのみ接続されている。選択されていないビット線は、選択されていないメモリセルのみに接続される。選択されていないワード線及びビット線は、それぞれ非選択ワード線又は非選択ビット線と呼ばれる。一実施形態において、ワード線及びビット線は、それらを、例えば３．３Ｖの駆動準拠電圧の約半分、例えば１．６５ＶのＶｍｉｄなど、強制的に選択されていない電圧にすることで、非選択にすることができる。選択されていないビット線（例えば、ビット線７０８ａ、７０８ｃ、７０８ｄ）には、選択されていない電圧（Ｖｕｎｓｅｌ＿ＢＬ）が提供される。選択されていないワード線（例えば、ワード線７１０ａ、７１０ｂ、７１０ｃ、７１０ｄ、７１０ｅ、７１０ｆ、及び７１０ｈ）には、選択されていない電圧（Ｖｕｎｓｅｌ＿ＢＬ）が提供される。
【0073】
Ｉａｃｃｅｓｓは、選択されたワード線（及び選択されたビット線）を通していずれかの方向に流れることができる。一実施形態では、選択されていないワード線（例えば、７０６ａ、７０６ｂ、７０６ｃ、７０６ｄ、７０６ｅ、７０６ｆ、及び７０６ｈ）を通して漏れ以外の電流が強制的に流れることはない。
【0074】
図７の例では、クロスポイントアレイ内で、ビット線よりも多くのワード線が存在する。一実施形態では、クロスポイントアレイ内で、ワード線よりも多くのビット線が存在する。一実施形態では、クロスポイントアレイ内で、ビット線の数はワード線の数に等しい。図７の例では、クロスポイントアレイ内にビット線の２倍の数のワード線があるが、異なる比率を使用することもできる。これにより、異なるタイルサイズが実現され得る。例えば、タイルは、１０２４本のＢＬ×２０４８本のＷＬを有することができ、これは、４つのタイル間でＷＬとＢＬを中央駆動することで、２０４８×４０９６個のセルのモジュールに構成することができる。一実施形態において、読み出しは、例えば、いくつかのタイルの各々において１つのメモリセルを選択することによって、メモリセルのグループに対して実行される。いくつかの実施形態では、タイルから２つ以上のメモリセルが読み出しのために選択され得る。
【0075】
いくつかの実施形態では、強制電流手法は、クロスポイントメモリアレイ内のメモリセルにアクセスするために使用される。閾値切替セレクタは、メモリセルと直列に使用されてもよい。閾値切替セレクタは、ワード線とビット線との間のメモリ素子と直列に接続され得る。したがって、切替セレクタ両端の任意の電圧は、メモリ素子の両端の電圧を低減する。典型的には、切替セレクタ間のオフセット又は保持電圧にいくらかの変動がある。強制電流手法は、閾値切替セレクタ間のオフセット電圧変動を軽減して、セル間の選択されたセル電流変動を最小化するのに役立ち得る。
【0076】
図８は、メモリセルに電流を供給する電流源を有するシステムの一実施形態の図である。各メモリセル４０１は、閾値切替セレクタ５０２と直列のプログラマブル抵抗メモリ素子７０２を有する。一実施形態では、メモリセル４０１は、プログラマブル抵抗メモリ素子７０２が磁気抵抗メモリ素子であり、閾値切替セレクタ５０２がＯＴＳであるＭＲＡＭセルである。しかしながら、メモリセルは、ＰＣＭセル、ＲｅＲＡＭセルなどであってもよい。閾値切替セレクタ５０２は、ＯＴＳである必要はない。ビット線（ＢＬ）上の電圧Ｖｓｅｌｅｃｔは、メモリセルを選択するのに適した大きさを有する電圧、例えば３．６ＶのＶｐである。一実施形態では、Ｖｓｅｌｅｃｔは０Ｖである。しかしながら、Ｖｓｅｌｅｃｔはより高い電圧であってもよい。
【0077】
電流源８０２は、ワード線に電流（Ｉｓｏｕｒｃｅ）を供給する。読み出し中、電流は、閾値切替セレクタ５０２がオンに切り替わるまで、ワード線を充電し得る。閾値切替セレクタ５０２がオンに切り替わった後、Ｉｓｏｕｒｃｅはメモリセルを介して駆動される。一実施形態では、電流源８０２はカスコード増幅器を含む。一実施形態において、電流源８０２は、２つの動作モードを有する。制御回路８０４を使用して、２つの動作モードの間で選択することができる。一実施形態では、一方のモードはカスコードモードと呼ばれ、他方は非カスコードモードと呼ばれる。一実施形態において、非カスコードモード（例えば、カスケードモード）は、閾値切替セレクタ５０２がオンに切り替えられる読み出しの初期部分の間に使用される。閾値切替セレクタ５０２がオンに切り替えられた後、カスコードモードは、Ｉｏｕｔ上の電圧が変化する（ＬＲＳからＨＲＳへの状態変化に伴うＭＲＡＭ抵抗の変化に伴って）その低減された変動のためにメモリセル４０１を通る電流を駆動するために使用され得る。メモリセル４０１は、電流源８０２がカスコードモードで動作されている間に感知され得、これは、感知の精度を改善する。更に、非カスコードモードで電流源を動作させることは、メモリセル４０１の両端の大きな電圧を可能にし、これにより、閾値切替セレクタ５０２のオンへの切り替えが容易になる。一実施形態において、電流源は、メモリセル４０１を書き込む間、非カスコードで動作される。一実施形態では、電流源８０２は、第１のモードで動作するときに第１の出力コンダクタンスを有し、第２のモードで動作するときに第２の出力コンダクタンスを有する。一実施形態では、第２の出力（カスコード）コンダクタンスは、第１の出力コンダクタンスよりも高い。セルを検知するときにより高い出力コンダクタンスを有することは、メモリセルを感知する精度を改善することができるが、電流ソーシング要素（ヘッドルーム）の両端の電圧を増加させる。一実施形態では、第１のモードにおいて、出力電流は、出力における電圧と共に第１のレートで変化する。しかしながら、第２のモードにおいて、出力電流は、第１のレートよりも低い第２のレートで出力における電圧と共に変化する。電流源の出力における電圧は、メモリセルの両端の電圧に依存し得ることに留意されたい。一実施形態では、Ｉｓｏｕｒｃｅは、（第１のモードと比較して）第２のモードにおいて電流源出力における電圧にあまり依存しないので、セルを感知する精度が改善される。しかしながら、第１のモードは、セル４０１の両端のより大きい電圧を可能にすることができ、これは、ＯＴＳ Ｖｔｈがより高くドリフトする場合に閾値切替セレクタ５０２をオンにするために、並びに電流強制要素におけるより少ない降下によりメモリセルの両端の電圧及びセンスノード電圧（Ｉ＿ｏｕｔ上）のより大きい範囲を可能にすることができる書き込みのために有益である。
【0078】
図９は、クロスポイントアレイ内の複数のプログラマブル抵抗メモリセルを読み出すときに、電流源を動作させるプロセス９００の一実施形態のフローチャートである。ステップ９０２は、電流源８０２を非カスコードモードで動作させることを含む。ステップ９０４は、選択されたメモリセルに出力電流（Ｉｃｕｒｒｅｎｔ）を供給することを含む。一実施形態では、０Ｖなどの選択電圧が選択ビット線に印加されている間に、ｍＲＡＭのＣＤが２０ｎｍである場合に１５ｕａなどの電流が選択ワード線に供給される。
【0079】
ステップ９０６は、非カスコードモードに留まるかカスコードモードに変更するかの決定を含む。一実施形態では、変更は、閾値切替セレクタ５０２がオンに切り替わった後に行われる。この決定は、閾値切替セレクタがオンに切り替わるのに十分な時間を与えるために、最初に電流を供給した後に所定の時間待機することに基づくことができる。カスコードモードに入るべきであると決定したことに応答して、電流源８０２は、ステップ９０８においてカスコードモードで動作される。ステップ９１０は、閾値切替セレクタがオンのままである間に、選択されたメモリセルを通して出力電流（Ｉｃｕｒｒｅｎｔ）を駆動することを含む。一実施形態では、この電流は、セルを読み取るのに適した大きさを有する。一実施形態では、この電流は、セルに書き込むのに適した大きさを有する。ステップ９１２は、これが読み出し動作である場合、電流が選択されたメモリセルを通して駆動されている間に、選択されたメモリセルの両端の電圧を感知することを含み得る。書き込み動作も可能であり、その場合、ステップ９１０における電流は、ステップ９０４における電流に対して上げ得ることに留意されたい。
【0080】
図１０Ａは、閾値切替セレクタを有するプログラマブル抵抗メモリセルを読み出すときに、電流源１０００を２つのモードで動作させるシステムの一実施形態の概略図である。トランジスタＴ３及びＴ４はカスコード回路を形成する。基準電流Ｉ＿Ｒｅｆは、Ｔ３及びＴ１に入力され、Ｔ２及びＴ４によってミラーリングされる。トランジスタＴ３は入力トランジスタと呼ぶことができ、トランジスタＴ４は出力トランジスタと呼ぶことができる。トランジスタＴ４は、読み出し及び書き込みに使用されるメモリアレイに出力電流Ｉｓｏｕｒｃｅを供給する。あるいは、２つの回路１０００が使用されてもよく、１つは読み出し用であり、第２は書き込み用であり、これは、読み出しから書き込みへの変更、すなわち読み出し－修正－書き込みにおいて所望の電流を可能にする待ち時間に対する可能な改善としてである。トランジスタＴ１はＴ３と直列である。トランジスタＴ２はＴ４と直列である。一実施形態では、回路１０００は、カスコード電流源と呼ばれることもある、Ｔ２、Ｔ４、及びＲ２を含み得るカスコード増幅器を含む。カスコード増幅器は、入力段及び出力段と呼ばれる２つの段を有し得る。一実施形態では、入力段はトランジスタＴ２を含み、これは、本明細書では、ＶＣＳＮへのゲートを有するカレントミラートランジスタと呼ばれることがある。一実施形態では、入力段は増幅器段である。一実施形態では、Ｔ４ ＶＧＮのゲートは、カスコード増幅器出力段の入力と呼ばれ得る。Ｔ２のゲートは、カスコードトランジスタＴ３を通過した後に流れる基準電流Ｉ＿ｒｅｆを用いてＴ１によって生成されるバイアス電圧ＶＣＳＮによってバイアスされ得る。一実施形態では、出力段は、本明細書では出力トランジスタ又はカスコード出力トランジスタと呼ばれることがあるトランジスタＴ４を含む。一実施形態では、Ｔ４のドレインは、カスコード増幅器の出力と呼ばれ得る。電流源１０００は、図８の電流源８０２の一実施形態内に実装される。システムは、ドライバ信号ＶＧＮ及びＶＧＮＲを介して電流源１０００を制御するための制御信号を発する制御回路８０４を含む。一実施形態において、制御回路８０４は、図２又は図３からのステートマシン２６２内に実装されるが、それに限定されない。制御信号の１つは、バイアス電圧ＶＧＮの大きさを制御して２つのモードの間で選択するために使用される。一実施形態では、約Ｖｐ～３．６ＶのＶＧＮ上の比較的高いバイアス電圧は、電流源１０００を非カスコードモードで動作させ、１．５Ｖまでのより低いバイアス電圧は、電流源１０００をカスコードモードで動作させる。一実施形態では、ＶＣＳＮ又はＶＧＮとして０Ｖを印加することは、電流源１０００をディセーブルにし、したがって、出力電流は０に近く、トランジスタ漏れにほぼ等しい。電流源１０００がディセーブルされる場合、次いで、異なる電流源が、選択されたメモリセルに電流を提供するために使用され得る。抵抗器Ｒ１及びＲ２は、同じサイズであってもよい。抵抗器Ｒ１及びＲ２は、０オーム（すなわち、除去される）以上であってもよい。Ｒ１及びＲ２に対するより高い抵抗は、Ｔ１とＴ２との間のより大きいミスマッチを可能にし得る一方で、依然として、出力電流が目標パーセンテージを上回って変動することが維持される。電圧Ｖ＿ｌｏｗは接地であってもよいが、接地である必要はない。また、１５ｕａの読み出し電流に対して、Ｒ１及びＲ２は、３３Ｋオームであってもよく、これは、ゲートがＶｐにあり、ソースドレインが図示される抵抗器端子に取って代わるトランジスタによって実現されることができる。トランジスタＬ及びＷは、所望の電流又は電圧降下に対して調整され得る。右脚Ｒ２、Ｔ２、及びＴ４内の電流は、Ｒ１、Ｔ１、Ｔ３に比例してＲ２、Ｔ２、及びＴ４のサイズを増加又は減少させることによって、Ｉ＿ＲＥＦに対して調整され得る。Ｒ２、Ｔ２、及びＴ４の各々は、同じ倍数だけ増加した。バイアス電圧ＶＧＮは、回路Ｒ１１、Ｔ２２、Ｔ２３などの制御回路によって生成することができる。同様に、Ｔ３に対する等価電圧は、Ｒ１０、Ｔ２０、Ｔ２１によって生成でき、ここで、Ｒ１１はＲ１０と同じサイズであり得、Ｔ２２はＴ２０と同じサイズであり得、Ｔ２３はＴ２１と同じサイズであり得る。又は、相対サイズは、回路にわたるカスコード総電圧に必要とされる電圧を増加又は減少させるように、電圧ＶＧＮに対してＶＧＮＲ電圧を調整するように調整され得る。一実施形態では、Ｒ１０及びＲ１１はそれぞれ約１Ｍオームである。Ｒ１２及びＲ１３はそれぞれ約１００キロオームである。
【0081】
図１０Ａはまた、制御信号Ｂｙｐａｓｓ、Ｅｎａｂｌｅ、及びＳｔａｒｔを生成する制御回路を示す。回路１０００ ｈ１２は、入力に開始トランジスタＴ７を有する。開始トランジスタＴ７は、Ｉ＿ｒｅｆがＴ３に通過することを可能にするか、又はＩ＿ｒｅｆがＴ３に通過することを防止し、それによって、図８の電流源８０２が使用されないときに電力を低減するように制御され得る。Ｅｎａｂｌｅ信号は、トランジスタＴ５をイネーブルして回路をイネーブルするために供給される。Ｂｙｐａｓｓ信号は、Ｔ４をバイパスするためにバイパストランジスタＴ６に供給される。トランジスタＴ５及びＴ６はオプションである。次に、Ｔ５及びＴ６の動作について説明する。
【0082】
図１０Ａに示される回路１０００の実施形態では、Ｔ３のゲートは、Ｒ１０とＴ２０との間のノードによって提供されるＶＧＮＲによってバイアスされる。図１０Ｂは、回路１０２０内のＴ３のゲートがＴ３のドレイン（Ｔ７のソース）に接続される代替バイアス技術を示す。図１０Ｃは、制御回路８０４が回路１０４０内のＴ３のゲートに電圧ＶＧＮＲを供給する別の代替バイアス技術を示す。
【0083】
図１１は、電流源の一実施形態の出力ノードにおける出力電流対電圧を示すグラフである。曲線１１０２は、電流源の一実施形態の非カスコードモードに対するものである。曲線１１０４は、電流源の一実施形態のカスコードモードに対するものである。各曲線は、比較的線形の部分（１１０２ａ、１１０４ａ）と、電流が出力電圧にはるかに強く依存する部分（１１０２ｂ、１１０４ｂ）とを有する。カスコードモードは、非カスコードモードと比較して、有用な動作範囲にわたる出力電流対電圧の変動がはるかに少ない。カスケードは、所与のＶｐに対してより大きな動作領域を有する。線１１０４ａは、出力における電圧に対する出力電流の変動がほとんどないカスコードモードの動作領域にほぼ対応する。線１１０２ａは、出力における電圧に対する出力電流の変動が非常に小さい非カスコードモードの動作領域にほぼ対応する。非カスコードモードは、電流出力が出力電圧とともに強く変動する飽和前にカスコードモードよりも低い電圧まで動作するが、カスコードモードは、有用な動作範囲にわたって出力電流対電圧の変動がはるかに少ないことに留意されたい。また、非カスコードモードは、閾値切替セレクタをオンにするとき、又はメモリセルに書き込むときなど、メモリセルの両端の電圧がより大きくなり得るときに有益であり得ることに留意されたい。書き込み電流が読み出し電流よりも大きいため、メモリセルの両端の電圧は、読み出しよりも書き込みの方が大きくなり得る。いくつかの実施形態において、書き込み電流は、読み出し電流の約２倍である。
【0084】
図１２は、閾値切替セレクタを有するプログラマブル抵抗メモリセルを読み出すときに、電流源１２００を２つのモードで動作させるシステムの一実施形態の概略図である。電流源１２００は、図１０Ａの電流源１０００と同様であるが、イネーブルトランジスタＴ５を省略している。電流源１２００は、電流源８０２の一実施形態内に実装される。同じ参照番号（Ｔ１、Ｔ２、Ｔ３、Ｔ４）を有するトランジスタは、図１０を参照して説明したものと同様に動作することができる。一実施形態では、バイパストランジスタＴ６は、回路１２００を非カスコードモードで動作させるためにカスコードトランジスタＴ４をバイパスするために、又は回路１２００をカスコードモードで動作させるためにカスコードトランジスタＴ４をバイパスしないために使用され得る。一実施形態では、バイパストランジスタＴ６は、カスコード増幅器の入力段においてＴ４をバイパスするために使用され得る。また、カスコード増幅器の入力（例えば、Ｔ４のゲート）もバイパスされることに留意されたい。Ｔ６のゲートに高電圧が印加されると、Ｔ６がカスコードトランジスタＴ４の両端で短絡し、それによって非カスコードモードが生じる。Ｔ６のゲートに印加される低電圧（例えば、０Ｖ）は、Ｔ６をオフにし、それによってカスコードモードが生じる。システムは、電流源１２００を制御するための制御信号を発する制御回路８０４を含む。制御信号のうちの１つ（Ｂｙｐａｓｓ）は、カスコードトランジスタＴ４をバイパスする／バイパスしないように、Ｔ６のゲートに印加される。図１０の説明で述べたように、バイアス電圧ＶＧＮは、カスコードモードと非カスコードモードとの間で選択するために使用され得る。１つのオプションは、カスコードモード及び非カスコードモードの両方のために回路１２００の単一のコピーを使用するが、バイパストランジスタの使用によって異なる時間に使用することである。バイアス電圧ＶＧＮは、バイパストランジスタＴ６の両方の状態についてカスコードモードのためのバイアスに維持され得る。一実施形態において、Ｔ３のゲートへのバイアス電圧ＶＧＮＲは、Ｒ１０とＴ２０との間のノードから提供される。しかしながら、Ｔ３のゲートへのバイアス電圧ＶＧＮＲは、図１０Ｂ又は図１０Ｃに関して図示及び説明されるように提供され得る。
【0085】
一実施形態では、回路１２００は、一方がカスコードモード（イネーブルされたとき）で動作し、他方が非カスコードモード（そのコピーがイネーブルされたとき）で動作するように複製される。回路１３００は、カスコードトランジスタＴ４がバイパスされない状態で、バイアス電圧ＶＧＮに基づいて、非カスコードモード又はカスコードモードのいずれかで動作することが可能である。代替的に、回路１３００は、バイパスハイ（Ｖｐ）又はロー（Ｖ＿ｌｏｗ）をもつトランジスタＴ６を使用してカスコードトランジスタＴ４がバイパスされるかどうかに基づいて、非カスコードモード又はカスコードモードのいずれかで動作されることが可能である。
【0086】
図１３は、閾値切替セレクタを有するプログラマブル抵抗メモリセルを読み出すときに、電流源１３００を２つのモードで動作させるシステムの一実施形態の概略図である。電流源１３００は、図１０Ａの電流源１０００と同様であるが、イネーブルトランジスタＴ５を追加している。電流源１３００は、図８の電流源８０２の一実施形態内に実装される。同じ参照番号（Ｔ１、Ｔ２、Ｔ３、Ｔ４）を有するトランジスタは、図１０を参照して説明したものと同様に動作することができる。一実施形態では、イネーブルトランジスタＴ５は、電流源１３００をイネーブル（又は選択）するか、あるいは漏れを除いて電流フローをオフにすることによって電流源１３００をディセーブル（又は選択解除）するために使用される。電流源１３００は、カスコード増幅器（Ｔ２、Ｔ４、Ｒ２を含み得る）を有する。一実施形態では、イネーブルトランジスタＴ５は、カスコード増幅器をイネーブル又はディセーブルするために使用され得、このドライバ回路負荷を、使用されないときのために、低リークを有するキャパシタンスのみになるように変更する。システムは、電流源１３００を制御するための制御信号を発する制御回路８０４を含む。制御信号の１つ（Ｅｎａｂｌｅ）は、回路１３００をイネーブル／ディセーブルするためにＴ５のゲートに印加される。図１０の説明で述べたように、一実施形態では、バイアス電圧ＶＧＮは、カスコードモードと非カスコードモードとの間で選択するために使用され得る。一実施形態では、回路１３００は、一方がカスコードモード（イネーブルされたとき）で動作し、他方が非カスコードモード（イネーブルされたとき）で動作するように複製される。したがって、各回路へのバイアス電圧ＶＧＮは、一方の回路又は他方の回路を選択するために使用されるそれぞれのイネーブルトランジスタＴ５を用いて、固定値のままであり得る。一実施形態において、Ｔ３のゲートへのバイアス電圧ＶＧＮＲは、Ｒ１０とＴ２０との間のノードから提供される。しかしながら、Ｔ３のゲートへのバイアス電圧ＶＧＮＲは、図１０Ｂ又は図１０Ｃに関して図示及び説明されるように提供され得る。
【0087】
図１４は、閾値切替セレクタを有するプログラマブル抵抗メモリセルを読み出すときに、電流源１４００を２つのモードで動作させるシステムの一実施形態の概略図である。電流源１４００は、カレントミラーカスコード回路（又は「カスコードカレントミラー」）と呼ばれることがある。トランジスタＴ３３及びＴ３４は電流ミラーを形成する。基準電流Ｉ＿Ｒｅｆは、Ｔ３３に入力され、Ｔ３４によってミラーリングされる。トランジスタＴ３３は入力トランジスタと呼ぶことができ、トランジスタＴ３４は出力トランジスタと呼ぶことができる。トランジスタＴ３４は、出力電流Ｉｓｏｕｒｃｅをメモリアレイに供給する。トランジスタＴ３１はＴ３３と直列である。トランジスタＴ３２はＴ３４と直列である。一実施形態では、回路１４００は、Ｔ３２、Ｔ３４、及びＲ３２を含み得るカスコード増幅器を含む。カスコード増幅器は、入力段及び出力段と呼ばれる２つの段を有し得る。一実施形態では、入力段は、本明細書でカスコードトランジスタと呼ばれることがあるトランジスタＴ３２を含む。一実施形態では、Ｔ３２のゲートは、カスコード増幅器の入力と呼ばれ得る。Ｔ３２のゲートは、バイアス電圧ＶＧによってバイアスされ得る。一実施形態では、出力段は、本明細書では出力トランジスタと呼ばれることがあるトランジスタＴ３４を含む。一実施形態では、Ｔ３４のドレインは、カスコード増幅器の出力と呼ばれ得る。電流源１４００は、電流源８０２の一実施形態内に実装される。システムは、電流源１４００を制御するための制御信号を発する制御回路８０４を含む。一実施形態において、制御回路８０４は、ステートマシン２６２内に実装されるが、これに限定されない。制御信号の１つは、バイアス電圧ＶＧの大きさを制御して２つのモードの間で選択するために使用される。一実施形態では、比較的高いバイアス電圧が電流源１４００を非カスコードモードで動作させ、より低いバイアス電圧が電流源１４００をカスコードモードで動作させる。一実施形態では、ＶＧとして０Ｖを印加することは、電流源１０００をディセーブルにする。電流源１４００がディセーブルされる場合、次いで、異なる電流源が、選択されたメモリセルに電流を提供するために使用され得る。抵抗器Ｒ３１及びＲ３２は、同じサイズであってもよい。抵抗器Ｒ３１及びＲ３２は、０オーム（すなわち、除去される）以上であってもよい。Ｒ３１及びＲ３２に対するより高い抵抗は、Ｔ３１とＴ３２との間のより大きいミスマッチを可能にし得る一方で、依然として、出力電流が目標パーセンテージを上回って変動することが維持される。電圧Ｖ＿ｌｏｗは接地されてもよいが、接地される必要はない。
【0088】
図１４の回路１４００は、Ｔ３２と並列にバイパストランジスタを追加すること、及び／又はＴ３２と直列にイネーブルトランジスタを追加することによって変更され得る。したがって、Ｔ３２は、カスコードモード又は非カスコードモードのいずれかを提供するために、Ｔ４（図１２参照）をバイパスすることと同様にバイパスされ得る。また、回路１４００は、図１４の回路１３００で説明したイネーブルトランジスタＴ５と同様のイネーブルトランジスタを用いてイネーブル／ディセーブルされ得る。
【0089】
図１５は、閾値切替セレクタを有するプログラマブル抵抗メモリセルを読み出すときに、電流源１５００を非カスコードモードで動作させるシステムの一実施形態の概略図である。電流源１５００は、電流源８０２の一実施形態内に実装される。電流源１５００は、トランジスタＴ８及びＴ９によって形成される電流ミラーを有する。開始トランジスタＴ１０は、基準電流（Ｉ＿ｒｅｆ）が電流源１５００への入力として提供されるかどうかを制御する。イネーブルトランジスタＴ１１は、電流源１５００をイネーブル／ディセーブルする。電流源１５００は、カスコードトランジスタを有さず、カスコードモードで動作しない。一実施形態では、回路１０００、１０２０、１０４０、１２００、１３００、又は１４００のバージョンなどのバージョンをイネーブルにすることなどによって、電流源１５００が非カスコードモードのためにイネーブルにされ、異なる電流源がカスコードモードのためにイネーブルにされる。
【0090】
図１６Ａは、閾値切替セレクタを有するプログラマブル抵抗メモリセルを読み出すときに、電流源１６００を２つのモード（例えば、カスコード、非カスコード）で動作させるシステムの一実施形態の概略図である。電流源１６００は、電流源８０２の一実施形態内に実装される。回路１６００は、ｐチャネル型のトランジスタを有する。回路１６００の動作は、ｎチャネル回路１４００と同様であってもよい。一実施形態では、Ｔ１７のゲートへの回路１６００内のバイパス信号は、非カスコードモード（Ｔ１６にわたる短絡を提供する）に対してローであり得、カスコードモード（出力電流が一連のＴ１３、Ｔ１５、及びＴ１６を通って流れる）に対してハイであり得る。一実施形態では、回路１６００内のｐチャネルトランジスタは、ｐチャネルトランジスタよりも大きい移動度（駆動）を有するｎチャネルトランジスタを考慮して、回路１４００内のｎチャネルトランジスタよりも大きい。一実施形態では、回路１６００内のｐチャネルトランジスタは、回路１４００内のｎチャネルトランジスタのサイズの約２倍である。回路Ｒ１５、Ｔ２６、Ｔ２７、Ｒ１７、Ｒ１４、Ｔ２４、Ｔ２５、Ｒ１４は、ＶＧＰＲ又はＶＧＰをバイアスするために使用されてもよく、又はそのようなバイアスは、図８の制御回路８０４によって提供されてもよい。
【0091】
図１６Ａに示される回路１６００の実施形態では、Ｔ１４のゲートは、Ｒ１６とＴ２５との間のノードによって提供されるＶＧＰＲによってバイアスされる。図１６Ｂは、回路１６２０内のＴ１４のゲートがＴ１４とＴ１８との間のノードに接続される代替バイアス技術を示す。図１６Ｃは、制御回路８０４が回路１６４０内のＴ１４のゲートに電圧ＶＧＰＲを供給する別の代替バイアス技術を示す。
【0092】
一実施形態では、カスコードトランジスタ（例えば、Ｔ４、Ｔ１６）は、非カスコードモードで動作するためにバイパスされるか、カスコードモードで動作するためにバイパスされないかのいずれかである。図１７は、非カスコードモードとカスコードモードとの間で制御することがカスコードトランジスタをバイパスすべきかどうかを決定することを伴うプロセス１７００の一実施形態のフローチャートである。プロセス１７００は、プロセス９００の一実施形態についての更なる詳細を提供する。プロセス１７００は、カスコードトランジスタをバイパスすることを伴う。プロセス１７００は、回路１３００、１４００、又は１６００のいずれかを使用することができるが、それらに限定されない。ステップ１７０２は、電流源内のカスコードトランジスタをバイパスすることを含む。一実施形態では、バイパストランジスタＴ６をオンにしてカスコードトランジスタＴ４を過ぎて短絡させるために、バイパストランジスタＴ６のゲートに電圧が印加される。［図１６Ａ、１６Ｂ、又は１６Ｃの回路１６００の場合、バイパス信号はバイパストランジスタＴ１７に印加され得る。図１４の回路１４００では、Ｔ３２の両端にバイパストランジスタを追加することができる。］。ステップ１７０２は、電流源を非カスコードモードで動作させるプロセス９００のステップ９０２の一実施形態である。
【0093】
ステップ１７０４は、選択されたメモリセルに出力電流（Ｉｃｕｒｒｅｎｔ）を供給することを含む。一実施形態では、選択されたビット線に選択電圧が印加されている間に、選択されたワード線に電流が供給される。ステップ１７０４は、プロセス９００のステップ９０４の一実施形態である。
【0094】
ステップ１７０６は、閾値切替セレクタがオンになったかどうかの判定を含む。この判定は、閾値切替セレクタがオンに切り替わるのに十分な時間を与えるために、最初に電流を供給した後に所定の時間待機することに基づくことができる。閾値切替セレクタがまだオンになっていない場合、システムは非カスコードモードのままである。閾値切替セレクタがオンにされた後、システムはカスコードモードに切り替わってもよい。ステップ１７０６は、非カスコードモード又はカスコードモードで動作すべきかどうかを決定するプロセス９００のステップ９０６の一実施形態である。
【0095】
閾値切替セレクタがオンにされたと判定したことに応答して、ステップ１７０８において、バイパストランジスタは、カスコードトランジスタＴ４（又は図１６のＴ１６又は図１４のＴ３２）をバイパスすることを停止するためにオフにされ得る。ステップ１７０８は、カスコードモードで電流源を動作させるプロセス９００のステップ９０８の一実施形態である。ステップ１７１０は、閾値切替セレクタがオンのままである間に、選択されたメモリセルを通して出力電流（Ｉｃｕｒｒｅｎｔ）を駆動することを含む。ステップ１７１２は、電流が選択されたメモリセルを通して駆動されている間に、選択されたメモリセルの両端の電圧を感知することを含む。
【0096】
一実施形態では、システムは、２つの異なる回路の間で選択して、非カスコードモード又はカスコードモードのいずれかを提供する。図１８は、非カスコードモードとカスコードモードとの間で制御することが２つの異なる回路の間で選択することを伴うプロセス１８００の一実施形態のフローチャートである。プロセス１８００は、プロセス９００の一実施形態についての更なる詳細を提供する。説明のために、１つの回路をカスコード回路と呼び、別の回路を非カスコード回路と呼ぶ。電流源１０００、１０２０、１０４０、１２００、１３００、１４００、１６００、１６２０、及び１６４０はそれぞれ、カスコード回路又は非カスコード回路のいずれかとして動作する能力を有する。図１５の回路１５００は、非カスコード回路として動作してもよい。これにより、カスコード回路とノンカスコード回路の回路の組み合わせを幅広く選択することができる。
【0097】
ステップ１８０２は、カスコード回路をディセーブルにすることを含む。ステップ１８０４は、非カスコード回路をイネーブルにすることを含む。Ｔ５又はＴ１９へのイネーブル信号は、ステップ１８０２～１８０４で使用することができる。一実施形態では、イネーブルトランジスタが、図１４の回路１４００内のＴ３４と直列に追加される。ステップ１８０２～１８０４は共に、非カスコードモードで電流源を動作させるプロセス９００のステップ９０２の一実施形態である。ステップ１８０６は、非カスコード回路の出力電流（Ｉｃｕｒｒｅｎｔ）を選択されたメモリセルに提供することを含む。一実施形態では、選択されたビット線に選択電圧が印加されている間に、選択されたワード線に電流が供給される。ステップ１８０６は、電流源を非カスコードモードで動作させるプロセス９００のステップ９０４の一実施形態である。
【0098】
ステップ１８０８は、閾値切替セレクタがオンになったかどうかの判定を含む。この判定は、閾値切替セレクタがオンに切り替わるのに十分な時間を与えるために、最初に電流を供給した後に所定の時間待機することに基づくことができる。閾値切替セレクタがまだオンになっていない場合、システムは非カスコードモードのままである。閾値切替セレクタがオンにされた後、システムはカスコードモードに切り替わってもよい。ステップ１８０８は、非カスコードモード又はカスコードモードで動作すべきかどうかを決定するプロセス９００のステップ９０６の一実施形態である。
【0099】
閾値切替セレクタがオンにされたと決定することに応答して、ステップ１８１０において、カスコード回路がイネーブルされる。ステップ１８１２において、非カスコード回路がディセーブルされる。このような変化は、ほぼ同時であってもなくてもよい。Ｔ５又はＴ１６へのイネーブル信号は、ステップ１８１０～１８１２で使用することができる。ステップ１８１０～１８１２は共に、カスコードモードで電流源を動作させるプロセス９００のステップ９０８の一実施形態である。ステップ１８１４は、閾値切替セレクタがオンのままである間に、選択されたメモリセルを通してカスコード回路の出力電流を駆動することを含む。ステップ１８１６は、電流が選択されたメモリセルを通して駆動されている間に、選択されたメモリセルの両端の電圧を感知することを含む。
【0100】
一実施形態では、カスコードトランジスタのゲートへのバイアス電圧は、非カスコードモードとカスコードモードとの間で選択するために使用される。図１９は、非カスコードモードとカスコードモードとの間の制御がカスコードトランジスタのゲートへのバイアス電圧の大きさを伴う、プロセス１９００の一実施形態のフローチャートである。プロセス１９００は、プロセス９００の一実施形態についての更なる詳細を提供する。プロセス１９００は、非カスコードモードとカスコードモードの両方で動作するが、異なる時間に動作する１つの回路を使用することができる。プロセス１９００は、一方がカスコードモードで動作し、他方が非カスコードモードで動作する２つの異なる回路を使用することができる。
【0101】
ステップ１９０２は、電流回路内のカスコードトランジスタのゲートに高電圧を印加することを含む。電流回路は、電流源１０００、１０２０、１０４０、１２００、１３００、１４００、１６００、１６２０、又は１６４０を含むことができるが、これらに限定されない。カスコードトランジスタは、電流源１０００、１０２０、１０４０、１２００、又は１３００のいずれかにおけるＴ４、電流源１６００、１６２０、又は１６４０のいずれかにおけるＴ１６、又は電流源１４００内のＴ３２を含み得るが、それに限定されない。プロセス１９００において２つの回路が使用される場合、ステップ１９０２は、非カスコードモードのために使用されるべき回路内のイネーブルトランジスタＴ５をオンにすることと、カスコードモードのために使用されることになる回路内のイネーブルトランジスタＴ５をオフにすることとを含み得る。ステップ１９０２は、電流源を非カスコードモードで動作させるプロセス９００のステップ９０２の一実施形態である。ステップ１９０４は、電流回路の出力電流を選択されたメモリセルに供給することを含む。一実施形態では、選択されたビット線に選択電圧が印加されている間に、選択されたワード線に電流が供給される。ステップ１９０４は、電流源を非カスコードモードで動作させるプロセス９００のステップ９０４の一実施形態である。
【0102】
ステップ１９０６は、閾値切替セレクタがオンになったかどうかの判定を含む。この判定は、閾値切替セレクタがオンに切り替わるのに十分な時間を与えるために、最初に電流を供給した後に所定の時間待機することに基づくことができる。閾値切替セレクタがまだオンになっていない場合、システムは非カスコードモードのままである。閾値切替セレクタがオンにされた後、システムはカスコードモードに切り替わってもよい。ステップ１９０６は、非カスコードモード又はカスコードモードで動作すべきかどうかを決定するプロセス９００のステップ９０６の一実施形態である。
【0103】
閾値切替セレクタがオンにされたと判定することに応答して、ステップ１９０８において、より低い電圧が電流回路中のカスコードトランジスタのゲートに印加される。これは、非カスコードモードに使用されたのと同じ電流回路であってもよいし、異なる回路であってもよい。ステップ１９０８はまた、カスコードモードのために使用されるべき回路内のイネーブルトランジスタＴ５をオンにすることと、非カスコードモードのために使用された回路内のイネーブルトランジスタＴ５をオフにすることとを含み得る。ステップ１９０８は、カスコードモードで電流源を動作させるプロセス９００のステップ９０８の一実施形態である。ステップ１９１０は、閾値切替セレクタがオンのままである間に、選択されたメモリセルを通して出力電流を駆動することを含む。ステップ１９１２は、電流が選択されたメモリセルを通して駆動されている間に、選択されたメモリセルの両端の電圧を感知することを含む。
【0104】
図２０は、グローバル参照読み出し動作のプロセス２０００の一実施形態のフローチャートである。システムは、２つのモード（例えば、非カスコードモード及びカスコードモード）で電流源を動作させる。一実施形態では、閾値切替セレクタを有するプログラマブル抵抗メモリセルが読み出される。一実施形態では、ＯＴＳを有するＭＲＡＭセルが読み出される。しかしながら、メモリセルはＭＲＡＭである必要はなく、閾値切替セレクタはＯＴＳである必要はない。プロセス２０００は、図２１Ａ及び図２１Ｂを参照して説明される。図２１Ａは、電流対時間を示す。図２１Ｂは、選択されたメモリセルの両端の電圧の電圧対時間を示す。
【0105】
ステップ２００２は、選択されたビット線に選択電圧を印加することを含む。ステップ２００４は、選択電流を生成するために電流源を非カスコードモードで動作させることを含む。「選択電流」という用語は、閾値切替セレクタをオンに切り替えるのに適した大きさの電流及び電圧を有する電流を意味する。ステップ２００６は、選択されたワード線に選択電流を駆動して、閾値切替セレクタをオンにすることを含む。図２１Ａを参照して、時刻ｔ１において、電流がＩｓｏｕｒｃｅまで増加される。ｔ１とｔ３との間では、電流源は非カスコードモードで動作するが、十分な電源電圧が利用可能である場合にはカスコードモードで動作することができる。破線２１１０は、選択電流を表す。図２１Ｂを参照すると、メモリセルの両端の電圧は、ｔ１からｔ２まで増加する。閾値切替セレクタは、ｔ１～ｔ２の間はオフである。ｔ１とｔ２の間では、電流によってワード線電圧が上昇する。当該電流はまた、経路内のいかなる漏れもサポートする。いったん閾値切替セレクタの両端の電圧が閾値切替セレクタ５０２の閾値電圧Ｖｔｈに達すると、閾値切替セレクタはオンになり、（ｔ２で）低抵抗状態に切り替わる。したがって、直列結合ｘ－ｙ選択アドレス選択トランジスタと閾値切替セレクタ素子５０２と抵抗メモリ素子との間の電圧は、閾値切替セレクタがｔ２までオフ状態にあるので、ｔ１とｔ２との間でランプアップする。図２１Ｂを参照して、閾値切替セレクタ５０２は、ｔ２からｔ３の間、オン（低抵抗状態）のままである。いったん閾値切替セレクタ５０２が（ｔ２で）オン状態になると、電流は選択されたメモリセル４０１を通って流れる。メモリセルの両端間の電圧は、経路内のアドレス選択トランジスタ及び金属抵抗と共に、メモリ素子７０２の直列抵抗及び閾値切替セレクタ５０２のオン状態抵抗に依存するレベルまで降下する。メモリセルが２つの状態のみを記憶するバイナリの実施形態では、メモリセルはＨＲＳ及びＬＲＳを有する。ＨＲＳ及びＬＲＳに対する電流に応答して、直列接続されたメモリ素子７０２及び閾値切替セレクタ５０２の両端の結果として得られる電圧は、それぞれ線２１３０及び２１４０として示される。
【0106】
ステップ２００８は、選択ステージに留まるか、又は感知ステージに変更するかの決定を含む。変更は、閾値切替セレクタがオンに切り替わった後に行われる。この決定は、閾値切替セレクタがオンに切り替わるのに十分な時間を与えるために、最初に電流を供給した後に所定の時間待機することに基づくことができる。ステップ２００８は、非カスコードモードに留まるかカスコードモードに変更するかを決定するプロセス９００のステップ９０６の一実施形態である。感知ステージに入ることを決定することに応答して、電流源は、より正確な読み取り電流を生成するために、ステップ２０１０においてカスコードモードで動作される。ステップ２０１２は、閾値切替セレクタがオンのままである間に、選択されたワード線に読み出し電流を駆動して、選択されたメモリセルに読み出し電流を強制的に流すことを含む。図２１Ａを参照すると、電流源は、ｔ３においてカスコードモードに入る。線２１２０は、カスコードモード中の読み出し電流を表す。読み出し電流の大きさは、選択電流の大きさとほぼ同じであってもよい。例えば、各電流は約１５ｕＡであり得る。しかしながら、読み出し電流は、選択電流よりもメモリセルの両端間の電圧（電流源の出力における電圧に影響を与える）の大きさに依存しない。したがって、読み出し電流の大きさは、より正確である必要がある場合、ｔ３の後に目標の大きさに非常に近くなる。図２１Ｂを参照すると、メモリセルの両端の電圧は、カスコードモードに入った後、ほぼ同じままであり得る。閾値切替セレクタ５０２は、オン状態のままである。ＨＲＳ及びＬＲＳに対する電流に応答して、直列接続されたメモリ素子７０２及び閾値切替セレクタ５０２の両端の結果として得られる電圧は、それぞれ線２１３０及び２１４０として示される。
【0107】
ステップ２０１４は、電流が選択されたメモリセルを通して駆動されている間に、選択されたメモリセルの両端の電圧を感知することを含む。メモリセルは、ｔ３においてカスコードモードに入ってから短時間後に感知され得る。ステップ２０１６は、メモリセルの状態を判定するために、感知された電圧を共通基準電圧と比較することを含む。「共通基準電圧」は、いくつかの異なるメモリセルに対する比較電圧として使用される基準電圧である。この共通基準電圧は、ＨＲＳの典型的な電圧とＬＲＳの典型的な電圧との間の中間であり得る。
【0108】
図２２は、自己参照型読み出し動作のプロセス２２００の一実施形態のフローチャートである。システムは、２つのモード（例えば、非カスコードモード及びカスコードモード）で電流源を動作させる。一実施形態では、閾値切替セレクタを有するプログラマブル抵抗メモリセルが読み出される。一実施形態では、ＯＴＳを有するＭＲＡＭセルが読み出される。しかしながら、メモリセルはＭＲＡＭである必要はなく、閾値切替セレクタはＯＴＳである必要はない。プロセス２２００は、図２３Ａ及び図２３Ｂを参照して説明される。図２３Ａは、電流対時間を示す。図２３Ｂは、選択されたメモリセルの両端の電圧の電圧対時間を示す。
【0109】
ステップ２２０２は、非カスコードモードを使用して選択素子をオンにするためにセルを選択する第１の読み出しを実行し、その後、電流源に対してカスコードモードでより正確な電流を使用する読み出しを実行することを含む。非カスコードモードは、閾値切替セレクタをオンにするために使用される。カスコードモードは、メモリセルを検知又は読み出すときに使用される。一実施形態では、プロセス２０００のステップ２００２～２０１４が実行される。ステップ２２０４は、第１の読み出しにおいてメモリセルを感知することからの電圧を記憶することを含む。図２３Ａを参照して、時刻ｔ１において電流が増加する。ｔ１とｔ３との間では、電流源は非カスコードモードで動作する。破線２３０２は、非カスコードモード中の選択電流を表す。線２３０４は、ｔ３とｔ４との間のカスコードモード中の読み出し電流を表す。図２３Ｂは、ｔ１からｔ４の間のメモリセルの両端の電圧を示し、これは図２１Ｂのセルの両端の電圧と同様である。線２３１０は、ＨＲＳの電圧を表す。線２３１２は、ＬＲＳの電圧を表す。
【0110】
ステップ２２０６は、書き込み電流を生成するために電流源を非カスコードモードで動作させることを含む。「書き込み電流」という用語は、選択されたセルのメモリセルプログラマブル抵抗メモリ素子の抵抗を変化させるのに適した大きさを有する電流を意味する。ステップ２２０８は、閾値切替セレクタが依然としてオンにされている状態で、選択されたワード線に、かつ選択されたセルを通して書き込み電流を駆動することを含む。図２３Ａを参照して、時刻ｔ４において、電流をＩｗｒｉｔｅまで増加させる。ｔ４とｔ５との間で、電流源は、非カスコードモードで動作され、以前の非カスコード電流選択から実質的に、おそらく２倍に増加され得る。破線２３０６は、書き込み電流を表す。図２３Ｂを参照すると、セルの両端の電圧は、ｔ４において、線２３２２（ＬＲＳ）と線２３２０（ＨＲＳ）のいずれかに増加する。ｔ４とｔ５との間のある時点で、セルがＬＲＳにあった場合、セルはＨＲＳに切り替わる。したがって、ｔ５までに、セルは、常にＨＲＳ内にあり得る（線２３２０）。
【0111】
ステップ２２１０は、読み出し電流を生成するためにカスコードモードで電流源を動作させることを含む。ステップ２２１２は、閾値切替セレクタがオンのままである間に、選択されたワード線に読み出し電流を駆動して、選択されたメモリセルに読み出し電流を強制的に流すことを含む。図２３Ａを参照すると、電流源は、ｔ５においてカスコードモードに入る。線２３０８は、カスコードモード中の読み出し電流を表す。図２３Ｂを参照して、読み出し電流の大きさが書き込み電流よりも小さいため、メモリセルの両端間の電圧は低下する。線２３３０は、メモリセルが現在ＨＲＳにあることを示す。
【0112】
ステップ２２１４は、読み出し電流が選択されたメモリセルを通して駆動されている間に、選択されたメモリセルの両端の電圧を感知することを含む。メモリセルは、ｔ５においてカスコードモードに入った後に整定時間を見込んだ後に感知され得る。ステップ２２１６は、メモリセルの状態を判定するために、検知された電圧を第１の読み出しからの記憶された電圧と比較することを含む。第１の読み出しからの記憶された電圧は、調整され得る（例えば、１５０ｍｖだけ上又は下に調整され得、ｍｒａｍ ｃｄは２０ｎｍ、そのＲＡは１０、読み出し電流は約１５ｕａであり得る）。メモリセルの元の状態の判定は、第１の調整された読み出し電圧と第２の読み出し電圧との間の差に依存する。例えば、第１のサンプリングされた電圧が上方調整され、書き込みがＨＲＳからＨＲＳであった場合、セルが元々ＨＲＳにあった場合、第２のサンプリングされた電圧は、第１の上方調整された電圧よりも低くなるはずである。しかしながら、セルが元々ＬＲＳであった場合、第２のサンプリングされた電圧は、１５０ｍＶの第１の読み出し電圧の調整に対して約３５０ｍＶの電圧のより大きな変化を伴うＨＲＳのより高い電圧に起因して、第１の上方調整された電圧よりも高くなるはずである。
【0113】
図２４は、書き込み動作のプロセス２４００の一実施形態のフローチャートである。システムは、非カスコードモードで電流源を動作させてもよい。一実施形態では、閾値切替セレクタを有するプログラマブル抵抗メモリセルが書き込まれる。一実施形態では、ＯＴＳを有するＭＲＡＭセルが書き込まれる。しかしながら、メモリセルはＭＲＡＭである必要はなく、閾値切替セレクタはＯＴＳである必要はない。
【0114】
ステップ２４０２は、選択されたビット線に選択電圧を印加することを含む。ステップ２４０４は、選択電流を生成するために電流源を非カスコードモードで動作させることを含む。「選択電流」という用語は、閾値切替セレクタをオンに切り替えるのに適した大きさの電流及び電圧を有する電流を意味する。ステップ２４０６は、選択されたワード線に選択電流を駆動して、閾値切替セレクタをオンにすることを含む。
【0115】
ステップ２４０８は、選択ステージに留まるか、又は書き込みステージに変更するかの決定を含む。変更は、閾値切替セレクタがオンに切り替わった後に行われる。この決定は、閾値切替セレクタがオンに切り替わるのに十分な時間を与えるために、最初に電流を供給した後に所定の時間待機することに基づくことができる。書き込みステージに入ることを決定することに応答して、電流源は、書き込み電流を生成するために、ステップ２４１０において非カスコードモードで動作され続ける。しかしながら、書き込み電流は、選択電流よりも大きい大きさを有し得る。ステップ２４１２は、閾値切替セレクタがオンのままである間に、選択されたワード線に書き込み電流を駆動して、選択されたメモリセルに書き込み電流を強制的に流すことを含む。
【0116】
図２５は、グローバル参照読み出し動作のプロセス２５００の一実施形態のフローチャートである。システムは、カスコードモードで電流源を動作させ得る。一実施形態では、閾値切替セレクタを有するプログラマブル抵抗メモリセルが読み出される。一実施形態では、ＯＴＳを有するＭＲＡＭセルが読み出される。しかしながら、メモリセルはＭＲＡＭである必要はなく、閾値切替セレクタはＯＴＳである必要はない。
【0117】
ステップ２５０２は、選択されたビット線に選択電圧を印加することを含む。ステップ２５０４は、選択電流を生成するためにカスコードモードで電流源を動作させることを含む。「選択電流」という用語は、閾値切替セレクタをオンに切り替えるのに適した大きさの電流及び電圧を有する電流を意味する。ステップ２５０６は、選択されたワード線に選択電流を駆動して、閾値切替セレクタをオンにすることを含む。
【0118】
ステップ２５０８は、選択ステージに留まるか、又は感知ステージに変更するかの決定を含む。変更は、閾値切替セレクタがオンに切り替わった後に行われる。この決定は、閾値切替セレクタがオンに切り替わるのに十分な時間を与えるために、最初に電流を供給した後に所定の時間待機することに基づくことができる。感知ステージに入ることを決定することに応答して、電流源は、読み出し電流を生成するために、ステップ２５１０においてカスコードモードで動作され続ける。ステップ２５１２は、閾値切替セレクタがオンのままである間に、選択されたワード線に読み出し電流を駆動して、選択されたメモリセルに読み出し電流を強制的に流すことを含む。
【0119】
ステップ２５１４は、電流が選択されたメモリセルを通して駆動されている間に、選択されたメモリセルの両端の電圧を感知することを含む。ステップ２５１６は、メモリセルの状態を判定するために、感知された電圧を共通基準電圧と比較することを含む。「共通基準電圧」は、いくつかの異なるメモリセルに対する比較電圧として使用される基準電圧である。この共通基準電圧は、ＨＲＳの典型的な電圧とＬＲＳの典型的な電圧との間の中間であり得る。
【0120】
上記を考慮して、一実施形態によれば、装置は、メモリアレイに接続するように構成された電流源を備えることが分かり得る。電流源は、出力電流を供給するように構成された出力を有する。メモリアレイは、複数のメモリセルを含む。各メモリセルは、閾値切替セレクタと直列のメモリ素子を備える。それぞれのメモリセルの閾値切替セレクタは、それぞれのメモリセルのメモリ素子を選択するオン状態と、それぞれのメモリセルのメモリセルを選択解除するオフ状態とを有する。当該装置は、電流源に結合された１つ以上の制御回路を備える。１つ以上の制御回路は、メモリアレイに接続するように構成される。１つ以上の制御回路は、選択されたメモリセルの閾値切替セレクタをオンにするために選択されたメモリセルに出力電流を供給するために出力が第１のコンダクタンスを有する第１のモードで電流源を動作させるように構成される。１つ以上の制御回路は、選択されたメモリセルの閾値切替セレクタがオンにされたままである間に、選択されたメモリセルのメモリ素子を通して出力電流を駆動するために出力が第２のコンダクタンスを有する第２のモードで電流源を動作させるように構成される。１つ以上の制御回路は、選択されたメモリセルのメモリ素子を通して出力電流を駆動しながら、選択されたメモリセルの両端の電圧を感知するように構成される。
【0121】
更なる実施形態では、１つ以上の制御回路は、選択されたメモリセルの閾値切替セレクタがオンにされたままである間に、選択されたメモリセルに書き込むために選択されたメモリセルのメモリ素子を通して出力電流を駆動するために、選択されたメモリセルの両端の電圧を感知した後に、電流源を第１のモードで動作させるように更に構成される。
【0122】
更なる実施形態では、１つ以上の制御回路は、選択されたメモリセルの閾値切替セレクタがオンにされたままである間に、選択されたメモリセルを通して出力電流を駆動するために、選択されたメモリセルを書き込んだ後に電流源を第２のモードで動作させるように更に構成される。１つ以上の制御回路は、選択されたメモリセルを書き込んだ後に、選択されたメモリセルのメモリ素子を通して出力電流を駆動しながら、選択されたメモリセルの両端の電圧を感知するように更に構成される。１つ以上の制御回路は、選択されたメモリセルに書き込む前の感知された電圧を、選択されたメモリセルに書き込んだ後の感知された電圧と比較するように更に構成される。
【0123】
更なる実施形態では、電流源は、出力電流を供給するために出力に結合されたカスコードトランジスタを有するカスコード電流源を備える。電流源は、カスコードトランジスタの両端に並列に結合されたバイパストランジスタを有する。バイパストランジスタは、カスコードトランジスタの短絡バイパスを作成するように構成された第１の状態と、バイパストランジスタがオフである第２の状態とを有する。１つ以上の制御回路は、バイパストランジスタを第１の状態にして、出力電流がバイパストランジスタを流れる第１のモードで電流源を動作させるように更に構成される。１つ以上の制御回路は、バイパストランジスタを第２の状態にして、出力電流がカスコードトランジスタを通って流れる第２のモードで電流源を動作させるように更に構成され、カスコードトランジスタのゲートはカスコード増幅器の入力である。
【0124】
更なる実施形態では、電流源は、出力電流を供給するために出力に結合されたカスコードトランジスタを有するカスコード電流源を備える。１つ以上の制御回路は、カスコードトランジスタのゲートに第１の電圧を印加して、電流源を第１のモードで動作させ、選択されたメモリセルに出力電流を供給して、選択されたメモリセルの閾値切替セレクタをオンにするように更に構成される。１つ以上の制御回路は、選択されたメモリセルの閾値切替セレクタがオンのままである間に、カスコードトランジスタのゲートに第２の電圧を印加して、電流源を第２のモードで動作させて、選択されたメモリセルのメモリ素子を通して出力電流を駆動するように更に構成される。第１の電圧は第２の電圧より大きい。
【0125】
更なる実施形態では、電流源は、電流源の出力に結合された第１の出力トランジスタを有する第１の回路を更に備える。電流源は、電流源の出力に結合されたカスコードトランジスタを有するカスコード電流源を有する第２の回路を備える。１つ以上の制御回路は、第１の出力トランジスタから選択されたメモリセルに出力電流を供給して、選択されたメモリセルの閾値切替セレクタをオンにするために、電流源を第１のモードで動作させるように、第１の回路をイネーブルにし、第２の回路をディセーブルにするように更に構成される。１つ以上の制御回路は、カスコードトランジスタから選択されたメモリセルのメモリ素子を通して出力電流を駆動するために、電流源を第２のモードで動作させるために、第２の回路をイネーブルにし、第１の回路をディセーブルにするように更に構成される。
【0126】
更なる実施形態では、第１の回路は、第１の出力トランジスタと直列に結合された第１のイネーブルトランジスタを更に備える。第２の回路は、カスコードトランジスタと直列に結合された第２のイネーブルトランジスタを更に備える。１つ以上の制御回路は、第１の出力トランジスタを電流源の出力に接続するように第１のイネーブルトランジスタを動作させ、電流源を第１のモードで動作させるために、電流源の出力からカスコードトランジスタを切断するように第２のイネーブルトランジスタを動作させるように更に構成される。１つ以上の制御回路は、第１の出力トランジスタを電流源の出力から切断するように第１のイネーブルトランジスタを動作させ、電流源を第２のモードで動作させるためにカスコードトランジスタを電流源の出力に接続するように第２のイネーブルトランジスタを動作させるように更に構成される。
【0127】
更なる実施形態では、電流源は、第１の基準電流を受け取るために第１の入力に結合された第１の入力ミラートランジスタと、第１の基準電流を出力にミラーリングするために出力に結合された第１の出力ミラートランジスタとを有する第１の電流ミラーを備える。電流源は、第１の出力ミラートランジスタと直列に結合されたカスコードトランジスタを有する。電流源は、第１の入力ミラートランジスタと直列に結合された第１の開始トランジスタを有する。電流源は、第２の基準電流を受け取るために第２の入力に結合された第２の入力ミラートランジスタと、第２の基準電流を出力にミラーリングするために出力に結合された第２の出力ミラートランジスタとを有する第２の電流ミラーを備える。電流源は、第２の入力ミラートランジスタと直列に結合された第２の開始トランジスタを有する。１つ以上の制御回路は、電流源を第１のモードで動作させるとき、第１の基準電流を第１の入力ミラートランジスタに通過させ、電流源を第２のモードで動作させるとき、第１の基準電流を第１の入力ミラートランジスタから遮断するように第１の開始トランジスタを動作させるように構成される。１つ以上の制御回路は、電流源を第２のモードで動作させるとき、第２の基準電流を第２の入力ミラートランジスタに通過させ、電流源を第１のモードで動作させるとき、第２の基準電流を第２の入力ミラートランジスタから遮断するように第２の開始トランジスタを動作させるように構成される。
【0128】
更なる実施形態では、装置はメモリアレイを備える。各メモリセルのメモリ素子は、プログラマブル抵抗メモリ素子を含む。
【0129】
更なる実施形態では、各メモリセルの閾値切替セレクタは、オボニック閾値スイッチ（ＯＴＳ）を備える。
【0130】
更なる実施形態では、選択されたメモリセルは、第１のメモリセルである。１つ以上の制御回路は、電流源を第１のモードで動作させて、第２の選択されたメモリセルに出力電流を供給して、第２の選択されたメモリセルの閾値切替セレクタをオンにするように更に構成される。１つ以上の制御回路は、第２の選択されたメモリセルに書き込むために選択されたメモリセルの閾値切替セレクタがオンにされたままである間に、第２の選択されたメモリセルのメモリ素子を通して出力電流を駆動するために電流源を第１のモードで動作させ続けるように更に構成される。
【0131】
更なる実施形態では、選択されたメモリセルは、第１のメモリセルである。１つ以上の制御回路は、電流源を第２のモードで動作させて、出力電流を第２の選択されたメモリセルに提供して、第２の選択されたメモリセルの閾値切替セレクタをオンにするように更に構成される。１つ以上の制御回路は、第２の選択されたメモリセルの閾値切替セレクタがオンにされたままである間、第２の選択されたメモリセルのメモリ素子を通して出力電流を駆動するために、電流源を第２のモードで動作させ続けるように更に構成される。また、１つ以上の制御回路は、第２の選択されたメモリセルのメモリ素子を通して出力電流を駆動しながら、第２の選択されたメモリセルの両端の電圧を感知するように更に構成される。
【0132】
一実施形態は、メモリを動作させる方法を含む。当該方法は、クロスポイントメモリアレイ内の選択されたビット線に選択電圧を印加するステップを含み、選択されたビット線は、クロスポイントメモリアレイ内の選択されたプログラマブル抵抗メモリセルに接続される。当該方法は、電流源を第１のモードで動作させることを含み、第１のモードでは、電流源の出力によって供給される出力電流が、出力における電圧とともに第１のレートで変化して選択電流を生成する。当該方法は、選択されたプログラマブル抵抗メモリセルの閾値切替セレクタをオンにするために、選択されたプログラマブル抵抗メモリセルに接続された選択されたワード線に選択電流を供給することを含む。当該方法は、電流源を第２のモードで動作させることを含み、第２のモードでは、出力電流が出力における電圧とともに第２のレートで変化して読み出し電流を生成し、第２のレートは第１のレートよりも低い。当該方法は、閾値切替セレクタがオンのままである間に、選択されたプログラマブル抵抗メモリセルのプログラマブル抵抗メモリ素子を通して読み出し電流を駆動することを含む。当該方法は、プログラマブル抵抗メモリ素子を通して読み出し電流を駆動しながら、選択されたプログラマブル抵抗メモリセルの両端の電圧を感知することを含む。
【0133】
一実施形態は、プログラマブル抵抗メモリセルを有するクロスポイントメモリアレイを有するメモリシステムを含む。各プログラマブル抵抗メモリセルは、閾値切替セレクタと直列のプログラマブル抵抗メモリ素子を有する。メモリシステムは、基準電流を受け取るために入力に結合された第１のトランジスタと、基準電流を出力にミラーリングするために電流源の出力に結合された第２のトランジスタとを有する電流ミラーを備える電流源を有する。電流源は、第１のトランジスタと直列に結合された第３のトランジスタと、第２のトランジスタと直列に結合された第４のトランジスタとを更に備える。メモリシステムは、クロスポイントメモリアレイ及び電流源に結合された１つ以上の制御回路を有する。１つ以上の制御回路は、第４のトランジスタを非カスコードモードで動作させることを含めて、選択電流を生成するために電流源を第１のモードで動作させるように構成される。１つ以上の制御回路は、クロスポイントメモリアレイ内の選択されたメモリセルに選択電流を供給して、選択されたメモリセルの閾値切替セレクタをオンにするように構成される。１つ以上の制御回路は、第４のトランジスタをカスコードモードで動作させることを含めて、読み出し電流を生成するために電流源を第２のモードで動作させるように構成される。１つ以上の制御回路は、閾値切替セレクタがオンのままである間に、選択されたメモリセルを通して読み出し電流を駆動するように構成される。１つ以上の制御回路は、選択されたメモリセルを通して読み出し電流を駆動しながら、選択されたメモリセルの両端の電圧を感知するように構成される。
【0134】
本明細書の目的のために、明細書中の「実施形態」、「一実施形態」、「いくつかの実施形態」又は「別の実施形態」に対する言及は、異なる実施形態又は同一の実施形態について記述するために使用されることがある。
【0135】
本明細書の目的のために、接続とは、直接的な接続又は間接的な接続（例えば、１つ以上の他の部分を介して）であり得る。場合によっては、ある要素が別の要素に接続されるか又は結合されると言及される場合、この要素は、他の要素に直接的に接続されてもよく、又は、介在要素を介して他の要素に間接的に接続されてもよい。ある要素が別の要素に直接的に接続されていると言及される場合、この要素と他の要素との間には介在要素は存在しない。２つのデバイスは、それらが互いの間で電子信号を交換することができるように直接的に又は間接的に接続されている場合、「通信状態」にある。
【0136】
本明細書の目的のために、「基づいて」という用語は、「少なくとも部分的に基づいて」と読むことができる。
【0137】
本明細書の目的のために、追加の文脈がない、「第１の」物体、「第２の」物体、及び「第３の」物体などの数値的な用語の使用は、物体の順序を示唆するものではなく、代わりに、異なる物体を識別するための識別目的で使用されることがある。
【0138】
本明細書で使用され得るように、「頂部」及び「底部」、「上部」及び「下部」、並びに「垂直」及び「水平」という用語と、これらの形態とは、例としてであり、例示のためのみであり、参照されたものが位置及び向きにおいて交換され得る限り、本技術の説明を限定することは意図されていない。また、本明細書で使用するとき、「実質的に」及び／又は「約」という用語は、指定された寸法又はパラメータが、所与の用途の許容可能な許容範囲内で変化し得ることを意味する。
【0139】
前述の詳細な説明は、例示及び説明の目的のために提示されている。前述の詳細な説明は、網羅的であること、又は開示された正確な形態に限定することを意図したものではない。多くの修正形態及び変形形態が、上記の教示に鑑みて可能である。説明した実施形態は、提案した技術の原理及びその実際の用途を最もよく説明するために選択されたものであり、それによって、当業者が様々な実施形態で、企図される特定の使用法に適するように様々な修正を伴って、この技術を最も良いように利用することを可能にする。本範囲は、本明細書に添付の請求項によって定義されることが意図されている。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図5】
【図6A】
【図6B】
【図7】
【図8】
【図9】
【図10A】
【図10B】
【図10C】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16A】
【図16B】
【図16C】
【図17】
【図18】
【図19】
【図20】
【図21A】
【図21B】
【図22】
【図23A】
【図23B】
【図24】
【図25】
【外国語明細書】