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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024001693
(43)【公開日】2024-01-10
(54)【発明の名称】ブリッジチップ、半導体記憶装置、及び、メモリシステム
(51)【国際特許分類】
G06F 13/16 20060101AFI20231227BHJP
G06F 12/06 20060101ALI20231227BHJP
G06F 12/00 20060101ALI20231227BHJP
【ＦＩ】
G06F13/16 510D
G06F12/06 515H
G06F12/00 564A
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2022100525
(22)【出願日】2022-06-22
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002907
【氏名又は名称】弁理士法人イトーシン国際特許事務所
(72)【発明者】
【氏名】白石 幹雄
【テーマコード（参考）】
5B160
【Ｆターム（参考）】
5B160CC01
5B160CC05
5B160MM01
(57)【要約】
【課題】分配順序を守りつつ分離動作を継続することができるブリッジチップを提供する。
【解決手段】本実施形態のブリッジチップは、第１選択回路と、第２選択回路と、制御回路とを有する。第１選択回路は、入力データ及び入力データが有効か無効かを示す入力フラグの出力先を第１選択信号に基づき決定する。第２選択回路は、第１選択回路から出力された入力データ及び入力フラグの出力先を第２選択信号に基づき決定する。制御回路は、第１選択信号及び第２選択信号を生成し、第１選択信号及び第２選択信号をそれぞれ第１選択回路及び第２選択回路に出力する。
【選択図】図２
【解決手段】本実施形態のブリッジチップは、第１選択回路と、第２選択回路と、制御回路とを有する。第１選択回路は、入力データ及び入力データが有効か無効かを示す入力フラグの出力先を第１選択信号に基づき決定する。第２選択回路は、第１選択回路から出力された入力データ及び入力フラグの出力先を第２選択信号に基づき決定する。制御回路は、第１選択信号及び第２選択信号を生成し、第１選択信号及び第２選択信号をそれぞれ第１選択回路及び第２選択回路に出力する。
【選択図】図２
【特許請求の範囲】
【請求項1】
入力データ及び前記入力データが有効か無効かを示す入力フラグの出力先を第１選択信号に基づき決定する第１選択回路と、
前記第１選択回路から出力された前記入力データ及び前記入力フラグの出力先を第２選択信号に基づき決定する第２選択回路と、
前記第１選択信号及び前記第２選択信号を生成し、前記第１選択信号及び前記第２選択信号をそれぞれ前記第１選択回路及び前記第２選択回路に出力する制御回路と、
を有するブリッジチップ。
前記第１選択回路から出力された前記入力データ及び前記入力フラグの出力先を第２選択信号に基づき決定する第２選択回路と、
前記第１選択信号及び前記第２選択信号を生成し、前記第１選択信号及び前記第２選択信号をそれぞれ前記第１選択回路及び前記第２選択回路に出力する制御回路と、
を有するブリッジチップ。
【請求項2】
前記第１選択回路の出力を第１動作クロックの立ち上がりエッジに同期して取り込む第１レジスタと、
前記第２選択回路の出力を前記第１動作クロックが２分周された第２動作クロックの立ち上がりエッジに同期して取り込む第１レジスタと、
を有する請求項１に記載のブリッジチップ。
前記第２選択回路の出力を前記第１動作クロックが２分周された第２動作クロックの立ち上がりエッジに同期して取り込む第１レジスタと、
を有する請求項１に記載のブリッジチップ。
【請求項3】
前記制御回路は、リセット解除時点又はリセット解除後に前記入力フラグがハイレベルに立ち上がると起動する起動回路と、
前記起動回路が起動されると、前記第１動作クロックの立ち上がりエッジに同期してレベルが反転する前記第１選択信号を出力する第１カウンタと、
を有する請求項２に記載のブリッジチップ。
前記起動回路が起動されると、前記第１動作クロックの立ち上がりエッジに同期してレベルが反転する前記第１選択信号を出力する第１カウンタと、
を有する請求項２に記載のブリッジチップ。
【請求項4】
前記制御回路は、前記入力フラグがハイレベルの場合、前記第１動作クロックの立ち上がりエッジに同期してレベルが反転する出力信号を出力する第２カウンタと、
前記出力信号と前記第１選択信号の信号レベルが一致しているか否かを検出する不一致検出回路と、
前記不一致検出回路の検出結果を前記第１動作クロックの立ち上がりエッジに同期して取り込み、前記第２選択信号として出力するレジスタと、
を更に有する請求項３に記載のブリッジチップ。
前記出力信号と前記第１選択信号の信号レベルが一致しているか否かを検出する不一致検出回路と、
前記不一致検出回路の検出結果を前記第１動作クロックの立ち上がりエッジに同期して取り込み、前記第２選択信号として出力するレジスタと、
を更に有する請求項３に記載のブリッジチップ。
【請求項5】
入力データ及び前記入力データが有効か無効かを示す入力フラグの出力先を第１選択信号に基づき決定する第１選択回路と、前記第１選択回路から出力された前記入力データ及び前記入力フラグの出力先を第２選択信号に基づき決定する第２選択回路と、前記第１選択信号及び前記第２選択信号を生成し、前記第１選択信号及び前記第２選択信号をそれぞれ前記第１選択回路及び前記第２選択回路に出力する制御回路と、を有するブリッジチップと、
前記ブリッジチップに接続された複数のメモリチップと、
を有する半導体記憶装置。
前記ブリッジチップに接続された複数のメモリチップと、
を有する半導体記憶装置。
【請求項6】
請求項５に記載の半導体記憶装置と、
前記半導体記憶装置と電気的に接続され、前記複数のメモリチップへのデータの書き込みを制御するコントローラと、
を有するメモリシステム。
前記半導体記憶装置と電気的に接続され、前記複数のメモリチップへのデータの書き込みを制御するコントローラと、
を有するメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、ブリッジチップ、半導体記憶装置、及び、メモリシステムに関する。
【背景技術】
【0002】
コントローラと複数のメモリチップとの間にブリッジチップを配置した半導体記憶装置が知られている。この半導体記憶装置では、コントローラから複数のメモリチップへのアクセスがブリッジチップを介して行われる。
【0003】
ブリッジチップは、コントローラからの書き込みデータをアクセス対象のメモリチップの数のデータに分離して各メモリチップに送信する分離回路を備える。分離回路は、アクセス対象のメモリチップへのデータの分配順序を守りながら分離動作を継続することが求められる。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特表２００８－５３７２６５号公報
【特許文献2】特表２０１２－５３１６３５号公報
【特許文献3】特開２０２１－１７７３６６号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本実施形態は、分配順序を守りつつ分離動作を制御することができるブリッジチップ、半導体記憶装置、及び、メモリシステムを提供することを目的とする。
【課題を解決するための手段】
【0006】
本実施形態のブリッジチップは、第１選択回路と、第２選択回路と、制御回路とを有する。第１選択回路は、入力データ及び入力データが有効か無効かを示す入力フラグの出力先を第１選択信号に基づき決定する。第２選択回路は、第１選択回路から出力された入力データ及び入力フラグの出力先を第２選択信号に基づき決定する。制御回路は、第１選択信号及び第２選択信号を生成し、第１選択信号及び第２選択信号をそれぞれ第１選択回路及び第２選択回路に出力する。
【図面の簡単な説明】
【0007】
【図1】第１の実施形態に係るメモリシステムの構成例を示すブロック図である。
【図2】第１の実施形態に係るデマルチプレクサの構成の一例を示すブロック図である。
【図3】第１の実施形態に係る制御回路の構成の一例を示すブロック図である。
【図4】第１の実施形態に係る制御回路の構成の一例を示す回路図である。
【図5】第１の実施形態のデマルチプレクサの動作を説明するためのタイミングチャートである。
【図6】第１の実施形態のデマルチプレクサの他の動作を説明するためのタイミングチャートである。
【図7】第１の実施形態のデマルチプレクサの更に他の動作を説明するためのタイミングチャートである。
【図8】第１の実施形態のデマルチプレクサの更に他の動作を説明するためのタイミングチャートである。
【図9】変形例に係る制御回路の構成の一例を示す回路図である。
【図10】第２の実施形態に係るブリッジチップの構成を示すブロック図である。
【図11】第３の実施形態に係るブリッジチップの構成を示すブロック図である。
【発明を実施するための形態】
【0008】
以下、図面を参照して実施形態を説明する。
（第１の実施形態）
図１は、第１の実施形態に係るメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムＭＳは、コントローラ１と、半導体記憶装置２とを備える。メモリシステムＭＳは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
（第１の実施形態）
図１は、第１の実施形態に係るメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムＭＳは、コントローラ１と、半導体記憶装置２とを備える。メモリシステムＭＳは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
【0009】
半導体記憶装置２は、ブリッジチップ３と、２つのメモリチップ４ａ及び４ｂとを備える。ブリッジチップ３は、コントローラ１と２つのメモリチップ４ａ及び４ｂとの間に配置されている。このような構成により、コントローラ１とメモリチップ４ａ及び４ｂとのデータ転送速度を、コントローラ１とメモリチップ４ａ及び４ｂとを直接接続した構成に比べて約２倍に向上させている。
【0010】
なお、半導体記憶装置２は、２つのメモリチップ４ａ及び４ｂを有しているが、３つ以上のメモリチップを有していてもよい。コントローラ１と３つ以上のメモリチップとのデータ転送速度は、メモリチップの数に応じた倍速に向上可能である。ブリッジチップ３、メモリチップ４ａ及び４ｂは、それぞれが半導体チップとして形成されている。半導体記憶装置２は、ブリッジチップ３、メモリチップ４ａ及び４ｂのそれぞれが異なるパッケージとして実装されてもよいし、それぞれが積層されたＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）として実装されてもよい。メモリリップ４ａ及び４ｂは、例えば、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリのメモリチップである。
【0011】
コントローラ１は、ホストからの書き込みリクエストに従って、メモリチップ４ａ及び４ｂへのデータの書き込みを制御する。また、コントローラ１は、ホストからの読み出しリクエストに従って、メモリチップ４ａ及び４ｂからのデータの読み出しを制御する。なお、図１に示すメモリシステムＭＳの構成は、コントローラ１を用いた半導体記憶装置２へのデータの書き込み、及び、半導体記憶装置２からのデータの読み出しに関係する構成のうち、書き込み動作に関係する各ブロックと、各ブロック間で送受信される信号とを示している。
【0012】
ブリッジチップ３は、クロック発生器１１と、制御器１２と、コントローラ側インターフェイス１３と、ＦＩＦＯバッファ１４と、デマルチプレクサ１５と、メモリ側インターフェイス１６ａ及び１６ｂとを備える。
【0013】
クロック発生器１１は、制御クロックＣＫ０、第１動作クロックＣＫ１、及び、第２動作クロックＣＫ２を生成する。第２動作クロックＣＫ２は、第１動作クロックＣＫ１を２分周したクロックである。
【0014】
クロック発生器１１は、制御クロックＣＫ０を制御器１２に出力する。また、クロック発生器１１は、第１動作クロックＣＫ１をＦＩＦＯバッファ１４及びデマルチプレクサ１５に出力し、第２動作クロックＣＫ２をデマルチプレクサ１５、メモリ側インターフェイス１６ａ及び１６ｂに出力する。
【0015】
制御器１２は、制御クロックＣＫ０に基づきブリッジチップ３内の各ブロックを制御する。また、制御器１２は、リセット信号ＲＮを生成し、生成したリセット信号ＲＮをデマルチプレクサ１５に出力する。制御器１２は、一定期間、リセット信号ＲＮをローレベルにすることでリセットを行い、その後、リセット信号をハイレベルに立ち上げることでリセット解除を行う。
【0016】
コントローラ１と半導体記憶装置２との間の信号の送受信は、例えば、Ｔｏｇｇｌｅ規格によって定められている。コントローラ１は、Ｔｏｇｇｌｅ規格に従い、８ビットのデータＤＱ［７：０］をデータストローブ信号ＤＱＳの立ち上がりと立ち下がりの両方のエッジに同期したダブルデータレート（ＤＤＲ）形式で半導体記憶装置２に転送する。８ビットのデータは、コントローラ側インターフェイス１３に入力される。データストローブ信号ＤＱＳは、コントローラ側インターフェイス１３及びＦＩＦＯバッファ１４に入力される。
【0017】
コントローラ側インターフェイス１３は、ＤＤＲ形式で入力された８ビットのデータＤＱ［７：０］をデータストローブ信号ＤＱＳの立ち上がりエッジのみに同期した転送形式であるシングルデータレート（ＳＤＲ）形式の１６ビット信号に変換して、ＦＩＦＯバッファ１４に出力する。
【0018】
ＦＩＦＯバッファ１４は、データストローブ信号ＤＱＳの立ち上がりエッジに同期して、コントローラ側インターフェイス１３から１６ビットのデータを受け取る。そして、ＦＩＦＯバッファ１４は、クロック発生器１１から供給される第１動作クロックＣＫ１の立ち上がりエッジに同期して、コントローラ側インターフェイス１３から受け取ったデータを入力データＤＩとしてデマルチプレクサ１５に供給する。また、ＦＩＦＯバッファ１４は、デマルチプレクサ１５に供給する入力データＤＩが有効か無効かを示す入力フラグＦＩを生成し、デマルチプレクサ１５に供給する。
【0019】
デマルチプレクサ１５は、入力フラグＦＩと入力データＤＩを第１出力フラグＦＯ１、第１出力データＤＯ１、第２出力フラグＦＯ２及び第２出力データＤＯ２に分離する。デマルチプレクサ１５は、第１出力フラグＦＯ１及び第１出力データＤＯ１をメモリ側インターフェイス１６ａに出力し、第２出力フラグＦＯ２及び第２出力データＤＯ２をメモリ側インターフェイス１６ｂに出力する。なお、デマルチプレクサ１５の詳細な構成については、後述する図２を用いて説明する。
【0020】
メモリ側インターフェイス１６ａは、デマルチプレクサ１５から供給された１６ビットの第１出力データＤＯ１を８ビットのデータＤＱ１［７：０］に変換する。また、メモリ側インターフェイス１６ａは、第１出力フラグＦＯ１の値に基づいて、データストローブ信号ＤＱＳ１の停止と再開を制御する。メモリ側インターフェイス１６ａは、第２動作クロックＣＫ２の立ち上がり及び立ち下がりエッジに同期して、データＤＱ１［７：０］及びデータストローブ信号ＤＱ１をＤＤＲ形式でメモリチップ４ａに供給する。
【0021】
メモリ側インターフェイス１６ｂは、デマルチプレクサ１５から供給された１６ビットの第２出力データＤＯ２を８ビットのデータＤＱ２［７：０］に変換する。また、メモリ側インターフェイス１６ｂは、第２出力フラグＦＯ２の値に基づいて、データストローブ信号ＤＱＳ２の停止と再開を制御する。メモリ側インターフェイス１６ｂは、第２動作クロックＣＫ２の立ち上がり及び立ち下がりエッジに同期して、データＤＱ２［７：０］及びデータストローブ信号ＤＱ２をＤＤＲ形式でメモリチップ４ｂに供給する。
【0022】
図２は、第１の実施形態に係るデマルチプレクサの構成の一例を示すブロック図である。図２に示すように、デマルチプレクサ１５は、制御回路２１と、マルチプレクサ２２ａ、２２ｂ、２２ｃ及び２２ｄと、フリップフロップ２３ａ、２３ｂ、２３ｃ及び２３ｄとを備える。
【0023】
デマルチプレクサ１５に入力された第１動作クロックＣＫ１は、制御回路２１、フリップフロップ２３ａ及び２３ｂに供給される。また、デマルチプレクサ１５に入力された第２動作クロックＣＫ２は、フリップフロップ２３ｃ及び２３ｄに供給される。また、デマルチプレクサ１５に入力されたリセット信号ＲＮは、制御回路２１、フリップフロップ２３ａ、２３ｂ、２３ｃ及び２３ｄに供給される。
【0024】
入力フラグＦＩは、制御回路２１に入力される。また、入力フラグＦＩは、入力データＤＩの最上位ビットに追加される。すなわち、ｎビットの入力データＤＩは、入力フラグＦＩが最上位ビットに追加され、ｎ＋１ビットのデータＤＡＴとしてマルチプレクサ２２ａ及び２２ｂに入力される。
【0025】
制御回路２１は、入力フラグＦＩ、第１動作クロックＣＫ１及びリセット信号ＲＮに基づき、入力ソート信号ＩＳ及び出力交換信号ＯＸを生成する。制御回路２１は、入力ソート信号ＩＳをマルチプレクサ２２ａ及び２２ｂに出力し、出力交換信号ＯＸをマルチプレクサ２２ｃ及び２２ｄに出力する。なお、制御回路２１の詳細な構成については、後述する図３及び図４を用いて説明する。
【0026】
マルチプレクサ２２ａの一方の入力端子には、データＤＡＴが入力され、他方の入力端子には、フリップフロップ２３ａからフィードバックされたデータが入力される。マルチプレクサ２２ａは、その制御端子に供給される入力ソート信号ＩＳに基づき、入力されたデータのうちいずれか一方のデータを選択してフリップフロップ２３ａに出力する。
【0027】
具体的には、マルチプレクサ２２ａは、入力ソート信号ＩＳがローレベルの信号の場合、データＤＡＴを選択してフリップフロップ２３ａに出力する。一方、マルチプレクサ２２ａは、入力ソート信号ＩＳがハイレベルの場合、フリップフロップ２３ａからフィードバックされたデータを選択してフリップフロップ２３ａに出力する。
【0028】
マルチプレクサ２２ｂの一方の入力端子には、フリップフロップ２３ｂからフィードバックされたデータが入力され、他方の入力端子には、データＤＡＴが入力される。マルチプレクサ２２ｂは、その制御端子に供給される入力ソート信号ＩＳに基づき、入力されたデータのうちいずれか一方のデータを選択してフリップフロップ２３ｂに出力する。
【0029】
具体的には、マルチプレクサ２２ｂは、入力ソート信号ＩＳがローレベルの場合、フリップフロップ２３ｂからフィードバックされたデータを選択してフリップフロップ２３ｂに出力する。一方、マルチプレクサ２２ｂは、入力ソート信号ＩＳがハイレベルの場合、データＤＡＴを選択してフリップフロップ２３ｂに出力する。
【0030】
このように、データＤＡＴは、入力ソート信号ＩＳがローレベルの場合、マルチプレクサ２２ａによって選択され、フリップフロップ２３ａに保持される。一方、データＤＡＴは、入力ソート信号ＩＳがハイレベルの場合、マルチプレクサ２２ｂによって選択され、フリップフロップ２３ｂに保持される。すなわち、入力フラグＦＩ及び入力データＤＩを含むデータＤＡＴは、制御回路２１によって生成される入力ソート信号ＩＳに基づいて、フリップフロップ２３ａ又は２３ｂに振り分けられる。このように、マルチプレクサ２２ａ及び２２ｂは、データＤＡＴ（入力データＤＩ及びフラグＦＩ）の出力先を入力ソート信号（第１選択信号）に基づき決定する。マルチプレクサ２２ａ及び２２ｂは、第１選択回路の一例である。
【0031】
フリップフロップ２３ａは、第１動作クロックＣＫ１の立ち上がりエッジに同期して、マルチプレクサ２２ａから出力されたｎ＋１ビットのデータを保持する。フリップフロップ２３ａに保持されたデータは、マルチプレクサ２２ｃ、２２ｄに入力される。また、フリップフロップ２３ａに保持されたデータは、マルチプレクサ２２ａの他方の入力端子にフィードバックされる。
【0032】
フリップフロップ２３ｂは、第１動作クロックＣＫ１の立ち上がりエッジに同期して、マルチプレクサ２２ｂからの出力されたｎ＋１ビットのデータを保持する。フリップフロップ２３ｂに保持されたデータは、マルチプレクサ２２ｃ、２２ｄに入力される。また、フリップフロップ２３ｂに保持されたデータは、マルチプレクサ２２ｂの一方の入力端子にフィードバックされる。このように、フリップフロップ２３ａ及び２３ｂは、マルチプレクサ２２ａ及び２２ｂの出力を第１動作クロックＣＫ１の立ち上がりエッジに同期して取り込む。フリップフロップ２３ａ及び２３ｂは、第１レジスタの一例である。
【0033】
マルチプレクサ２２ｃの一方の入力端子にはフリップフロップ２３ａの出力が入力され、他方の入力端子にはフリップフロップ２３ｂの出力が入力される。マルチプレクサ２２ｃは、その制御端子に供給される出力交換信号ＯＸに基づき、フリップフロップ２３ａ及び２３ｂの何れか一方から入力されたデータを選択してフリップフロップ２３ｃに出力する。具体的には、マルチプレクサ２２ｃは、出力交換信号ＯＸがローレベルの信号の場合、フリップフロップ２３ａから出力されたデータを選択してフリップフロップ２３ｃに出力する。一方、マルチプレクサ２２ｃは、出力交換信号ＯＸがハイレベルの場合、フリップフロップ２３ｂから出力されたデータを選択してフリップフロップ２３ｃに出力する。
【0034】
マルチプレクサ２２ｄの一方の入力端子にはフリップフロップ２３ｂの出力が入力され、他方の入力端子にはフリップフロップ２３ａの出力が入力されている。マルチプレクサ２２ｄは、その制御端子に供給される出力交換信号ＯＸに基づき、フリップフロップ２３ａ及び２３ｂの何れか一方から入力されたデータを選択してフリップフロップ２３ｄに出力する。具体的には、マルチプレクサ２２ｄは、出力交換信号ＯＸがローレベルの信号の場合、フリップフロップ２３ｂから出力された入力データを選択してフリップフロップ２３ｄに出力する。一方、マルチプレクサ２２ｄは、出力交換信号ＯＸがハイレベルの場合、フリップフロップ２３ａから出力されたデータを選択してフリップフロップ２３ｄに出力する。このように、マルチプレクサ２２ｃ及び２２ｄは、フリップフロップ２３ａ及び２３ｂから入力されたｎ＋１ビットのデータの出力先を出力交換信号ＯＸ（第２選択信号）に基づき選択的に交換する。マルチプレクサ２２ｃ及び２２ｄは、第２選択回路の一例である。
【0035】
したがって、出力交換信号ＯＸがローレベルの場合、フリップフロップ２３ａの出力がフリップフロップ２３ｃに入力され、フリップフロップ２３ｂの出力がフリップフロップ２３ｄに入力される。一方、出力交換信号ＯＸがハイレベルの場合、フリップフロップ２３ａの出力がフリップフロップ２３ｄに入力され、フリップフロップ２３ｂの出力がフリップフロップ２３ｃに入力される。すなわち、フリップフロップ２３ａ、２３ｂの出力が交換されて、フリップフロップ２３ｃ、２３ｄに入力される。
【0036】
フリップフロップ２３ｃは、第２動作クロックＣＫ２の立ち上がりエッジに同期して、マルチプレクサ２２ｃから出力されたｎ＋１ビットのデータを保持する。フリップフロップ２３ｃに保持されたデータは、フリップフロップ２３ｃから出力された後、ｎビットの第１出力データＤＯ１と１ビットの第１出力フラグＦＯ１に分離され、メモリ側インターフェイス１６ａに供給される。
【0037】
フリップフロップ２３ｄは、第２動作クロックＣＫ２の立ち上がりエッジに同期して、マルチプレクサ２２ｄからの出力されたｎ＋１ビットのデータを保持する。フリップフロップ２３ｄに保持されたデータは、フリップフロップ２３ｄから出力された後、ｎビットの第２出力データＤＯ２と１ビットの第２出力フラグＦＯ２に分離され、メモリ側インターフェイス１６ｂに供給される。このように、フリップフロップ２３ｃ及び２３ｄは、マルチプレクサ２２ｃ及び２２ｄの出力を第２動作クロックＣＫ２の立ち上がりエッジに同期して取り込む。フリップフロップ２３ｃ及び２３ｄは、第２レジスタの一例である。
【0038】
図３は、第１の実施形態に係る制御回路の構成の一例を示すブロック図である。図３に示すように、制御回路２１は、１ビットカウンタ３１ａ、３１ｂと、起動回路３２と、不一致検出回路３３と、イネーブル付きレジスタ３４とを備える。
【0039】
入力フラグＦＩは、１ビットカウンタ３１ａ、起動回路３２及びイネーブル付きレジスタ３４に入力される。第１動作クロックＣＫ１及びリセット信号ＲＮは、共に、１ビットカウンタ３１ａ、３１ｂ、起動回路３２及びイネーブル付きレジスタ３４に入力される。
【0040】
動作開始前、ローレベルのリセット信号ＲＮが一定期間入力されると、１ビットカウンタ３１ａ、３１ｂ、起動回路３２及びイネーブル付きレジスタ３４はリセットされる。１ビットカウンタ３１ａ、３１ｂ、起動回路３２及びイネーブル付きレジスタ３４は、リセット期間中、それぞれローレベルの信号を出力する。
【0041】
リセット信号ＲＮがハイレベルに立ち上がると、制御回路２１は入力フラグＦＩがハイレベルに立ち上がるのを待つ状態になる。リセット信号ＲＮが立ち上がった時点で入力フラグＦＩがローレベルの場合、入力フラグＦＩがハイレベルに立ち上がるまで、１ビットカウンタ３１ａ、３１ｂ、起動回路３２及びイネーブル付きレジスタ３４の出力は、リセットされた状態から変化しない。
【0042】
起動回路３２は、リセット信号ＲＮがハイレベルに立ち上がった時点で、入力フラグＦＩがハイレベルであるか、又は、リセット信号ＲＮがハイレベルに立ち上がった後に、入力フラグＦＩがローレベルからハイレベルに変化すると、ハイレベルの信号を１ビットカウンタ３１ｂに出力する。その後、起動回路３２の出力は、入力フラグＦＩの値にかかわらず、ハイレベルに保持される。
【0043】
１ビットカウンタ３１ｂは、起動回路３２からハイレベルの信号が入力されると、カウント動作を開始する。１ビットカウンタ３１ｂは、ハイレベルの信号が入力されると（すなわち、起動回路３２によって起動されると）、第１動作クロックＣＫ１の立ち上がりエッジに同期してレベルが反転する入力ソート信号ＩＳを出力する。入力ソート信号ＩＳは、不一致検出回路３３に入力される。また、入力ソート信号ＩＳは、第１選択信号として、制御回路２１からマルチプレクサ２２ａ及び２２ｂに入力される。
【0044】
１ビットカウンタ３１ａは、入力フラグＦＩがハイレベルの場合、第１動作クロックＣＫ１の立ち上がりエッジに同期してレベルが反転する出力ソート信号ＯＳを不一致検出回路３３に出力する。一方、１ビットカウンタ３１ａは、入力フラグＦＩがローレベルの場合、出力ソート信号ＯＳのレベルを変化させずに不一致検出回路３３に出力する。
【0045】
１ビットカウンタ３１ａから出力される出力ソート信号ＯＳは、デマルチプレクサ１５に入力された入力データＤＩの正しい振り分け先を示す信号になる。入力データＤＩの正しい振り分け先は、出力ソート信号ＯＳがローレベルのきは第１出力データＤＯ１、ハイレベルのときは第２出力データＤＯ２である。
【0046】
不一致検出回路３３は、入力ソート信号ＩＳと出力ソート信号ＯＳとの信号レベルが一致しているか否かを検出する。不一致検出回路３３は、入力ソート信号ＩＳと出力ソート信号ＯＳとの信号レベルが一致している場合、ローレベルの信号をイネーブル付きレジスタ３４に出力する。一方、不一致検出回路３３は、入力ソート信号ＩＳと出力ソート信号ＯＳとの信号レベルが一致していない場合、ハイレベルの信号をイネーブル付きレジスタ３４に出力する。
【0047】
イネーブル付きレジスタ３４は、入力フラグＦＩがローレベルの場合、出力交換信号ＯＸのレベルを変えずに出力する。一方、イネーブル付きレジスタ３４は、入力フラグＦＩがハイレベルの場合、第１動作クロックＣＫ１の立ち上がりエッジに同期して不一致検出回路３３の出力を取り込み、出力交換信号ＯＸとして出力する。出力交換信号ＯＸは、第２選択信号として、制御回路２１からマルチプレクサ２２ｃ及び２２ｄに入力される。
【0048】
図４は、第１の実施形態に係る制御回路の構成の一例を示す回路図である。図４は、図３に示す制御回路２１の詳細な回路構成を示している。図４に示す回路構成において、図３の各ブロックに対応する部分を破線で囲み、図３の各ブロックと同一の符号を付している。
【0049】
１ビットカウンタ３１ａは、ＸＯＲゲート４１と、フリップフロップ４２とにより構成される。起動回路３２は、ＯＲゲート４３と、フリップフロップ４４とにより構成される。１ビットカウンタ３１ｂは、ＸＯＲゲート４５と、フリップフロップ４６とにより構成される。不一致検出回路３３は、ＸＯＲゲート４７により構成される。イネーブル付きレジスタ３４は、マルチプレクサ４８と、フリップフロップ４９とにより構成される。
【0050】
ＸＯＲゲート４１の一方の入力端子には、入力フラグＦＩが入力される。また、ＸＯＲゲート４１の他方の入力端子には、フリップフロップ４２からフィードバックされた出力ソート信号ＯＳが入力される。
【0051】
ＸＯＲゲート４１は、入力フラグＦＩと出力ソート信号ＯＳとの排他的論理和を演算し、演算結果をフリップフロップ４２に出力する。具体的には、ＸＯＲゲート４１は、フリップフロップ４２からフィードバックされた出力ソート信号ＯＳのレベルを、入力フラグＦＩがローレベルの場合に反転せずにフリップフロップ４２に出力し、ハイレベルの場合に反転してフリップフロップ４２に出力する。
【0052】
フリップフロップ４２は、第１動作クロックＣＫ１の立ち上がりエッジに同期して、ＸＯＲゲート４１の出力を取り込み、出力ソート信号ＯＳとして出力する。出力ソート信号ＯＳは、ＸＯＲゲート４１にフィードバックされるとともに、ＸＯＲゲート４７の一方の入力端子に入力される。これにより、入力フラグＦＩがハイレベルの場合、第１動作クロックＣＫ１の立ち上がりエッジに同期してレベルが反転する出力ソート信号ＯＳが１ビットカウンタ３１ａから出力される。
【0053】
ＯＲゲート４３の一方の入力端子には、入力フラグＦＩが入力される。ＯＲゲート４３の他方の入力端子には、フリップフロップ４４の出力信号がフィードバックされて入力される。ＯＲゲート４３は、入力フラグＦＩとフリップフロップ４４からフィードバックされた信号とのＯＲ演算を行い、演算結果をフリップフロップ４４及びＸＯＲゲート４５に出力する。フリップフロップ４４は、第１動作クロックＣＫ１の立ち上がりエッジに同期して、ＯＲゲート４３の出力を取り込み、ＯＲゲート４３の他方の入力端子にフィードバックする。
【0054】
ＯＲゲート４３の出力は、フリップフロップ４４の出力がローレベルの場合、入力フラグＦＩと同じ論理レベルとなる。また、ＯＲゲート４３の出力は、フリップフロップ４４の出力がハイレベルの場合、ハイレベルとなる。そのため、リセット信号ＲＮが立ち上がった後に入力フラグＦＩがハイレベルになると、フリップフロップ４４の出力は、第１動作クロックＣＫ１の立ち上がりエッジに同期して、ハイレベルとなる。フリップフロップ４４の出力はＯＲゲート４３にフィードバックされるため、ＯＲゲート４３の出力は、リセット信号ＲＮが立ち上がった後に入力フラグＦＩがハイレベルになると、その後は入力フラグＦＩの値にかかわらず、常にハイレベルに保持される。
【0055】
ＸＯＲゲート４５の一方の入力端子には、ＯＲゲート４３の出力信号が入力され、他方の入力端子には、フリップフロップ４６からフィードバックされた入力ソート信号ＩＳが入力される。
【0056】
ＸＯＲゲート４５は、ＯＲゲート４３の出力信号と、フリップフロップ４６からフィードバックされた入力ソート信号ＩＳとの排他的論理和を演算し、演算結果をフリップフロップ４６に出力する。ＸＯＲゲート４５は、ＯＲゲート４３の出力信号がローレベルの場合は、入力ソート信号ＩＳのレベルを反転せずに、ＯＲゲート４３の出力信号がハイレベルの場合は、入力ソート信号ＩＳのレベルを反転して、フリップフロップ４６に出力する。
【0057】
フリップフロップ４６は、第１動作クロックＣＫ１の立ち上がりエッジに同期して、ＸＯＲゲート４５の出力を取り込み、入力ソート信号ＩＳとして出力する。これにより、第１動作クロックＣＫ１の立ち上がりエッジに同期してレベルが反転する入力ソート信号ＩＳが１ビットカウンタ３１ｂから出力される。
【0058】
入力ソート信号ＩＳは、ＸＯＲゲート４５の他方の入力端子にフィードバックされるとともに、ＸＯＲゲート４７の他方の入力端子に入力される。また、入力ソート信号ＩＳは、マルチプレクサ２２ａ及び２２ｂに第１選択信号として供給される。
【0059】
ＸＯＲゲート４７は、入力ソート信号ＩＳと、出力ソート信号ＯＳとの排他的論理和を演算し、演算結果をマルチプレクサ４８に出力する。ＸＯＲゲート４７は、入力ソート信号ＩＳと出力ソート信号ＯＳとが等しい場合、ローレベルの出力信号をマルチプレクサ４８に出力し、入力ソート信号ＩＳと出力ソート信号ＯＳとが等しくない場合、ハイレベルの出力信号をマルチプレクサ４８に出力する。
【0060】
マルチプレクサ４８の一方の入力端子には、ＸＯＲゲート４７の出力信号が入力される。マルチプレクサ４８の他方の入力端子には、フリップフロップ４９からフィードバックされた出力交換信号ＯＸが入力される。また、マルチプレクサ４８の制御端子には、入力フラグＦＩが選択信号として入力される。
【0061】
マルチプレクサ４８は、入力フラグＦＩがローレベルの場合、フリップフロップ４９からフィードバックされた出力交換信号ＯＸを選択し、入力フラグＦＩがハイレベルの場合、ＸＯＲゲート４７の出力信号を選択してフリップフロップ４９に出力する。
【0062】
フリップフロップ４９は、第１動作クロックＣＫ１の立ち上がりエッジに同期して、マルチプレクサ４８からの出力信号を取り込み、出力交換信号ＯＸとして出力する。これにより、出力交換信号ＯＸは、マルチプレクサ４８の選択信号である入力フラグＦＩがハイレベルの場合だけ、第１動作クロックＣＫ１の立ち上がりエッジに同期して、ＸＯＲゲート４７の出力信号と同じ値に変化する。出力交換信号ＯＸは、マルチプレクサ４８の他方の入力端子にフィードバックされる。また、出力交換信号ＯＸは、マルチプレクサ２２ｃ及び２２ｄに第２選択信号として供給される。
【0063】
次に、このように構成されたデマルチプレクサ１５の動作について説明する。
図５は、第１の実施形態のデマルチプレクサの動作を説明するためのタイミングチャートである。
図５は、第１の実施形態のデマルチプレクサの動作を説明するためのタイミングチャートである。
【0064】
図５では、有効な入力データＤＩとして、入力データＤ０～Ｄ１３がデマルチプレクサ１５に供給される。そして、デマルチプレクサ１５は、入力データＤ０～Ｄ１３を偶数番の入力データＤ０、Ｄ２、Ｄ４、Ｄ６、Ｄ８、Ｄ１０、及び、Ｄ１２の第１出力データＤＯ１と、奇数番の入力データＤ１、Ｄ３、Ｄ５、Ｄ７、Ｄ９、Ｄ１１、及び、Ｄ１３の第２出力データＤＯ２とに振り分ける。
【0065】
時刻Ｔ１１において、リセット信号ＲＮがローレベルからハイレベルに立ち上がった後、時刻Ｔ１２において、最初の入力データＤ０が第２動作クロックＣＫ２の立ち下がりと同じタイミングで供給される。
【0066】
リセット信号ＲＮがローレベルからハイレベルに立ち上がった後、入力フラグＦＩがローレベルからハイレベルに立ち上がると、起動回路３２からハイレベルの信号が１ビットカウンタ３１ｂに出力される。起動回路３２は、リセット信号ＲＮがローレベルに立ち下がるまで、ハイレベルの信号を１ビットカウンタ３１ｂに出力する。
【0067】
１ビットカウンタ３１ｂは、起動回路３２からハイレベルの信号が入力されると、第１動作クロックＣＫ１の立ち上がりエッジに同期してレベルが反転する入力ソート信号ＩＳを出力する。そのため、入力ソート信号ＩＳは、リセット信号ＲＮがローレベルに立ち下がるまで、第１動作クロックＣＫ１の立ち上がりエッジに同期してレベルが反転する。
【0068】
また、リセット信号ＲＮがローレベルからハイレベルに立ち上がった後、入力フラグＦＩがローレベルからハイレベルに立ち上がると、１ビットカウンタ３１ａは、第１動作クロックＣＫ１の立ち上がりエッジに同期してレベルが反転する出力ソート信号ＯＳを出力する。出力ソート信号ＯＳは、入力フラグＦＩがハイレベルの期間には、第１動作クロックＣＫ１の立ち上がりエッジに同期してレベルが反転し、入力フラグＦＩがローレベルの期間には変化しない。
【0069】
入力データＤ０～Ｄ５は、入力ソート信号ＩＳに基づき、マルチプレクサ２２ａ又は２２ｂに選択され、フリップフロップ２３ａ又は２３ｂに入力される。入力データＤＩは、入力ソート信号ＩＳがローレベルの場合、マルチプレクサ２２ａによって選択され、フリップフロップ２３ａに取り込まれる。一方、入力データＤＩは、入力ソート信号ＩＳがハイレベルの場合、マルチプレクサ２２ｂによって選択され、フリップフロップ２３ｂに取り込まれる。すなわち、入力データＤ０、Ｄ２、Ｄ４は、マルチプレクサ２２ａによって選択され、フリップフロップ２３ａに取り込まれる。一方、入力データＤ１、Ｄ３、Ｄ５は、マルチプレクサ２２ｂによって選択され、フリップフロップ２３ｂに取り込まれる。
【0070】
フリップフロップ２３ａ及び２３ｂに取り込まれた入力データは、いずれもマルチプレクサ２２ｃ及び２２ｄに出力される。マルチプレクサ２２ｃは、出力交換信号ＯＸに基づき、フリップフロップ２３ａ又は２３ｂから出力された入力データを選択してフリップフロップ２３ｃに出力する。また、マルチプレクサ２２ｄは、出力交換信号ＯＸに基づき、フリップフロップ２３ａ又は２３ｂから出力された入力データを選択してフリップフロップ２３ｄに出力する。
【0071】
入力ソート信号ＩＳ及び出力ソート信号ＯＳの信号レベルが同じ場合、不一致検出回路３３からローレベルの信号がイネーブル付きレジスタ３４に出力される。イネーブル付きレジスタ３４は、入力フラグＦＩがハイレベルの場合、第１動作クロックＣＫ１の立ち上がりエッジに同期して不一致検出回路３３の出力を取り込み、出力交換信号ＯＸとして出力する。そのため、ローレベルの信号が出力交換信号ＯＸとしてマルチプレクサ２２ｃ及び２２ｄに入力される。
【0072】
これにより、フリップフロップ２３ａから出力された入力データＤ０、Ｄ２、Ｄ４は、マルチプレクサ２２ｃによって選択され、フリップフロップ２３ｃに取り込まれる。一方、フリップフロップ２３ｂから出力された入力データＤ１、Ｄ３、Ｄ５は、マルチプレクサ２２ｄによって選択され、フリップフロップ２３ｄに取り込まれる。
【0073】
この結果、入力データＤ０～Ｄ５の６つのデータは、偶数番と奇数番に分離され、それぞれ第１出力データＤＯ１、第２出力データＤＯ２として出力される。
【0074】
データＤ５が入力された後、入力データＤＩが無効となる期間を挟んで、時刻Ｔ１３において、入力データＤ６が第２動作クロックＣＫ２の立ち上がりと同じタイミングで供給される。この場合、入力ソート信号ＩＳがハイレベルの期間に入力データＤ６、Ｄ８、Ｄ１０、Ｄ１２が供給され、入力ソート信号ＩＳがローレベルの期間に入力データＤ７、Ｄ９、Ｄ１１、Ｄ１３が供給される。そのため、偶数番の入力データＤ６、Ｄ８、Ｄ１０、Ｄ１２がマルチプレクサ２２ｂに選択されフリップフロップ２３ｂに取り込まれ、奇数番の入力データＤ７、Ｄ９、Ｄ１１、Ｄ１３がマルチプレクサ２２ａに選択されフリップフロップ２３ａに取り込まれる。
【0075】
時刻Ｔ１３において、入力フラグＦＩがハイレベルに立ち上がると、第１動作クロックＣＫ１の立ち上がりエッジに同期してレベルが反転する出力ソート信号ＯＳが１ビットカウンタ３１ａから出力される。この場合、入力ソート信号ＩＳと出力ソート信号ＯＳのレベルが一致していないため、不一致検出回路３３からハイレベルの信号がイネーブル付きレジスタ３４に出力される。これにより、第１動作クロックＣＫ１の立ち上がりエッジに同期してハイレベルに立ち上がった出力交換信号ＯＸがイネーブル付きレジスタ３４からマルチプレクサ２２ｃ及び２２ｄに出力される。
【0076】
これにより、偶数番の入力データＤ６、Ｄ８、Ｄ１０、Ｄ１２がマルチプレクサ２２ｃに選択されフリップフロップ２３ｃに取り込まれ、奇数番の入力データＤ７、Ｄ９、Ｄ１１、Ｄ１３がマルチプレクサ２２ｄに選択されフリップフロップ２３ｄに取り込まれる。
【0077】
この結果、入力データＤ６～Ｄ１３の８つのデータは、偶数番と奇数番に分離され、それぞれ第１出力データＤＯ１、第２出力データＤＯ２として出力される。
【0078】
このように、制御回路２１は、入力ソート信号ＩＳと出力ソート信号ＯＳとの状態によってフリップフロップ２３ａ及び２３ｂの出力先（振り分け先）を交換するべきか否かを判定する。そして、制御回路２１は、フリップフロップ２３ａ及び２３ｂの出力先を交換するべきでないと判定した場合、ローレベルの出力交換信号ＯＸをマルチプレクサ２２ｃ及び２２ｄに出力する。一方、制御回路２１は、フリップフロップ２３ａ及び２３ｂの出力先を交換するべきと判定した場合、ハイレベルの出力交換信号ＯＸをマルチプレクサ２２ｃ及び２２ｄに出力する。
【0079】
上記の動作により、入力データＤ０～Ｄ１３（有効な入力データＤＩ）は、入力フラグＦＩがハイレベルである期間の到着順序で、第１出力データＤＯ１、第２出力データＤＯ２に振り分けられて出力される。また、入力フラグＦＩについても、入力データＤＩと組にしたｎ＋１ビット信号として処理することにより、第１出力フラグＦＯ１、第２出力フラグＦＯ２に正しく振り分けることができる。
【0080】
以上により、ブリッジチップ３は、入力フラグＦＩが断続した場合でも、分配順序を守りつつ分離動作を制御することができる。
【0081】
図６は、第１の実施形態のデマルチプレクサの他の動作を説明するためのタイミングチャートである。
図５のタイミングチャートでは、入力データＤ０が第２動作クロックＣＫ２の立ち下がりと同じタイミングで供給され、入力データＤ６が第２動作クロックＣＫ２の立ち上がりと同じタイミングで供給されている。
図５のタイミングチャートでは、入力データＤ０が第２動作クロックＣＫ２の立ち下がりと同じタイミングで供給され、入力データＤ６が第２動作クロックＣＫ２の立ち上がりと同じタイミングで供給されている。
【0082】
これに対し、図６のタイミングチャートでは、入力データＤ０が第２動作クロックＣＫ２の立ち上がりと同じタイミングで供給され、入力データＤ６が第２動作クロックＣＫ２の立ち下がりと同じタイミングで供給されている。
【0083】
具体的には、時刻Ｔ２１において、リセット信号ＲＮがローレベルからハイレベルに立ち上がった後、時刻Ｔ２２において、最初の入力データＤ０が第２動作クロックＣＫ２の立ち上がりと同じタイミングで供給されている。そして、データＤ５が入力された後、入力データＤＩが無効となる期間を挟んで、時刻Ｔ２３において、入力データＤ６が第２動作クロックＣＫ２の立ち下がりと同じタイミングで供給されている。
【0084】
時刻Ｔ２３において、入力フラグＦＩがハイレベル、かつ、入力ソート信号ＩＳと出力ソート信号ＯＳの信号レベルが一致していない場合、第１動作クロックＣＫ１の立ち上がりエッジに同期して出力交換信号ＯＸがハイレベルに立ち上がる。これにより、マルチプレクサ２２ｃ及び２２ｄにおいて、入力データＤＩの出力先が交換されて、正しい出力先に出力される。
【0085】
この結果、入力データＤ０～Ｄ１３は、偶数番と奇数番に分離され、それぞれ第１出力データＤＯ１及び第２出力データＤＯ２として出力される。
【0086】
図７は、第１の実施形態のデマルチプレクサの更に他の動作を説明するためのタイミングチャートである。
時刻Ｔ３１において、リセット信号ＲＮがローレベルからハイレベルに立ち上がった後、時刻Ｔ３２において、最初の入力データＤ０が第２動作クロックＣＫ２の立ち下がりと同じタイミングで供給されている。その後、入力フラグＦ１及び入力データＤＩがランダムな周期で入力される。
時刻Ｔ３１において、リセット信号ＲＮがローレベルからハイレベルに立ち上がった後、時刻Ｔ３２において、最初の入力データＤ０が第２動作クロックＣＫ２の立ち下がりと同じタイミングで供給されている。その後、入力フラグＦ１及び入力データＤＩがランダムな周期で入力される。
【0087】
入力フラグＦ１及び入力データＤＩがランダムな周期で入力される場合であっても、時刻Ｔ３３において、入力フラグＦＩがハイレベル、かつ、入力ソート信号ＩＳと出力ソート信号ＯＳの信号レベルが一致していない場合、第１動作クロックＣＫ１の立ち上がりエッジに同期して出力交換信号ＯＸがハイレベルに立ち上がる。また、時刻Ｔ３４において、入力フラグＦＩがハイレベル、かつ、入力ソート信号ＩＳと出力ソート信号ＯＳの信号レベルが一致している場合、第１動作クロックＣＫ１の立ち上がりエッジに同期して出力交換信号ＯＸがローレベルに立ち下がる。
【0088】
この結果、入力データＤ０～Ｄ１３は、偶数番と奇数番に分離され、それぞれ第１出力データＤＯ１及び第２出力データＤＯ２として出力される。
【0089】
図８は、第１の実施形態のデマルチプレクサの更に他の動作を説明するためのタイミングチャートである。
図７のタイミングチャートでは、データＤ０が第２動作クロックＣＫ２の立ち下がりと同じタイミングで供給されている。
図７のタイミングチャートでは、データＤ０が第２動作クロックＣＫ２の立ち下がりと同じタイミングで供給されている。
【0090】
これに対し、図８のタイミングチャートでは、データＤ０が第２動作クロックＣＫ２の立ち上がりと同じタイミングで供給されている。
【0091】
具体的には、時刻Ｔ４１において、リセット信号ＲＮがローレベルからハイレベルに立ち上がった後、時刻Ｔ４２において、最初の入力データＤ０が第２動作クロックＣＫ２の立ち上がりと同じタイミングで供給されている。その後、入力フラグＦ１及び入力データＤＩがランダムな周期で入力される。
【0092】
入力フラグＦ１及び入力データＤＩがランダムな周期で入力される場合であっても、時刻Ｔ４３において、入力フラグＦＩがハイレベル、かつ、入力ソート信号ＩＳと出力ソート信号ＯＳの信号レベルが一致していない場合、第１動作クロックＣＫ１の立ち上がりエッジに同期して出力交換信号ＯＸがハイレベルに立ち上がる。また、時刻Ｔ４４において、入力フラグＦＩがハイレベル、かつ、入力ソート信号ＩＳと出力ソート信号ＯＳの信号レベルが一致している場合、第１動作クロックＣＫ１の立ち上がりエッジに同期して出力交換信号ＯＸがローレベルに立ち下がる。
【0093】
この結果、入力データＤ０～Ｄ１３は、偶数番と奇数番に分離され、それぞれ第１出力データＤＯ１及び第２出力データＤＯ２として出力される。
【0094】
【0095】
図９に示すように、制御回路２１Ａは、図４に示した制御回路２１の１ビットカウンタ３１ｂに代わり、１ビットカウンタ３１ｃを用いて構成されている。１ビットカウンタ３１ｃは、ＡＮＤゲート５１と、インバータ５２と、フリップフロップ４６とにより構成されている。すなわち、１ビットカウンタ３１ｃは、１ビットカウンタ３１ｂのＸＯＲゲート４５を、ＡＮＤゲート５１及びインバータ５２の組み合わせに置き換えて構成されている。
【0096】
ＡＮＤゲート５１の一方の入力端子には、ＯＲゲート４３の出力信号が入力される。ＡＮＤゲート５１の他方の入力端子には、インバータ５２の出力信号が入力される。ＡＮＤゲート５１は、ＯＲゲート４３の出力信号とインバータ５２の出力信号とのＡＮＤ演算を行い、演算結果をフリップフロップ４６に出力する。
【0097】
フリップフロップ４６は、第１動作クロックＣＫ１の立ち上がりエッジに同期してＡＮＤゲート５１の出力信号を取り込み、入力ソート信号ＩＳとして出力する。インバータ５２は、フリップフロップ４６から出力された入力ソート信号ＩＳのレベルを反転し、ＡＮＤゲート５１に出力する。
【0098】
このような構成により、ＡＮＤゲート５１は、ＯＲゲート４３の出力がローレベルの場合、ローレベルを出力し、ＯＲゲート４３の出力がハイレベルの場合、インバータ５２の出力と同じ論理レベルをフリップフロップ４６に出力する。インバータ５２の出力は、フリップフロップ４６の出力である入力ソート信号ＩＳのレベルを反転した値である。
【0099】
従って、１ビットカウンタ３１ｃは、起動回路３２によって起動されるまで、すなわち、ＯＲゲート４３の出力がハイレベルになるまではローレベルを出力するので、カウント動作を停止している。そして、１ビットカウンタ３１ｃは、起動回路３２によって起動された後、すなわち、ＯＲゲート４３の出力がハイレベルになった後は第１動作クロックＣＫ１の立ち上がりエッジに同期して論理レベルが反転するカウント動作を行う。
【0100】
このように、１ビットカウンタ３１ｃは、図４に示した１ビットカウンタ３１ｂと同様に、起動回路３２によって起動されると、第１動作クロックＣＫ１の立ち上がりエッジに同期してレベルが反転する入力ソート信号ＩＳを出力する。そのため、制御回路２１Ａの動作は、１ビットカウンタ３１ｂを１ビットカウンタ３１ｃに置き換える前の動作と変わらない。
【0101】
一般的に、ＡＮＤゲート５１とインバータ５２の組み合わせは、ＸＯＲゲート４５よりも回路を構成するトランジスタの数が少ない。よって、１ビットカウンタ３１ｃは、１ビットカウンタ３１ｂよりも回路面積及び消費電力を削減することができる。
【0102】
なお、１ビットカウンタ３１ｃは、図４のＸＯＲゲート４５に代わり、ＡＮＤゲート５１とインバータ５２の組み合わせを用いているが、このような構成に限定されるものではない。例えば、ＡＮＤゲート５１とインバータ５２の組み合わせに代わり、ＮＯＲゲートとインバータの組み合わせを用いてもよい。ＡＮＤゲート５１とインバータ５２をＮＯＲゲートとインバータの組み合わせに代えることで、回路を構成するトランジスタの数を更に少なくすることができ、１ビットカウンタ３１ｃよりも回路面積及び消費電力を更に削減することができる。
【0103】
（第２の実施形態）
次に、第２の実施形態について説明する。
図１０は、第２の実施形態に係るブリッジチップの構成を示すブロック図である。なお、図１０において、図１と同様の構成には同一の符号を付している。また、図１０に示すブリッジチップ３Ａは、ブリッジチップ３Ａ内のデマルチプレクサの接続構成のみを示している。
次に、第２の実施形態について説明する。
図１０は、第２の実施形態に係るブリッジチップの構成を示すブロック図である。なお、図１０において、図１と同様の構成には同一の符号を付している。また、図１０に示すブリッジチップ３Ａは、ブリッジチップ３Ａ内のデマルチプレクサの接続構成のみを示している。
【0104】
図１０に示すように、ブリッジチップ３Ａは、デマルチプレクサ１５に加え、デマルチプレクサ１５ａ及び１５ｂを備える。デマルチプレクサ１５、１５ａ、１５ｂは、２進木状に接続されている。具体的には、デマルチプレクサ１５の出力段にデマルチプレクサ１５ａ及び１５ｂが接続されている。
【0105】
そして、デマルチプレクサ１５から出力された第１出力フラグＦＯ１及び第１出力データＤＯ１がデマルチプレクサ１５ａに入力され、第２出力フラグＦＯ２及び第２出力データＤＯ２がデマルチプレクサ１５ｂに入力される。
【0106】
このような構成により、デマルチプレクサ１５、１５ａ、１５ｂは、入力フラグＦＩと、入力データＤＩとを、それぞれ第１′出力フラグＦＯ１′～第４′出力フラグＦＯ４′と、第１′出力データＤＯ１′～第４′出力データＤＯ４′とに振り分ける。なお、デマルチプレクサ１５ａ、１５ｂの構成は、図２～図４に示したデマルチプレクサ１５と同じである。
【0107】
クロック発生器１１は、第１動作クロックＣＫ１及び第２動作クロックＣＫ２に加え、第３動作クロックＣＫ３を生成する。第３動作クロックＣＫ３は、第２動作クロックＣＫ２を２分周したクロックである。
【0108】
デマルチプレクサ１５には、第１動作クロックＣＫ１、第２動作クロックＣＫ２及びリセット信号ＲＮが入力される。デマルチプレクサ１５ａ及び１５ｂには、第２動作クロックＣＫ２、第３動作クロックＣＫ３及びリセット信号ＲＮが入力される。
【0109】
デマルチプレクサ１５は、第１動作クロックＣＫ１、第２動作クロックＣＫ２及びリセット信号ＲＮに基づき、入力フラグＦＩ及び入力データＤＩを、第１出力フラグＦＯ１、第１出力データＤＯ１、第２出力フラグＦＯ２、第２出力データＤＯ２に分離する。デマルチプレクサ１５は、分離した第１出力フラグＦＯ１及び第１出力データＤＯ１をデマルチプレクサ１５ａに出力し、分離した第２出力フラグＦＯ２及び第２出力データＤＯ２をデマルチプレクサ１５ｂに出力する。
【0110】
デマルチプレクサ１５ａは、第２動作クロックＣＫ２、第３動作クロックＣＫ３及びリセット信号ＲＮに基づき、第１出力フラグＦＯ１及び第１出力データＤＯ１を、第１′出力フラグＦＯ１′、第１′出力データＤＯ１′、第３′出力フラグＦＯ３′、第３′出力データＤＯ３′に分離する。
【0111】
デマルチプレクサ１５ｂは、第２動作クロックＣＫ２、第３動作クロックＣＫ３及びリセット信号ＲＮに基づき、第２出力フラグＦＯ２及び第２出力データＤＯ２を、第２′出力フラグＦＯ２′、第２′出力データＤＯ２′、第４′出力フラグＦＯ４′、第４′出力データＤＯ４′に分離する。
【0112】
デマルチプレクサ１５ａ及び１５ｂ内部において、第２動作クロックＣＫ２、第３動作クロックＣＫ３は、デマルチプレクサ１５内部における第１動作クロックＣＫ１、第２動作クロックＣＫ２と同じ機能を果たす。
【0113】
このような構成により、ブリッジチップ３Ａは、例えば半導体記憶装置２が４つのメモリチップを備えている場合、入力フラグＦＩ及び入力データＤＩを第１′出力フラグＦＯ１′～第４′出力フラグＦＯ４′及び第１′出力データＤＯ１′～第４′出力データＤＯ４′に分離し、４つのメモリチップに送信することができる。
【0114】
（第３の実施形態）
次に、第３の実施形態について説明する。
図１１は、第３の実施形態に係るブリッジチップの構成を示すブロック図である。なお、図１１において、図１０と同一の構成については、同一の符号を付して説明を省略する。また、図１１に示すブリッジチップ３Ｂは、ブリッジチップ３Ｂ内のデマルチプレクサの接続構成のみを示している。
次に、第３の実施形態について説明する。
図１１は、第３の実施形態に係るブリッジチップの構成を示すブロック図である。なお、図１１において、図１０と同一の構成については、同一の符号を付して説明を省略する。また、図１１に示すブリッジチップ３Ｂは、ブリッジチップ３Ｂ内のデマルチプレクサの接続構成のみを示している。
【0115】
図１１に示すように、ブリッジチップ３Ｂは、デマルチプレクサ１５、１５ａ及び１５ｂに加え、デマルチプレクサ１５ｃ～１５ｆを備える。デマルチプレクサ１５、１５ａ～１５ｆは、２進木状に接続されている。具体的には、デマルチプレクサ１５の出力段にデマルチプレクサ１５ａ及び１５ｂが接続されている。また、デマルチプレクサ１５ａの出力段にデマルチプレクサ１５ｃ及び１５ｄが接続されている。さらに、デマルチプレクサ１５ｂの出力段にデマルチプレクサ１５ｅ及び１５ｆが接続されている。
【0116】
そして、デマルチプレクサ１５ａから出力された第１′出力フラグＦＯ１′及び第１′出力データＤＯ１′がデマルチプレクサ１５ｃに入力され、第３′出力フラグＦＯ３′及び第３出力データＤＯ３′がデマルチプレクサ１５ｄに入力される。また、デマルチプレクサ１５ｂから出力された第２′出力フラグＦＯ２′及び第２′出力データＤＯ２′がデマルチプレクサ１５ｅに入力され、第４′出力フラグＦＯ４′及び第４′出力データＤＯ４′がデマルチプレクサ１５ｆに入力される。
【0117】
このような構成により、デマルチプレクサ１５、１５ａ～１５ｆは、入力フラグＦＩと、入力データＤＩとを、それぞれ第１″出力フラグＦＯ１″～第８″出力フラグＦＯ８″と、第１″出力データＤＯ１″～第８″出力データＤＯ８″とに振り分ける。デマルチプレクサ１５ｃ～１５ｆの構成は、図２～図４に示したデマルチプレクサ１５と同じである。
【0118】
クロック発生器１１は、第１動作クロックＣＫ１、第２動作クロックＣＫ２、第３動作クロックＣＫ３に加え、第４動作クロックＣＫ４を生成する。第４動作クロックＣＫ４は、第３動作クロックＣＫ３を２分周したクロックである。
【0119】
デマルチプレクサ１５ｃ～１５ｆには、第３動作クロックＣＫ３、第４動作クロックＣＫ４及びリセット信号ＲＮが入力される。
【0120】
デマルチプレクサ１５ｃには、デマルチプレクサ１５ａから第１′出力フラグＦＯ１′及び第１′出力データＤＯ１′が入力される。デマルチプレクサ１５ｃは、第３動作クロックＣＫ３、第４動作クロックＣＫ４及びリセット信号ＲＮに基づき、第１′出力フラグＦＯ１′及び第１′出力データＤＯ１′を、第１″出力フラグＦＯ１″、第１″出力データＤＯ１″、第５″出力フラグＦＯ５″、第５″出力データＤＯ５″に分離する。
【0121】
デマルチプレクサ１５ｄには、デマルチプレクサ１５ａから第３′出力フラグＦＯ３′及び第３′出力データＤＯ３′が入力される。デマルチプレクサ１５ｄは、第３動作クロックＣＫ３、第４動作クロックＣＫ４及びリセット信号ＲＮに基づき、第３′出力フラグＦＯ３′及び第３′出力データＤＯ３′を、第３″出力フラグＦＯ３″、第３″出力データＤＯ３″、第７″出力フラグＦＯ７″、第７″出力データＤＯ７″に分離する。
【0122】
デマルチプレクサ１５ｅには、デマルチプレクサ１５ｂから第２′出力フラグＦＯ２′及び第２′出力データＤＯ２′が入力される。デマルチプレクサ１５ｅは、第３動作クロックＣＫ３、第４動作クロックＣＫ４及びリセット信号ＲＮに基づき、第２′出力フラグＦＯ２′及び第２′出力データＤＯ２′を、第２″出力フラグＦＯ２″、第２″出力データＤＯ２″、第６″出力フラグＦＯ６″、第６″出力データＤＯ６″に分離する。
【0123】
デマルチプレクサ１５ｆには、デマルチプレクサ１５ｂから第４′出力フラグＦＯ４′及び第４′出力データＤＯ４′が入力される。デマルチプレクサ１５ｆは、第３動作クロックＣＫ３、第４動作クロックＣＫ４及びリセット信号ＲＮに基づき、第４′出力フラグＦＯ４′及び第４′出力データＤＯ４′を、第４″出力フラグＦＯ４″、第４″出力データＤＯ４″、第８″出力フラグＦＯ８″、第８″出力データＤＯ８″に分離する。
【0124】
デマルチプレクサ１５ｃ～１５ｆ内部において、第３動作クロックＣＫ３、第４動作クロックＣＫ４は、デマルチプレクサ１５内部における第１動作クロックＣＫ１、第２動作クロックＣＫ２と同じ機能を果たす。
【0125】
このような構成により、ブリッジチップ３Ｂは、例えば半導体記憶装置２が８つのメモリチップを備えている場合、入力フラグＦＩ及び入力データＤＩを第１″出力フラグＦＯ１″～第８″出力フラグＦＯ８″及び第１″出力データＤＯ１″～第８″出力データＤＯ８″に分離し、８つのメモリチップに送信することができる。
【0126】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、一例として示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0127】
１…コントローラ、２…半導体記憶装置、３…ブリッジチップ、４ａ，４ｂ…メモリチップ、１１…クロック発生器、１２…制御器、１３…コントローラ側インターフェイス、１４…ＦＩＦＯバッファ、１５，１５ａ～１５ｆ…デマルチプレクサ、１６ａ，１６ｂ…メモリ側インターフェイス、２１…制御回路、２２ａ～２２ｄ，４８…マルチプレクサ、２３ａ～２３ｄ，４２，４４，４６，４９…フリップフロップ、３１ａ～３１ｃ…１ビットカウンタ、３２…起動回路、３３…不一致検出回路、３４…イネーブル付きレジスタ、４１，４５，４７…ＸＯＲゲート、４３…ＯＲゲート、５１…ＡＮＤゲート、５２…インバータ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】