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特開2024-169345固体撮像装置、固体撮像装置の製造方法、および電子機器
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024169345
(43)【公開日】2024-12-05
(54)【発明の名称】固体撮像装置、固体撮像装置の製造方法、および電子機器
(51)【国際特許分類】
H04N 25/77 20230101AFI20241128BHJP
H04N 25/20 20230101ALI20241128BHJP
H04N 25/772 20230101ALI20241128BHJP
【ＦＩ】
H04N25/77
H04N25/20
H04N25/772
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2024079598
(22)【出願日】2024-05-15
(31)【優先権主張番号】P 2023084857
(32)【優先日】2023-05-23
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】521182560
【氏名又は名称】ブリルニクス シンガポール プライベート リミテッド
(74)【代理人】
【識別番号】110001863
【氏名又は名称】弁理士法人アテンダ国際特許事務所
(72)【発明者】
【氏名】高柳 功
(72)【発明者】
【氏名】池野 理門
(72)【発明者】
【氏名】磯崎 俊之
(72)【発明者】
【氏名】永松 正人
(72)【発明者】
【氏名】盛 一也
(72)【発明者】
【氏名】阿部 啓史
(72)【発明者】
【氏名】宇野 正幸
【テーマコード（参考）】
5C024
【Ｆターム（参考）】
5C024AX01
5C024AX06
5C024CX32
5C024CX41
5C024CY47
5C024GX03
5C024GX06
5C024GX15
5C024GX16
5C024GX18
5C024GY39
5C024GY41
5C024HX13
5C024HX17
5C024HX23
5C024HX51
5C024HX57
(57)【要約】
【課題】冷却を必要とすることなく、ゲイン低下することなく大きな信号積分電荷量と、信号積分中の安定した光感度とを得られ、しかもより低いインターフェイス帯域幅を実現することが可能な固体撮像装置、固体撮像装置の製造方法、および電子機器を提供する。
【解決手段】画素２００は、光を光生成電流に変換する光電変換膜２１０と半導体画素回路２２０とにより形成され、光電変換膜２１０と半導体画素回路２２０が積層され、かつ画素２００内で電気的に結合され、光電変換膜２１０は赤外線ＮＩＲに感度を有している。半導体画素回路２２０は、光生成電流を検出する画素アナログ回路２３０、サンプル ホールド回路２４０、ＡＤＣ２５０、インピクセル ロジック２６０、デジタル メモリ２７０等を含んで構成されている。
【選択図】図３
【解決手段】画素２００は、光を光生成電流に変換する光電変換膜２１０と半導体画素回路２２０とにより形成され、光電変換膜２１０と半導体画素回路２２０が積層され、かつ画素２００内で電気的に結合され、光電変換膜２１０は赤外線ＮＩＲに感度を有している。半導体画素回路２２０は、光生成電流を検出する画素アナログ回路２３０、サンプル ホールド回路２４０、ＡＤＣ２５０、インピクセル ロジック２６０、デジタル メモリ２７０等を含んで構成されている。
【選択図】図３
【特許請求の範囲】
【請求項1】
画素が配置された画素部を有し、
前記画素は、
光を光生成電流に変換する光電変換膜と半導体画素回路とにより形成され、
前記光電変換膜と前記半導体画素回路が積層され、かつ画素内で電気的に結合され、
前記光電変換膜は赤外線に感度を有し、
前記半導体画素回路は前記光生成電流を検出する画素アナログ回路と、
前記画素アナログ回路によるアナログ信号をデジタル信号に変換する画素アナログデジタル（ＡＤ）変換回路と、を含む
固体撮像装置。
前記画素は、
光を光生成電流に変換する光電変換膜と半導体画素回路とにより形成され、
前記光電変換膜と前記半導体画素回路が積層され、かつ画素内で電気的に結合され、
前記光電変換膜は赤外線に感度を有し、
前記半導体画素回路は前記光生成電流を検出する画素アナログ回路と、
前記画素アナログ回路によるアナログ信号をデジタル信号に変換する画素アナログデジタル（ＡＤ）変換回路と、を含む
固体撮像装置。
【請求項2】
前記画素は、
前記画素ＡＤ変換回路による前記デジタル信号を記録する画素デジタルメモリと、
前記デジタルメモリから前記デジタル信号を読み出す画素デジタル読み出し回路と、を含む
請求項１記載の固体撮像装置。
前記画素ＡＤ変換回路による前記デジタル信号を記録する画素デジタルメモリと、
前記デジタルメモリから前記デジタル信号を読み出す画素デジタル読み出し回路と、を含む
請求項１記載の固体撮像装置。
【請求項3】
前記画素アナログ回路は、
前記光電変換膜に印加する電圧を一定に保つ画素内帰還回路と、
前記光生成電流を積分して電圧に変換する画素内積分回路と、
前記画素内積分回路を初期化する画素初期化回路と、
を含む
請求項２記載の固体撮像装置。
前記光電変換膜に印加する電圧を一定に保つ画素内帰還回路と、
前記光生成電流を積分して電圧に変換する画素内積分回路と、
前記画素内積分回路を初期化する画素初期化回路と、
を含む
請求項２記載の固体撮像装置。
【請求項4】
前記画素は、
前記画素アナログ回路と前記画素ＡＤ変換回路の間に、
画素サンプルホールド回路を有し、
前記画素サンプルホールド回路において積分された電圧信号をサンプルホールドした直後に前記画素内積分回路の初期化が可能である
請求項３記載の固体撮像装置。
前記画素アナログ回路と前記画素ＡＤ変換回路の間に、
画素サンプルホールド回路を有し、
前記画素サンプルホールド回路において積分された電圧信号をサンプルホールドした直後に前記画素内積分回路の初期化が可能である
請求項３記載の固体撮像装置。
【請求項5】
前記画素からの画素信号の読み出し制御を行う読み出し部を有し、
前記読み出し部の制御の下、
画素サンプルホールド回路の信号のデジタル変換を開始するとともに、前記画素内積分回路を初期化し、一定あるいは特定パターンの積分時間ごとにサンプルホールドと初期化、ＡＤ変換とを繰り返すことが可能である
請求項４記載の固体撮像装置。
前記読み出し部の制御の下、
画素サンプルホールド回路の信号のデジタル変換を開始するとともに、前記画素内積分回路を初期化し、一定あるいは特定パターンの積分時間ごとにサンプルホールドと初期化、ＡＤ変換とを繰り返すことが可能である
請求項４記載の固体撮像装置。
【請求項6】
前記繰り返しＡＤ変換により得られたデジタル信号を加算しメモリの信号を書き換える画素デジタル加算回路を有する
請求項５記載の固体撮像装置。
請求項５記載の固体撮像装置。
【請求項7】
前記画素ＡＤ変換回路が複数の画素より共有されている
請求項１から６のいずれか一に記載の固体撮像装置。
請求項１から６のいずれか一に記載の固体撮像装置。
【請求項8】
前記画素ＡＤ変換器に入力するランプ波形を共有する画素ごとに調整してデジタル変換ゲインを変更する
請求項７記載の固体撮像装置。
請求項７記載の固体撮像装置。
【請求項9】
画素が配置された画素部を有する固体撮像装置の製造方法であって、
前記画素を、
光を光生成電流に変換する光電変換膜と半導体画素回路とにより形成し、
前記光電変換膜と前記半導体画素回路とを積層させ、かつ画素内で電気的に結合させ、
前記光電変換膜には赤外線に感度をもたせ、
前記半導体画素回路は、
前記光生成電流を検出する画素アナログ回路と、
前記画素アナログ回路によるアナログ信号をデジタル信号に変換する画素アナログデジタル（ＡＤ）変換回路と、を形成する
固体撮像装置の製造方法。
前記画素を、
光を光生成電流に変換する光電変換膜と半導体画素回路とにより形成し、
前記光電変換膜と前記半導体画素回路とを積層させ、かつ画素内で電気的に結合させ、
前記光電変換膜には赤外線に感度をもたせ、
前記半導体画素回路は、
前記光生成電流を検出する画素アナログ回路と、
前記画素アナログ回路によるアナログ信号をデジタル信号に変換する画素アナログデジタル（ＡＤ）変換回路と、を形成する
固体撮像装置の製造方法。
【請求項10】
固体撮像装置と、
前記固体撮像装置に被写体像を結像する光学系と、を有し、
前記固体撮像装置は、
画素が配置された画素部を有し、
前記画素は、
光を光生成電流に変換する光電変換膜と半導体画素回路とにより形成され、
前記光電変換膜と前記半導体画素回路が積層され、かつ画素内で電気的に結合され、
前記光電変換膜は赤外線に感度を有し、
前記半導体画素回路は前記光生成電流を検出する画素アナログ回路と、
前記画素アナログ回路によるアナログ信号をデジタル信号に変換する画素アナログデジタル（ＡＤ）変換回路と、を含む
電子機器。
前記固体撮像装置に被写体像を結像する光学系と、を有し、
前記固体撮像装置は、
画素が配置された画素部を有し、
前記画素は、
光を光生成電流に変換する光電変換膜と半導体画素回路とにより形成され、
前記光電変換膜と前記半導体画素回路が積層され、かつ画素内で電気的に結合され、
前記光電変換膜は赤外線に感度を有し、
前記半導体画素回路は前記光生成電流を検出する画素アナログ回路と、
前記画素アナログ回路によるアナログ信号をデジタル信号に変換する画素アナログデジタル（ＡＤ）変換回路と、を含む
電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、固体撮像装置、固体撮像装置の製造方法、および電子機器に関するものである。
【背景技術】
【0002】
光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置（イメージセンサ）として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが実用に供されている。
ＣＭＯＳイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ（ＰＣ）、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。
ＣＭＯＳイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ（ＰＣ）、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。
【0003】
ＣＭＯＳイメージセンサは、画素毎にフォトダイオード（光電変換素子）および浮遊拡散層（ＦＤ：Floating Diffusion、フローティングディフュージョン)を有するＦＤアンプを持ち合わせており、その読み出しは、画素アレイの中のある一行を選択し、それらを同時に列（カラム）方向へと読み出すような列並列出力型が主流である。
【0004】
ところで、固体撮像装置（ＣＭＯＳイメージセンサ）の画素の構成としては、たとえば一つのフォトダイオード（光電変換素子）に対して、転送素子としての転送トランジスタ、リセット素子としてのリセットトランジスタ、ソースフォロワ素子としてのソースフォロワトランジスタ、および選択素子としての選択トランジスタをそれぞれ一つずつ有する４トランジスタ（４Ｔｒ）構成の基本的な画素を例示することができる。
【0005】
転送トランジスタは、フォトダイオードの電荷蓄積期間には非導通状態に保持され、フォトダイオードの蓄積電荷をフローティングディフュージョンＦＤに転送する転送期間に、ゲートに駆動信号が印加されて導通状態に保持され、フォトダイオードで光電変換された電荷をフローティングディフュージョンＦＤに転送する。
【0006】
リセットトランジスタは、そのゲートにリセット信号が与えられることで、フローティングディフュージョンＦＤの電位を電源ラインの電位にリセットする。
【0007】
フローティングディフュージョンＦＤには、ソースフォロワトランジスタのゲートが接続されている。ソースフォロワトランジスタは、選択トランジスタを介して垂直信号線に接続され、画素部外の負荷回路の定電流源とソースフォロアを構成している。
そして、制御信号（アドレス信号またはセレクト信号)が選択トランジスタのゲートに与えられ、選択トランジスタがオンする。
選択トランジスタがオンすると、ソースフォロワトランジスタはフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線に出力する。垂直信号線を通じて、各画素から出力された電圧は、画素信号読み出し回路としての列並列処理部に出力される。
列並列処理において画像データはたとえばアナログ信号からデジタル信号に変換されて、後段の信号処理部に転送され、ここで所定の画像信号処理を受けて所望の画像が得られる。
そして、制御信号（アドレス信号またはセレクト信号)が選択トランジスタのゲートに与えられ、選択トランジスタがオンする。
選択トランジスタがオンすると、ソースフォロワトランジスタはフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線に出力する。垂直信号線を通じて、各画素から出力された電圧は、画素信号読み出し回路としての列並列処理部に出力される。
列並列処理において画像データはたとえばアナログ信号からデジタル信号に変換されて、後段の信号処理部に転送され、ここで所定の画像信号処理を受けて所望の画像が得られる。
【0008】
上述したように、ＣＭＯＳイメージセンサでは、わずかな光で光電変換により発生した電子を、微小容量で電圧に変換し、さらに微小面積のソースフォロワトランジスタを用いて出力している。
そのため、容量をリセットする際に発生するノイズやトランジスタの素子ばらつきなどの微小なノイズを除去する必要があり、画素毎のリセットレベルと輝度レベル（信号レベル）の差分を出力している。
このように、ＣＭＯＳイメージセンサでは、画素毎のリセットレベルと輝度レベルの差分を出力することで、リセットノイズと閾値ばらつきを除去し、数電子の信号を検出することができる。この差分を検出する動作は、相関二重サンプリング(CDS: Correlated Double Sampling) と呼ばれ、広く用いられている技術である。アレイ状に配置された全て画素に対して、ＣＤＳ読出しを順次行い、１フレーム分の通常の画像データを出力する。
そのため、容量をリセットする際に発生するノイズやトランジスタの素子ばらつきなどの微小なノイズを除去する必要があり、画素毎のリセットレベルと輝度レベル（信号レベル）の差分を出力している。
このように、ＣＭＯＳイメージセンサでは、画素毎のリセットレベルと輝度レベルの差分を出力することで、リセットノイズと閾値ばらつきを除去し、数電子の信号を検出することができる。この差分を検出する動作は、相関二重サンプリング(CDS: Correlated Double Sampling) と呼ばれ、広く用いられている技術である。アレイ状に配置された全て画素に対して、ＣＤＳ読出しを順次行い、１フレーム分の通常の画像データを出力する。
【0009】
たとえば、読み出しスキャン期間において、リセット期間にフローティングディフュージョンＦＤがたとえば電源線の電位（基準電位）にリセットされた後、フローティングディフュージョンＦＤの電荷がＦＤ容量に応じた変換利得をもって電圧信号に変換されて、基準レベルの読み出しリセット信号（基準レベルの信号）Ｖｒｓｔとして垂直信号線に出力される。
続いて、所定の転送期間に、フォトダイオードで光電変換され蓄積された電荷（電子）がフローティングディフュージョンＦＤに転送される。そして、フローティングディフュージョンＦＤの電荷がＦＤ容量に応じた変換利得をもって電圧信号に変換されて、信号レベルの読み出し信号（信号レベルの信号）Ｖｓｉｇとして垂直信号線に出力される。
画素の出力信号は、カラム読み出し回路において差分信号（Ｖｓｉｇ－Ｖｒｓｔ）としてＣＤＳ（相関二重サンプリング）処理される。
続いて、所定の転送期間に、フォトダイオードで光電変換され蓄積された電荷（電子）がフローティングディフュージョンＦＤに転送される。そして、フローティングディフュージョンＦＤの電荷がＦＤ容量に応じた変換利得をもって電圧信号に変換されて、信号レベルの読み出し信号（信号レベルの信号）Ｖｓｉｇとして垂直信号線に出力される。
画素の出力信号は、カラム読み出し回路において差分信号（Ｖｓｉｇ－Ｖｒｓｔ）としてＣＤＳ（相関二重サンプリング）処理される。
【0010】
このように、通常の画素読み出し信号（以下、画素信号という場合もある）ＰＳは、１つの基準レベルの読み出しリセット信号Ｖｒｓｔと１つの信号レベルの読み出し信号Ｖｓｉｇにより形成される。
【0011】
ところで、特性向上のため、高ダイナミックレンジ（ＨＤＲ：High Dynamic Range）を持つ高画質の固体撮像装置（ＣＭＯＳイメージセンサ）を実現する方法が種々提案されている。
【0012】
高ダイナミックレンジ化のアプローチの一つとして、横型オーバーフロー蓄積容量（LOFIC: Lateral Overflow Integration Capacitor）の構成を挙げることができる（たとえば特許文献１参照）。
ＬＯＦＩＣ構成の画素は、上述した４Ｔｒ基本的構成に、蓄積キャパシタおよび蓄積トランジスタが追加されており、同一露光時間にフォトダイオードから溢れた過飽和電荷を捨てずに蓄積キャパシタに蓄積する。
ＬＯＦＩＣ構成の画素は、上述した４Ｔｒ基本的構成に、蓄積キャパシタおよび蓄積トランジスタが追加されており、同一露光時間にフォトダイオードから溢れた過飽和電荷を捨てずに蓄積キャパシタに蓄積する。
【0013】
このＬＯＦＩＣ画素は、フローティングディフュージョンの容量Ｃｆｄ１による変換利得（高利得側：1/Cfd1に比例）と、フローティングディフュージョンの容量Ｃｆｄ１＋蓄積キャパシタＣ２のＬＯＦＩＣ容量Ｃｌｏｆｉｃによる変換利得（低利得側：1/(Cfd1+Clofic)に比例）の２種類を持つことができる。
すなわち、ＬＯＦＩＣ画素では、低変換利得（ＬＣＧ）信号と高変換利得（ＨＣＧ）信号をそれぞれ使用して、大きな飽和と小さなダークノイズを実現する。
すなわち、ＬＯＦＩＣ画素では、低変換利得（ＬＣＧ）信号と高変換利得（ＨＣＧ）信号をそれぞれ使用して、大きな飽和と小さなダークノイズを実現する。
【先行技術文献】
【特許文献】
【0014】
【特許文献1】特開２００５－３２８４９３号公報
【特許文献2】特開２０２０－１１５６０３号
【発明の概要】
【発明が解決しようとする課題】
【0015】
しかしながら、ＬＯＦＩＣには、高変換利得（ＨＣＧ）信号と低変換利得（ＬＣＧ）信号の結合（接合）点におけるＳＮＲの低下という重要な問題がある。
すなわち、ＬＯＦＩＣ構成のみでは、ＬＣＧ信号のｋＴＣノイズを取り除くことができないため、ＨＣＧ信号とＬＣＧ信号の結合点におけるＳＮＲが低下する。
すなわち、ＬＯＦＩＣ構成のみでは、ＬＣＧ信号のｋＴＣノイズを取り除くことができないため、ＨＣＧ信号とＬＣＧ信号の結合点におけるＳＮＲが低下する。
【0016】
たとえば特許文献２には、ＬＯＦＩＣ対象ではないが、低変換利得信号と高変換利得信号の接続点におけるノイズギャップを除去でき、消費電力の増大、回路面積の増大を抑止し可能で、しかも高ダイナミックレンジ化を実現できる固体撮像装置の読み出し回路における画素信号処理部の具体的な回路構成が提案されている。
【0017】
ところで、ＬＯＦＩＣ構造を持つＣＭＯＳイメージセンサでは、高変換利得（ＨＣＧ）信号と低変換利得（ＬＣＧ）信号の信号方向、すなわち、互いにレベル遷移方向が反対であることから、二重読み出し回路が必要となる。
ところが、上記特許文献２に記載の読み出し回路における画素信号処理部は信号方向が互いに同じである単一露光ＨＤＲ（SEHDR）画素から発生のＨＣＧ信号およびＬＣＧ信号の両方を読み取ることが可能であることから、ＬＯＦＩＣ構造を持つＣＭＯＳイメージセンサにはそのまま適用することは困難である。
ところが、上記特許文献２に記載の読み出し回路における画素信号処理部は信号方向が互いに同じである単一露光ＨＤＲ（SEHDR）画素から発生のＨＣＧ信号およびＬＣＧ信号の両方を読み取ることが可能であることから、ＬＯＦＩＣ構造を持つＣＭＯＳイメージセンサにはそのまま適用することは困難である。
【0018】
また、ＬＯＦＩＣ構造を持つＣＭＯＳイメージセンサに適用可能な二重読み出し回路を実現しようとする場合、チップコストを削減するためには、ＬＣＧ信号とＨＣＧ信号の両方を最小限の回路オーバーヘッドで処理でき、また、低消費電力化を実現することが可能な読み出し回路が必要である。
【0019】
ところで、上述した固体撮像装置（イメージセンサ）においては、基本的に、各種電子機器の保有者や使用が許可された使用者が、撮像した画像データを簡単に再生してその画像を見ることができる。
【0020】
近年、イメージング技術として、ＳＷＩＲ (短波長赤外線 1-1.7um-2.5um 波長) イメージング技術が多くのアプリケーションを伴って実用に供されている。
この種のアプリケーションとしては、自動車、大気透視による監視、940nmより2次の強い光でアイセーフアクティブＩＲイメージング、車内モニタ、ナイトビジョン、テクスチャー3Dなど、スマートフォン、ディスプレイなどの監視カメラを通してのＦＡ、物理試験、画像検査等を例示することができる。
この種のアプリケーションとしては、自動車、大気透視による監視、940nmより2次の強い光でアイセーフアクティブＩＲイメージング、車内モニタ、ナイトビジョン、テクスチャー3Dなど、スマートフォン、ディスプレイなどの監視カメラを通してのＦＡ、物理試験、画像検査等を例示することができる。
【0021】
ＳＷＩＲイメージセンサの技術課題の一つに、常温・高温時の大きな熱暗電流（オフセット信号）によるオフセットのキャンセルがある。
可視光の光子 (波長 500 ～ 650 nm) と比較してより低いエネルギーの光子に応答するために、ＳＷＩＲ 光電子変換材料 (Ge、InGaAs、量子ドットなど) のエネルギー バンドギャップはより低く、したがって、そのようなより低いバンドギャップの材料は熱暗電流が大きくより影響を受けやすい。
可視光の光子 (波長 500 ～ 650 nm) と比較してより低いエネルギーの光子に応答するために、ＳＷＩＲ 光電子変換材料 (Ge、InGaAs、量子ドットなど) のエネルギー バンドギャップはより低く、したがって、そのようなより低いバンドギャップの材料は熱暗電流が大きくより影響を受けやすい。
【0022】
大きなオフセットキャンセルを行うには、オフセット信号と実効信号の両方を蓄積するために、ピクセル内に大きな積分容量が必要である。場合によっては、オフセット信号がフォト（光）信号よりもはるかに大きくなる。
【0023】
これまでの技術では、画素の電荷容量を増やす、デバイスを冷却する、暗信号による飽和に先立って高フレームレートで読み出すなどの方法が導入されてきた。
【0024】
（対処すべき課題）
実的な課題として、対処および/または解決すべき多くの課題がある。
実的な課題として、対処および/または解決すべき多くの課題がある。
【0025】
（システムの冷却）
デバイスを冷却することはオフセットを減らす最も効果的な方法あるが、消費電力、サイズ、機構、および温度安定化のための時間が増えるため、スマートフォンや車内モニタなどの消費者向けシステムでは好まれない。
デバイスを冷却することはオフセットを減らす最も効果的な方法あるが、消費電力、サイズ、機構、および温度安定化のための時間が増えるため、スマートフォンや車内モニタなどの消費者向けシステムでは好まれない。
【0026】
（ピクセルの電荷容量を増やす）
キャパシタに信号電荷を充電する場合、最大電圧は、ピクセル読み出し集積回路 (ROIC)の電源電圧によって制限されるので容量値を増やす必要がある。
容量値を増やすことは、通常、ゲインを下げることと同じである。通常、ゲインを下げると、回路の分解能が低下し、入力信号換算ノイズが劣化する。
キャパシタに信号電荷を充電する場合、最大電圧は、ピクセル読み出し集積回路 (ROIC)の電源電圧によって制限されるので容量値を増やす必要がある。
容量値を増やすことは、通常、ゲインを下げることと同じである。通常、ゲインを下げると、回路の分解能が低下し、入力信号換算ノイズが劣化する。
【0027】
もう1つの課題は、ＳＷＩＲ 光伝導材料は通常、電圧に依存する応答性を持ち、オフセット減算の精度に影響を与えることである。
【0028】
（暗信号による飽和に先立つ高フレームレート読み出し）
オフセット飽和を防ぐ高フレームレート読み出しも有効な手段である。
この方式の実際的な課題は、高フレームレートで複数のフレーム信号を加算するための外部ストレージでの信号読み出し帯域幅と信号処理負荷の増加である。
全体として、消費者向け ＳＷＩＲイメージセンサには、冷却の必要がないこと、ゲイン低下することなく大きな信号積分電荷量と、信号積分中の安定した光感度とが得られること、およびより低いインターフェイス帯域幅が要求される。
オフセット飽和を防ぐ高フレームレート読み出しも有効な手段である。
この方式の実際的な課題は、高フレームレートで複数のフレーム信号を加算するための外部ストレージでの信号読み出し帯域幅と信号処理負荷の増加である。
全体として、消費者向け ＳＷＩＲイメージセンサには、冷却の必要がないこと、ゲイン低下することなく大きな信号積分電荷量と、信号積分中の安定した光感度とが得られること、およびより低いインターフェイス帯域幅が要求される。
【0029】
本発明は、冷却を必要とすることなく、ゲイン低下することなく大きな信号積分電荷量と、信号積分中の安定した光感度とを得られ、しかもより低いインターフェイス帯域幅を実現することが可能な固体撮像装置、固体撮像装置の製造方法、および電子機器を提供することにある。
【課題を解決するための手段】
【0030】
上記課題に対処するために、デジタルピクセル、電荷トランスコンダクタンス インテグレーション アンプ (CTIA)、およびピクセル レベルのオーバーサンプリング技術をＳＷＩＲイメージセンサに導入する。
【0031】
本発明の第１の観点の固体撮像装置は、画素が配置された画素部を有し、前記画素は、光を光生成電流に変換する光電変換膜と半導体画素回路とにより形成され、前記光電変換膜と前記半導体画素回路が積層され、かつ画素内で電気的に結合され、前記光電変換膜は赤外線に感度を有し、前記半導体画素回路は前記光生成電流を検出する画素アナログ回路と、前記画素アナログ回路によるアナログ信号をデジタル信号に変換する画素アナログデジタル（ＡＤ）変換回路と、を含む。
【0032】
本発明の第２の観点は、画素が配置された画素部を有する固体撮像装置の製造方法であって、前記画素を、光を光生成電流に変換する光電変換膜と半導体画素回路とにより形成し、前記光電変換膜と前記半導体画素回路とを積層させ、かつ画素内で電気的に結合させ、前記光電変換膜には赤外線に感度をもたせ、前記半導体画素回路は、前記光生成電流を検出する画素アナログ回路と、前記画素アナログ回路によるアナログ信号をデジタル信号に変換する画素アナログデジタル（ＡＤ）変換回路と、を形成する。
【0033】
本発明の第３の観点の電子機器は、固体撮像装置と、前記固体撮像装置に被写体像を結像する光学系と、を有し、前記固体撮像装置は、画素が配置された画素部を有し、前記画素は、光を光生成電流に変換する光電変換膜と半導体画素回路とにより形成され、前記光電変換膜と前記半導体画素回路が積層され、かつ画素内で電気的に結合され、前記光電変換膜は赤外線に感度を有し、前記半導体画素回路は前記光生成電流を検出する画素アナログ回路と、前記画素アナログ回路によるアナログ信号をデジタル信号に変換する画素アナログデジタル（ＡＤ）変換回路と、を含む。
【発明の効果】
【0034】
本発明によれば、冷却を必要とすることなく、ゲイン低下することなく大きな信号積分電荷量と、信号積分中の安定した光感度とを得られ、しかもより低いインターフェイス帯域幅を実現することが可能となる。
【図面の簡単な説明】
【0035】
【図1】本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。
【図2】本発明の第１の実施形態に係る固体撮像装置における画素部の配列構成例を示す図である。
【図3】本発明の第１の実施形態に係る固体撮像装置における画素の構成例を示す回路図である。
【図4】本発明の第１の実施形態に係る固体撮像装置における画素の積層構造を説明するための簡略断面図である。
【図5】本発明の第１の実施形態に係る固体撮像装置における画素の読み出しシーケンスの一例を示すタイミングチャートである。
【図6】本発明の第２の実施形態に係る固体撮像装置における画素の構成例を示す回路図である。
【図7】本発明の第３の実施形態に係る固体撮像装置における画素の構成例を示す回路図である。
【図8】本発明の第４の実施形態に係る固体撮像装置における画素の構成例を示す回路図である。
【図9】本発明の第４の実施形態に係る固体撮像装置における画素の読み出しシーケンスの一例を示すタイミングチャートである。
【図10】本発明の第５の実施形態に係る固体撮像装置における画素のキャリブレーションシステムの構成例を示すブロック図である。
【図11】本発明の第５の実施形態に係る固体撮像装置における画素の読み出しシーケンスの一例を示すタイミングチャートである。
【図12】本発明の実施形態に係る固体撮像装置が適用される電子機器の構成の一例を示す図である。
【発明を実施するための形態】
【0036】
以下、本発明の実施形態を図面に関連付けて説明する。
【0037】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。
図２は、本発明の第１の実施形態に係る固体撮像装置における画素部の配列構成例を示す図である。
図３は、本発明の第１の実施形態に係る固体撮像装置における画素の構成例を示す回路図である。
図４は、本発明の第１の実施形態に係る固体撮像装置における画素の積層構造を説明するための簡略断面図である。
図５（Ａ）～（Ｄ）は、本発明の第１の実施形態に係る固体撮像装置における読み出し画素の読み出しシーケンスの一例を示すタイミングチャートである。
図１は、本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。
図２は、本発明の第１の実施形態に係る固体撮像装置における画素部の配列構成例を示す図である。
図３は、本発明の第１の実施形態に係る固体撮像装置における画素の構成例を示す回路図である。
図４は、本発明の第１の実施形態に係る固体撮像装置における画素の積層構造を説明するための簡略断面図である。
図５（Ａ）～（Ｄ）は、本発明の第１の実施形態に係る固体撮像装置における読み出し画素の読み出しシーケンスの一例を示すタイミングチャートである。
【0038】
本実施形態において、固体撮像装置１０は、図２に示すように、画素部２０に形成される画素配列とデータ読み出し回路（画素回路）で構成されるセンサたとえばＳＷＩＲセンサにより構成される。
【0039】
この固体撮像装置１０は、図１に示すように、撮像部としての画素部２０、垂直走査回路（行走査回路）３０、画素信号処理部を含む読み出し回路４０、水平走査回路（列走査回路）５０、およびタイミング制御回路６０を主構成要素として有している。
これらの構成要素のうち、たとえば垂直走査回路３０、読み出し回路４０、水平走査回路５０、およびタイミング制御回路６０により画素信号の読み出し部７０が構成される。
これらの構成要素のうち、たとえば垂直走査回路３０、読み出し回路４０、水平走査回路５０、およびタイミング制御回路６０により画素信号の読み出し部７０が構成される。
【0040】
本第１の実施形態では、画素（ピクセル）レベルのデータのオーバーサンプリングと蓄積により、ＤＰＳでデータの飽和レベルを上げており、ソースフォロアの代わりにＣＴＩＡ回路を使用することで、ＱＤ層のバイアスを一定に保ち、暗電流を安定させている。
【0041】
ＣＴＩＡを使用した ＤＰＳ（デジタルピクセルセンサ）によるデジタルフレーム オーバーサンプリングにより、以下に示すような、特徴的な構成、機能を得ることができる。
【0042】
（デジタル フレームオーバーサンプリングとデジタル アキュムレーション）
・ＤＰＳ アプローチをとることで、デジタル領域でのデータ蓄積が可能となる。
・高速 ＡＤＣとデジタル加算器によるサブフレームオーバーサンプリングにより、オフセット キャンセルのダイナミック レンジを向上させることが可能となる。
・ＤＰＳ アプローチをとることで、デジタル領域でのデータ蓄積が可能となる。
・高速 ＡＤＣとデジタル加算器によるサブフレームオーバーサンプリングにより、オフセット キャンセルのダイナミック レンジを向上させることが可能となる。
【0043】
（ＣＴＩＡ読み出し回路によるＱＤバイアス条件の固定）
・ＱＤバイアスは、フィードバックによって基準電位ＶＲＥＦにほぼ固定される。誤差～ＶＳＩＧ/Ａｖ（Ａｖはアンプのゲイン、ＶＳＩＧは出力信号電圧）なのでＱＤバイアス変動は１/Ａｖに抑制され、アンプゲインを上げることで変動がほとんど無視できる。
・ＱＤバイアスは、フィードバックによって基準電位ＶＲＥＦにほぼ固定される。誤差～ＶＳＩＧ/Ａｖ（Ａｖはアンプのゲイン、ＶＳＩＧは出力信号電圧）なのでＱＤバイアス変動は１/Ａｖに抑制され、アンプゲインを上げることで変動がほとんど無視できる。
【0044】
（基本アーキテクチャ）
本第１の実施形態において、画素部２０に行列状に配列される画素２００は、基本的に、図２に示すような構成を有している。Ａ－Ａ’に沿った１画素の断面図を図４に示す。
すなわち、画素２００は、光電変換膜（層、材料）２１０と半導体画素回路２２０により構成されている。光電変換材料は、ＮＩＲ（赤外線）/ＳＷＩＲ（短波長赤外線）に感度がある。
本第１の実施形態において、画素部２０に行列状に配列される画素２００は、基本的に、図２に示すような構成を有している。Ａ－Ａ’に沿った１画素の断面図を図４に示す。
すなわち、画素２００は、光電変換膜（層、材料）２１０と半導体画素回路２２０により構成されている。光電変換材料は、ＮＩＲ（赤外線）/ＳＷＩＲ（短波長赤外線）に感度がある。
【0045】
画素２００は、図３に示すように、光電変換電流を検出する画素アナログ（アンプ）回路２３０、サンプルホールド回路２４０、ＡＤＣ２５０、インピクセル ロジック２６０、およびデジタル メモリ２７０を含んで構成されている。
アナログ回路（アンプ）２３０は、フィードバック動作により、光電変換層２１０の電流積分器および電圧安定器としても機能する。
アナログ回路（アンプ）２３０は、フィードバック動作により、光電変換層２１０の電流積分器および電圧安定器としても機能する。
【0046】
より具体的には、画素２００は、光を光生成電流に変換する光電変換膜２１０と半導体画素回路２２０とにより形成されている。
光電変換膜２１０と半導体画素回路２２０が積層され、かつ画素２００内で電気的に結合され、またたとえば、光電変換膜２１０は赤外線ＮＩＲに感度を有している。
光電変換膜２１０と半導体画素回路２２０が積層され、かつ画素２００内で電気的に結合され、またたとえば、光電変換膜２１０は赤外線ＮＩＲに感度を有している。
【0047】
半導体画素回路２２０は、光生成電流を検出する画素アナログ回路２３０と、画素アナログ回路２３０によるアナログ信号をデジタル信号に変換する画素アナログデジタル（ＡＤ）変換回路（ＡＤＣ）２５０と、を含んで構成されている。
【0048】
画素２００は、画素ＡＤ変換回路２５０によるデジタル信号を記録する画素デジタルメモリ２７０と、デジタルメモリ２７０からデジタル信号を読み出す画素デジタル読み出し回路２８０と、を含む。
【0049】
画素アナログ回路２３０は、光電変換膜に印加する電圧を一定に保つ画素内帰還回路２３１と、光生成電流を積分して電圧に変換する画素内積分回路２３２と、積分回路２３２を初期化する画素初期化回路２３３と、を含む。
【0050】
画素アナログ回路２３０と画素ＡＤ変換回路２５０との間に、画素サンプルホールド回路２４０を有する。
そして、画素サンプルホールド回路２４０において積分された電圧信号をサンプルホールドした直後に画素内積分回路２３２の初期化を行い図５のunit exposure time で示す周期のサブフレームの積分が可能である。
そして、画素サンプルホールド回路２４０において積分された電圧信号をサンプルホールドした直後に画素内積分回路２３２の初期化を行い図５のunit exposure time で示す周期のサブフレームの積分が可能である。
【0051】
画素２００からの画素信号の読み出し制御を行う読み出し部７０を有し、読み出し部７０の制御の下、画素サンプルホールド回路２４０の信号のデジタル変換を開始するとともに、画素内積分回路２３２を初期化し、一定あるいは特定パターンの積分時間ごとにサブフレームのサンプルホールドと初期化、ＡＤ変換とを繰り返すことが可能である。
【0052】
繰り返しＡＤ変換により得られたサブフレームのデジタル信号を加算しメモリの信号を書き換える画素デジタル加算回路２９０を有することで画素単位での加算が可能である。
【0053】
また、後述するように、画素ＡＤ変換回路２５０が複数の画素より共有されている構成も可能である。
【0054】
また、画素ＡＤ変換回路２５０に入力するランプ波形を共有する画素ごとに調整してデジタル変換ゲインを変更するデジタル加算回路２９０を有することも可能である。
【0055】
（ピクセルレベルのオーバーサンプリング）
インピクセルロジック回路２６０に、デジタル加算回路２９０は実装可能である。
総露光時間（Total exposure time）中、アナログ積分信号(Vpix)はより高速なサイクル（Unit exposure time）でデジタルに変換され、すべてのデジタルデータはデジタル加算回路（加算器）２９０によってデジタル積分される。積分信号電荷量に相当する等価的なLFW（Linear Full Well）は、露光時間中のＡＤＣ２５０のサブフレーム積分/加算の回数によって増加する。
インピクセルロジック回路２６０に、デジタル加算回路２９０は実装可能である。
総露光時間（Total exposure time）中、アナログ積分信号(Vpix)はより高速なサイクル（Unit exposure time）でデジタルに変換され、すべてのデジタルデータはデジタル加算回路（加算器）２９０によってデジタル積分される。積分信号電荷量に相当する等価的なLFW（Linear Full Well）は、露光時間中のＡＤＣ２５０のサブフレーム積分/加算の回数によって増加する。
【0056】
全露光時間中、光電変換層のバイアス（Vin）はアンプ２３０からのフィードバックにより VREF に保たれ、光電変換特性の安定性が確保される。
デジタル加算(前述のピクセル レベルのオーバーサンプリング)により、アナログ ゲインを低下させることなく、データをデジタルドメインに蓄積できる。さらに、電圧ドメインでアナログメモリ(コンデンサ)に加算積分する場合と比べると、アナログメモリのリーク電流に影響されないので、積分時間中の時間依存のデータ劣化を防ぐ。
デジタル加算(前述のピクセル レベルのオーバーサンプリング)により、アナログ ゲインを低下させることなく、データをデジタルドメインに蓄積できる。さらに、電圧ドメインでアナログメモリ(コンデンサ)に加算積分する場合と比べると、アナログメモリのリーク電流に影響されないので、積分時間中の時間依存のデータ劣化を防ぐ。
【0057】
図１に戻る。
【0058】
垂直走査回路３０は、タイミング制御回路６０の制御に応じてシャッター行および読み出し行において行走査制御線を通して画素の駆動を行う。
また、垂直走査回路３０は、アドレス信号に従い、信号の読み出しを行うリード行と、光電変換膜２１０に蓄積された電荷をリセットするシャッター行の行アドレスの行選択信号を出力する。
また、垂直走査回路３０は、アドレス信号に従い、信号の読み出しを行うリード行と、光電変換膜２１０に蓄積された電荷をリセットするシャッター行の行アドレスの行選択信号を出力する。
【0059】
水平走査回路５０は、読み出し回路４０の複数の画素信号処理部で処理された信号を走査して水平方向に転送し、図示しない信号処理回路に出力する。
【0060】
タイミング制御回路６０は、画素部２０、垂直走査回路３０、読み出し回路４０、水平走査回路５０等の信号処理に必要なタイミング信号を生成する。
【0061】
以上説明したように、本第１の実施形態では、画素（ピクセル）レベルのＡＤ変換データのオーバーサンプリングとデジタル積分により、ＤＰＳでデータの飽和レベルを上げており、ソースフォロアの代わりにＣＴＩＡ 回路を使用することで、ＱＤ層のバイアスを一定に保ち、暗電流を安定させていることに加えて、少なくとも以下の構成を含んでいる。
すなわち、画素２００は、光電変換膜（層、材料）２１０と半導体画素回路２２０により構成されている。光電変換材料は、ＮＩＲ（赤外線）/ＳＷＩＲ（短波長赤外線）に感度がある。画素２００は、光電変換電流を検出する画素アナログ（アンプ）回路２３０、サンプルホールド回路２４０、ＡＤＣ２５０、インピクセル ロジック２６０、およびデジタル メモリ２７０を含んで構成されている。
アナログ回路（アンプ）２３０は、フィードバック動作により、光電変換層２１０の電流積分器および電圧安定器としても機能する。
すなわち、画素２００は、光電変換膜（層、材料）２１０と半導体画素回路２２０により構成されている。光電変換材料は、ＮＩＲ（赤外線）/ＳＷＩＲ（短波長赤外線）に感度がある。画素２００は、光電変換電流を検出する画素アナログ（アンプ）回路２３０、サンプルホールド回路２４０、ＡＤＣ２５０、インピクセル ロジック２６０、およびデジタル メモリ２７０を含んで構成されている。
アナログ回路（アンプ）２３０は、フィードバック動作により、光電変換層２１０の電流積分器および電圧安定器としても機能する。
【0062】
半導体画素回路２２０は、光生成電流を検出する画素アナログ回路２３０と、サンプル ホールド回路２４０と、画素アナログ回路２３０によるアナログ信号をデジタル信号に変換する画素アナログデジタル（ＡＤ）変換回路（ＡＤＣ）２５０と、を含んで構成されている。画素２００は、画素ＡＤ変換回路２５０によるデジタル信号を記録する画素デジタルメモリ２７０と、デジタルメモリ２７０からデジタル信号を読み出す画素デジタル読み出し回路２８０と、を含む。
画素アナログ回路２３０は、光電変換膜に印加する電圧を一定に保つ画素内帰還回路２３１と、光生成電流を積分して電圧に変換する画素内積分回路２３２と、積分回路２３２を初期化する画素初期化回路２３３とを含む。
画素アナログ回路２３０と画素ＡＤ変換回路２５０との間に、画素サンプルホールド回路２４０を有する。
そして、画素サンプルホールド回路２４０において積分された電圧信号をサンプルホールドした直後に画素内積分回路２３２の初期化して次のサブフレーム積分が可能である。
画素アナログ回路２３０は、光電変換膜に印加する電圧を一定に保つ画素内帰還回路２３１と、光生成電流を積分して電圧に変換する画素内積分回路２３２と、積分回路２３２を初期化する画素初期化回路２３３とを含む。
画素アナログ回路２３０と画素ＡＤ変換回路２５０との間に、画素サンプルホールド回路２４０を有する。
そして、画素サンプルホールド回路２４０において積分された電圧信号をサンプルホールドした直後に画素内積分回路２３２の初期化して次のサブフレーム積分が可能である。
【0063】
したがって、本第１の実施形態によれば、冷却を必要とすることなく、ゲイン低下することなく大きな信号積分電荷量と、信号積分中の安定した光感度とを得られ、しかもより低いインターフェイス帯域幅を実現することが可能となる。
【0064】
（第２の実施形態）
図６は、本発明の第２の実施形態に係る固体撮像装置における画素の構成例を示す回路図である。
図６は、本発明の第２の実施形態に係る固体撮像装置における画素の構成例を示す回路図である。
【0065】
本第２の実施形態に係る固体撮像装置１０Ａが、上述した第１の実施形態の固体撮像装置１０と異なる点は、以下の通りである。
【0066】
すなわち、本第２の実施形態に係る固体撮像装置１０Ａの画素２００Ａにおいては、複数の画素（サブピクセル）２００Ａによりインピクセルロジック回路２６０を共有している。
【0067】
（複数のピクセルによるインピクセル ロジック回路の共有）
ＳＷＩＲセンサシステムにおいては、インピクセル ロジック回路２６０に実装されるデジタル加算器２９０とメモリ コントローラには多数のトランジスタが必要である。
そこで、本第２の実施形態においては、複数のサブピクセルによりインピクセル ロジック回路２６０を共有させている。
これにより、本第２の実施形態によれば、サブピクセルあたりのロジックトランジスタの総数を減少させることが可能となる。
ＳＷＩＲセンサシステムにおいては、インピクセル ロジック回路２６０に実装されるデジタル加算器２９０とメモリ コントローラには多数のトランジスタが必要である。
そこで、本第２の実施形態においては、複数のサブピクセルによりインピクセル ロジック回路２６０を共有させている。
これにより、本第２の実施形態によれば、サブピクセルあたりのロジックトランジスタの総数を減少させることが可能となる。
【0068】
本第２の実施形態によれば、上述した第１の実施形態の効果と同様の効果得ることができることはもとより、消費電力の増大、回路面積の増大を大きく抑止することが可能となる利点がある。
【0069】
（第３の実施形態）
図７は、本発明の第３の実施形態に係る固体撮像装置における画素の構成例を示す回路図である。
図７は、本発明の第３の実施形態に係る固体撮像装置における画素の構成例を示す回路図である。
【0070】
本第３の実施形態に係る固体撮像装置１０Ｂが、上述した第２の実施形態の固体撮像装置１０Ａと異なる点は、以下の通りである。
【0071】
すなわち、本第３の実施形態に係る固体撮像装置１０Ｂの画素２００Ｂにおいては、複数の画素（サブピクセル）２００ＢにＡＤＣ２５０およびインピクセルロジック回路２６０を共有している。
【0072】
（複数のピクセルによるインピクセル ロジック回路とＡＤＣの共有）
ＳＷＩＲセンサシステムにおいては、複数のサブピクセルによりＡＤＣ２５０とインピクセルロジック回路２６０を共有する。なおこの実施形態ではメモリ２７０としてラッチ回路を使用した構成を示している。
ピクセル信号は、各サブピクセル内でサンプリングおよびホールドされた後、選択スイッチ（Select）を介して共有ＡＤＣによって順次デジタルに変換される。
サンプルホールド（S/H） スイッチ２４０とセレクト スイッチＳＳＷの間に電圧バッファＶＢＦを配置して、セレクトスイッチＳＳＷの影響と ＡＤＣ２５０のキックバック効果を抑えることができる。
これにより、本第３の実施形態においては、ロジック トランジスタだけでなく、サブピクセルあたりのアナログ デバイスの数も削減することができる。
ＳＷＩＲセンサシステムにおいては、複数のサブピクセルによりＡＤＣ２５０とインピクセルロジック回路２６０を共有する。なおこの実施形態ではメモリ２７０としてラッチ回路を使用した構成を示している。
ピクセル信号は、各サブピクセル内でサンプリングおよびホールドされた後、選択スイッチ（Select）を介して共有ＡＤＣによって順次デジタルに変換される。
サンプルホールド（S/H） スイッチ２４０とセレクト スイッチＳＳＷの間に電圧バッファＶＢＦを配置して、セレクトスイッチＳＳＷの影響と ＡＤＣ２５０のキックバック効果を抑えることができる。
これにより、本第３の実施形態においては、ロジック トランジスタだけでなく、サブピクセルあたりのアナログ デバイスの数も削減することができる。
【0073】
本第３の実施形態によれば、上述した第１の実施形態および第２の実施形態の効果と同様の効果を得ることができることはもとより、消費電力の増大、回路面積の増大を大きく抑止することが可能となる利点がある。
【0074】
（第４の実施形態）
図８は、本発明の第４の実施形態に係る固体撮像装置における画素の構成例を示す回路図である。
図９は、本発明の第４の実施形態に係る固体撮像装置における画素の読み出しシーケンスの一例を示すタイミングチャートである。
図８はシングルスロープ(SS)ＡＤＣを使用して、メモリにラッチ回路を適用した場合の回路図を、図９はフレームオーバーサンプリング動作を示している。
図８は、本発明の第４の実施形態に係る固体撮像装置における画素の構成例を示す回路図である。
図９は、本発明の第４の実施形態に係る固体撮像装置における画素の読み出しシーケンスの一例を示すタイミングチャートである。
図８はシングルスロープ(SS)ＡＤＣを使用して、メモリにラッチ回路を適用した場合の回路図を、図９はフレームオーバーサンプリング動作を示している。
【0075】
本第４の実施形態においては、ＳＳ ＡＤＣを採用することにより、画素構成がシンプルになるという利点がある。
なお、ＶＲＡＭＰとデジタル カウント コードは共通であり、ＡＤ変換ゲイン制御と変換速度を適応的に可変して適用することができる。
なお、ＶＲＡＭＰとデジタル カウント コードは共通であり、ＡＤ変換ゲイン制御と変換速度を適応的に可変して適用することができる。
【0076】
（第５の実施形態）
図１０は、本発明の第５の実施形態に係る固体撮像装置における画素のキャリブレーションシステムの構成例を示すブロック図である。
図１１は、本発明の第５の実施形態に係る固体撮像装置における画素の読み出しシーケンスの一例を示すタイミングチャートである。
図１０は、本発明の第５の実施形態に係る固体撮像装置における画素のキャリブレーションシステムの構成例を示すブロック図である。
図１１は、本発明の第５の実施形態に係る固体撮像装置における画素の読み出しシーケンスの一例を示すタイミングチャートである。
【0077】
本第５の実施形態は、固体撮像装置１０Ｄにおいて暗信号データを用いた暗信号減算に関するものである。
【0078】
露光時間中のｎ回のＡＤＣ/データ加算の場合、光変換層での固定バイアス条件によって引き起こされる暗電流の安定性を考慮すると、全暗電流は単位露光時間中の暗電流（Dark）のn倍と仮定することができる。
単位露光時間のピクセル個別の暗信号を事前に測定し、キャリブレーションシステム２０００に保存する。オフセットのキャリブレーションは、ｎ回ＡＤＣ/データ加算された信号データをSig(raw)とすると以下の式によって行われる。
単位露光時間のピクセル個別の暗信号を事前に測定し、キャリブレーションシステム２０００に保存する。オフセットのキャリブレーションは、ｎ回ＡＤＣ/データ加算された信号データをSig(raw)とすると以下の式によって行われる。
【0079】
（数１）
Sig = Sig(raw)－ｎ×Dark (Unit exposure time)
Sig = Sig(raw)－ｎ×Dark (Unit exposure time)
【0080】
なお、オフセット計算では、温度に応じた係数をDarkに乗じることで温度依存性も考慮できる。
このスキームを使用すると、オフセット キャリブレーションは柔軟で、さまざまな露光時間に簡単に対応することができる。
このキャリブレーションプロセスは、ピクセルドメイン、オンチップドメイン、および外部で実行することができる。
このスキームを使用すると、オフセット キャリブレーションは柔軟で、さまざまな露光時間に簡単に対応することができる。
このキャリブレーションプロセスは、ピクセルドメイン、オンチップドメイン、および外部で実行することができる。
【0081】
以上説明した固体撮像装置１０，１０Ａ～１０Ｄは、デジタルカメラやビデオカメラ、携帯端末、あるいは監視用カメラ、医療用内視鏡用カメラなどの電子機器に、撮像デバイスとして適用することができる。
【0082】
図１２は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載した電子機器の構成の一例を示す図である。
【0083】
本電子機器３００は、図１２に示すように、本実施形態に係る固体撮像装置１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄが適用可能なＳＷＩＲイメージセンサ３１０を有する。
さらに、電子機器３００は、このＳＷＩＲイメージセンサ３１０の画素領域に入射光を導く（被写体像を結像する）光学系（レンズ等）３２０を有する。
電子機器３００は、ＣＭＯＳイメージセンサ３１０の出力信号を処理する信号処理回路(ＰＲＣ)３３０を有する。
さらに、電子機器３００は、このＳＷＩＲイメージセンサ３１０の画素領域に入射光を導く（被写体像を結像する）光学系（レンズ等）３２０を有する。
電子機器３００は、ＣＭＯＳイメージセンサ３１０の出力信号を処理する信号処理回路(ＰＲＣ)３３０を有する。
【0084】
信号処理回路３３０は、ＳＷＩＲイメージセンサ３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３３０で
処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。
信号処理回路３３０で
処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。
【0085】
上述したように、ＳＷＩＲイメージセンサ３１０として、前述した固体撮像装置１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄを搭載することで、高性能、小型、低コストのカメラシステムを提供することが可能となる。
そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。
そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。
【符号の説明】
【0086】
１０，１０Ａ～１０Ｄ・・・固体撮像装置、２０・・・画素部、２００，２００A～２００Ｄ・・・画素、２１０・・・光電変換膜（層、材料）、２２０・・・半導体画素回路、２３０・・・画素アナログ回路、２４０・・・サンプル ホールド回路、２５０・・・ＡＤＣ、２６０・・・インピクセル ロジック、２７０・・・デジタルメモリ、２９０・・・デジタル加算回路（加算器）、３０・・・垂直走査回路、４０・・・読み出し回路、５０・・・水平走査回路、６０・・・タイミング制御回路、７０・・・読み出し部、３００・・・電子機器、３１０・・・ＳＷＩＲイメージセンサ、３２０・・・光学系、３３０・・・信号処理回路（ＰＲＣ）。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】