特開 2024-16964 電力システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024016964

(43)【公開日】2024-02-08

(54)【発明の名称】電力システム

(51)【国際特許分類】

   H02H 3/02 20060101AFI20240201BHJP

【ＦＩ】

H02H3/02 G

H02H3/02 H

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022119281

(22)【出願日】2022-07-27

(71)【出願人】

【識別番号】501137636

【氏名又は名称】東芝三菱電機産業システム株式会社

(74)【代理人】

【識別番号】100108062

【弁理士】

【氏名又は名称】日向寺 雅彦

(74)【代理人】

【識別番号】100168332

【弁理士】

【氏名又は名称】小崎 純一

(74)【代理人】

【識別番号】100146592

【弁理士】

【氏名又は名称】市川 浩

(74)【代理人】

【識別番号】100172188

【弁理士】

【氏名又は名称】内田 敬人

(72)【発明者】

【氏名】市橋 憲幸

(72)【発明者】

【氏名】狼 智久

(72)【発明者】

【氏名】保科 俊一朗

(72)【発明者】

【氏名】田中 功太郎

【テーマコード（参考）】

5G142

【Ｆターム（参考）】

5G142AC06

5G142BC02

5G142BD01

5G142BD06

5G142BD07

5G142DD03

5G142DD17

5G142GG07

(57)【要約】

【課題】制御装置にプログラマブルロジックデバイスを用いた場合にも、意図しない停止を抑制することができる電力システムを提供する。
【解決手段】電力の供給に関する所定の動作を行う主回路部と、主回路部の動作を制御する制御装置と、を備え、制御装置は、回路構成情報に基づいて回路構成を変更可能な論理回路部と、論理回路部に構成された回路の全体についてソフトエラーの発生の検出を行うソフトエラー検出部と、を有するプログラマブルロジックデバイスと、論理回路部に構成された回路のうちの重要箇所に発生したソフトエラーの検出を行う検出回路と、を有し、検出回路が重要箇所のソフトエラーを検出した際に、主回路部の動作を停止させる制御を行い、ソフトエラー検出部のみがソフトエラーを検出した際には、主回路部の動作を継続させる制御を行う電力システムが提供される。
【選択図】図１

【特許請求の範囲】

【請求項1】

電力の供給に関する所定の動作を行う主回路部と、
前記主回路部の動作を制御する制御装置と、
を備え、
前記制御装置は、
回路構成情報に基づいて回路構成を変更可能な論理回路部と、前記論理回路部に構成された回路の全体についてソフトエラーの発生の検出を行うソフトエラー検出部と、を有し、前記論理回路部に構成された前記回路により、前記主回路部の動作の制御に関する所定の処理を行うプログラマブルロジックデバイスと、
前記論理回路部に構成された前記回路のうちの重要箇所に発生したソフトエラーの検出を行う検出回路と、
を有し、前記検出回路が前記重要箇所のソフトエラーを検出した際に、前記主回路部の前記動作を停止させる制御を行い、前記検出回路が前記重要箇所のソフトエラーを検出せず、前記ソフトエラー検出部のみが前記ソフトエラーを検出した際には、前記主回路部の前記動作を継続させる制御を行う電力システム。

【請求項2】

前記制御装置は、前記ソフトエラーの発生を報知するための報知部をさらに有し、前記ソフトエラー検出部が前記ソフトエラーを検出した際に、前記ソフトエラーの発生を前記報知部から報知する制御を行う請求項１記載の電力システム。

【請求項3】

前記制御装置は、前記回路構成情報を記憶する不揮発性の記憶部をさらに有し、
前記プログラマブルロジックデバイスは、電源の投入毎に、前記記憶部から前記回路構成情報を読み込むことにより、前記論理回路部に前記回路を構成する請求項１記載の電力システム。

【請求項4】

前記制御装置は、アナログ信号をデジタル信号に変換する変換回路を有し、
前記論理回路部に構成された前記回路は、前記変換回路の制御を行う制御部を有し、
前記検出回路は、前記制御部を前記重要箇所とし、前記制御部に発生したソフトエラーの検出を行う請求項１記載の電力システム。

【請求項5】

前記検出回路は、前記変換回路によって前記アナログ信号から前記デジタル信号に変換された後の変換結果の値が所定時間以上変化しない場合に、前記制御部にソフトエラーが発生したことを検出する請求項４記載の電力システム。

【請求項6】

複数の前記主回路部と、
複数の前記主回路部のそれぞれの動作を制御する複数の前記制御装置と、
を備え、
複数の前記制御装置のそれぞれは、前記検出回路が前記重要箇所のソフトエラーを検出した際に、複数の前記主回路部のそれぞれの前記動作を停止させる制御を行う請求項１～５のいずれか１つに記載の電力システム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、電力システムに関する。

【背景技術】

【0002】

電力系統や鉄道などの社会インフラ、及び工場設備などに用いられる比較的大きな規模の電力システムがある。電力システムは、電力の経路の切り替えや電力の変換など電力の供給に関する所定の動作を行う主回路部と、主回路部の動作を制御する制御装置と、を備える。

【0003】

こうした電力システムの制御装置にＦＰＧＡ（Field Programmable Gate Array）などのプログラマブルロジックデバイスを用いることが行われている。プログラマブルロジックデバイスを用いた場合には、プログラムの変更によって回路構成を任意に変更することができ、例えば、ＡＳＩＣなどの専用ＩＣを用いる場合と比べて、仕様変更などを容易に行うことができる。例えば、電力システムの開発コストの低減を図ることができる。

【0004】

一方で、プログラマブルロジックデバイスを用いた制御装置では、宇宙線の影響などによるプログラマブルロジックデバイスの内部状態の意図しない変化により、プログラマブルロジックデバイスにソフトエラーが発生してしまう可能性がある。プログラマブルロジックデバイスのソフトエラーの発生は、制御装置の誤動作などの要因となり、電力システムの重故障の発生につながってしまう可能性がある。このため、制御装置にプログラマブルロジックデバイスを用いた電力システムでは、プログラマブルロジックデバイスのソフトエラーの検出を行い、ソフトエラーの検出に応じて電力システムを停止させることを行っている。

【0005】

しかしながら、社会インフラや工場設備などの比較的大きな規模の電力システムでは、電力システムの停止が周囲に大きな影響を与えてしまう。このため、比較的大きな規模の電力システムでは、意図しない電力システムの停止を極力抑制できるようにすることが求められている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２０２１－１９３９４号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

実施形態は、制御装置にプログラマブルロジックデバイスを用いた場合にも、意図しない停止を抑制することができる電力システムを提供する。

【課題を解決するための手段】

【0008】

実施形態によれば、電力の供給に関する所定の動作を行う主回路部と、前記主回路部の動作を制御する制御装置と、を備え、前記制御装置は、回路構成情報に基づいて回路構成を変更可能な論理回路部と、前記論理回路部に構成された回路の全体についてソフトエラーの発生の検出を行うソフトエラー検出部と、を有し、前記論理回路部に構成された前記回路により、前記主回路部の動作の制御に関する所定の処理を行うプログラマブルロジックデバイスと、前記論理回路部に構成された前記回路のうちの重要箇所に発生したソフトエラーの検出を行う検出回路と、を有し、前記検出回路が前記重要箇所のソフトエラーを検出した際に、前記主回路部の前記動作を停止させる制御を行い、前記検出回路が前記重要箇所のソフトエラーを検出せず、前記ソフトエラー検出部のみが前記ソフトエラーを検出した際には、前記主回路部の前記動作を継続させる制御を行う電力システムが提供される。

【発明の効果】

【0009】

本実施形態では、制御装置にプログラマブルロジックデバイスを用いた場合にも、意図しない停止を抑制することができる電力システムが提供される。

【図面の簡単な説明】

【0010】

【図1】実施形態に係る電力システムを模式的に表すブロック図である。

【図2】実施形態に係る制御装置の一例を模式的に表すブロック図である。

【図3】実施形態に係る検出回路の一例を模式的に表すブロック図である。

【図4】実施形態に係る電力システムの変形例を模式的に表すブロック図である。

【発明を実施するための形態】

【0011】

以下、図面を参照しつつ、本発明の実施形態について説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して詳細な説明を適宜省略する。

【0012】

図１は、実施形態に係る電力システムを模式的に表すブロック図である。
図１に表したように、電力システム１０は、主回路部１２と、制御装置１４と、を備える。電力システム１０は、電力系統や鉄道などの社会インフラ、及び工場設備などに用いられる比較的大きな規模のシステムである。

【0013】

主回路部１２は、電力の供給に関する所定の動作を行う。電力の供給に関する所定の動作とは、例えば、電力の供給及び遮断を切り替える動作、電力を供給する経路を切り替える動作、及び入力された電力を別の電力に変換して負荷などに供給する動作などである。

【0014】

主回路部１２は、例えば、電力線２に接続されることにより、経路の切り替えや電力変換などの動作を行う。電力線２の電圧は、例えば、高圧以上の電圧である。高圧とは、より具体的には、直流で７５０Ｖ以上、交流で６００Ｖ（実効値）以上の電圧である。比較的大きな規模のシステムとは、例えば、扱う電圧が高圧以上の電圧のシステムである。

【0015】

主回路部１２は、例えば、複数系統の電源の切り替えを行う切替開閉器である。電力システム１０は、例えば、変電所や工場設備などにおいて、１つの系統に異常が発生した際に、別の系統に自動的に切り替える系統切替システムである。電力システム１０は、例えば、鉄道のき電において、２つの変電所間における電力の切り替えを行う切替セクションのシステムなどでもよい。

【0016】

主回路部１２は、例えば、電力の変換を行う変換回路でもよい。電力システム１０は、例えば、供給された電力を別の電力に変換して出力する電力変換システムなどでもよい。電力の変換は、交流から直流への変換、直流から交流への変換、交流から別の交流への変換、及び直流から別の直流への変換など、任意の変換でよい。

【0017】

図１では、主回路部１２が、電力線２の経路上に設けられた構成を模式的に表している。換言すれば、図１では、主回路部１２が、一対の電力線２の間に設けられている。例えば、主回路部１２が変換回路である場合などには、一対の電力線２の一方の電力は、一対の電力線２の他方の電力と異なってもよい。

【0018】

但し、電力線２に対して主回路部１２を接続する形態は、上記に限定されるものではない。電力線２に対して主回路部１２を接続する形態は、任意の形態でよい。主回路部１２は、例えば、電力線２に対して並列的に接続してもよい。電力システム１０は、例えば、主回路部１２を電力線２に対して並列的に接続し、電力線２に対して無効電力を出力することにより、電力線２の電圧を安定化させる無効電力補償装置のシステムなどでもよい。主回路部１２の動作は、上記に限ることなく、電力の供給に関する任意の動作でよい。主回路部１２の構成は、電力の供給に関する所定の動作を行う任意の構成でよい。

【0019】

制御装置１４は、主回路部１２の動作を制御する。制御装置１４は、例えば、主回路部１２による電力の経路の切り替えや電力の変換などの動作を制御する。制御装置１４は、例えば、上位装置４と通信を行い、上位装置４からの指令に基づいて主回路部１２の動作を制御する。但し、制御装置１４は、必ずしも上位装置４と通信を行わなくてもよい。制御装置１４は、外部からの指令などを受けることなく、単独で主回路部１２の動作を制御してもよい。

【0020】

図２は、実施形態に係る制御装置の一例を模式的に表すブロック図である。
図２に表したように、制御装置１４は、ＦＰＧＡ２０（プログラマブルロジックデバイス）と、ＰＬＤ２２と、ＣＰＵ２４と、ＤＳＰ２６と、記憶部２８と、ＣＰＵ用ＡＤＣ３０（変換回路）と、ＣＰＵ用ＤＡＣ３２と、ＤＳＰ用ＡＤＣ３４（変換回路）と、ＤＳＰ用ＤＡＣ３６と、報知部３８と、を有する。なお、図２では、制御装置１４の一部のみを便宜的に図示している。また、図２では、一部の配線などの図示を便宜的に省略している。

【0021】

ＦＰＧＡ（Field-Programmable Gate Array）２０、ＰＬＤ（Programmable Logic Device）２２、ＣＰＵ（Central Processing Unit）２４、及びＤＳＰ（Digital Signal Processor）２６は、主回路部１２の動作の制御に関する所定の処理を行う。これらの各部の行う処理は、主回路部１２の動作の制御に関する任意の処理でよい。

【0022】

ＦＰＧＡ２０は、論理回路部４０と、ソフトエラー検出部４２と、ハートビート信号生成部４４と、を有する。論理回路部４０は、回路構成情報ＢＳＤに基づいて回路構成を変更可能な論理回路の構成部である。ＦＰＧＡ２０は、論理回路部４０に構成された回路により、主回路部１２の動作の制御に関する所定の処理を行う。

【0023】

論理回路部４０は、例えば、ルックアップテーブル、マルチプレクサ、及びレジスタなどを有する複数の論理ブロックによって構成される。論理回路部４０は、例えば、回路構成情報ＢＳＤに基づいてルックアップテーブルの構成を変更することにより、回路構成を変更可能とする。

【0024】

論理回路部４０は、例えば、揮発性のメモリによって構成される。論理回路部４０は、例えば、ＳＲＡＭ（Static Random Access Memory）によって構成される。ＦＰＧＡ２０は、例えば、ＳＲＡＭ方式のＦＰＧＡである。論理回路部４０は、例えば、Configuration RAM（ＣＲＡＭ）である。

【0025】

記憶部２８は、回路構成情報ＢＳＤを記憶する不揮発性の記憶部である。記憶部２８には、例えば、フラッシュメモリやＥＥＰＲＯＭなどが用いられる。記憶部２８は、ＦＰＧＡ２０に接続される。記憶部２８は、ＦＰＧＡ２０に対する外付け式の不揮発性メモリである。ＦＰＧＡ２０は、電源の投入毎に、記憶部２８から回路構成情報ＢＳＤを読み込むことにより、論理回路部４０に回路を構成する。なお、記憶部２８は、ＦＰＧＡ２０の外部に設ける構成に限ることなく、ＦＰＧＡ２０の内部に設ける構成としてもよい。

【0026】

ソフトエラー検出部４２は、論理回路部４０に構成された回路の全体についてソフトエラーの発生の検出を行う。ソフトエラーとは、宇宙線などの影響による意図しないビットの反転に起因する論理回路部４０に構成された回路の異常である。ソフトエラー検出部４２は、例えば、ＣＲＣ（Cyclic Redundancy Check）によって論理回路部４０に構成された回路のソフトエラーの検出を行う。

【0027】

ハートビート信号生成部４４は、ＦＰＧＡ２０が正常に動作していることを表すハートビート信号の生成、及び生成したハートビート信号の出力を行う。ハートビート信号生成部４４は、例えば、定期的にハートビート信号の出力を行う。ハートビート信号生成部４４は、例えば、論理回路部４０から入力される信号に基づいて、ハートビート信号を生成する。ハートビート信号は、換言すれば、論理回路部４０が正常に動作していることを表す信号である。

【0028】

なお、この例では、ソフトエラー検出部４２及びハートビート信号生成部４４を論理回路部４０とは別に設けている。これに限ることなく、ソフトエラー検出部４２及びハートビート信号生成部４４は、論理回路部４０内に設けてもよい。換言すれば、ソフトエラー検出部４２及びハートビート信号生成部４４は、回路構成情報ＢＳＤに基づいて論理回路部４０に構成してもよい。

【0029】

論理回路部４０は、例えば、内部レジスタ５０、ＣＰＵ間Ｉ／Ｆ部５１、ＤＳＰ間Ｉ／Ｆ部５２、ＤＩ／ＤＯ Ｉ／Ｆ部５３、ＣＰＵ用ＡＤＣ制御部５４（制御部）、ＣＰＵ用ＤＡＣ制御部５５、ＤＳＰ用ＡＤＣ制御部５６（制御部）、ＤＳＰ用ＤＡＣ制御部５７、ＬＡＮ Ｉ／Ｆ部５８、及びロガー機能部５９などを有する。これらの各部は、回路構成情報ＢＳＤに基づいて論理回路部４０に構成される。

【0030】

内部レジスタ５０は、論理回路部４０内の演算に用いられるデータなどを一時的に保持する記憶装置である。ＣＰＵ間Ｉ／Ｆ部５１は、ＣＰＵ２４と接続され、ＣＰＵ２４との間の信号の送受を行う。ＤＳＰ間Ｉ／Ｆ部５２は、ＤＳＰ２６と接続され、ＤＳＰ２６との間の信号の送受を行う。ＤＩ／ＤＯ Ｉ／Ｆ部５３は、ＰＬＤ２２などの外部の機器とのデジタル信号の入出力に用いられる。ＣＰＵ用ＡＤＣ制御部５４は、ＣＰＵ用ＡＤＣ３０と接続され、ＣＰＵ用ＡＤＣ３０の制御を行う。ＣＰＵ用ＤＡＣ制御部５５は、ＣＰＵ用ＤＡＣ３２と接続され、ＣＰＵ用ＡＤＣ３０の制御を行う。ＤＳＰ用ＡＤＣ制御部５６は、ＤＳＰ用ＡＤＣ３４と接続され、ＤＳＰ用ＡＤＣ３４の制御を行う。ＤＳＰ用ＤＡＣ制御部５７は、ＤＳＰ用ＤＡＣ３６と接続され、ＤＳＰ用ＤＡＣ３６の制御を行う。ＬＡＮ Ｉ／Ｆ部５８は、ＬＡＮ（Local Area Network）と接続され、ＬＡＮとの信号の送受を行う。ロガー機能部５９は、論理回路部４０に入力されたデータの格納を行う。なお、論理回路部４０に構成される回路は、上記に限ることなく、主回路部１２の動作の制御に関する所定の処理を行うための任意の回路でよい。

【0031】

ＣＰＵ用ＡＤＣ（Analog to Digital Converter）３０は、アナログ信号の入力を受け、入力されたアナログ信号をデジタル信号に変換する。ＣＰＵ用ＡＤＣ３０は、例えば、主回路部１２からアナログ信号の入力を受ける。ＣＰＵ用ＡＤＣ３０は、例えば、主回路部１２に設けられたセンサなどからアナログ信号の入力を受ける。ＣＰＵ用ＡＤＣ３０は、ＦＰＧＡ２０のＣＰＵ用ＡＤＣ制御部５４の制御に基づいて、アナログ信号からデジタル信号への変換を行う。ＣＰＵ用ＡＤＣ３０は、変換後のデジタル信号をＣＰＵ２４に入力する。

【0032】

ＣＰＵ用ＤＡＣ（Digital-to-Analog Converter）３２は、ＣＰＵ２４からデジタル信号の入力を受け、入力されたデジタル信号をアナログ信号に変換する。ＣＰＵ２４は、例えば、ＣＰＵ用ＡＤＣ３０から入力されたデジタル信号に基づいて、主回路部１２の動作の制御に関する所定の処理を行う。

【0033】

ＤＳＰ用ＡＤＣ３４は、ＣＰＵ用ＡＤＣ３０と同様に、アナログ信号の入力を受け、入力されたアナログ信号をデジタル信号に変換する。ＤＳＰ用ＤＡＣ３６は、ＣＰＵ用ＤＡＣ３２と同様に、デジタル信号の入力を受け、入力されたデジタル信号をアナログ信号に変換する。ＤＳＰ２６は、ＣＰＵ２４と同様に、例えば、ＤＳＰ用ＡＤＣ３４から入力されたデジタル信号に基づいて、主回路部１２の動作の制御に関する所定の処理を行う。

【0034】

制御装置１４は、検出回路６０をさらに有する。検出回路６０は、論理回路部４０に構成された回路のうちの重要箇所に発生したソフトエラーの検出を行う。検出回路６０は、論理回路部４０に構成された回路の重要箇所に発生したソフトエラーのみを検出する。検出回路６０は、例えば、ＣＰＵ２４に設けられる。ＣＰＵ２４は、ＦＰＧＡ２０と比べて、ソフトエラーに対する耐性が高い。このように、検出回路６０は、例えば、ＦＰＧＡ２０よりもソフトエラーに対する耐性の高い半導体素子に設けられる。

【0035】

ＰＬＤ２２は、ソフトエラー検出オンディレイ７０と、ハートビート異常検出回路７２と、ＯＲ回路７４、７６と、を有する。ソフトエラー検出オンディレイ７０は、ソフトエラー検出部４２が論理回路部４０に構成された回路のソフトエラーの発生を検出した際に、ソフトエラー検出部４２によるソフトエラーの発生の検出を所定時間遅らせてＯＲ回路７４に入力する。ＰＬＤ２２も、ＣＰＵ２４と同様に、ＦＰＧＡ２０と比べて、ソフトエラーに対する耐性が高い半導体素子である。

【0036】

ハートビート異常検出回路７２は、ハートビート信号生成部４４から入力されたハートビート信号の異常の検出を行う。ハートビート異常検出回路７２は、例えば、ハートビート信号生成部４４から定期的にハートビート信号が入力されなかった場合（所定時間以上ハートビート信号の入力がなかった場合）にハートビート信号の異常を検出し、異常検出信号をＯＲ回路７４に入力する。

【0037】

ＯＲ回路７４は、報知部３８と接続されている。ＯＲ回路７４は、ソフトエラー検出オンディレイ７０からソフトエラーの発生の検出が入力された場合、又は、ハートビート異常検出回路７２からハートビート信号の異常検出信号が入力された場合に、報知部３８に報知の実行を指示する。

【0038】

報知部３８は、ＯＲ回路７４からの報知の実行の指示に応じて、論理回路部４０におけるソフトエラーの発生、又はハートビート信号の異常の発生の報知を行う。このように、制御装置１４は、ソフトエラーの発生を報知するための報知部３８を有し、ソフトエラー検出部４２がソフトエラーを検出した際に、ソフトエラーの発生を報知部３８から報知する制御を行う。

【0039】

報知部３８は、例えば、光の点灯によって報知を行うランプである。報知部３８は、例えば、文字や図柄などの表示によって報知を行う表示装置や、音声の出力によって報知を行うスピーカなどでもよい。報知部３８の構成は、電力システム１０の管理者などに対して異常の発生を適切に報知可能な任意の構成でよい。

【0040】

この例では、ソフトエラー検出オンディレイ７０及びハートビート異常検出回路７２の各出力をＯＲ回路７４に入力し、ソフトエラー検出オンディレイ７０及びハートビート異常検出回路７２の少なくとも一方が異常を検出した際に、報知部３８で報知を行うようにしている。これに限ることなく、例えば、ソフトエラー検出オンディレイ７０及びハートビート異常検出回路７２の各出力を報知部３８に入力することにより、ソフトエラーの発生の検出及びハートビート信号の異常の検出を報知部３８において個別に報知できるようにしてもよい。報知部３８は、少なくともソフトエラーの発生を報知可能に構成されていればよい。

【0041】

ＯＲ回路７６には、検出回路６０による重要箇所のソフトエラーの検出信号が入力されるとともに、ＣＰＵ２４やＤＳＰ２６などで検出された他の制御異常信号が入力される。ＯＲ回路７６は、検出回路６０からの検出信号の入力、又はその他の制御異常信号の入力に応じて、重故障信号を出力する。ＯＲ回路７６は、例えば、上位装置４に重故障信号を出力する。

【0042】

上位装置４は、制御装置１４からの重故障信号の入力に応じて、主回路部１２の動作の停止を制御装置１４に指示する。制御装置１４は、上位装置４からの指示に応じて、主回路部１２の動作を停止させる。

【0043】

このように、制御装置１４は、検出回路６０が重要箇所のソフトエラーを検出した際に、主回路部１２の動作を停止させる制御を行い、検出回路６０が重要箇所のソフトエラーを検出せず、ソフトエラー検出部４２のみがソフトエラーを検出した際には、主回路部１２の動作を継続させる制御を行う。制御装置１４は、検出回路６０が重要箇所のソフトエラーを検出せず、ソフトエラー検出部４２のみがソフトエラーを検出した際には、例えば、主回路部１２の動作を停止させることなく、報知部３８によるソフトエラーの発生の報知のみを行う。

【0044】

なお、検出回路６０が重要箇所のソフトエラーを検出した際に行う主回路部１２の動作を停止させる制御は、上位装置４に重故障信号を出力し、上位装置４からの指示に応じて主回路部１２の動作を停止させる制御に限ることなく、検出回路６０による重要箇所のソフトエラーの検出に応じて主回路部１２の動作を即座に停止させる制御などでもよい。

【0045】

検出回路６０は、例えば、ＣＰＵ用ＡＤＣ制御部５４及びＤＳＰ用ＡＤＣ制御部５６を重要箇所とし、ＣＰＵ用ＡＤＣ制御部５４及びＤＳＰ用ＡＤＣ制御部５６に発生したソフトエラーの検出を行う。

【0046】

図３は、実施形態に係る検出回路の一例を模式的に表すブロック図である。
図３に表したように、検出回路６０は、例えば、変化検出回路８０、８１と、検出時限回路８２、８３と、ＯＲ回路８４と、ＡＮＤ回路８５と、を有する。

【0047】

検出回路６０には、ＣＰＵ用ＡＤＣ３０によってアナログ信号からデジタル信号に変換された後のＡＤ変換結果の値が入力される。また、検出回路６０には、ＤＳＰ用ＡＤＣ３４によってアナログ信号からデジタル信号に変換された後のＡＤ変換結果の値が入力される。ＤＳＰ用ＡＤＣ３４のＡＤ変換結果は、ＤＳＰ用ＡＤＣ３４からＣＰＵ２４（検出回路６０）に入力される。ＤＳＰ用ＡＤＣ３４のＡＤ変換結果は、例えば、ＤＳＰ２６からＣＰＵ２４に入力してもよい。

【0048】

変化検出回路８０は、ＣＰＵ用ＡＤＣ３０のＡＤ変換結果の入力を受け、入力されたＡＤ変換結果の値が変化していない場合に、変化なし信号を検出時限回路８２に入力する。検出時限回路８２は、ＡＤ変換結果の値の変化していない状態が所定時間以上継続している場合に、変化なし信号をＯＲ回路８４に入力する。

【0049】

変化検出回路８１は、ＤＳＰ用ＡＤＣ３４のＡＤ変換結果の入力を受け、入力されたＡＤ変換結果の値が変化していない場合に、変化なし信号を検出時限回路８３に入力する。検出時限回路８３は、ＡＤ変換結果の値の変化していない状態が所定時間以上継続している場合に、変化なし信号をＯＲ回路８４に入力する。

【0050】

ＯＲ回路８４は、検出時限回路８２、８３の少なくとも一方から変化なし信号が入力された場合に、変化なし信号をＡＮＤ回路８５に入力する。

【0051】

ＡＮＤ回路８５には、ＯＲ回路８４からの変化なし信号が入力されるとともに、ソフトエラー検出部４２によるソフトエラーの検出信号が入力される。ＡＮＤ回路８５は、ＯＲ回路８４から変化なし信号が入力され、かつソフトエラー検出部４２からソフトエラーの検出信号が入力された際に、重要箇所（ＣＰＵ用ＡＤＣ制御部５４及びＤＳＰ用ＡＤＣ制御部５６）のソフトエラーの検出信号を出力する。

【0052】

ＣＰＵ用ＡＤＣ制御部５４及びＤＳＰ用ＡＤＣ制御部５６が正常に動作している場合、ＣＰＵ用ＡＤＣ３０のＡＤ変換結果及びＤＳＰ用ＡＤＣ３４のＡＤ変換結果のそれぞれは、正常なアナログ検出信号の入力、又は無入力状態でもノイズ等の影響により、時間の経過に応じて値を変化させる。このため、ＡＤ変換結果の値が所定時間以上変化しない場合には、ＣＰＵ用ＡＤＣ制御部５４及びＤＳＰ用ＡＤＣ制御部５６に何らかの異常が発生していると考えられる。

【0053】

従って、検出回路６０は、上記のように、ＡＤ変換結果の値が所定時間以上変化しない場合に、重要箇所にソフトエラーが発生したと判断し、重要箇所のソフトエラーの検出信号を出力する。検出回路６０は、例えば、ＡＤ変換結果の値が所定時間以上変化せず、かつソフトエラー検出部４２によってソフトエラーが検出されている場合に、重要箇所のソフトエラーの検出信号を出力する。これにより、重要箇所でのソフトエラーの発生をより適切に検出することができる。

【0054】

以上、説明したように、本実施形態に係る電力システム１０では、制御装置１４が、検出回路６０が重要箇所のソフトエラーを検出した際に、主回路部１２の動作を停止させる制御を行い、検出回路６０が重要箇所のソフトエラーを検出せず、ソフトエラー検出部４２のみがソフトエラーを検出した際には、主回路部１２の動作を継続させる制御を行う。これにより、例えば、ソフトエラー検出部４２がソフトエラーを検出したことに応じて主回路部１２の動作を停止させる場合と比べて、ソフトエラーの検出に基づく意図しない電力システム１０（主回路部１２）の動作の停止を抑制することができる。従って、制御装置１４にＦＰＧＡ２０（プログラマブルロジックデバイス）を用いた場合にも、意図しない電力システム１０の停止を抑制することができる。

【0055】

電力システム１０では、制御装置１４が、ソフトエラーの発生を報知するための報知部３８をさらに有し、ソフトエラー検出部４２がソフトエラーを検出した際に、ソフトエラーの発生を報知部３８から報知する制御を行う。これにより、例えば、電力システム１０の管理者などに対し、重要箇所以外の部分にソフトエラーが発生していることを報知することができる。例えば、ソフトエラーを解消するための動作の実行を電力システム１０の管理者などに促すことができる。ソフトエラーを解消するための動作とは、例えば、電力システム１０の動作を停止できる状況の際に、制御装置１４の電源を一度遮断し、制御装置１４を再起動させる動作である。論理回路部４０に発生したソフトエラーは、制御装置１４を再起動させ、回路構成情報ＢＳＤを再び読み込むことによって解消することができる。

【0056】

電力システム１０では、制御装置１４が、回路構成情報ＢＳＤを記憶する不揮発性の記憶部２８をさらに有し、ＦＰＧＡ２０は、電源の投入毎に、記憶部２８から回路構成情報ＢＳＤを読み込むことにより、論理回路部４０に回路を構成する。このように、論理回路部４０をソフトエラーに対する耐性が比較的低い揮発性のメモリによって構成されるものとした場合にも、上記のように、検出回路６０が重要箇所のソフトエラーを検出した際に、主回路部１２の動作を停止させる制御を行うことで、意図しない電力システム１０の停止を適切に抑制することができる。

【0057】

なお、この例では、プログラマブルロジックデバイスの一例として、ＦＰＧＡ２０を示している。プログラマブルロジックデバイスは、ＦＰＧＡ２０に限ることなく、回路構成情報ＢＳＤに基づいて回路構成を変更可能な論理回路部４０と、論理回路部４０に構成された回路の全体についてソフトエラーの発生の検出を行うソフトエラー検出部４２と、を有する任意のデバイスでよい。

【0058】

電力システム１０では、検出回路６０が、ＣＰＵ用ＡＤＣ制御部５４及びＤＳＰ用ＡＤＣ制御部５６を重要箇所とし、ＣＰＵ用ＡＤＣ制御部５４及びＤＳＰ用ＡＤＣ制御部５６に発生したソフトエラーの検出を行う。アナログ信号を扱うＣＰＵ用ＡＤＣ制御部５４及びＤＳＰ用ＡＤＣ制御部５６は、デジタル信号を扱う部分と比べて重畳構成とすることが難しく、また、他の部分において異常を検出することも難しい。このため、ＣＰＵ用ＡＤＣ制御部５４及びＤＳＰ用ＡＤＣ制御部５６を重要箇所とすることで、制御装置１４の誤動作などを適切に抑制することができる。例えば、重要箇所以外の部分にソフトエラーが発生しても主回路部１２の動作を継続させるようにした際にも、電力システム１０に重故障が発生してしまうことなどを適切に抑制することができる。

【0059】

但し、論理回路部４０の重要箇所は、ＣＰＵ用ＡＤＣ制御部５４及びＤＳＰ用ＡＤＣ制御部５６に限定されるものではない。例えば、内部レジスタ５０、ＣＰＵ間Ｉ／Ｆ部５１、ＤＳＰ間Ｉ／Ｆ部５２、ＤＩ／ＤＯ Ｉ／Ｆ部５３などを重要箇所として設定してもよい。論理回路部４０の重要箇所は、例えば、電力システム１０の重故障につながる可能性のある任意の回路でよい。

【0060】

電力システム１０では、検出回路６０が、ＡＤ変換結果の値が所定時間以上変化しない場合に、ＣＰＵ用ＡＤＣ制御部５４及びＤＳＰ用ＡＤＣ制御部５６にソフトエラーが発生したことを検出する。これにより、ＣＰＵ用ＡＤＣ制御部５４及びＤＳＰ用ＡＤＣ制御部５６に発生したソフトエラーを適切に検出することができる。なお、重要箇所のソフトエラーの検出方法は、上記に限ることなく、重要箇所の構成に対応した任意の方法でよい。検出回路６０の構成は、例えば、重要箇所のソフトエラーをＣＲＣによって個別に検出する構成などでもよい。

【0061】

図４は、実施形態に係る電力システムの変形例を模式的に表すブロック図である。
図４に表したように、電力システム１０ａは、複数の主回路部１２と、複数の制御装置１４と、を備える。なお、上記実施形態と機能・構成上実質的に同じものについては、同符号を付し、詳細な説明は、省略する。

【0062】

図４では、複数の主回路部１２が、電力線２の経路上に直列に接続された構成を模式的に表している。複数の主回路部１２の構成は、上記に限定されるものではない。複数の主回路部１２は、例えば、電力線２に対してそれぞれ並列に接続される構成としてもよい。複数の主回路部１２の構成は、複数の主回路部１２のそれぞれによって電力の供給に関する所定の動作を行う任意の構成でよい。

【0063】

複数の制御装置１４は、複数の主回路部１２のそれぞれの動作を制御する。複数の制御装置１４の数は、例えば、複数の主回路部１２の数と同じである。但し、複数の制御装置１４の数は、必ずしも複数の主回路部１２の数と同じでなくてもよい。例えば、１台の制御装置１４で複数台の主回路部１２の動作を制御してもよい。

【0064】

複数の制御装置１４のそれぞれは、検出回路６０が重要箇所のソフトエラーを検出した際に、複数の主回路部１２のそれぞれの動作を停止させる制御を行う。

【0065】

複数の制御装置１４のそれぞれは、例えば、検出回路６０による重要箇所のソフトエラーの検出に応じて、上位装置４に重故障信号を出力する。上位装置４は、複数の制御装置１４のいずれかからの重故障信号の入力に応じて、複数の主回路部１２の動作の停止を複数の制御装置１４のそれぞれに指示する。複数の制御装置１４は、上位装置４からの指示に応じて、複数の主回路部１２の動作を停止させる。

【0066】

複数の制御装置１４のそれぞれは、例えば、検出回路６０による重要箇所のソフトエラーの検出に応じて、他の制御装置１４に重故障信号を出力することにより、複数の主回路部１２の動作を停止させてもよい。検出回路６０が重要箇所のソフトエラーを検出した際に、複数の主回路部１２のそれぞれの動作を停止させる制御は、上記に限ることなく、複数の制御装置１４のいずれかにおける重要箇所のソフトエラーの検出に応じて、複数の主回路部１２の動作を適切に停止させることが可能な任意の制御でよい。

【0067】

本実施形態は、以下の態様を含む。
（付記１）
電力の供給に関する所定の動作を行う主回路部と、
前記主回路部の動作を制御する制御装置と、
を備え、
前記制御装置は、
回路構成情報に基づいて回路構成を変更可能な論理回路部と、前記論理回路部に構成された回路の全体についてソフトエラーの発生の検出を行うソフトエラー検出部と、を有し、前記論理回路部に構成された前記回路により、前記主回路部の動作の制御に関する所定の処理を行うプログラマブルロジックデバイスと、
前記論理回路部に構成された前記回路のうちの重要箇所に発生したソフトエラーの検出を行う検出回路と、
を有し、前記検出回路が前記重要箇所のソフトエラーを検出した際に、前記主回路部の前記動作を停止させる制御を行い、前記検出回路が前記重要箇所のソフトエラーを検出せず、前記ソフトエラー検出部のみが前記ソフトエラーを検出した際には、前記主回路部の前記動作を継続させる制御を行う電力システム。

【0068】

（付記２）
前記制御装置は、前記ソフトエラーの発生を報知するための報知部をさらに有し、前記ソフトエラー検出部が前記ソフトエラーを検出した際に、前記ソフトエラーの発生を前記報知部から報知する制御を行う付記１記載の電力システム。

【0069】

（付記３）
前記制御装置は、前記回路構成情報を記憶する不揮発性の記憶部をさらに有し、
前記プログラマブルロジックデバイスは、電源の投入毎に、前記記憶部から前記回路構成情報を読み込むことにより、前記論理回路部に前記回路を構成する付記１又は２に記載の電力システム。

【0070】

（付記４）
前記制御装置は、アナログ信号をデジタル信号に変換する変換回路を有し、
前記論理回路部に構成された前記回路は、前記変換回路の制御を行う制御部を有し、
前記検出回路は、前記制御部を前記重要箇所とし、前記制御部に発生したソフトエラーの検出を行う付記１～３のいずれか１つに記載の電力システム。

【0071】

（付記５）
前記検出回路は、前記変換回路によって前記アナログ信号から前記デジタル信号に変換された後の変換結果の値が所定時間以上変化しない場合に、前記制御部にソフトエラーが発生したことを検出する付記４記載の電力システム。

【0072】

（付記６）
複数の前記主回路部と、
複数の前記主回路部のそれぞれの動作を制御する複数の前記制御装置と、
を備え、
複数の前記制御装置のそれぞれは、前記検出回路が前記重要箇所のソフトエラーを検出した際に、複数の前記主回路部のそれぞれの前記動作を停止させる制御を行う付記１～５のいずれか１つに記載の電力システム。

【0073】

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明およびその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

【符号の説明】

【0074】

２…電力線、 ４…上位装置、 １０、１０ａ…電力システム、 １２…主回路部、 １４…制御装置、 ２０…ＦＰＧＡ（プログラマブルロジックデバイス）、 ２２…ＰＬＤ、 ２４…ＣＰＵ、 ２６…ＤＳＰ、 ２８…記憶部、 ３０…ＣＰＵ用ＡＤＣ（変換回路）、 ３２…ＣＰＵ用ＤＡＣ、 ３４…ＤＳＰ用ＡＤＣ（変換回路）、 ３６…ＤＳＰ用ＤＡＣ、 ３８…報知部、 ４０…論理回路部、 ４２…ソフトエラー検出部、 ４４…ハートビート信号生成部、 ５０…内部レジスタ、 ５１…ＣＰＵ間Ｉ／Ｆ部、 ５２…ＤＳＰ間Ｉ／Ｆ部、 ５３…ＤＩ／ＤＯ Ｉ／Ｆ部、 ５４…ＣＰＵ用ＡＤＣ制御部（制御部）、 ５５…ＣＰＵ用ＤＡＣ制御部、 ５６…ＤＳＰ用ＡＤＣ制御部（制御部）、 ５７…ＤＳＰ用ＤＡＣ制御部、 ５８…ＬＡＮ Ｉ／Ｆ部、 ５９…ロガー機能部、 ６０…検出回路、 ７０…ソフトエラー検出オンディレイ、 ７２…ハートビート異常検出回路、 ７４、７６…ＯＲ回路、 ８０、８１…変化検出回路、 ８２、８３…検出時限回路、 ８４…ＯＲ回路、 ８５…ＡＮＤ回路

【図1】

【図2】

【図3】

【図4】