特開 2024-170048 電源コントローラ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024170048

(43)【公開日】2024-12-06

(54)【発明の名称】電源コントローラ

(51)【国際特許分類】

   H02M 3/28 20060101AFI20241129BHJP

   H02M 7/48 20070101ALI20241129BHJP

【ＦＩ】

H02M3/28 C

H02M3/28 P

H02M7/48 M

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2023086991

(22)【出願日】2023-05-26

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110000567

【氏名又は名称】弁理士法人サトー

(72)【発明者】

【氏名】井上 矩彦

【テーマコード（参考）】

5H730

5H770

【Ｆターム（参考）】

5H730AA02

5H730AS01

5H730AS13

5H730BB23

5H730BB43

5H730BB57

5H730DD04

5H730EE02

5H730EE07

5H730EE59

5H730FD24

5H730FG05

5H730XX43

5H770AA05

5H770BA01

5H770CA01

5H770DA03

5H770DA41

5H770EA01

5H770GA01

5H770GA13

5H770GA14

5H770LB05

(57)【要約】

【課題】ノイズフィルタを常時接続する構成においても、高電圧ノイズに対して保護できる電源コントローラを提供する。
【解決手段】インバータ１を構成するＦＥＴ２を駆動するドライバ７に電力を供給する一石絶縁型の電源回路８において、電源コントローラ３２はＦＥＴ１２をスイッチング制御する。ノイズ予測部２２は、ＦＥＴ２のスイッチングによるノイズ発生期間を予測してスイッチング禁止パルスを出力する。エラーアンプ１９は電源回路８の出力をフィードバックした入力電圧と基準電圧２０との比較結果に基づいてエラー信号を出力する。パルス生成部２１は、エラー信号とスイッチング禁止パルスとに基づいてＦＥＴ１２をスイッチングさせるスイッチングパルスを生成し、スイッチング禁止パルスが入力されている期間はスイッチングパルスの出力を禁止する。
【選択図】図１

【特許請求の範囲】

【請求項1】

インバータ（１）を構成するパワー素子（２）を駆動する駆動回路（７）に電力を供給する一石絶縁型の電源回路（８、３３、３７、４０、４２、５０、５６）において、１次側トランジスタ（１２）をスイッチング制御する電源コントローラであって、
前記パワー素子のスイッチングによるノイズ発生期間を予測して、スイッチング禁止パルスを出力するノイズ予測部（２２、３４、３８、３８Ａ、４３、５１，５８）と、
前記電源回路の出力をフィードバックした入力電圧と基準電圧との比較結果に基づいてエラー信号を出力するエラーアンプ（１９）と、
前記エラー信号と、前記スイッチング禁止パルスとに基づいて、前記１次側トランジスタをスイッチングさせるスイッチングパルスを生成するパルス生成部（２１）と、を備え、
前記パルス生成部は、前記スイッチング禁止パルスが入力されている期間は、前記スイッチングパルスの出力を禁止する電源コントローラ。

【請求項2】

前記ノイズ予測部（２２）は、前記パワー素子に出力される駆動信号の電圧を入力とし、それぞれの信号電圧の二値レベルが切替わるタイミングを起点として、前記スイッチング禁止パルスを一定時間出力する請求項１記載の電源コントローラ。

【請求項3】

前記ノイズ予測部（３８）は、前記インバータの駆動電源に重畳されるスイッチングノイズをモニタして、前記スイッチングノイズが発生したタイミングを起点として前記スイッチング禁止パルスを一定時間出力する請求項１記載の電源コントローラ。

【請求項4】

前記ノイズ予測部（３８Ａ）は、前記インバータの制御部から出力される３相分の駆動信号の二値レベルが切替わるタイミングを起点として前記スイッチング禁止パルスを一定時間出力する請求項１記載の電源コントローラ。

【請求項5】

前記ノイズ予測部（４３）は、前記インバータの駆動電源に重畳されるスイッチングノイズをモニタして、前記スイッチングノイズのレベルが閾値以下となったタイミングで、前記スイッチング禁止パルスの出力を停止する請求項１から４の何れか一項に記載の電源コントローラ。

【請求項6】

前記ノイズ予測部（５１）は、前記インバータの制御部より入力されるＰＷＭ制御のキャリアである三角波信号を参照して、前記三角波信号がピークレベルを示すタイミングを含む一定期間を除く期間に、前記スイッチング禁止パルスを出力する請求項１記載の電源コントローラ。

【請求項7】

前記インバータより負荷に出力される電流の極性を判定する電流極性判定部（５７）を備え、
前記ノイズ予測部（５８）は、前記電流極性判定部が判定した極性に基づいて、前記パワー素子のオン・オフの何れでスイッチングノイズが発生するか予測し、前記スイッチングノイズノイズが発生すると判定するとスイッチング禁止パルスを出力する請求項１記載の電源コントローラ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、インバータを構成するパワー素子を駆動する駆動回路に電力を供給する一石絶縁型の電源回路において、１次側トランジスタをスイッチング制御するコントローラに関する。

【背景技術】

【0002】

例えば、特許文献１には、以下のような構成が開示されている。スイッチモード電源装置に接続され、コンデンサＣ１を有する入力フィルタ回路を、フィルタ制御回路が制御する。フィルタ制御回路は、過電圧状態でない通常動作中であれば、コンデンサＣ１を入力リターンに接続し、過電圧事象が発生すると、コンデンサＣ１を入力リターンから切断する。これにより、入力フィルタコンデンサＣ１をスイッチモード電源装置から電気的に切断して、過電圧より保護している。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２０－１７４５２３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、特許文献１の構成では、高電圧時に入力フィルタ回路が切り離されるため、ノイズや電圧の変動、上昇が発生し、その影響を主制御回路が受けるおそれがある。
本発明は上記事情に鑑みてなされたものであり、その目的は、ノイズフィルタを常時接続する構成においても、高電圧ノイズに対して保護できる電源コントローラを提供することにある。

【課題を解決するための手段】

【0005】

請求項１記載の電源コントローラによれば、インバータ（１）を構成するパワー素子（２）を駆動する駆動回路に電力を供給する一石絶縁型の電源回路（８、３３、３７、４０、４２、５０、５６）において、１次側トランジスタ（１２）をスイッチング制御する。尚、パワー素子とは、例えば上記のインバータのような電力変換回路を構成する、比較的大きな電力をスイッチングするのに対応した半導体素子である。ノイズ予測部（２２、３４、３８、３８Ａ、４３、５１，５８）は、パワー素子のスイッチングによるノイズ発生期間を予測して、スイッチング禁止パルスを出力する。エラーアンプは、電源回路の出力をフィードバックした入力電圧と基準電圧との比較結果に基づいてエラー信号を出力する。パルス生成部（２１）は、エラー信号とスイッチング禁止パルスとに基づいて、１次側トランジスタをスイッチングさせるスイッチングパルスを生成し、スイッチング禁止パルスが入力されている期間はスイッチングパルスの出力を禁止する。

【0006】

すなわち、パルス生成部は、ノイズ予測部が、パワー素子のスイッチングによるノイズ発生期間を予測して出力した、スイッチング禁止パルスが入力されている期間はスイッチングパルスの出力を禁止する。これにより、ノイズフィルタが、電力供給源と１次側トランジスタとの間に常時接続されている構成においても、パワー素子のスイッチングに伴う高電圧のノイズが、１次側トランジスタがスイッチングを行うタイミングで重畳されることは回避できる。したがって、ノイズフィルタの出力側に接続されている回路素子等を、常にノイズから保護することが可能になる。

【0007】

請求項２記載の電源コントローラによれば、ノイズ予測部（２２）は、パワー素子に出力される駆動信号の電圧を入力とし、それぞれの信号電圧の二値レベルが切替わるタイミングを起点としてスイッチング禁止パルスを一定時間出力する。駆動信号の電圧の二値レベルが切替わるタイミングでは、パワー素子によりスイッチングされる電圧が大きく変化するので、そのタイミングを起点としてノイズが発生することが予測される。したがって、前記起点からスイッチング禁止パルスを一定時間出力することで、パルス生成部においてスイッチングパルスの出力を適切に禁止させることができる。

【図面の簡単な説明】

【0008】

【図1】第１実施形態であり、電源コントローラを含む電源回路の構成を示す図

【図2】ノイズ予測部の内部ロジックを示す回路図

【図3】スイッチングノイズの発生タイミングと、スイッチング禁止パルスの出力タイミングとを示す波形図

【図4】第２実施形態であり、電源コントローラを含む電源回路の構成を示す図

【図5】スイッチングノイズの発生タイミングと、スイッチング禁止パルスの出力タイミングとを示す波形図

【図6】第３実施形態であり、電源コントローラを含む電源回路の構成を示す図

【図7】ノイズ予測部の内部ロジックを示す回路図

【図8】スイッチングノイズの発生タイミングと、スイッチング禁止パルスの出力タイミングとを示す波形図

【図9】第４実施形態であり、電源コントローラを含む電源回路の構成を示す図

【図10】スイッチングノイズの発生タイミングと、スイッチング禁止パルスの出力タイミングとを示す波形図

【図11】第５実施形態であり、電源コントローラを含む電源回路の構成を示す図

【図12】ノイズ予測部の内部ロジックを示す回路図

【図13】ノイズ予測部の動作を示すタイミングチャート

【図14】スイッチングノイズの発生タイミングと、スイッチング禁止パルスの出力タイミングとを示す波形図

【図15】第６実施形態であり、電源コントローラを含む電源回路の構成を示す図

【図16】ノイズ予測部の内部ロジックを示す回路図

【図17】ＰＷＭ制御に使用するキャリアと、スイッチング禁止パルスの出力タイミングとの関係を示す波形図

【図18】スイッチングノイズの発生タイミングと、スイッチング禁止パルスの出力タイミングとを示す波形図

【図19】第７実施形態であり、電源コントローラを含む電源回路の構成を示す図

【図20】スイッチングノイズの発生タイミングと、スイッチング禁止パルスの出力タイミングとを示す波形図

【発明を実施するための形態】

【0009】

（第１実施形態）
図１に示すように、インバータ１は、パワー素子であるＮチャネルのパワーＭＯＳＦＥＴ２ａ～２ｆを３相ブリッジ接続して構成されており、直流電源３の正側端子と負側端子との間に接続されている。その負側端子は、電源側グランドに接続されている。インバータ１の各相Ｕ，Ｖ，Ｗの出力端子は、それぞれモータ４の各相巻線の一端に接続されている。各ＦＥＴ２ａ～２ｆは、インバータ制御部５より出力される駆動信号により、１次側、２次側が絶縁されている通信部６ａ～６ｆ及びドライバ７ａ～７ｆを介して駆動される。尚、図１では、ＦＥＴ２ａに対応したドライバ７ａだけを示している。

【0010】

ドライバ７ａは、電源端子Ｖｃｃ、グランド端子ＧＮＤ及び入力端子ＩＮを備え、入力端子ＩＮには、通信部６ａより駆動信号が入力される。電源端子Ｖｃｃには、電源回路８より生成されたゲート駆動用の電源Ｖｃｃが供給される。グランド端子ＧＮＤは、回路側グランド、及びＦＥＴ２ａ及び２ｂの共通接続点に接続されている。電源回路８は、トランス９を備えている。直流電源３の正側端子と電源側グランドとの間には、ノイズ除去用のフィルタ１０、トランス９の１次巻線１１、及び１次側トランジスタであるＮチャネルＭＯＳＦＥＴ１２の直列回路が接続されている。フィルタ１０に入力される直流電源３の正側端子の電圧をＶｉｎとする。

【0011】

トランス９の２次巻線１３の一端は、ダイオード１４を介してドライバ７ａの電源端子Ｖｃｃに接続されており、同他端はドライバ７ａのグランド端子ＧＮＤに接続されている。電源端子Ｖｃｃとグランド端子ＧＮＤとの間には、コンデンサ１５が接続されている。トランス９の補助巻線１６の一端は電源側グランドに接続され、同他端は、抵抗素子１７及び１８の直列回路を介して回路側グランドに接続されている。抵抗素子１７及び１８の共通接続点は、エラーアンプ１９の非反転入力端子に接続されており、同反転入力端子には、基準電圧２０が与えられている。エラーアンプ１９が出力するエラー信号は、パルス生成部２１に入力される。

【0012】

ノイズ予測部２２の６つの入力端子は、インバータ制御部５の各駆動信号の出力端子にそれぞれ接続されており、ノイズ予測部２２の出力端子は、パルス生成部２１の入力端子に接続されている。ノイズ予測部２２は、パルス生成部２１に対して、スイッチング禁止パルスを出力する。

【0013】

ノイズ予測部２２の構成は各相について同じであるから、図２ではＵ相の構成のみを示している。また、上側のＦＥＴ２ａ、及び下側のＦＥＴ２ｂに対応する構成も同じであるから、上側の構成には符号にＵを付し、下側の構成には符号にＤを付して示す。ＦＥＴ２ａのゲートに与えられるＵ相上側の駆動信号は、立上りエッジ検出部２３Ｕ及び立下りエッジ検出部２４Ｕに入力される。これらはそれぞれ、上記駆動信号の立上りエッジ、立下りエッジを検出したタイミングで、パルス信号を出力する。

【0014】

立上りエッジ検出部２３Ｕの出力端子は、Ｄフリップフロップ２５Ｕの負論理のクロック端子ＣＫに接続されていると共に、遅延回路２６Ｕを介してＤフリップフロップ２５Ｕの負論理のリセット端子Ｒに接続されている。Ｄフリップフロップ２５Ｕのデータ入力端子Ｄは、電源にプルアップされている。同様に、立下りエッジ検出部２４Ｕの出力端子は、Ｄフリップフロップ２７Ｕの負論理のクロック端子ＣＫに接続されていると共に、遅延回路２８Ｕを介してＤフリップフロップ２７Ｕの負論理のリセット端子Ｒに接続されている。Ｄフリップフロップ２７Ｕのデータ入力端子Ｄも、電源にプルアップされている。

【0015】

Ｄフリップフロップ２５Ｕ及び２７Ｕの出力端子Ｑは、ＯＲゲート２９Ｕの各入力端子に接続されており、Ｄフリップフロップ２５Ｄ及び２７Ｄの出力端子Ｑは、ＯＲゲート２９Ｄの各入力端子に接続されている。ＯＲゲート２９Ｕ及び２９Ｄの出力端子は、ＯＲゲート３０の各入力端子に接続されている。ＯＲゲート３０は、各相について設けられているので、３つのＯＲゲート３０の出力端子は、それぞれ３入力のＯＲゲート３１の各入力端子に接続されている。そして、ＯＲゲート３１より出力される信号が、スイッチング禁止パルスとなる。スイッチング禁止パルスのパルス幅は、遅延回路２８において付与される遅延時間に等しくなる。

【0016】

すなわち、ノイズ予測部２２は、ＵＶＷ各相の駆動信号の立上りエッジ又は立下りエッジ、つまりハイ、ローの二値レベルが変化するタイミングを検出すると、その検出タイミングから一定のパルス幅の信号をスイッチング禁止パルスとして出力する。パルス生成部２１は、入力されるエラー信号と、スイッチング禁止パルスとに基づいて、ＦＥＴ１２のゲートを駆動するスイッチングパルスを出力する。電源回路８において、エラーアンプ１９、パルス生成部２１及びノイズ予測部２２は、電源コントローラ３２を構成している。

【0017】

次に、本実施形態の作用について説明する。図３は、インバータ１においてＵ相上、Ｗ相上、Ｖ相下がオンしている初期状態から、Ｗ相上がオフに転じた後、Ｗ相下がオンに転じるケースを示している。この場合、ノイズ予測部２２は、Ｗ相上のターンオフタイミングと、Ｗ相下のターンオンタイミングとを基点としてスイッチング禁止パルスを出力する。Ｗ相上のオンは整流側通電となるので、ターンオフタイミングでは大きなスイッチングノイズは発生しない。一方、Ｗ相下のオンはスイッチング側通電となるので、ターンオンタイミングで大きなスイッチングノイズが発生することが予測される。

【0018】

したがって、電源回路８のＦＥＴ１２が、Ｗ相下のターンオンタイミングと同じタイミングでオンすれば、そのオンに伴うドレイン電圧の変動に、上記のスイッチングノイズによる高い電圧が重畳されてしまう。これにより、ＦＥＴ１２の耐圧を超えてしまうおそれがある。

【0019】

本実施形態では、パルス生成部２１が、スイッチング禁止パルスが入力されている期間はＦＥＴ１２のゲートを駆動するパルス信号の出力を禁止し、禁止パルスが入力されなくなると駆動パルス信号を出力する。これにより、ＦＥＴ１２のドレインにスイッチングノイズが印加されていないタイミングで、ＦＥＴ１２をスイッチングさせる。

【0020】

以上のように本実施形態によれば、インバータ１を構成するＦＥＴ２を駆動するドライバ７に電力を供給する一石絶縁型の電源回路８において、電源コントローラ３２は、ＦＥＴ１２をスイッチング制御する。ノイズ予測部２２は、ＦＥＴ２のスイッチングによるノイズ発生期間を予測してスイッチング禁止パルスを出力する。エラーアンプ１９は、電源回路８の出力をフィードバックした入力電圧と基準電圧２０との比較結果に基づいてエラー信号を出力する。パルス生成部２１は、エラー信号とスイッチング禁止パルスとに基づいて、ＦＥＴ１２をスイッチングさせるスイッチングパルスを生成し、スイッチング禁止パルスが入力されている期間はスイッチングパルスの出力を禁止する。

【0021】

ノイズフィルタ１０が、直流電源３とＦＥＴ１２との間に常時接続されている構成においても、ＦＥＴ２のスイッチングに伴う高電圧のノイズが、ＦＥＴ１２がスイッチングを行うタイミングで、そのドレインに重畳されることは回避できる。したがって、ノイズフィルタ１０の出力側に接続されている回路素子等を、常にノイズから保護することが可能になる。

【0022】

これにより、ノイズフィルタ１０が直流電源３とトランス９との間に常時接続されている構成においても、ＦＥＴ２のスイッチングにより発生した高電圧のノイズが、ＦＥＴ１２がスイッチングを行うタイミングで重畳されることは回避できる。したがって、ノイズフィルタ１０の出力側に接続されているＦＥＴ１２のような回路素子等を、常にノイズから保護することが可能になる。

【0023】

また、ノイズ予測部２２は、ＦＥＴ２に出力される駆動信号の電圧を入力とし、それぞれの信号電圧の二値レベルが切替わるタイミングを起点としてスイッチング禁止パルスを一定時間出力する。このように、上記の起点からスイッチング禁止パルスを一定時間出力することで、パルス生成部２１においてスイッチングパルスの出力を適切に禁止させることができる。

【0024】

（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図４に示すように、第２実施形態の電源回路３３は、ノイズ予測部２２に替わるノイズ予測部３４を備えている。ノイズ予測部３４の入力端子には、通信部３５を介してＦＥＴ２のゲート電圧が入力される。ノイズ予測部３４には、ＦＥＴ２ａのゲート電圧だけでなく、その他のＦＥＴ２ｂ～２ｆのゲート電圧も、対応する通信部３５を介して入力される。ノイズ予測部３４の内部ロジックは、第１実施形態と同様である。以上が電源コントローラ３６を構成している。

【0025】

次に、第２実施形態の作用について説明する。図５に示すように、ＦＥＴ２がターンオフする際には、ゲート電圧が立下り始めた後にスイッチングノイズが発生する。したがって、第１実施形態のように、インバータ制御部５が出力する駆動信号のエッジタイミングに基づく場合よりも、スイッチング禁止パルスの出力時間、つまり遅延回路２６、２８で付与する遅延時間を短くすることができる。

【0026】

（第３実施形態）
図６に示すように、第３実施形態の電源回路３７は、ノイズ予測部２２に替わるノイズ予測部３８を備えている。ノイズ予測部３８の入力端子は、直流電源３の正側端子に接続されており、電圧Ｖｉｎが入力される。ノイズ予測部３８は、直流電源３の正側端子に発生するスイッチングノイズを直接検出し、その検出タイミングを基点としてスイッチング禁止パルスを一定時間出力する。この場合、ノイズ予測部３８の内部ロジックは、図７に示すように、ノイズ予測部２２における１相片側分のみあれば良い。以上が電源コントローラ３９を構成している。

【0027】

これにより、図８に示すように、ノイズ予測部３８は、電圧Ｖｉｎに重畳されるスイッチングノイズの検出タイミングを基点としてスイッチング禁止パルスを出力するので、スイッチング禁止パルスの出力時間を更に短くすることができる。また、ノイズ予測部３８の回路規模を小さくすることができる。

【0028】

（第４実施形態）
図９に示すように、第４実施形態の電源回路４０では、ノイズ予測部３８Ａに、電圧Ｖｉｎに替えて、インバータ制御部５に替わるインバータ制御部５Ａが出力する駆動タイミング信号が入力されている。駆動タイミング信号は、インバータ制御部５Ａが出力する各相上下の駆動信号の、各エッジタイミングを示すパルス信号である。したがって、図１０に示すように、スイッチング禁止パルスが出力されるタイミングは、第１実施形態と同様になる。以上が電源コントローラ４１を構成している。

【0029】

（第５実施形態）
図１１に示すように、第５実施形態の電源回路４２では、例えば、第１実施形態のノイズ予測部２２に、ノイズフィルタ１０の出力を入力する構成を追加したことで、ノイズ予測部４３としている。この場合、ノイズ予測部４３がスイッチング禁止パルスを出力するタイミングは第１実施形態と同様であるが、スイッチング禁止パルスの出力を停止するのは、スイッチノイズのレベルが一定値以下になったタイミングとする。

【0030】

図１２に示すように、ノイズ予測部４３の内部ロジックは、ノイズ予測部２２とはＤフリップフロップ２５，２７をリセットする構成が相違している。遅延回路２６，２８に替えて、コンパレータ４４、立下りエッジ遅延部４５及び立下りエッジ検出部４６によりリセット信号を生成する。

【0031】

図１３に示すように、入力されるノイズのレベルが閾値を超えるタイミングで、コンパレータ４４の出力信号はハイレベルになる。立下りエッジ遅延部４５の出力信号は、上記出力信号の立下りエッジを遅延させる。同出力信号が短時間内にハイレベルになる状態を繰り返すと、それに応じて立下りエッジ遅延部４５がトリガされるので、遅延部４５の出力信号は立ち下がらない。ノイズのレベルが最後に閾値を超えたタイミングでコンパレータ４４の出力信号がハイレベルになると、立下りエッジ遅延部４５は、その立ち下がりタイミングを遅延させて出力信号がローレベルに変化する。立下りエッジ検出部４６は、Ｓの立下りエッジを検出してリセットパルスを出力する。その結果、図１４に示すようにスイッチング禁止パルスが出力される。

【0032】

（第６実施形態）
図１５に示すように、第６実施形態の電源回路５０では、ノイズ予測部５１に、インバータ制御部５に替わるインバータ制御部５Ｂが出力するキャリア情報が入力されている。キャリア情報は、ＰＷＭ制御に使用されるキャリアとしての三角波の電圧である。図１６に示すように、ノイズ予測部５１の内部ロジックは、２つのコンパレータ５２及び５３と、これらの出力信号が入力されるＮＯＲゲート５４とで構成される。ＮＯＲゲート５４は、負論理入力のＡＮＤゲートと等価である。

【0033】

第５実施形態では、ＰＷＭ制御において 、ＦＥＴ２はキャリア振幅がピーク；最大値を示すタイミングと、ボトム；最小値を示すタイミングとでスイッチングされるものとする。そこで、ノイズ予測部５１は、キャリア振幅のピーク、ボトムが経過した後にスイッチングノイズが発生すると予測して、上記のピーク、ボトムを含む一定期間を除いてスイッチ禁止パルスを出力する。

【0034】

図１７に示すように、キャリア振幅のピーク付近に設定した閾値をＣＰ、ボトム付近に設定した閾値をＣＢとする。ノイズ予測部５１のコンパレータ５２の非反転入力端子、コンパレータ５３の反転入力端子には、キャリア信号が入力されている。コンパレータ５２の反転入力端子には閾値ＣＰが設定され、コンパレータ５３の非反転入力端子には閾値ＣＢが設定される。

【0035】

コンパレータ５２の出力信号は、キャリア振幅が閾値をＣＰを上回っている期間にハイレベルになり、コンパレータ５３の出力信号は、キャリア振幅が閾値をＣＢを下回っている期間にハイレベルになる。したがって、ＮＯＲゲート５４からは、キャリア振幅が閾値ＣＰ～閾値ＣＢ間で変化する間に、スイッチ禁止パルスが出力される。以上が電源コントローラ５５を構成している。

【0036】

図１８に示すように、第１実施形態では、スイッチ禁止パルスを出力する際に、スイッチングノイズが発生すると想定されるタイミングよりも早いマージン期間ｔ１を、トランス９への通電期間ｔ２よりも長くなるように設定する必要があった。これに対して、第５実施形態では、キャリア振幅のピーク、ボトムが経過して、スイッチングノイズが発生したと予測される以降にスイッチ禁止パルスが出力されるので、第１実施形態のようにマージン期間ｔ１を設定する必要がない。

【0037】

以上のように構成される第６実施形態によれば、ノイズ予測部５１を、小規模なロジックで、且つ低速な回路で実現できる。

【0038】

（第７実施形態）
図１９に示すように、第７実施形態の電源回路５６では、インバータ１の各相出力端子部分に電流極性判定部５７が配置されている。電流極性判定部５７は、ＦＥＴ２を流れるドレイン電流やモータ４の相電流を検出したり、インバータ１の出力端子の電圧を中点電圧と比較する等して電流の極性を判定する。極性の判定結果は、通信部３５を介してノイズ予測部５８に入力される。ノイズ予測部５８は、入力される電流極性の判定結果に応じてスイッチングノイズが発生する期間を予測する。

【0039】

図２０に示すように、第１実施形態の図３と同様のスイッチングパターンにおいて、Ｗ相上側のターンオフ時に、ＦＥＴ２ａの寄生ダイオードを介して電流が流れる期間では、スイッチングノイズが発生しないと予測できる。第１実施形態では破線で示すように、スイッチング禁止パルスを当該期間でも出力していたが、第７実施形態ではスイッチング禁止パルスを出力しない。したがって、第７実施形態では、当該期間にＦＥＴ１２によるスイッチングが可能になる。

【0040】

（その他の実施形態）
パワー素子や１次側トランジスタはＮチャネルＭＯＳＦＥＴに限らず、ＰチャネルＭＯＳＦＥＴやＩＧＢＴ等でも良い。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

【符号の説明】

【0041】

図面中、１はインバータ、２はＮチャネルＭＯＳＦＥＴ、３は直流電源、５はインバータ制御部、７はドライバ、８は電源回路、９はトランス、１２はＮチャネルＭＯＳＦＥＴ、２１はパルス生成部、２２はノイズ予測部、３２は電源コントローラを示す。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】