特開 2024-170063 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024170063

(43)【公開日】2024-12-06

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/336 20060101AFI20241129BHJP

   H01L 29/06 20060101ALI20241129BHJP

【ＦＩ】

H01L29/78 301W

H01L29/78 301R

H01L29/06 301F

【審査請求】未請求

【請求項の数】3

【出願形態】ＯＬ

(21)【出願番号】P 2023087019

(22)【出願日】2023-05-26

(71)【出願人】

【識別番号】000106276

【氏名又は名称】サンケン電気株式会社

(74)【代理人】

【識別番号】100102532

【弁理士】

【氏名又は名称】好宮 幹夫

(74)【代理人】

【識別番号】100194881

【弁理士】

【氏名又は名称】小林 俊弘

(74)【代理人】

【識別番号】100215142

【弁理士】

【氏名又は名称】大塚 徹

(72)【発明者】

【氏名】青木 宏憲

【テーマコード（参考）】

5F140

【Ｆターム（参考）】

5F140AA18

5F140AC01

5F140BA01

5F140BF42

5F140BH14

5F140BH17

5F140BH30

5F140CB07

5F140CB10

5F140CD09

(57)【要約】      （修正有）

【課題】分離領域からドレイン領域へのパンチスルー電流を抑制した半導体装置を提供する。
【解決手段】半導体素子２０（高耐圧のＰ型ＭＯＳＦＥＴ）と分離領域８とを備えた半導体装置であって、半導体素子は第１導電型の基板１上の第２導電型の第１半導体領域２と、第１半導体領域上の第１導電型の第２半導体領域３と、第２半導体領域から離間し、第１半導体領域上の第１導電型の第３半導体領域４と、第２、第３半導体領域の間の第１半導体領域の表面領域に形成されたチャネル領域１２と、チャネル領域上のゲート電極５と、第２半導体領域上の第１主電極６と、第３半導体領域上の第２主電極７と、分離電極１１と、第２主電極とゲート電極との間の第１の容量性フィールドプレート（ＭＦＦＰ）群９と、第２主電極と分離電極との間の第２のＭＦＦＰ群１０と、を備え、第１のＭＦＦＰ群及び第２のＭＦＦＰ群における第２主電極に隣接した導電体膜が接続していない。
【選択図】図４

【特許請求の範囲】

【請求項1】

半導体素子と、前記半導体素子を平面的に囲繞する第１導電型の分離領域とを備えた半導体装置であって、
前記半導体素子は、
第１導電型の半導体基板上に形成された第２導電型の第１半導体領域と、
該第１半導体領域上に形成された第１導電型の第２半導体領域と、
該第２半導体領域から離間し且つ前記第１半導体領域上に形成された第１導電型の第３半導体領域と、
前記第２半導体領域と前記第３半導体領域の間の前記第１半導体領域の表面領域に形成されたチャネル領域と、
該チャネル領域上に絶縁膜を介して形成されたゲート電極と、
前記第２半導体領域と電気的に接続した第１主電極と、
前記第３半導体領域と電気的に接続した第２主電極と、
前記分離領域上に設けられ、前記分離領域と電気的に接続した分離電極と、
前記第２主電極と前記ゲート電極との間に設けられ、複数の導体膜が互いに離間して並置された第１の容量性フィールドプレート群と、
前記第２主電極７と分離電極との間に設けられ、複数の導体膜が互いに離間して並置された第２の容量性フィールドプレート群と、を備え、
前記第１の容量性フィールドプレート群を構成する前記複数の導電体膜のうちの前記第２主電極に隣接した導電体膜と、前記第２の容量性フィールドプレート群を構成する前記複数の導電体膜のうちの前記第２主電極に隣接した導電体膜とが物理的に接続していないものであることを特徴とする半導体装置。

【請求項2】

前記第１の容量性フィールドプレート群及び前記第２の容量性フィールドプレート群は、それぞれ、断面視で高さ位置の異なる上部導電体群と下部導電体群を備え、
前記半導体装置を平面視したときに、前記第２の容量性フィールドプレート群を構成する上部導電体群と下部導電体群が重なる領域の面積は、前記第１の容量性フィールドプレート群を構成する上部導電体群と下部導電体群が重なる領域の面積よりも大きいものであることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記半導体素子を含む前記分離領域に囲まれた領域は、平面視で、対向する２つの直線と、該２つの直線の端部同士を接続する２つの曲線で囲まれた形状であり、
前記半導体素子は、前記対向する２つの直線に挟まれた領域に設けられたものであることを特徴とする請求項１又は２に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体素子と、該半導体素子を平面的に囲繞する分離領域とを備えた半導体装置に関する。

【背景技術】

【0002】

半導体素子として高耐圧Ｐ型ＭＯＳＦＥＴの一例（断面図）を図４に示す。図４に示すように、高耐圧のＰ型ＭＯＳＦＥＴ（半導体素子）２０は、例えば、第１導電型（Ｐ型）の半導体基板１上に第２導電型（Ｎ型）の第１半導体領域２が形成され、Ｎ型の第１半導体領域２上に形成されたＰ型の第２半導体（ソース）領域３と、Ｐ型の第２半導体（ソース）領域３から離間し且つＮ型半導体領域２上に形成されたＰ型ドレイン領域４と、Ｐ型の第２半導体（ソース）領域３とＰ型の第３半導体（ドレイン）領域４の間のＮ型半導体領域２の表面領域に形成されたチャネル領域１２と、チャネル領域１２上に絶縁膜５ａを介して形成されたゲート電極５と、Ｐ型の第２半導体（ソース）領域３と電気的に接続した第１主電極（ソース電極）６と、Ｐ型の第３半導体（ドレイン）領域４と電気的に接続した第２主電極（ドレイン電極）７と、高耐圧Ｐ型ＭＯＳＦＥＴを他の半導体素子から分離するＰ型の分離領域８とを備える。

【0003】

さらに、第２主電極（ドレイン電極）７とゲート電極５との間において複数の導体膜が互いに離間して並置されて容量結合された第１の容量性フィールドプレート（ＭＦＦＰともいう）群９が設けられており、導体膜間に生じる容量によりドレイン・ゲート間電圧が分配されることで、各導体膜直下の半導体領域表面の電位も分配される。また、第２主電極（ドレイン電極）７とＰ型の分離領域８との間において複数の導体膜が互いに離間して並置されて容量結合された第２の容量性フィールドプレート群１０が設けられており、導体膜間に生じる容量によりドレイン・Ｐ型分離領域間電圧が分配されることで、各導体膜直下の半導体領域表面の電位も分配される。なお、Ｐ型の分離領域は例えばグランド電位に接地される。

【0004】

また、平面的に見て、略円形又は略四角形に形成された半導体素子領域の一部分を切り取り、切り取られた部分にその半導体素子とは別に高耐圧Ｐ型ＭＯＳＦＥＴを設けるなどした、複合半導体素子などもある。例えば、特許文献１などがある。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００２－１２４６８１号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

上述のような高耐圧ＭＯＳＦＥＴなどの半導体素子を備えた半導体装置では、パンチスルー電流が分離領域からドレイン領域へと流れてしまう問題がある。

【0007】

本発明は、上記問題を解決するためになされたものであり、分離領域からドレイン領域へとパンチスルー電流が流れることを抑制した半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明は、上記目的を達成するためになされたものであり、半導体素子と、前記半導体素子を平面的に囲繞する第１導電型の分離領域とを備えた半導体装置であって、
前記半導体素子は、
第１導電型の半導体基板上に形成された第２導電型の第１半導体領域と、
該第１半導体領域上に形成された第１導電型の第２半導体領域と、
該第２半導体領域から離間し且つ前記第１半導体領域上に形成された第１導電型の第３半導体領域と、
前記第２半導体領域と前記第３半導体領域の間の前記第１半導体領域の表面領域に形成されたチャネル領域と、
該チャネル領域上に絶縁膜を介して形成されたゲート電極と、
前記第２半導体領域と電気的に接続した第１主電極と、
前記第３半導体領域と電気的に接続した第２主電極と、
前記分離領域上に設けられ、前記分離領域と電気的に接続した分離電極と、
前記第２主電極と前記ゲート電極との間に設けられ、複数の導体膜が互いに離間して並置された第１の容量性フィールドプレート群と、
前記第２主電極７と分離電極との間に設けられ、複数の導体膜が互いに離間して並置された第２の容量性フィールドプレート群と、を備え、
前記第１の容量性フィールドプレート群を構成する前記複数の導電体膜のうちの前記第２主電極に隣接した導電体膜と、前記第２の容量性フィールドプレート群を構成する前記複数の導電体膜のうちの前記第２主電極に隣接した導電体膜とが物理的に接続していないものである半導体装置を提供する。

【0009】

このような半導体装置によれば、分離領域からドレイン領域へとパンチスルー電流が流れることを抑制できるものとなる。

【0010】

このとき、前記第１の容量性フィールドプレート群及び前記第２の容量性フィールドプレート群は、それぞれ、断面視で高さ位置の異なる上部導電体群と下部導電体群を備え、
前記半導体装置を平面視したときに、前記第２の容量性フィールドプレート群を構成する上部導電体群と下部導電体群が重なる領域の面積は、前記第１の容量性フィールドプレート群を構成する上部導電体群と下部導電体群が重なる領域の面積よりも大きいものである半導体装置とすることができる。

【0011】

これにより、パンチスルー電流が流れることをより効果的に抑制できるものとなる。

【0012】

このとき、前記半導体素子を含む前記分離領域に囲まれた領域は、平面視で、対向する２つの直線と、該２つの直線の端部同士を接続する２つの曲線で囲まれた形状であり、
前記半導体素子は、前記対向する２つの直線に挟まれた領域に設けられたものである半導体装置とすることができる。

【0013】

本発明はこのような構造のものに対して、パンチスルー電流が流れることをより効果的に抑制できるものとなる。

【発明の効果】

【0014】

以上のように、本発明の半導体装置によれば、分離領域からドレイン領域へとパンチスルー電流が流れることを抑制できるものとなる。

【図面の簡単な説明】

【0015】

【図1】本発明に係る半導体装置の平面図を示す。

【図2】本発明に係るフィールドプレートの配置例（平面図）を示す。

【図3】本発明の変形例に係るフィールドプレートの配置例（平面図及び断面図）を示す。

【図4】半導体装置の断面図を示す。

【図5】参考例に係るフィールドプレートの例を示す。

【図6】参考例に係るフィールドプレートの他の例を示す。

【図7】パンチスルー電流を説明する図面である。

【発明を実施するための形態】

【0016】

以下、本発明を詳細に説明するが、本発明はこれらに限定されるものではない。

【0017】

上述のように、分離領域からドレイン領域へとパンチスルー電流が流れることを抑制した半導体装置が求められていた。

【0018】

本発明者らは、上記課題について鋭意検討を重ねた結果、半導体素子と、前記半導体素子を平面的に囲繞する第１導電型の分離領域とを備えた半導体装置であって、
前記半導体素子は、
第１導電型の半導体基板上に形成された第２導電型の第１半導体領域と、
該第１半導体領域上に形成された第１導電型の第２半導体領域と、
該第２半導体領域から離間し且つ前記第１半導体領域上に形成された第１導電型の第３半導体領域と、
前記第２半導体領域と前記第３半導体領域の間の前記第１半導体領域の表面領域に形成されたチャネル領域と、
該チャネル領域上に絶縁膜を介して形成されたゲート電極と、
前記第２半導体領域と電気的に接続した第１主電極と、
前記第３半導体領域と電気的に接続した第２主電極と、
前記分離領域上に設けられ、前記分離領域と電気的に接続した分離電極と、
前記第２主電極と前記ゲート電極との間に設けられ、複数の導体膜が互いに離間して並置された第１の容量性フィールドプレート群と、
前記第２主電極７と分離電極との間に設けられ、複数の導体膜が互いに離間して並置された第２の容量性フィールドプレート群と、を備え、
前記第１の容量性フィールドプレート群を構成する前記複数の導電体膜のうちの前記第２主電極に隣接した導電体膜と、前記第２の容量性フィールドプレート群を構成する前記複数の導電体膜のうちの前記第２主電極に隣接した導電体膜とが物理的に接続していないものである半導体装置により、分離領域からドレイン領域へとパンチスルー電流が流れることを抑制できるものとなることを見出し、本発明を完成した。

【0019】

以下、図面を参照して説明する。

【0020】

まず、本発明者が、パンチスルー電流が分離領域８からドレイン領域４へと流れてしまう原因について検討を行った結果について説明する。ドレイン電極７には高電圧が印加されるため、第１の容量性フィールドプレート群９のドレイン電極７側の一部と第２の容量性フィールドプレート群１０のドレイン電極７側の一部はドレイン電極７を囲むように互いに接続し、第１の容量性フィールドプレート群９の残りは高耐圧Ｐ型ＭＯＳＦＥＴだけでなく他の半導体素子を含めて囲むように形成されることがある。このような例を図５、図６に示す。図５に示す例は、第１の容量性フィールドプレート群９のうちドレイン電極７に隣接する導電体９ａと第２の容量性フィールドプレート群１０のうちドレイン電極７に隣接する導電体１０ａとが一体となってドレイン電極７を囲繞しているものである。図６に示す例は、１本の導電体が、第１の容量性フィールドプレート群９のうちドレイン電極７に隣接する導電体９ａと、第２の容量性フィールドプレート群１０のうちドレイン電極７に隣接する導電体１０ａとに枝分かれしてドレイン電極７を囲繞しているものである。

【0021】

上述のような参考例の場合について、図７に、Ｂの容量を１．０とした時の各キャパシタの容量、及び、分離領域８とドレイン電極７の間に３０Ｖ印加したときの各キャパシタの電圧をシミュレーションにより求めた結果を示す。図７に示すように、ドレイン電極７を囲むように形成された導電体膜間で生じる第１の容量性フィールドプレート群９の一部の容量（Ａ、Ｂ）は第１の容量性フィールドプレート群９の他の導電体膜間で生じる容量（Ｃ１～Ｃ７）よりも十分小さくなることがわかった。

【0022】

シミュレーションの結果、Ｐ型の分離領域８とＮ型の第１半導体領域２との界面から延びる空乏層が第１の容量性フィールドプレート群９の導電体膜間の容量が略等容量の場合に比べて十分伸びやすくなってしまい、導電体膜間の容量が略等容量の場合に比べてドレイン電極側の導電体膜の電位がかなり高くなってしまい、平面的に見てＰ型ドレイン領域４がドレイン電極を囲むように形成された第１、２の容量性フィールドプレート群９、１０の一部よりもゲート電極側まで形成されていると、高耐圧ＭＯＳＦＥＴでは、パンチスルー電流が分離領域からドレイン領域へと、図７の破線矢印に示す経路で流れてしまうことがわかった。

【0023】

そこで本発明者は、図２に示すように、第１の容量性フィールドプレート群９を構成する複数の導電体膜９ａ、９ｂ、９ｃ・・・のうちの第２主電極（ドレイン電極）に隣接した導電体膜９ａと、第２の容量性フィールドプレート群１０を構成する複数の導電体膜１０ａ、１０ｂ、１０ｃ・・・のうちの第２主電極（ドレイン電極）に隣接した導電体膜１０ａとが物理的に接続していないものとすることで、分離領域からドレイン領域へとパンチスルー電流が流れることを抑制できることを見出した。

【0024】

［半導体装置］
次に、図１の平面図に基づいて半導体装置１００について説明する。半導体装置１００は、半導体素子２０と、半導体素子２０を平面的に囲繞する第１導電型の分離領域８とを備えたものである。また、図４の半導体装置の断面図は、図１のＡ－Ａ’断面に対応する。なお、以下の説明に用いる図１～７では、説明及び図面の簡略化のために導電体の本数は統一していない。

【0025】

以下の説明では、第１導電型がＰ型、第２導電型がＮ型の例で説明するが、Ｐ型とＮ型の関係は逆であってもよい。半導体素子２０は、例えばＰ型ＭＯＳＦＥＴでありうる。この場合、第２半導体領域３はＰ型ソース領域、第１主電極６はソース電極、第３半導体領域４はＰ型ドレイン領域、第２主電極７はドレイン電極でありうる。以下、半導体素子２０としてＰ型ＭＯＳＦＥＴを形成した例で説明するが、半導体素子２０はこれに限定されない。

【0026】

半導体装置１００は、図１に示すように、第１導電型（Ｐ型）の分離領域８の内側に半導体素子（Ｐ型ＭＯＳＦＥＴ）２０が設けられている。

【0027】

半導体素子（Ｐ型ＭＯＳＦＥＴ）２０は、図４の断面図に示すように、第１導電型（Ｐ型）の半導体基板１上に、例えばエピタキシャル成長により形成された第２導電型（Ｎ型）の第１半導体領域２と、第１半導体領域２の上に形成された第１導電型の第２半導体（ソース）領域３と、第２半導体領域３から離間し且つ第１半導体領域上に形成された第１導電型の第３半導体（ドレイン）領域４と、第２半導体（ソース）領域３と第３半導体（ドレイン）領域４の間の第１半導体領域の表面領域に形成されたチャネル領域１２と、チャネル領域１２上に絶縁膜を介して形成されたゲート電極５と、第２半導体領域３と電気的に接続した第１主電極（ソース電極）６と、第３半導体領域４と電気的に接続した第２主電極（ドレイン電極）７と、分離領域８上に設けられ、分離領域８と電気的に接続した分離電極１１と、第２主電極７とゲート電極５との間に設けられ、複数の導体膜が互いに離間して並置された第１の容量性フィールドプレート群９と、第２主電極７と分離電極との間に設けられ、複数の導体膜が互いに離間して並置された第２の容量性フィールドプレート群１０とを備えている。

【0028】

また、図１に示すように半導体素子（Ｐ型ＭＯＳＦＥＴ）２０は左右対称に形成されている。第２の容量性フィールドプレート群１０は左右に設けられた半導体素子（Ｐ型ＭＯＳＦＥＴ）２０を外側から囲むように形成されている。また、第１の容量性フィールドプレート群９は半導体素子（Ｐ型ＭＯＳＦＥＴ）２０の左右のゲート電極５と第１主電極（ソース電極）６を囲むように、ゲート電極５と第２主電極（ドレイン電極）７の間に形成されている。

【0029】

そして、第１の容量性フィールドプレート群９を構成する複数の導電体膜のうちの第２主電極７に隣接した導電体膜と、第２の容量性フィールドプレート群１０を構成する複数の導電体膜のうちの第２主電極に隣接した導電体膜とが物理的に接続していないものである。言い換えると、第２主電極に隣接した導電体膜がドレイン電極７を連続的に囲むように形成されていない。図１における第２主電極（ドレイン電極）７部の近傍を拡大した図を図２に示す。このような構造とすることで、ドレイン－分離領域間の容量性フィールドプレートにおける各導電体における容量が比較的同程度になるため、半導体表面には比較的均等な電圧がかかるようになり、ドレイン電極７近傍における空乏層の伸びが図５や図６の半導体装置と比較して比較的緩やかになる。その結果、分離領域からドレイン領域へとパンチスルー電流が流れることを抑制できる。

【0030】

第２主電極に隣接していない第１の容量性フィールドプレート群９を構成する導電体膜と第２主電極に隣接していない第２の容量性フィールドプレート群１０を構成する導電体膜とが物理的に接続したものが存在していてもよいが、第２主電極に隣接していない第１の容量性フィールドプレート群９を構成する導電体膜と第２主電極に隣接していない第２の容量性フィールドプレート群１０を構成する導電体膜の全てが物理的に分離されていることが好ましい。

【0031】

本発明に係る半導体装置においては、図１、３に示すように、第１の容量性フィールドプレート群９及び第２の容量性フィールドプレート群１０は、それぞれ、断面視で高さ位置の異なる下部導電体群９Ｌ、１０Ｌと上部導電体群９Ｕ、１０Ｕを備えるものであることが好ましい。なお、高さ位置の異なる更なる導電体群がさらに設けられていてもよい。この場合さらに、図３（ａ）の平面図、図３（ｂ）の断面図に示すように、半導体装置を平面視したときに、第２の容量性フィールドプレート群１０を構成する上部導電体群１０Ｕと下部導電体群１０Ｌが重なる領域の面積が、第１の容量性フィールドプレート群９を構成する上部導電体群９Ｕと下部導電体群９Ｌが重なる領域の面積よりも大きいものであることが好ましい。このような図３（ｂ）に示す本発明の変形例に係るフィールドプレートの配置例（断面図）では、Ｗ１０＞Ｗ９のように、重なる領域の広さ（幅）が異なる。このようなものは、第２の容量性フィールドプレート群１０の導電体膜間に生じる容量が増加し、分離領域８と第２主電極（ドレイン電極）７間の電位固定が高まり、第２の容量性フィールドプレート群１０よりも上部にある他の電極からの電位の影響を受けにくくなる。その結果、パンチスルー電流が流れることをより効果的に抑制できる。

【0032】

また、図１に示されるように、半導体素子２０が形成される分離領域８に囲まれた領域を、平面視で、対向する２つの直線Ｌ１、Ｌ２と、２つの直線Ｌ１、Ｌ２の端部同士を接続する２つの曲線Ｃ１、Ｃ２で囲まれた形状とし、半導体素子２０を、対向する２つの直線Ｌ１、Ｌ２に挟まれた領域Ｌに設けることがより好ましい。パンチスルー電流が流れることをより効果的に抑制できるものとなる。２つの直線Ｌ１、Ｌ２に挟まれた領域では、近傍に曲線部分がないものとなるため、曲線に近い部分で電界集中が生じる可能性を低くできるためである。なお、分離領域８に囲まれた領域内には半導体素子２０以外の半導体素子を設けることも可能である。

【0033】

なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

【符号の説明】

【0034】

１…半導体基板、 ２…第１半導体領域、 ３…第２半導体（ソース）領域、
４…第３半導体（ドレイン）領域、 ５…ゲート電極、 ５ａ…ゲート酸化膜、
６…第１主電極（ソース電極）、 ７…第２主電極（ドレイン電極）、
８…分離領域、
９…第１の容量性フィールドプレート群、
９Ｌ…下部導電体群、 ９Ｕ…上部導電体群、
９ａ、９ｂ、９ｃ…導電体膜、
１０…第２の容量性フィールドプレート群、
１０Ｌ…下部導電体群、 １０Ｕ…上部導電体群、
１０ａ、１０ｂ、１０ｃ…導電体膜、
１２…チャネル領域、
２０…半導体素子、 １００…半導体装置。
Ｌ…直線で挟まれた領域、 Ｌ１、Ｌ２…直線、 Ｃ１、Ｃ２…曲線。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】