特開 2024-170552 書き込みミスエントリのドレインをサポートする犠牲キャッシュ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024170552

(43)【公開日】2024-12-10

(54)【発明の名称】書き込みミスエントリのドレインをサポートする犠牲キャッシュ

(51)【国際特許分類】

   G06F 12/0897 20160101AFI20241203BHJP

   G06F 12/0895 20160101ALI20241203BHJP

   G06F 12/0888 20160101ALI20241203BHJP

【ＦＩ】

G06F12/0897 110

G06F12/0895 112

G06F12/0888 102

【審査請求】有

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2024153306

(22)【出願日】2024-09-05

(62)【分割の表示】P 2021569843の分割

【原出願日】2020-05-26

(31)【優先権主張番号】62/852,494

(32)【優先日】2019-05-24

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】16/882,369

(32)【優先日】2020-05-22

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】390020248

【氏名又は名称】日本テキサス・インスツルメンツ合同会社

(71)【出願人】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【上記1名の代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(72)【発明者】

【氏名】ナヴィーン ボリア

(72)【発明者】

【氏名】ティモシー デヴィッド アンダーソン

(72)【発明者】

【氏名】ピート マイケル ヒプルハウザー

(57)【要約】      （修正有）

【課題】障害耐性キャッシュのキャッシュ性能を向上させる方法、キャッシングシステム及びデバイスを提供する。
【解決手段】第１のサブキャッシュと、第１のサブキャッシュに並行な第２のサブキャッシュと、を含むキャッシングシステム（犠牲キャッシュパイプライン７００）であって、第２のサブキャッシュが、キャッシュラインのセットと、キャッシュラインのセットのうちの対応するキャッシュラインが書き込みミスデータを記憶する旨の指示を記憶するラインタイプビット７０８と、ラインタイプビット７０８に基づいて記憶された書き込みミスデータをフラッシュするるエビクションコントローラ７１４と、を含む。
【選択図】図７

【特許請求の範囲】

【請求項1】

キャッシングシステムであって、
第１のサブキャッシュと、
前記第１のサブキャッシュに並行な第２のサブキャッシュと、
を含み、前記第２のサブキャッシュが、
キャッシュラインのセットと、
前記キャッシュラインのセットのうちの対応するキャッシュラインが書き込みミスデータを記憶するように構成される旨の指示を記憶するように構成されるラインタイプビットと、
前記ラインタイプビットに基づいて、記憶された書き込みミスデータをフラッシュするように構成されるエビクションコントローラと、
を含む、キャッシングシステム。

【請求項2】

請求項１に記載のキャッシングシステムであって、
前記第２のサブキャッシュが更に、
前記記憶された書き込みミスデータに関連付けられたメモリアドレスを記憶するように構成されるタグランダムアクセスメモリ（ＲＡＭ）と、
前記記憶された書き込みミスデータに関連付けられたバイトイネーブル論理を記憶するように構成されるバイトイネーブルメモリと、
を含み、
前記エビクションコントローラが、前記記憶されたメモリアドレス及び記憶されたバイトイネーブル論理に基づいて、メモリ書き込み要求をより高レベルのメモリに伝送することによって、記憶された書き込みミスデータをフラッシュするように構成される、キャッシングシステム。

【請求項3】

請求項１に記載のキャッシングシステムであって、
前記キャッシングシステムが更にプロセッサインターフェースを含み、前記エビクションコントローラが更に、
前記プロセッサインターフェース上のアクティビティを監視するように、及び、
前記監視されたアクティビティに基づいて、記憶された書き込みミスデータをフラッシュするように、
構成される、キャッシングシステム。

【請求項4】

請求項３に記載のキャッシングシステムであって、
前記プロセッサインターフェース上のアクティビティを監視することが、前記プロセッサインターフェース上のアイドルアクティビティを検出することを含む、キャッシングシステム。

【請求項5】

請求項４に記載のキャッシングシステムであって、
アイドルアクティビティを検出することが、所定数のクロックサイクルの間にメモリ要求が受け取られたかどうかを判定することを含む、キャッシングシステム。

【請求項6】

請求項４に記載のキャッシングシステムであって、
前記エビクションコントローラが更に、
前記プロセッサインターフェース上のアクティビティが再開されたと判定するように、及び、
前記記憶された書き込みミスデータのフラッシュを取り消すように、
構成される、キャッシングシステム。

【請求項7】

請求項６に記載のキャッシングシステムであって、
前記プロセッサインターフェース上のアクティビティが再開されたと判定することが、前記プロセッサからのキャッシュ要求受け取りを検出することを含む、キャッシングシステム。

【請求項8】

データをキャッシングするための方法であって、
キャッシングシステムによって、メモリアドレスについて書き込みメモリ要求を受け取ることと、
前記キャッシングシステムの第１のサブキャッシュによって、前記第１のサブキャッシュ内に前記メモリアドレスがキャッシュされないと判定することと、
前記キャッシングシステムの第２のサブキャッシュによって、前記第２のサブキャッシュ内に前記メモリアドレスがキャッシュされないと判定することと、
前記書き込みメモリ要求に関連付けられたデータを前記第２のサブキャッシュ内に記憶することと、
前記記憶されたデータが書き込みミスに対応する旨の指示を、前記第２のサブキャッシュのラインタイプビット内に記憶することと、
前記記憶されたデータを前記指示に基づいてフラッシュすることと、
を含む、方法。

【請求項9】

請求項８に記載の方法であって、
前記記憶されたデータをフラッシュすることが、前記第２のサブキャッシュによって、メモリ書き込み要求をより高いレベルのメモリに伝送することを含む、方法。

【請求項10】

請求項８に記載の方法であって、更に、
プロセッサインターフェース上のアクティビティを監視することを含み、前記記憶されたデータをフラッシュすることが更に、前記監視されたアクティビティに基づく、方法。

【請求項11】

請求項１０に記載の方法であって、
前記プロセッサインターフェース上のアクティビティを監視することが、前記プロセッサインターフェース上のアイドルアクティビティを検出することを含む、方法。

【請求項12】

請求項１１に記載の方法であって、
アイドルアクティビティを検出することが、所定数のクロックサイクルの間にメモリ要求が受け取られていないと判定することを含む、方法。

【請求項13】

請求項１１に記載の方法であって、更に、
前記プロセッサインターフェース上でアクティビティが再開したと判定することと、
前記記憶された書き込みミスデータのフラッシュを取り消すことと、
を含む、方法。

【請求項14】

請求項１３に記載の方法であって、
前記プロセッサインターフェース上でアクティビティが再開したと判定することが、キャッシュ要求受け取りを検出することを含む、方法。

【請求項15】

デバイスであって、
プロセッサと、
第１のサブキャッシュと、
前記第１のサブキャッシュに並行な第２のサブキャッシュと、
を含み、前記第２のサブキャッシュが、
キャッシュラインのセットと、
前記キャッシュラインのセットのうちの対応するキャッシュラインが書き込みミスデータを記憶するように構成される旨の指示を記憶するように構成されるラインタイプビットと、
前記ラインタイプビットに基づいて、記憶された書き込みミスデータをフラッシュするように構成されるエビクションコントローラと、
を含む、デバイス。

【請求項16】

請求項１５に記載のデバイスであって、
前記第２のサブキャッシュが更に、
前記記憶された書き込みミスデータに関連付けられたメモリアドレスを記憶するように構成されるタグランダムアクセスメモリ（ＲＡＭ）と、
前記記憶された書き込みミスデータに関連付けられたバイトイネーブル論理を記憶するように構成されるバイトイネーブルメモリと、
を含み、
前記エビクションコントローラが、前記記憶されたメモリアドレス及び記憶されたバイトイネーブル論理に基づいて、書き込みメモリ要求をより高いレベルのメモリに伝送することによって、前記記憶された書き込みミスデータをフラッシュするように構成される、デバイス。

【請求項17】

請求項１５に記載のデバイスであって、
前記キャッシングシステムが更にプロセッサインターフェースを含み、前記エビクションコントローラが更に、
前記プロセッサインターフェース上のアクティビティを監視するように、及び、
前記監視されたアクティビティに基づいて、前記記憶された書き込みミスデータをフラッシュするように、
構成される、デバイス。

【請求項18】

請求項１７に記載のデバイスであって、
前記プロセッサインターフェース上のアクティビティを監視することが、前記プロセッサインターフェース上のアイドルアクティビティを検出することを含む、デバイス。

【請求項19】

請求項１８に記載のデバイスであって、
アイドルアクティビティを検出することが、所定数のクロックサイクルの間にメモリ要求が受け取られたかどうかを判定することを含む、デバイス。

【請求項20】

請求項１８に記載のデバイスであって、
前記エビクションコントローラが更に、
前記プロセッサインターフェース上でアクティビティが再開されたと判定するように、及び、
前記記憶された書き込みミスデータのフラッシュを取り消すように、
構成される、デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

マルチコアコヒーレントシステムにおいて、複数のプロセッサ及びシステム構成要素が、オンチップメモリ及びオフチップメモリなどの、同じメモリリソースを共有する。メモリキャッシュ（例えば、キャッシュ）は、メインメモリに比べて動作上プロセッサの近くに（例えば、近接して）位置する或る量の高速メモリを提供し得る。一般に、キャッシュが動作上プロセッサに近いほどレイテンシは低い、すなわち、メモリ要求を満たすために用いられるプロセッサクロックサイクルは少ない。概して、プロセッサに最も近いキャッシュメモリは、プロセッサと共にしばしばダイ上に直接に存在するレベル１（Ｌ１）キャッシュを含む。多くのプロセッサは、より大きなレベル２（Ｌ２）キャッシュも含む。このＬ２キャッシュは、概してＬ１キャッシュよりも低速であるが、依然としてプロセッサコアと共にダイ上に存在し得る。Ｌ２キャッシュは、プロセッサ毎のコアキャッシュであり得るか、又は複数コア全体で共有され得る。しばしば、プロセッサコアには、別々の構成要素としてダイ上に存在するか、又はシステムオンチップ（ＳｏＣ）の別の部分に存在する、より大きくより低速なＬ３キャッシュも利用可能である。

【0002】

キャッシュなどのメモリシステムは、例えば、宇宙線、太陽粒子、又は悪意のあるメモリアクセスからの電子又は磁気干渉に起因したデータ破損を受けやすい可能性がある。自動運転車両及び自律システムなどの、クリティカルシステム及び／又は他の障害不耐性システムにおいてプロセッサが用いられることが増えているため、メモリシステムをデータ破損から保護するための技法が、メモリシステムに適用されることが増えている。こうした技法の１つが、メモリ破損を検出及び訂正するための誤り訂正符号（ＥＣＣ）の使用である。高速キャッシュメモリにおけるＥＣＣの実装は、ＥＣＣが、考慮する必要のある追加のタイミングオーバーヘッドをもたらす可能性があるため厄介である。例えば、高速キャッシュメモリシステムは、キャッシュ内でメモリアドレスにアクセスされるかどうかを判別するため、及び、キャッシュメモリのコンテンツを取り出すための、５段メモリパイプラインを有し得る。各段には、１ＧＨｚで約１ナノ秒である１クロックサイクルかかり得る。キャッシュメモリのコンテンツの誤りチェックは、実質的にフルクロックサイクルかかり得る。障害耐性キャッシュのキャッシュ性能を向上させるための技法が求められている。

【発明の概要】

【0003】

本記載は、キャッシングシステムに関する。より具体的には、本記載の幾つかの態様が、第１のサブキャッシュと、第１のサブキャッシュに並行な第２のサブキャッシュとを含むキャッシングシステムに関し、第２のサブキャッシュは、キャッシュラインのセットと、キャッシュラインのセットのうちの対応するキャッシュラインが書き込みミスデータを記憶するように構成される旨の指示を記憶するように構成されたラインタイプビットと、ラインタイプビットに基づいて記憶された書き込みミスデータをフラッシュするように構成されたエビクションコントローラとを含む。

【0004】

本明細書の別の態様が、データをキャッシングするための方法に関し、この方法は、キャッシングシステムによって、メモリアドレスについての書き込みメモリ要求を受け取ることと、キャッシングシステムの第１のサブキャッシュによって、第１のサブキャッシュ内にメモリアドレスがキャッシュされないと判定することと、キャッシングシステムの第２のサブキャッシュによって、第２のサブキャッシュ内にメモリアドレスがキャッシュされないと判定することと、書き込みメモリ要求に関連付けられたデータを第２のサブキャッシュ内に記憶することと、記憶されたデータが書き込みミスに対応する旨の指示を第２のサブキャッシュのラインタイプビット内に記憶することと、記憶されたデータを指示に基づいてフラッシュすることとを含む。

【0005】

本記載の別の態様が、第１のサブキャッシュと、第１のサブキャッシュに並行な第２のサブキャッシュとを含むデバイスに関し、第２のサブキャッシュは、キャッシュラインのセットと、キャッシュラインのセットのうちの対応するキャッシュラインが書き込みミスデータを記憶するように構成される旨の指示を記憶するように構成されたラインタイプビットと、ラインタイプビットに基づいて記憶された書き込みミスデータをフラッシュするように構成されたエビクションコントローラとを含む。

【0006】

本記載の別の態様が、第１のサブキャッシュと、第１のサブキャッシュに並行な第２のサブキャッシュとを含むキャッシングシステムに関し、第２のサブキャッシュは、キャッシュラインのセットと、キャッシュラインのセットのうちの対応するラインが書き込みミスデータを記憶するように構成される旨の指示を記憶するように構成されたラインタイプビットと、キャッシュラインが完全に書き込まれた旨の指示に基づいて、書き込みミスデータを記憶する第２のサブキャッシュのキャッシュラインを追い出すように構成されたエビクションコントローラとを含む。

【0007】

本記載の別の態様が、キャッシングシステムによって、メモリアドレスについての書き込みメモリ要求を受け取ることと、キャッシングシステムの第１のサブキャッシュによって、第１のサブキャッシュ内にメモリアドレスがキャッシュされないと判定することと、キャッシングシステムの第２のサブキャッシュによって、第２のサブキャッシュ内にメモリアドレスがキャッシュされないと判定することと、書き込みメモリ要求に関連付けられたデータを第２のサブキャッシュ内に記憶することと、記憶されたデータが書き込みミスに対応する旨の指示を第２のサブキャッシュのラインタイプビット内に記憶することと、キャッシュラインが完全に書き込まれた旨の指示に基づいて、書き込みミスを記憶する第２のサブキャッシュのキャッシュラインを追い出すことを含む、データをキャッシングするための方法に関する。

【0008】

本記載の別の態様が、プロセッサ、第１のサブキャッシュと、第１のサブキャッシュに並行な第２のサブキャッシュとを含むデバイスに関し、第２のサブキャッシュは、キャッシュラインのセットと、キャッシュラインのセットのうちの対応するラインが書き込みミスデータを記憶するように構成される旨の指示を記憶するように構成されたラインタイプビットと、キャッシュラインが完全に書き込まれた旨の指示に基づいて、書き込みミスデータを記憶する第２のサブキャッシュのキャッシュラインを追い出すように構成されたエビクションコントローラとを含む。

【0009】

本記載の別の態様が、第１のサブキャッシュと、第１のサブキャッシュから追い出されたキャッシュデータと、第１のサブキャッシュにキャッシュされていない書き込みメモリコマンドを記憶するために、第１のキャッシュに並列に結合された第２のサブキャッシュとを含むキャッシングシステムに関し、第２のサブキャッシュは、書き込みミスデータを記憶する第２のサブキャッシュの対応するキャッシュラインがカラータグに関連付けられる旨の指示を記憶するように構成されたカラータグビットと、キャッシュラインに関連付けられたカラータグに基づいて書き込みミスデータを記憶する第２のサブキャッシュのキャッシュラインを追い出すように構成されたエビクションコントローラとを含む。

【0010】

本記載の別の態様が、データをキャッシングするための方法に関し、この方法は、キャッシングシステムによって、メモリアドレスについての書き込みメモリコマンドを受け取ることと、キャッシングシステムの第１のサブキャッシュによって、第１のサブキャッシュ内にメモリアドレスがキャッシュされないと判定することと、キャッシングシステムの第２のサブキャッシュによって、第２のサブキャッシュ内にメモリアドレスがキャッシュされないと判定することであって、第２のサブキャッシュは、第１のサブキャッシュに並行して、第１のサブキャッシュから追い出されたキャッシュデータと第１のサブキャッシュ内にキャッシュされていない書き込みメモリコマンドとを記憶するように構成される、判定することと、書き込みメモリコマンドに関連付けられたデータを第２のサブキャッシュ内に記憶することと、データに関連付けられたカラータグビットを第２のサブキャッシュ内に記憶することと、カラータグビットに基づいて記憶されたデータを追い出すこととを含む。

【0011】

本記載の別の態様が、プロセッサと、第１のサブキャッシュと、第１のサブキャッシュから追い出されたキャッシュデータと、第１のサブキャッシュにキャッシュされていない書き込みメモリコマンドを記憶するために、第１のサブキャッシュに並列に結合された第２のサブキャッシュとを含むデバイスに関し、第２のサブキャッシュは、書き込みミスデータを記憶する第２のサブキャッシュの対応するキャッシュラインがカラータグに関連付けられる旨の指示を記憶するように構成されたカラータグビットと、キャッシュラインに関連付けられたカラータグに基づいて書き込みミスデータを記憶する第２のサブキャッシュのキャッシュラインを追い出すように構成されたエビクションコントローラとを含む。

【0012】

本記載の別の態様が、キャッシングシステムによってデータをキャッシングするための技法に関し、キャッシングシステムは、第１のサブキャッシュと、第１のサブキャッシュから追い出されたキャッシュデータと、第１のサブキャッシュにキャッシュされていない書き込みメモリコマンドを記憶するために、第１のサブキャッシュに並列に結合された第２のサブキャッシュとを含み、第２のサブキャッシュは、第２のサブキャッシュの対応するラインがカラータグに関連付けられる旨の指示を記憶するように構成されたカラータグビットと、ラインに関連付けられたカラータグに基づいてメモリ書き込みデータを記憶する第２のサブキャッシュのキャッシュラインを追い出すように構成されたエビクションコントローラとを含み、第２のサブキャッシュは更に、メモリアドレスについての第１の書き込みメモリコマンドを受け取ることであって、書き込みメモリコマンドは第１のカラータグに関連付けられる、受け取ることと、第１の書き込みメモリコマンドに関連付けられた第１のデータを第２のサブキャッシュのキャッシュライン内に記憶することと、第１のカラータグを第２のサブキャッシュ内に記憶することと、キャッシュラインについての第２の書き込みメモリコマンドを受け取ることであって、書き込みメモリコマンドは第２のカラータグに関連付けられる、受け取ることと、第２のカラータグを第１のカラータグとマージすることと、マージされたカラータグを記憶することと、マージされたカラータグに基づいてキャッシュラインを追い出すこととを行うように構成される。

【0013】

本記載の別の態様が、データをキャッシングするための方法に関し、この方法は、キャッシングシステムによって、メモリアドレスについての書き込みメモリコマンドを受け取ることであって、書き込みメモリコマンドが第１のカラータグに関連付けられる、受け取ることと、キャッシングシステムの第１のサブキャッシュによって、第１のサブキャッシュ内にメモリアドレスがキャッシュされないと判定することと、キャッシングシステムの第２のサブキャッシュによって、第２のサブキャッシュ内にメモリアドレスがキャッシュされないと判定することであって、第２のサブキャッシュが、第１のサブキャッシュに並行して、第１のサブキャッシュから追い出されたキャッシュデータと第１のサブキャッシュ内にキャッシュされていない書き込みメモリコマンドとを記憶するように構成される、判定することと、第１の書き込みメモリコマンドに関連付けられた第１のデータを第２のサブキャッシュのキャッシュライン内に記憶することと、第１のカラータグを第２のサブキャッシュ内に記憶することと、キャッシュラインについての第２の書き込みメモリコマンドを受け取ることであって、書き込みメモリコマンドは第２のカラータグに関連付けられる、受け取ることと、第２のカラータグを第１のカラータグとマージすることと、マージされたカラータグを記憶することと、マージされたカラータグに基づいてキャッシュラインを追い出すこととを含む。

【0014】

本記載の別の態様が、プロセッサと、第１のサブキャッシュと、第１のサブキャッシュから追い出されたキャッシュデータと、第１のサブキャッシュにキャッシュされていない書き込みメモリコマンドを記憶するために、第１のサブキャッシュに並列に結合された第２のサブキャッシュとを含むデバイスに関し、第２のサブキャッシュは、第２のサブキャッシュの対応するラインがカラータグに関連付けられる旨の指示を記憶するように構成されたカラータグビットと、ラインに関連付けられたカラータグに基づいてメモリ書き込みデータを記憶する第２のサブキャッシュのキャッシュラインを追い出すように構成されたエビクションコントローラとを含み、第２のサブキャッシュは更に、メモリアドレスについての第１の書き込みメモリコマンドを受け取ることであって、書き込みメモリコマンドは第１のカラータグに関連付けられる、受け取ることと、第１の書き込みメモリコマンドに関連付けられた第１のデータを第２のサブキャッシュのキャッシュライン内に記憶することと、第１のカラータグを第２のサブキャッシュ内に記憶することと、キャッシュラインについての第２の書き込みメモリコマンドを受け取ることであって、書き込みメモリコマンドは第２のカラータグに関連付けられる、受け取ることと、第２のカラータグを第１のカラータグとマージすることと、マージされたカラータグを記憶することと、マージされたカラータグに基づいてキャッシュラインを追い出すこととを行うように構成される。

【0015】

本記載の別の態様が、第１のサブキャッシュと、第１のサブキャッシュから追い出されたキャッシュデータと、第１のサブキャッシュにキャッシュされていない書き込みメモリコマンドを記憶するために、第１のサブキャッシュに並列に結合された第２のサブキャッシュとを含むキャッシングシステムに関し、第２のサブキャッシュは、第２のサブキャッシュの対応するキャッシュラインが特権のレベルに関連付けられる旨の指示を記憶するように構成された特権ビットを含み、第２のサブキャッシュは更に、メモリアドレスについての第１の書き込みメモリコマンドを受け取ることであって、第１の書き込みメモリコマンドは第１の特権のレベルに関連付けられる、受け取ることと、第１の書き込みメモリコマンドに関連付けられた第１のデータを第２のサブキャッシュのキャッシュライン内に記憶することと、キャッシュラインに関連付けられた特権のレベルを第２のサブキャッシュ内に記憶することと、キャッシュラインについての第２の書き込みメモリコマンドを受け取ることであって、第２の書き込みメモリコマンドは第２の特権のレベルに関連付けられる、受け取ることと、第１の特権のレベルを第２の特権のレベルとマージすることと、マージされた特権レベルを記憶することと、マージされた特権レベルをキャッシュラインと共に出力することとを行うように構成される。

【0016】

本記載の別の態様が、キャッシングシステムによって、メモリアドレスについての書き込みメモリコマンドを受け取ることであって、第１の書き込みメモリコマンドは第１の特権レベルに関連付けられる、受け取ることと、キャッシングシステムの第１のサブキャッシュによって、第１のサブキャッシュ内にメモリアドレスがキャッシュされないと判定することと、キャッシングシステムの第２のサブキャッシュによって、第２のサブキャッシュ内にメモリアドレスがキャッシュされないと判定することであって、第２のサブキャッシュが、第１のサブキャッシュに並行して、第１のサブキャッシュから追い出されたキャッシュデータと第１のサブキャッシュ内にキャッシュされていない書き込みメモリコマンドとを記憶するように構成される、判定することと、第１の書き込みメモリコマンドに関連付けられた第１のデータを第２のサブキャッシュのキャッシュライン内に記憶することと、第１の特権レベルを第２のサブキャッシュ内に記憶することと、キャッシュラインについての第２の書き込みメモリコマンドを受け取ることであって、第２の書き込みメモリコマンドは第２の特権のレベルに関連付けられる、受け取ることと、第１の特権のレベルを第２の特権のレベルとマージすることと、マージされた特権レベルを記憶することと、マージされた特権レベルをキャッシュラインと共に出力することとを行うように構成される。

【0017】

本記載の別の態様が、プロセッサと、第１のサブキャッシュと、第１のサブキャッシュから追い出されたキャッシュデータと、第１のサブキャッシュにキャッシュされていない書き込みメモリコマンドを記憶するために、第１のサブキャッシュに並列に結合された第２のサブキャッシュとを含むデバイスに関し、第２のサブキャッシュは、第２のサブキャッシュの対応するキャッシュラインが特権のレベルに関連付けられる旨の指示を記憶するように構成された特権ビットを含み、第２のサブキャッシュは更に、メモリアドレスについての第１の書き込みメモリコマンドを受け取ることであって、第１の書き込みメモリコマンドは第１の特権のレベルに関連付けられる、受け取ることと、第１の書き込みメモリコマンドに関連付けられた第１のデータを第２のサブキャッシュのキャッシュライン内に記憶することと、キャッシュラインに関連付けられた特権のレベルを第２のサブキャッシュ内に記憶することと、キャッシュラインについての第２の書き込みメモリコマンドを受け取ることであって、第２の書き込みメモリコマンドが第２の特権のレベルに関連付けられる、受け取ることと、第１の特権のレベルを第２の特権のレベルとマージすることと、マージされた特権レベルを記憶することと、マージされた特権レベルをキャッシュラインと共に出力することとを行うように構成される。

【0018】

本記載の別の態様が、第１のサブキャッシュと、第１のサブキャッシュに並列に結合された第２のサブキャッシュとを含むキャッシングシステムに関し、第２のサブキャッシュは、第２のサブキャッシュの対応するラインが書き込みミスデータを記憶するように構成される旨の指示を記憶するように構成されたラインタイプビットを含む。

【0019】

本記載の別の態様が、データをキャッシングするための方法に関し、この方法は、キャッシングシステムによって、メモリアドレスについての書き込みメモリ要求を受け取ることと、キャッシングシステムの第１のサブキャッシュによって、第１のサブキャッシュ内にメモリアドレスがキャッシュされないと判定することと、キャッシングシステムの第２のサブキャッシュによって、第２のサブキャッシュ内にメモリアドレスがキャッシュされないと判定することであって、第２のサブキャッシュは第１のサブキャッシュに並列に結合される、判定することと、書き込みメモリ要求に関連付けられたデータを第２のサブキャッシュ内に記憶することと、記憶されたデータが書き込みミスに対応する旨の指示を第２のサブキャッシュのラインタイプビット内に記憶することを含む。

【0020】

本記載の別の態様が、プロセッサ、第１のサブキャッシュと、第１のサブキャッシュに並列に結合された第２のサブキャッシュとを含むデバイスに関し、第２のサブキャッシュが、第２のサブキャッシュの対応するラインが書き込みミスデータを記憶するように構成される旨の指示を記憶するように構成されたラインタイプビットを含む。

【0021】

本記載の別の態様が、第１のサブキャッシュと、第１のサブキャッシュから追い出されたキャッシュデータと、第１のサブキャッシュにキャッシュされていない書き込みメモリコマンドを記憶するために、第１のキャッシュに並列に結合された第２のサブキャッシュと、キャッシュコントローラとを含むキャッシングシステムに関し、キャッシュコントローラは、２つ又はそれ以上のキャッシュコマンドを受け取ることと、受け取った２つ又はそれ以上のキャッシュコマンド間に競合が存在すると判定することと、受け取った２つ又はそれ以上のキャッシュコマンド間の競合解決を判定することと、２つ又はそれ以上のキャッシュコマンドを第１のサブキャッシュ及び第２のサブキャッシュに送信することを行うように構成される。

【0022】

本記載の別の態様が、データをキャッシングするための方法に関し、この方法は、２つ又はそれ以上のキャッシュコマンドを受け取ることと、２つ又はそれ以上のキャッシュコマンド間に競合が存在すると判定することと、受け取った２つ又はそれ以上のキャッシュコマンド間の競合解決を判定することと、２つ又はそれ以上のキャッシュコマンドを第１のサブキャッシュ及び第２のサブキャッシュに送信することとを含み、第２のサブキャッシュは、第１のサブキャッシュに並行して、第１のサブキャッシュから追い出されたキャッシュデータと、第１のサブキャッシュにキャッシュされていない書き込みメモリコマンドとを記憶するように構成される。

【0023】

本記載の別の態様が、プロセッサと、第１のサブキャッシュと、第１のサブキャッシュから追い出されたキャッシュデータと、第１のサブキャッシュにキャッシュされていない書き込みメモリコマンドを記憶するために、第１のサブキャッシュに並列に結合された第２のサブキャッシュと、キャッシュコントローラとを含む、デバイスに関し、キャッシュコントローラは、２つ又はそれ以上のキャッシュコマンドを受け取り、２つ又はそれ以上のキャッシュコマンド間に競合が存在すると判定し、受け取った２つ又はそれ以上のキャッシュコマンド間の競合解決を判定し、２つ又はそれ以上のキャッシュコマンドを第１のサブキャッシュ及び第２のサブキャッシュに送信するように構成される。

【0024】

次に、様々な例の詳細な説明のために、添付の図面を参照する。

【図面の簡単な説明】

【0025】

【図1】コンピュータシステムのブロック図である。

【0026】

【図2】読み取り要求を処理するための簡略化されたキャッシュメモリパイプラインを示すブロック図である。

【0027】

【図3】本記載の態様に従った、ストアキューを備えるキャッシュメモリパイプラインのブロック図である。

【0028】

【図4】犠牲キャッシュを含むキャッシュアーキテクチャを示すブロック図である。

【0029】

【図5】本記載の態様に従った、並列犠牲キャッシュを含むキャッシュアーキテクチャを示すブロック図である。

【0030】

【図6】本記載の態様に従った、犠牲キャッシュメモリパイプラインを示すブロック図である。

【0031】

【図7】本記載の態様に従った、書き込みミスバッファを含む犠牲キャッシュパイプラインを示すブロック図である。

【0032】

【図8】本記載の態様に従った、ＭＥＳＩ ＲＡＭのブロック図である。

【0033】

【図9】本記載の態様に従った、書き込みミスバッファを含むキャッシュシステムのアーキテクチャブロック図である。

【0034】

【図10】本記載の態様に従った、データをキャッシングするための技法を示すフローチャートである。

【図11】本記載の態様に従った、データをキャッシングするための技法を示すフローチャートである。

【図12】本記載の態様に従った、データをキャッシングするための技法を示すフローチャートである。

【図13】本記載の態様に従った、データをキャッシングするための技法を示すフローチャートである。

【図14】本記載の態様に従った、データをキャッシングするための技法を示すフローチャートである。

【図15】本記載の態様に従った、データをキャッシングするための技法を示すフローチャートである。

【図16】本記載の態様に従った、データをキャッシングするための技法を示すフローチャートである。

【発明を実施するための形態】

【0035】

図１は、コンピュータシステム１００のブロック図である。コンピュータシステム１００は、レベル１（Ｌ１）データキャッシュなどのデータキャッシュ１０２を含む。データキャッシュ１０２は、キャッシュされたサブセットにアクセスする（例えば、読み取り及び／又は書き込みの）ために必要な時間を低減させるためのシステムのデータのサブセットを記憶する。最も一般的に用いられるデータを効果的にキャッシングすることによって、データキャッシュ１０２はシステム性能を著しく向上させ得る。

【0036】

データキャッシュ１０２は、一つ又は複数の処理リソース１０４（例えば、プロセッサコア）に及び拡張メモリ１０６に結合され得る。拡張メモリ１０６は、Ｌ２キャッシュなどの他のレベルのメモリ階層、ストレージデバイスなどを含む。データキャッシュ１０２は、処理リソース１０４と同じダイに組み込まれ得る（例えば、オンダイキャッシュ）か、又は別のダイ上にあり得る。いずれの場合も、キャッシュ１０２は、キャッシュ１０２と処理リソースとの間でのデータの交換に用いられる一つ又は複数のインターフェースによって、各処理リソース１０４に結合される。本例において、キャッシュ１０２は、スカラインターフェース及びベクトルインターフェースによって、各処理リソース１０４に結合される。複数のインターフェースを備える例において、１つのインターフェースがビジーな場合、コマンドは別のインターフェースを用いて処理され得る。例えば、スカラ読み取りコマンドがスカラインターフェースを介してキャッシュによって受け取られるとき、関連するデータは、インターフェース利用率、データサイズ、及び／又は他の考慮事項に基づいて、ベクトルインターフェースを介して処理リソース１０４に提供され得る。同様に、キャッシュ１０２は一つ又は複数のインターフェースによって拡張メモリ１０６にも結合され得る。複数のインターフェースが存在する場合、利用率、データサイズ、及び／又は他の考慮事項に基づいて、インターフェースが選択され得る。

【0037】

各インターフェースは任意の適切な幅を有し得る。インターフェースの幅は互いに異なり得るが、多くの例において、最も狭いインターフェースの整数倍である。１つのこうした例において、スカラインターフェースは６４ビット幅であり、ベクトルインターフェースは５１２ビット幅であり、拡張メモリインターフェースは１０２４ビット幅である。

【0038】

インターフェースは双方向性又は単向性であり得る。双方向性インターフェースは、データが同時に送信及び受信できるように、２つの独立した単向性インターフェースを含み得る。１つのこうした例において、ベクトルインターフェースは２つの５１２ビット単向性バスを含み、１つは処理リソース１０４からデータ及び動作を受け取るためのものであり、１つはデータを処理リソース１０４に送信するためのものである。

【0039】

データキャッシュ１０２は、これらのインターフェースを介して受け取った動作を処理するためのいくつかのパイプラインを含み得る。図２は、読み取り要求を処理するための簡略化されたキャッシュメモリパイプライン２００を示すブロック図である。キャッシュメモリパイプライン２００内に示されるように、プロセッサ２０２はメモリ要求をキャッシュメモリ２０４に送信する。キャッシュメモリ２０４はＬ１キャッシュとの文脈において記述されるが、本明細書で説明される概念は任意のタイプのキャッシュメモリに適用可能である。図示されていないが、場合によっては、メモリ要求はキャッシュ又はメモリコントローラを介して送信され得る。この例において、キャッシュメモリパイプラインは５つの段Ｅ１、Ｅ２、Ｅ３、Ｅ４、及びＥ５を含む。各キャッシュメモリパイプライン段には、完了するために特定数のクロックサイクルが割り当てられ得、いくつかの例では、キャッシュされたデータが、５つのクロックサイクルにおけるＥ５メモリパイプライン段の後、プロセッサ２０２に戻され得るように、各段には１つのクロックサイクルが割り当てられる。Ｅ１メモリパイプライン段において、キャッシュメモリ２０４によってメモリ要求が受け取られる。メモリ要求は、取り出されるべきデータのメモリアドレスを含む。Ｅ２パイプ段において、どのメモリアドレスが現在キャッシュメモリ内に記憶されているかを判定するために、タグランダムアクセスメモリ（ＲＡＭ）２０６が読み取られる。タグＲＡＭ２０６は、メモリ２０８内のどのエントリが拡張メモリ内のどのメモリアドレスに対応するかを記録するテーブルを記憶する。タグＲＡＭは、メモリアドレスのテーブルを保持するために用いられるバンク又はメモリの一部であり得る。場合によっては、キャッシュは、各キャッシュセットがＮラインのメモリアドレスを保持することが可能なＮウェイアソシアティブキャッシュであり得る。Ｎが増加するにつれて、検索されるアドレスの数も増加し、これにより、要求されたメモリアドレスがタグＲＡＭ内にあるかどうかを判定するために必要な時間量が増加する。Ｅ３メモリパイプライン段において、受け取ったメモリアドレスは、キャッシュヒット又はミスが存在するかどうかを判定するためにタグＲＡＭから読み取られ記憶されたメモリアドレスと比較される。要求されたメモリアドレスに関連付けられたデータがキャッシュ内に記憶されたとき、キャッシュヒットが発生し、要求されたメモリアドレスに関連付けられたデータがキャッシュ内に記憶されないとき、キャッシュミスが発生する。Ｅ４メモリパイプライン段において、要求されたメモリアドレスに関連付けられたメモリ２０８の一部が読み取られ、Ｅ５メモリパイプライン段において、要求されたメモリアドレスはプロセッサ２０２に提供される。メモリ２０８は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、レジスタなどの、キャッシュメモリに適した任意のタイプのメモリであり得る。パイプライン段は、どのようにメモリパイプラインが構成可能であるか、したがって、特定のサブステップ及び特徴を省くことが可能であるかを示す。特定の実装において、メモリアクセスなどの特定のアクティビティが行われる段は異なり得る。

【0040】

図３は、本記載の態様に従った、誤り訂正符号ストアキューを備える読み取り修正書き込みをサポートするキャッシュパイプライン３００を示すブロック図である。パイプライン３００は、（読み取り経路ラッチ３０２、タグＲＡＭ３０６、メモリ３０８などを備える）読み取り経路、及び（経路ラッチ３０４、ストアキュー３１４などを備える）書き込み経路を含む。

【0041】

読み取り経路に関して、パイプライン３００はタグＲＡＭ３０６及びメモリ３０８（例えば、ＤＲＡＭ又は他の好適なメモリ）を含む。キャッシュは、任意の連想度を有し得、一例において、キャッシュはダイレクトマップキャッシュであり、各拡張メモリアドレスがキャッシュメモリ３０８内の１つのエントリに確実に対応するようになっている。

【0042】

場合によっては、キャッシュパイプライン３００はＥＣＣのためのサポートを含み得、メモリ３０８は誤り検出及び訂正回路３１０に結合され得る。ＥＣＣ例において、メモリ３０８は、ブロックに対応するＥＣＣシンドロームビットのセットと共にブロック内にデータを記憶する。読み取り動作が受け取られるとき、メモリ３０８は記憶されたデータブロック及び対応するＥＣＣシンドロームビットを誤り検出及び訂正回路３１０に提供し得る。誤り検出及び訂正回路３１０は、メモリ２０８から読み取られるデータブロックに基づいてＥＣＣシンドロームビットを再生成し得、再生成されたＥＣＣシンドロームビットを以前に記憶されたものと比較し得る。如何なる矛盾も、データブロックが不正確に読み取られた旨を示し得、ＥＣＣシンドロームビットはデータブロック内の誤りを訂正するために用いられ得る。誤りを検出及び訂正する能力により、キャッシュがミッションクリティカルな応用例に適合される。

【0043】

アービトレーションユニット３１２は、メモリ３０８の競合するアクセス間を調停するためにメモリ３０８に結合され得る。複数の動作が同じサイクル内でメモリ３０８にアクセスを試みるとき、アービトレーションユニット３１２は、優先方式に従って、どの動作がメモリ３０８へのアクセスを許可されるかを選択し得る。多くの異なる優先方式が用いられ得る。優先方式の一例として、パイプライン３００内にある書き込みデータは、下記でより詳細に説明するように、たとえメモリ３０８に書き込まれる前であっても、例えばストアキュー３１４のデータ転送マルチプレクサ３１８を介して後続の動作によって用いられ得るため、アービトレーションは書き込み動作よりも読み取り動作を優先する。したがって、書き込みデータがパイプライン３００内で待機できるようにする際の、性能への影響は最小限である。しかしながら、パイプライン３００はまだ書き戻されていない書き込みデータで満たされるため、書き込み動作の優先度は、競合する読み取り動作よりも優先されるまで増加し得る。

【0044】

読み取り経路はストアキュー３１４と並行であり得る。読み取り動作は、まだ完了していない可能性のある書き込み動作におけるデータを指し得るため、パイプライン３００は、読み取り経路が、メモリ３０８にまだ書き戻されていないストアキュー３１４からデータを取得できるようにする、書き込み転送機能を含み得る。一例において、パイプライン３００は、ストアキュー３１４の各段において動作のアドレスを記録する保留ストアアドレステーブル３１６、ストアキュー３１４の段のうちの１つから転送するためのデータを選択するためのデータ転送マルチプレクサ３１８、及び、メモリ３０８の出力とデータ転送マルチプレクサ３１８から転送されたストアキュー３１４データとの間で選択するストアキューヒットマルチプレクサ３２０を含む。

【0045】

次に、パイプライン３００を介した読み取り動作の例示のフローを説明する。段Ｅ１によって示される第１のサイクルにおいて、キャッシュは、データがキャッシュのメモリ３０８内に記憶されるかどうかを判定するために、読み取り動作のアドレスに関連付けられた記録をタグＲＡＭ３０６から取り出す。ダイレクトマップ例において、キャッシュは、メモリ３０８にデータを要求する前にタグＲＡＭ比較を待機する必要はなく、したがって、読み取り動作のアドレスとキャッシュされたアドレスの記録との間のタグＲＡＭ比較が第２（Ｅ２）又は第３（Ｅ３）のサイクル内へと拡張する必要はない。

【0046】

第２のサイクル、段Ｅ２において、アービトレーションユニット３１２が許可する場合、キャッシュはメモリ３０８にデータ及びＥＣＣシンドロームビットを要求し得る。このサイクルにおいて、キャッシュは、読み取りアドレスと保留ストアアドレステーブル３１６とを比較することによって、ストアキュー３１４でより新しいデータが使用可能であるかどうかを判定することもできる。使用可能である場合、データ転送マルチプレクサ３１８は、ストアキュー３１４から適切なデータを転送するように設定される。

【0047】

データ及びＥＣＣシンドロームビットは、段Ｅ３における第３のサイクルにおいて、メモリ３０８によって提供され得る。しかしながら、キャッシュは複数の拡張メモリアドレスをキャッシュのメモリ３０８内の同じエントリに割り当てることができるため、このデータは、読み取り動作によって特定されるメモリアドレスに対応する場合、又は対応しない場合がある。したがって、第３のサイクルにおいて、キャッシュは、メモリ３０８からの提供されたデータ及びＥＣＣが、読み取り動作におけるメモリアドレスに対応する（例えば、キャッシュヒット）かどうかを、タグＲＡＭ記録の比較に基づいて判定する。キャッシュヒットの場合、データ及びＥＣＣビットは、段Ｅ４における第４のサイクルにおいてデータ内の任意の誤りを訂正する誤り検出及び訂正回路３１０によって受け取られる。

【0048】

前述のように、まだメモリ３０８に書き込まれていないより新しいデータが、ストアキュー３１４内に存在し得、データ転送マルチプレクサ３１８によってストアキュー３１４から転送され得る。その場合、ストアキューヒットマルチプレクサ３２０は、メモリ３０８から訂正されたデータを介して転送されたデータを選択する。

【0049】

メモリ３０８からの訂正されたデータ、又はストアキュー３１４からの転送されたデータのいずれかが、段Ｅ５における第５のサイクルにおいて要求側プロセッサに提供される。このようにして、例示のキャッシュは、約５サイクルにおけるキャッシュヒットの場合、全ＥＣＣチェック及び訂正と共にプロセッサにデータを提供し得る。

【0050】

データ及びＥＣＣビットがメモリ３０８内に存在しない場合（例えば、キャッシュミス）、パイプライン３００は、データを拡張メモリから取り出すことができるまで機能停止し得、その時点でデータをメモリ３０８に書き込み得、タグＲＡＭ３０６は、データの後続の読み取りがキャッシュ内でヒットするように更新され得る。

【0051】

キャッシュは、キャッシュからデータを読み取り、再書き込みする前にデータを変更する、いくつかの動作もサポートし得る。例えば、キャッシュは、読み取り修正書き込み（ＲＭＷ）動作をサポートし得る。ＲＭＷ動作は、既存のデータを読み取り、データの少なくとも一部を修正し、データのその部分を上書きする。ＥＣＣ実施形態において、ＲＭＷ動作は、フルバンク幅未満の書き込みの場合に実施され得る。書き込みがフルバンク幅ではない場合、書き込まれるデータの一部分のみに対してＥＣＣ動作を実施する結果、不正確なＥＣＣシンドロームが生じ得る。そのため、上書きされることのないバンク内のデータの一部分は依然としてＥＣＣシンドロームビットに寄与するので、ＲＷＭの読み取り機能が用いられる。

【0052】

ＲＭＷ動作は、書き込み動作及び読み取り動作に分けられ得、パイプライン３００は、読み取り経路における読み取り動作が、ストアキュー３１４における書き込み動作と同期したままであるように構造化され得る。読み取り修正書き込みマージ回路３２２が、マージされたデータを作成するために読み取りデータの少なくとも一部を書き込みデータで上書きするまで、読み取り動作及び書き込み動作は同期されたままである。マージされたデータは、マージされたデータについて新しいＥＣＣシンドロームビットを生成するＥＣＣ生成回路３２４に提供され、その後、マージされたデータ及びＥＣＣシンドロームビットは、メモリ３０８内に記憶するためにアービトレーションユニット３１２に提供され得る。

【0053】

次に、パイプライン３００を介したＲＭＷ動作の例示のフローを説明する。動作の読み取り部分は、実質的に、上記の段Ｅ１～Ｅ４で説明したように進行し、キャッシュは読み取り動作のアドレスをタグＲＡＭ３０６の記録と比較し、キャッシュは、メモリ３０８及び／又はストアキュー３１４にデータ及びＥＣＣシンドロームビットを要求する。ＲＭＷ動作はデータを修正するので、メモリ３０８内のエントリのＭＥＳＩ（修正済み、排他的、共有、及び無効）状態を追跡する例において、修正済み又は排他的状態のどちらでもないキャッシュヒットは、キャッシュミスと見なされ得る。データが適切な状態で取得され、如何なるエラーも訂正されたとき、サイクルＥ４（又はその後のキャッシュミスの場合）において、読み取り修正書き込みマージ回路３２２に提供される。この同じサイクルにおいて、読み取り修正書き込みマージ回路３２２は、マージされたデータを作成するために、訂正されたデータの少なくとも一部を書き込みデータで上書きし得る。ＥＣＣ生成回路３２４は、段Ｅ５（又はその後のキャッシュミスの場合）において、マージされたデータについて新しいＥＣＣシンドロームビットを生成する。マージされたデータ及びＥＣＣシンドロームビットは、キャッシュメモリ３０８に書き込むためにアービトレーションユニット３１２に提供される。

【0054】

いくつかの例において、同じアドレスを指す順次ＲＭＷ動作が受け取られる。以前のＲＭＷ動作からマージされたデータがメモリ３０８に書き込まれるのを待機するのではなく、ストアキュー３１４は、マージされたデータを、後続のＲＭＷ動作によって用いるためにストアキュー３１４の前の段にフィードバックすることができる、書き込み転送のためのアドレス比較器３２６を含み得る。これは、「ピギーバッキング」と称される。データは、ＥＣＣ生成回路３２４の前又は後にフィードバックすることができる。フィードバックはＲＭＷ動作を効果的にマージするので、最終のＲＭＷ動作は、データ及びＥＣＣシンドロームビットの完全なセットを有する。したがって、時間的に前のＲＭＷ動作は、それらがメモリ３０８に書き戻される前に取り消され得る。これによって、旧式データの書き込みによって他の動作が機能停止するのを回避することができる。

【0055】

場合によっては、メモリ３０８はデータキャッシュの全体を表し得る。単なる例として、こうした実施形態において、データキャッシュ（Ｌ１データキャッシュであり得る）は単一ストアキュー構造３１４に関連付けられる。一例として、データキャッシュは２５６の行を含み得、各行は行当たり１０２４ビット（１Ｋｂ）を有する。

【0056】

他の例において、キャッシュは複数の独立にアドレス可能なバンクに分割され得、各個別のバンクはそれ独自のそれぞれのストアキュー構造３１４を有し得る。例えば、前述のデータキャッシュは、各行が１０２４ビットのライン幅を有する２５６の行を有するが、所与のバンクにおいて行当たり６４ビットを備える１６のバンクに分割される、実施形態を考えてみる。こうした実施形態では、データキャッシュの各バンクについて１つ、１６のストアキューが存在することになる。したがって、読み取り及び書き込み動作は並行してバンクに送信され得、各バンクは、読み取り及び／又は書き込み動作に応答してそれ自体のプロセスを調停する。マルチバンクキャッシュの各バンクが独立に動作できるようにすることによって、要求が受け取られるときキャッシュライン全体はロックアップされないため、キャッシュの動作はより効率的である。むしろ、こうした要求を受け取ったバンクに割り当てられるキャッシュラインの一部のみがロックされることになる。もちろん、前述のキャッシュサイズは単なる一例であり、本記載は、いずれの特定のキャッシュライン幅、バンク又は行の数などにも限定されない。

【0057】

上記の例は、ベクトルデータの書き込み及び／又は読み取りにも有用である。例えば、ベクトルデータは５１２ビット幅であってよい。マルチバンクキャッシュの場合、キャッシュ内のヒットであるベクトルデータを含む書き込み要求は、８つのバンクへの８つの並列書き込みとして処理され得る（例えば、８×６４ビット＝５１２ビット）。同様に、こうしたマルチバンクキャッシュへの読み取り要求は、８つのバンクからの８つの並列読み取りとして実施可能である。

【0058】

キャッシュシステムの企図される実施形態に存在し得る別の特徴は、インフライト（ｉｎｆｌｉｇｈｔ）転送及び無効化をサポートしている。例えば一例において、キャッシュは２ウェイセットアソシアティブキャッシュであるものと想定される。２ウェイセットアソシアティブ実装において、キャッシュ内の各キャッシュラインは、より高レベルのメモリ（例えば、Ｌ２キャッシュ又はメインシステムメモリ）内の２つの異なるアドレスにマッピングされ得る。

【0059】

本例では「ライン１」と称する所与のキャッシュラインが２ウェイセットアソシアティブキャッシュ内のキャッシュラインであり、「アドレスＡ」及び「アドレスＢ」と称するメモリ内の２つの異なるアドレスにマッピングする状況を考えてみる。次に、部分書き込み（例えば、フルキャッシュライン未満への書き込み）であり、下記のように、その後に読み取り要求が続く、第１の要求をキャッシュが受け取るものと仮定してみる。

【0060】

書き込み（アドレスＡ）：データ１／／データ１をアドレスＡに対応するキャッシュラインに書き込む

【0061】

読み取り（アドレスＢ）／／ ／／アドレスＢに対応するキャッシュラインに含まれるデータを読み取る

【0062】

本例において、書き込み要求がヒットであり、本例ではライン１であると想定するアドレスＡに対応するキャッシュラインがキャッシュ内にあることを意味すると想定してみる。これに応答して、キャッシュシステムは、データ１をライン１に書き込むプロセスを開始することになる。

【0063】

これに続いて、読み取り要求がミスであると想定してみる。言い換えれば、ライン１は、この２ウェイセットアソシアティブキャッシュ内のアドレスＡ又はアドレスＢのいずれかにマッピングされ得るが、この場合、現在はアドレスＡにマッピングされている。したがって、アドレスＢはタグＲＡＭ３０６内で見つからないため、ミスが発生する。ミスに応答して、キャッシュシステムは、Ｌ２キャッシュなどのより高レベルのメモリからデータを取り出そうとすることによってミスを処理し、本例で「データ２」と称するデータが戻されるとき、現在ライン１内のデータはデータ２を記憶するために追い出されることになる。これは、前の書き込みが完了する前に生じ得る。この場合、いずれにしてもライン１が追い出されることになるため、書き込み動作を完了する必要はない。したがって、「インフライト（ｉｎｆｌｉｇｈｔ）」と称する書き込みの完了前に、書き込みを無効化することができる。

【0064】

アトミック比較及び交換などのアトミック動作は、読み取りを含むメモリ動作の更なる例である。アトミック比較及び交換動作は、書き込むべきアドレス、キー値、及び新しいデータのセットを提供することができる。アドレスにおける現在のデータはキーと比較され、それらが一致する場合、アドレスにおける現在のデータは新しいデータによって上書きされる。したがって、いくつかの例において、パイプライン３００は、現在のデータがキー値と一致する場合、書き込みのために新しいデータの比較及び転送を実施するためのアトミック比較及び交換回路３２８を含む。アトミック比較及び交換回路３２８は、読み取り修正書き込みマージ回路３２２と並列に結合され得、どの出力がＥＣＣ生成回路３２４に提供されるかを判定するために機能マルチプレクサ３３０が用いられ得る。

【0065】

次に、パイプライン３００を介したアトミック比較及び交換動作の例示のフローを説明する。動作の読み取り部分は実質的に、前述のように段Ｅ１～Ｅ４において進行し、キャッシュは読み取り動作のアドレスをタグＲＡＭ３０６の記録と比較し、キャッシュは、メモリ３０８及び／又はストアキュー３１４からのデータ及びＥＣＣシンドロームビットを要求する。アトミック比較及び交換動作はデータを修正し得るため、メモリ３０８内のエントリのＭＥＳＩ状態を追跡する例において、修正済み又は排他的のいずれの状態でもないキャッシュヒットは、キャッシュミスと見なされ得る。データが適切な状態で取得されるとき、それは、段Ｅ４（又はその後のキャッシュミスの場合）において、アトミック比較及び交換回路３２８に提供される。これらのサイクルの間、新しいデータ及びキーは書き込み経路ラッチ３０４内に記憶され得る。段Ｅ４の間、アトミック比較及び交換回路３２８は訂正された読み取りデータ、キー、及び新しいデータを受け取り得る。訂正された読み取りデータがキーと一致する場合、アトミック比較及び交換回路３２８は新しいデータをＥＣＣ生成回路３２４に提供する。アトミック比較及び交換回路３２８は、読み取りデータがキーと一致する場合、新しいデータの状態を修正済みに変更することもできる。ＥＣＣ生成回路３２４は、段Ｅ５（又はその後のキャッシュミスの場合）において、新しいデータについて新しいＥＣＣシンドロームビットを生成する。新しいデータ及びＥＣＣシンドロームビットは、キャッシュメモリ３０８に書き込むためにアービトレーションユニット３１２に提供される。

【0066】

パイプライン３００は、順次アトミック比較及び交換動作が受け取られるとき、ＲＭＷ動作との文脈において説明したものと同様に、アドレス比較器３２６を用いて書き込み転送も実施し得る。

【0067】

既存のデータを読み取るメモリ動作の更なる例は、ヒストグラム動作を含む。ヒストグラム動作は、既存のデータに追加するか又は既存のデータから差し引くための値を特定し得る。ヒストグラム動作をサポートするために、パイプライン３００は、読み取り修正書き込みマージ回路３２２及び／又はアトミック比較及び交換回路３２８と並列に結合される演算ユニット３３２を含み得る。演算ユニット３３２は、任意のサイズのオペランドをサポートし得、１つのこうした例において、演算ユニット３３２は６４ビットバンクからの１６ビット値の加算及び減算をサポートする。マルチプレクサ３３０は、演算ユニット３３２、読み取り修正書き込みマージ回路３２２、及びアトミック比較及び交換回路３２８間で選択するために用いられ得る。

【0068】

次に、パイプライン３００を介したヒストグラム動作の例示のフローについて説明する。動作の読み取り部分は、実質的に、上記の段Ｅ１～Ｅ４で説明したように進行し、キャッシュは読み取り動作のアドレスをタグＲＡＭ３０６の記録と比較し、キャッシュは、メモリ３０８及び／又はストアキュー３１４からのデータ及びＥＣＣシンドロームビットを要求する。ヒストグラム動作はデータを修正するため、メモリ３０８内のエントリのＭＥＳＩ状態を追跡する例において、修正済み又は排他的状態のどちらでもないキャッシュヒットは、キャッシュミスと見なされ得る。データが適切な状態で取得されるとき、それは、段Ｅ４（又はその後のキャッシュミスの場合）において、演算ユニット３３２に提供される。これらのサイクルの間、訂正されたデータに追加されるべき値は、書き込み経路ラッチ３０４内に記憶され得る。段Ｅ４の間、演算ユニット３３２は、訂正された読み取りデータ、及び、読み取りデータに追加されるか又は読み取りデータから差し引かれるべき値を受け取り得る。演算ユニット３３２は、特定された加算又は減算を実施し、新しいデータをＥＣＣ生成回路３２４に提供する。ＥＣＣ生成回路３２４は、段Ｅ５（又はその後のキャッシュミスの場合）において、新しいデータについて新しいＥＣＣシンドロームビットを生成する。新しいデータ及びＥＣＣシンドロームビットは、キャッシュメモリ３０８への書き込みのためにアービトレーションユニット３１２に提供される。

【0069】

パイプライン３００は、順次ヒストグラム動作が受け取られるとき、ＲＭＷ動作との文脈において説明したものと同様に、アドレス比較器３２６を用いて書き込み転送も実施し得る。

【0070】

図３は、ストアキュー３１４、ラッチ３０２及び３０４、誤り検出及び訂正回路３１０などの単一インスタンスを備える単一パイプライン３００を示す。しかしながら、前述のように、メモリ３０８はパイプライン３００の複数の独立した複製をサポートするように配置され得る。したがって、パイプライン３００は複数回再生成され得る。１つのこうした例において、メモリ３０８のエントリは、拡張メモリインターフェースの幅に基づいて１０２４ビットブロックであり、メモリ３０８は１６の並列バンクに配置され、各１０２４ビットブロックは、１６のバンクの各々における６４ビットを含む。この特定の例において、１６バンクの各々はそれ自体の独立したパイプライン３００を有する。プロセッサからの読み取り又は書き込み動作がいくつかのバンクレベル動作に分割され、それらが同時に処理され得るように、各々がそのそれぞれのパイプライン３００に提供される。例えば、５１２ビットベクトルの読み取り動作は、８つの６４ビット読み取り動作に分割され得、並列に処理されるように８つの独立したパイプライン３００に提供される。同時に、スカラインターフェース又は別のプロセッサのベクトルインターフェースを介して別の動作が受け取られ、残りのパイプライン３００に提供される動作に分割される。したがって、データキャッシュは、複数の独立した動作を同時に処理することができ、各動作にはパイプライン３００のサブセットが割り当てられる。

【0071】

場合によっては、キャッシュパイプライン３００は犠牲キャッシュに結合され得る。犠牲キャッシュは、競合するミスに起因するものなどのキャッシュミス率を向上させる助けとなり得る。場合によっては、犠牲キャッシュは、Ｎウェイアソシアティブ数（例えば、キャッシュ連想度）を増加させることと同様に、キャッシュ性能に影響を与えることができる。ダイレクトマップキャッシュはしばしば最高の競合ミス率を有するため、この恩恵は、犠牲キャッシュがダイレクトマップキャッシュに追加される場合に、より明白であり得る。犠牲キャッシュの追加は、キャッシュ全体のヒット率を向上させる助けとなり得る。

【0072】

図４は、犠牲キャッシュを含むキャッシュアーキテクチャ４００を示すブロック図である。ここで、キャッシュアーキテクチャ４００は犠牲キャッシュ４０２に結合されたメインキャッシュ４０４を含み、犠牲キャッシュ４０２はメインキャッシュ４０４の後にある。データのラインを次レベルのキャッシュ（例えば、Ｌ２）に移動させるのではなく、データのラインがメインキャッシュ４０４から追い出されるとき、データのラインは犠牲キャッシュ４０２に移動され、容量又は他の理由に起因するようなこれを追い出す理由があるまで、そこで保持される。こうしたキャッシュアーキテクチャ４００において、メインキャッシュ４０４からのキャッシュミスの場合、犠牲キャッシュ４０２はミスを処理し、ラインをプロセッサ４１４に戻すことが可能であり、読み取りミスに対して経験されるレイテンシ全体を減少させる。

【0073】

一例として、プロセッサ４１４がメインキャッシュ４０４及び犠牲キャッシュ４０２内のアドレスＡへのアクセスを試行し、キャッシュミスを生じさせるものと想定する。次いでメインキャッシュ４０４は、メインキャッシュ４０４からアドレスＢを追い出し、犠牲キャッシュ４０２内に犠牲キャッシュ（アドレスＢ）ラインを作成することができる。次いで、アドレスＡの読み取りミスは、Ｌ２キャッシュ、別のキャッシュ、及び／又は他のメモリなどの、処理されるべきより高レベルのメモリ４１２へと向かう４０６。アドレスＡがアクセスされると、アドレスＡのコンテンツは戻され４１０、メインキャッシュ４０４内に記憶され得る。

【0074】

アドレスＢに対する後続のアクセス試行が発行される場合、メインキャッシュ４０４はアドレスＢがキャッシュされるかどうかを調べるためにチェックされ、結果としてキャッシュミスが生じる。次いで犠牲キャッシュ４０２が、チェックされ４０８、アドレスＢが、メインキャッシュ４０４から追い出された後、犠牲キャッシュ４０２内に記憶された場合、ヒットを戻す。次いでアドレスＢは、メインキャッシュ４０４にリストアされ、結果としてプロセッサ４１４に戻され得る。こうしたシステムにおける読み取りレイテンシは、より高レベルのメモリ４１４（例えば、Ｌ２キャッシュ、メインメモリなど）からアドレスをフェッチしなければならない場合に比べて高速であるが、メインキャッシュ４０４においてキャッシュヒットが存在するときのレイテンシに比べて依然として大きい。

【0075】

犠牲キャッシュをメインキャッシュの後に置くキャッシュアーキテクチャにおいて経験されるレイテンシに対処するのを助けるために、場合によっては、犠牲キャッシュをメインキャッシュと並行に置くことができる。図５は、本記載の態様に従った、並列犠牲キャッシュを含むキャッシュアーキテクチャ５００を示すブロック図である。キャッシュアーキテクチャ５００は、複数のサブキャッシュを並列に有するものと考えられる。メインキャッシュ５０２及び犠牲キャッシュ５０４の各々は、それら自体の独立した連想度を有し、キャッシュシステム５００全体は、ハイブリッド式キャッシュシステムの外観を有し得る。場合によっては、メインキャッシュ５０２又は犠牲キャッシュ５０４のいずれかがｎウェイアソシアティブであり得、他方のキャッシュがフルアソシアティブであり得る。この例では、メインキャッシュ５０２はダイレクトマップ（１ウェイアソシアティブ）キャッシュであり得、犠牲キャッシュ５０４はフルアソシアティブであり得る。

【0076】

この例において、プロセッサ５１４が、メインキャッシュ５０２でミスするアドレスＡに読み取りを発行する場合、ミス要求は処理のために高レベルキャッシュ５１２へと向かい、ここではアドレスＢである犠牲ラインは、犠牲キャッシュ５０４へと移動される。次に、プロセッサ５１４はアドレスＢの読み取りを望むと想定してみる。この例では、読み取りのアドレスは、メインキャッシュ５０２及び犠牲キャッシュ５０４の両方に対して並行してチェックされる。この結果、メインキャッシュ５０４内に読み取りミスが生じるが、犠牲キャッシュ５０２内にヒットが生じる。次いで、アドレスＢについての読み取り結果は、犠牲キャッシュ５０４からプロセッサ５１４へ直接戻され得る。両方のキャッシュは並行してチェックされるため、読み取りレイテンシは、読み取り要求がメインキャッシュ５０２においてヒットであった場合と同じままである。犠牲キャッシュをメインキャッシュに並行に有することの全体的な効果は、後続のＣＰＵアクセスが犠牲キャッシュをヒットする場合のレイテンシに影響を与えることもなく、キャッシュミス率を減少させる恩恵を得ることである。

【0077】

図６は、本記載の態様に従った、犠牲キャッシュメモリパイプライン６００を示すブロック図である。前述のように、犠牲キャッシュはフルアソシアティブキャッシュであり得、マッピングアドレス及びキャッシュラインは存在しないことを意味する。むしろ、犠牲キャッシュのいずれかのキャッシュラインにいずれかのアドレスが記憶され得る。したがって、Ｅ１段でブロック６０２において受け取られるアドレスの場合、Ｅ２段で受け取られたアドレスは、犠牲キャッシュタグＲＡＭ６０４において各ロケーションに記憶されたアドレスに照らしてチェックされる。場合によっては、犠牲キャッシュタグＲＡＭ６０４におけるこれらのロケーションは、犠牲キャッシュ６０６のラインに対応する。例えば、アドレスＡがブロック６０２で受け取られる場合、一致が存在するかどうかを調べるために、アドレスＡは犠牲キャッシュタグＲＡＭ６０４におけるアドレスに対して比較される。例えば、犠牲キャッシュタグＲＡＭ６０４のロケーション５がアドレスＡに対応する場合、アドレスＡに対応するデータは犠牲キャッシュ６０６のアドレス５に記憶される。このデータは最終的にブロック６０８でプロセッサに戻される。

【0078】

犠牲キャッシュがメインキャッシュと並行に動作する場合、犠牲キャッシュにとって、ＥＣＣ及びＲＭＷ動作などのメインキャッシュの特定の機能をサポートすることが望ましい場合がある。場合によっては、犠牲キャッシュは、図３に関連して説明したストアキュー３１４と同様の様式で、ＲＭＷ及びＥＣＣ動作のサポートを助けるためのストアキュー６１０構造を含むこともできる。

【0079】

場合によっては、キャッシュは書き込みミスバッファを含み得る。書き込みミスは、キャッシュ内にないメモリアドレスに対して、メモリ書き込みがキャッシュに発行されるときに生じる可能性がある。メモリ書き込みはアトミック動作であり得、メモリ書き込みを発行したプロセッサは、メモリ書き込み完了メッセージがプロセッサに戻されるまで機能停止し得る。より高レベルのメモリへの書き込みが完了するまでプロセッサを機能停止させるのではなく、キャッシュは、メモリ書き込みを書き込みミスバッファ内に記憶し得、メモリ書き込みは完了した旨の指示を戻す。書き込みミスバッファはこの情報を、その後、メモリ書き込みをターゲットメモリアドレスに出力（例えば、ドレイン）する。ターゲットメモリアドレスへのメモリ書き込み出力が完了すると、メモリ書き込みは書き込みミスバッファから除去される。メモリ書き込みを出力するために、書き込みミスバッファは、書き込みのためのメモリアドレス、対応するデータ、及びメモリ書き込みのためのバイトイネーブル（ｂｙｔｅｎ）マスクの、各メモリ書き込みについての３つの情報を含み得る。概して、バイトイネーブル論理又はマスクは、書き込むべきメモリラインの一部を定義する。しばしば、書き込みミスバッファは、専用バッファ回路要素を先入れ先出し（ＦＩＦＯ）バッファとして用いて実装される。しかしながら、ＦＩＦＯ書き込みミスバッファは、多かれ少なかれ連続的により高レベルのメモリにドレインするように構成されて、書き込みマージングなどの機能はサポートしないことが多い。場合によっては、書き込みミスバッファは、犠牲キャッシュを用いてキャッシュシステム内に割り当てられ得る。

【0080】

図７は、本記載の態様に従った、書き込みミスバッファを含む犠牲キャッシュパイプライン７００を示すブロック図である。前述のように、書き込みミスバッファは、書き込みのためのメモリアドレス、書き込むべきデータ、及びｂｙｔｅｎ論理を記憶することができる。この例示の犠牲キャッシュパイプライン７００において、書き込みミスバッファエントリのためのメモリアドレスは、犠牲キャッシュタグＲＡＭ７０４内に記憶され得、対応するデータは犠牲キャッシュＲＡＭ７０６内に記憶され得る。バイトイネーブルメモリ７０２はまた、書き込みミスバッファラインに関連付けられたｂｙｔｅｎ論理を記憶するために、犠牲キャッシュに追加され得る。場合によっては、ＭＥＳＩ ＲＡＭ７３２は、犠牲キャッシュＲＡＭ７０６内のエントリに関連付けられたラインタイプ７０８を示す追加ビットを含むように修正され得る。ラインタイプ７０８は、犠牲キャッシュＲＡＭ７０６の特定ラインがキャッシュラインであるか又は書き込みミスバッファラインであるかを示す。場合によっては、ラインタイプ７０８は、ＭＥＳＩ ＲＡＭ７１８ではなく犠牲キャッシュタグＲＡＭ７０４などの別のメモリに追加され得る。

【0081】

また、犠牲キャッシュシステムは、例えば図６に関連して説明したように、犠牲キャッシュ内部の書き込みミスエントリの割り当てに対処するための読み取り及び書き込みミス状態マシン内の制御論理、並びに、犠牲キャッシュ内部の書き込みミスエントリと同じラインへの読み取りなどの場合に、様々なアドレスハザードの扱いをサポートするための論理（選択的書き込みミスフラッシュ）、及び犠牲キャッシュのデータパス内の同じアドレスロード／ストアの解決をサポートするための論理を追加することによって、書き込みミスバッファとして構成され得る。ＲＭＷのためのサポート、及び、書き込みミスのためのＥＣＣサポートを可能にするために、ストレージキュー７１０構造も提供され得る。場合によっては、ＲＭＷのサポート、及び、書き込みミス動作並びにキャッシュ動作のＥＣＣサポートを可能にするためにストレージキュー７１０を用いることができる。

【0082】

キャッシュにおいて書き込みミスバッファ動作を実施する一例として、書き込みがブロック７１２で受け取られるとき、書き込みのアドレスは、犠牲キャッシュタグＲＡＭ７０４内の各ロケーションに記憶されたメモリアドレスに照らしてチェックされる。書き込みミスは、書き込みのアドレスが犠牲キャッシュタグＲＡＭ７０４内に見つからないときに発生する。書き込みミスキャッシュとして動作するとき、犠牲キャッシュ内のどこに書き込みミスを記憶するかが判定される。場合によっては、この判定は、犠牲キャッシュタグＲＡＭ７０４内のエントリに基づいて行われ得る。犠牲キャッシュタグＲＡＭ７０４内に空きロケーションがある場合、書き込みミスのアドレスは、空きロケーションにおける犠牲キャッシュタグＲＡＭ７０４内に記憶される。空きロケーションがない場合、書き込みミスバッファスペースを割り当てるために、エビクション方式に基づいてラインが追い出され得る。その他の場合、ラインはあらかじめ書き込みミスバッファ又はキャッシュラインとして用いられている可能性がある。書き込みミスの犠牲キャッシュタグＲＡＭ７０４内のロケーションに対応するラインタイプ７０８は、ロケーションが書き込みミスバッファとして用いられている旨を示すように更新され得る。例えば、ラインタイプ７０８における０は、対応するラインがキャッシュエントリである旨を示し得、ラインタイプ７０８における１は、対応するラインが書き込みミスバッファエントリである旨を示し得る。場合によっては、ラインタイプ７０８は、ＭＥＳＩ ＲＡＭ７３２などの別のメモリロケーション内、又はレジスタのセットなどの専用メモリスペース内に記憶され得る。書き込みミスのデータは、用いられる犠牲キャッシュタグＲＡＭ７０４に対応する犠牲キャッシュＲＡＭ７０６のライン内に記憶される。バイトイネーブル論理は、バイトイネーブルメモリ７０２の対応するスロット内に記憶され得る。場合によっては、バイトイネーブルメモリ７０２は、バイトイネーブルメモリ７０２のどの位置が有効であるかを示すビットを含み得る。ラインタイプビットは、犠牲キャッシュＲＡＭ７０６の一部を書き込みバッファ専用とする必要なしに、犠牲キャッシュＲＡＭ７０６のライン内に書き込みミスエントリを記憶できるようにするのを助ける。

【0083】

本記載の態様によれば、例えばエビクションコントローラ７１４における犠牲キャッシュエビクション論理は、ストアキャッシュエントリに有利に書き込みミスエントリを追い出すことを優先させるために、犠牲キャッシュ内に記憶された書き込みミスエントリを扱うように更新され得る。また、犠牲キャッシュコントローラ７３４の読み取り及び書き込み状態マシンのための制御論理は、入来する読み取り要求が、書き込みミスを記憶するように構成された犠牲キャッシュのキャッシュラインをヒットする可能性があると判定するように構成され得る。このような場合、犠牲キャッシュコントローラ７３４は、この読み取りヒットを読み取りミスのように処理し、記憶された書き込みミスコマンドをより高レベルのメモリへと追い出した後、読み取りミスをより高レベルのメモリへ送信するように構成され得る。また、キャッシュシステムはミスで機能停止するように構成されることが多いが、書き込みミスバッファは、プロセッサが書き込みミスをバッファに入れるため、プロセッサを機能停止させないことが多い。この相違に対処するのを助けるために、犠牲キャッシュコントローラ７３４は、書き込みミスであっても犠牲キャッシュを機能停止させることなく、データを犠牲キャッシュ内に直接記憶することができるように、入来する書き込みデータを推論的に読み取ることによって、ＣＰＵを機能停止させずに、犠牲キャッシュに書き込みミスエントリを割り当てるように構成され得る。

【0084】

場合によっては、書き込みミスをキャッシュシステム内に置くことによって、書き込みミスは、それらをより高レベルのメモリへ追い出す要件が存在するまで、キャッシュされたままとし得る。場合によっては、犠牲キャッシュ内に記憶される書き込みミスは、定義された条件に合致するまで、フェンス動作が要求されるまで、又は、特定の書き込みミスエントリを追い出す必要のあるアドレス／ハードウェア競合が存在するまで、キャッシュシステム内にとどまり得る。

【0085】

明示的フェンス動作が要求されるまで書き込みミスバッファを維持することは、動作の終わりにフェンス動作が生じない場合、問題であり得、犠牲キャッシュ内に記憶されるいずれかの書き込みミスが犠牲キャッシュ内から抜け出せなくなる可能性がある。また、フェンス動作のみに応答した書き込みミスバッファストアのフラッシュアウト（例えば、すべての追い出し）は、キャッシュが、記憶された書き込みミスを適切なメモリにドレインした後、戻すための肯定応答を待機する必要があり、遅延を生じさせる可能性があるため、フェンス動作からのレイテンシの問題が存在する可能性もある。場合によっては、犠牲キャッシュ内に記憶された書き込みミスエントリの自動フラッシュ又はドレインが提供され得る。自動フラッシュは、ドレインプロセスにおいて被り得る潜在的レイテンシを減少させながら、犠牲キャッシュからの書き込みミスエントリのドレインを助けるために実装され得る。場合によっては、エビクションコントローラ７１４がプロセッサインターフェース上のアクティビティを監視し得る。エビクションコントローラ７１４がプロセッサインターフェース上のアイドルアクティビティを検出した場合、エビクションコントローラ７１４は、犠牲キャッシュからの書き込みミスエントリのドレインの開始へ進む。例えば、エビクションコントローラ７１４が、Ｎ個のクロックサイクルの間、プロセッサがいずれのコマンドも発行していない旨を検出した場合、エビクションコントローラ７１４は、犠牲キャッシュ内部にキャッシュされたストアのドレインを開始するための自動フラッシュプロセスを内部で開始し得る。場合によっては、Ｎは事前に判定され得る。他の場合、Ｎは構成可能であり得る。場合によっては、自動フラッシュプロセスは、書き込みミスエントリを探し、書き込みミスエントリに対応するエントリをフラッシュする、ＶＴａｇＲＡＭを進む（例えば、順に検査する）ことができる。他の場合、自動フラッシュプロセスは、ＦＩＦＯ、ＬＲＵ（ｌｅａｓｔ ｒｅｃｅｎｔｌｙ ｕｓｅｄ）、ランダム、又はその他のものに基づいて、エントリをフラッシュするための論理を含み得る。

【0086】

書き込みミスエントリの自動フラッシュにおいて、エビクションコントローラ７１４は、選択された書き込みバッファキャッシュラインについて、エビクショントリガ要求を犠牲キャッシュコントローラ７３４に送信し得る。犠牲キャッシュコントローラ７３４は、フラッシュされるべき書き込みバッファキャッシュに対応するストアキュー内にいずれかのエントリが存在するかどうかを調べるために、ストアキューをチェックする。ストアキュー内に対応するエントリが存在する場合、犠牲キャッシュコントローラ７３４はストアキューが完了するのを待機することができる。ストアキューが空になると、犠牲キャッシュコントローラ７３４は選択されたキャッシュラインを追い出すことができる。犠牲キャッシュコントローラ７３４は、より高いレベルのキャッシュ又は他のメモリに送信されるべきストアミスパケットの作成をセットアップする。これらのストアミスパケットは、犠牲キャッシュタグＲＡＭ７０４内に記憶された対応するメモリアドレス、バイトイネーブルメモリ７０２内のバイトイネーブル論理、及び犠牲キャッシュＲＡＭ７０６内のデータを含み得る。次いで犠牲キャッシュは、例えばより高いレベルのキャッシュ又は他のメモリのキャッシュコントローラに、ストアミスパケットを送信することができる。書き込みミスエントリをフラッシュするとき、書き込みミスパケットを他のメモリに送信し、犠牲キャッシュＲＡＭ７０６、犠牲キャッシュタグＲＡＭ７０４、及びバイトイネーブルメモリ７０２内の対応するエントリを無効化することができる。書き込みミスパケットは、書き込みミスパケットが他のメモリによって受け入れられる（例えば、肯定応答される）まで、ドレインバッファ７１６内に一時的に置くことができる。書き込みミスバッファキャッシュラインが無効化されると、エビクションコントローラ７１４は、追い出すための次の書き込みミスバッファキャッシュラインを選択して、次の書き込みミスバッファキャッシュラインの追い出しに進み得る。続いて、プロセッサインターフェース上でアクティビティが検出された場合、この自動フラッシュ動作は取り消され得る。そのようにすることによって、犠牲キャッシュは、インターフェース上にアクティビティが存在するとき、書き込みミスバッファエントリのドレインを試行することによって、アイドル期間を利用してプロセッサ性能に影響を与えることを回避することができる。

【0087】

場合によっては、キャッシュラインが割り当てられる順序に基づくＦＩＦＯ、ＬＲＵ、ランダム、又は他の方式ではなく、特定の書き込みミスを記憶する書き込みミスラインの状態に基づいて、犠牲キャッシュ内に記憶された書き込みミスを追い出すことができる。キャッシュ内のデータをマージするようにキャッシュが構成される場合、プロセッサからメモリラインへのキャッシュ書き込みは、プロセッサがメモリラインの他の部分からの読み取りを必要とすることを示唆しない。更に、プロセッサがメモリラインの半分又はメモリライン全体などのメモリラインの大部分を書き出している場合、プロセッサがメモリラインの小部分のみを書き出している場合に比べて、プロセッサは、メモリラインのその部分に（追加のデータをマージするなど）再度アクセスする必要がある可能性は低い。プロセッサは、半分又はフルの書き込みミスキャッシュラインを書き出した後、所与の書き込みミスキャッシュラインにアクセスする必要がある可能性は低いため、この書き込みミスキャッシュラインは、性能への潜在的影響は少ない状態で追い出され得る。したがって、書き込みミスキャッシュラインが完全に書き込まれるか又は半分書き込まれ、別の書き込みミスキャッシュライン上の犠牲キャッシュ内の次のエントリで書き込みが開始されると、フル又はハーフフルのキャッシュラインを追い出すことができる。これは、プロセッサが集合的に犠牲キャッシュよりも大きいキャッシュ書き込みミスのストリームを発行している場合に対処するのを助ける。また、フル又はハーフフルの書き込みミスキャッシュラインを積極的に追い出すことは、犠牲キャッシュ内に記憶された多数の書き込みミス項目が、動作の終わりのフェンス動作に起因してすべて一度にフラッシュされるときに生じ得る性能の問題を回避するのも助ける。

【0088】

フル又はハーフフルの書き込みミスキャッシュラインの除去をサポートするのを助けるために、バイトイネーブルメモリ７０２は、ハーフフルラインステータスビット７１８及びフルラインステータスビット７２０の、２つのステータスビットを含み得る。バイトイネーブルメモリ７０２の各ラインは犠牲キャッシュＲＡＭ７０６内のキャッシュラインに対応し、バイトイネーブルメモリ７０２の各ラインは、ハーフフルラインステータスビット７１８及びフルラインステータスビット７２０を含み得る。これらのステータスビットは、書き込みミスバッファとして構成されるキャッシュライン内にビットが書き込まれる各書き込みサイクルで更新され得、ステータスビットは、犠牲キャッシュＲＡＭ７０６の対応するライン内にすでに記憶されたビット、並びに、書き込みサイクル内に犠牲キャッシュＲＡＭ７０６に書き込まれるビットに基づいて計算され得る。場合によっては、この更新は、各サイクルについてバイトイネーブルメモリ７０２の各キャッシュラインに対して実施され得、書き込みサイクルがない場合、更新は省略され得る。前述のように、バイトイネーブルメモリ７０２の各ラインは、バイトイネーブルメモリ７０２のどの位置（例えば、バイト）が有効である（例えば、書き込まれる）かを示す、ビットマスクを含み得る。どのラインがフル又はハーフフルであるかを判定することは、ビットマスクの対応する部分にわたるＸＯＲを用いて実施可能である。ハーフフルラインステータスビット７１８は、所与のキャッシュラインの半分が、最下位ビット又は最上位ビットのいずれかに書き込まれたときに設定され得る。同様に、フルラインステータスビット７２０は、キャッシュライン全体が書き込まれたときに設定され得る。次いでフル又はハーフフルキャッシュラインを有するアドレスを戻すために判定するために、キャッシュラインを進む（例えば、例えば、順に検査する）ことができる。場合によっては、フルキャッシュラインに対応するアドレスがまず選択され、ハーフフルキャッシュラインに対応するアドレスは、フルキャッシュラインがない場合に戻される。複数のキャッシュラインがフル（又は、フルキャッシュラインがない場合はハーフフル）の場合、キャッシュラインを進むときにフル（又はハーフフル）であることがわかった第１のキャッシュラインが選択され得る。フル又はハーフフルのキャッシュラインがない場合、書き込みミスキャッシュラインは、複数のラインが使用可能な場合にどのキャッシュラインを選択するかを判定するために用いられ得る、ＦＩＦＯ、ＬＲＵ、又は他の論理に基づいて選択され得る。

【0089】

書き込みミスエントリを追い出すことは、この動作が読み取り又は書き込みミスによって初期化され、ラインが書き込まれた後に実施されるため、追い出されているフル又はハーフフル書き込みミスキャッシュラインに対応するエントリが存在するかどうかを調べるためにストアキューがチェックされないことを除いて、自動フラッシュと同様に動作し得る。フル又はハーフフル書き込みミスキャッシュラインがエビクションのために選択されると、エビクションコントローラ７１４は、選択されたキャッシュラインを追い出すように犠牲キャッシュコントローラ７３４に示す。犠牲キャッシュコントローラ７３４は、より高いレベルのキャッシュ又は他のメモリに送信されるべきストアミスパケットの作成をセットアップする。これらのストアミスパケットは、犠牲キャッシュタグＲＡＭ７０４内に記憶された対応するメモリアドレス、バイトイネーブルメモリ７０２内のバイトイネーブル論理、及び犠牲キャッシュＲＡＭ７０６内のデータを含み得る。ストアミスパケットは、例えば、より高いレベルのキャッシュ又は他のメモリのキャッシュコントローラに送信され、犠牲キャッシュＲＡＭ７０６、犠牲キャッシュタグＲＡＭ７０４、及びバイトイネーブルメモリ７０２内の、対応するエントリが無効化され得る。ストアミスパケットは、ストアミスパケットが他のメモリによって受け入れられる（例えば、肯定応答される）まで、一時的にドレインバッファ７１６内に置かれ得る。

【0090】

書き込みミスキャッシュラインが無効化されると、キャッシュラインのアドレスは、各書き込みサイクルで置換ポリシー論理７２２に送信され得る。使用可能なキャッシュラインアドレスは、置換アドレスライン７２６内のｍｕｘ７２４内に供給され得る。アドレス生成ライン７２８は、受け取った書き込み命令に割り振られたアドレスを含み得る。ヒット／ミス論理７３０が、受け取った書き込み命令のアドレスがヒットであると判定する場合、アドレスは犠牲キャッシュのライン内に既に記憶され、書き込み命令からのデータはラインにマージされる。ヒット／ミス論理７３０が、受け取った書き込み命令のアドレスがミスであると判定する場合、置換アドレスライン７２６からのアドレスが、書き込みミスコマンドを犠牲キャッシュ／書き込みミスバッファに書き込むために用いられ得る。犠牲キャッシュ／書き込みミスバッファ内に書き込みミスを割り当てるための空のキャッシュラインがない場合、エビクションプロセスがトリガされ得る。エビクションプロセスにおいて、集約コントローラが、犠牲キャッシュ内に記憶される必要のある書き込みミスが受け取られた旨を検出し得る。集約コントローラは、使用可能なキャッシュラインが存在することを保証するように、犠牲キャッシュコントローラ７３４に命じることができる。このキャッシュラインは、置換アドレス７２６又はアドレス生成７２８のいずれかによって提供されるロケーションに基づき得る。識別されたロケーション内に記憶された書き込みミスが既に存在する場合、書き込みミスは追い出され得る。

【0091】

図８は、本記載の態様に従った、ＭＥＳＩ ＲＡＭ８００のブロック図である。ＭＥＳＩ ＲＡＭ８００は、対応するキャッシュラインのＭＥＳＩステータスを追跡するために用いられる、メモリ（例えば、ＳＲＡＭ）、又はレジスタのセット（例えば、レジスタファイル）であり得る。一例として、犠牲キャッシュは、場合によっては、書き込みデータの一部としてキャッシュエントリについて、ＭＥＳＩ ＲＡＭ８００内のＭＥＳＩ状態ビット８０２内のＭＥＳＩ状態を追跡することができる。場合によっては、ＭＥＳＩ ＲＡＭ８００は、対応するキャッシュ、ここでは犠牲キャッシュ、の各ラインに対応するラインを含む。メインキャッシュは、対応するＭＥＳＩ ＲＡＭを含み得る。場合によっては、単一のＭＥＳＩ ＲＡＭは、メインキャッシュ及び犠牲キャッシュの両方によって共有され得る。ＭＥＳＩ ＲＡＭ８００は、犠牲キャッシュ内に記憶された各キャッシュラインのＭＥＳＩ状態を追跡するためのビットのセットを有し得る。場合によっては、ＭＥＳＩ ＲＡＭ８００は、犠牲キャッシュ内のキャッシュラインの他の状態を追跡するために、追加のビットで拡張され得る。ＭＥＳＩ ＲＡＭ８００は、追加の状態についての追加の列を含めることによって、追加の状態を追跡するために拡張され得る。この例において、ＭＥＳＩ ＲＡＭは、各キャッシュラインについての特権レベル８０４、赤タグ８０６、青タグ８０８、ラインが有効であるかどうか８１０、及び、ラインが書き込みミスバッファ又は犠牲キャッシュラインであるかどうか８１２を追跡するために、ビットフィールド内に状態ビットを含めるように拡張されている。ＭＥＳＩ ＲＡＭの一部として示されているが、状態ビットは、タグＲＡＭ７０４などの他の実施形態における他のメモリ内、又は完全に別のメモリ内に、置かれ得ることに留意されたい。ＭＥＳＩ ＲＡＭは、ここには示されていない追加の状態を追跡するように構成され得る。

【0092】

場合によっては、犠牲キャッシュ内に記憶された或るタイプのすべての書き込みミスバッファエントリをフラッシュすることが有用であり得る。下記で説明するように、書き込みミスバッファ内のエントリは「カラー」タグに関連付けられ得る。このカラータグは、ビットが書き込みミスバッファエントリに対して設定されるとき、書き込みミスバッファエントリに関連付けられた色は「青」であり得、ビットが設定されていないか又は別のビットが設定されるとき、書き込みミスバッファエントリは「赤」であり得るように、一つ又は複数のビットによって表され得る。タグ付けは、特定の書き込みミスバッファエントリを、プロセッサ上で実行している特定のプロセスに関連付けることを可能にするのを助け、他の書き込みミスバッファエントリは、プロセッサ上で実行している別のプロセスに関連付けられ得る。場合によっては、プロセッサは、特定のプロセス（例えば、選択的フェンス動作）に関連付けられたすべての書き込みミスバッファエントリをフラッシュするが、別のプロセスに関連付けられた書き込みミスバッファエントリはフラッシュしないことを望む場合がある。

【0093】

選択的フェンス動作を実施するために、プロセッサはドレイン信号をアサートし得る。アサートされたドレイン信号と共に、プロセッサは、赤又は青のいずれかのタグをドレインするために、特定のタグを優先させるべきである旨の指示を提供し得る。図７に戻ると、ドレイン信号はエビクションコントローラ７１４に渡される。エビクションコントローラ７１４は、より高いレベルのキャッシュ又はメモリがビジーであるかどうかを調べるために、より高いレベルのキャッシュ又はメモリの可用性をチェックし得る。より高いレベルのキャッシュ又はメモリが使用不可である場合、エビクションコントローラ７１４はプロセッサの機能を停止し得る。より高いレベルのキャッシュ又はメモリが使用可能である場合、エビクションコントローラ７１４は、優先タグを示すエビクショントリガ要求を犠牲キャッシュコントローラ７３４に送信し得る。次いで犠牲キャッシュコントローラ７３４は、犠牲キャッシュＲＡＭ７０６の任意のバンクに対するストアキュー内の任意の未処理のエントリが存在するかどうかを調べるために、ストアキューをチェックし得る。犠牲キャッシュコントローラ７３４は、ストアキューのドレインの優先度を上昇させるようにストアキュー７１０に示すこともできる。例えばストアキュー内に、まだ犠牲キャッシュ内に記憶されていないデータが存在する場合、エビクションコントローラ７１４は、ストアキュー７１０が完了するのを待機し得る。ストアキュー７１０が空になると、エビクションコントローラ７１４は、選択されたキャッシュラインを追い出すように犠牲キャッシュコントローラに示す。犠牲キャッシュコントローラ７３４は、より高いレベルのキャッシュ又は他のメモリに送信すべきストアミスパケットの作成をセットアップする。これらのストアミスパケットは、犠牲キャッシュタグＲＡＭ７０４内に記憶された対応するメモリアドレス、バイトイネーブルメモリ７０２内のバイトイネーブル論理、及び犠牲キャッシュＲＡＭ７０６内のデータを含み得る。次いで犠牲キャッシュは、ストアミスパケットを、例えばより高いレベルのキャッシュ又は他のメモリのキャッシュコントローラに送信することができる。書き込みミスエントリをフラッシュするとき、書き込みミスパケットは他のメモリに送信され得、犠牲キャッシュＲＡＭ７０６、犠牲キャッシュタグＲＡＭ７０４、及びバイトイネーブルメモリ７０２内の対応するエントリは無効化され得る。書き込みミスパケットは、書き込みミスパケットが他のメモリによって受け入れられる（例えば、肯定応答される）まで、一時的にドレインバッファ７１６内に置かれ得る。このフラッシングは、プロセッサがドレイン信号のアサートをやめるまで続行する。プロセッサが、示されたカラーのすべての書き込みミスバッファエントリがドレインされる前にドレイン信号のアサートを停止する場合、ドレイン信号がアサートを停止するときにドレインプロセスにおいて犠牲キャッシュがどこにあっても、書き込みミスバッファのドレインは停止する。示されるカラータグのすべての書き込みミスバッファエントリがドレインされると、アイドル信号がプロセッサにアサートバックされる。プロセッサがドレイン信号のアサートを続行する場合、他のカラータグに関連付けられた他の書き込みミスバッファエントリはドレインされ得る。

【0094】

キャッシュシステム内に書き込みミスを置くことは、既にキャッシュシステム内にある書き込みミスに追加の書き込みミスをマージさせるための機会を与えるのを助ける。書き込みミスはキャッシュ内により長くとどまるため、キャッシュは、キャッシュシステム内に既に存在する書き込みミスに任意の将来の書き込みミスをマージさせるための機会を有し、したがって、より高いレベルのメモリへの書き込みミストラフィックは減少する。より高いレベルのメモリに送信される書き込みミスを減少させることで、それらのメモリにかかる圧力を減少させ、全体的な性能を向上させるのを助けることができる。

【0095】

書き込みマージは、ブロック７１２において、プロセッサが第２の記憶又は書き込みコマンドを特定のアドレスに対して発行するときに発生し得る。犠牲キャッシュがフルアソシアティブである場合、第２の書き込みのアドレスは、ヒット／ミス論理７３０によって、犠牲キャッシュタグＲＡＭ７０４内の各ロケーションに記憶されたメモリアドレスのセットに照らしてチェックされ得る。並行して、書き込みミスの場合、書き込みトランザクションが割り当てられ得る犠牲キャッシュ内部のロケーションを置換ポリシー７２２論理が判定する。概して、書き込みミスが犠牲キャッシュ内に記憶されるとき、書き込みミスは、たとえ書き込みミス内のデータがキャッシュライン全体を必要としない場合であっても、キャッシュライン全体が割り当てられる。したがって、メモリアドレスのセットは、書き込みミスにおけるメモリアドレス、並びに、書き込みミスにおけるメモリアドレスの前、後、又は前と後の両方のいずれかのメモリアドレスのセットを含む、犠牲キャッシュ内に記憶された各書き込みミスに関連付けられ得る。第２の書き込みのアドレスは、犠牲キャッシュ内に記憶された書き込みミスに関連付けられたメモリアドレスのセット内にあるものと判定される場合、キャッシュヒットが検出され、ヒット／ミス論理は、書き込みミスが現在記憶されている犠牲キャッシュ内のロケーションを戻す。Ｅ３パイプ段において、第２の書き込みに関連付けられたカラータイプ及び特権レベルは、例えば犠牲キャッシュコントローラ７３４によって、現在記憶されているカラータイプ及び特権レベルとマージされ、ＭＥＳＩ ＲＡＭ７３２はが更新される。場合によっては、特権レベルをマージすることは、特権マージテーブル７３６に関連して実施され得る。第２の書き込みのデータは、例えば、犠牲キャッシュコントローラ７３４によって、第２の書き込みに関連付けられたバイトイネーブル論理に基づいて更新された、犠牲キャッシュＲＡＭ７０６の対応するライン、及びバイトイネーブルメモリ７０２の対応するエントリにもマージされる。場合によっては、ストアキュー７１０は書き込みマージの機能性も含み得る。例えば、連続書き込みが同じアドレスに発行されるとき、ストアキュー７１０は、それらを内部でマージし得、犠牲キャッシュＲＡＭ７０６に発行する書き込みの数を最小限にするのを助ける。

【0096】

場合によっては、書き込みのマージは、特権レベルにわたって実施され得る。特権レベルのマージは、書き込みマージを実施するときに実施され得る。例えば、犠牲キャッシュ内に記憶される第１の書き込みミスが、第１の特権レベルに関連付けられ得る。第２の特権レベルに関連付けられる第２の書き込みが、記憶された第１の書き込みミスとマージされ得る。マージを実施するために、特権レベルもマージされるべきである。場合によっては、特権レベルは、特権レベルを下位レベルの特権レベルにマージすることによって、マージされ得る。例えば一実施形態において、書き込み動作は、ルート／ゲスト－ユーザ／スーパバイザなどの２部分特権レベルと関連付けられ得る。第１の書き込みミスは、ルート－ユーザの特権レベルと共に受け取られ得る。この第１の書き込みミスは、犠牲キャッシュにおける書き込みミスバッファに書き込まれ得る。ゲスト－スーパバイザの特権レベルを伴う第２の書き込みが受け取られ得、第２の書き込みは、第１の書き込みミスに関連付けられたアドレスのセット内のアドレスに向けられる。２つの書き込みの特権レベルをマージするとき、下位の特権レベルが用いられ得、結果としてゲスト－ユーザのマージされた特権レベルが生じる。場合によっては、特権レベルのマージは、複数のデータパスに対してマージが実施されるときと同じように動作し得る。場合によっては、特権レベルのマージは、異なる特権レベルがどのようにマージされ得るかを示す特権マージテーブル７３６において符号化され得る。場合によっては、特権マージテーブル７３６は事前に定義され得る。事前に定義される特権マージテーブル７３６の例が表１に示される。場合によっては、特権マージテーブル７３６は構成可能であり得る。

【0097】

場合によっては、書き込みマージはカラータグに対して実施され得る。例えば、犠牲キャッシュ内に記憶される第１の書き込みミスが、赤などの第１のカラータグに関連付けられ得る。図８を参照すると、第１の書き込みミスは、ビットフィールドの赤タグ８０６内にビットセットを備えるＭＥＳＩ ＲＡＭ８００におけるエントリに関連付けられ得る。第２のカラータグに関連付けられた第２の書き込みが、記憶された第１の書き込みミスとマージされ得る。マージを実施するために、カラータグもマージされるべきである。場合によっては、カラータグは書き込みのカラータグを組み合わせることによってマージされ得る。例えば、両方の書き込みが赤のタグ付けをされる場合、マージされた書き込みは赤のタグ付けがされたままである。同様に、両方の書き込みが青のタグ付けをされる場合、マージされた書き込みは青にタグ付けされることになる。１つの書き込みが赤にタグ付けされ、他方の書き込みが青にタグ付けされる場合、マージされた書き込みは赤及び青の両方にタグ付けされる。したがって、マージされるべき第２の書き込みが青タグに関連付けられる場合、マージされた書き込みは、ビットフィールドの赤タグ８０６内にビットセットを有し得、ビットフィールドの青タグ８０８内にビットセットを有し得る。場合によっては、その後、例えば青タグについてドレイン動作が実施される場合、マージされた書き込みはドレインされることになる。同様に、赤タグについてドレイン動作が実施される場合、マージされた書き込みは赤及び青の両方としてタグ付けされるため、マージされた書き込みもドレインされることになる。

【0098】

図９は、本記載の態様に従った、書き込みミスバッファを含むキャッシュシステム９００のアーキテクチャブロック図である。図示されるように、キャッシュ９０２が、プロセッサインターフェース９０６を介してプロセッサ９０４からキャッシュ要求を受け取り得る。場合によっては、キャッシュ９０２は、スカラ又はベクトルデータのいずれか、或いはその両方を扱うように構成され得る。キャッシュ９０２は、メインキャッシュ９０８及び犠牲キャッシュ９１０を含む、並列サブキャッシュに論理的に分割される。単一のメインキャッシュ９０８及び犠牲キャッシュ９１０が示されているが、特定の実施形態が、複数のメインキャッシュ９０８及び犠牲キャッシュ９１０のペアを含み得る。場合によっては、異なる数のメインキャッシュ９０８及び犠牲キャッシュ９１０が存在し得る。メインキャッシュ９０８に関連して、メインキャッシュタグＲＡＭアクセスコントローラ９１２はメインキャッシュタグＲＡＭ９１４にアクセスし、メモリアドレスがメインキャッシュ９０８内に記憶されるかどうかを判定するために、キャッシュ要求に含まれるメモリアドレスに照らしてチェックする。メインキャッシュコントローラ９１６が、適切な割り当て、エビクション、アービトレーション、マージなどの指示、処理、及びメインキャッシュメモリ９１８内への読み取り／書き込みを行う。メインキャッシュストアキュー構造９２０が、図３に関連して説明したように、ＲＭＷ、ＥＣＣ、書き込みマージなどの機能を提供する。

【0099】

犠牲キャッシュ９１０の全体的なアーキテクチャは、メインキャッシュ９０８のそれと同様である。例えば、受け取られるメモリ要求について、犠牲キャッシュタグＲＡＭアクセスコントローラ９２２が、犠牲キャッシュタグＲＡＭ９２４にアクセスし、メモリアドレスが犠牲キャッシュ９１０内に記憶されるかどうかを判定するために、キャッシュ要求に含まれるメモリアドレスに照らしてチェックする。犠牲キャッシュコントローラ９２６が、同様に、適切な割り当て、エビクション、アービトレーション、マージなどの指示、処理、及び犠牲キャッシュメモリ９２８内への読み取り／書き込みを行う。犠牲キャッシュストアキュー９３０が、図３に関連して説明したように、ＲＭＷ、ＥＣＣ、及び他の特徴を提供する。犠牲キャッシュ論理９３２は、犠牲キャッシュ９１０とメインキャッシュ９０８との間としての動作の調整を助ける。犠牲キャッシュ論理９３２は独立して示されているが、犠牲キャッシュ論理９３２は、犠牲キャッシュコントローラ９２６などの他の要素に統合され得るか、又はその一部であり得る。場合によっては、犠牲キャッシュ９１０は、犠牲キャッシュ９１０が書き込みミスバッファの機能性をサポートできるように助ける、特定の要素を含む。例えば、自動フラッシュ論理９３４は、プロセッサインターフェース９０６を監視し得、書き込みミスバッファリングのために割り当てられた犠牲キャッシュメモリ９２８の一部を、例えば、一つ又は複数のメモリインターフェース９３６を介して、より高いレベルのキャッシュ及びメモリにドレインすることを指示し得る。別の例として、ＭＥＳＩ ＲＡＭ９３８又は犠牲キャッシュタグＲＡＭは、犠牲キャッシュ９１０内に記憶された書き込みミスバッファエントリに関する状態情報を記憶するための、一つ又は複数のビットフィールドを含むように構成され得る。

【0100】

場合によっては、犠牲キャッシュ及びメインキャッシュは、プロセッサへの単一のキャッシュとして表れる並列キャッシュとして構成されるが、複数のデータパスを含み得る。各データパスは、他のデータパスと並列に特定のコマンドを扱うように構成される。例えば、第１のデータパス９４０はメインキャッシュへの読み取りコマンドを扱い得るが、第２のデータパス９４２は犠牲キャッシュへの書き込みミスを扱う。犠牲キャッシュのための２つのデータパスを備える一実施形態において、第１のデータパス９４０及び第２のデータパス９４２についてキャッシュコマンドの４つの組み合わせ、読み取り／読み取り、読み取り／書き込み、書き込み／読み取り、及び書き込み／書き込みが存在し得る。加えて、各コマンド組み合わせは、結果として、キャッシュヒット／ヒット、ヒット／ミス、ミス／ヒット、又はミス／ミスを生じさせる可能性がある。加えて、２つのコマンドは、潜在的に、特権レベル及びカラータグが変動する同じメモリアドレスにアドレス指定され得る。場合によっては、並列キャッシュのコントロールを容易にするために、集約コントローラ９４４が、メインキャッシュ９０８と犠牲キャッシュ９１０との間としての読み取り及び書き込み要求の扱いを調整するのを助け得る。場合によっては、集約コントローラ９４４は、メインキャッシュ９０８と犠牲キャッシュ９１０との間としての調整、並びに、メインキャッシュ９０８及び犠牲キャッシュ９１０の、それぞれメインキャッシュコントローラ９１６及び犠牲キャッシュコントローラ９２６へのハンドオフタスクを、扱うように構成され得る。集約コントローラ９４４は、潜在的競合も検出及び扱い得る。例えば、プロセッサから読み取り要求が受け取られた場合、集約コントローラ９４４は、読み取り要求のアドレス指定されたメモリロケーションが、メインキャッシュ９０８にも犠牲キャッシュ９１０にも記憶されておらず、したがって読み取りミスであると判定するために、メインキャッシュ９０８及び犠牲キャッシュ９１０をチェックすることができる。集約コントローラ９４４は、アドレス指定されたメモリロケーションが、書き込みミスとして犠牲キャッシュ９１０内に記憶されていないか、又は犠牲キャッシュ９１０からフラッシュされていると判定するために、犠牲キャッシュ９１０をチェックすることもできる。アドレス指定されたメモリロケーションが書き込みミスとして犠牲キャッシュ９１０内に記憶されている場合、集約コントローラ９４４は、アドレス指定されたメモリロケーションをフラッシュするために読み取り要求を機能停止し得る。次いで、集約コントローラ９４４は、アドレス指定されたメモリロケーションについてより高いレベルのキャッシュ又はメモリに要求を発行し得る。

【0101】

場合によっては、読み取り又は書き込み要求がメインキャッシュ９０８においてヒットである場合、犠牲キャッシュ９１０の結果は無視され得る。メインキャッシュ９０８がワンウェイアソシアティブキャッシュとして構成される場合、複数のデータパスと同様にキャッシュ要求競合は明快である。複数のデータパスからのキャッシュ要求競合は、犠牲キャッシュ９１０がフルアソシアティブであり、書き込みミスエントリ並びにキャッシュエントリを記憶可能である、犠牲キャッシュ９１０における問題であり得る。２つのデータパスについてのキャッシュ要求競合は、下記の例で説明するように扱われ得る。特に下記の例において、キャッシュ動作は特定のデータパスとの文脈において説明する。しかしながら、これらの例は特定のキャッシュ動作の組み合わせを対象としており、特定のキャッシュ動作がどのデータパス上であるかは問題ではない。

【0102】

第１の例では、２つの異なるメモリアドレスを含む第１のデータパスについてのキャッシュ読み取りミス、及び第２のデータバスについてのキャッシュ書き込みヒットが存在する。犠牲キャッシュ９１０がフルアソシアティブである場合、キャッシュ要求は犠牲キャッシュ９１０内の任意のロケーションに進み得る。図７を参照すると、犠牲キャッシュ内のロケーションに対するアドレス生成７２８は、犠牲キャッシュタグＲＡＭ７０４内のアドレスルックアップと共にＥ２パイプ段において発生し、したがって犠牲キャッシュ内のロケーションに対するアドレス生成７２８は、キャッシュ要求のアドレスがヒットであるかミスであるかがわかる前に実施される。集約コントローラ９４４が、メインキャッシュ９０８上に読み取りミスが存在すると判定すると、読み取り要求のメモリアドレスを取得するための要求が、より高いレベルのキャッシュ又はメモリに発行される。メインキャッシュ９０８がワンウェイアソシアティブである場合、第１のデータパスの読み取り要求のメモリアドレスは、メインキャッシュ９０８内の単一のロケーションにマッピングする。単一ロケーション内に既にキャッシュされたデータが存在する場合、既にキャッシュされたデータは、メインキャッシュ９０８から犠牲キャッシュ９１０へ、犠牲キャッシュ９１０内の事前生成されたロケーションへと追い出される。この事前生成されたロケーションが、第２のデータパスのキャッシュ書き込みがヒットであるロケーションと同じである場合、競合が発生する。この競合は、集約コントローラ９４４によって検出され得る。上記のように、犠牲キャッシュ９１０内のロケーションに対するアドレス生成は、キッシュ要求のアドレスがヒットであるかミスであるかがわかる前に発生し、したがって、キャッシュ書き込みがヒットであると判定される前に、第２のデータパスのキャッシュ書き込みのために、犠牲キャッシュ９１０内の第２のロケーションについて生成されるアドレスが存在する。競合の検出に基づいて、犠牲キャッシュ内のこの第２のロケーションは、読み取りミスによってメインキャッシュ９０８から追い出されるデータを記憶するために用いられ得る。

【0103】

別の例では、第１の例と同様に、第１のデータパスについてのキャッシュ読み取りミス及び第２のデータパスについてのキャッシュ書き込みヒットが存在し得るが、この例では、メインキャッシュ内のキャッシュ読み取りミス及びメインキャッシュ内のキャッシュ書き込みヒットも存在する。場合によっては、メインキャッシュはワンウェイアソシアティブキャッシュ（例えば、ダイレクトマップキャッシュ）であり、特定のメモリアドレスがメインキャッシュ内の特定のロケーションにマッピングされる。ダイレクトマップキャッシュを備えるこの例では、キャッシュ読み取り及びキャッシュ書き込みは、メインキャッシュ内の同じロケーションにマッピングされる。この例において、読み取りミスに起因して、読み取り要求のメモリアドレスを取得するための要求がより高いレベルのキャッシュ又はメモリに発行され、既にキャッシュされたデータはメインキャッシュ９０８から犠牲キャッシュ９１０への、犠牲キャッシュ９１０内の事前生成されたロケーション、ここではロケーションＡへと追い出される。この例において、第２のデータパスのキャッシュ書き込みは、追い出されるメインキャッシュ内の同じロケーションにヒットする。こうした競合について可能な１つの解決策は、要求された読み取りミスを、より高いレベルのキャッシュ又はメモリから別のロケーションの犠牲キャッシュへ、直接ロードすることである。競合についての別の解決策は、メインキャッシュ内のロケーションＡへの第２のデータパスのキャッシュ書き込みが完了した後、ロケーションＡが犠牲キャッシュに追い出されるまで、既にキャッシュされたデータが犠牲キャッシュ９１０に追い出されないように、集約コントローラ９４４が読み取りミスを機能停止させることである。場合によっては、機能停止は、メモリ書き込み及びエビクションが完了するのを待機する間に発生し得る。

【0104】

別の例として、第１のキャッシュ書き込みが、犠牲キャッシュ９１０のための第１のデータパス上で受け取られ得、第２のキャッシュ書き込みが、犠牲キャッシュ９１０のための第２のデータパス上でも受け取られる。第１のキャッシュ書き込み及び第２のキャッシュ書き込みが異なるメモリアドレスへとアドレス指定される場合、どちらのキャッシュ書き込みも並行して犠牲キャッシュ９１０に進み得る。第１のキャッシュ書き込み及び第２のキャッシュ書き込みが両方とも同じメモリアドレスにアドレス指定され、両方ともキャッシュミスである場合、犠牲キャッシュコントローラ９２６は犠牲キャッシュ書き込みミスメモリ９２８内の単一のロケーションを割り当て、第１のキャッシュ書き込み及び第２のキャッシュ書き込みを犠牲キャッシュストアキュー９３０にマージする。マージされたデータは、その後、マージされたバイトイネーブル、特権、及びカラータグ情報と共に、犠牲キャッシュ書き込みミスメモリ９２８に書き込まれ得る。第１のキャッシュ書き込み及び第２のキャッシュ書き込みが両方とも同じメモリアドレスにアドレス指定され、両方ともキャッシュヒットである場合、第１のキャッシュ書き込み及び第２のキャッシュ書き込みは両方とも、ヒットロケーションにおいてキャッシュにマージされる。

【0105】

別の例として、キャッシュ読み取りが犠牲キャッシュ９１０のための第１のデータパス上で受け取られ得、キャッシュ書き込みが犠牲キャッシュ９１０のための第２のデータパス上で受け取られ得る。犠牲キャッシュ９１０における異なるロケーションに対して、キャッシュ読み取りがヒットでありキャッシュ書き込みがヒットである場合、キャッシュ読み取り及びキャッシュ書き込みは、競合なしに並行して進行する。犠牲キャッシュ９１０における異なるロケーションに対して、キャッシュ読み取りがヒットでありキャッシュ書き込みがミスである場合、キャッシュ読み取り及びキャッシュ書き込みも、競合なしに並行して進行する。犠牲キャッシュ９１０における異なるロケーションに対して、キャッシュ読み取りがミスでありキャッシュ書き込みがヒットである場合、キャッシュ読み取りは前述のように、キャッシュ書き込みのために犠牲キャッシュ９１０内のロケーションに対して生成されるアドレスを用い得る。犠牲キャッシュ９１０における異なるロケーションに対して、キャッシュ読み取りがミスでありキャッシュ書き込みがミスである場合、キャッシュ読み取り及びキャッシュ書き込みはどちらも、犠牲キャッシュ９１０内のロケーションに対して生成されるアドレスを用いる。

【0106】

別の例において、キャッシュ読み取りがメインキャッシュ９０８のための第１のデータパス上で受け取られ得、キャッシュ書き込みがメインキャッシュ９０８のための第２のデータパス上で受け取られ得る。場合によっては、キャッシュ読み取りはメインキャッシュ９０８のロケーション（例えば、キャッシュライン又はスロット）についてのヒットであり得る。キャッシュ書き込みは、メインキャッシュ９０８の同じロケーションについてのヒットでもあり得る。こうした場合、キャッシュ読み取りは相対的に迅速に実施され得、また、キャッシュ書き込みはストアキューを介して進行する際にキャッシュ書き込みがメインキャッシュロケーションにアクセスすることが必要になる前に完結し得るため、キャッシュ読み取り及びキャッシュ書き込みは、競合なしに並行して進行し得る。別の場合、キャッシュ読み取りはメインキャッシュ９０８におけるロケーションについてのヒットであり得る。キャッシュ書き込みは、メインキャッシュ９０８における同じロケーションについてのミスであり得る。こうした場合、キャッシュ書き込みがキャッシュロケーションへのアクセスを必要とする前に、キャッシュ読み取りが完了し得るため、キャッシュコマンドは通常、並行して進行する。別の場合、キャッシュ読み取りはメインキャッシュ９０８におけるロケーションについてのミスであり得る。キャッシュ書き込みはメインキャッシュ９１０における同じロケーションについてのヒットであり得る。こうした場合、前述と同様に、キャッシュ読み取りは、メインキャッシュ９０８内のロケーションに対する第２のデータパスのキャッシュ書き込みが完了した後、犠牲キャッシュ９１０に追い出されるまで、機能停止され得る。次いで、キャッシュ読み取りは進行し、より高いレベルのキャッシュ又はメモリからメインキャッシュ９０８内へアドレスのセットを読み取る。別の場合、キャッシュ読み取りはメインキャッシュ９０８における第１のロケーションについてのミスであり得る。キャッシュ書き込みも、メインキャッシュ９０８における同じロケーションについてのミスであり得る。こうした場合、キャッシュ読み取り及びキャッシュ書き込みは、競合なしに並行して進行し得る。

【0107】

別の例において、キャッシュ読み取りが犠牲キャッシュ９１０のための第１のデータパス上で受け取られ得、キャッシュ書き込みが犠牲キャッシュ９１０のための第２のデータパス上で受け取られ得る。場合によって、キャッシュ読み取りは犠牲キャッシュ９１０に記憶されたアドレスについてのヒットであり得る。キャッシュ書き込みも、犠牲キャッシュ９１０内に記憶された同じアドレスについてのヒットであり得る。こうした場合、キャッシュ読み取りがまず進行し得、キャッシュ書き込みは、キャッシュ読み取りが完了する後まで機能停止され得る。代替として、キャッシュ書き込み及びキャッシュ読み取りの順序は、キャッシュ書き込み及びキャッシュ読み取りが受け取られるデータパスに基づき得、より低い（又はより高い）番号が付けられたデータパスで到達するキャッシュコマンドは、他方のキャッシュコマンドの前に完了する。場合によっては、キャッシュ読み取りは犠牲キャッシュ９１０内に記憶されるアドレスについてのミスであり得る。キャッシュ書き込みも、犠牲キャッシュ９１０内に記憶される同じアドレスについてのミスであり得る。こうした場合、キャッシュ書き込みコマンドはより高いレベルのキャッシュ又はメモリに転送され得、次いで、犠牲キャッシュ９１０内への記憶のためのキャッシュ書き込みコマンドが完了した後、キャッシュ読み取りはより高いレベルのキャッシュ又はメモリからデータを取得し得る。

【0108】

別の例において、第１のキャッシュ読み取りが犠牲キャッシュ９１０のための第１のデータパス上で受け取られ得、第２のキャッシュ読み取りが犠牲キャッシュ９１０のための第２のデータパス上で受け取られ得る。第１のキャッシュ読み取り及び第２のキャッシュ読み取りが異なるメモリアドレスに対するものである場合、ヒット又はミスのどちらについての競合も存在しない。場合によっては、第１のキャッシュ読み取りは、アドレスのセットのうちの第１のアドレスについてのミスであり得る。第２のキャッシュ読み取りも、同じアドレスのセットのうちの第２のアドレスについてのミスであり得る。第１のキャッシュ読み取り及び第２のキャッシュ読み取りが異なる優先度レベルを有する場合、異なる優先度レベルのうちの高い方のレベルに基づいて、より高いレベルのキャッシュ又はメモリにアクセスされる。そうでなければ、より高いレベルのキャッシュ又はメモリがアクセスされ、メモリアドレスのセットは犠牲キャッシュ９１０内の記憶のために取得される。第１のキャッシュ読み取り及び第２のキャッシュ読み取りが同じアドレスについてのものである場合、同等に扱われる。

【0109】

図１０は、本記載の態様に従った、データをキャッシングするための技法１０００を示すフローチャートである。ブロック１００２において、キャッシングシステムがメモリアドレスについての書き込みメモリ要求を受け取る。例えば、Ｌ１キャッシュなどのキャッシングシステムが、プロセッサインターフェースを介してプロセッサから書き込み要求を受け取ることができる。ブロック１００４において、キャッシングシステムの第１のサブキャッシュが、メモリアドレスは第１のサブキャッシュ内にキャッシュされないと判定する。例えばキャッシングシステムは、２つの並列キャッシュ、メインキャッシュ及び犠牲キャッシュを含み得る。キャッシュ要求のメモリアドレスは、メインキャッシュ及び犠牲キャッシュの両方に照らして並行してチェックされ得る。キャッシングシステム内に含まれないメモリアドレスについての書き込み要求が受け取られるとき、書き込みミスが発生する。ブロック１００６において、キャッシングシステムの第２のサブキャッシュが、メモリアドレスは第２のサブキャッシュ内にキャッシュされないと判定する。ブロック１００８において、書き込みメモリ要求に関連付けられたデータは、第２のサブキャッシュ内に記憶される。例えば、書き込みメモリ要求のデータは、犠牲キャッシュ内に記憶され得る。また、書き込みメモリ要求に関連付けられたアドレスも、犠牲キャッシュのタグＲＡＭ内に記憶され得、書き込みメモリ要求に関連付けられたバイトイネーブル論理は、犠牲キャッシュのバイトイネーブルメモリ内に記憶され得る。ブロック１０１０において、記憶されたデータは書き込みミスに対応するという指示が、第２のサブキャッシュのラインタイプビット内に記憶される。例えば、犠牲キャッシュは、犠牲キャッシュのラインに関連付けられたラインタイプビットを含む。犠牲キャッシュの特定ラインが書き込みミスを含む旨を示すラインタイプビット内に、ビットが設定され得る。ブロック１０１２において、記憶されたデータは指示に基づいてフラッシュされ得る。例えば、記憶された書き込みミスは、キャッシュラインのラインタイプビットをチェックすることと、書き込みミスに関連付けられたラインをフラッシュすることとによって、犠牲キャッシュからより高いレベルのメモリへフラッシュされ得る。

【0110】

図１１は、本記載の態様に従った、データをキャッシングするための技法１１００を示すフローチャートである。ブロック１１０２において、キャッシングシステムがメモリアドレスについての書き込みメモリ要求を受け取る。例えば、Ｌ１キャッシュなどのキャッシングシステムが、プロセッサインターフェースを介してプロセッサから書き込み要求を受け取ることができる。ブロック１１０４において、キャッシングシステムの第１のサブキャッシュが、メモリアドレスは第１のサブキャッシュ内にキャッシュされないと判定する。例えばキャッシングシステムは、２つの並列キャッシュ、メインキャッシュ及び犠牲キャッシュを含み得る。キャッシュ要求のメモリアドレスは、メインキャッシュ及び犠牲キャッシュの両方に照らして並行してチェックされ得る。キャッシングシステム内に含まれないメモリアドレスについての書き込み要求が受け取られるとき、書き込みミスが発生する。ブロック１１０６において、キャッシングシステムの第２のサブキャッシュが、メモリアドレスは第２のサブキャッシュ内にキャッシュされないと判定する。ブロック１１０８において、書き込みメモリ要求に関連付けられたデータは、第２のサブキャッシュ内に記憶される。例えば、書き込みメモリ要求のデータは、犠牲キャッシュ内に記憶され得る。また、書き込みメモリ要求に関連付けられたアドレスも、犠牲キャッシュのタグＲＡＭ内に記憶され得、書き込みメモリ要求に関連付けられたバイトイネーブル論理は、犠牲キャッシュのバイトイネーブルメモリ内に記憶され得る。ブロック１１１０において、記憶されたデータは書き込みミスに対応するという指示が、第２のサブキャッシュのラインタイプビット内に記憶される。例えば、犠牲キャッシュは、犠牲キャッシュのラインに関連付けられたラインタイプビットを含む。犠牲キャッシュの特定ラインが書き込みミスを含む旨を示すビットが、ラインタイプビット内において設定され得る。ブロック１１１２において、書き込みミスを記憶する第２のサブキャッシュのラインが、ラインは完全に書き込まれた旨の指示に基づいて追い出される。例えば、ビットが、キャッシュラインのバイトのすべて又は半分が書き込みデータで満たされているかどうかを指示する、バイトイネーブル論理に基づいて計算され得る。満たされたか又は半分満たされたキャッシュラインは、ビットに基づいて犠牲キャッシュから追い出され得る。

【0111】

図１２は、本記載の態様に従った、データをキャッシングするための技法１２００を示すフローチャートである。ブロック１２０２において、キャッシングシステムがメモリアドレスについての書き込みメモリコマンドを受け取り、書き込みメモリコマンドは第１の特権レベルに関連付けられている。例えば、Ｌ１キャッシュなどのキャッシングシステムが、プロセッサインターフェースを介してプロセッサから書き込み要求を受け取ることができる。ブロック１２０４において、キャッシングシステムの第１のサブキャッシュが、メモリアドレスは第１のサブキャッシュ内にキャッシュされないと判定する。例えば、キャッシングシステムは、２つの並列キャッシュ、メインキャッシュ及び犠牲キャッシュを含み得る。キャッシュ要求のメモリアドレスは、メインキャッシュ及び犠牲キャッシュの両方に照らして並行してチェックされ得る。メインキャッシュにも犠牲キャッシュにも含まれないメモリアドレスについての書き込み要求が受け取られるとき、書き込みミスが発生する。ブロック１２０６において、キャッシングシステムの第２のサブキャッシュが、メモリアドレスは第２のサブキャッシュ内にキャッシュされないと判定し、第２のサブキャッシュは、第１のサブキャッシュと並行に、第１のサブキャッシュから追い出されたキャッシュデータ、及び、第１のサブキャッシュ内にキャッシュされない書き込みメモリコマンドを記憶するように構成される。ブロック１２０８において、書き込みメモリコマンドに関連付けられたデータは、第２のサブキャッシュ内に記憶される。ブロック１２１０において、データに関連付けられたカラータグビットが第２のサブキャッシュ内に記憶される。例えば、カラータグビットが、ＭＥＳＩ ＲＡＭなどの第２のサブキャッシュのメモリのビットフィールド内に記憶され得る。ブロック１２１２において、記憶されたデータは、カラータグビットに基づいて追い出される。例えば、プロセッサがドレイン信号及びカラータグ優先度指示をアサートする間に、特定のカラータグビットに関連付けられた書き込みミスデータを記憶するキャッシュラインは追い出され得る。特定のカラータグビットを備えるすべてのキャッシュラインがドレインされた後、キャッシングシステムはアイドル信号をアサートし得る。プロセッサがドレイン信号のアサートを続行する場合、他のカラータグに関連付けられた書き込みミスデータを記憶する他のキャッシュラインも追い出され得る。

【0112】

図１３は、本記載の態様に従った、データをキャッシングするための技法１３００を示すフローチャートである。ブロック１３０２において、キャッシングシステムがメモリアドレスについての書き込みメモリコマンドを受け取り、書き込みメモリコマンドは第１のカラータグに関連付けられている。例えば、Ｌ１キャッシュなどのキャッシングシステムが、プロセッサインターフェースを介してプロセッサから書き込み要求を受け取ることができる。書き込み要求は、書き込み要求に関連付けられたカラータグの指示を含み得る。ブロック１３０４において、キャッシングシステムの第１のサブキャッシュが、メモリアドレスは第１のサブキャッシュ内にキャッシュされないと判定する。例えば、キャッシングシステムは、２つの並列キャッシュ、メインキャッシュ及び犠牲キャッシュを含み得る。キャッシュ要求のメモリアドレスは、メインキャッシュ及び犠牲キャッシュの両方に照らして並行してチェックされ得る。キャッシングシステム内に含まれないメモリアドレスについての書き込み要求が受け取られるとき、書き込みミスが発生する。ブロック１３０６において、キャッシングシステムの第２のサブキャッシュが、メモリアドレスは第２のサブキャッシュ内にキャッシュされないと判定する。ブロック１３０８において、書き込みメモリコマンドに関連付けられたデータは、第２のサブキャッシュのキャッシュライン内に記憶される。例えば、書き込み要求のデータは、犠牲キャッシュのキャッシュライン内に記憶され得る。また、書き込みメモリ要求に関連付けられたアドレスは犠牲キャッシュのタグＲＡＭ内に記憶され得、書き込みメモリ要求に関連付けられたバイトイネーブル論理は犠牲キャッシュのバイトイネーブルメモリ内に記憶され得る。ブロック１３１０において、第１のカラータグは第２のサブキャッシュ内に記憶される。例えば、カラータグは、ＭＥＳＩ ＲＡＭなどの第２のサブキャッシュのメモリのビットフィールド内の２つのビットを用いて記憶され得る。ブロック１３１２において、キャッシュラインについての第２の書き込みメモリコマンドが受け取られ、書き込みメモリコマンドは第２のカラータグに関連付けられている。例えば、第１の書き込み要求と同じキャッシュラインをターゲットとする、メモリアドレスへの第２の書き込み要求が受け取られ得る。第２の書き込み要求は、第２のカラータグに関連付けられている。第２のカラータグは、第１のカラータグと同じであり得るか又は異なり得る。ブロック１３１４において、第２のカラータグは第１のカラータグとマージされる。例えば、第１のカラータグ及び第２のカラータグが同じ色を表す場合、２つのタグをマージすることはそのカラータグの設定を継続する。２つのカラータグが異なる場合、マージすることは両方のカラータグを設定し得る。ブロック１３１６において、マージされたカラータグは記憶される。ブロック１３１８において、キャッシュラインはマージされたカラータグに基づいて追い出され得る。例えば、第１のカラータグ及び第２のカラータグが同じ色を表す場合、エビクションはそのカラータグに基づき得る。２つのカラータグが異なる場合、エビクションはいずれかのカラータグに基づき得る。

【0113】

図１４は、本記載の態様に従った、データをキャッシングするための技法１４００を示すフローチャートである。ブロック１４０２において、キャッシングシステムがメモリアドレスについての第１の書き込みメモリコマンドを受け取り、第１の書き込みメモリコマンドは第１の特権レベルに関連付けられている。例えば、Ｌ１キャッシュなどのキャッシングシステムが、プロセッサインターフェースを介してプロセッサから書き込み要求を受け取ることができる。ブロック１４０４において、キャッシングシステムの第１のサブキャッシュが、メモリアドレスは第１のサブキャッシュ内にキャッシュされないと判定する。例えば、キャッシングシステムは、２つの並列キャッシュ、メインキャッシュ及び犠牲キャッシュを含み得る。キャッシュ要求のメモリアドレスは、メインキャッシュ及び犠牲キャッシュの両方に照らして並行してチェックされ得る。メインキャッシュにも犠牲キャッシュにも含まれないメモリアドレスについての書き込み要求が受け取られるとき、書き込みミスが発生する。ブロック１４０６において、キャッシングシステムの第２のサブキャッシュが、メモリアドレスは第２のサブキャッシュ内にキャッシュされないと判定し、第２のサブキャッシュは、第１のサブキャッシュと並行して、第１のサブキャッシュから追い出されたキャッシュデータ、及び、第１のサブキャッシュ内にキャッシュされない書き込みメモリコマンドを記憶するように構成される。ブロック１４０８において、第１の書き込みメモリコマンドに関連付けられた第１のデータは、第２のサブキャッシュのキャッシュライン内に記憶される。ブロック１４１０において、第１の特権レベルは第２のサブキャッシュ内に記憶される。例えば、第１の特権レベルは、ルート／ゲスト－ユーザ／スーパバイザなどの、２部分特権レベルを備え得る。この２部分特権レベルは、ＭＥＳＩ ＲＡＭなどの第２のサブキャッシュのメモリのビットフィールド内の２つのビットを用いて記憶され得る。ブロック１４１２において、キャッシュラインについての第２の書き込みメモリコマンドが受け取られ、第２の書き込みメモリコマンドは第２の特権レベルに関連付けられている。例えば、第１の書き込み要求と同じキャッシュラインをターゲットとする、メモリアドレスへの第２の書き込み要求が受け取られ得る。第２の書き込み要求は第２の特権レベルに関連付けられ、第１の書き込み要求と同じであり得るか又は異なり得る。ブロック１４１４において、第１の特権レベルは第２の特権レベルとマージされる。例えば、特権レベルは、特権マージテーブルに基づいてマージされ得るか、又は、マージされる特権レベルのうちの下位の特権レベルを選択することによってマージされ得る。ブロック１４１６において、マージされた特権レベルは記憶される。ブロック１４１８において、マージされた特権レベルはキャッシュラインと共に出力される。例えば、マージされた第１の書き込み要求及び第２の書き込み要求を含むキャッシュラインは、マージされた特権レベルを含むストアミスパケットにおいて、より高いレベルのキャッシュ又はメモリへ追い出され得る。

【0114】

図１５は、本記載の態様に従った、データをキャッシングするための技法１５００を示すフローチャートである。ブロック１５０２において、キャッシングシステムがメモリアドレスについての書き込みメモリ要求を受け取る。例えば、Ｌ１キャッシュなどのキャッシングシステムが、プロセッサインターフェースを介してプロセッサから書き込み要求を受け取ることができる。ブロック１５０４において、キャッシングシステムの第１のサブキャッシュが、メモリアドレスは第１のサブキャッシュ内にキャッシュされないと判定する。例えば、キャッシングシステムは、２つの並列キャッシュ、メインキャッシュ及び犠牲キャッシュを含み得る。キャッシュ要求のメモリアドレスは、メインキャッシュ及び犠牲キャッシュの両方に照らして並行してチェックされ得る。キャッシングシステム内に含まれないメモリアドレスについての書き込み要求が受け取られるとき、書き込みミスが発生する。ブロック１５０６において、キャッシングシステムの第２のサブキャッシュが、メモリアドレスは第２のサブキャッシュ内にキャッシュされないと判定する。ブロック１５０８において、書き込みメモリ要求に関連付けられたデータは、第２のサブキャッシュ内に記憶される。例えば、書き込みメモリ要求のデータは、犠牲キャッシュ内に記憶され得る。また、書き込みメモリ要求に関連付けられたアドレスも、犠牲キャッシュのタグＲＡＭ内に記憶され得、書き込みメモリ要求に関連付けられたバイトイネーブル論理は、犠牲キャッシュのバイトイネーブルメモリ内に記憶され得る。ブロック１５１０において、記憶されたデータは書き込みミスに対応するという指示が、第２のサブキャッシュのラインタイプビット内に記憶される。例えば、犠牲キャッシュは、犠牲キャッシュのラインに関連付けられたラインタイプビットを含む。犠牲キャッシュの特定ラインが書き込みミスを含む旨を示すビットが、ラインタイプビット内において設定され得る。

【0115】

図１６は、本記載の態様に従った、データをキャッシングするための技法１６００を示すフローチャートである。ブロック１６０２において、キャッシングシステムが二つ又はそれ以上のキャッシュコマンドを受け取る。例えば、Ｌ１キャッシュなどのキャッシングシステムが、プロセッサインターフェースを介して、例えば二つ又はそれ以上のデータパスを用いて、複数のキャッシュコマンドを受け取ることができる。ブロック１６０４において、二つ又はそれ以上のキャッシュコマンドの間に存在する競合が判定される。例えば、キャッシュコントローラは、キャッシュ競合が２つのキャッシュコマンド間に存在すると判定し得る。競合は、２つのキャッシュコマンドが同じキャッシュロケーションへの競合する変化を引き起こすときに生じる可能性がある。ブロック１６０６において、競合解決は、受け取った二つ又はそれ以上のキャッシュコマンド間で判定される。ブロック１６０８において、二つ又はそれ以上のキャッシュコマンドは第１のサブキャッシュ及び第２のサブキャッシュに送信され、第２のサブキャッシュは、第１のサブキャッシュから追い出されたキャッシュデータ及び第１のサブキャッシュにキャッシュされていない書き込みメモリコマンドを、第１のサブキャッシュと並行して記憶するように構成される。

【0116】

例

【0117】

下記のセクションにおいて、更なる例示の実施形態を提供する。

【0118】

例１は、第１のサブキャッシュと、第１のサブキャッシュに並行な第２のサブキャッシュとを含むキャッシングシステムを含み、第２のサブキャッシュは、キャッシュラインのセットと、キャッシュラインのセットの対応するキャッシュラインが書き込みミスデータを記憶するように構成される旨の指示を記憶するように構成されたラインタイプビットと、記憶された書き込みミスデータをラインタイプビットに基づいてフラッシュするように構成されたエビクションコントローラとを含む。

【0119】

例２は例１のキャッシングシステムを含み、第２のサブキャッシュは、記憶された書き込みミスデータに関連付けられたメモリアドレスを記憶するように構成されたタグランダムアクセスメモリ（ＲＡＭ）と、記憶された書き込みミスデータに関連付けられたバイトイネーブル論理を記憶するように構成されたバイトイネーブルメモリとを更に含み、エビクションコントローラは、記憶されたメモリアドレス及び記憶されたバイトイネーブル論理に基づいて、書き込みメモリ要求をより高いレベルのメモリに伝送することによって、記憶された書き込みミスデータをフラッシュするように構成される。

【0120】

例３は例１のキャッシングシステムを含み、キャッシングシステムは、プロセッサインターフェースを更に含み、エビクションコントローラは更に、プロセッサインターフェース上のアクティビティを監視するように、及び、記憶された書き込みミスデータを監視されたアクティビティに基づいてフラッシュするように構成される。

【0121】

例４は例３のキャッシングシステムを含み、プロセッサインターフェース上のアクティビティを監視することは、プロセッサインターフェース上のアイドルアクティビティを検出することを含む。

【0122】

例５は例４のキャッシングシステムを含み、アイドルアクティビティを検出することは、所定数のクロックサイクルの間にメモリ要求が受け取られたかどうかを判定することを含む。

【0123】

例６は例４のキャッシングシステムを含み、エビクションコントローラは更に、プロセッサインターフェース上でアクティビティが再開したことを判定するように、及び、記憶された書き込みミスデータのフラッシュを取り消すように構成される。

【0124】

例７は例６のキャッシングシステムを含み、プロセッサインターフェース上でアクティビティが再開したことを判定することが、プロセッサからのキャッシュ要求受け取りを検出することを含む。

【0125】

例８はキャッシングデータのための方法を含み、この方法は、キャッシングシステムによって、メモリアドレスについて書き込みメモリ要求を受け取ることと、キャッシングシステムの第１のサブキャッシュによって、第１のサブキャッシュ内にメモリアドレスがキャッシュされないと判定することと、キャッシングシステムの第２のサブキャッシュによって、第２のサブキャッシュ内にメモリアドレスがキャッシュされないと判定することと、書き込みメモリ要求に関連付けられたデータを第２のサブキャッシュ内に記憶することと、記憶されたデータが書き込みミスに対応する旨の指示を第２のサブキャッシュのラインタイプビット内に記憶することと、記憶されたデータを指示に基づいてフラッシュすることとを含む。

【0126】

例９は例８の方法を含み、記憶されたデータをフラッシュすることは、第２のサブキャッシュによって、書き込みメモリ要求をより高いレベルのメモリに伝送することを含む。

【0127】

例１０は例８の方法を含み、この方法は更に、プロセッサインターフェース上のアクティビティを監視することを含み、記憶されたデータをフラッシュすることは更に、監視されるアクティビティに基づく。

【0128】

例１１は例１０の方法を含み、プロセッサインターフェース上のアクティビティを監視することは、プロセッサインターフェース上のアイドルアクティビティを検出することを含む。

【0129】

例１２は例１１の方法を含み、アイドルアクティビティを検出することは、所定数のクロックサイクルの間にメモリ要求が受け取られていないと判定することを含む。

【0130】

例１３は例１１の方法を含み、この方法は更に、プロセッサインターフェース上でアクティビティが再開したことを判定することと、記憶された書き込みミスデータのフラッシュを取り消すこととを含む。

【0131】

例１４は例１３の方法を含み、プロセッサインターフェース上でアクティビティが再開したことを判定することは、キャッシュ要求受け取りを検出することを含む。

【0132】

例１５はデバイスを含み、デバイスは、プロセッサと、第１のサブキャッシュと、第１のサブキャッシュに並行な第２のサブキャッシュとを含み、第２のサブキャッシュは、キャッシュラインのセットと、キャッシュラインのセットのうちの対応するキャッシュラインが書き込みミスデータを記憶するように構成される旨の指示を記憶するように構成されたラインタイプビットと、記憶された書き込みミスデータをラインタイプビットに基づいてフラッシュするように構成されたエビクションコントローラとを含む。

【0133】

例１６は例１５のデバイスを含み、第２のサブキャッシュは更に、記憶された書き込みミスデータに関連付けられたメモリアドレスを記憶するように構成されたタグランダムアクセスメモリ（ＲＡＭ）と、記憶された書き込みミスデータに関連付けられたバイトイネーブル論理を記憶するように構成されたバイトイネーブルメモリとを含み、エビクションコントローラは、記憶されたメモリアドレス及び記憶されたイネーブル論理に基づいて、書き込みメモリ要求をより高いレベルのメモリに伝送することによって、記憶された書き込みミスデータをフラッシュするように構成される。

【0134】

例１７は例１５のデバイスを含み、キャッシングシステムはプロセッサインターフェースを更に含み、エビクションコントローラは更に、プロセッサインターフェース上のアクティビティを監視するように、及び、監視されたアクティビティに基づいて記憶された書き込みミスデータをフラッシュするように構成される。

【0135】

例１８は例１７のデバイスを含み、プロセッサインターフェース上のアクティビティを監視することは、プロセッサインターフェース上のアイドルアクティビティを検出することを含む。

【0136】

例１９は例１８のデバイスを含み、アイドルアクティビティを検出することは、所定数のクロックサイクルの間にメモリ要求が受け取られたかどうかを判定することを含む。

【0137】

例２０は例１８のデバイスを含み、エビクションコントローラは更に、プロセッサインターフェース上でアクティビティが再開したことを判定するように、及び、記憶された書き込みミスデータのフラッシュを取り消すように構成される。

【0138】

例２１はキャッシングシステムを含み、キャッシングシステムは、第１のサブキャッシュと、第１のサブキャッシュから追い出されたキャッシュデータ及び第１のサブキャッシュにキャッシュされていない書き込みメモリコマンドを記憶するために、第１のキャッシュと並列に結合された第２のサブキャッシュとを含み、第２のサブキャッシュは、書き込みミスデータを記憶する第２のサブキャッシュの対応するキャッシュラインがカラータグに関連付けられていることの指示を記憶するように構成されたカラータグビット、及び、書き込みミスデータを記憶する第２のサブキャッシュのキャッシュラインを、キャッシュラインに関連付けられたカラータグに基づいて追い出すように構成されたエビクションコントローラを含む。

【0139】

例２２は例２１のキャッシングシステムを含み、第２のサブキャッシュは、カラータグの状態を記憶するように構成されたビットフィールドを含む。

【0140】

例２３は例２２のキャッシングシステムを含み、ビットフィールドは各カラータグについての状態を記憶するビットを含む。

【0141】

例２４は例２３のキャッシングシステムを含み、ビットフィールドは、第２のサブキャッシュにおけるエントリの修正済み、排他的、共有、及び無効（ＭＥＳＩ）状態を追跡するメモリ内に記憶される。

【0142】

例２５は例２４のキャッシングシステムを含み、ＭＥＳＩメモリは、第２のサブキャッシュの対応するキャッシュラインが書き込みミスデータを記憶している旨の指示を記憶するように構成される。

【0143】

例２６は例２１のキャッシングシステムを含み、キャッシングシステムは更にプロセッサインターフェースを含み、エビクションコントローラは更に、プロセッサインターフェース上でカラータグ優先度指示を受け取るように、及び、受け取ったカラータグ優先度指示に基づいて、書き込みミスデータを記憶する第２のサブキャッシュのキャッシュラインを追い出すように構成される。

【0144】

例２７は例２６のキャッシングシステムを含み、エビクションコントローラは更に、カラータグ優先度指示に対応するカラータグビットを含みる書き込みミスデータを記憶する第２のサブキャッシュのすべてのキャッシュラインが追い出された後に、プロセッサインターフェース上でアイドル信号をアサートするように構成される。

【0145】

例２８はキャッシングデータのための方法を含み、この方法は、キャッシングシステムによってメモリアドレスについての書き込みメモリコマンドを受け取ることと、キャッシングシステムの第１のサブキャッシュによって、メモリアドレスは第１のサブキャッシュ内にキャッシュされないと判定することと、キャッシングシステムの第２のサブキャッシュによって、メモリアドレスは第２のサブキャッシュ内にキャッシュされないと判定することであって、第２のサブキャッシュは、第１のサブキャッシュと並行して、第１のサブキャッシュから追い出されたキャッシュデータと、第１のサブキャッシュ内にキャッシュされない書き込みメモリコマンドとを記憶するように構成される、判定することと、書き込みメモリコマンドに関連付けられたデータを第２のサブキャッシュ内に記憶することと、データに関連付けられたカラータグビットを第２のサブキャッシュ内に記憶することと、記憶されたデータをカラータグビットに基づいて追い出すこととを含む。

【0146】

例２９は例２８の方法を含み、この方法は更に、プロセッサからカラータグ優先度指示を受け取ることと、プロセッサからドレイン信号を受信することとを含み、記憶されたデータを追い出すことは受け取ったカラータグ優先度指示に基づく。

【0147】

例３０は例２９の方法を含み、この方法は更に、カラータグ優先度指示に対応するカラータグビットを含む書き込みミスデータを記憶する第２のサブキャッシュのすべてのキャッシュラインが追い出された後に、アイドル信号をアサートすることを含む。

【0148】

例３１は例３０の方法を含み、この方法は更に、プロセッサからドレイン信号を受信し続けることと、カラータグ優先度指示に対応しないカラータグビットを含む記憶されたデータを追い出すこととを含む。

【0149】

例３２は例２９の方法を含み、この方法は更に、データを記憶することは完了していないと判定することと、データが記憶されるまで待機することとを含む。

【0150】

例３３は例２８の方法を含み、この方法は更に、カラータグビットを対応するカラータグビットに関連付けられたビットフィールド内に記憶することを含む。

【0151】

例３４はデバイスを含み、デバイスは、プロセッサと、第１のサブキャッシュと、第２のサブキャッシュとを含み、第２のサブキャッシュは、第１のサブキャッシュから追い出されたキャッシュデータと、第１のサブキャッシュ内にキャッシュされない書き込みメモリコマンドとを記憶するために、第１のサブキャッシュに並列に結合され、第２のサブキャッシュは、書き込みミスデータを記憶する第２のサブキャッシュの対応するキャッシュラインがカラータグに関連付けられる旨の指示を記憶するように構成されるカラータグビットと、キャッシュラインに関連付けられたカラータグに基づく書き込みミスデータを記憶する第２のサブキャッシュのキャッシュラインを追い出すように構成されるエビクションコントローラとを含む。

【0152】

例３５は例３４のデバイスを含み、第２のサブキャッシュは、カラータグの状態を記憶するように構成されたビットフィールドを含む。

【0153】

例３６は例３５のデバイスを含み、ビットフィールドは、各カラータグについての状態を記憶するヒットを含む。

【0154】

例３７は例３６のデバイスを含み、ビットフィールドは、第２のサブキャッシュにおけるエントリの修正済み、排他的、共有、及び無効（ＭＥＳＩ）状態を追跡するメモリ内に記憶される。

【0155】

例３８は例３７のデバイスを含み、ＭＥＳＩメモリは、第２のサブキャッシュの対応するキャッシュラインが書き込みミスデータを記憶している旨の指示を記憶するように構成される。

【0156】

例３９は例３４のデバイスを含み、キャッシングシステムは更にプロセッサインターフェースを含み、エビクションコントローラは更に、プロセッサインターフェース上でカラータグ優先度指示を受け取るように、受け取ったカラータグ優先度指示に基づいて書き込みミスデータを記憶する第２のサブキャッシュのキャッシュラインを追い出すように構成される。

【0157】

例４０は例３９のデバイスを含み、エビクションコントローラは更に、カラータグ優先度指示に対応するカラータグビットを含む書き込みミスデータを記憶する第２のサブキャッシュのすべてのキャッシュラインが追い出された後に、プロセッサインターフェース上でアイドル信号をアサートするように構成される。

【0158】

例４１はキャッシングシステムを含み、キャッシングシステムは、第１のサブキャッシュと、第２のサブキャッシュとを含み、第２のサブキャッシュは、第１のサブキャッシュから追い出されたキャッシュデータと、第１のサブキャッシュ内にキャッシュされない書き込みメモリコマンドとを記憶するために、第１のサブキャッシュに並列に結合され、第２のサブキャッシュは、第２のサブキャッシュの対応するラインがカラータグに関連付けられる旨の指示を記憶するように構成されたカラータグビットと、ラインに関連付けられたカラータグに基づくメモリ書き込みデータを記憶する第２のサブキャッシュのキャッシュラインを追い出すように構成されたエビクションコントローラとを含み、第２のサブキャッシュは更に、メモリアドレスについての第１の書き込みメモリコマンドを受け取ることであって、書き込みメモリコマンドが第１のカラータグに関連付けられている、第１の書き込みメモリコマンドを受け取ることと、第１の書き込みメモリコマンドに関連付けられた第１のデータを第２のサブキャッシュのキャッシュライン内に記憶することと、第１のカラータグを第２のサブキャッシュ内に記憶することと、キャッシュラインについての第２の書き込みメモリコマンドを受け取ることであって、書き込みメモリコマンドが第２のカラータグに関連付けられている、第２の書き込みメモリコマンドを受け取ることと、第２のカラータグを第１のカラータグとマージすることと、マージされたカラータグを記憶することと、マージされたカラータグに基づいてキャッシュラインを追い出すことを行うように構成される。

【0159】

例４２は例４１のキャッシングシステムを含み、第１のカラータグ及び第２のカラータグは同じカラータグを表す。

【0160】

例４３は例４１のキャッシングシステムを含み、第１のカラータグ及び第２のカラータグは異なるカラータグを表し、マージされたカラータグは、第１のカラータグを表す第１のビット、及び第２のカラータグを表す第２のビットを含む。

【0161】

例４４は例４３のキャッシングシステムを含み、第２のサブキャッシュは更に、第１のカラータグに基づいてキャッシュラインを追い出すように構成される。

【0162】

例４５は例４４のキャッシングシステムを含み、第２のサブキャッシュは更に、第２のカラータグに基づいてキャッシュラインを追い出すように構成される。

【0163】

例４６は例４１のキャッシングシステムを含み、第１のカラータグ及び第２のカラータグは、第２のサブキャッシュデータにおけるエントリの修正済み、排他的、共有、及び無効（ＭＥＳＩ）状態を追跡するメモリ内のビットフィールド内に記憶される。

【0164】

例４７は例４６のキャッシングシステムを含み、ビットフィールドは各カラータグについての状態を記憶するビットを含む。

【0165】

例４８はデータをキャッシングするための方法を含み、この方法は、キャッシングシステムによって、メモリアドレスについての書き込みメモリコマンドを受け取ることであって、書き込みメモリコマンドは第１のカラータグに関連付けられる、受け取ることと、キャッシングシステムの第１のサブキャッシュによって、メモリアドレスが第１のサブキャッシュ内にキャッシュされないと判定することと、キャッシングシステムの第２のサブキャッシュによって、メモリアドレスが第２のサブキャッシュ内にキャッシュされないと判定することであって、第２のサブキャッシュは、第１のサブキャッシュと並行して、第１のサブキャッシュから追い出されたキャッシュデータと、第１のサブキャッシュ内にキャッシュされない書き込みメモリコマンドとを記憶するように構成される、判定することと、第１の書き込みメモリコマンドに関連付けられた第１のデータを第２のサブキャッシュのキャッシュライン内に記憶することと、第１のカラータグビットを第２のサブキャッシュ内に記憶することと、キャッシュラインについての第２の書き込みメモリコマンドを受け取ることであって、書き込みメモリコマンドが第２のカラータグに関連付けられている、受け取ることと、第２のカラータグを第１のカラータグとマージすることと、マージされたカラータグを記憶することと、マージされたカラータグに基づいてキャッシュラインを追い出すこととを含む。

【0166】

例４９は例４８の方法を含み、第１のカラータグ及び第２のカラータグは同じカラータグを表す。

【0167】

例５０は例４８の方法を含み、第１のカラータグ及び第２のカラータグは異なるカラータグを表し、マージされたカラータグは、第１のカラータグを表す第１のビット及び第２のカラータグを表す第２のビットを含む。

【0168】

例５１は例５０の方法を含み、追い出すことが第１のカラータグに基づく。

【0169】

例５２は例５１の方法を含み、追い出すことが第２のカラータグに基づく。

【0170】

例５３は例４８の方法を含み、第１のカラータグ及び第２のカラータグは、第２のサブキャッシュデータにおけるエントリの修正済み、排他的、共有、及び無効（ＭＥＳＩ）状態を追跡するメモリ内のビットフィールド内に記憶される。

【0171】

例５４は例５３の方法を含み、ビットフィールドは各カラータグについての状態を記憶するビットを含む。

【0172】

例５５はデバイスを含み、デバイスは、プロセッサと、第１のサブキャッシュと、第２のサブキャッシュとを含み、第２のサブキャッシュは、第１のサブキャッシュから追い出されたキャッシュデータと、第１のサブキャッシュ内にキャッシュされない書き込みメモリコマンドとを記憶するために、第１のサブキャッシュに並列に結合され、第２のサブキャッシュは、第２のサブキャッシュの対応するラインがカラータグに関連付けられる旨の指示を記憶するように構成されたカラータグビットと、ラインに関連付けられたカラータグに基づくメモリ書き込みデータを記憶する第２のサブキャッシュのキャッシュラインを追い出すように構成されたエビクションコントローラとを含み、第２のサブキャッシュは更に、メモリアドレスについての第１の書き込みメモリコマンドを受け取ることであって、書き込みメモリコマンドが第１のカラータグに関連付けられている、第１の書き込みメモリコマンドを受け取ることと、第１の書き込みメモリコマンドに関連付けられた第１のデータを第２のサブキャッシュのキャッシュライン内に記憶することと、第１のカラータグを第２のサブキャッシュ内に記憶することと、キャッシュラインについての第２の書き込みメモリコマンドを受け取ることであって、書き込みメモリコマンドが第２のカラータグに関連付けられている、第２の書き込みメモリコマンドを受け取ることと、第２のカラータグを第１のカラータグとマージすることと、マージされたカラータグを記憶することと、マージされたカラータグに基づいてキャッシュラインを追い出すことを行うように構成される。

【0173】

例５６は例５５のデバイスを含み、第１のカラータグ及び第２のカラータグは同じカラータグを表す。

【0174】

例５７は例５５のデバイスを含み、第１のカラータグ及び第２のカラータグは異なるカラータグを表し、マージされたカラータグは、第１のカラータグを表す第１のビット及び第２のカラータグを表す第２のビットを含む。

【0175】

例５８は例５７のデバイスを含み、第２のサブキャッシュは更に、第１のカラータグに基づいてキャッシュラインを追い出すように構成される。

【0176】

例５９は例５８のデバイスを含み、第２のサブキャッシュは更に、第２のカラータグに基づいてキャッシュラインを追い出すように構成される。

【0177】

例６０は例５５のデバイスを含み、第１のカラータグ及び第２のカラータグは、第２のサブキャッシュデータにおけるエントリの修正済み、排他的、共有、及び無効（ＭＥＳＩ）状態を追跡するメモリ内のビットフィールド内に記憶される。

【0178】

例６１はキャッシングシステムを含み、キャッシングシステムは、第１のサブキャッシュと、第２のサブキャッシュとを含み、第２のサブキャッシュは、第１のサブキャッシュから追い出されたキャッシュデータと、第１のサブキャッシュ内にキャッシュされない書き込みメモリコマンドとを記憶するために、第１のサブキャッシュに並列に結合され、第２のサブキャッシュは、第２のサブキャッシュの対応するキャッシュラインが特権レベルに関連付けられる旨の指示を記憶するように構成された特権ビットを含み、第２のサブキャッシュは更に、メモリアドレスについての第１の書き込みメモリコマンドを受け取ることであって、第１の書き込みメモリコマンドが第１の特権レベルに関連付けられている、第１の書き込みメモリコマンドを受け取ることと、第１の書き込みメモリコマンドに関連付けられた第１のデータを第２のサブキャッシュのキャッシュライン内に記憶することと、キャッシュラインに関連付けられた特権レベルを第２のサブキャッシュ内に記憶することと、キャッシュラインについての第２の書き込みメモリコマンドを受け取ることであって、第２の書き込みメモリコマンドが第２の特権レベルに関連付けられている、第２の書き込みメモリコマンドを受け取ることと、第１の特権レベルを第２の特権レベルとマージすることと、マージされた特権レベルを記憶することと、マージされた特権レベルをキャッシュラインと共に出力することを行うように構成される。

【0179】

例６２は例６１のキャッシングシステムを含み、特権レベル情報は、第２のサブキャッシュデータにおけるエントリの修正済み、排他的、共有、及び無効（ＭＥＳＩ）状態を追跡するメモリ内のビットフィールド内に記憶される。

【0180】

例６３は例６２のキャッシングシステムを含み、特権レベルは２部分特権レベルを含む。

【0181】

例６４は例６３のキャッシングシステムを含み、ビットフィールドは特権レベルを記憶するための２つのビットを含む。

【0182】

例６５は例６１のキャッシングシステムを含み、第２のサブキャッシュは特権マージテーブルを含み、特権マージテーブルは、異なる特権レベルがどのようにマージされるかを示す。

【0183】

例６６は例６５のキャッシングシステムを含み、特権マージテーブルは事前に定義される。

【0184】

例６７は例６１のキャッシングシステムを含み、第１の特権レベルを第２の特権レベルとマージすることは、下位の特権レベルを選択することを含む。

【0185】

例６８はデータをキャッシングするための方法を含み、この方法は、キャッシングシステムによってメモリアドレスについての第１の書き込みメモリコマンドを受け取ることであって、第１の書き込みメモリコマンドが第１の特権レベルに関連付けられている、第１の書き込みメモリコマンドを受け取ることと、キャッシングシステムの第１のサブキャッシュによって、メモリアドレスは第１のサブキャッシュにキャッシュされないと判定することと、キャッシングシステムの第２のサブキャッシュによって、メモリアドレスは第２のサブキャッシュにキャッシュされないと判定することであって、第２のサブキャッシュは、第１のサブキャッシュと並行して、第１のサブキャッシュから追い出されたキャッシュデータと、第１のサブキャッシュ内にキャッシュされない書き込みメモリコマンドとを記憶するように構成される、判定することと、第１の書き込みメモリコマンドに関連付けられた第１のデータを第２のサブキャッシュのキャッシュライン内に記憶することと、第１の特権レベルを第２のサブキャッシュ内に記憶することと、キャッシュラインについての第２の書き込みメモリコマンドを受け取ることであって、第２の書き込みメモリコマンドは第２の特権レベルに関連付けられる、第２の書き込みメモリコマンドを受け取ることと、第１の特権レベルを第２の特権レベルとマージすることと、マージされた特権レベルを記憶することと、マージされた特権レベルをキャッシュラインと共に出力することとを含む。

【0186】

例６９は例６７の方法を含み、特権レベルは２部分特権レベルを含む。

【0187】

例７０は例６９の方法を含み、第２のサブキャッシュは特権レベルを記憶するために、ビットフィールド内に２つのビットを含む。

【0188】

例７１は例６８の方法を含み、マージすることは、異なる特権レベルがどのようにマージされるかを示す特権マージテーブルに基づく。

【0189】

例７２は例７１の方法を含み、特権マージテーブルは事前に定義される。

【0190】

例７３は例６８の方法を含み、第１の特権レベルを第２の特権レベルとマージすることは、下位の特権レベルを選択することを含む。

【0191】

例７４はデバイスを含み、デバイスは、プロセッサと、第１のサブキャッシュと、第２のサブキャッシュとを含み、第２のサブキャッシュは、第１のサブキャッシュから追い出されたキャッシュデータと、第１のサブキャッシュ内にキャッシュされない書き込みメモリコマンドとを記憶するために、第１のサブキャッシュに並列に結合され、第２のサブキャッシュは、第２のサブキャッシュの対応するキャッシュラインが特権レベルに関連付けられる旨の指示を記憶するように構成された特権ビットを含み、第２のサブキャッシュは更に、メモリアドレスについての第１の書き込みメモリコマンドを受け取ることであって、第１の書き込みメモリコマンドが第１の特権レベルに関連付けられている、第１の書き込みメモリコマンドを受け取ることと、第１の書き込みメモリコマンドに関連付けられた第１のデータを第２のサブキャッシュのキャッシュライン内に記憶することと、キャッシュラインに関連付けられた特権レベルを第２のサブキャッシュ内に記憶することと、キャッシュラインについての第２の書き込みメモリコマンドを受け取ることであって、第２の書き込みメモリコマンドが第２の特権レベルに関連付けられている、第２の書き込みメモリコマンドを受け取ることと、第１の特権レベルを第２の特権レベルとマージすることと、マージされた特権レベルを記憶することと、マージされた特権レベルをキャッシュラインと共に出力することを行うように構成される。

【0192】

例７５は例７４のデバイスを含み、特権レベル情報は、第２のサブキャッシュデータにおけるエントリの修正済み、排他的、共有、及び無効（ＭＥＳＩ）状態を追跡するメモリ内のビットフィールド内に記憶される。

【0193】

例７６は例７５のデバイスを含み、特権レベルは２部分特権レベルを含む。

【0194】

例７７は例７６のデバイスを含み、ビットフィールドは特権レベルを記憶するための２つのビットを含む。

【0195】

例７８は例７５のデバイスを含み、第２のサブキャッシュは特権マージテーブルを含み、特権マージテーブルは、異なる特権レベルがどのようにマージされるかを示す。

【0196】

例７９は例７８のデバイスを含み、特権マージテーブルは事前に定義される。

【0197】

例８０は例７５のデバイスを含み、第１の特権レベルを第２の特権レベルとマージすることは、下位の特権レベルを選択することを含む。

【0198】

例８１はキャッシングシステムを含み、キャッシングシステムは、第１のサブキャッシュと、第１のサブキャッシュと並列に結合される第２のサブキャッシュとを含み、第２のサブキャッシュは、第２のサブキャッシュの対応するラインが書き込みミスデータを記憶するように構成される旨の指示を記憶するように構成されたラインタイプビットを含む。

【0199】

例８２は例８１のキャッシングシステムを含み、第２のサブキャッシュは更に、記憶された書き込みミスデータに関連付けられたメモリアドレスを記憶するよう構成されたタグランダムアクセスメモリ（ＲＡＭ）を含む。

【0200】

例８３は例８１のキャッシングシステムを含み、第２のサブキャッシュは更に、記憶された書き込みミスデータに関連付けられたバイトイネーブル論理を記憶するように構成されたバイトイネーブルメモリを含む。

【0201】

例８４は例８３のキャッシングシステムを含み、バイトイネーブルメモリは、第２のサブキャッシュの各キャッシュラインに対応するメモリ位置を含む。

【0202】

例８５は例８１のキャッシングシステムを含み、記憶される指示は、第２のサブキャッシュの対応するキャッシュラインが書き込みミスエントリ又はキャッシュエントリを記憶しているかどうかを示す。

【0203】

例８６は例８１のキャッシングシステムを含み、ラインタイプビットは、第２のサブキャッシュにおけるエントリの修正済み、排他的、共有、及び無効（ＭＥＳＩ）状態を追跡するメモリ内に記憶される。

【0204】

例８７は例８１のキャッシングシステムを含み、第１のサブキャッシュは、ｎウェイセットアソシアティブキャッシュであり、第２のサブキャッシュは、フルアソシアティブキャッシュである。

【0205】

例８８はデータをキャッシングするための方法を含み、この方法は、キャッシングシステムによって、メモリアドレスについての書き込みメモリ要求を受け取ることと、キャッシングシステムの第１のサブキャッシュによって、第１のサブキャッシュ内にメモリアドレスがキャッシュされないと判定することと、キャッシングシステムの第２のサブキャッシュによって、第２のサブキャッシュ内にメモリアドレスがキャッシュされないと判定することであって、第２のサブキャッシュは第１のサブキャッシュに並列に結合される、判定することと、書き込みメモリ要求に関連付けられたデータを第２のサブキャッシュ内に記憶することと、記憶されたデータが書き込みミスに対応する旨の指示を第２のサブキャッシュのラインタイプビット内に記憶することとを含む。

【0206】

例８９は例８８の方法を含み、この方法は更に、記憶された書き込みミスデータに関連付けられたメモリアドレスを、タグランダムアクセスメモリ（ＲＡＭ）内に記憶することを含む。

【0207】

例９０は例８８の方法を含み、この方法は更に、記憶された書き込みミスデータに関連付けられたバイトイネーブル論理をバイトイネーブルメモリ内に記憶することを含む。

【0208】

例９１は例８８の方法を含み、ラインタイプビットは、第２のサブキャッシュにおけるエントリの修正済み、排他的、共有、及び無効（ＭＥＳＩ）状態を追跡するメモリ内に記憶される。

【0209】

例９２は例８８の方法を含み、この方法は更に、第２のサブキャッシュのラインからキャッシュエントリを追い出すことを含み、書き込みメモリ要求に関連付けられたデータを記憶することは、データをライン内に記憶することを含む。

【0210】

例９３は例８８の方法を含み、記憶される指示は、第２のサブキャッシュの対応するキャッシュラインが書き込みミスエントリ又はキャッシュエントリを記憶しているかどうかを示す。

【0211】

例９４。デバイスが、プロセッサと、第１のサブキャッシュと、第１のサブキャッシュと並列に結合される第２のサブキャッシュとを含み、第２のサブキャッシュは、第２のサブキャッシュの対応するラインが書き込みミスデータを記憶するように構成される旨の指示を記憶するように構成されたラインタイプビットを含む。

【0212】

例９５は例９４のデバイスを含み、第２のサブキャッシュは更に、記憶された書き込みミスデータに関連付けられたメモリアドレスを記憶するように構成されたタグランダムアクセスメモリ（ＲＡＭ）を含む。

【0213】

例９６は例９４のデバイスを含み、第２のサブキャッシュは更に、記憶された書き込みミスデータに関連付けられたバイトイネーブル論理を記憶するように構成されたバイトイネーブルメモリを含む。

【0214】

例９７は例９６のデバイスを含み、バイトイネーブルメモリは、第２のサブキャッシュの各キャッシュラインに対応するメモリ位置を含む。

【0215】

例９８は例９４のデバイスを含み、記憶される指示は、第２のサブキャッシュの対応するキャッシュラインが書き込みミスエントリ又はキャッシュエントリを記憶しているかどうかを示す。

【0216】

例９９は例９４のデバイスを含み、ラインタイプビットは、第２のサブキャッシュにおけるエントリの修正済み、排他的、共有、及び無効（ＭＥＳＩ）状態を追跡するメモリ内に記憶される。

【0217】

例１００は例９４のデバイスを含み、第１のサブキャッシュは、ｎウェイセットアソシアティブキャッシュであり、第２のサブキャッシュは、フルアソシアティブキャッシュである。

【0218】

例１０１はキャッシングシステムを含み、キャッシングシステムは、第１のサブキャッシュと、第１のサブキャッシュと並行な第２のサブキャッシュとを含み、第２のサブキャッシュは、キャッシュラインのセットと、キャッシュラインのセットのうちの対応するキャッシュラインが書き込みミスデータを記憶するように構成される旨の指示を記憶するように構成されたラインタイプビットと、キャッシュラインは完全に書き込まれた旨の指示に基づいて書き込みミスデータを記憶する第２のサブキャッシュのキャッシュラインを追い出すように構成されたエビクションコントローラとを含む。

【0219】

例１０２は例１０１のキャッシングシステムを含み、エビクションコントローラは更に、キャッシュラインの半分が書き込まれた旨の指示に基づいて書き込みミスデータを記憶する第２のサブキャッシュのキャッシュラインを追い出すように構成される。

【0220】

例１０３は例１０２のキャッシングシステムを含み、エビクションコントローラは、キャッシュラインの半分が書き込まれた旨の指示に基づいてキャッシュラインを追い出す前に、書き込みミスデータを記憶する第２のサブキャッシュの完全に書き込まれたキャッシュラインがないことを判定するように構成される。

【0221】

例１０４は例１０２のキャッシングシステムを含み、第２のサブキャッシュは更に、記憶された書き込みミスデータに関連付けられたバイトイネーブル論理を記憶するように構成されたバイトイネーブルメモリを含み、バイトイネーブルメモリは、キャッシュラインが完全に書き込まれた旨の指示を記憶する第１のビットを含む。

【0222】

例１０５は例１０４のキャッシングシステムを含み、バイトイネーブルメモリは、キャッシュラインの半分が書き込まれた旨の指示を記憶する第２のビットを含む。

【0223】

例１０６は例１０５のキャッシングシステムを含み、第１及び第２のビットは、記憶された書き込みミスデータに関連付けられたバイトイネーブル論理に基づいて判定される。

【0224】

例１０７は例１０６のキャッシングシステムを含み、第１及び第２のビットは、書き込みミスデータが第２のサブキャッシュ内に記憶されるごとに、バイトイネーブル論理に基づいて判定される。

【0225】

例１０８はデータをキャッシングするための方法を含み、この方法は、キャッシングシステムによって、メモリアドレスについての書き込みメモリ要求を受け取ることと、キャッシングシステムの第１のサブキャッシュによって、第１のサブキャッシュ内にメモリアドレスがキャッシュされないと判定することと、キャッシングシステムの第２のサブキャッシュによって、第２のサブキャッシュ内にメモリアドレスがキャッシュされないと判定することと、書き込みメモリ要求に関連付けられたデータを第２のサブキャッシュ内に記憶することと、記憶されたデータが書き込みミスに対応する旨の指示を第２のサブキャッシュのラインタイプビット内に記憶することと、キャッシュラインが完全に書き込まれた旨の指示に基づいて、書き込みミスを記憶する第２のサブキャッシュのキャッシュラインを追い出すこととを含む。

【0226】

例１０９は例１０８の方法を含み、この方法は更に、キャッシュラインの半分が書き込まれた旨の指示に基づいて、書き込みミスデータを記憶する第２のサブキャッシュのキャッシュラインを追い出すことを含む。

【0227】

例１１０は例１０９の方法を含み、この方法は更に、キャッシュラインの半分が書き込まれた旨の指示に基づいてキャッシュラインを追い出す前に、書き込みミスデータを記憶する第２のサブキャッシュの完全に書き込まれたキャッシュラインがないことを判定することを含む。

【0228】

例１１１は例１０９の方法を含み、この方法は更に、キャッシュラインが第２のサブキャッシュのバイトイネーブルメモリ内に完全に書き込まれた旨を指示する第１のビットを記憶することを含む。

【0229】

例１１２は例１１１の方法を含み、この方法は更に、キャッシュラインが第２のサブキャッシュのバイトイネーブルメモリ内に半分書き込まれた旨を指示する第２のビットを記憶することを含む。

【0230】

例１１３は例１１２の方法を含み、第１及び第２のビットは、記憶された書き込みミスデータに関連付けられたバイトイネーブル論理に基づいて判定される。

【0231】

例１１４は例１１３の方法を含み、第１及び第２のビットは、書き込みミスデータが第２のサブキャッシュ内に記憶されるごとに、バイトイネーブル論理に基づいて判定される。

【0232】

例１１５はデバイスを含み、デバイスは、プロセッサと、第１のサブキャッシュと、第１のサブキャッシュに並行な第２のサブキャッシュとを含み、第２のサブキャッシュは、キャッシュラインのセットと、キャッシュラインのセットのうちの対応するキャッシュラインが書き込みミスデータとを記憶するように構成される旨の指示を記憶するように構成されたラインタイプビットと、キャッシュラインは完全に書き込まれた旨の指示に基づいて書き込みミスデータを記憶する第２のサブキャッシュのキャッシュラインを追い出すように構成されたエビクションコントローラとを含む。

【0233】

例１１６は例１１５のデバイスを含み、エビクションコントローラは更に、キャッシュラインの半分が書き込まれた旨の指示に基づいて書き込みミスデータを記憶する第２のサブキャッシュのキャッシュラインを追い出すように構成される。

【0234】

例１１７は例１１６のデバイスを含み、エビクションコントローラは、キャッシュラインの半分が書き込まれた旨の指示に基づいてキャッシュラインを追い出す前に、書き込みミスデータを記憶する第２のサブキャッシュの完全に書き込まれたキャッシュラインがないことを判定するように構成される。

【0235】

例１１８は例１１７のデバイスを含み、第２のサブキャッシュは更に、記憶された書き込みミスデータに関連付けられたバイトイネーブル論理を記憶するように構成されたバイトイネーブルメモリを含み、バイトイネーブルメモリは、キャッシュラインが完全に書き込まれた旨の指示を記憶する第１のビットを含む。

【0236】

例１１９は例１１８のデバイスを含み、バイトイネーブルメモリは、キャッシュラインの半分が書き込まれた旨の指示を記憶する第２のビットを含む。

【0237】

例１２０は例１１９のデバイスを含み、第１及び第２のビットは、記憶された書き込みミスデータに関連付けられたバイトイネーブル論理に基づいて判定される。

【0238】

例１２１はキャッシングシステムを含み、キャッシングシステムは、第１のサブキャッシュと、第１のサブキャッシュと並列に結合される第２のサブキャッシュであって、第１のサブキャッシュから追い出されたキャッシュデータと、第１のサブキャッシュ内にキャッシュされない書き込みメモリコマンドとを記憶するための第２のサブキャッシュと、キャッシュコントローラとを含み、キャッシュコントローラは、二つ又はそれ以上のキャッシュコマンドを受け取ることと、受け取った二つ又はそれ以上のキャッシュコマンドの間に競合が存在すると判定することと、受け取った二つ又はそれ以上のキャッシュコマンドの間の競合解決を判定することと、二つ又はそれ以上のキャッシュコマンドを第１のサブキャッシュ及び第２のサブキャッシュに送信することとを行うように構成される。

【0239】

例１２２は例１２１のキャッシングシステムを含み、キャッシュコマンドは読み取りコマンドであり、キャッシュコントローラは更に、読み取りコマンドのメモリアドレスに基づいて、メモリアドレスは第１のサブキャッシュ内にキャッシュされないと判定し、メモリアドレスに基づいて、メモリアドレスは書き込みメモリコマンドとして第２のサブキャッシュ内に記憶されると判定し、書き込みメモリコマンドが第２のサブキャッシュからドレインされるまで読み取りコマンドを機能停止するように構成される。

【0240】

例１２３は例１２１のキャッシングシステムを含み、キャッシュコントローラは更に、二つ又はそれ以上のキャッシュコマンドを並行して受け取るように構成される。

【0241】

例１２４は例１２３のキャッシングシステムを含み、二つ又はそれ以上のキャッシュコマンドは読み取りコマンド及び書き込みコマンドを含み、キャッシュコントローラは更に、読み取りコマンドの第１のメモリアドレスに基づいて、第１のサブキャッシュにおける第１のキャッシュロケーションを判定し、第１のメモリアドレスは第１のキャッシュロケーションにおいて第１のサブキャッシュ内にキャッシュされないと判定し、読み取りコマンドに関連付けられた第２のサブキャッシュ内の第２のキャッシュロケーションを受け取り、書き込みコマンドの第２のメモリアドレスに基づいて、第２のメモリアドレスは第２のキャッシュロケーションにおいて第２のサブキャッシュ内に書き込みメモリコマンドとして記憶されると判定し、書き込みコマンドに関連付けられた第２のサブキャッシュ内の第３のキャッシュロケーションを受け取り、キャッシュされたメモリ項目を、第１のサブキャッシュ内の第１のキャッシュロケーションから第２のサブキャッシュ内の第３のキャッシュロケーションに追い出すように構成される。

【0242】

例１２５は例１２３のキャッシングシステムを含み、二つ又はそれ以上のキャッシュコマンドは読み取りコマンド及び書き込みコマンドを含み、キャッシュコントローラは更に、読み取りコマンドの第１のメモリアドレスに基づいて、第１のサブキャッシュにおける第１のキャッシュロケーションを判定し、第１のメモリアドレスは第１のキャッシュロケーションにおいて第１のサブキャッシュ内にキャッシュされないと判定し、書き込みコマンドの第２のメモリアドレスに基づいて、第２のメモリアドレスは第１のサブキャッシュ内の第１のロケーションにおいて記憶されると判定し、読み取りコマンドを機能停止し、書き込みコマンドを実施し、実施された書き込みコマンドを第２のサブキャッシュに追い出し、追い出しの後、読み取りコマンドを再開するように構成される。

【0243】

例１２６は例１２３のキャッシングシステムを含み、二つ又はそれ以上のキャッシュコマンドは第１の書き込みコマンド及び第２の書き込みコマンドを含み、キャッシュコントローラは更に、第１の書き込みコマンドの第１のメモリアドレスが第１のサブキャッシュ内にキャッシュされないと判定し、第２の書き込みコマンドの第２のメモリアドレスが第１のサブキャッシュ内にキャッシュされないと判定し、第１のメモリアドレス及び第２のメモリアドレスが一致すると判定し、第１の書き込みコマンド及び第２の書き込みコマンドをマージし、マージされたコマンドを第２のサブキャッシュに記憶するように構成される。

【0244】

例１２７は例１２３のキャッシングシステムを含み、二つ又はそれ以上のキャッシュコマンドは読み取りコマンド及び書き込みコマンドを含み、キャッシュコントローラは更に、読み取りコマンドの第１のメモリアドレスが第１のサブキャッシュ内にキャッシュされると判定することと、書き込みコマンドの第２のメモリアドレスが第１のサブキャッシュ内にキャッシュされると判定することと、第１のメモリアドレス及び第２のメモリアドレスは一致すると判定することと、読み取りコマンドが完了するまで書き込みコマンドを機能停止することと、書き込みコマンドを再開することとを行うように構成される。

【0245】

例１２８はデータをキャッシングするための方法を含み、この方法は、二つ又はそれ以上のキャッシュコマンドを受け取ることと、二つ又はそれ以上のキャッシュコマンド間に競合が存在すると判定することと、受け取った二つ又はそれ以上のキャッシュコマンド間の競合解決を判定することと、二つ又はそれ以上のキャッシュコマンドを第１のサブキャッシュ及び第２のサブキャッシュに送信することとを含み、第２のサブキャッシュは、第１のサブキャッシュと並行して、第１のサブキャッシュから追い出されたキャッシュデータと、第１のサブキャッシュにキャッシュされない書き込みメモリコマンドとを記憶するように構成される。

【0246】

例１２９は例１２８の方法を含み、キャッシュコマンドは読み取りコマンドであり、この方法は更に、読み取りコマンドのメモリアドレスに基づいて、メモリアドレスが第１のサブキャッシュ内にキャッシュされないと判定することと、メモリアドレスに基づいて、メモリアドレスは第２のサブキャッシュ内に書き込みメモリコマンドとして記憶されると判定することと、書き込みメモリコマンドが第２のサブキャッシュからドレインされるまで、読み取りコマンドを機能停止することとを含む。

【0247】

例１３０は例１２８の方法を含み、二つ又はそれ以上のキャッシュコマンドは並行して受け取られる。

【0248】

例１３１は例１３０の方法を含み、二つ又はそれ以上のキャッシュコマンドは、読み取りコマンド及び書き込みコマンドを含み、この方法は更に、読み取りコマンドの第１のメモリアドレスに基づいて、第１のサブキャッシュにおける第１のキャッシュロケーションを判定することと、第１のメモリアドレスは第１のキャッシュロケーションにおいて第１のサブキャッシュ内にキャッシュされないと判定することと、読み取りコマンドに関連付けられた第２のサブキャッシュ内の第２のキャッシュロケーションを受け取ることと、書き込みコマンドの第２のメモリアドレスに基づいて、第２のメモリアドレスは第２のキャッシュロケーションにおいて第２のサブキャッシュ内に書き込みメモリコマンドとして記憶されると判定することと、書き込みコマンドに関連付けられた第２のサブキャッシュ内の第３のキャッシュロケーションを受け取ることと、キャッシュされたメモリ項目を、第１のサブキャッシュ内の第１のキャッシュロケーションから第２のサブキャッシュ内の第３のキャッシュロケーションに追い出すこととを含む。

【0249】

例１３２は例１３０の方法を含み、二つ又はそれ以上のキャッシュコマンドは読み取りコマンド及び書き込みコマンドを含み、この方法は更に、読み取りコマンドの第１のメモリアドレスに基づいて、第１のサブキャッシュにおける第１のキャッシュロケーションを判定することと、第１のメモリアドレスは第１のキャッシュロケーションにおいて第１のサブキャッシュ内にキャッシュされないと判定することと、書き込みコマンドの第２のメモリアドレスに基づいて、第２のメモリアドレスは第１のサブキャッシュ内の第１のロケーションにおいて記憶されると判定することと、読み取りコマンドを機能停止することと、書き込みコマンドを実施することと、実施された書き込みコマンドを第２のサブキャッシュに追い出すことと、追い出すことの後、読み取りコマンドを再開することとを含む。

【0250】

例１３３は例１３０の方法を含み、二つ又はそれ以上のキャッシュコマンドは第１の書き込みコマンド及び第２の書き込みコマンドを含み、この方法は更に、第１の書き込みコマンドの第１のメモリアドレスが第１のサブキャッシュ内にキャッシュされないと判定することと、第２の書き込みコマンドの第２のメモリアドレスが第１のサブキャッシュ内にキャッシュされないと判定することと、第１のメモリアドレス及び第２のメモリアドレスは一致すると判定することと、第１の書き込みコマンド及び第２の書き込みコマンドをマージすることと、マージされたコマンドを第２のサブキャッシュに記憶することとを含む。

【0251】

例１３４は例１３０の方法を含み、二つ又はそれ以上のキャッシュコマンドは読み取りコマンド及び書き込みコマンドを含み、この方法は更に、読み取りコマンドの第１のメモリアドレスが第１のサブキャッシュ内にキャッシュされると判定することと、書き込みコマンドの第２のメモリアドレスが第１のサブキャッシュ内にキャッシュされると判定することと、第１のメモリアドレス及び第２のメモリアドレスは一致すると判定することと、読み取りコマンドが完了するまで書き込みコマンドを機能停止することと、書き込みコマンドを再開することとを含む。

【0252】

例１３５はデバイスを含み、デバイスは、プロセッサと、第１のサブキャッシュと、第１のサブキャッシュと並列に結合される第２のサブキャッシュであって、第１のサブキャッシュから追い出されたキャッシュデータ、及び第１のサブキャッシュ内にキャッシュされない書き込みメモリコマンドを記憶するための第２のサブキャッシュと、キャッシュコントローラとを含み、キャッシュコントローラは、二つ又はそれ以上のキャッシュコマンドを受け取り、受け取った二つ又はそれ以上のキャッシュコマンドの間に競合が存在すると判定し、受け取った二つ又はそれ以上のキャッシュコマンドの間の競合解決を判定し、二つ又はそれ以上のキャッシュコマンドを第１のサブキャッシュ及び第２のサブキャッシュに送信するように構成されるキャッシュコントローラとを含む。

【0253】

例１３６は例１３５のデバイスを含み、キャッシュコマンドは読み取りコマンドであり、キャッシュコントローラは更に、読み取りコマンドのメモリアドレスに基づいて、メモリアドレスが第１のサブキャッシュ内にキャッシュされないと判定し、メモリアドレスに基づいて、メモリアドレスは書き込みメモリコマンドとして第２のサブキャッシュ内に記憶されると判定し、書き込みメモリコマンドが第２のサブキャッシュからドレインされるまで読み取りコマンドを機能停止するように構成される。

【0254】

例１３７は例１３５のデバイスを含み、キャッシュコントローラは更に、二つ又はそれ以上のキャッシュコマンドを並行して受け取るように構成される。

【0255】

例１３８は例１３７のデバイスを含み、二つ又はそれ以上のキャッシュコマンドは読み取りコマンド及び書き込みコマンドを含み、キャッシュコントローラは更に、読み取りコマンドの第１のメモリアドレスに基づいて、第１のサブキャッシュにおける第１のキャッシュロケーションを判定することと、第１のメモリアドレスは第１のキャッシュロケーションにおいて第１のサブキャッシュ内にキャッシュされないと判定することと、読み取りコマンドに関連付けられた第２のサブキャッシュ内の第２のキャッシュロケーションを受け取ることと、書き込みコマンドの第２のメモリアドレスに基づいて、第２のメモリアドレスは第２のキャッシュロケーションにおいて第２のサブキャッシュ内に書き込みメモリコマンドとして記憶されると判定することと、書き込みコマンドに関連付けられた第２のサブキャッシュ内の第３のキャッシュロケーションを受け取ることと、キャッシュされたメモリ項目を、第１のサブキャッシュ内の第１のキャッシュロケーションから第２のサブキャッシュ内の第３のキャッシュロケーションに追い出すこととを行うように構成される。

【0256】

例１３９は例１３７のデバイスを含み、二つ又はそれ以上のキャッシュコマンドは読み取りコマンド及び書き込みコマンドを含み、キャッシュコントローラは更に、読み取りコマンドの第１のメモリアドレスに基づいて、第１のサブキャッシュにおける第１のキャッシュロケーションを判定することと、第１のメモリアドレスは第１のキャッシュロケーションにおいて第１のサブキャッシュ内にキャッシュされないと判定することと、書き込みコマンドの第２のメモリアドレスに基づいて、第２のメモリアドレスは第１のサブキャッシュ内の第１のロケーションにおいて記憶されると判定することと、読み取りコマンドを機能停止することと、書き込みコマンドを実施することと、実施された書き込みコマンドを第２のサブキャッシュに追い出すことと、追い出すことの後、読み取りコマンドを再開することとを行うように構成される。

【0257】

例１４０は例１３７のデバイスを含み、二つ又はそれ以上のキャッシュコマンドは第１の書き込みコマンド及び第２の書き込みコマンドを含み、キャッシュコントローラは更に、第１の書き込みコマンドの第１のメモリアドレスが第１のサブキャッシュ内にキャッシュされないと判定することと、第２の書き込みコマンドの第２のメモリアドレスが第１のサブキャッシュ内にキャッシュされないと判定することと、第１のメモリアドレス及び第２のメモリアドレスは一致すると判定することと、第１の書き込みコマンド及び第２の書き込みコマンドをマージすることと、マージされたコマンドを第２のサブキャッシュに記憶することとを行うように構成される。

【0258】

「結合する」という用語は、本明細書全体を通じて用いられる。本用語は、本説明の説明に一貫した機能的な関係を可能にする、接続、通信、又は信号経路を包含し得る。例えば、デバイスＡが、或る行為を行なうためにデバイスＢを制御するための信号を生成する場合、第１の例においてデバイスＡがデバイスＢに結合され、又は、第２の例において、介在する構成要素ＣがデバイスＡとデバイスＢとの間の機能的な関係を実質的に変えない場合に、デバイスＡは、介在する構成要素Ｃを介してデバイスＢに結合されて、デバイスＢがデバイスＡによって生成される制御信号を介してデバイスＡによって制御されるようにされる。

【0259】

特許請求の範囲内で、説明された実施形態における改変が可能であり、また他の実施形態が可能である。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【手続補正書】

【提出日】2024-09-26

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

退避方法であって、
プロセッサインターフェース上の待機状態を検出することと、
前記プロセッサインターフェース上の待機状態を検出することに応答して、ラインタイプに関連する、犠牲キャッシュの内部の書き込みミスエントリーを判定し、前記ラインタイプに基づいて前記退避キャッシュから前記書き込みミスをドレインすることと、
を含む、退避方法。

【請求項2】

請求項１に記載の退避方法であって、
プロセッサがＮ個のクロックサイクルの間に前記プロセッサインターフェース上にコマンドを発行しないときに、前記待機状態が検出される、退避方法。

【請求項3】

請求項２に記載の退避方法であって、
前記Ｎ個のクロックサイクルが、予め定められている、退避方法。

【請求項4】

請求項２に記載の退避方法であって、
前記Ｎ個のクロックサイクルが、構成可能である、退避方法。

【請求項5】

請求項１に記載の退避方法であって、
前記退避キャッシュの内部の書き込みミスエントリーを判定することが、前記書き込みミスエントリーに対して論理的順序で前記犠牲キャッシュの各ラインを分析することを含む、退避方法。

【請求項6】

請求項１に記載の退避方法であって、
前記書き込みミスエントリーが、複数の書き込みミスエントリーであり、前記書き込みミスエントリーの各々が、前記犠牲キャッシュのそれぞれのラインに格納され、
前記書き込みミスエントリーをドレインすることが、ファーストインファーストアウト、最新の使用、又は無作為の１つで前記複数の書き込みミスエントリーをドレインすることを含む、退避方法。

【請求項7】

請求項１に記載の退避方法であって、
前記犠牲キャッシュの内部の書き込みミスエントリーを判定することが、前記書き込みミスエントリーに関連する前記犠牲キャッシュの選択されたラインについて犠牲キャッシュコントローラに退避トリガー要求を送信することを含む、退避方法。

【請求項8】

請求項７に記載の退避方法であって、
前記退避トリガー要求を受け取ることに応答して、前記犠牲キャッシュコントローラが、格納キュー内のエントリーが前記犠牲キャッシュの選択されたラインに対応するかどうかを判定し、
前記エントリーの存在を判定することに応答して、前記犠牲キャッシュコントローラが、前記犠牲キャッシュの選択されたラインを退避するために前記格納キューが空になるまで待機する、退避方法。

【請求項9】

請求項１に記載の退避方法であって、
前記書き込みミスエントリーがメモリによって受け入れられるまでドレインバッファ内に前記書き込みミスエントリーを格納することを更に含む、退避方法。

【請求項10】

請求項１に記載の退避方法であって、
前記犠牲キャッシュから前記書き込みミスエントリーをドレインすることが、プロセッサが前記書き込みミスエントリーの半分を書き出すことに応答する、退避方法。

【請求項11】

デバイスであって、
犠牲キャッシュと、
プロセッサインターフェース上の待機状態を検出するように構成される犠牲キャッシュコントローラであって、前記プロセッサインターフェース上の待機状態を検出することに応答して、
ラインタイプに関連する、前記犠牲キャッシュの内部の書き込みミスエントリーを判定し、
前記ラインタイプに基づいて前記犠牲キャッシュから前記書き込みミスエントリーをフラッシュする、
ように構成される、前記犠牲キャッシュコントローラと、
を含む、デバイス。

【請求項12】

請求項１１に記載のデバイスであって、
プロセッサがＮ個のクロックサイクルの間に前記プロセッサインターフェース上にコマンドを発行しないときに、前記待機状態が検出される、デバイス。

【請求項13】

請求項１２に記載のデバイスであって、
前記Ｎ個のクロックサイクルが、予め定められている、デバイス。

【請求項14】

請求項１２に記載のデバイスであって、
前記Ｎ個のクロックサイクルが、構成可能である、デバイス。

【請求項15】

請求項１１に記載のデバイスであって、
前記犠牲キャッシュコントローラが、前記書き込みミスエントリーについて論理的順序で前記犠牲キャッシュのカクラインを分析することによって前記書き込みミスエントリーを判定するように更に構成される、デバイス。

【請求項16】

請求項１１に記載のデバイスであって、
前記書き込みミスエントリーが、複数の書き込みミスエントリーであり、前記複数の書き込みミスエントリーの各々が、前記犠牲キャッシュのそれぞれのラインに格納され、
前記犠牲キャッシュコントローラが、ファーストインファーストアウト、最新の使用、又は無作為の１つで前記複数の書き込みミスエントリーをフラッシュするように更に構成される、デバイス。

【請求項17】

請求項１１に記載のデバイスであって、
前記犠牲キャッシュコントローラが、前記書き込みミスエントリーに関連する前記犠牲キャッシュの選択されたラインに対する退避トリガー要求に応答して前記犠牲キャッシュの内部の前記書き込みミスエントリーを判定するように更に構成される、デバイス。

【請求項18】

請求項１７に記載のデバイスであって、
前記退避トリガー要求に応答して、前記犠牲キャッシュコントローラが、格納キュー内のエントリーが前記犠牲キャッシュの選択されたラインに対応するかどうかを判定するように更に構成され、
前記エントリーが存在することに応答して、前記犠牲キャッシュコントローラが、前記犠牲キャッシュの選択されたラインを退避するために前記格納キューが空になるまで待機するように更に構成される、デバイス。

【請求項19】

請求項１１に記載のデバイスであって、
前記犠牲キャッシュコントローラが、前記書き込みミスエントリーがメモリによって受け入れられるまでドレインバッファ内に前記書き込みミスエントリーを格納するように更に構成される、デバイス。

【請求項20】

請求項１１に記載のデバイスであって、
前記犠牲キャッシュコントローラが、プロセッサが前記書き込みミスエントリーの半分を書き出すことに応答して前記犠牲キャッシュから前記書き込みミスエントロリーをフラッシュするように更に構成される、デバイス。