特開 2024-171609 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024171609

(43)【公開日】2024-12-12

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20241205BHJP

   H01L 29/12 20060101ALI20241205BHJP

   H01L 29/06 20060101ALI20241205BHJP

【ＦＩ】

H01L29/78 652N

H01L29/78 652T

H01L29/78 653A

H01L29/78 652J

H01L29/78 652D

H01L29/78 652P

H01L29/06 301V

H01L29/06 301G

H01L29/78 652Q

【審査請求】未請求

【請求項の数】13

【出願形態】ＯＬ

(21)【出願番号】P 2023088707

(22)【出願日】2023-05-30

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100161562

【弁理士】

【氏名又は名称】阪本 朗

(72)【発明者】

【氏名】林 真吾

(57)【要約】

【課題】半導体装置内で電子と正孔が再結合し発生する光により、半導体装置周辺に配置される封止樹脂が劣化することを抑制できる半導体装置を提供する。
【解決手段】主電流が流れる領域である活性領域１と、活性領域１を囲むエッジ終端領域２と、エッジ終端領域２を囲む段差面５１と、段差面５１を囲むダイシングライン３と、を有する半導体装置において、活性領域１は、第１半導体領域２０と第２半導体層４２との第１のｐｎ接合と、外周領域２５と第２半導体層４２と、の第２のｐｎ接合とを有する。段差面５１には活性領域内の第１および第２のｐｎ接合に順方向電流が流れることで発生した光を遮蔽する第１の保護膜３４が設けられる。
【選択図】図１

【特許請求の範囲】

【請求項1】

ワイドバンドギャップ半導体からなり、第1主面と第２主面とを有する半導体基板と、前記半導体基板の第１主面側からみて中央部に設けられた活性領域と、前記活性領域の周囲を囲むエッジ終端領域と、前記エッジ終端領域の周囲を囲むダイシングラインと、を有し、前記活性領域は第１導電型領域と第２導電型領域からなる異なる導電型の接合を少なくとも１つ備え、該異なる導電型の接合より前記第２主面の側となるように前記エッジ終端領域と前記ダイシングラインとの間の前記第１主面の側に設けられた段差面を備え、前記段差面は光透過率が低い第１の保護膜で覆われていることを特徴とする半導体装置。

【請求項2】

前記活性領域は、絶縁ゲートを備えたＭＯＳ型半導体装置であって、前記第１導電型領域はドリフト領域であり、前記第２導電型領域はベース領域であることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記第１の保護膜は、前記段差面に加えて、前記エッジ終端領域の第１主面側に設けられることを特徴とする請求項１または２に記載の半導体装置。

【請求項4】

前記第１の保護膜は、可視光波長領域の光透過率が、５％以下であることを特徴とする請求項１または２に記載の半導体装置。

【請求項5】

前記第１の保護膜は、青色より波長が短い可視光の透過率が、５％以下であることを特徴とする請求項１または２に記載の半導体装置。

【請求項6】

前記第１の保護膜は紫外光の透過率が５％以下であることを特徴とする請求項１または２に記載の半導体装置。

【請求項7】

前記第１の保護膜は、ポリイミドによる有機膜であることを特徴とする請求項１または２に記載の半導体装置。

【請求項8】

前記第１の保護膜はノンドープのポリシリコンまたはアモルファスシリコンによる無機膜であることを特徴とする請求項１または２に記載の半導体装置。

【請求項9】

前記第１の保護膜は、膜厚が１０μｍ以上であることを特徴とする請求項１または２に記載の半導体装置。

【請求項10】

前記段差面において、前記半導体基板と、前記第１の保護膜との間に、第２の保護膜をさらに設けることを特徴とする請求項１または２に記載の半導体装置。

【請求項11】

前記第２の保護膜は、膜厚が１０μｍ以上であることを特徴とする請求項８に記載の半導体装置。

【請求項12】

前記第２の保護膜は、ポリイミド等で形成される有機膜であることを特徴とする請求項８に記載の半導体装置。

【請求項13】

前記第２の保護膜は、ノンドープのポリシリコンまたはアモルファスシリコンによる無機膜であることを特徴とする請求項８に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

ワイドバンドギャップ半導体を用いた半導体装置において、半導体チップのｐｎ接合で発生する光による封止樹脂の劣化を防ぐため、半導体チップと封止樹脂間に、封止樹脂を劣化させる特定の波長を有する光を遮断する機能領域を備える半導体装置が公知である。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許第６８９２９９７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

半導体チップ内において電子と正孔が再結合し発生する光によるチップ側端部の封止樹脂の劣化を抑制することができる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0005】

上記した課題を解決し、本発明の目的を達成するため、この発明に係る半導体装置は次の特徴を有する。

【0006】

ワイドバンドギャップ半導体からなり、第1主面と第２主面とを有する半導体基板と、前記半導体基板の第１主面側からみて中央部に設けられた活性領域と、前記活性領域の周囲を囲むエッジ終端領域と、前記エッジ終端領域を囲むダイシングラインと、を有し、前記活性領域は第１導電型領域と第２導電型領域からなる異なる導電型の接合を少なくとも一つ備え、該異なる導電型の接合より前記第２主面の側となるように前記エッジ終端領域と前記ダイシングラインとの間の前記第１主面の側に設けられた段差面を備え、前記段差面は光透過率が低い第１の保護膜で覆われていることを特徴とする。

【0007】

前記活性領域は絶縁ゲートを備えたＭＯＳ型半導体装置であって、前記第１導電型領域はドリフト領域であり、前記第２導電型領域はベース領域である。

【0008】

前記第１の保護膜は、前記段差面に加えて、前記エッジ終端領域の第１主面側に設けられることを特徴とする。

【0009】

前記第１の保護膜は、可視光波長領域の光透過率が５％以下であることを特徴とする。

【0010】

前記第１の保護膜は、青色より波長の短い可視光の透過率が５％以下であることを特徴とする。

【0011】

前記第１の保護膜は、紫外光の透過率が５％以下であることを特徴とする。

【0012】

前記第１の保護膜は、ポリイミドによる有機膜であることを特徴とする。

【0013】

前記第１の保護膜はノンドープのポリシリコンまたはアモルファスシリコンによる無機膜であることを特徴とする。

【0014】

前記第１の保護膜は、膜厚が１０μｍ以上であることを特徴とする。

【0015】

前記段差面において、前記半導体基板と、前記第１の保護膜との間に、第２の保護膜をさらに設けることを特徴とする。

【0016】

前記第２の保護膜は、膜厚が１０μｍ以上であることを特徴とする
前記第２の保護膜は、ポリイミド等で形成される有機膜であることを特徴とする。

【0017】

前記第２の保護膜は、ノンドープのポリシリコンまたはアモルファスシリコン等の無機膜であることを特徴とする。

【0018】

上記の発明によれば、半導体装置において、耐圧構造が設けられるエッジ終端領域と、エッジ終端領域を囲むように設けられるダイシングラインとの間に段差面が形成される。段差面には、半導体装置内で発生した光を遮断する第１の保護膜が設けられる。半導体装置内で発生する光は主にチップ側面のドリフト領域から放出されるため、チップ側面側のドリフト領域を覆うように第１の保護膜を少なくとも設けることで、チップ側面側の封止樹脂やゲルの特性劣化を防ぐことができ、半導体装置の信頼性を向上させることができる。

【発明の効果】

【0019】

本発明にかかる半導体装置によれば、半導体チップ内で電子と正孔が再結合し発する光により封止樹脂が劣化することを抑制できる。

【図面の簡単な説明】

【0020】

【図1】実施の形態１にかかる半導体装置の構造を示した断面図である。

【図2】実施の形態１にかかる半導体装置の他の態様を示した断面図である。

【図3】実施の形態２にかかる半導体装置の構造を示した断面図である。

【図4】実施の形態２にかかる半導体装置の他の態様を示した断面図である。

【図5】実施の形態３にかかる半導体装置の構造を示す断面図である。

【図6】比較例とした半導体装置の構造を示す断面図である。

【発明を実施するための形態】

【0021】

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を説明する。本明細書および添付図面においては、ｎまたはｐを記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示すが、濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

【0022】

本明細書においては、半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称し、半導体基板の深さ方向と垂直な方向を「横方向」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。

【0023】

半導体基板の深さ方向における中心から、半導体基板の上面までの領域を、上面側と称する場合がある。同様に、半導体基板の深さ方向における中心から、半導体基板の下面までの領域を下面側と称する場合がある。

【0024】

本明細書において「同等」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を含んでもよい。当該誤差は、例えば１０％以内である。

【0025】

(実施の形態１)
実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置１０の構造を示す断面図である。一例として、半導体装置１０は、ＭＯＳＦＥＴである。半導体装置１０は、シリコン（Ｓｉ）よりバンドギャップの広いワイドバンドギャップ半導体からなる半導体基板４０を有し、半導体基板４０において、活性領域１と、エッジ終端領域２と、ダイシングライン３と、を備える。

【0026】

半導体基板４０は例として、炭化珪素からなる。半導体基板４０は、ｎ+型出発基板４１と、ｎ+型出発基板４１に接して形成されるｎ-型炭化珪素層４２からなる。半導体基板４０は、ｎ-型炭化珪素層４２側の主面をおもて面（第１主面）とし、ｎ+型出発基板４１側の主面を裏面（第２主面）とする。また、半導体装置１０において、ｎ+型出発基板４１はｎ+型ドレイン領域１１となり、ｎ-型炭化珪素層４２はｎ-型ドリフト領域１２となる。

【0027】

活性領域１は半導体基板４０の略中央に設けられ、エッジ終端領域２は活性領域１の外周を囲むように設けられる。また、ダイシングライン３はエッジ終端領域２の外周を囲むように設けられ、活性領域１と横方向に対向して位置するチップ端部５２で終端する。

【0028】

半導体基板４０は、活性領域１とエッジ終端領域２のおもて面全域にわたって略平坦でもよい。略平坦とは、プロセスばらつきによる許容誤差を含む範囲で水平面であることを意味する。

【0029】

活性領域１には、ＭＯＳＦＥＴの同一機構（素子構造）の複数の単位セルが隣接して配置された活性領域中央部１ａが設けられる。活性領域中央部１ａは、ＭＯＳＦＥＴのオン時に主電流（ドリフト電流）が流れる領域である。また、活性領域中央部１ａを囲むように活性領域周縁部１ｂが設けられる。活性領域周縁部１ｂは、半導体装置１０のオフ時に、エッジ終端領域２での正孔電流集中を抑制するための領域であり、ＭＯＳＦＥＴの同一機構（素子構造）の複数の単位セルは設けられない。

【0030】

活性領域１において、半導体基板４０の内部で第１主面に接し、かつｎ-型ドリフト領域１２と接するようにｐ型ベース領域１３が設けられる。ｐ型ベース領域１３は、半導体基板４０のおもて面とｎ-型ドリフト領域１２との間の全域に設けられてよい。

【0031】

活性領域中央部１ａにはトレンチゲート構造が設けられている。トレンチゲート構造は、ｐ型ベース領域１３、ｎ+型ソース領域１４、ｐ++型コンタクト領域１５、トレンチ１６、ゲート絶縁膜１７、およびゲート電極１８で構成された同一の単位セルを複数並べて接続した構造である。ｐ型ベース領域１３、ｎ+型ソース領域１４およびｐ++型コンタクト領域１５は、ｎ-型炭化珪素層４２の内部にイオン注入により形成された拡散領域である。

【0032】

ｎ+型ソース領域１４およびｐ++型コンタクト領域１５は、半導体基板４０のおもて面とｐ型ベース領域１３との間にそれぞれ選択的に設けられ、第２主面側（下面側）でｐ型ベース領域１３に接する。ｎ+型ソース領域１４は、活性領域中央部１ａのｐ++型コンタクト領域１５に接して設けられている。ｎ+型ソース領域１４およびｐ++型コンタクト領域１５はおもて面側でソース電極２６に接触する。

【0033】

活性領域１において、半導体基板４０のおもて面に接するように層間絶縁膜１９が設けられる。

【0034】

ソース電極２６は、層間絶縁膜１９のコンタクトホールを埋め込むように、層間絶縁膜１９上に設けられている。ソース電極２６は活性領域中央部１ａの全域に設けられてよく、ソース電極２６はｎ+型ソース領域１４、ｐ++型コンタクト領域１５、ｐ型ベース領域１３、およびｐ+型領域２１、２２に電気的に接続されている。

【0035】

ｐ型ベース領域１３とｎ-型ドリフト領域１２との間において、トレンチ１６の底面よりもｎ+型ドレイン領域１１側（第２主面側）に深い位置に、トレンチ下のｐ+型領域２１（以下、ｐ+型領域２１）と、ゲート電極間のｐ+型領域２２（以下、ｐ+型領域２２）が選択的に設けられている。

【0036】

ｐ+型領域２１は、トレンチ１６の底面でゲート絶縁膜１７に接してもよいし、トレンチ１６の底面から離れていてもよい。ｐ+型領域２１の幅はトレンチ１６の幅と同じか、またはトレンチ１６の幅より広くてもよい。

【0037】

ｐ+型領域２２は、互いに隣り合うトレンチ１６間に、ｐ+型領域２１およびトレンチ１６と離れて設けられている。ｐ+型領域２２は、上面でｐ型ベース領域１３に接し、ｐ型ベース領域１３を介してソース電極２６と電気的に接続されている。ｐ+型領域２２は、深さ方向に、ｎ-型炭化珪素層４２の内部でおもて面側に形成される上部ｐ+型領域２４と、ｎ-型炭化珪素層４２の内部で下面側に形成される下部ｐ+型領域２３と、が隣接して２層として形成してよく、同時に形成された１層としてもよい。

【0038】

ｐ+型領域２１、２２は、ソース電極２６の電位に固定されており、半導体装置１０のオフ時に空乏化して、ゲート絶縁膜１７にかかる電界を緩和させる効果を有する。ｐ+型領域２１は、ｐ型ベース領域１３と離して設けられ、深さ方向にトレンチ１６の底面と対向する。また、ｐ+型領域２１は図示省略する部分でｐ+型領域２２に接続する箇所を有しており、ソース電極２６と電気的に接続される。

【0039】

ｎ-型ドリフト領域１２は、ｐ型ベース領域１３および、ｐ+型領域２１、２２に接し、かつトレンチ１６のゲート絶縁膜１７に接してよい。

【0040】

半導体装置１０はｐ型ベース領域１３とｎ-型ドリフト領域１２との間において、トレンチ１６の底面よりもｎ+型ドレイン領域１１側に深い位置に、キャリアの広がり抵抗を低減させるｎ型電流拡散領域（不図示）を設けてもよい。ｎ型電流拡散領域は、ｐ+型領域２１、２２よりもｎ+型ドレイン領域１１側に深い位置に達してよい。

【0041】

ｎ型電流拡散領域を設ける場合、互いに隣り合うｐ+型領域２１、２２間において、これらの領域に接し、かつ半導体基板４０のおもて面に平行な方向に延在してトレンチ１６まで達し、ゲート絶縁膜１７に接する。また、ｎ型電流拡散領域は、おもて面側でp型ベース領域１３に接し、下面側でｎ-型ドリフト領域１２に接する。

【0042】

ｐ+型領域２１、２２は下面側においてｎ-型ドリフト領域１２（ｎ型電流拡散層を設ける場合はｎ型電流拡散領域）に達し、第１のｐｎ接合（内蔵ダイオード６１）を形成する。第１のｐｎ接合（内蔵ダイオード６１）で順方向電流が流れると、電子と正孔が再結合し、青色光６０（青色より波長が短い紫外光を含む）が発生する。

【0043】

活性領域周縁部１ｂは、活性領域１において活性領域中央部１ａの周囲を略矩形状に囲む領域であり、活性領域中央部１ａの最も外側に設けられた、ＭＯＳＦＥＴの単位セルの外側よりチップ端部５２側の領域を指す。

【0044】

活性領域周縁部１ｂには、ｎ-型ドリフト領域４２内に半導体基板おもて面側から、深さ方向に隣接して、ｐ++型コンタクト領域１５、ｐ型ベース領域１３およびｐ+型延在領域２４ａ、ｐ+型延在領域２３ａが設けられる。これらの領域は、活性領域中央部１ａのｐ++型コンタクト領域１５、p型ベース領域１３、およびゲート電極間の下部ｐ+型領域２３、ゲート電極間の上部ｐ+型領域２４を延在させた領域である。上記の複数のｐ型領域で、ｎ-型炭化珪素層４２のおもて面と、ｎ-型ドリフト領域１２との間にｐ型外周領域２５が構成される。

【0045】

活性領域周縁部１ｂのｐ型外周領域２５は、活性領域中央部１ａを囲むように形成されてよい。ｐ型外周領域２５は、半導体装置１０のオフ時にエッジ終端領域２のｎ-型ドリフト領域１２で発生して、活性領域１に向かって流れるホール電流をソース電極２６へ引き抜くための領域である。ＭＯＳＦＥＴのオフ時にエッジ終端領域２で発生した正孔電流は、ｐ型外周領域２５を経由してソース電極２６へ引き抜かれることで、エッジ終端領域２でのアバランシェ降伏時の正孔電流集中が抑制される。

【0046】

ｐ型外周領域２５は、ｎ-型ドリフト領域１２と第２のｐｎ接合（内蔵ダイオード６１）を形成する。第２のｐｎ接合（内蔵ダイオード６１）で順方向電流が流れると、電子と正孔が結合し、青色光６０が発生する。

【0047】

エッジ終端領域２は、半導体基板４０において活性領域１の外周に設けられ、ｐ++型コンタクト領域１５、p型ベース領域１３、およびｎ型ソース領域１４が除去された領域である。また、エッジ終端領域２では、半導体基板４０のおもて面に接するように層間絶縁膜１９が形成されている。

【0048】

エッジ終端領域２には、半導体基板４０の上面側の電界を緩和する耐圧構造３０が設けられる。耐圧構造３０は例えば、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造を構成するｐ型領域や、ガードリング、フィールドプレート、またはリサーフ等の耐圧構造が設けられてよい。本説明においては、例えばＪＴＥ構造を空間変調構造とした空間変調ＪＴＥ構造とし、半導体基板４０のおもて面に選択的に設けられた複数のｐ型領域３１および複数のｐ－型領域３２で構成される。複数のｐ型領域３１および複数のｐ－型領域３２はｎ－型炭化珪素層４２の表面領域にイオン注入により形成された拡散領域である。

【0049】

複数のｐ型領域３１は、活性領域１の周囲を囲む同心状に互いに離れて配置されている。外側に配置されたｐ型領域３１ほど、幅（半導体装置の内側から外側へ向かう横方向の幅）が狭く、かつ内側に隣り合うｐ型領域３１との間隔が広い。最も内側のｐ型領域３１は、ｐ++型コンタクト領域１５の外側に隣接して配置される。

【0050】

複数のｐ-型領域３２は、活性領域１の周囲を囲む同心状に互いに離れて配置されている。外側に配置されたｐ-型領域３２ほど幅（横方向の幅）が狭く、かつ内側に隣り合うｐ-型領域３２との間隔が広い。最も外側のｐ-型領域３２の幅は、内側に隣りあうｐ-型領域３２の幅より広くてもよい。最も内側のｐ-型領域３２の幅は、互いに隣り合うすべてのｐ型領域３１間に配置され、横方向に両側のｐ型領域３１に隣接して、すべてのｐ型領域３１の底部のコーナー部を囲む。

【0051】

最も内側のp-型領域３２の内側端部は、最も内側のｐ型領域３１の内側端部と同じ位置か、または最も内側のｐ型領域３１の内側端部よりも外側で終端している。最も内側のｐ-型領域３２以外のｐ-型領域３２は、ｐ型領域３１よりも外側に配置される。ｎ-型ドリフト領域１２は、互いに隣り合うすべてのｐ-型領域３２間に延在して半導体基板４０のおもて面に達し、横方向に両側のｐ-型領域３２に隣接する。

【0052】

また、半導体基板４０のおもて面の、耐圧構造３０よりチップ端部５２側にｎ+型チャネルストッパ領域３３が設けられる。ｎ+型チャネルストッパ領域３３は、ｎ-型炭化珪素層４２の表面領域にイオン注入により形成された拡散領域である。ｎ+型チャネルストッパ領域３３は、耐圧構造３０と離して設けられ、耐圧構造３０の周囲を囲むように設けられる。

【0053】

ｎ+型チャネルストッパ領域３３はフローティング（浮遊）電位を有し、下面側がｎ-型炭化珪素層４２、上面側が層間絶縁膜１９に接する。エッジ終端領域２において、ｎ+型チャネルストッパ領域３３に代えて、ｐ+型チャネルストッパ領域が設けられてもよい。
。

【0054】

エッジ終端領域２では、半導体基板４０のおもて面に接するように層間絶縁膜１９が形成される。

【0055】

ダイシングライン３は、半導体基板４０において、エッジ終端領域２の外周に設けられる。ダイシングライン３のおもて面は、エッジ終端領域２のおもて面より第２主面側で略平坦に設けられており、エッジ終端領域２とダイシングライン３の境界にはｎ-型炭化珪素層４２とｎ+型チャネルストッパ領域３３が半導体チップ側面側（チップ端部５２側）で露出するように段差面５１が形成される。

【0056】

段差面５１はエッジ終端領域２のおもて面に対して垂直でよく、ｎ+型チャネルストッパ領域３３とｎ-型炭化珪素層４２が露出するように設けられる。段差面５１の最深部はｎ-型炭化珪素層４２内で終端するか、もしくはｎ+型出発基板４１とｎ-型炭化珪素層４２との界面に到達するように設けられる。また、ダイシングライン３のおもて面は段差面５１と同じ深さに設けられる。

【0057】

段差面５１の表面（ｎ+型チャネルストッパ領域３３とｎ-型炭化珪素層４２が露出した領域）全域に接するように、第１の保護膜３４（不透明の保護膜）が形成されてよい。ここでの不透明とは、青色光６０を遮蔽し、透過しないことであり、半導体装置外部へ向かう青色光６０が、半導体装置の外部に漏れることを防ぐことができる。

【0058】

第１の保護膜３４は、例えば黒い保護膜であり、有機膜の黒いポリイミド膜で形成される。黒いとは、上記青色光６０を含む光を透過しないことである。

【0059】

ここで、光を透過しないとは、第１の保護膜３４において、可視光波長領域（４００ｎｍ～７８０ｎｍ）の光透過率が、規定の値以下となることである。第１の保護膜３４は、可視光波長領域の光透過率が５％以下であればよく、好ましくは３％以下、より好ましくは１％以下であるのがよい。

【0060】

第１の保護膜３４において、可視光波長領域の光透過率を５％以下とすることで、半導体装置内部で発生する青色光６０が半導体装置の外部に漏れることを抑制できる。

【0061】

半導体装置内部で発生する青色光６０は、可視光の青色より波長が短い領域(４００ｎｍ～４９０ｎｍ)の光を、少なくとも含む。従って、第１の保護膜３４は、可視光の青色より波長が短い光透過率が低いことが望ましい。第１の保護膜３４は、可視光の青色波長領域より波長が短い光透過率が５％以下であるのがよく、好ましくは３％以下、より好ましくは１％以下であるのがよい。

【0062】

また、半導体装置内部で発生する青色光６０は、可視光より波長が短い紫外光（３９０ｎｍピーク）を含む。従って、第１の保護膜３４は、可視光線よりも波長の短い紫外光（４００ｎｍ以下）の透過率が低いことが望ましい。紫外光の透過率は例えば５％以下であるのがよく、好ましくは３％以下、より好ましくは１％以下であるのがよい。

【0063】

黒いポリイミド膜は、ポリイミドに酸素（Ｏ２）を注入することで作成できる。また、黒いポリイミド膜は、ポリイミド塗布後、キュア温度を４００℃以上にすることで作成できる。また、黒いポリイミド膜は、酸素を注入しない感光性膜としてもよく、１５μｍ以上の厚さにすることで作成できる。

【0064】

黒いポリイミド膜は、ポリイミドにカーボンブラック、もしくはチタンブラックを含ませて形成してもよい。

【0065】

また、段差面５１の表面と第１の保護膜３４（不透明の保護膜）との間に第２の保護膜３６（半透明の保護膜）を設けて良い。ここでの半透明とは、少なくとも青色光６０を完全に遮蔽せず、青色光６０のすべて、もしくは一部を透過することである。

【0066】

第２の保護膜３６は有機膜としてポリイミド等を用いてよく、ここでは、例えば半透明のポリイミド膜が形成される。

【0067】

第２の保護膜３６は、上記の通り、半導体装置１０内で発生する青色光６０の少なくとも一部を透過する。したがって、青色光６０が半導体装置１０の外部に漏れることを防止するためには、第２の保護膜３６（半透明の保護膜）の表面に、第１の保護膜３４（不透明の保護膜）を設ける必要がある。

【0068】

第１の保護膜３４と、第２の保護膜３６は例えば、ノンドープのポリシリコン膜やアモルファスシリコン膜等の無機膜であってもよい。ノンドープのポリシリコン膜は抵抗が高ければよいので、完全にノンドープである必要はなく、例えば正味の不純物量が１×１０^１５／ｃｍ^３以下であればよい。また、第１、第２の保護膜は、それぞれ絶縁性を確保するため、１０μｍ以上の厚さで形成されることが好ましく、パターニング精度を上げるため２０μｍ以下で形成されることが好ましい。

【0069】

活性領域周縁部１ｂの内蔵ダイオード６１で発生した青色光６０は、主に半導体装置の内側から外側へ向かう横方向に、半導体基板表面と平行に進み、ｎ-型炭化珪素層４２の側面（段差面５１）から外部に漏れる。

【0070】

エッジ終端領域２におけるｎ-型炭化珪素層４２のおもて面から段差面５１の最深部（ダイシングライン３が露出する位置）までの深さをｄ１とし、ｎ-型炭化珪素層４２のおもて面から、第１のｐｎ接合、もしくは第２のｐｎ接合のいずれかで、半導体基板４０の第２主面側に近い位置に形成される方との深さ方向（半導体基板４０のおもて面に対して垂直な方向）の距離をｄ２とする。青色光６０はｐｎ接合の界面から発生し、横方向に進むため、段差面５１の深さｄ１は、ｄ２より深く設定されることが好ましい。例として、トレンチゲート構造を有するＭＯＳＦＥＴの場合、トレンチ深さを約１μｍに設定することが多く、青色光６０はトレンチにかかる電界を保護するｐ型領域２０から注入される正孔が基板であるｎ＋領域に到達するまでに電子と再結合することで生じる。そのため、段差面５１の深さは少なくとも１μｍ以上であることが好ましい。

【0071】

青色光６０は、上記の通りｐ型領域２０とｎ＋型出発基板４１との間で発生し、主にｎ-型炭化珪素層４２の側面から漏れるため、段差面５１の深さｄ１を、ｎ-型炭化珪素層４２のおもて面から、ｎ-型炭化珪素層４２とｎ+型出発基板４１との界面までの距離と等しくすることが、より好ましい。

【0072】

段差面５１が形成される深さを上記のように設定し、第１の保護膜３４を段差面５１の表面側に形成することで、段差面５１から漏れる青色光６０を遮断することが可能となる。

【0073】

第１の保護膜３４は、少なくとも段差面５１の表面に設けられることが好ましい。また、第１の保護膜３４はエッジ終端領域２において、層間絶縁膜１９上にも設けられることが好ましい。これにより、半導体装置１０のエッジ終端領域２のおもて面から、青色光６０が漏れることを抑制できる。

【0074】

第１の保護膜３４は、ダイシングライン３（段差面５１よりチップ端部側５２寄りで半導体基板４０が略平坦に露出した領域）に接するようにチップ端部５２側に延在して設けられてもよい。また、半導体チップ（半導体基板４０）の切断時を考慮し、ダイシングライン３のおもて面において、チップ端部５２から活性領域１側に向かい１０～８０μｍ程度、層間絶縁膜１９、第１の保護膜３４、第２の保護膜３６等の各種保護膜が設けられない領域が設けられることが好ましい。

【0075】

活性領域１とエッジ終端領域２において、半導体素子内部へのイオン拡散を防止し、半導体素子を絶縁するため、層間絶縁膜１９の上面側に接するように第２の保護膜３６が形成されてよい。

【0076】

半導体装置１０は、絶縁保護のため、封止樹脂（不図示）によって全体を覆われる。封止樹脂（不図示）は、熱硬化性樹脂組成物から構成することができ、特には高耐熱性の熱硬化性樹脂組成物から構成することが好ましい。熱硬化性樹脂組成物は、熱硬化性樹脂主剤を含み、任意選択的に、無機充填材、硬化剤、硬化促進剤、及び必要な添加剤を含んでいてもよい。

【0077】

上記の通り、少なくとも段差面５１の表面上に第１の保護膜３４を設けることで、ｐｎ接合から発生し横方向に進む青色光６０が、第１の保護膜３４で遮蔽される。これにより、青色光６０がチップ側面側の封止樹脂に達することがなくなり、封止樹脂の劣化を抑制できる。このため、封止樹脂と第１の保護膜３４との密着性は良好となり、層間絶縁膜１９等の膜質の特性劣化はなく、半導体装置１０の信頼性が高くなる。

【0078】

図２は、活性領域中央部１ａがプレーナゲート構造を有する場合を示しており、活性領域１以外の構造は図１に示した構造と共通である。プレーナゲート構造は、ｐ型ベース領域１３、ｎ+型ソース領域１４、ゲート絶縁膜１７、およびゲート電極１８で構成される。ｐ型ベース領域１３は、活性領域中央部１ａにおいて半導体基板４０のおもて面とｎ-型ドリフト領域１２との間に設けられ、活性領域周縁部１ｂで終端している。

【0079】

隣り合うゲート電極１８間において、ｐ型ベース領域１３の下面側に接し、かつｎ-型ドリフト領域１２内で終端するようにｐ+型領域２０が設けられる。ｐ+型領域２０はソース電極２６の電位に固定されており、半導体装置１０のオフ時の電流を、ｐ+型領域２０、およびｐ型ベース領域１３を経由しソース電極２６に引き抜くことでゲート絶縁膜１７にかかる電界を緩和させる効果を有する。

【0080】

活性領域周縁部１ｂには、ｎ-型ドリフト領域１２内に半導体基板おもて面側から、深さ方向に隣接して、ｐ++型コンタクト領域１５、ｐ型ベース領域１３およびｐ+型延在領域２４ａ、ｐ+型延在領域２３ａが設けられる。これらの領域は、活性領域中央部１ａのｐ++型コンタクト領域１５、p型ベース領域１３、およびゲート電極間の下部ｐ+型領域２３、ゲート電極間の上部ｐ+型領域２４を延在させた領域である。上記の複数のｐ型領域で、ｎ-型炭化珪素層４２のおもて面と、ｎ-型ドリフト領域１２との間にｐ型外周領域２５が構成される。

【0081】

ｐ+型領域２０の下面側は、ｎ-型ドリフト領域１２とで第１のｐｎ接合（内蔵ダイオード６１）を形成し、p型外周領域２５の下面側は、ｎ-側ドリフト領域１２とで第２のｐｎ接合（内蔵ダイオード６１）を形成する。第１のｐｎ接合、および第２のｐｎ接合では、順方向電流が流れた際に青色光６０が発生する。

【0082】

エッジ終端領域２におけるｎ-型炭化珪素層４２のおもて面から段差面５１の最深部（ダイシングライン３が露出する位置）までの深さをｄ１とし、ｎ-型炭化珪素層４２のおもて面から、第１のｐｎ接合、第２のｐｎ接合のいずれかで、半導体基板４０の第２主面側に近い位置に形成される方との深さ方向（半導体基板４０のおもて面に対して垂直な方向）の距離をｄ３とする。青色光６０はｐｎ接合の界面から発生し、主に横方向に漏れるため、段差面５１の深さｄ１は、ｄ３より深く設定されることが好ましい。

【0083】

青色光６０は、上記の通り、主にｎ-型炭化珪素層４２の側面（チップ端部５２側）から漏れるため、段差面５１の深さｄ１を、ｎ-型炭化珪素層４２のおもて面から、ｎ-型炭化珪素層４２とｎ+型出発基板４１との界面までの距離と等しくすることが、より好ましい。

【0084】

実施の形態１にかかる半導体装置１０では、第１の保護膜３４および第２の保護膜３６が活性領域１にも設けられてよいが、ソース電極２６が配置される箇所は第１、２の保護膜を設ける必要がない。これは、ソース電極２６が青色光６０を遮るため、封止樹脂に対する影響を抑えることができるためである。

【0085】

（実施の形態２）
実施の形態２にかかる半導体装置について説明する。図３、４は実施の形態２にかかる半導体装置１０の構造を示す断面図である。図３、４における半導体装置１０は、エッジ終端領域２における半導体基板４０のおもて面が、活性領域１における半導体基板４０のおもて面より低く形成される。エッジ終端領域２は、ｐ++型コンタクト領域１５と、ｐ型ベース領域１３とが除去された深さだけ、活性領域１より低く形成される。図３に記載の構造は、上記の構造以外において、図１に記載のトレンチゲート構造を有する半導体装置１０と同様である。また、図４に記載の構造も、活性領域１とエッジ終端領域２との間に段差が形成されること以外は、図２に記載のプレーナゲート構造を有する半導体装置１０と同様である。

【0086】

図３に記載の半導体装置は、エッジ終端領域２におけるｎ-型炭化珪素層４２のおもて面から段差面５１の最深部（ダイシングライン３が露出する位置）までの深さをｄ４とし、ｎ-型炭化珪素層４２のおもて面から、第１のｐｎ接合、第２のｐｎ接合のいずれかで、半導体基板４０の第２主面側に近い位置に形成される方との深さ方向（半導体基板４０のおもて面に対して垂直な方向）の距離をｄ５とする。段差面５１の深さｄ４は、ｄ５より深く設定されることが好ましく、ｎ-型炭化珪素層４２のおもて面から、ｎ-型炭化珪素層４２とｎ+型出発基板４１との界面までの距離と等しくすることが、より好ましい。

【0087】

図４に記載の半導体装置は、エッジ終端領域２におけるｎ-型炭化珪素層４２のおもて面から段差面５１の最深部（ダイシングライン３が露出する位置）までの深さをｄ４とし、ｎ-型炭化珪素層４２のおもて面から、第１のｐｎ接合、第２のｐｎ接合のいずれかで、半導体基板４０の第２主面側に近い位置に形成される方との深さ方向（半導体基板４０のおもて面に対して垂直な方向）の距離をｄ６とする。段差面５１の深さｄ４は、ｄ６より深く設定されることが好ましく、ｎ-型炭化珪素層４２のおもて面から、ｎ-型炭化珪素層４２とｎ+型出発基板４１との界面までの距離と等しくすることが、より好ましい。

【0088】

（実施の形態３）
実施の形態３にかかる半導体装置について説明する。図５は実施の形態３にかかる半導体装置１０の構造を示す断面図である。図５に示す実施の形態３に係る半導体装置１０は、実施の形態１、２に示す半導体装置１０と比較して、段差面５１をより深く設けた構造である。本構造では、段差面５１とチップ端部５２との間の領域でｎ-型炭化珪素層４２がすべて除去され、またｎ+型出発基板４１の一部も除去される。

【0089】

また、実施の形態３にかかる半導体装置は、段差面５１より活性領域１側（中央側）の領域において、実施の形態１に記載の半導体装置と同一の構造でよく、実施の形態２に記載の半導体装置と同一の構造でもよい。一例として、図５に記載の半導体装置は、活性領域１とエッジ終端領域２において、図１に記載の半導体装置と同一の構造である。

【0090】

段差面５１には、段差面５１に接するように第２の保護膜３６（半透明の保護膜）が設けられ、その表面に接するように第１の保護膜３４（不透明の保護膜）が設けられる。また、段差面５１に接するように第１の保護膜３４を設け、第２の保護膜３６を設けない構成としてもよい。

【0091】

段差面５１の最深部が、ｎ+型出発基板４１とｎ-型炭化珪素層４２との界面より第２主面側に設けられる場合、第２の保護膜３６はダイシングライン３のおもて面において、チップ端部５２側に延在するように設けられてよい。また、ダイシングライン３のおもて面に延在する第２の保護膜３６の表面に接するように第１の保護膜３４が設けられてよい。

【0092】

ダイシングライン３のおもて面において、延在するように設けられた第２の保護膜３６の上面（おもて面）は、ｎ+型出発基板４１とｎ-型炭化珪素層４２との界面より、第２主面側に設けられることが好ましい。上記の構造により、ダイシングライン３のおもて面に延在する第２の保護膜３６がチップ端部５２側に露出しても、ｎ-型炭化珪素層４２の側面は第１の保護膜３４に覆われているため、青色光６０が漏れることを抑制できる。

【0093】

（比較例とした構造）
図６は比較例とした半導体装置の断面図である。比較例とした半導体装置１１０はｎ+型出発基板１４１と、ｎ+型出発基板１４１のおもて面に接するように設けられたｎ-型炭化珪素層１４２とで形成される半導体基板１４０を有する。

【0094】

半導体装置１１０は、半導体基板１４０の略中央に設けられる活性領域１０１と、活性領域１０１を囲むように設けられるエッジ終端領域１０２と、エッジ終端領域１０２を囲むように設けられるダイシングライン１０３と、を有する。

【0095】

半導体装置１１０は、活性領域１０１と活性領域周縁部１０２において、半導体基板１４０のおもて面より上の構造を除き、本発明にかかる半導体装置と同様の構造を有している。本例では、一例として実施の形態１の図１に記載の、トレンチゲート構造を有する半導体装置１０と同様である。

【0096】

半導体装置１１０は、半導体基板１４０のおもて面全域において、層間絶縁膜１１９が設けられてよい。また、活性領域１０１、およびエッジ終端領域１０２では、半導体装置内部へのイオン拡散を防止し、半導体装置を絶縁するため、層間絶縁膜１１９の上面側に接するように保護膜１３４（半透明の保護膜）が設けられる。

【0097】

比較例とした半導体装置１１０の保護膜１３４は、ポリイミド等の有機膜や、ノンドープのポリシリコン、またはアモルファスシリコン等の無機膜である。

【0098】

半導体装置１１０のエッジ終端領域１０２では、半導体基板１４０のおもて面とｎ-型ドリフト領域１４２との間で耐圧構造１３０よりもチップ端部１５２寄りにチャネルストッパ領域１３３が選択的に設けられる。

【0099】

チャネルストッパ領域１３３は、エッジ終端領域１０２からダイシングライン１０３のチップ端部１５２まで延在し、チップ端部１５２において露出する。また第１の保護膜１３４は半導体装置１１０の切断を考慮し、ｎ+型チャネルストッパ領域１３３のおもて面側で終端する。

【0100】

半導体装置１１０のおもて面において、エッジ終端領域１０２とチップ端部５２との間で、第１の保護膜１３４が形成されない領域がダイシングライン１０３である。

【0101】

半導体装置１１０の活性領域中央部１０１ａおよび、活性領域周縁部１０１ｂでは、本発明にかかる半導体装置と同様にｐ型ベース領域、ｎ-型ドリフト領域等からなる内蔵ダイオード１６１を有している。ＭＯＳＦＥＴをＦＷＤやダイオードとして使用し、内蔵ダイオードがオン状態となると、電導度変調による電子と正孔の再結合により、ｐｎ接合から青色光１６０が発生し、主に活性領域１０１からエッジ終端領域１０２へ向かう横方向に進む。半導体装置１１０のチップ端部５２では層間絶縁膜１１９、チャネルストッパ領域１３３、ｎ-型ドリフト領域１４２、ｎ+型出発基板１４１が露出しているため、青色光１６０はｎ-型ドリフト領域１４２から、半導体装置１１０の外側に設けられる封止樹脂（不図示）に容易に到達する。この青色光１６０が封止樹脂の劣化を引き起こし、半導体装置１１０と封止樹脂の密着性、または封止樹脂の寿命が悪化する可能性があった。

【0102】

本発明にかかる半導体装置によれば、エッジ終端領域２の耐圧構造３０よりチップ端部５２側に段差面５１を設け、該段差面に第２の保護膜３６（半透明の保護膜）と、第１の保護膜３４（不透明の保護膜）を設けることで、チップ側面側（チップ端部５２側）からの青色光６０が漏れることを抑制できる。青色光が封止樹脂に到達することが抑制されることで、封止樹脂と保護膜の密着性低下、および封止樹脂の寿命低下を抑制することができる。

【0103】

本発明は本発明の趣旨を逸脱しない範囲で変更可能であり、上述した各実施の形態において、各部の寸法や不純物濃度等は要求される仕様により設定されてよい。例えば不透明の保護膜として、ポリシリコン膜だけでなく、アモルファスシリコン膜を用いてもよく、さらには、バンドギャップが２ｅＶ以下の半導体を用いてもよい。また、各実施の形態では半導体として炭化珪素（ＳｉＣ）を用いたが、これに代えて窒化ガリウム（ＧａＮ）等にも適用可能である。また、各実施の形態ではＭＯＳＦＥＴを例に説明したが、内部にｐｎ接合を有する半導体装置、例えばＩＧＢＴ、ｐｎダイオード、Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ（ＪＢＳ）構造を採用したショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）にも適用可能である

【産業上の利用可能性】

【0104】

以上のように、本発明に係る半導体装置は、産業用機械や自動車等に用いられる電力変換装置や電源装置等に使用されるパワー半導体装置に有用である。

【符号の説明】

【0105】

１、１０１ 活性領域
１ａ、１０１ａ 活性領域中央部
１ｂ、１０１ｂ 活性領域周縁部
２、１０２ エッジ終端領域
３、１０３ ダイシングライン
１０、１１０ 半導体装置
１１、１１１ ｎ+型ドレイン領域
１２、１１２ ｎ-型ドリフト領域
１３、１１３ ｐ型ベース領域
１４、１１４ ｎ+型ソース領域
１５、１１５ ｐ++型コンタクト領域
１６、１１６ トレンチ
１７、１１７ ゲート絶縁膜
１８、１１８ ゲート電極
１９、１１９ 層間絶縁膜
２０、１２０ ｐ+型領域
２１、１２１ トレンチ下のｐ+型領域
２２、１２２ ゲート電極間のｐ+型領域
２３、１２３ ゲート電極間の下部ｐ+型領域
２３ａ、１２３ａ ｐ+型延在部の下部
２４、１２４ ゲート電極間の上部ｐ+型領域
２４ａ、１２４ａ ｐ+型延在部の上部
２５、１２５ ｐ型外周領域
２６、１２６ ソース電極
３０、１３０ 耐圧構造
３１、１３１ 耐圧構造の第1のｐ型領域
３２、１３２ 耐圧構造の第２のｐ型領域
３３、１３３ チャネルストッパ領域
３４ 第１の保護膜
１３４ 半透明の保護膜
３６ 第２の保護膜
４０、１４０ 半導体基板
４１、１４１ ｎ+型出発基板
４２、１４２ ｎ-型炭化珪素層
４５、１４５ ドレイン電極
５１ 段差面
５２、１５２ チップ端部
６０ 青色光
６１、１６１ 内蔵ダイオード

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【手続補正書】

【提出日】2024-03-01

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】請求項１１

【補正方法】変更

【補正の内容】

【請求項11】

前記第２の保護膜は、膜厚が１０μｍ以上であることを特徴とする請求項１０に記載の半導体装置。

【手続補正2】

【補正対象書類名】特許請求の範囲

【補正対象項目名】請求項１２

【補正方法】変更

【補正の内容】

【請求項12】

前記第２の保護膜は、ポリイミド等で形成される有機膜であることを特徴とする請求項１０に記載の半導体装置。

【手続補正3】

【補正対象書類名】特許請求の範囲

【補正対象項目名】請求項１３

【補正方法】変更

【補正の内容】

【請求項13】

前記第２の保護膜は、ノンドープのポリシリコンまたはアモルファスシリコンによる無機膜であることを特徴とする請求項１０に記載の半導体装置。