知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024017171
(43)【公開日】2024-02-08
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H03K 17/60 20060101AFI20240201BHJP
【ＦＩ】
H03K17/60 A
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2022119641
(22)【出願日】2022-07-27
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】110002918
【氏名又は名称】弁理士法人扶桑国際特許事務所
(72)【発明者】
【氏名】小池 篤哉
【テーマコード（参考）】
5J055
【Ｆターム（参考）】
5J055AX46
5J055BX16
5J055CX07
5J055CX13
5J055CX20
5J055DX09
5J055DX59
5J055EX02
5J055EX06
5J055EZ25
5J055GX01
5J055GX02
5J055GX04
(57)【要約】
【課題】既存の機能を維持したまま、使用するピン数の削減を図る。
【解決手段】主回路１ａは、ハイサイドスイッチ素子と、ローサイドスイッチ素子との直列接続を並列に複数接続し、ハイサイドスイッチ素子とローサイドスイッチ素子との接続点に繋がる配線ａ１、ａ２、ａ３から電力を負荷４０へ供給する。制御回路１ｂは、ハイサイドスイッチ素子およびローサイドスイッチ素子を駆動するためのパルス幅変調信号がシリアル化された駆動信号ＳＩＮを受信し、駆動信号ＳＩＮをパラレル信号に変換して主回路１ａに出力する。制御回路１ｂは、駆動信号ＳＩＮが入力される入力端子ＩＮ１、駆動信号ＳＩＮを保持するためのクロック信号ＳＣＬＫが入力される入力端子ＩＮ２、およびクロック信号ＳＣＬＫで保持された駆動信号ＳＩＮからパラレル信号を生成するためのクロック信号ＲＣＬＫが入力される入力端子ＩＮ３を有する。
【選択図】図１
【解決手段】主回路１ａは、ハイサイドスイッチ素子と、ローサイドスイッチ素子との直列接続を並列に複数接続し、ハイサイドスイッチ素子とローサイドスイッチ素子との接続点に繋がる配線ａ１、ａ２、ａ３から電力を負荷４０へ供給する。制御回路１ｂは、ハイサイドスイッチ素子およびローサイドスイッチ素子を駆動するためのパルス幅変調信号がシリアル化された駆動信号ＳＩＮを受信し、駆動信号ＳＩＮをパラレル信号に変換して主回路１ａに出力する。制御回路１ｂは、駆動信号ＳＩＮが入力される入力端子ＩＮ１、駆動信号ＳＩＮを保持するためのクロック信号ＳＣＬＫが入力される入力端子ＩＮ２、およびクロック信号ＳＣＬＫで保持された駆動信号ＳＩＮからパラレル信号を生成するためのクロック信号ＲＣＬＫが入力される入力端子ＩＮ３を有する。
【選択図】図１
【特許請求の範囲】
【請求項1】
ハイサイドスイッチ素子とローサイドスイッチ素子との直列接続を並列に複数接続し、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子との接続点に繋がる配線から電力を負荷へ供給する主回路と、
前記ハイサイドスイッチ素子および前記ローサイドスイッチ素子を駆動するための駆動信号としてのシリアル信号が入力される第１の入力端子と、第１のクロック信号が入力される第２の入力端子と、第２のクロック信号が入力される第３の入力端子とを備え、前記第１のクロック信号により前記シリアル信号を保持し、前記第２のクロック信号により前記第１のクロック信号で保持された前記駆動信号からパラレル信号を生成して前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子に出力する出力端子を備える制御回路と、
を有する半導体装置。
前記ハイサイドスイッチ素子および前記ローサイドスイッチ素子を駆動するための駆動信号としてのシリアル信号が入力される第１の入力端子と、第１のクロック信号が入力される第２の入力端子と、第２のクロック信号が入力される第３の入力端子とを備え、前記第１のクロック信号により前記シリアル信号を保持し、前記第２のクロック信号により前記第１のクロック信号で保持された前記駆動信号からパラレル信号を生成して前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子に出力する出力端子を備える制御回路と、
を有する半導体装置。
【請求項2】
前記主回路は、
前記ハイサイドスイッチ素子として、ハイサイドＵ相スイッチ、ハイサイドＶ相スイッチおよびハイサイドＷ相スイッチを有し、前記ローサイドスイッチ素子として、ローサイドＵ相スイッチ、ローサイドＶ相スイッチおよびローサイドＷ相スイッチを有し、
前記制御回路は、前記パラレル信号として、
前記ハイサイドＵ相スイッチのゲートに入力するハイサイドＵ相駆動信号を出力し、前記ハイサイドＶ相スイッチのゲートに入力するハイサイドＶ相駆動信号を出力し、前記ハイサイドＷ相スイッチのゲートに入力するハイサイドＷ相駆動信号を出力し、
前記ローサイドＵ相スイッチのゲートに入力するローサイドＵ相駆動信号を出力し、前記ローサイドＶ相スイッチのゲートに入力するローサイドＶ相駆動信号を出力し、前記ローサイドＷ相スイッチのゲートに入力するローサイドＷ相駆動信号を出力する、
請求項１記載の半導体装置。
前記ハイサイドスイッチ素子として、ハイサイドＵ相スイッチ、ハイサイドＶ相スイッチおよびハイサイドＷ相スイッチを有し、前記ローサイドスイッチ素子として、ローサイドＵ相スイッチ、ローサイドＶ相スイッチおよびローサイドＷ相スイッチを有し、
前記制御回路は、前記パラレル信号として、
前記ハイサイドＵ相スイッチのゲートに入力するハイサイドＵ相駆動信号を出力し、前記ハイサイドＶ相スイッチのゲートに入力するハイサイドＶ相駆動信号を出力し、前記ハイサイドＷ相スイッチのゲートに入力するハイサイドＷ相駆動信号を出力し、
前記ローサイドＵ相スイッチのゲートに入力するローサイドＵ相駆動信号を出力し、前記ローサイドＶ相スイッチのゲートに入力するローサイドＶ相駆動信号を出力し、前記ローサイドＷ相スイッチのゲートに入力するローサイドＷ相駆動信号を出力する、
請求項１記載の半導体装置。
【請求項3】
前記制御回路は、入力側フリップフロップ群と出力側フリップフロップ群とを含むシフトレジスタを有し、前記入力側フリップフロップ群は、前記第１のクロック信号にもとづいて前記駆動信号を保持し、前記出力側フリップフロップ群は、前記第２のクロック信号にもとづいて前記パラレル信号を出力する、請求項２記載の半導体装置。
【請求項4】
前記入力側フリップフロップ群は、第１のフリップフロップから第６のフリップフロップを含み、前記出力側フリップフロップ群は、第７のフリップフロップから第１２のフリップフロップを含み、
前記第１のフリップフロップから前記第６のフリップフロップのクロック入力端子には、前記第１のクロック信号がそれぞれ入力され、前記第７のフリップフロップから前記第１２のフリップフロップのクロック入力端子には、前記第２のクロック信号がそれぞれ入力され、前記第１のフリップフロップの入力端子には、前記駆動信号が入力され、
前記第１のフリップフロップの出力端子は、前記第２のフリップフロップの入力端子および前記第７のフリップフロップの入力端子に接続され、
前記第２のフリップフロップの出力端子は、前記第３のフリップフロップの入力端子および前記第８のフリップフロップの入力端子に接続され、
前記第３のフリップフロップの出力端子は、前記第４のフリップフロップの入力端子および前記第９のフリップフロップの入力端子に接続され、
前記第４のフリップフロップの出力端子は、前記第５のフリップフロップの入力端子および前記第１０のフリップフロップの入力端子に接続され、
前記第５のフリップフロップの出力端子は、前記第６のフリップフロップの入力端子および前記第１１のフリップフロップの入力端子に接続され、
前記第６のフリップフロップの出力端子は、前記第１２のフリップフロップの入力端子に接続され、
前記第７のフリップフロップの出力端子から前記ハイサイドＵ相駆動信号が出力され、前記第８のフリップフロップの出力端子から前記ハイサイドＶ相駆動信号が出力され、前記第９のフリップフロップの出力端子から前記ハイサイドＷ相駆動信号が出力され、
前記第１０のフリップフロップの出力端子から前記ローサイドＵ相駆動信号が出力され、前記第１１のフリップフロップの出力端子から前記ローサイドＶ相駆動信号が出力され、前記第１２のフリップフロップの出力端子から前記ローサイドＷ相駆動信号が出力される、
請求項３記載の半導体装置。
前記第１のフリップフロップから前記第６のフリップフロップのクロック入力端子には、前記第１のクロック信号がそれぞれ入力され、前記第７のフリップフロップから前記第１２のフリップフロップのクロック入力端子には、前記第２のクロック信号がそれぞれ入力され、前記第１のフリップフロップの入力端子には、前記駆動信号が入力され、
前記第１のフリップフロップの出力端子は、前記第２のフリップフロップの入力端子および前記第７のフリップフロップの入力端子に接続され、
前記第２のフリップフロップの出力端子は、前記第３のフリップフロップの入力端子および前記第８のフリップフロップの入力端子に接続され、
前記第３のフリップフロップの出力端子は、前記第４のフリップフロップの入力端子および前記第９のフリップフロップの入力端子に接続され、
前記第４のフリップフロップの出力端子は、前記第５のフリップフロップの入力端子および前記第１０のフリップフロップの入力端子に接続され、
前記第５のフリップフロップの出力端子は、前記第６のフリップフロップの入力端子および前記第１１のフリップフロップの入力端子に接続され、
前記第６のフリップフロップの出力端子は、前記第１２のフリップフロップの入力端子に接続され、
前記第７のフリップフロップの出力端子から前記ハイサイドＵ相駆動信号が出力され、前記第８のフリップフロップの出力端子から前記ハイサイドＶ相駆動信号が出力され、前記第９のフリップフロップの出力端子から前記ハイサイドＷ相駆動信号が出力され、
前記第１０のフリップフロップの出力端子から前記ローサイドＵ相駆動信号が出力され、前記第１１のフリップフロップの出力端子から前記ローサイドＶ相駆動信号が出力され、前記第１２のフリップフロップの出力端子から前記ローサイドＷ相駆動信号が出力される、
請求項３記載の半導体装置。
【請求項5】
ハイサイドスイッチ素子とローサイドスイッチ素子との直列接続を並列に複数接続し、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子との接続点に繋がる配線から電力を負荷へ供給する主回路と、
前記ハイサイドスイッチ素子および前記ローサイドスイッチ素子を駆動するための駆動信号としてのシリアル信号が入力される第１の入力端子と、第１のクロック信号が入力される第２の入力端子とを備えて、前記第１のクロック信号により前記シリアル信号を保持し、前記第１のクロック信号を計数して、前記第１のクロック信号で保持された前記駆動信号からパラレル信号を生成するための第２のクロック信号を生成する制御回路と、
を有する半導体装置。
前記ハイサイドスイッチ素子および前記ローサイドスイッチ素子を駆動するための駆動信号としてのシリアル信号が入力される第１の入力端子と、第１のクロック信号が入力される第２の入力端子とを備えて、前記第１のクロック信号により前記シリアル信号を保持し、前記第１のクロック信号を計数して、前記第１のクロック信号で保持された前記駆動信号からパラレル信号を生成するための第２のクロック信号を生成する制御回路と、
を有する半導体装置。
【請求項6】
前記制御回路は、カウンタ回路を有し、前記カウンタ回路は、識別コードが含まれる前記第１のクロック信号を受信し、前記識別コードを認識すると、前記第１のクロック信号を計数して所定計数目に１パルスが出現する前記第２のクロック信号を生成して出力する、請求項５記載の半導体装置。
【請求項7】
前記主回路は、
前記ハイサイドスイッチ素子として、ハイサイドＵ相スイッチ、ハイサイドＶ相スイッチおよびハイサイドＷ相スイッチを有し、前記ローサイドスイッチ素子として、ローサイドＵ相スイッチ、ローサイドＶ相スイッチおよびローサイドＷ相スイッチを有し、
前記制御回路は、前記パラレル信号として、
前記ハイサイドＵ相スイッチのゲートに入力するハイサイドＵ相駆動信号を出力し、前記ハイサイドＶ相スイッチのゲートに入力するハイサイドＶ相駆動信号を出力し、前記ハイサイドＷ相スイッチのゲートに入力するハイサイドＷ相駆動信号を出力し、
前記ローサイドＵ相スイッチのゲートに入力するローサイドＵ相駆動信号を出力し、前記ローサイドＶ相スイッチのゲートに入力するローサイドＶ相駆動信号を出力し、前記ローサイドＷ相スイッチのゲートに入力するローサイドＷ相駆動信号を出力する、
請求項５記載の半導体装置。
前記ハイサイドスイッチ素子として、ハイサイドＵ相スイッチ、ハイサイドＶ相スイッチおよびハイサイドＷ相スイッチを有し、前記ローサイドスイッチ素子として、ローサイドＵ相スイッチ、ローサイドＶ相スイッチおよびローサイドＷ相スイッチを有し、
前記制御回路は、前記パラレル信号として、
前記ハイサイドＵ相スイッチのゲートに入力するハイサイドＵ相駆動信号を出力し、前記ハイサイドＶ相スイッチのゲートに入力するハイサイドＶ相駆動信号を出力し、前記ハイサイドＷ相スイッチのゲートに入力するハイサイドＷ相駆動信号を出力し、
前記ローサイドＵ相スイッチのゲートに入力するローサイドＵ相駆動信号を出力し、前記ローサイドＶ相スイッチのゲートに入力するローサイドＶ相駆動信号を出力し、前記ローサイドＷ相スイッチのゲートに入力するローサイドＷ相駆動信号を出力する、
請求項５記載の半導体装置。
【請求項8】
前記制御回路は、入力側フリップフロップ群と出力側フリップフロップ群とを含むシフトレジスタを有し、前記入力側フリップフロップ群は、前記第１のクロック信号にもとづいて前記駆動信号を保持し、前記出力側フリップフロップ群は、前記第２のクロック信号にもとづいて前記パラレル信号を出力する、請求項７記載の半導体装置。
【請求項9】
前記入力側フリップフロップ群は、第１のフリップフロップから第６のフリップフロップを含み、前記出力側フリップフロップ群は、第７のフリップフロップから第１２のフリップフロップを含み、
前記第１のフリップフロップから前記第６のフリップフロップのクロック入力端子には、前記第１のクロック信号がそれぞれ入力され、前記第７のフリップフロップから前記第１２のフリップフロップのクロック入力端子には、前記第２のクロック信号がそれぞれ入力され、前記第１のフリップフロップの入力端子には、前記駆動信号が入力され、
前記第１のフリップフロップの出力端子は、前記第２のフリップフロップの入力端子および前記第７のフリップフロップの入力端子に接続され、
前記第２のフリップフロップの出力端子は、前記第３のフリップフロップの入力端子および前記第８のフリップフロップの入力端子に接続され、
前記第３のフリップフロップの出力端子は、前記第４のフリップフロップの入力端子および前記第９のフリップフロップの入力端子に接続され、
前記第４のフリップフロップの出力端子は、前記第５のフリップフロップの入力端子および前記第１０のフリップフロップの入力端子に接続され、
前記第５のフリップフロップの出力端子は、前記第６のフリップフロップの入力端子および前記第１１のフリップフロップの入力端子に接続され、
前記第６のフリップフロップの出力端子は、前記第１２のフリップフロップの入力端子に接続され、
前記第７のフリップフロップの出力端子から前記ハイサイドＵ相駆動信号が出力され、前記第８のフリップフロップの出力端子から前記ハイサイドＶ相駆動信号が出力され、前記第９のフリップフロップの出力端子から前記ハイサイドＷ相駆動信号が出力され、
前記第１０のフリップフロップの出力端子から前記ローサイドＵ相駆動信号が出力され、前記第１１のフリップフロップの出力端子から前記ローサイドＶ相駆動信号が出力され、前記第１２のフリップフロップの出力端子から前記ローサイドＷ相駆動信号が出力される、
請求項８記載の半導体装置。
前記第１のフリップフロップから前記第６のフリップフロップのクロック入力端子には、前記第１のクロック信号がそれぞれ入力され、前記第７のフリップフロップから前記第１２のフリップフロップのクロック入力端子には、前記第２のクロック信号がそれぞれ入力され、前記第１のフリップフロップの入力端子には、前記駆動信号が入力され、
前記第１のフリップフロップの出力端子は、前記第２のフリップフロップの入力端子および前記第７のフリップフロップの入力端子に接続され、
前記第２のフリップフロップの出力端子は、前記第３のフリップフロップの入力端子および前記第８のフリップフロップの入力端子に接続され、
前記第３のフリップフロップの出力端子は、前記第４のフリップフロップの入力端子および前記第９のフリップフロップの入力端子に接続され、
前記第４のフリップフロップの出力端子は、前記第５のフリップフロップの入力端子および前記第１０のフリップフロップの入力端子に接続され、
前記第５のフリップフロップの出力端子は、前記第６のフリップフロップの入力端子および前記第１１のフリップフロップの入力端子に接続され、
前記第６のフリップフロップの出力端子は、前記第１２のフリップフロップの入力端子に接続され、
前記第７のフリップフロップの出力端子から前記ハイサイドＵ相駆動信号が出力され、前記第８のフリップフロップの出力端子から前記ハイサイドＶ相駆動信号が出力され、前記第９のフリップフロップの出力端子から前記ハイサイドＷ相駆動信号が出力され、
前記第１０のフリップフロップの出力端子から前記ローサイドＵ相駆動信号が出力され、前記第１１のフリップフロップの出力端子から前記ローサイドＶ相駆動信号が出力され、前記第１２のフリップフロップの出力端子から前記ローサイドＷ相駆動信号が出力される、
請求項８記載の半導体装置。
【請求項10】
ハイサイドスイッチ素子とローサイドスイッチ素子との直列接続を並列に複数接続し、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子との接続点に繋がる配線から電力を負荷へ供給する主回路と、
前記ハイサイドスイッチ素子および前記ローサイドスイッチ素子を駆動するための駆動信号としてのシリアル信号が入力される第１の入力端子と、前記駆動信号を保持するための第１のレベルを有する第１のクロック信号と前記第１のレベルよりも高い第２のレベルを有して前記第１のクロック信号で保持された前記駆動信号からパラレル信号の生成を行うための第２のクロック信号とが合成されたクロック合成信号が入力される第２の入力端子とを備え、前記第１のクロック信号の前記第１のレベルと、前記第２のクロック信号の前記第２のレベルとのそれぞれを閾値レベルにもとづいて比較して、前記クロック合成信号から前記第１のクロック信号と前記第２のクロック信号とを分離する制御回路と、
を有する半導体装置。
前記ハイサイドスイッチ素子および前記ローサイドスイッチ素子を駆動するための駆動信号としてのシリアル信号が入力される第１の入力端子と、前記駆動信号を保持するための第１のレベルを有する第１のクロック信号と前記第１のレベルよりも高い第２のレベルを有して前記第１のクロック信号で保持された前記駆動信号からパラレル信号の生成を行うための第２のクロック信号とが合成されたクロック合成信号が入力される第２の入力端子とを備え、前記第１のクロック信号の前記第１のレベルと、前記第２のクロック信号の前記第２のレベルとのそれぞれを閾値レベルにもとづいて比較して、前記クロック合成信号から前記第１のクロック信号と前記第２のクロック信号とを分離する制御回路と、
を有する半導体装置。
【請求項11】
前記制御回路は、第１のコンパレータと第２のコンパレータを含み、
前記第１のコンパレータの非反転入力端子には、前記クロック合成信号が入力され、前記第２のコンパレータの非反転入力端子には、前記クロック合成信号が入力され、
前記第１のコンパレータの反転入力端子には、前記第１のレベルの第１の基準電圧が印加され、前記第２のコンパレータの反転入力端子には、前記第２のレベルの第２の基準電圧が印加され、
前記第１のコンパレータは、前記クロック合成信号のレベルが前記第１の基準電圧よりも高く前記第２の基準電圧よりも低い場合、前記第１のクロック信号を出力し、前記第２のコンパレータは、前記クロック合成信号のレベルが前記第２の基準電圧よりも高い場合、前記第２のクロック信号を出力する、
請求項１０記載の半導体装置。
前記第１のコンパレータの非反転入力端子には、前記クロック合成信号が入力され、前記第２のコンパレータの非反転入力端子には、前記クロック合成信号が入力され、
前記第１のコンパレータの反転入力端子には、前記第１のレベルの第１の基準電圧が印加され、前記第２のコンパレータの反転入力端子には、前記第２のレベルの第２の基準電圧が印加され、
前記第１のコンパレータは、前記クロック合成信号のレベルが前記第１の基準電圧よりも高く前記第２の基準電圧よりも低い場合、前記第１のクロック信号を出力し、前記第２のコンパレータは、前記クロック合成信号のレベルが前記第２の基準電圧よりも高い場合、前記第２のクロック信号を出力する、
請求項１０記載の半導体装置。
【請求項12】
前記クロック合成信号は、前記第１のレベルを有する前記第１のクロック信号と、前記第１のクロック信号に対して所定クロック数目の１パルスの振幅レベルを前記第２のレベルまで昇圧した前記第２のクロック信号とが合成されている、請求項１０記載の半導体装置。
【請求項13】
前記制御回路の前記第２の入力端子には、前記クロック合成信号を出力する昇圧回路が接続され、前記昇圧回路は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第１の電源部および第２の電源部を備え、前記第１の電源部と前記第２の電源部はそれぞれ同一の電圧を出力し、
前記第１の電源部の正極端子は、前記第１のトランジスタのコレクタに接続され、前記第１のトランジスタのエミッタは、前記第２のトランジスタのコレクタ、前記第３のトランジスタのコレクタおよび出力端子に接続され、前記第２のトランジスタのエミッタは、前記第２の電源部の負極端子に接続され、前記第２の電源部の正極端子は、前記第１の電源部の負極端子および前記第３のトランジスタのエミッタに接続され、前記出力端子から前記クロック合成信号が出力される、
請求項１２記載の半導体装置。
前記第１の電源部の正極端子は、前記第１のトランジスタのコレクタに接続され、前記第１のトランジスタのエミッタは、前記第２のトランジスタのコレクタ、前記第３のトランジスタのコレクタおよび出力端子に接続され、前記第２のトランジスタのエミッタは、前記第２の電源部の負極端子に接続され、前記第２の電源部の正極端子は、前記第１の電源部の負極端子および前記第３のトランジスタのエミッタに接続され、前記出力端子から前記クロック合成信号が出力される、
請求項１２記載の半導体装置。
【請求項14】
前記第１のトランジスタがオフ、前記第２のトランジスタがオン、前記第３のトランジスタがオフになることで、前記出力端子と前記第２の電源部の負極端子との間の電圧をゼロにして前記クロック合成信号の振幅レベルをゼロにし、
前記第１のトランジスタがオフ、前記第２のトランジスタがオフ、前記第３のトランジスタがオンになることで、前記出力端子と前記第２の電源部の負極端子との間の電圧を、前記第１の電源部から出力される電圧である前記第１のレベルにして、前記クロック合成信号のうちの前記第１のクロック信号の振幅レベルを前記第１のレベルにし、
前記第１のトランジスタがオン、前記第２のトランジスタがオフ、前記第３のトランジスタがオフになることで、前記出力端子と前記第２の電源部の負極端子との間の電圧を、前記第１の電源部から出力される電圧と前記第２の電源部から出力される電圧との和である前記第２のレベルにして、前記クロック合成信号のうちの前記第２のクロック信号の振幅レベルを前記第２のレベルにする、
請求項１３記載の半導体装置。
前記第１のトランジスタがオフ、前記第２のトランジスタがオフ、前記第３のトランジスタがオンになることで、前記出力端子と前記第２の電源部の負極端子との間の電圧を、前記第１の電源部から出力される電圧である前記第１のレベルにして、前記クロック合成信号のうちの前記第１のクロック信号の振幅レベルを前記第１のレベルにし、
前記第１のトランジスタがオン、前記第２のトランジスタがオフ、前記第３のトランジスタがオフになることで、前記出力端子と前記第２の電源部の負極端子との間の電圧を、前記第１の電源部から出力される電圧と前記第２の電源部から出力される電圧との和である前記第２のレベルにして、前記クロック合成信号のうちの前記第２のクロック信号の振幅レベルを前記第２のレベルにする、
請求項１３記載の半導体装置。
【請求項15】
前記主回路は、
前記ハイサイドスイッチ素子として、ハイサイドＵ相スイッチ、ハイサイドＶ相スイッチおよびハイサイドＷ相スイッチを有し、前記ローサイドスイッチ素子として、ローサイドＵ相スイッチ、ローサイドＶ相スイッチおよびローサイドＷ相スイッチを有し、
前記制御回路は、前記パラレル信号として、
前記ハイサイドＵ相スイッチのゲートに入力するハイサイドＵ相駆動信号を出力し、前記ハイサイドＶ相スイッチのゲートに入力するハイサイドＶ相駆動信号を出力し、前記ハイサイドＷ相スイッチのゲートに入力するハイサイドＷ相駆動信号を出力し、
前記ローサイドＵ相スイッチのゲートに入力するローサイドＵ相駆動信号を出力し、前記ローサイドＶ相スイッチのゲートに入力するローサイドＶ相駆動信号を出力し、前記ローサイドＷ相スイッチのゲートに入力するローサイドＷ相駆動信号を出力する、
請求項１０記載の半導体装置。
前記ハイサイドスイッチ素子として、ハイサイドＵ相スイッチ、ハイサイドＶ相スイッチおよびハイサイドＷ相スイッチを有し、前記ローサイドスイッチ素子として、ローサイドＵ相スイッチ、ローサイドＶ相スイッチおよびローサイドＷ相スイッチを有し、
前記制御回路は、前記パラレル信号として、
前記ハイサイドＵ相スイッチのゲートに入力するハイサイドＵ相駆動信号を出力し、前記ハイサイドＶ相スイッチのゲートに入力するハイサイドＶ相駆動信号を出力し、前記ハイサイドＷ相スイッチのゲートに入力するハイサイドＷ相駆動信号を出力し、
前記ローサイドＵ相スイッチのゲートに入力するローサイドＵ相駆動信号を出力し、前記ローサイドＶ相スイッチのゲートに入力するローサイドＶ相駆動信号を出力し、前記ローサイドＷ相スイッチのゲートに入力するローサイドＷ相駆動信号を出力する、
請求項１０記載の半導体装置。
【請求項16】
前記制御回路は、入力側フリップフロップ群と出力側フリップフロップ群とを含むシフトレジスタを有し、前記入力側フリップフロップ群は、前記第１のクロック信号にもとづいて前記駆動信号を保持し、前記出力側フリップフロップ群は、前記第２のクロック信号にもとづいて前記パラレル信号を出力する、請求項１５記載の半導体装置。
【請求項17】
前記入力側フリップフロップ群は、第１のフリップフロップから第６のフリップフロップを含み、前記出力側フリップフロップ群は、第７のフリップフロップから第１２のフリップフロップを含み、
前記第１のフリップフロップから前記第６のフリップフロップのクロック入力端子には、前記第１のクロック信号がそれぞれ入力され、前記第７のフリップフロップから前記第１２のフリップフロップのクロック入力端子には、前記第２のクロック信号がそれぞれ入力され、前記第１のフリップフロップの入力端子には、前記駆動信号が入力され、
前記第１のフリップフロップの出力端子は、前記第２のフリップフロップの入力端子および前記第７のフリップフロップの入力端子に接続され、
前記第２のフリップフロップの出力端子は、前記第３のフリップフロップの入力端子および前記第８のフリップフロップの入力端子に接続され、
前記第３のフリップフロップの出力端子は、前記第４のフリップフロップの入力端子および前記第９のフリップフロップの入力端子に接続され、
前記第４のフリップフロップの出力端子は、前記第５のフリップフロップの入力端子および前記第１０のフリップフロップの入力端子に接続され、
前記第５のフリップフロップの出力端子は、前記第６のフリップフロップの入力端子および前記第１１のフリップフロップの入力端子に接続され、
前記第６のフリップフロップの出力端子は、前記第１２のフリップフロップの入力端子に接続され、
前記第７のフリップフロップの出力端子から前記ハイサイドＵ相駆動信号が出力され、前記第８のフリップフロップの出力端子から前記ハイサイドＶ相駆動信号が出力され、前記第９のフリップフロップの出力端子から前記ハイサイドＷ相駆動信号が出力され、
前記第１０のフリップフロップの出力端子から前記ローサイドＵ相駆動信号が出力され、前記第１１のフリップフロップの出力端子から前記ローサイドＶ相駆動信号が出力され、前記第１２のフリップフロップの出力端子から前記ローサイドＷ相駆動信号が出力される、
請求項１６記載の半導体装置。
前記第１のフリップフロップから前記第６のフリップフロップのクロック入力端子には、前記第１のクロック信号がそれぞれ入力され、前記第７のフリップフロップから前記第１２のフリップフロップのクロック入力端子には、前記第２のクロック信号がそれぞれ入力され、前記第１のフリップフロップの入力端子には、前記駆動信号が入力され、
前記第１のフリップフロップの出力端子は、前記第２のフリップフロップの入力端子および前記第７のフリップフロップの入力端子に接続され、
前記第２のフリップフロップの出力端子は、前記第３のフリップフロップの入力端子および前記第８のフリップフロップの入力端子に接続され、
前記第３のフリップフロップの出力端子は、前記第４のフリップフロップの入力端子および前記第９のフリップフロップの入力端子に接続され、
前記第４のフリップフロップの出力端子は、前記第５のフリップフロップの入力端子および前記第１０のフリップフロップの入力端子に接続され、
前記第５のフリップフロップの出力端子は、前記第６のフリップフロップの入力端子および前記第１１のフリップフロップの入力端子に接続され、
前記第６のフリップフロップの出力端子は、前記第１２のフリップフロップの入力端子に接続され、
前記第７のフリップフロップの出力端子から前記ハイサイドＵ相駆動信号が出力され、前記第８のフリップフロップの出力端子から前記ハイサイドＶ相駆動信号が出力され、前記第９のフリップフロップの出力端子から前記ハイサイドＷ相駆動信号が出力され、
前記第１０のフリップフロップの出力端子から前記ローサイドＵ相駆動信号が出力され、前記第１１のフリップフロップの出力端子から前記ローサイドＶ相駆動信号が出力され、前記第１２のフリップフロップの出力端子から前記ローサイドＷ相駆動信号が出力される、
請求項１６記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
近年、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワー半導体素子と、パワー半導体素子を駆動する駆動回路等を内蔵したＩＰＭ（Intelligent Power Module）と呼ばれる半導体装置の開発が進んでいる。
【0003】
ＩＰＭは、例えば、トランスミッション、エンジンおよびブレーキなどの自動車電装システムに広く利用されており、小型化、高性能化および高信頼性に応える製品が要望されている。また、ＩＰＭでは、ＭＰＵ（Micro Processor Unit）等のプロセッサを有するコントローラから送信される信号にもとづいて、パワー半導体素子の駆動制御が行われる。
【0004】
関連技術としては、例えば、制御回路部から主回路部へ生成周期毎にクロック信号を伴わせずにゲート信号を符号伝送し、ゲート駆動回路が生成周期毎に復元したゲート信号を電力用半導体素子に供給する技術が提案されている（特許文献１）。また、パルス幅変調された複数の並列ゲート信号を直列ゲート信号に変換し、信号伝送線を介して伝送された直列ゲート信号をクロック信号と同期する並列ゲート信号に変換して、並列ゲート信号をスイッチング素子用のゲート信号に編成する技術が提案されている（特許文献２）。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２０１２－６０７９３号公報
【特許文献2】特開平１１－１７８３４９号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
ＩＰＭでは、パワー半導体素子に流れる電流やパワー半導体素子のチップ温度等を監視して、監視結果にもとづいて、パワー半導体素子が破壊されないようにパワー半導体素子を保護する保護機能を備えている。また、保護機能として、温度ワーニングのような近年になって新しく追加された機能もある。
【0007】
このように、ＩＰＭが持つ機能はさらに増えていき、ＩＰＭのパッケージのピン数も機能追加に伴って増える可能性がある。この場合、新規のＩＰＭパッケージを開発してピン数を増やすことが考えられるが、新規パッケージの開発は、開発コストの増大や基板レイアウトの変更等を要することになる。このため、新規パッケージを開発することなく、ＩＰＭが持つ既存の機能を維持したまま、使用するピン数の削減を可能にした製品が要望されている。
【0008】
１つの側面では、本発明は、既存の機能を維持したまま、使用するピン数の削減を可能にした半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0009】
上記課題を解決するために、半導体装置が提供される。半導体装置は、主回路と制御回路を有する。主回路は、ハイサイドスイッチ素子とローサイドスイッチ素子との直列接続を並列に複数接続し、ハイサイドスイッチ素子とローサイドスイッチ素子との接続点に繋がる配線から電力を負荷へ供給する。制御回路は、ハイサイドスイッチ素子およびローサイドスイッチ素子を駆動するための駆動信号としてのシリアル信号が入力される第１の入力端子と、第１のクロック信号が入力される第２の入力端子と、第２のクロック信号が入力される第３の入力端子とを備える。また、制御回路は、第１のクロック信号によりシリアル信号を保持し、第２のクロック信号により第１のクロック信号で保持された駆動信号からパラレル信号を生成してハイサイドスイッチ素子とローサイドスイッチ素子に出力する出力端子を備える。
【0010】
また、上記課題を解決するために、半導体装置が提供される。半導体装置は、主回路と制御回路を有する。主回路は、ハイサイドスイッチ素子とローサイドスイッチ素子との直列接続を並列に複数接続し、ハイサイドスイッチ素子とローサイドスイッチ素子との接続点に繋がる配線から電力を負荷へ供給する。制御回路は、ハイサイドスイッチ素子およびローサイドスイッチ素子を駆動するための駆動信号としてのシリアル信号が入力される第１の入力端子と、第１のクロック信号が入力される第２の入力端子とを備える。また、制御回路は、第１のクロック信号によりシリアル信号を保持し、第１のクロック信号を計数して、第１のクロック信号で保持された駆動信号からパラレル信号を生成するための第２のクロック信号を生成する。
【0011】
さらに、上記課題を解決するために、半導体装置が提供される。半導体装置は、主回路と制御回路を有する。主回路は、ハイサイドスイッチ素子とローサイドスイッチ素子との直列接続を並列に複数接続し、ハイサイドスイッチ素子とローサイドスイッチ素子との接続点に繋がる配線から電力を負荷へ供給する。制御回路は、ハイサイドスイッチ素子およびローサイドスイッチ素子を駆動するための駆動信号としてのシリアル信号が入力される第１の入力端子と、駆動信号を保持するための第１のレベルを有する第１のクロック信号と第１のレベルよりも高い第２のレベルを有して第１のクロック信号で保持された駆動信号からパラレル信号の生成を行うための第２のクロック信号とが合成されたクロック合成信号が入力される第２の入力端子とを備える。また、制御回路は、第１のクロック信号の第１のレベルと、第２のクロック信号の第２のレベルとのそれぞれを閾値レベルにもとづいて比較して、クロック合成信号から第１のクロック信号と第２のクロック信号とを分離する。
【発明の効果】
【0012】
１側面によれば、既存の機能を維持したまま、使用するピン数の削減を図ることが可能になる。
【図面の簡単な説明】
【0013】
【図1】本発明の半導体装置の一例を説明するための図である。
【図2】半導体装置の構成の一例を示す図である。
【図3】ＰＷＭ信号の生成動作の一例を示す図である。
【図4】ＰＷＭ信号の生成動作の一例を示す図である。
【図5】ＰＷＭ信号の生成動作の一例を示す図である。
【図6】シフトレジスタの構成の一例を示す図である。
【図7】シフトレジスタの入力側のタイミングチャートの一例を示す図である。
【図8】シフトレジスタの出力側のタイミングチャートの一例を示す図である。
【図9】半導体装置の構成の一例を示す図である。
【図10】カウンタ回路の動作を説明するための図である。
【図11】半導体装置の構成の一例を示す図である。
【図12】昇圧回路の構成の一例を示す図である。
【図13】昇圧回路の動作を説明するための図である。
【図14】昇圧回路の動作を説明するための図である。
【図15】昇圧回路の動作を説明するための図である。
【図16】昇圧回路から出力されるクロック合成信号を示す図である。
【図17】コンパレータの構成および動作を説明するための図である。
【発明を実施するための形態】
【0014】
以下、本実施の形態について図面を参照して説明する。なお、本明細書および図面において実質的に同一の機能を有する要素については、同一の符号を付することにより重複説明を省略する場合がある。
【0015】
図１は本発明の半導体装置の一例を説明するための図である。半導体装置１は、主回路１ａおよび制御回路１ｂを備える。主回路１ａは、ハイサイドスイッチ素子１ａ１、１ａ３、１ａ５およびローサイドスイッチ素子１ａ２、１ａ４、１ａ６を含む。
【0016】
主回路１ａは、ハイサイドスイッチ素子１ａ１、１ａ３、１ａ５とローサイドスイッチ素子１ａ２、１ａ４、１ａ６との直列接続を並列に複数接続し、ハイサイドスイッチ素子１ａ１、１ａ３、１ａ５とローサイドスイッチ素子１ａ２、１ａ４、１ａ６との接続点に繋がる配線ａ１、ａ２、ａ３から電力を負荷４０へ供給する。
【0017】
制御回路１ｂは、ハイサイドスイッチ素子１ａ１、１ａ３、１ａ５およびローサイドスイッチ素子１ａ２、１ａ４、１ａ６を駆動するためのＰＷＭ（Pulse Width Modulation：パルス幅変調）信号がシリアル化された駆動信号ＳＩＮを受信し、駆動信号ＳＩＮをパラレル信号に変換して主回路１ａに出力する。
【0018】
また、制御回路１ｂは、入力端子ＩＮ１、ＩＮ２、ＩＮ３を有する。入力端子ＩＮ１には、シリアル信号である駆動信号ＳＩＮが入力される。入力端子ＩＮ２には、クロック信号ＳＣＬＫが入力される。クロック信号ＳＣＬＫは、例えば、駆動信号ＳＩＮを保持するためのクロック信号として使用される。
【0019】
入力端子ＩＮ３には、クロック信号ＲＣＬＫが入力される。クロック信号ＲＣＬＫは、例えば、クロック信号ＳＣＬＫで保持された駆動信号ＳＩＮから主回路１ａに出力するパラレル信号を生成するためのクロック信号として使用される。また、制御回路１ｂは、クロック信号ＲＣＬＫによりクロック信号ＳＣＬＫで保持された駆動信号ＳＩＮからパラレル信号を生成して、ハイサイドスイッチ素子１ａ１、１ａ３、１ａ５およびローサイドスイッチ素子１ａ２、１ａ４、１ａ６に出力する出力端子を備える。
【0020】
ここで、対策前の構成では、主回路１ａを駆動させるために、ハイサイドスイッチ素子１ａ１、１ａ３、１ａ５およびローサイドスイッチ素子１ａ２、１ａ４、１ａ６のそれぞれを駆動する６本のＰＷＭ信号を制御回路が受信していたので、ＰＷＭ信号受信用の入力端子を６本要していた。
【0021】
これに対し、対策後の半導体装置１の構成によれば、６本のＰＷＭ信号が重畳されてシリアル化された駆動信号ＳＩＮ、および駆動信号ＳＩＮをパラレル化して再び６本のＰＷＭ信号を生成するためのクロック信号ＳＣＬＫ、ＲＣＬＫを受信するために入力端子ＩＮ１、ＩＮ２、ＩＮ３を有している。
【0022】
すなわち、半導体装置１では、使用する入力ピン（入力端子）数を６本から３本に減らすことが達成されている。また、使用する入力ピン数が削減できるので、余った既存ピンに新しい別の機能を割り当てることも可能になる。
【0023】
＜入力ピン数を６本から３本に減らした半導体装置＞
図２は半導体装置の構成の一例を示す図である。半導体装置１－１は、例えば、負荷４０に電力を供給する３相構成のＩＰＭに適用される装置である。半導体装置１－１は、主回路１０および制御回路２０ａを備え、主回路１０には負荷４０が接続され、制御回路２０ａにはコントローラ３０が接続される。コントローラ３０は、ＭＰＵ等のプロセッサを含む（図示せず）。
図２は半導体装置の構成の一例を示す図である。半導体装置１－１は、例えば、負荷４０に電力を供給する３相構成のＩＰＭに適用される装置である。半導体装置１－１は、主回路１０および制御回路２０ａを備え、主回路１０には負荷４０が接続され、制御回路２０ａにはコントローラ３０が接続される。コントローラ３０は、ＭＰＵ等のプロセッサを含む（図示せず）。
【0024】
主回路１０は、ＩＧＢＴ１１～１６、ダイオードＤ１１～Ｄ１６、電源部Ｖ０および平滑コンデンサＣ１を備える。ＩＧＢＴ１１はハイサイドＵ相ＩＧＢＴであり、ＩＧＢＴ１２はローサイドＵ相ＩＧＢＴである。
【0025】
ＩＧＢＴ１３はハイサイドＶ相ＩＧＢＴであり、ＩＧＢＴ１４はローサイドＶ相ＩＧＢＴである。ＩＧＢＴ１５はハイサイドＷ相ＩＧＢＴであり、ＩＧＢＴ１６はローサイドＷ相ＩＧＢＴである。
【0026】
また、主回路１０では、モータ等の誘導性負荷の電流をオン／オフすることで負荷４０を駆動するので、負荷電流を還流させるために、ＩＧＢＴ１１～１６に対して、ＦＷＤ（Free Wheel Diode）であるダイオードＤ１１～Ｄ１６が接続されている。
【0027】
すなわち、ＩＧＢＴ１１～１６がオフになる瞬間、モータ等の誘導性負荷からは逆起電力が発生するので、ＩＧＢＴ１１～１６それぞれに対して、ダイオードＤ１１～Ｄ１６を逆並列に接続して、このときの負荷電流を還流させている。
【0028】
主回路１０の各構成要素の接続関係について、電源部Ｖ０の正極端子は、平滑コンデンサＣ１の一端、ＩＧＢＴ１１、１３、１５のコレクタおよびダイオードＤ１１、Ｄ１３、Ｄ１５のカソードに接続される。電源部Ｖ０の負極端子は、平滑コンデンサＣ１の他端、ＩＧＢＴ１２、１４、１６のエミッタおよびダイオードＤ１２、Ｄ１４、Ｄ１６のアノードに接続される。
【0029】
ＩＧＢＴ１１のエミッタは、ダイオードＤ１１のアノード、ＩＧＢＴ１２のコレクタ、ダイオードＤ１２のカソードおよび出力端子ＯＵＴ１に接続される。出力端子ＯＵＴ１は、配線ａ１を通じて負荷４０に接続される。
【0030】
ＩＧＢＴ１３のエミッタは、ダイオードＤ１３のアノード、ＩＧＢＴ１４のコレクタ、ダイオードＤ１４のカソードおよび出力端子ＯＵＴ２に接続される。出力端子ＯＵＴ２は、配線ａ２を通じて負荷４０に接続される。
【0031】
ＩＧＢＴ１５のエミッタは、ダイオードＤ１５のアノード、ＩＧＢＴ１６のコレクタ、ダイオードＤ１６のカソードおよび出力端子ＯＵＴ３に接続される。出力端子ＯＵＴ３は、配線ａ３を通じて負荷４０に接続される。
【0032】
ＩＧＢＴ１１のゲートは、制御回路２０ａの出力端子Ｈ１に接続され、ＩＧＢＴ１２のゲートは、制御回路２０ａの出力端子Ｌ１に接続される。ＩＧＢＴ１３のゲートは、制御回路２０ａの出力端子Ｈ２に接続され、ＩＧＢＴ１４のゲートは、制御回路２０ａの出力端子Ｌ２に接続される。ＩＧＢＴ１５のゲートは、制御回路２０ａの出力端子Ｈ３に接続され、ＩＧＢＴ１６のゲートは、制御回路２０ａの出力端子Ｌ３に接続される。
【0033】
一方、制御回路２０ａは、入力端子ＩＮ１、ＩＮ２、ＩＮ３を有する。また、制御回路２０ａは、シフトレジスタ２１、ＨＶＩＣ（High Voltage Integrated Circuit）２４およびＬＶＩＣ（Low Voltage IC）２５を備える。
【0034】
シフトレジスタ２１は、コントローラ３０から送信された駆動信号ＳＩＮを、入力端子ＩＮ１を介して受信する。なお、駆動信号ＳＩＮは、ＩＧＢＴ１１～１６を駆動するための信号であり、コントローラ３０内部においてＰＷＭ信号にもとづいて生成される。
【0035】
また、シフトレジスタ２１は、コントローラ３０から送信されたクロック信号ＳＣＬＫを、入力端子ＩＮ２を介して受信し、コントローラ３０から送信されたクロック信号ＲＣＬＫを、入力端子ＩＮ３を介して受信する。
【0036】
シフトレジスタ２１は、駆動信号ＳＩＮ、クロック信号ＳＣＬＫおよびクロック信号ＲＣＬＫにもとづいて、ＩＧＢＴ１１、１３、１５をそれぞれ駆動するためのゲート駆動信号ＨＵ（ハイサイドＵ相駆動信号）、ＨＶ（ハイサイドＶ相駆動信号）、ＨＷ（ハイサイドＷ相駆動信号）を生成する。
【0037】
さらに、シフトレジスタ２１は、駆動信号ＳＩＮ、クロック信号ＳＣＬＫおよびクロック信号ＲＣＬＫにもとづいて、ＩＧＢＴ１２、１４、１６をそれぞれ駆動するためのゲート駆動信号ＬＵ（ローサイドＵ相駆動信号）、ＬＶ（ローサイドＶ相駆動信号）、ＬＷ（ローサイドＷ相駆動信号）を生成する。
【0038】
ＨＶＩＣ２４は、ゲート駆動信号ＨＵ、ＨＶ、ＨＷを、ＩＧＢＴ１１、１３、１５を通常運用時においてオンさせるに要するレベルになるように調整する。そして、ＨＶＩＣ２４は、調整したゲート駆動信号ＨＵを、出力端子Ｈ１を介してＩＧＢＴ１１のゲートに向けて出力する。
【0039】
また、ＨＶＩＣ２４は、調整したゲート駆動信号ＨＶを、出力端子Ｈ２を介してＩＧＢＴ１３のゲートに向けて出力する。さらに、調整したゲート駆動信号ＨＷを、出力端子Ｈ３を介してＩＧＢＴ１５のゲートに向けて出力する。
【0040】
ＬＶＩＣ２５は、ゲート駆動信号ＬＵ、ＬＶ、ＬＷを、ＩＧＢＴ１２、１４、１６を通常運用時においてオンさせるに要するレベルになるように調整する。そして、ＬＶＩＣ２５は、調整したゲート駆動信号ＬＵを、出力端子Ｌ１を介してＩＧＢＴ１２のゲートに向けて出力する。
【0041】
また、ＬＶＩＣ２５は、調整したゲート駆動信号ＬＶを、出力端子Ｌ２を介してＩＧＢＴ１４のゲートに向けて出力する。さらに、調整したゲート駆動信号ＬＷを、出力端子Ｌ３を介してＩＧＢＴ１６のゲートに向けて出力する。
【0042】
＜ＰＷＭ信号の生成＞
図３～図５はＰＷＭ信号の生成動作の一例を示す図である。図３において、正弦波ｗ１ａと三角波ｗ１ｂから、ＩＧＢＴ１１を駆動するためのＰＷＭ信号ＨＵｐｗｍと、ＩＧＢＴ１２を駆動するためのＰＷＭ信号ＬＵｐｗｍとがコントローラ３０内で生成される。
図３～図５はＰＷＭ信号の生成動作の一例を示す図である。図３において、正弦波ｗ１ａと三角波ｗ１ｂから、ＩＧＢＴ１１を駆動するためのＰＷＭ信号ＨＵｐｗｍと、ＩＧＢＴ１２を駆動するためのＰＷＭ信号ＬＵｐｗｍとがコントローラ３０内で生成される。
【0043】
図４において、正弦波ｗ２ａと三角波ｗ２ｂから、ＩＧＢＴ１３を駆動するためのＰＷＭ信号ＨＶｐｗｍと、ＩＧＢＴ１４を駆動するためのＰＷＭ信号ＬＶｐｗｍとがコントローラ３０内で生成される。
【0044】
図５において、正弦波ｗ３ａと三角波ｗ３ｂから、ＩＧＢＴ１５を駆動するためのＰＷＭ信号ＨＷｐｗｍと、ＩＧＢＴ１６を駆動するためのＰＷＭ信号ＬＷｐｗｍとがコントローラ３０内で生成される。
【0045】
コントローラ３０では、図３～図５で示したような上記の６つのＰＷＭ信号を合成して駆動信号ＳＩＮを生成し、駆動信号ＳＩＮを出力する。
＜シフトレジスタの構成＞
図６はシフトレジスタの構成の一例を示す図である。シフトレジスタ２１は、入力側フリップフロップ群ｆｆ１と、出力側フリップフロップ群ｆｆ２とを含む。入力側フリップフロップ群ｆｆ１は、Ｄ型フリップフロップＩＣ１～ＩＣ６を含み、クロック信号ＳＣＬＫにもとづいて駆動信号ＳＩＮを保持する。出力側フリップフロップ群ｆｆ２は、クロック信号ＲＣＬＫにもとづいてパラレル信号（ゲート駆動信号ＨＵ、ＨＶ、ＨＷおよびゲート駆動信号ＬＵ、ＬＶ、ＬＷ）を出力する。
＜シフトレジスタの構成＞
図６はシフトレジスタの構成の一例を示す図である。シフトレジスタ２１は、入力側フリップフロップ群ｆｆ１と、出力側フリップフロップ群ｆｆ２とを含む。入力側フリップフロップ群ｆｆ１は、Ｄ型フリップフロップＩＣ１～ＩＣ６を含み、クロック信号ＳＣＬＫにもとづいて駆動信号ＳＩＮを保持する。出力側フリップフロップ群ｆｆ２は、クロック信号ＲＣＬＫにもとづいてパラレル信号（ゲート駆動信号ＨＵ、ＨＶ、ＨＷおよびゲート駆動信号ＬＵ、ＬＶ、ＬＷ）を出力する。
【0046】
ここで、Ｄ型フリップフロップＩＣ１～ＩＣ６のクロック入力端子には、クロック信号ＳＣＬＫが入力される。Ｄ型フリップフロップＩＣ７～ＩＣ１２のクロック入力端子には、クロック信号ＲＣＬＫが入力される。
【0047】
Ｄ型フリップフロップＩＣ１の入力端子Ｄには、駆動信号ＳＩＮが入力される。Ｄ型フリップフロップＩＣ１の出力端子Ｑは、Ｄ型フリップフロップＩＣ２の入力端子ＤおよびＤ型フリップフロップＩＣ７の入力端子Ｄに接続される。
【0048】
Ｄ型フリップフロップＩＣ２の出力端子Ｑは、Ｄ型フリップフロップＩＣ３の入力端子ＤおよびＤ型フリップフロップＩＣ８の入力端子Ｄに接続され、また、Ｄ型フリップフロップＩＣ３の出力端子Ｑは、Ｄ型フリップフロップＩＣ４の入力端子ＤおよびＤ型フリップフロップＩＣ９の入力端子Ｄに接続される。
【0049】
Ｄ型フリップフロップＩＣ４の出力端子Ｑは、Ｄ型フリップフロップＩＣ５の入力端子ＤおよびＤ型フリップフロップＩＣ１０の入力端子Ｄに接続され、また、Ｄ型フリップフロップＩＣ５の出力端子Ｑは、Ｄ型フリップフロップＩＣ６の入力端子ＤおよびＤ型フリップフロップＩＣ１１の入力端子Ｄに接続される。そして、Ｄ型フリップフロップＩＣ６の出力端子Ｑは、Ｄ型フリップフロップＩＣ１２の入力端子Ｄに接続される。
【0050】
そして、Ｄ型フリップフロップＩＣ７の出力端子ＱからはＩＧＢＴ１１を駆動するためのゲート駆動信号ＨＵが出力され、Ｄ型フリップフロップＩＣ８の出力端子ＱからはＩＧＢＴ１３を駆動するためのゲート駆動信号ＨＶが出力され、Ｄ型フリップフロップＩＣ９の出力端子ＱからはＩＧＢＴ１５を駆動するためのゲート駆動信号ＨＷが出力される。ゲート駆動信号ＨＵ、ＨＶ、ＨＷはそれぞれ、ＰＷＭ信号ＨＵｐｗｍ、ＨＶｐｗｍ、ＨＷｐｗｍに対応し、ＨＶＩＣ２４に向けて出力される。
【0051】
さらに、Ｄ型フリップフロップＩＣ１０の出力端子ＱからはＩＧＢＴ１２を駆動するためのゲート駆動信号ＬＵが出力され、Ｄ型フリップフロップＩＣ１１の出力端子ＱからはＩＧＢＴ１４を駆動するためのゲート駆動信号ＬＶが出力され、Ｄ型フリップフロップＩＣ１２の出力端子ＱからはＩＧＢＴ１６を駆動するためのゲート駆動信号ＬＷが出力される。ゲート駆動信号ＬＵ、ＬＶ、ＬＷはそれぞれ、ＰＷＭ信号ＬＵｐｗｍ、ＬＶｐｗｍ、ＬＷｐｗｍに対応し、ＬＶＩＣ２５に向けて出力される。
【0052】
＜シフトレジスタのタイミングチャート＞
図７はシフトレジスタの入力側のタイミングチャートの一例を示す図である。なお、コントローラ３０内で生成されるＰＷＭ信号ＨＵｐｗｍ、ＨＶｐｗｍ、ＨＷｐｗｍの波形およびＰＷＭ信号ＬＵｐｗｍ、ＬＶｐｗｍ、ＬＷｐｗｍの波形も示している。シフトレジスタ２１は、クロック信号ＳＣＬＫで駆動信号ＳＩＮを保持する。
図７はシフトレジスタの入力側のタイミングチャートの一例を示す図である。なお、コントローラ３０内で生成されるＰＷＭ信号ＨＵｐｗｍ、ＨＶｐｗｍ、ＨＷｐｗｍの波形およびＰＷＭ信号ＬＵｐｗｍ、ＬＶｐｗｍ、ＬＷｐｗｍの波形も示している。シフトレジスタ２１は、クロック信号ＳＣＬＫで駆動信号ＳＩＮを保持する。
【0053】
〔タイミングｔ１〕クロック信号ＳＣＬＫの立ち上がりで駆動信号ＳＩＮのＬレベルが保持される。このとき保持されるＬレベルはＰＷＭ信号ＨＵｐｗｍのＬレベルに対応する。
【0054】
〔タイミングｔ２〕クロック信号ＳＣＬＫの立ち上がりで駆動信号ＳＩＮのＨレベルが保持される。このとき保持されるＨレベルはＰＷＭ信号ＨＶｐｗｍのＨレベルに対応する。
【0055】
〔タイミングｔ３〕クロック信号ＳＣＬＫの立ち上がりで駆動信号ＳＩＮのＬレベルが保持される。このとき保持されるＬレベルはＰＷＭ信号ＨＷｐｗｍのＬレベルに対応する。
【0056】
〔タイミングｔ４〕クロック信号ＳＣＬＫの立ち上がりで駆動信号ＳＩＮのＨレベルが保持される。このとき保持されるＨレベルはＰＷＭ信号ＬＵｐｗｍのＨレベルに対応する。
【0057】
〔タイミングｔ５〕クロック信号ＳＣＬＫの立ち上がりで駆動信号ＳＩＮのＬレベルが保持される。このとき保持されるＬレベルはＰＷＭ信号ＬＶｐｗｍのＬレベルに対応する。
【0058】
〔タイミングｔ６〕クロック信号ＳＣＬＫの立ち上がりで駆動信号ＳＩＮのＨレベルが保持される。このとき保持されるＨレベルはＰＷＭ信号ＬＷｐｗｍのＨレベルに対応する。以降同様にして、シフトレジスタ２１により、クロック信号ＳＣＬＫによって駆動信号ＳＩＮが保持される。
【0059】
図８はシフトレジスタの出力側のタイミングチャートの一例を示す図である。シフトレジスタ２１は、クロック信号ＲＣＬＫでシリアルの駆動信号ＳＩＮをパラレルのゲート駆動信号に変換して出力する。主回路１０には、６つのＩＧＢＴが含まれ、クロック信号ＳＣＬＫの６カウント毎に更新後のゲート駆動信号をシフトレジスタ２１が出力することになるので、クロック信号ＳＣＬＫの６カウント目にクロック信号ＲＣＬＫの１パルスが出現することになる。
【0060】
ここで、図６に示したＤ型フリップフロップＩＣ７は、ゲート駆動信号ＨＵ（ＰＷＭ信号ＨＵｐｗｍ）を出力し、Ｄ型フリップフロップＩＣ８は、ゲート駆動信号ＨＶ（ＰＷＭ信号ＨＶｐｗｍ）を出力し、Ｄ型フリップフロップＩＣ９は、ゲート駆動信号ＨＷ（ＰＷＭ信号ＨＷｐｗｍ）を出力する。
【0061】
また、Ｄ型フリップフロップＩＣ１０は、ゲート駆動信号ＬＵ（ＰＷＭ信号ＬＵｐｗｍ）を出力し、Ｄ型フリップフロップＩＣ１１は、ゲート駆動信号ＬＶ（ＰＷＭ信号ＬＶｐｗｍ）を出力し、Ｄ型フリップフロップＩＣ１２は、ゲート駆動信号ＬＷ（ＰＷＭ信号ＬＷｐｗｍ）を出力する。
【0062】
このように、半導体装置１－１では、ＩＧＢＴ１１～１６を駆動するためのＰＷＭ信号がシリアル化された駆動信号ＳＩＮ、駆動信号ＳＩＮを保持するためのクロック信号ＳＣＬＫおよび駆動信号をパラレル化してゲート駆動信号を出力するためのクロック信号ＲＣＬＫを受信する。そして、シリアルの駆動信号ＳＩＮをパラレル信号（６本のゲート駆動信号）に変換してＩＧＢＴ１１～１６を駆動するためのＰＷＭ信号を生成する構成とした。
【0063】
これにより、６本要していた入力ピンを３本に減らすことができ、既存の機能を削除することなく、パッケージのピン数を減らすことができる。また、ピン数を減らすことで余剰になったピンに他の機能を割り当てることが可能になる。
【0064】
＜入力ピン数を６本から２本に減らした半導体装置＃１＞
次に、カウンタ回路を備えて入力ピン数を６本から２本に減らした半導体装置について説明する。図９は半導体装置の構成の一例を示す図である。半導体装置１－２は、主回路１０および制御回路２０ｂを備える。
次に、カウンタ回路を備えて入力ピン数を６本から２本に減らした半導体装置について説明する。図９は半導体装置の構成の一例を示す図である。半導体装置１－２は、主回路１０および制御回路２０ｂを備える。
【0065】
制御回路２０ｂは、入出力端子として、入力端子ＩＮ１、ＩＮ２および出力端子Ｈ１～Ｈ３、Ｌ１～Ｌ３を有する。また、制御回路２０ｂは、シフトレジスタ２１、カウンタ回路２２、ＨＶＩＣ２４およびＬＶＩＣ２５を備える。図２の半導体装置１－１と異なる箇所は、制御回路２０ｂでは入力端子ＩＮ３が無くなり、さらに制御回路２０ｂ内にカウンタ回路２２が含まれることである。その他の構成は図２と同じである。
【0066】
＜カウンタ回路の動作＞
図１０はカウンタ回路の動作を説明するための図である。カウンタ回路２２は、入力端子ＩＮ２を介して入力されたクロック信号ＳＣＬＫを受信するが、クロック信号ＳＣＬＫには、コントローラ３０で生成された識別コードｃｄが付与されている。
図１０はカウンタ回路の動作を説明するための図である。カウンタ回路２２は、入力端子ＩＮ２を介して入力されたクロック信号ＳＣＬＫを受信するが、クロック信号ＳＣＬＫには、コントローラ３０で生成された識別コードｃｄが付与されている。
【0067】
識別コードｃｄは、カウント動作の開始トリガとなる数ビットの符号化コードである。カウンタ回路２２は、識別コードｃｄを認識すると、例えば、識別コードｃｄを認識してから所定ビット数後に６クロックをカウントし、６クロック目に１パルスのクロック信号ＲＣＬＫを生成して出力する（クロック信号ＳＣＬＫが６回カウントされると、１パルスのクロック信号ＲＣＬＫが出力される）。そして、以降同様にして、クロック信号ＳＣＬＫの６クロック目毎に１パルスのクロック信号ＲＣＬＫを生成して出力する。
【0068】
このように、半導体装置１－２では、ＩＧＢＴ１１～１６を駆動するためのＰＷＭ信号がシリアル化された駆動信号ＳＩＮ、および駆動信号ＳＩＮを保持するためのクロック信号ＳＣＬＫを受信し、クロック信号ＳＣＬＫからクロック信号ＲＣＬＫを内部で生成する。そして、シリアルの駆動信号ＳＩＮをパラレル信号（６本のゲート駆動信号）に変換してＩＧＢＴ１１～１６を駆動するためのＰＷＭ信号を生成する構成とした。
【0069】
これにより、６本要していた入力ピンを２本に低減することができ、既存の機能を削除することなく、パッケージのピン数を減らすことができる。また、ピン数を減らすことで余剰になったピンに他の機能を割り当てることが可能になる。
【0070】
＜入力ピン数を６本から２本に減らした半導体装置＃２＞
次に、コンパレータを備えて入力ピン数を６本から２本に減らした半導体装置について説明する。図１１は半導体装置の構成の一例を示す図である。半導体装置１－３は、主回路１０および制御回路２０ｃを備える。制御回路２０ｃは、入出力端子として、入力端子ＩＮ１、ＩＮ２および出力端子Ｈ１～Ｈ３、Ｌ１～Ｌ３を有する。また、制御回路２０ｃは、シフトレジスタ２１、コンパレータ２３ａ（第１のコンパレータ）、コンパレータ２３ｂ（第２のコンパレータ）、ＨＶＩＣ２４およびＬＶＩＣ２５を備える。
次に、コンパレータを備えて入力ピン数を６本から２本に減らした半導体装置について説明する。図１１は半導体装置の構成の一例を示す図である。半導体装置１－３は、主回路１０および制御回路２０ｃを備える。制御回路２０ｃは、入出力端子として、入力端子ＩＮ１、ＩＮ２および出力端子Ｈ１～Ｈ３、Ｌ１～Ｌ３を有する。また、制御回路２０ｃは、シフトレジスタ２１、コンパレータ２３ａ（第１のコンパレータ）、コンパレータ２３ｂ（第２のコンパレータ）、ＨＶＩＣ２４およびＬＶＩＣ２５を備える。
【0071】
図２で上述した制御回路２０ａと異なる箇所は、制御回路２０ｃでは入力端子ＩＮ３が無くなり、さらに制御回路２０ｃ内にコンパレータ２３ａ、２３ｂが含まれることである。一方、コントローラ３０ａは、プロセッサ３１と昇圧回路３２を含み、プロセッサ３１から昇圧回路３２に対してスイッチ制御信号ｂ１、ｂ２、ｂ３が出力されている。その他の構成は図２と同じである。
【0072】
＜昇圧回路の構成＞
図１２は昇圧回路の構成の一例を示す図である。昇圧回路３２は、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３および直列接続された電源部Ｖ１、Ｖ２を備える。トランジスタＴｒ１、Ｔｒ２、Ｔｒ３は、ＮＰＮトランジスタである。また、電源部Ｖ１、Ｖ２は共にＥ［Ｖ］を出力するものとする。
図１２は昇圧回路の構成の一例を示す図である。昇圧回路３２は、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３および直列接続された電源部Ｖ１、Ｖ２を備える。トランジスタＴｒ１、Ｔｒ２、Ｔｒ３は、ＮＰＮトランジスタである。また、電源部Ｖ１、Ｖ２は共にＥ［Ｖ］を出力するものとする。
【0073】
電源部Ｖ１の正極端子は、トランジスタＴｒ１のコレクタに接続され、トランジスタＴｒ１のエミッタは、トランジスタＴｒ２のコレクタ、トランジスタＴｒ３のコレクタおよび出力端子ｂ０に接続される。出力端子ｂ０からクロック合成信号ＳＣＬＫ＋ＲＣＬＫが出力される。トランジスタＴｒ２のエミッタは、電源部Ｖ２の負極端子に接続される。
【0074】
電源部Ｖ２の正極端子は、電源部Ｖ１の負極端子およびトランジスタＴｒ３のエミッタに接続される。なお、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３のベースには、プロセッサ３１からのスイッチ制御信号ｂ１、ｂ２、ｂ３がそれぞれ入力される。
【0075】
＜昇圧回路の動作およびクロック信号の生成＞
図１３～図１５は昇圧回路の動作を説明するための図である。
〔ステップＳ１〕昇圧回路３２のトランジスタＴｒ１、Ｔｒ２、Ｔｒ３のベースに対して、プロセッサ３１から送信されたスイッチ制御信号ｂ１、ｂ２、ｂ３にもとづいて、トランジスタＴｒ１がオフ、トランジスタＴｒ２がオン、トランジスタＴｒ３がオフとなる。
図１３～図１５は昇圧回路の動作を説明するための図である。
〔ステップＳ１〕昇圧回路３２のトランジスタＴｒ１、Ｔｒ２、Ｔｒ３のベースに対して、プロセッサ３１から送信されたスイッチ制御信号ｂ１、ｂ２、ｂ３にもとづいて、トランジスタＴｒ１がオフ、トランジスタＴｒ２がオン、トランジスタＴｒ３がオフとなる。
【0076】
このとき、出力端子ｂ０と電源部Ｖ２の負極端子（トランジスタＴｒ２のエミッタ）との間の電圧は０［Ｖ］になるので、クロック合成信号ＳＣＬＫ＋ＲＣＬＫは０［Ｖ］である。
【0077】
〔ステップＳ２〕昇圧回路３２のトランジスタＴｒ１、Ｔｒ２、Ｔｒ３のベースに対して、プロセッサ３１から送信されたスイッチ制御信号ｂ１、ｂ２、ｂ３にもとづいて、トランジスタＴｒ１がオフ、トランジスタＴｒ２がオフ、トランジスタＴｒ３がオンとなる。
【0078】
このとき、出力端子ｂ０と電源部Ｖ２の負極端子との間の電圧は電源部Ｖ２から供給されるＥ［Ｖ］になるので、クロック合成信号ＳＣＬＫ＋ＲＣＬＫはＥ［Ｖ］である。
〔ステップＳ３〕ステップＳ２の制御開始から所定期間経過後に、昇圧回路３２のトランジスタＴｒ１、Ｔｒ２、Ｔｒ３のベースに対して、プロセッサ３１から送信されたスイッチ制御信号ｂ１、ｂ２、ｂ３にもとづいて、トランジスタＴｒ１がオン、トランジスタＴｒ２がオフ、トランジスタＴｒ３がオフとなる。
〔ステップＳ３〕ステップＳ２の制御開始から所定期間経過後に、昇圧回路３２のトランジスタＴｒ１、Ｔｒ２、Ｔｒ３のベースに対して、プロセッサ３１から送信されたスイッチ制御信号ｂ１、ｂ２、ｂ３にもとづいて、トランジスタＴｒ１がオン、トランジスタＴｒ２がオフ、トランジスタＴｒ３がオフとなる。
【0079】
このとき、出力端子ｂ０と電源部Ｖ２の負極端子との間の電圧は電源部Ｖ１から供給されるＥ［Ｖ］と、電源部Ｖ２から供給されるＥ［Ｖ］との和の２Ｅ［Ｖ］になるので、クロック合成信号ＳＣＬＫ＋ＲＣＬＫは２Ｅ［Ｖ］である。
【0080】
図１６は昇圧回路から出力されるクロック合成信号を示す図である。図１３のステップＳ１において、出力端子ｂ０と電源部Ｖ２の負極端子との間の電圧は０［Ｖ］になるので、クロック合成信号ＳＣＬＫ＋ＲＣＬＫは０［Ｖ］である。
【0081】
また、図１４のステップＳ２において、出力端子ｂ０と電源部Ｖ２の負極端子との間の電圧は電源部Ｖ２から供給されるＥ［Ｖ］になるので、クロック合成信号ＳＣＬＫ＋ＲＣＬＫはＥ［Ｖ］である。Ｅ［Ｖ］のときのクロック合成信号ＳＣＬＫ＋ＲＣＬＫは、クロック信号ＳＣＬＫに相当する。
【0082】
さらに、図１５のステップＳ３において、出力端子ｂ０と電源部Ｖ２の負極端子との間の電圧は電源部Ｖ１から供給されるＥ［Ｖ］と、電源部Ｖ２から供給されるＥ［Ｖ］との和の２Ｅ［Ｖ］になるので、クロック合成信号ＳＣＬＫ＋ＲＣＬＫは２Ｅ［Ｖ］である。２Ｅ［Ｖ］のときのクロック合成信号ＳＣＬＫ＋ＲＣＬＫは、クロック信号ＲＣＬＫに相当する。
【0083】
このように、１クロックから５クロックまでのクロック振幅をＥ［Ｖ］にして１クロックから５クロックまでのクロック信号をクロック信号ＳＣＬＫとし、６クロック目のクロック振幅を２Ｅ［Ｖ］に昇圧して６クロック目のクロック信号をクロック信号ＲＣＬＫとする。このような昇圧回路３２の構成により、クロック合成信号ＳＣＬＫ＋ＲＣＬＫを生成することができる。
【0084】
＜コンパレータの構成および動作＞
図１７はコンパレータの構成および動作を説明するための図である。コンパレータ２３ａの非反転入力端子（＋）には、クロック合成信号ＳＣＬＫ＋ＲＣＬＫが入力され、コンパレータ２３ｂの非反転入力端子（＋）には、クロック合成信号ＳＣＬＫ＋ＲＣＬＫが入力される。
図１７はコンパレータの構成および動作を説明するための図である。コンパレータ２３ａの非反転入力端子（＋）には、クロック合成信号ＳＣＬＫ＋ＲＣＬＫが入力され、コンパレータ２３ｂの非反転入力端子（＋）には、クロック合成信号ＳＣＬＫ＋ＲＣＬＫが入力される。
【0085】
コンパレータ２３ａの反転入力端子（－）には、基準電圧Ｖａが印加され、コンパレータ２３ｂの反転入力端子（－）には、基準電圧Ｖｂが印加される。なお、Ｖａ＜Ｖｂである。そして、コンパレータ２３ａの出力端子からはクロック信号ＳＣＬＫが出力され、コンパレータ２３ｂの出力端子からはクロック信号ＲＣＬＫが出力される。
【0086】
この場合、コンパレータ２３ａは、クロック合成信号ＳＣＬＫ＋ＲＣＬＫのレベルが基準電圧Ｖａよりも高く、基準電圧Ｖｂよりも低い場合、クロック信号ＳＣＬＫを出力する。コンパレータ２３ｂは、クロック合成信号ＳＣＬＫ＋ＲＣＬＫのレベルが基準電圧Ｖｂよりも高い場合、クロック信号ＲＣＬＫを出力する。
【0087】
このように、半導体装置１－３では、ＩＧＢＴ１１～１６を駆動するためのＰＷＭ信号がシリアル化された駆動信号ＳＩＮ、および駆動信号ＳＩＮを保持するためのクロック信号ＳＣＬＫと、駆動信号ＳＩＮからパラレルのゲート駆動信号を生成するためのクロック信号ＲＣＬＫとが合成されたクロック合成信号ＳＣＬＫ＋ＲＣＬＫを受信する。
【0088】
そして、制御回路２０ｃ内部でクロック合成信号ＳＣＬＫ＋ＲＣＬＫをクロック信号ＳＣＬＫと、クロック信号ＲＣＬＫとに分離して、シリアルの駆動信号ＳＩＮをパラレル信号（６本のゲート駆動信号）に変換してＩＧＢＴ１１～１６を駆動するためのＰＷＭ信号を生成する構成とした。
【0089】
これにより、６本要していた入力ピンを２本に低減することができ、既存の機能を削除することなく、パッケージのピン数を減らすことができる。また、ピン数を減らすことで余剰になったピンに他の機能を割り当てることが可能になる。
【0090】
以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。さらに、前述した実施の形態のうちの任意の２以上の構成（特徴）を組み合わせたものであってもよい。
【符号の説明】
【0091】
１ 半導体装置
１ａ 主回路
１ａ１、１ａ３、１ａ５ ハイサイドスイッチ素子
１ａ２、１ａ４、１ａ６ ローサイドスイッチ素子
１ｂ 制御回路
４０ 負荷
ａ１、ａ２、ａ３ 配線
ＩＮ１、ＩＮ２、ＩＮ３ 入力端子
ＳＩＮ 駆動信号
ＳＣＬＫ 第１のクロック信号
ＲＣＬＫ 第２のクロック信号
１ａ 主回路
１ａ１、１ａ３、１ａ５ ハイサイドスイッチ素子
１ａ２、１ａ４、１ａ６ ローサイドスイッチ素子
１ｂ 制御回路
４０ 負荷
ａ１、ａ２、ａ３ 配線
ＩＮ１、ＩＮ２、ＩＮ３ 入力端子
ＳＩＮ 駆動信号
ＳＣＬＫ 第１のクロック信号
ＲＣＬＫ 第２のクロック信号
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】