(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024171896
(43)【公開日】2024-12-12
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20241205BHJP
H01L 21/336 20060101ALI20241205BHJP
H01L 29/739 20060101ALI20241205BHJP
H01L 29/12 20060101ALI20241205BHJP
【FI】
H01L29/78 652D
H01L29/78 652M
H01L29/78 653C
H01L29/78 652K
H01L29/78 652C
H01L29/78 652Q
H01L29/78 652F
H01L29/78 652S
H01L29/78 652J
H01L29/78 658G
H01L29/78 658A
H01L29/78 658F
H01L29/78 655A
H01L29/78 652T
【審査請求】未請求
【請求項の数】20
【出願形態】OL
(21)【出願番号】P 2023089175
(22)【出願日】2023-05-30
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】弁理士法人あい特許事務所
(72)【発明者】
【氏名】牧野 竜市
(57)【要約】
【課題】電気的特性を向上できる半導体装置を提供する。
【解決手段】半導体装置1Aは、第1主面3を有するチップ2と、第1主面3の表層部に形成されたn型の第1半導体領域8と、第1半導体領域8に位置されるように第1主面3に形成され、断面視で第1側壁30a、第2側壁30bおよび底壁30cを有するトレンチ型のソース構造30と、第1主面3の表層部においてソース構造30に沿う領域に形成され、断面視でソース構造30の中央部を通過する仮想鉛直線Lzに対して左右非対称な断面レイアウトを有するp型のコンタクト領域50と、を含む。
【選択図】
図6
【特許請求の範囲】
【請求項1】
SiCを含み、主面を有するチップと、
前記主面の表層部に形成された第1導電型の半導体領域と、
前記半導体領域に位置されるように前記主面に形成され、断面視で第1側壁、第2側壁および底壁を有するトレンチ型のソース構造と、
前記主面の表層部において前記ソース構造の前記第2側壁および前記底壁に沿う領域に形成され、断面視で前記ソース構造の中央部を通過する仮想鉛直線に対して左右非対称な断面レイアウトを有する第2導電型のコンタクト領域と、を含む、半導体装置。
【請求項2】
前記コンタクト領域は、前記第2側壁側の第2導電型不純物濃度が前記第1側壁側の第2導電型不純物濃度よりも高い濃度分布を有している、請求項1に記載の半導体装置。
【請求項3】
前記コンタクト領域は、前記ソース構造の前記第1側壁に沿う領域に形成されていない、請求項1に記載の半導体装置。
【請求項4】
前記コンタクト領域は、前記第2側壁の上端側において前記主面に沿って水平方向に延びる部分を有している、請求項3に記載の半導体装置。
【請求項5】
前記コンタクト領域は、前記ソース構造の前記底壁のうち前記仮想鉛直線に対して前記第1側壁側の部分に沿う第1領域、および、前記ソース構造の前記底壁のうち前記仮想鉛直線に対して前記第2側壁側の部分に沿う第2領域を含み、
前記第1領域は、第1厚さを有し、
前記第2領域は、前記第1厚さとは異なる第2厚さを有している、請求項1に記載の半導体装置。
【請求項6】
前記第2厚さは、前記第1厚さよりも大きい、請求項5に記載の半導体装置。
【請求項7】
前記主面の表層部において前記ソース構造の周囲に形成された第1導電型のソース領域をさらに含む、請求項1~6のいずれか一項に記載の半導体装置。
【請求項8】
前記ソース領域は、
前記主面の表層部において前記ソース構造の前記第1側壁に沿う領域に形成された第1ソース領域と、
前記主面の表層部において前記ソース構造の前記第2側壁に沿う領域に形成され、前記第1ソース領域とは異なる断面レイアウトを有する第2ソース領域と、を含む、請求項7に記載の半導体装置。
【請求項9】
前記半導体領域に位置されるように前記主面に形成されたトレンチ型のゲート構造をさらに含み、
前記ソース構造は、前記ゲート構造から間隔を空けて前記主面に形成され、
前記コンタクト領域は、前記ゲート構造から間隔を空けて形成されている、請求項1~6のいずれか一項に記載の半導体装置。
【請求項10】
前記ソース構造は、前記ゲート構造の深さとは異なる深さを有している、請求項9に記載の半導体装置。
【請求項11】
前記ソース構造の深さは、前記ゲート構造の深さよりも大きい、請求項10に記載の半導体装置。
【請求項12】
前記主面の表層部に形成された第2導電型のボディ領域をさらに含み、
前記ソース構造は、前記ボディ領域を貫通し、
前記コンタクト領域は、前記ボディ領域の不純物濃度よりも高い不純物濃度を有し、前記ボディ領域に電気的に接続されている、請求項1~6のいずれか一項に記載の半導体装置。
【請求項13】
前記チップ内において前記ソース構造の前記底壁に沿う領域に形成された第2導電型のウェル領域をさらに含み、
前記コンタクト領域は、前記ウェル領域の不純物濃度よりも高い不純物濃度を有し、前記ウェル領域内において前記ソース構造に沿う領域に形成された部分を有している、請求項1~6のいずれか一項に記載の半導体装置。
【請求項14】
前記ウェル領域は、前記チップ内において前記ソース構造の前記第1側壁、前記第2側壁および前記底壁に沿う領域に形成されている、請求項13に記載の半導体装置。
【請求項15】
SiCを含み、主面を有するチップと、
前記主面の表層部に形成された第1導電型の半導体領域と、
前記半導体領域に位置されるように前記主面に形成され、断面視で第1側壁、第2側壁および底壁を区画するトレンチ、前記トレンチの壁面を被覆する絶縁膜、および、前記絶縁膜を挟んで前記トレンチに埋設された埋設電極を有するソース構造と、
前記主面の表層部において前記ソース構造の前記第1側壁に沿う領域に形成された第1導電型のソース領域と、
前記主面の表層部において前記ソース構造の前記第2側壁に沿う領域に形成され、前記ソース構造を挟んで前記ソース領域に対向する第2導電型のコンタクト領域と、を含む、半導体装置。
【請求項16】
前記コンタクト領域は、前記主面の表層部において前記ソース構造の前記第2側壁および前記底壁に沿う領域に形成されている、請求項15に記載の半導体装置。
【請求項17】
前記ソース領域は、前記トレンチから露出し、
前記コンタクト領域は、前記トレンチから露出している、請求項15に記載の半導体装置。
【請求項18】
前記絶縁膜は、前記主面から前記トレンチの前記底壁側に間隔を空けて前記トレンチの前記壁面を被覆し、前記トレンチの上端部において前記第1側壁側の第1窓部および前記第2側壁側の第2窓部を区画し、
前記埋設電極は、前記第1窓部および前記第2窓部を露出させるように前記主面から前記トレンチの前記底壁側に間隔を空けて前記トレンチに埋設され、
前記ソース領域は、前記第1窓部から露出し、
前記コンタクト領域は、前記第2窓部から露出している、請求項15に記載の半導体装置。
【請求項19】
前記主面の表層部において前記ソース構造の前記第2側壁に沿う領域に形成された第1導電型の第2ソース領域をさらに含み、
前記コンタクト領域は、前記ソース構造および前記第2ソース領域の間の領域に介在された部分を有している、請求項15~18のいずれか一項に記載の半導体装置。
【請求項20】
前記主面の上で前記埋設電極、前記ソース領域および前記コンタクト領域に電気的に接続されたソース電極をさらに含む、請求項15~18のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
特許文献1は、トレンチゲート構造、および、当該トレンチゲート構造に隣り合う保護トレンチ構造を含む半導体装置を開示している。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第2017/0040423号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
実施形態は、電気的特性を向上できる半導体装置を提供する。
【課題を解決するための手段】
【0005】
実施形態は、主面を有するチップと、前記主面の表層部に形成された第1導電型の半導体領域と、前記半導体領域に位置されるように前記主面に形成され、断面視で第1側壁、第2側壁および底壁を有するトレンチ型のソース構造と、前記主面の表層部において前記ソース構造の前記第2側壁および前記底壁に沿う領域に形成され、断面視で前記ソース構造の中央部を通過する仮想鉛直線に対して左右非対称な断面レイアウトを有する第2導電型のコンタクト領域と、を含む、半導体装置を提供する。
【0006】
実施形態は、主面を有するチップと、前記主面の表層部に形成された第1導電型の半導体領域と、前記半導体領域に位置されるように前記主面に形成され、断面視で第1側壁、第2側壁および底壁を区画するトレンチ、前記トレンチの壁面を被覆する絶縁膜、および、前記絶縁膜を挟んで前記トレンチに埋設された埋設電極を有するソース構造と、前記主面の表層部において前記ソース構造の前記第1側壁に沿う領域に形成された第1導電型のソース領域と、前記主面の表層部において前記ソース構造の前記第2側壁に沿う領域に形成され、前記ソース構造を挟んで前記ソース領域に対向する第2導電型のコンタクト領域と、を含む、半導体装置を提供する。
【0007】
上述のまたはさらに他の目的、特徴および効果は、添付図面の参照によって説明される実施形態により明らかにされる。
【図面の簡単な説明】
【0008】
【
図1】
図1は、第1実施形態に係る半導体装置を示す平面図である。
【
図3】
図3は、第1主面のレイアウト例を示す平面図である。
【
図4】
図4は、第1主面の一要部のレイアウト例を示す拡大平面図である。
【
図6】
図6は、
図4に示す構造物の一要部を示す拡大断面図である。
【
図9】
図9は、半導体装置の製造に使用されるウエハを示す概略図である。
【
図11】
図11は、参考例に係る半導体装置の電気的特性を示すグラフである。
【
図12】
図12は、第1実施形態に係る半導体装置の電気的特性を示すグラフである。
【
図13】
図13は、第2実施形態に係る半導体装置の一要部を示す拡大平面図である。
【
図16】
図16は、第3実施形態に係る半導体装置の一要部を示す拡大平面図である。
【
図19】
図19は、第1変形例に係るソース構造を示す断面図である。
【
図20】
図20は、第2変形例に係るソース構造を示す断面図である。
【
図21】
図21は、第3変形例に係るソース構造を示す断面図である。
【
図22】
図22は、第1変形例に係るコンタクト領域を示す断面図である。
【
図23】
図23は、第2変形例に係るコンタクト領域を示す断面図である。
【
図24】
図24は、第3変形例に係るコンタクト領域を示す断面図である。
【
図25】
図25は、第4変形例に係るコンタクト領域を示す断面図である。
【
図26】
図26は、変形例に係るウェル領域を示す断面図である。
【発明を実施するための形態】
【0009】
以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、いずれも模式図であり、厳密に図示されたものではなく、相対的な位置関係、縮尺、比率、角度等は必ずしも一致しない。添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
【0010】
この明細書において「ほぼ(substantially)」の文言が使用される場合、この文言は、比較対象の数値(形態)と等しい数値(形態)を含む他、比較対象の数値(形態)を基準とする±10%の範囲の数値誤差(形態誤差)も含む。以下の説明では「第1」、「第2」、「第3」等の文言が使用されるが、これらは説明順序を明確にするために各構造の名称に付された記号であり、各構造の名称を限定する趣旨で付されていない。
【0011】
以下の説明では、「p型」または「n型」を用いて半導体(不純物)の導電型が示されるが、「p型」が「第1導電型」と称され、「n型」が「第2導電型」と称されてもよい。むろん、「n型」が「第1導電型」と称され、「p型」が「第2導電型」と称されてもよい。「p型」は3価元素に起因する導電型であり、「n型」は5価元素に起因する導電型である。3価元素は、ホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも1種である。5価元素は、窒素、リン、ヒ素、アンチモンおよびビスマスのうちの少なくとも1種である。
【0012】
図1は、第1実施形態に係る半導体装置1Aを示す平面図である。
図2は、
図1に示すII-II線に沿う断面図である。
図3は、第1主面3のレイアウト例を示す平面図である。
図4は、第1主面3の一要部のレイアウト例を示す拡大平面図である。
図5は、
図4に示すV-V線に沿う断面図である。
図6は、
図4に示す構造物の一要部を示す拡大断面図である。
図7は、
図6に示すゲート構造20の拡大断面図である。
図8は、
図6に示すソース構造30の拡大断面図である。
【0013】
図1~
図8を参照して、半導体装置1Aは、デバイス構造の一例としての絶縁ゲート型のトランジスタ構造Trを有する半導体スイッチング装置である。トランジスタ構造Trは、縦型構造を有している。半導体装置1Aは、SiC単結晶を含むチップ2を有するSiC半導体装置である。チップ2は、「SiCチップ」または「半導体チップ」と称されてもよい。
【0014】
チップ2は、この形態(this embodiment)では、六方晶のSiC単結晶からなり、直方体形状に形成されている。六方晶のSiC単結晶は、2H(Hexagonal)-SiC単結晶、4H-SiC単結晶、6H-SiC単結晶等を含む複数種のポリタイプを有している。この形態では、チップ2が4H-SiC単結晶からなる例が示されるが、チップ2は他のポリタイプからなっていてもよい。
【0015】
チップ2は、一方側の第1主面3、他方側の第2主面4、ならびに、第1主面3および第2主面4を接続する第1~第4側面5A~5Dを有している。第1主面3および第2主面4は、鉛直方向Zから見た平面視(以下、単に「平面視」という。)において四角形状に形成されている。鉛直方向Zは、チップ2の厚さ方向や第1主面3(第2主面4)の法線方向でもある。第1主面3および第2主面4は、平面視において正方形状または長方形状に形成されていてもよい。
【0016】
第1主面3および第2主面4は、SiC単結晶のc面によって形成されていることが好ましい。この場合、第1主面3はSiC単結晶のシリコン面((0001)面)によって形成され、第2主面4はSiC単結晶のカーボン面((000ー1)面)によって形成されていることが好ましい。
【0017】
第1側面5Aおよび第2側面5Bは、第1主面3に沿う第1方向Xに延び、第1主面3に沿って第1方向Xに交差する第2方向Yに対向している。具体的には、第2方向Yは、第1方向Xに直交している。第3側面5Cおよび第4側面5Dは、第2方向Yに延び、第1方向Xに対向している。
【0018】
この形態では、第1方向XがSiC単結晶のm軸方向([1-100]方向)であり、第2方向YがSiC単結晶のa軸方向([11-20]方向)である。むろん、第1方向XがSiC単結晶のa軸方向であり、第2方向YがSiC単結晶のm軸方向であってもよい。以下では、第1主面3に沿って延びる方向が「水平方向」と表現されることがある。水平方向は、第1方向Xおよび第2方向Yによって形成されるXY平面(水平面)でもあり、鉛直方向Zに直交している。
【0019】
チップ2(第1主面3および第2主面4)は、SiC単結晶のc面に対して所定のオフ方向に所定の角度で傾斜したオフ角を有している。つまり、SiC単結晶のc軸((0001)軸)は、鉛直線からオフ方向に向けてオフ角分だけ傾斜している。また、SiC単結晶のc面は、水平面に対してオフ角分だけ傾斜している。
【0020】
オフ方向は、SiC単結晶のa軸方向(つまり第2方向Y)であることが好ましい。オフ角は、0°を超えて10°以下であってもよい。オフ角は、0°を超えて1°以下、1°以上2.5°以下、2.5°以上5°以下、5°以上7.5°以下、および、7.5°以上10°以下のうちの少なくとも1つの範囲に属する値を有していてもよい。
【0021】
オフ角は、5°以下であることが好ましい。オフ角は、2°以上4.5°以下であることが特に好ましい。オフ角は、典型的には、4°±0.1°の範囲に設定される。この明細書は、オフ角が0°である形態(つまり、第1主面3がc面に対してジャスト面である形態)を除外しない。
【0022】
チップ2は、この形態では、第1半導体層6および第2半導体層7を含む積層構造を有している。第1半導体層6は、SiC単結晶(半導体単結晶)を含む基板(SiC基板)からなり、前述のオフ方向およびオフ角を有している。第1半導体層6は、第2主面4を形成し、第1~第4側面5A~5Dの一部を形成している。
【0023】
第1半導体層6は、10μm以上500μm以下の厚さを有していてもよい。第1半導体層6の厚さは、10μm以上50μm以下、50μm以上100μm以下、100μm以上150μm以下、150μm以上200μm以下、200μm以上300μm以下、300μm以上400μm以下、および、400μm以上500μm以下のうちの少なくとも1つの範囲に属する値を有していてもよい。
【0024】
第2半導体層7は、SiC単結晶(半導体単結晶)を含むエピタキシャル層(SiCエピタキシャル層)からなり、第1半導体層6の上に積層されている。第2半導体層7は、前述のオフ方向およびオフ角を有している。第2半導体層7は、第1主面3を形成し、第1~第4側面5A~5Dの一部を形成している。第2半導体層7は、第1半導体層6の厚さ未満の厚さを有していることが好ましい。第2半導体層7の厚さは、第1半導体層6の厚さよりも大きくてもよい。
【0025】
第2半導体層7の厚さは、5μm以上50μm以下であってもよい。第2半導体層7の厚さは、5μm以上10μm以下、10μm以上15μm以下、15μm以上20μm以下、20μm以上25μm以下、25μm以上30μm以下、30μm以上35μm以下、35μm以上40μm以下、40μm以上45μm、および、45μm以上50μm以下のうちの少なくとも1つの範囲に属する値を有していてもよい。
【0026】
半導体装置1Aは、第2主面4の表層部に形成されたn型の第1半導体領域8を含む。第1半導体領域8には、高電位(第1電位)としてのドレイン電位が付与される。第1半導体領域8は、「ドレイン領域」と称されてもよい。第1半導体領域8は、第2主面4に沿って層状に延び、第2主面4および第1~第4側面5A~5Dから露出している。
【0027】
第1半導体領域8は、第1半導体層6に形成されている。第1半導体領域8は、第1半導体層6の下端(第2主面4)および第1半導体層6の上端(第2半導体層7)の間の厚さ範囲の全域に形成され、第2半導体層7に接続されている。第1半導体領域8は、この形態では、n型の第1半導体層6を利用して形成され、第1半導体層6の厚さに対応した厚さを有している。第1半導体領域8は、チップ2の第2主面4の表層部側にn型不純物を導入することによって形成されていてもよい。
【0028】
半導体装置1Aは、第1主面3の表層部に形成されたn型の第2半導体領域9を含む。第2半導体領域9は、「ドリフト領域」と称されてもよい。第2半導体領域9は、第1半導体領域8の不純物濃度よりも低い不純物濃度を有している。第2半導体領域9は、第1主面3に沿って層状に延び、チップ2の内部において第1半導体領域8に電気的に接続されている。第2半導体領域9は、第1主面3および第1~第4側面5A~5Dから露出している。
【0029】
第2半導体領域9は、第2半導体層7に形成されている。第2半導体領域9は、第1半導体層6の上端(第1半導体領域8)および第2半導体層7の上端(第1主面3)の間の厚さ範囲の全域に形成され、第1半導体層6(第1半導体領域8)に接続されている。第2半導体領域9は、この形態では、n型の第2半導体層7を利用して形成され、第2半導体層7の厚さに対応した厚さを有している。第2半導体領域9は、チップ2の第1主面3の表層部側にn型不純物を導入することによって形成されていてもよい。
【0030】
半導体装置1Aは、第1主面3に形成された第1面部10、第2面部11および第1~第4接続面部12A~12Dを含む。第1面部10、第2面部11および第1~第4接続面部12A~12Dは、第1主面3においてメサ13を区画している。第1面部10、第2面部11および第1~第4接続面部12A~12D(つまりメサ13)は、チップ2(第1主面3)の構成要素と見做されてもよい。
【0031】
第1面部10が「活性面(active surface)」と称され、第2面部11が「外周面(outer surface)」と称され、第1~第4接続面部12A~12Dが「接続面(connecting surface)」と称され、メサ13が「活性メサ(active mesa)」と称されてもよい。
【0032】
第1面部10は、第1主面3の周縁(第1~第4側面5A~5D)から内方に間隔を空けて形成されている。第1面部10は、水平方向に延びる平坦面を有している。第1面部10は、この形態では、c面(Si面)によって形成され、第2半導体領域9(第2半導体層7)を露出させている。第1面部10は、この形態では、平面視において第1~第4側面5A~5Dに平行な4辺を有する四角形状に形成されている。第1面部10の平面積は、第1主面3の平面積の50%以上90%以下であることが好ましい。
【0033】
第2面部11は、第1面部10に対して第1主面3の周縁部側に位置され、第1面部10の高さ位置からチップ2の厚さ方向(第2主面4側)に窪んでいる。第2面部11は、平面視において第1面部10に沿って帯状に延び、第1面部10を取り囲む環状(具体的には四角環状)に形成されている。第2面部11は、第1~第4側面5A~5Dに連なっている。
【0034】
第2面部11は、第1面部10に対してほぼ平行に形成され、水平方向に延びる平坦面を有している。第2面部11は、この形態では、c面(Si面)によって形成されている。第2面部11は、第1半導体領域8(第1半導体層6)から間隔を空けて第2半導体領域9(第2半導体層7)に形成されている。つまり、第2面部11は、第2半導体領域9の厚さ未満の深さで窪み、第2半導体領域9(第2半導体層7)を露出させている。
【0035】
第2面部11は、0.1μm以上3μm以下の深さを有している。第2面部11の深さは、0.1μm以上0.5μm以下、0.5μm以上1μm以下、1μm以上1.5μm以下、1.5μm以上2μm以下、2μm以上2.5μm以下、および、2.5μm以上3μm以下のうちの少なくとも1つの範囲に属する値を有していてもよい。第2面部11の深さは、1.5μm以上2.5μm以下であることが好ましい。
【0036】
第1~第4接続面部12A~12Dは、鉛直方向Zに延び、第1面部10および第2面部11に接続されている。第1接続面部12Aは第1側面5A側に位置され、第2接続面部12Bは第2側面5B側に位置され、第3接続面部12Cは第3側面5C側に位置され、第4接続面部12Dは第4側面5D側に位置されている。第1接続面部12Aおよび第2接続面部12Bは、第1方向Xに延び、第2方向Yに対向している。第3接続面部12Cおよび第4接続面部12Dは、第2方向Yに延び、第1方向Xに対向している。
【0037】
第1~第4接続面部12A~12Dは、第1面部10および第2面部11の間をほぼ垂直に延び、四角柱状のメサ13を区画していてもよい。第1~第4接続面部12A~12Dは、第1面部10から第2面部11に向けて斜め下り傾斜し、四角錘台状のメサ13を区画していてもよい。このように、メサ13は、第1主面3において第2半導体領域9に突状に区画されている。メサ13は、第2半導体領域9(第2半導体層7)のみに形成され、第1半導体領域8(第1半導体層6)には形成されていない。
【0038】
半導体装置1Aは、チップ2(第1主面3)に設定された活性領域14を含む。活性領域14は、デバイス構造(トランジスタ構造Tr)を含み、出力電流(ドレイン電流)が生成される領域である。活性領域14は、チップ2(第1主面3)の内方部に設定されている。具体的には、活性領域14は、第1面部10に設定されている。
【0039】
半導体装置1Aは、チップ2において活性領域14外に設定された外周領域15を含む。外周領域15は、デバイス構造(トランジスタ構造Tr)を含まない領域である。外周領域15は、チップ2(第1主面3)の周縁部に設定されている。具体的には、外周領域15は、第2面部11に設定されている。つまり、外周領域15は、平面視において第1面部10の周縁および第2面部11の周縁の間の領域に設定されている。
【0040】
半導体装置1Aは、第1主面3(第1面部10)の表層部に形成されたp型のボディ領域16を含む。ボディ領域16は、「チャネル領域」、「ベース領域」等と称されてもよい。ボディ領域16は、第2半導体領域9の底部から第1主面3側に間隔を空けて形成され、第1主面3に沿って層状に延びている。ボディ領域16は、この形態では、第1面部10の全域に形成され、第1~第4接続面部12A~12Dから露出していている。ボディ領域16は、第1~第4接続面部12A~12Dから内方に間隔を空けて形成されていてもよい。
【0041】
半導体装置1Aは、第1主面3(第1面部10)に形成されたトレンチ電極型の複数のゲート構造20を含む。ゲート構造20は、「トレンチゲート構造」、「第1トレンチ構造」、「トレンチ構造」等と称されてもよい。複数のゲート構造20には、制御電位としてのゲート電位が付与される。複数のゲート構造20は、ゲート電位に応答してボディ領域16内におけるチャネルの反転および非反転を制御する。
【0042】
複数のゲート構造20は、第1面部10の周縁(第1~第4接続面部12A~12D)から内方に間隔を空けて第1面部10に形成されている。複数のゲート構造20は、平面視において第1方向Xに間隔を空けて配列され、第2方向Yに延びる帯状にそれぞれ形成されている。つまり、複数のゲート構造20は、平面視において第2方向Yに延びるストライプ状に配列されている。
【0043】
複数のゲート構造20は、第2半導体領域9に至るようにボディ領域16を貫通し、第2半導体領域9の底部から第1面部10側に間隔を空けて形成されている。複数のゲート構造20は、第1主面3(第1面部10)に対してほぼ垂直に形成されている。
【0044】
複数のゲート構造20は、断面視において第1方向Xの一方側(第3側面5C側)の第1側壁20a、第1方向Xの他方側(第4側面5D側)の第2側壁20b、ならびに、第1側壁20aおよび第2側壁20bを接続する底壁20cをそれぞれ有している。
【0045】
第1側壁20aおよび第2側壁20bは、SiC単結晶のa面((11-20)面)によってそれぞれ形成されている。むろん、第1側壁20aおよび第2側壁20bは、ゲート構造20の延在方向に応じてSiC単結晶のm面((1-100)面)によってそれぞれ形成されていてもよい。第1側壁20aおよび第2側壁20bは、第1主面3に対してほぼ垂直に形成されている。底壁20cは、SiC単結晶のc面(Si面)によって形成されている。底壁20cは、水平方向に沿ってほぼ平坦に延びていることが好ましい。むろん、底壁20cは、第2主面4側に向けて円弧状に湾曲していてもよい。
【0046】
鉛直線を基準とする第1側壁20a(第2側壁20b)の傾斜角度(絶対値)は、85°以上95°以下であってもよい。第1側壁20a(第2側壁20b)の傾斜角度(絶対値)は、85°以上87.5°以下、87.5°以上90°以下、90°以上92.5°以下、および、92.5°以上95°以下のうちの少なくとも1つの範囲に属する値を有していてもよい。第1側壁20a(第2側壁20b)の傾斜角度は、87°以上93°以下であることが好ましい。
【0047】
ゲート構造20は、0.1μm以上3μm以下の幅を有していてもよい。ゲート構造20の幅は、0.1μm以上0.5μm以下、0.5μm以上1μm以下、1μm以上1.5μm以下、1.5μm以上2μm以下、2μm以上2.5μm以下、および、2.5μm以上3μm以下のうちの少なくとも1つの範囲に属する値を有していてもよい。ゲート構造20の幅は、0.5μm以上2μm以下であることが好ましい。
【0048】
ゲート構造20は、第2面部11の深さ未満の深さを有している。ゲート構造20の深さは、0.1μm以上3μm以下であってもよい。ゲート構造20の深さは、0.1μm以上0.5μm以下、0.5μm以上1μm以下、1μm以上1.5μm以下、1.5μm以上2μm以下、2μm以上2.5μm以下、および、2.5μm以上3μm以下のうちの少なくとも1つの範囲に属する値を有していてもよい。ゲート構造20の深さは、0.5μm以上1.5μm以下であることが好ましい。
【0049】
複数のゲート構造20は、第1トレンチ21、第1絶縁膜22および第1埋設電極23をそれぞれ含む。第1トレンチ21は、第1主面3(第1面部10)に形成され、ゲート構造20の壁面(第1側壁20a、第2側壁20bおよび底壁20c)を区画している。
【0050】
第1絶縁膜22は、第1トレンチ21の壁面を膜状に被覆している。第1絶縁膜22は、第1膜部、第2膜部および第3膜部を含む。第1膜部は、第1トレンチ21の第1側壁20aを膜状に被覆している。第2膜部は、第1トレンチ21の第2側壁20bを膜状に被覆している。第2膜部は、第1膜部の厚さとほぼ等しい厚さを有している。
【0051】
第3膜部は、第1トレンチ21の底壁20cを膜状に被覆し、第1膜部および第2膜部に連なっている。第3膜部は、第1膜部の厚さおよび第2膜部の厚さよりも大きい厚さを有している。第3膜部の厚さは、第1膜部の厚さおよび第2膜部の厚さとほぼ等しくてもよい。
【0052】
第1絶縁膜22は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも1つを含んでいてもよい。第1絶縁膜22は、この形態では、酸化シリコン膜からなる単層構造を有している。第1絶縁膜22は、チップ2の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
【0053】
第1絶縁膜22は、10nm以上150nm以下の厚さを有していてもよい。第1絶縁膜22の厚さは、10nm以上25nm以下、25nm以上50nm以下、50nm以上75nm以下、75nm以上100nm以下、100nm以上125nm以下、および、125nm以上150nm以下のうちの少なくとも1つの範囲に属する値を有していてもよい。
【0054】
第1埋設電極23は、第1絶縁膜22を挟んで第1トレンチ21に埋設され、第1絶縁膜22を挟んでボディ領域16(チャネル)および第2半導体領域9に対向している。第1埋設電極23は、第1トレンチ21から露出した第1電極面23aを有している。第1電極面23aは、第1主面3の高さ位置に対して底壁20c側に位置されている。
【0055】
第1電極面23aは、ボディ領域16の底部の深さ位置に対して第1主面3側に位置されている。第1電極面23aは、内方部において底壁20c側に向けて先細り形状に窪んだ第1リセスを有している。第1埋設電極23は、p型の導電性ポリシリコンおよびn型の導電性ポリシリコンのいずれか一方または双方を含んでいてもよい。
【0056】
半導体装置1Aは、第1主面3(第1面部10)に形成されたトレンチ電極型の複数のソース構造30を含む。ソース構造30は、「トレンチソース構造」、「第2トレンチ構造」、「トレンチ構造」等と称されてもよい。複数のソース構造30には、高電位(第1電位)とは異なる低電位(第2電位)としてのソース電位が付与される。
【0057】
複数のソース構造30は、第1方向Xに複数のゲート構造20に隣り合うように第1主面3の内方部(具体的には第1面部10)に形成されている。具体的には、複数のソース構造30は、第1方向Xに隣り合う一対(pairs)のゲート構造20の間の領域(regions)にそれぞれ配置され、第1方向Xに複数のゲート構造20に対向している。複数のソース構造30は、第1方向Xに複数のゲート構造20と交互に配列されている。
【0058】
複数のソース構造30は、平面視において第2方向Yに延びる帯状にそれぞれ形成されている。複数のソース構造30は、第3接続面部12Cおよび第4接続面部12Dのうちのいずれか一方または双方から露出していてもよい。複数のソース構造30は、第2半導体領域9に至るようにボディ領域16を貫通し、第2半導体領域9の底部から第1面部10側に間隔を空けて形成されている。
【0059】
複数のソース構造30は、厚さ方向に関して第1トレンチ部31および第2トレンチ部32をそれぞれ有している。第1トレンチ部31は、ソース構造30の開口側に位置されている。具体的には、第1トレンチ部31は、複数のゲート構造20の底壁20cの深さ位置に対して第1主面3(第1面部10)側に形成され、水平方向に複数のゲート構造20に対向している。第1トレンチ部31は、第1主面3(第1面部10)から深さ方向に向けてほぼ一定の開口幅を有し、第1主面3(第1面部10)に対してほぼ垂直に形成されている。
【0060】
第2トレンチ部32は、第1トレンチ部31に対してソース構造30の底壁30c側に位置されている。具体的には、第2トレンチ部32は、複数のゲート構造20の底壁20cの深さ位置に対して第2主面4(第2半導体領域9の底部)側に形成され、水平方向に複数のゲート構造20に対向していない。第2トレンチ部32は、この形態では、第1トレンチ部31から深さ方向に向けて徐々に狭まる開口幅を有するテーパ形状に形成されている。むろん、第2トレンチ部32は、第1主面3(第1面部10)に対してほぼ垂直に形成されていてもよい。
【0061】
複数のソース構造30は、断面視において第1方向Xの一方側(第3側面5C側)の第1側壁30a、第1方向Xの他方側(第4側面5D側)の第2側壁30b、ならびに、第1側壁30aおよび第2側壁30bを接続する底壁30cをそれぞれ有している。
【0062】
第1側壁30aは、第1方向Xの一方側においてソース構造30の第1トレンチ部31の側壁部および第2トレンチ部32の側壁部を区画している。第2側壁30bは、第1方向Xの他方側においてソース構造30の第1トレンチ部31の側壁部および第2トレンチ部32の側壁部を区画している。
【0063】
第1側壁30aおよび第2側壁30bは、SiC単結晶のa面によってそれぞれ形成されている。むろん、第1側壁30aおよび第2側壁30bは、ソース構造30の延在方向に応じてSiC単結晶のm面によってそれぞれ形成されていてもよい。底壁30cは、SiC単結晶のc面(Si面)によって形成され、第2トレンチ部32の底壁部を区画している。底壁30cは、水平方向に沿ってほぼ平坦に延びていることが好ましい。むろん、底壁30cは、第2主面4側に向けて円弧状に湾曲していてもよい。
【0064】
第1トレンチ部31に関して、鉛直軸を基準とする第1側壁30a(第2側壁30b)の第1傾斜角度(絶対値)は、85°以上95°以下であってもよい。第1傾斜角度は、85°以上87.5°以下、87.5°以上90°以下、90°以上92.5°以下、および、92.5°以上95°以下のうちの少なくとも1つの範囲に属する値を有していてもよい。第1傾斜角度は、87°以上93°以下であることが好ましい。
【0065】
第2トレンチ部32に関して、鉛直軸を基準とする第1側壁30a(第2側壁30b)の第2傾斜角度(絶対値)は、80°以上95°以下であってもよい。第2傾斜角度は、80°以上82.5°以下、82.5°以上85°以下、85°以上87.5°以下、87.5°以上90°以下、90°以上92.5°以下、および、92.5°以上95°以下のうちの少なくとも1つの範囲に属する値を有していてもよい。
【0066】
第2傾斜角度は、87°以上93°以下であることが好ましい。第2傾斜角度は、第1トレンチ部31の第1傾斜角度とほぼ等しくてもよい。むろん、第2トレンチ部32は、第1主面3(第1面部10)に対してほぼ垂直に形成されていてもよい。
【0067】
ソース構造30は、この形態では、ゲート構造20の幅以上の幅を有している。具体的には、ソース構造30の幅は、ゲート構造20の幅よりも大きい。むろん、ソース構造30の幅は、ゲート構造20の幅とほぼ等しくてもよい。ソース構造30の幅は、0.1μm以上3μm以下であってもよい。
【0068】
ソース構造30の幅は、0.1μm以上0.5μm以下、0.5μm以上1μm以下、1μm以上1.5μm以下、1.5μm以上2μm以下、2μm以上2.5μm以下、および、2.5μm以上3μm以下のうちの少なくとも1つの範囲に属する値を有していてもよい。ソース構造30の幅は、0.5μm以上2μm以下であることが好ましい。
【0069】
ソース構造30は、この形態では、ゲート構造20の深さ以上の深さを有している。具体的には、ソース構造30の深さは、ゲート構造20の深さよりも大きい。ソース構造30の深さは、この形態では、第2面部11の深さとほぼ等しい。ゲート構造20の深さに対するソース構造30の深さの比は、1以上3以下であることが好ましい。
【0070】
深さ比は、1以上1.25以下、1.25以上1.5以下、1.5以上1.75以下、1.75以上2以下、2以上2.25以下、2.25以上2.5以下、2.5以上2.75以下、および、2.75以上2.5以下のうちの少なくとも1つの範囲に属する値を有していてもよい。深さ比は、1.5以上2.5以下であることが好ましい。
【0071】
ソース構造30の深さは、0.1μm以上3μm以下であってもよい。ソース構造30の深さは、0.1μm以上0.5μm以下、0.5μm以上1μm以下、1μm以上1.5μm以下、1.5μm以上2μm以下、2μm以上2.5μm以下、および、2.5μm以上3μm以下のうちの少なくとも1つの範囲に属する値を有していてもよい。ソース構造30の深さは、1.5μm以上2.5μm以下であることが好ましい。
【0072】
ソース構造30は、ゲート構造20から第1方向Xにトレンチ間隔を空けて配置されている。トレンチ間隔は、ソース構造30の幅(ゲート構造20の幅)以下であることが好ましい。ソース構造30の幅(ゲート構造20の幅)に対するトレンチ間隔の間隔比は、0.5以上2以下であってもよい。間隔比は、0.5以上0.75以下、0.75以上1以下、1以上1.25以下、1.25以上1.5以下、1.5以上1.75以下、および、1.75以上2以下のうちの少なくとも1つの範囲に属する値を有していてもよい。
【0073】
トレンチ間隔は、0.1μm以上3μm以下であってもよい。トレンチ間隔は、0.1μm以上0.5μm以下、0.5μm以上1μm以下、1μm以上1.5μm以下、1.5μm以上2μm以下、2μm以上2.5μm以下、および、2.5μm以上3μm以下のうちの少なくとも1つの範囲に属する値を有していてもよい。トレンチ間隔は、0.5μm以上2μm以下であることが好ましい。
【0074】
複数のソース構造30は、第2トレンチ33、第2絶縁膜34および第2埋設電極35をそれぞれ含む。第2トレンチ33は、第1主面3(第1面部10)に形成され、ソース構造30の壁面(第1側壁30a、第2側壁30bおよび底壁30c)を区画している。
【0075】
第2絶縁膜34は、第2トレンチ33の壁面を膜状に被覆している。具体的には、第2絶縁膜34は、第1膜部、第2膜部および第3膜部を含む。第1膜部は、第2トレンチ33の第1側壁30aを膜状に被覆している。つまり、第1膜部は、第1トレンチ部31の側壁部および第2トレンチ部32の側壁部を膜状に被覆している。第2膜部は、第2トレンチ33の第2側壁30bを膜状に被覆している。つまり、第2膜部は、第1トレンチ部31の側壁部および第2トレンチ部32の側壁部を膜状に被覆している。
【0076】
第3膜部は、第2トレンチ33の底壁30cを膜状に被覆し、第1膜部および第2膜部に連なっている。第3膜部は、第1膜部の厚さおよび第2膜部の厚さよりも大きい厚さを有している。第3膜部は、第1膜部の厚さおよび第2膜部の厚さとほぼ等しい厚さを有していてもよい。
【0077】
第2絶縁膜34(第1膜部)は、第1主面3から第2トレンチ33の底壁30c側に間隔を空けて第1側壁30aを被覆している。第2絶縁膜34(第1膜部)の上端部は、ボディ領域16の底部の深さ位置に対して第1主面3側に位置されている。第2絶縁膜34(第1膜部)は、第1側壁30aの上端部を露出させる第1窓部36を区画している。具体的には、第1窓部36は、第1トレンチ部31の側壁部の上端部を露出させている。
【0078】
第2絶縁膜34(第2膜部)は、第1主面3から第2トレンチ33の底壁30c側に間隔を空けて第2側壁30bを被覆している。第2絶縁膜34(第2膜部)の上端部は、ボディ領域16の底部の深さ位置に対して第1主面3側に位置されている。第2絶縁膜34(第2膜部)は、第2側壁30bの上端部を露出させる第2窓部37を区画している。具体的には、第2窓部37は、第1トレンチ部31の側壁部の上端部を露出させ、第2トレンチ33の内部空間を挟んで第1窓部36に対向している。
【0079】
第2絶縁膜34は、10nm以上150nm以下の厚さを有していてもよい。第2絶縁膜34の厚さは、10nm以上25nm以下、25nm以上50nm以下、50nm以上75nm以下、75nm以上100nm以下、100nm以上125nm以下、および、125nm以上150nm以下のうちの少なくとも1つの範囲に属する値を有していてもよい。
【0080】
第2絶縁膜34は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも1つを含んでいてもよい。第2絶縁膜34は、この形態では、酸化シリコン膜からなる単層構造を有している。第2絶縁膜34は、チップ2の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
【0081】
第2埋設電極35は、第2絶縁膜34を挟んで第2トレンチ33に埋設され、第2絶縁膜34を挟んでボディ領域16(チャネル)および第2半導体領域9に対向している。第2埋設電極35は、第2絶縁膜34を挟んで第1トレンチ部31に埋設された部分、および、第2絶縁膜34を挟んで第2トレンチ部32に埋設された部分を有している。
【0082】
第2埋設電極35は、この形態では、第1窓部36および第2窓部37の深さ位置に対して第2トレンチ33の底壁30c側に埋設され、第1窓部36および第2窓部37を露出させている。第2埋設電極35は、第2絶縁膜34の上端部(第1膜部および第2膜部)よりも第1主面3側に突出していてもよい。むろん、第2埋設電極35は、第2絶縁膜34の上端部(第1膜部および第2膜部)よりも第2トレンチ33の底壁30c側に位置されていてもよい。
【0083】
第2埋設電極35は、第2トレンチ33から露出した第2電極面35aを有している。第2電極面35aは、第2トレンチ部32の深さ位置から第1主面3側に間隔を空けて第1トレンチ部31内に形成され、第1主面3の高さ位置に対して第2トレンチ33の底壁30c側に位置されている。
【0084】
第2電極面35aは、第1埋設電極23の第1電極面23aの高さ位置に対して第2トレンチ33の底壁30c側に位置されている。むろん、第2電極面35aは、第1電極面23aの高さ位置に対して第1主面3側に位置されていてもよい。第2電極面35aは、ボディ領域16の底部の深さ位置に対して第1主面3側に位置されている。
【0085】
第2電極面35aは、内方部において第2トレンチ33の底壁30c側に向けて先細り形状に窪んだ第2リセスを有している。第2リセスの底部は、第1電極面23aの第1リセスの底部の深さ位置に対して第2トレンチ33の底壁30c側に位置されている。むろん、第2リセスの底部は、第1リセスの底部の高さ位置に対して第1主面3側に位置されていてもよい。
【0086】
第2リセスの底部は、ボディ領域16の底部の深さ位置に対して第1主面3側に位置されていることが好ましい。むろん、第2リセスの底部は、ボディ領域16の底部の深さ位置に対して第2主面4側(第2半導体領域9の底部側)に位置されていてもよい。第2埋設電極35は、p型の導電性ポリシリコンおよびn型の導電性ポリシリコンのいずれか一方または双方を含んでいてもよい。
【0087】
半導体装置1Aは、第1主面3(第1面部10)の表層部において複数のソース構造30の周囲に形成されたn型の複数のソース領域40を含む。ソース領域40は、第2半導体領域9のn型不純物濃度よりも高いn型不純物濃度を有している。複数のソース領域40は、複数の第1ソース領域40aおよび複数の第2ソース領域40bを含む(
図6~
図8参照)。
【0088】
複数の第1ソース領域40aは、複数のソース構造30の第1側壁30a側の領域にそれぞれ形成されている。つまり、複数の第1ソース領域40aは、複数のゲート構造20の第2側壁20b側の領域にそれぞれ形成されている。複数の第2ソース領域40bは、複数のソース構造30の第2側壁30b側の領域にそれぞれ形成されている。つまり、複数の第2ソース領域40bは、複数のゲート構造20の第1側壁20a側の領域にそれぞれ形成されている。以下、1つの第1ソース領域40aの構成および1つの第2ソース領域40bの構成が説明される。
【0089】
第1ソース領域40aは、ゲート構造20の第2側壁20bおよびソース構造30の第1側壁30aの間の領域においてボディ領域16の表層部に形成されている。第1ソース領域40aは、平面視においてソース構造30の第1側壁30aに沿って第2方向Yに延びる帯状に形成されている。
【0090】
第1ソース領域40aは、第1面部10の周縁(第1~第4接続面部12A~12D)から内方に間隔を空けて形成されている。第1ソース領域40aは、ボディ領域16の底部から第1主面3(第1面部10)側に間隔を空けて形成され、ボディ領域16の一部を挟んで第2半導体領域9に対向している。
【0091】
第1ソース領域40aは、断面視において水平方向に延びる層状に形成され、第1方向Xの一方側にゲート構造20の第2側壁20bに接続され、第1方向Xの他方側にソース構造30の第1側壁30aに接続されている。つまり、第1ソース領域40aは、第1トレンチ21(ゲート構造20)の第2側壁20bの上端部から露出し、第2トレンチ33(ソース構造30)の第1側壁30aの上端部から露出している。
【0092】
ゲート構造20側に関して、第1ソース領域40aは、第1電極面23aの高さ位置に対して第1トレンチ21の底壁20c側に位置された底部、および、第1電極面23aの高さ位置に対して第1主面3側に位置された表層部を有している。つまり、第1ソース領域40aは、第1絶縁膜22を挟んで第1埋設電極23に対向する部分(底部)、および、第1絶縁膜22を挟んで第1埋設電極23に対向しない部分(表層部)を有している。
【0093】
第1ソース領域40aの底部は、第1リセスの底部の深さ位置に対してボディ領域16の底部側に位置されていることが好ましい。むろん、第1ソース領域40aの底部は、第1リセスの底部の深さ位置に対して第1主面3側に位置されていてもよい。
【0094】
ソース構造30に関して、第1ソース領域40aは、第2電極面35aの高さ位置に対して第1主面3側に位置された底部および表層部を有している。この形態では、第1ソース領域40aの底部および表層部の双方が、第2トレンチ33(第1トレンチ部31)の第1窓部36から露出している。
【0095】
つまり、第1ソース領域40aは、この形態では、第1ソース領域40aの厚さ方向の全域に亘って第1窓部36から露出し、第2絶縁膜34を挟んで第2埋設電極35に対向する部分を有さない。第1ソース領域40aのうち第1窓部36から露出した部分は、深さ方向にボディ領域16の一部を挟んで第2絶縁膜34に対向している。
【0096】
第2ソース領域40bは、ゲート構造20の第1側壁20aおよびソース構造30の第2側壁30bの間の領域においてボディ領域16の表層部に形成されている。第2ソース領域40bは、平面視において第2方向Yに延びる帯状に形成されている。第2ソース領域40bは、第1面部10の周縁(第1~第4接続面部12A~12D)から内方に間隔を空けて形成されている。第2ソース領域40bは、ボディ領域16の底部から第1主面3(第1面部10)側に間隔を空けて形成され、ボディ領域16の一部を挟んで第2半導体領域9に対向している。
【0097】
第2ソース領域40bは、断面視においてソース構造30に対して第1ソース領域40aとは左右非対称となる断面レイアウトを有している。具体的には、第2ソース領域40bの断面レイアウトは、ソース構造30の中央部を通過する仮想鉛直線Lzに対して第1ソース領域40aの断面レイアウトと異なっている。
【0098】
第2ソース領域40bは、断面視において第1ソース領域40aから第1方向Xに間隔を空けて水平方向に延びる層状に形成されている。第2ソース領域40bは、ゲート構造20およびソース構造30の中間部よりもゲート構造20側の領域に位置された部分、および、当該中間部よりもソース構造30側に位置された部分を有している。第2ソース領域40bは、前記中間部からゲート構造20側に間隔を空けて形成されていてもよい。
【0099】
第2ソース領域40bは、断面視において第1方向Xの他方側にゲート構造20に接続され、第1方向Xの一方側にソース構造30に接続されていない。つまり、第1ソース領域40aは、第1トレンチ21(ゲート構造20)の第2側壁30bの上端部から露出し、第2トレンチ33(ソース構造30)の第1側壁30aの上端部から露出していない。
【0100】
ゲート構造20側に関して、第2ソース領域40bは、第1電極面23aの高さ位置に対して第1トレンチ21の底壁20c側に位置された底部、および、第1電極面23aの高さ位置に対して第1主面3側に位置された表層部を有している。つまり、第2ソース領域40bは、第1絶縁膜22を挟んで第1埋設電極23に対向する部分(底部)、および、第1絶縁膜22を挟んで第1埋設電極23に対向しない部分(表層部)を有している。
【0101】
第2ソース領域40bの底部は、第1リセスの底部の深さ位置に対してボディ領域16の底部側に位置されていることが好ましい。むろん、第2ソース領域40bの底部は、第1リセスの底部の深さ位置に対して第1主面3側に位置されていてもよい。第2ソース領域40bは、第1ソース領域40aの深さとほぼ等しい深さを有していてもよい。つまり、第2ソース領域40bの底部は、第1ソース領域40aの底部とほぼ等しい深さ位置に位置されていてもよい。
【0102】
半導体装置1Aは、第1主面3(第1面部10)の表層部において複数のソース構造30に沿う領域にそれぞれ形成されたp型の複数のウェル領域45を含む。複数のウェル領域45は、ボディ領域16のp型不純物濃度よりも高いp型不純物濃度を有している。むろん、複数のウェル領域45のp型不純物濃度は、ボディ領域16のp型不純物濃度よりも低くてもよい。
【0103】
複数のウェル領域45は、複数のソース構造30に対して1対1の対応関係でそれぞれ形成されている。複数のウェル領域45は、複数のゲート構造20から対応するソース構造30側に間隔を空けて対応するソース構造30に沿う領域にそれぞれ形成されている。
【0104】
複数のウェル領域45は、平面視において対応するソース構造30に沿って延びる帯状にそれぞれ形成されている。複数のウェル領域45は、第3接続面部12Cおよび第4接続面部12Dのうちのいずれか一方または双方から露出していてもよい。複数のウェル領域45は、第2半導体領域9の底部から第1面部10側に間隔を空けて形成されている。複数のウェル領域45は、第2半導体領域9とpn接合部を形成している。
【0105】
以下、1つのウェル領域45の構成が説明される。ウェル領域45は、この形態では、対応するソース構造30(第2トレンチ33)の壁面に沿って延び、第1主面3の表層部においてボディ領域16に電気的に接続されている。具体的には、ウェル領域45は、ウェル本体46、第1延部47および第2延部48を有している。
【0106】
ウェル本体46は、ソース構造30の底壁30cに沿う領域に形成され、第2絶縁膜34を挟んで第2埋設電極35に対向している。ウェル本体46は、第2半導体領域9の底部からソース構造30の底壁30c側に間隔を空けて形成され、第2半導体領域9の一部を挟んで第1半導体領域8に対向している。
【0107】
ウェル本体46は、ソース構造30の直下に位置された領域から第1方向Xの両サイドに張り出し、ソース構造30よりも幅広に形成されている。具体的には、ウェル本体46は、少なくとも1つ(この形態では1つ)の第1膨出部46aおよび少なくとも1つ(この形態では1つ)の第2膨出部46bを有している。
【0108】
第1膨出部46aは、ウェル本体46の水平方向(第1方向X)の幅が漸増減する部分によって形成されている。第1膨出部46aは、ソース構造30の直下に位置された領域からソース構造30の第1側壁30aよりも外方に弧状(円弧状)に張り出している。複数の第1膨出部46aが形成される場合、複数の第1膨出部46aはソース構造30の厚さ方向に沿って多段階的に形成される。
【0109】
第2膨出部46bは、ウェル本体46の水平方向の幅が漸増減する部分によって形成され、第1膨出部46aと同一の厚さ範囲に位置されている。第2膨出部46bは、ソース構造30の直下に位置された領域からソース構造30の第2側壁30bよりも外方に弧状(円弧状)に張り出している。複数の第2膨出部46bが形成される場合、複数の第2膨出部46bはソース構造30の厚さ方向に沿って多段階的に形成される。
【0110】
ウェル本体46は、この形態では、ボディ領域16の厚さ(深さ)よりも大きい厚さ(深さ)を有している。ウェル本体46の厚さは、ソース構造30の底壁30cを基準としたウェル本体46の鉛直方向Zの厚さである。ウェル本体46の厚さは、この形態では、ゲート構造20の深さ未満である。むろん、ウェル本体46の厚さは、ボディ領域16の厚さ未満であってもよい。また、ウェル本体46の厚さは、ゲート構造20の深さよりも大きくてもよい。
【0111】
第1延部47は、ソース構造30の第1側壁30aに沿う領域に形成され、第2絶縁膜34を挟んで第2埋設電極35に対向している。第1延部47は、ボディ領域16の底部およびソース構造30の底壁30cの間の厚さ範囲を第1側壁30aに沿って延び、ウェル本体46に接続された下端部、および、ボディ領域16に接続された上端部を有している。
【0112】
つまり、第1延部47は、ウェル本体46をボディ領域16に電気的に接続させている。第1延部47の下端部は、ウェル本体46(第1膨出部46a)の周縁部に対して第1側壁30a側の領域でウェル本体46に接続されている。第1延部47は、ウェル本体46の厚さ未満の厚さを有している。第1延部47の厚さは、ソース構造30の第1側壁30aの法線方向(第1方向X)を基準としたときの第1延部47の厚さである。
【0113】
第2延部48は、ソース構造30の第2側壁30bに沿う領域に形成され、第2絶縁膜34を挟んで第2埋設電極35に対向している。第2延部48は、ボディ領域16の底部およびソース構造30の底壁30cの間の厚さ範囲を第2側壁30bに沿って延び、ウェル本体46に接続された下端部、および、ボディ領域16に接続された上端部を有している。
【0114】
つまり、第2延部48は、ウェル本体46をボディ領域16に電気的に接続させている。第2延部48の下端部は、ウェル本体46(第2膨出部46b)の周縁部に対して第2側壁30b側の領域でウェル本体46に接続されている。第2延部48は、ウェル本体46の厚さ未満の厚さを有している。第2延部48の厚さは、ソース構造30の第2側壁30bの法線方向(第1方向X)を基準としたときの第2延部48の厚さである。第2延部48の厚さは、第1延部47の厚さとほぼ等しくてもよい。
【0115】
半導体装置1Aは、第1主面3(第1面部10)の表層部において複数のソース構造30に沿う領域にそれぞれ形成されたp型の複数のコンタクト領域50を含む。複数のコンタクト領域50は、ボディ領域16のp型不純物濃度よりも高いp型不純物濃度を有している。複数のコンタクト領域50のp型不純物濃度は、複数のウェル領域45のp型不純物濃度よりも高い。
【0116】
複数のコンタクト領域50は、複数のソース構造30に対して1対1の対応関係でそれぞれ形成されている。複数のコンタクト領域50は、平面視において対応するソース構造30に沿って延びる帯状にそれぞれ形成されている。複数のコンタクト領域50は、第1面部10の周縁から内方に間隔を空けて形成されている。
【0117】
以下、1つのコンタクト領域50の構成が説明される。コンタクト領域50は、複数のゲート構造20から対応するソース構造30側に間隔を空けて対応するソース構造30に沿う領域に形成されている。コンタクト領域50は、第2半導体領域9の底部から第1面部10側に間隔を空けて形成され、第2半導体領域9の一部を挟んで第1半導体領域8に対向している。
【0118】
コンタクト領域50は、断面視においてソース構造30に対して左右非対称となる断面レイアウトを有している。具体的には、コンタクト領域50の断面レイアウトは、ソース構造30の中央部を通過する仮想鉛直線Lzに対して左右非対称である。
【0119】
コンタクト領域50は、ソース構造30の第2側壁30b側のp型不純物濃度がソース構造30の第1側壁30a側のp型不純物濃度よりも高い濃度分布を有している。コンタクト領域50のうちソース構造30の第1側壁30a側のp型不純物濃度は、この形態では、ほぼ零である。つまり、コンタクト領域50は、ソース構造30の第2側壁30bおよび底壁30cに沿う領域に形成され、ソース構造30の第1側壁30aに沿う領域に形成されていない。
【0120】
「コンタクト領域50が形成されていない」は、コンタクト領域50のp型不純物濃度が抽出されないことを意味する。この形態では、ソース構造30の第1側壁30a側の不純物濃度がウェル領域45(第1延部47)のp型不純物濃度によって支配され、ソース構造30の第1側壁30a側の領域においてコンタクト領域50のp型不純物濃度が抽出されない。
【0121】
コンタクト領域50は、この形態では、ウェル領域45内において対応するソース構造30(第2トレンチ33)の壁面に沿って延び、ボディ領域16およびウェル領域45に電気的に接続されている。具体的には、コンタクト領域50は、第1部分50a、第2部分50bおよび第3部分50cを含む。
【0122】
第1部分50aは、ソース構造30の底壁30cに沿う領域に形成されている。具体的には、第1部分50aは、ウェル本体46の周縁部から内方に間隔を空けてウェル本体46内に形成されている。第1部分50aは、ウェル本体46内においてソース構造30の底壁30cに沿って層状に延び、第2絶縁膜34を挟んで第2埋設電極35に対向している。第1部分50aは、ウェル本体46の中間部の厚さ位置よりもソース構造30の底壁30c側に位置された底部を有している。
【0123】
第1部分50aは、この形態では、第1膨出部46a(第2膨出部46b)の中間部の深さ位置に対してソース構造30の底壁30c側に形成されている。第1部分50aは、第1膨出部46aの基端部(上端部)および第2膨出部46bの基端部(上端部)の深さ位置に対してウェル本体46の底部側に位置された部分を有していてもよい。
【0124】
つまり、第1部分50aは、水平方向に第1膨出部46aおよび第2膨出部46bに対向する部分を有していてもよい。この場合、第1部分50aは、第1膨出部46aおよび第2膨出部46bの厚さ範囲中間部の厚さ位置よりもソース構造30の底壁30c側に位置されていてもよい。むろん、第1部分50aは、第1膨出部46a(第2膨出部46b)の基端部(上端部)に対してソース構造30の底壁30c側に形成されていてもよい。
【0125】
第1部分50aは、ソース構造30の底壁30cを基準としたとき、不均等な厚さ(深さ)を有している。具体的には、第1部分50aは、第1領域51および第2領域52を含む。第1領域51は、ソース構造30の底壁30cのうちソース構造30の中央部を通過する仮想鉛直線Lzに対して第1側壁30a側に位置されている。
【0126】
第1領域51は、この形態では、仮想鉛直線Lzから第1側壁30a側に間隔を空けて形成されている。むろん、第1領域51は、仮想鉛直線Lzを横切って第2側壁30b側に位置された部分を有していてもよい。第1領域51は、第1厚さT1(第1深さ)を有している(
図8参照)。
【0127】
第2領域52は、ソース構造30の底壁30cのうちソース構造30の中央部を通過する仮想鉛直線Lzに対して第2側壁30b側に位置されている。つまり、第2領域52は、第1領域51に対して第2側壁30b側に位置されている。
【0128】
第2領域52は、この形態では、仮想鉛直線Lzを横切って第1側壁30a側に位置された部分を有し、仮想鉛直線Lzよりも第1側壁30a側の領域において第1領域51に接続されている。むろん、第2領域52は、仮想鉛直線Lzから第2側壁30b側に間隔を空けて形成され、第2側壁30b側の領域において第1領域51に接続されていてもよい。
【0129】
第2領域52は、第1領域51の第1厚さT1とは異なる第2厚さT2(第2深さ)を有している(
図8参照)。具体的には、第2厚さT2は、第1厚さT1よりも大きい。つまり、第2領域52は、第1領域51の底部よりも第2半導体領域9の底部(ウェル本体46の底部)側に位置された底部を有している。
【0130】
第2部分50bは、第1主面3(第1面部10)の表層部においてソース構造30の第2側壁30b側の領域に形成されている。換言すると、第2部分50bは、ソース構造30の第2側壁30b側の上端部に沿って形成されている。
【0131】
第2部分50bは、ボディ領域16の表層部においてソース構造30および第2ソース領域40bの間の領域に介在され、平面視においてソース構造30および第2ソース領域40bに沿って帯状に延びている。第2部分50bは、ソース構造30を挟んで第1ソース領域40aに対向している。
【0132】
第2部分50bは、ボディ領域16の底部から第1主面3(第1面部10)側に間隔を空けて形成されている。第2部分50bは、断面視において水平方向に延びる層状に形成され、第1方向Xの一方側にソース構造30の第2側壁30bに接続され、第1方向Xの他方側に第2ソース領域40bに接続されている。つまり、第2部分50bは、第2トレンチ33(ソース構造30)の第2側壁30bの上端部から露出している。
【0133】
第2部分50bは、第2埋設電極35の第2電極面35aの高さ位置に対して第1主面3側に位置された底部および表層部を有している。この形態では、第2部分50bの底部および表層部の双方が、第2トレンチ33(第1トレンチ部31)の第2窓部37から露出している。つまり、第2部分50bは、この形態では、第2部分50bの厚さ方向の全域に亘って第2窓部37から露出している。
【0134】
第2部分50bは、第1領域51の第1厚さT1よりも大きい厚さを有している。第2部分50bの厚さは、鉛直方向Zに沿う厚さである。第2部分50bの厚さは、この形態では、第2領域52の第2厚さT2とほぼ等しい。第2部分50bの厚さは、第2厚さT2よりも大きくてもよいし、第2厚さT2未満であってもよい。
【0135】
第3部分50cは、ソース構造30の第2側壁30bに沿う領域に形成され、第2絶縁膜34を挟んで第2埋設電極35に対向している。第3部分50cは、ウェル領域45の第2延部48の縁部からソース構造30の第2側壁30b側に間隔を空けて第2延部48内に形成され、第2延部48の一部を挟んで第2半導体領域9に対向している。
【0136】
第3部分50cは、第1部分50aおよび第2部分50bの間の厚さ範囲を第2側壁30bに沿って延びている。第3部分50cは、ボディ領域16の底部に対して第1主面3側の領域において第1トレンチ部31に沿って延びる部分、および、ボディ領域16の底部に対して第2主面4側の領域において第2トレンチ部32に沿って延びる部分を有している。
【0137】
第3部分50cは、第1部分50aに接続された下端部、および、第2部分50bに接続された上端部を有している。つまり、第3部分50cは、第1部分50aをボディ領域16に電気的に接続させている。また、第3部分50cは、ウェル本体46をボディ領域16に電気的に接続させている。第3部分50cは、この形態では、ソース構造30の上端部において第2部分50bと共に第2窓部37から露出した部分を有している。
【0138】
第3部分50cは、第2部分50bの厚さ未満の厚さを有している。第3部分50cの厚さは、ソース構造30の第2側壁30bの法線方向(第1方向X)を基準としたときの第3部分50cの厚さである。第3部分50cの厚さは、第1部分50aの第2領域52の第2厚さT2未満である。第3部分50cの厚さは、第1領域51の第1厚さT1よりも大きくてもよいし、第1厚さT1未満であってもよい。
【0139】
半導体装置1Aは、第1主面3を被覆する主面絶縁膜55を含む。主面絶縁膜55は、第1面部10、第2面部11および第1~第4接続面部12A~12Dを選択的に被覆している。主面絶縁膜55は、第1面部10において第1絶縁膜22に接続され、第1埋設電極23を露出させている。主面絶縁膜55は、第1面部10の周縁部において第2絶縁膜34に接続され、第2埋設電極35を露出させている。
【0140】
主面絶縁膜55は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも1つを含んでいてもよい。主面絶縁膜55は、この形態では、酸化シリコン膜からなる単層構造を有している。主面絶縁膜55は、チップ2の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
【0141】
半導体装置1Aは、主面絶縁膜55を被覆する絶縁性の層間膜56を含む。層間膜56は、「絶縁膜」、「層間絶縁膜」、「中間絶縁膜」等と称されてもよい。層間膜56は、主面絶縁膜55を挟んで第1面部10、第2面部11および第1~第4接続面部12A~12Dを選択的に被覆している。層間膜56は、第1面部10において複数のゲート構造20(第1埋設電極23)を被覆している。層間膜56は、第1面部10の周縁部において複数のソース構造30(第2埋設電極35)を被覆している。
【0142】
層間膜56は、この形態では、第2面部11の周縁部において第1~第4側面5A~5Dに連なっている。むろん、層間膜56は、第2面部11の周縁から内方に間隔を空けて形成され、第2面部11の周縁部から第2半導体領域9を露出させていてもよい。層間膜56は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも1つを含んでいてもよい。層間膜56は、酸化シリコン膜を含むことが好ましい。
【0143】
層間膜56の厚さは、0.5μm以上3μm以下の厚さを有していてもよい。層間膜56の厚さは、0.5μm以上1μm以下、1μm以上1.5μm以下、1.5μm以上2μm以下、2μm以上2.5μm以下、および、2.5μm以上3μm以下のうちの少なくとも1つの範囲に属する値を有していてもよい。
【0144】
半導体装置1Aは、層間膜56に形成された複数のソース開口57を含む。複数のソース開口57は、複数のソース構造30に対して1対1の対応関係でそれぞれ形成されている。複数のソース開口57は、対応する1つのソース構造30、および、当該ソース構造30の両サイドに位置された第1ソース領域40a、第2ソース領域40bおよびコンタクト領域50(第2部分50b)を露出させている。複数のソース開口57は、円弧状に湾曲した開口端をそれぞれ有していることが好ましい。
【0145】
複数のソース開口57は、対応するソース構造30に沿って第2方向Yに延びる帯状に形成されている。複数のソース開口57は、対応する1つのソース構造30に対して1対多の対応関係で形成されていてもよい。この場合、複数のソース開口57は、対応する1つのソース構造30に沿って間隔を空けて形成されていてもよい。また、この場合、複数のソース開口57は、平面視において四角形状、長方形状(帯状)、円形状等に形成されていてもよい。
【0146】
半導体装置1Aは、層間膜56に形成された複数のゲート開口58を含む(
図3参照)。複数のゲート開口58は、この形態では、対応する1つのゲート構造20の両端部をそれぞれ選択的に露出させている。具体的には、複数のゲート開口58は、対応する1つのゲート構造20の第1埋設電極23の両端部をそれぞれ露出させている。複数のゲート開口58は、ソース開口57と同様、円弧状に湾曲した開口端をそれぞれ有していることが好ましい。複数のゲート開口58は、平面視において四角形状、長方形状(帯状)、円形状等に形成されていてもよい。
【0147】
半導体装置1Aは、第1主面3の上に配置されたソース電極60を含む。ソース電極60は、外部からソース電位が付与される端子電極である。ソース電極60は、「ソースパッド電極」、「第1パッド電極」、「第1主面電極」、「第1端子電極」等と称されてもよい。ソース電極60は、層間膜56のうち第1面部10を被覆する部分の上に配置されている。
【0148】
ソース電極60は、この形態では、第1パッド部60a、第2パッド部60bおよび第3パッド部60cを有している。第1パッド部60aは、比較的大きい平面積を有し、ソース電極60の本体を形成している。第1パッド部60aは、この形態では、平面視においてチップ2の周縁に平行な4辺を有する多角形状(この形態では四角形状)に形成され、第1面部10の中央部に対して第4側面5D側に偏在されている。
【0149】
第2パッド部60bは、第1パッド部60aの平面積未満の平面積を有し、第1パッド部60aの第2方向Yの一端部(第1側面5A側の端部)から第3側面5Cに向けて帯状(四角形状)に引き出されている。第3パッド部60cは、第1パッド部60aの平面積未満の平面積を有し、第1パッド部60aの第2方向Yの他端部(第2側面5B側の端部)から第3側面5Cに向けて帯状(四角形状)に引き出され、第2方向Yに第2パッド部60bに対向している。
【0150】
第3パッド部60cの平面積は、第2パッド部60bの平面積とほぼ等しくてもよい。むろん、第3パッド部60cの平面積は、第2パッド部60bの平面積よりも大きくてもよいし、第2パッド部60bの平面積未満であってもよい。第2パッド部60bおよび第3パッド部60cのいずれか一方または双方は、電流モニタ用の端子部として使用されてもよい。
【0151】
ソース電極60は、必ずしも第2パッド部60bおよび第3パッド部60cの双方を同時に有している必要はない。ソース電極60は、第2パッド部60bおよび第3パッド部60cのうちのいずれ一方のみを有していてもよい。むろん、ソース電極60は、第1パッド部60aのみからなり、第2パッド部60bおよび第3パッド部60cの双方を有していなくてもよい。
【0152】
ソース電極60は、層間膜56の上から複数のソース開口57に入り込み、複数のソース開口57内において複数のソース構造30、複数の第1ソース領域40a、複数の第2ソース領域40bおよび複数のコンタクト領域50に電気的に接続されている。具体的には、ソース電極60は、複数のソース開口57内において第1主面3(第1面部10)を被覆し、第1主面3の上において複数の第1ソース領域40a、複数の第2ソース領域40bおよび複数のコンタクト領域50に機械的および電気的に接続されている。
【0153】
ソース電極60は、第1主面3の上から複数の第2トレンチ33(第1トレンチ部31)内にさらに入り込み、複数の第2トレンチ33内において第2埋設電極35、複数の第1ソース領域40aおよび複数のコンタクト領域50に機械的および電気的に接続されている。
【0154】
具体的には、ソース電極60は、複数の第2トレンチ33内において第1窓部36に接する部分を有し、複数の第1窓部36を介して複数の第1ソース領域40aに電気的に接続されている。ソース電極60は、この形態では、第1窓部36の下端部においてボディ領域16に機械的および電気的に接続された部分を有している。また、ソース電極60は、複数の第2トレンチ33内において第2窓部37に接する部分を有し、複数の第2窓部37を介して複数のコンタクト領域50に電気的に接続されている。
【0155】
ソース電極60は、この形態では、チップ2側からこの順に積層された下地電極膜61および主電極膜62を含む積層構造を有している。下地電極膜61は、この形態では、第1電極膜63および第2電極膜64を含む積層構造を有している。この形態では、第1電極膜63はTi膜を含み、第2電極膜64はTiN膜を含む。下地電極膜61は、必ずしも積層構造を有している必要はなく、第1電極膜63(Ti膜)および第2電極膜64(TiN膜)のいずれか一方からなる単層構造を有していてもよい。
【0156】
第1電極膜63は、層間膜56の厚さ未満の厚さを有している。第1電極膜63の厚さは、10nm以上100nm以下であってもよい。第1電極膜63の厚さは、10nm以上25nm以下、25nm以上50nm以下、50nm以上75nm以下、および、75nm以上100nm以下のうちの少なくとも1つの範囲に属する値を有していてもよい。
【0157】
第2電極膜64さは、層間膜56の厚さ未満の厚さを有している。第2電極膜64の厚さは、第1電極膜63の厚さよりも大きいことが好ましい。第2電極膜64の厚さは、50nm以上200nm以下であってもよい。第2電極膜64の厚さは、50nm以上75nm以下、75nm以上100nm以下、100nm以上125nm以下、125nm以上150nm以下、150nm以上175nm以下、および、175nm以上200nm以下のうちの少なくとも1つの範囲に属する値を有していてもよい。
【0158】
第1電極膜63は、層間膜56のうち複数のソース開口57が形成された領域を一括して膜状に被覆し、層間膜56の上から複数のソース開口57に入り込んでいる。第1電極膜63は、層間膜56の絶縁主面を膜状に被覆する部分、複数のソース開口57の壁面を膜状に被覆する部分、複数のソース開口57内において第1主面3を膜状に被覆する部分、および、第2トレンチ33(第1トレンチ部31)を膜状に被覆する部分を有している。
【0159】
具体的には、第1電極膜63は、層間膜56の絶縁主面を直接被覆し、層間膜56を挟んでゲート構造20に対向している。第1電極膜63は、層間膜56の絶縁主面の上からソース開口57の開口端に倣って円弧状に延び、ソース開口57の壁面を膜状に被覆している。第1電極膜63は、ソース開口57内において第1主面3(第1面部10)を膜状に被覆し、第1主面3の上において複数の第1ソース領域40a、複数の第2ソース領域40bおよび複数のコンタクト領域50に機械的および電気的に接続されている。
【0160】
第1電極膜63は、第1主面3の上から第2トレンチ33(第1トレンチ部31)に入り込み、第2トレンチ33内において第2埋設電極35、第1ソース領域40aおよびコンタクト領域50に機械的および電気的に接続されている。具体的には、第1電極膜63は、第2トレンチ33内において第1側壁30a、第2側壁30b、第2絶縁膜34および第2埋設電極35を膜状に被覆し、第2埋設電極35に機械的および電気的に接続されている。第1電極膜63は、第2埋設電極35の第2リセスを膜状に被覆し、第2リセスに沿うリセスを区画している。
【0161】
第1電極膜63は、第1側壁30a側において第1窓部36に接する部分を有し、第2側壁30b側において第2窓部37に接する部分を有している。ソース電極60は、第1窓部36を介して第1ソース領域40aに機械的および電気的に接続され、第2窓部37を介してコンタクト領域50に機械的および電気的に接続されている。第1電極膜63は、この形態では、第1窓部36の下端部においてボディ領域16に機械的および電気的に接続された部分を有している。
【0162】
第2電極膜64は、第1電極膜63を直接被覆している。第2電極膜64は、第1電極膜63を挟んで層間膜56のうち複数のソース開口57が形成された領域を一括して膜状に被覆し、層間膜56の上から複数のソース開口57に入り込んでいる。
【0163】
第2電極膜64は、第1電極膜63を挟んで層間膜56の絶縁主面を膜状に被覆する部分、第1電極膜63を挟んで複数のソース開口57の壁面を膜状に被覆する部分、複数のソース開口57内において第1電極膜63を挟んで第1主面3を膜状に被覆する部分、および、第1電極膜63を挟んで第2トレンチ33(第1トレンチ部31)を膜状に被覆する部分を有している。
【0164】
具体的には、第2電極膜64は、第1電極膜63を挟んで層間膜56の絶縁主面を被覆し、層間膜56および第1電極膜63を挟んでゲート構造20に対向している。第2電極膜64は、第1電極膜63を挟んでソース開口57の開口端を円弧状に被覆し、第1電極膜63を挟んでソース開口57の壁面を膜状に被覆している。
【0165】
第2電極膜64は、ソース開口57内において第1電極膜63を挟んで第1主面3(第1面部10)を膜状に被覆し、第1電極膜63を介して複数の第1ソース領域40a、複数の第2ソース領域40bおよび複数のコンタクト領域50に電気的に接続されている。第2電極膜64は、第1主面3の上から第2トレンチ33(第1トレンチ部31)に入り込み、第2トレンチ33内において第1電極膜63を挟んで第2埋設電極35、第1ソース領域40aおよびコンタクト領域50に電気的に接続されている。
【0166】
具体的には、第2電極膜64は、第2トレンチ33内において第1電極膜63を挟んで第1側壁30a、第2側壁30b、第2絶縁膜34および第2埋設電極35を膜状に被覆し、第1電極膜63を介して第2埋設電極35に電気的に接続されている。第2電極膜64は、第1電極膜63を挟んで第2埋設電極35の第2リセスを膜状に被覆し、第2リセスに沿うリセスを区画している。
【0167】
第2電極膜64は、第1側壁30a側において第1電極膜63を挟んで第1窓部36を被覆する部分を有し、第2側壁30b側において第1電極膜63を挟んで第2窓部37を被覆する部分を有している。つまり、第2電極膜64は、第1電極膜63を挟んで第1ソース領域40aのうち第1窓部36から露出した部分に対向し、第1電極膜63を挟んでコンタクト領域50のうち第2窓部37から露出した部分に対向している。第2電極膜64は、この形態では、第1窓部36の下端部において第1電極膜63を挟んでボディ領域16に対向する部分を有している。
【0168】
第2電極膜64は、第1電極膜63を介して第1ソース領域40aのうち第1窓部36から露出した部分に電気的に接続され、第1電極膜63を介してコンタクト領域50のうち第2窓部37から露出した部分に電気的に接続されている。第2電極膜64は、この形態では、第1窓部36の下端部において第1電極膜63を介してボディ領域16に電気的に接続された部分を有している。
【0169】
主電極膜62は、下地電極膜61(第1電極膜63および第2電極膜64)とは異なる導電材料を含む。主電極膜62は、Al膜、Al合金膜、Cu膜およびCu合金膜のうちの少なくとも1つを含んでいてもよい。Al合金膜は、AlSi合金膜、AlCu合金膜およびAlSiCu合金膜のうちの少なくとも1つを含んでいてもよい。主電極膜62は、下地電極膜61の厚さ(総厚さ)よりも大きい厚さを有している。主電極膜62の厚さは、層間膜56の厚さよりも大きいことが好ましい。
【0170】
主電極膜62の厚さは、0.5μm以上5μm以下であってもよい。主電極膜62の厚さは、0.5μm以上1μm以下、1μm以上1.5μm以下、1.5μm以上2μm以下、2μm以上2.5μm以下、2.5μm以上3μm以下、3μm以上3.5μm以下、3.5μm以上4μm以下、4μm以上4.5μm以下、および、4.5μm以上5μm以下のうちの少なくとも1つの範囲に属する値を有していてもよい。
【0171】
主電極膜62は、下地電極膜61(第2電極膜64)を直接被覆している。主電極膜62は、下地電極膜61を挟んで複数の第2トレンチ33および複数のソース開口57を埋め戻し、下地電極膜61を挟んで層間膜56のうち複数のソース開口57が形成された領域を一括して膜状に被覆している。
【0172】
主電極膜62は、下地電極膜61を挟んで層間膜56の絶縁主面を被覆する部分、下地電極膜61を挟んで複数のソース開口57の壁面を被覆する部分、下地電極膜61を挟んで第1主面3を被覆する部分、および、下地電極膜61を挟んで第2トレンチ33(第1トレンチ部31)を被覆する部分を有している。
【0173】
具体的には、主電極膜62は、下地電極膜61を挟んで層間膜56の絶縁主面を被覆し、層間膜56および下地電極膜61を挟んでゲート構造20に対向している。主電極膜62は、下地電極膜61を挟んでソース開口57の開口端を被覆している。主電極膜62は、ソース開口57内において下地電極膜61を挟んで第1主面3(第1面部10)を被覆し、下地電極膜61を介して複数の第1ソース領域40a、複数の第2ソース領域40bおよび複数のコンタクト領域50に電気的に接続されている。
【0174】
主電極膜62は、第1主面3の上から第2トレンチ33(第1トレンチ部31)に入り込み、第2トレンチ33内において下地電極膜61を介して第2埋設電極35、第1ソース領域40aおよびコンタクト領域50に電気的に接続されている。
【0175】
具体的には、主電極膜62は、第2トレンチ33内において下地電極膜61を挟んで第1側壁30a、第2側壁30b、第2絶縁膜34および第2埋設電極35を被覆している。主電極膜62は、下地電極膜61を挟んで第2埋設電極35の第2リセスを被覆する部分を有している。主面電極のうち第2リセス部を被覆する部分は、第2リセスの断面形状に倣って先細り形状に形成されている。
【0176】
主電極膜62は、第1側壁30a側において下地電極膜61を挟んで第1窓部36を被覆する部分を有し、第2側壁30b側において下地電極膜61を挟んで第2窓部37を被覆する部分を有している。つまり、主電極膜62は、下地電極膜61を挟んで第1ソース領域40aのうち第1窓部36から露出した部分に対向し、下地電極膜61を挟んでコンタクト領域50のうち第2窓部37から露出した部分に対向している。主電極膜62は、この形態では、第1窓部36の下端部において下地電極膜61を挟んでボディ領域16に対向する部分を有している。
【0177】
主電極膜62は、下地電極膜61を介して第1ソース領域40aのうち第1窓部36から露出した部分に電気的に接続され、下地電極膜61を介してコンタクト領域50のうち第2窓部37から露出した部分に電気的に接続されている。主電極膜62は、この形態では、第1窓部36の下端部において下地電極膜61を介してボディ領域16に電気的に接続された部分を有している。
【0178】
半導体装置1Aは、第1主面3の上に配置されたゲート電極65を含む。ゲート電極65は、外部からゲート電位が付与される端子電極である。ゲート電極65は、「第2パッド電極」、「第2主面電極」、「第2端子電極」等と称されてもよい。図示は省略されるが、ゲート電極65は、ソース電極60と同様、チップ2側からこの順に積層された下地電極膜61および主電極膜62を含む。
【0179】
ゲート電極65は、ソース電極60から間隔を空けて層間膜56のうち第1面部10を被覆する部分の上に配置されている。ゲート電極65は、この形態では、第1パッド部60aに対して第3側面5C側の領域に配置され、第1方向Xに第1パッド部60aに対向している。また、ゲート電極65は、第2パッド部60bおよび第3パッド部60cの間の領域に介在され、第2方向Yに第2パッド部60bおよび第3パッド部60cに対向している。
【0180】
ゲート電極65は、平面視においてチップ2の周縁に平行な4辺を有する多角形状(この形態では四角形状)に形成されている。ゲート電極65は、ソース電極60の平面積未満の平面積を有している。ゲート電極65は、第1パッド部60aの平面積未満を有している。ゲート電極65は、第2パッド部60b(第3パッド部60c)の平面積未満の平面積を有していてもよい。
【0181】
ゲート電極65は、層間膜56を挟んで複数のゲート構造20および複数のソース構造30に部分的に対向している。具体的には、ゲート電極65は、複数のゲート構造20の両端部および複数のソース構造30の両端部から内方に間隔を空けて配置され、層間膜56を挟んで複数のゲート構造20の内方部(この形態では中間部)および複数のソース構造30の内方部(この形態では中間部)に対向している。ゲート電極65は、この形態では、複数のゲート構造20に対する直接的な電気的接続箇所を有していない。むろん、ゲート電極65は、複数のゲート開口58を介して複数のゲート構造20に電気的に接続されていてもよい。
【0182】
半導体装置1Aは、ゲート電極65から第1主面3の上に引き出されたゲート配線66を含む。ゲート配線66は、「ゲートフィンガー」、「ゲートフィンガー電極」等と称されてもよい。ゲート配線66は、ゲート電極65に付与されたゲート電位を他の領域に伝達する。図示は省略されるが、ゲート配線66は、ソース電極60(ゲート電極65)と同様、チップ2側からこの順に積層された下地電極膜61および主電極膜62を含む。
【0183】
ゲート配線66は、ゲート電極65から層間膜56のうち第1面部10を被覆する部分の上に引き出されている。ゲート配線66は、第1面部10の周縁およびソース電極60の間の領域に帯状に引き回されている。ゲート配線66は、平面視において第1方向Xに帯状に延びる部分および第2方向Yに帯状に延びる部分を有している。ゲート配線66は、この形態では、第1主面3の周縁に平行な4辺を有する有端帯状に形成され、ソース電極60を取り囲んでいる。
【0184】
ゲート配線66は、複数のゲート構造20の端部(この形態では両端部)に交差(具体的に直交)している。ゲート配線66は、層間膜56の上から複数のゲート開口58に入り込み、複数のゲート開口58内において複数のゲート構造20(第1埋設電極23)の端部(両端部)に機械的および電気的に接続されている。これにより、ゲート電極65に付与されたゲート電位は、ゲート配線66を介して複数のゲート構造20に付与される。
【0185】
半導体装置1Aは、第2主面4を被覆するドレイン電極67を含む。ドレイン電極67は、外部からドレイン電位が付与される端子電極である。ドレイン電極67は、「第3パッド電極」、「第3主面電極」、「第3端子電極」等と称されてもよい。ドレイン電極67は、第1半導体領域8に電気的に接続されている。ドレイン電極67は、第2主面4の周縁(第1~第4側面5A~5D)に連なるように第2主面4の全域を被覆していてもよい。ドレイン電極67は、第2主面4の周縁部を露出させるように第2主面4を部分的に被覆していてもよい。
【0186】
ソース電極60およびドレイン電極67の間(第1主面3および第2主面4の間)に印加可能なブレークダウン電圧は、500V以上3000V以下であってもよい。ブレークダウン電圧は、500V以上1000V以下、1000V以上1500V以下、1500V以上2000V以下、2000V以上2500V以下、および、2500V以上3000V以下のうちの少なくとも1つの範囲に属する値を有していてもよい。
【0187】
図9は、半導体装置1Aの製造に使用されるウエハ70を示す概略図である。ウエハ70は、チップ2の基材であり、SiC単結晶を含む。ウエハ70は、扁平な円盤状に形成されている。むろん、ウエハ70は、扁平な直方体形状に形成されていてもよい。ウエハ70は、一方側の第1ウエハ主面71、他方側の第2ウエハ主面72、ならびに、第1ウエハ主面71および第2ウエハ主面72を接続するウエハ側面73を有している。
【0188】
第1ウエハ主面71はチップ2の第1主面3に対応し、第2ウエハ主面72はチップ2の第2主面4に対応している。第1ウエハ主面71および第2ウエハ主面72は、SiC単結晶のc面によって形成されている。第1ウエハ主面71はSiC単結晶のシリコン面によって形成され、第2ウエハ主面72はSiC単結晶のカーボン面によって形成されている。ウエハ70(第1ウエハ主面71および第2ウエハ主面72)は、前述のオフ方向およびオフ角を有している。
【0189】
ウエハ70は、ウエハ側面73においてSiC単結晶の結晶方位を示す目印74を有している。目印74は、オリエンテーションフラットおよびオリエンテーションノッチのいずれか一方または双方を含んでいてもよい。オリエンテーションフラットは、平面視において直線状に切り欠かれた切り欠き部からなる。オリエンテーションノッチは、平面視において第1ウエハ主面71の中央部に向けて凹形状(たとえば先細り形状)に切り欠かれた切り欠き部からなる。
【0190】
目印74は、a軸方向に延びる第1のオリエンテーションフラット、および、m軸方向に延びる第2のオリエンテーションフラットのいずれか一方または双方を含んでいてもよい。目印74は、a軸方向に窪んだオリエンテーションノッチ、および、m軸方向に窪んだオリエンテーションノッチのいずれか一方または双方を含んでいてもよい。
【0191】
ウエハ70は、この形態では、第1半導体層6および第2半導体層7を含む積層構造を有している。第1半導体層6は、SiC単結晶(半導体単結晶)を含む半導体ウエハ(SiCウエハ)からなり、前述のオフ方向およびオフ角を有している。第1半導体層6は、第2ウエハ主面72およびウエハ側面73を形成している。
【0192】
第2半導体層7は、SiC単結晶(半導体単結晶)を含むエピタキシャル層(SiCエピタキシャル層)からなり、第1半導体層6の上に積層されている。つまり、ウエハ70は、この形態では、半導体ウエハおよびエピタキシャル層を含む積層構造を有するエピタキシャルウエハ(所謂エピウエハ)からなる。第2半導体層7は、前述のオフ方向およびオフ角を有している。第2半導体層7は、第1ウエハ主面71およびウエハ側面73を形成している。
【0193】
ウエハ70は、第2ウエハ主面72側の領域(表層部)において第1半導体領域8を含む。第1半導体領域8は、第2ウエハ主面72に沿って延びる層状に形成されている。第1半導体領域8は、この形態では、第1半導体層6によって形成されている。
【0194】
ウエハ70は、第1ウエハ主面71側の領域(表層部)において第2半導体領域9を含む。第2半導体領域9は、第1ウエハ主面71に沿って延びる層状に形成され、第1半導体領域8に電気的に接続されている。第2半導体領域9は、この形態では、第2半導体層7によって形成されている。
【0195】
ウエハ70は、複数のデバイス領域75および複数の切断予定ライン76を含む。たとえば、複数のデバイス領域75および複数の切断予定ライン76は、第1ウエハ主面71側に形成されたアライメントマーク等によって区画されている。各デバイス領域75は、半導体装置1Aに対応する領域である。複数のデバイス領域75は、平面視において四角形状にそれぞれ設定されている。
【0196】
複数のデバイス領域75は、この形態では、平面視において第1方向Xおよび第2方向Yに沿って行列状に設定される。複数のデバイス領域75は、平面視において第1ウエハ主面71の周縁から内方に間隔を空けてそれぞれ設定されている。複数の切断予定ライン76は、複数のデバイス領域75を区画するように第1方向Xおよび第2方向Yに沿って延びる格子状に設定されている。
【0197】
図10A~
図10Mは、半導体装置1Aの製法方法の一例を示す断面図である。
図10A~
図10Mでは、
図6に対応した領域の断面が示されている。
図10Aを参照して、まず、前述のウエハ70(
図9参照)が用意される。次に、ボディ領域16が第1ウエハ主面71の表層部に形成される。ボディ領域16の形成工程では、イオン注入法によってp型不純物が第1ウエハ主面71の表層部に導入される。
【0198】
次に、
図10Bを参照して、ソース領域40が第1ウエハ主面71の表層部(具体的にはボディ領域16の表層部)に形成される。この工程では、まず、所定のレイアウトを有するマスク(図示せず)が第1ウエハ主面71の上に形成される。マスク(図示せず)は、無機マスクであってもよいし、有機マスク(レジストマスク)であってもよい。マスク(図示せず)は、ソース領域40(複数の第1ソース領域40aおよび複数の第2ソース領域40b)を形成すべき領域を露出させ、それ以外の領域を被覆している。
【0199】
次に、マスク(図示せず)を介するイオン注入法によってn型不純物がボディ領域16の表層部に導入され、ソース領域40がボディ領域16の表層部に形成される。マスク(図示せず)は、その後、除去される。
【0200】
次に、
図10Cを参照して、所定のレイアウトを有する第1マスク80が第1ウエハ主面71の上に形成される。第1マスク80は、無機マスクであってもよいし、有機マスク(レジストマスク)であってもよい。第1マスク80は、第2面部11、複数の第1トレンチ21および複数の第2トレンチ33を形成すべき領域を露出させ、それら以外の領域を被覆している。
【0201】
次に、ウエハ70の不要な部分が第1マスク80を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法およびドライエッチング法のいずれか一方または双方であってもよい。これにより、第1面部10、第2面部11、複数の第1トレンチ21および複数の第2トレンチ33が形成される。この工程では、複数の第1トレンチ21および複数の第2トレンチ33が第1ウエハ主面71に対してほぼ垂直に形成される。第1マスク80は、その後、除去される。
【0202】
次に、
図10Dを参照して、所定のレイアウトを有する第2マスク81が第1ウエハ主面71の上に形成される。第2マスク81は、無機マスクであってもよいし、有機マスク(レジストマスク)であってもよい。第2マスク81は、第2面部11および複数の第2トレンチ33を形成すべき領域を露出させ、それら以外の領域を被覆している。
【0203】
次に、ウエハ70の不要な部分が第2マスク81を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法およびドライエッチング法のいずれか一方または双方であってもよい。これにより、第2面部11からウエハ70がさらに掘り下げられ、所定の深さを有する第2面部11が形成される。また、複数の第2トレンチ33の底壁30cからウエハ70がさらに掘り下げられ、第1トレンチ部31および第2トレンチ部32を含み、所定の深さを有する複数の第2トレンチ33が形成される。
【0204】
この工程では、複数の第2トレンチ部32は、複数の第1トレンチ部31から底壁30c側に向けて徐々に狭まる開口幅を有するテーパ形状に形成される。むろん、複数の第2トレンチ部32は、複数の第1トレンチ部31とほぼ等しい傾斜角度を有し、第1ウエハ主面71に対してほぼ垂直に形成されてもよい。第2マスク81は、その後、除去される。
【0205】
次に、
図10Eを参照して、複数のウェル領域45が第1ウエハ主面71の表層部において複数の第2トレンチ33に沿う領域に形成される。この工程では、まず、所定のレイアウトを有する第3マスク82が第1ウエハ主面71の上に形成される。第3マスク82は、無機マスクであってもよいし、有機マスク(レジストマスク)であってもよい。第3マスク82は、複数のウェル領域45を形成すべき領域を露出させ、それら以外の領域を被覆している。具体的には、第3マスク82は、複数の第2トレンチ33を露出させ、複数の第1トレンチ21を被覆している。
【0206】
次に、第3マスク82を介するイオン注入法によってp型不純物が複数の第2トレンチ33の壁面を介してウエハ70内に導入される。イオン注入法はランダムイオン注入法であり、p型不純物は第1ウエハ主面71に対してほぼ垂直な注入角度でウエハ70内に導入される。これにより、複数のウェル領域45が対応する第2トレンチ33の壁面に沿って形成される。第3マスク82は、その後、除去される。
【0207】
次に、
図10Fを参照して、複数のコンタクト領域50が第1ウエハ主面71の表層部において複数の第2トレンチ33に沿う領域に形成される。この工程では、まず、所定のレイアウトを有する第4マスク83が第1ウエハ主面71の上に形成される。第4マスク83は、無機マスクであってもよいし、有機マスク(レジストマスク)であってもよい。第4マスク83は、複数のコンタクト領域50を形成すべき領域を露出させ、それら以外の領域を被覆している。つまり、第4マスク83は、第1部分50a、第2部分50bおよび第3部分50cを形成すべき領域を露出させている。
【0208】
具体的には、第4マスク83は、複数の第2トレンチ33を1対1の対応関係で露出させる複数の開口83aを有し、複数の第1トレンチ21を被覆している。第4マスク83は、複数の第2トレンチ33の第2側壁30bおよび複数の開口83aの壁面の間の領域から第1ウエハ主面71を部分的に露出させている。第4マスク83は、複数の第2トレンチ33の第1側壁30aおよび複数の開口83aの壁面の間の領域から第1ウエハ主面71を部分的に露出させていてもよい。
【0209】
次に、第4マスク83を介するイオン注入法によってp型不純物が複数の第2トレンチ33の壁面を介してウエハ70内に導入される。イオン注入法は斜めイオン注入法であり、p型不純物は第1ウエハ主面71に対して斜め方向に傾斜した注入角度θでウエハ70内に導入される。注入角度θは、鉛直方向Zに沿って延びる鉛直線Lを基準角度(0°)としたときの当該鉛直線Lに対するp型不純物の照射角度である。
【0210】
斜めイオン注入法では、鉛直線Lに対して正の注入角度θおよび負の注入角度θのいずれか一方の注入角度θでp型不純物が第2トレンチ33に向けて照射される。注入角度θの正負は相対的に定義される。たとえば、鉛直線Lに対して水平方向(この形態では第1方向X)の一方側に傾いた傾斜角度が正の注入角度θと定義された場合、鉛直線Lに対して水平方向(この形態では第1方向X)の他方側に傾いた傾斜角度が負の注入角度θと定義される。p型不純物の注入角度θは、この形態では、正の注入角度θであり、鉛直線Lに対して第1方向Xの一方側に傾いている。
【0211】
注入角度θは、0°よりも大きく10°以下であってもよい。注入角度θは、0°よりも大きく1°以下、1°以上2°以下、2°以上3°以下、3°以上4°以下、4°以上5°以下、5°以上6°以下、6°以上7°以下、7°以上8°以下、8°以上9°以下、および、9°以上10°以下のうちの少なくとも1つの範囲に属する値を有していてもよい。注入角度θは、4°以上8°以下であることが好ましい。
【0212】
この工程では、第2トレンチ33の第2側壁30bおよび底壁30cに向けてp型不純物が照射され、第2側壁30bおよび底壁30cを介してp型不純物がウエハ70内に導入される。一方、p型不純物は、照射方向に関して第4マスク83によるシャドウイング効果を受ける。そのため、第2トレンチ33の第1側壁30aへのp型不純物の導入は阻害される。また、この工程では、負の注入角度θによるp型不純物の注入工程が実施されない。したがって、第2トレンチ33の第1側壁30aを介してウエハ70内にp型不純物が注入されない。
【0213】
これにより、断面視において第2トレンチ33に対して左右非対称となる断面レイアウトを有するコンタクト領域50が形成される。つまり、底壁30cおよび第2側壁30bに沿う部分を有し、第1側壁30aに沿う部分を有さないコンタクト領域50が形成される。換言すると、第1部分50a、第2部分50bおよび第3部分50cを有するコンタクト領域50が形成される。
【0214】
第2トレンチ33の底壁30cのうち第1側壁30a側の領域は、第2トレンチ33の第1側壁30aおよび第4マスク83によるシャドウイング効果を受ける。そのため、第2トレンチ33の底壁30cのうち第1側壁30a側の領域へのp型不純物の導入が部分的に阻害される。
【0215】
これにより、互いに異なる厚さ(深さ)を有する第1領域51および第2領域52が第1部分50aに形成される。また、p型不純物は、ほぼ平坦に延びる底壁30cを介してウエハ70内に適切に注入される。これにより、底壁30cに沿う第1部分50a(第1領域51および第2領域52)が適切に形成される。
【0216】
第4マスク83は、複数の第2トレンチ33の第1側壁30aおよび底壁30cの一部(第1側壁30a側の部分)を被覆する被覆部83bを有していてもよい(
図10Fの二点鎖線部参照)。つまり、複数の開口83aの壁面のうち第1側壁30a側の部分は、複数の第2トレンチ33内に位置され、底壁30cの一部(第2側壁30b側の部分)を露出させていてもよい。この場合、複数の第2トレンチ33の第1側壁30aに対するp型不純物の導入が第4マスク83の被覆部83bによって阻害される。第4マスク83は、コンタクト領域50の形成工程の後、除去される。
【0217】
次に、
図10Gを参照して、ベース絶縁膜84が第1ウエハ主面71に形成される。ベース絶縁膜84は、第1絶縁膜22、第2絶縁膜34および主面絶縁膜55のベースである。ベース絶縁膜84は、第1ウエハ主面71、第1トレンチ21の壁面および第2トレンチ33の壁面に沿って膜状に形成される。ベース絶縁膜84は、CVD法および酸化処理法(たとえば熱酸化処理法)のいずれか一方または双方によって形成されてもよい。
【0218】
次に、
図10Hを参照して、第1ベース電極膜85がベース絶縁膜84の上に形成される。第1ベース電極膜85は、第1埋設電極23および第2埋設電極35のベースである。第1ベース電極膜85は、ベース絶縁膜84を挟んで第1トレンチ21および第2トレンチ33を埋め戻し、ベース絶縁膜84を挟んで第1ウエハ主面71を被覆する。ベース絶縁膜84は、CVD法によって形成されてもよい。
【0219】
次に、
図10Iを参照して、第1ベース電極膜85の不要な部分がエッチング法によってベース絶縁膜84が露出するまで除去される。エッチング法は、ウエットエッチング法およびドライエッチング法のいずれか一方または双方であってもよい。これにより、複数の第1埋設電極23および複数の第2埋設電極35が形成される。また、複数のゲート構造20および複数のソース構造30が形成される。
【0220】
次に、
図10Jを参照して、層間膜56が第1ウエハ主面71の上に形成される。層間膜56は、第1面部10、第2面部11、第1~第4接続面部12A~12D、複数のゲート構造20および複数のソース構造30を一括して膜状に被覆する。層間膜56は、CVD法によって形成されてもよい。
【0221】
次に、
図10Kを参照して、所定のレイアウトを有する第5マスク86が層間膜56の上に形成される。第5マスク86は、無機マスクであってもよいし、有機マスク(レジストマスク)であってもよい。第5マスク86は、複数のソース開口57および複数のゲート開口58を形成すべき領域を露出させ、それら以外の領域を被覆している。
【0222】
次に、層間膜56の不要な部分が第5マスク86を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法およびドライエッチング法のいずれか一方または双方であってもよい。
【0223】
次に、ベース絶縁膜84の不要な部分が第5マスク86を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法およびドライエッチング法のいずれか一方または双方であってもよい。ベース絶縁膜84の不要な部分は、層間膜56と同時に除去されてもよい。これにより、複数のソース開口57および複数のゲート開口58が層間膜56に形成される。また、ベース絶縁膜84が、第1絶縁膜22、第2絶縁膜34および主面絶縁膜55に分割される。第5マスク86は、その後、除去される。
【0224】
次に、
図10Lを参照して、第2ベース電極膜87が層間膜56の上に形成される。第2ベース電極膜87は、ソース電極60、ゲート電極65およびゲート配線66のベースである。第2ベース電極膜87は、ベース下地電極膜88およびベース主電極膜89を含む積層構造を有している。ベース下地電極膜88は、第1電極膜63および第2電極膜64を含む積層構造を有している。
【0225】
第1電極膜63は、スパッタ法および蒸着法のいずれか一方または双方によって形成されてもよい。第1電極膜63は、層間膜56、複数のソース開口57の壁面、第1ウエハ主面71および複数の第2トレンチ33に沿って膜状に形成される。第2電極膜64は、スパッタ法および蒸着法のいずれか一方または双方によって形成されてもよい。第2電極膜64は、第1電極膜63の上に積層され、層間膜56、複数のソース開口57の壁面、第1ウエハ主面71および複数の第2トレンチ33に沿って膜状に形成される。
【0226】
ベース主電極膜89は、ベース下地電極膜88の上に形成される。ベース主電極膜89は、スパッタ法および蒸着法のいずれか一方または双方によって形成されてもよい。ベース主電極膜89は、ベース下地電極膜88の上に積層され、複数の第2トレンチ33、複数のソース開口57および複数のゲート開口58を埋め戻して層間膜56を被覆する。
【0227】
次に、第2ベース電極膜87がソース電極60、ゲート電極65およびゲート配線66に分割される。この工程では、所定のレイアウトを有するマスク(図示せず)がベース主電極膜89の上に形成される。マスク(図示せず)は、ソース電極60、ゲート電極65およびゲート配線66を形成すべき領域を被覆し、これら以外の領域を露出させている。
【0228】
次に、マスク(図示せず)を介するエッチング法によってベース主電極膜89の不要な部分が除去される。ベース主電極膜89の不要な部分は、ベース下地電極膜88が露出するまで除去される。エッチング法は、ウエットエッチング法およびドライエッチング法のいずれか一方または双方であってもよい。マスク(図示せず)は、ベース主電極膜89のエッチング工程後、除去される。
【0229】
次に、ベース主電極膜89をマスクとするエッチング法によってベース下地電極膜88の不要な部分が除去される。ベース下地電極膜88の不要な部分は、層間膜56が露出するまで除去される。ベース下地電極膜88の除去工程は、エッチング法によって第2電極膜64を除去する工程、および、エッチング法によって第1電極膜63を除去する工程を含む。エッチング法は、ウエットエッチング法およびドライエッチング法のいずれか一方または双方であってもよい。
【0230】
これにより、第2ベース電極膜87が、ソース電極60、ゲート電極65およびゲート配線66に分割される。むろん、ベース下地電極膜88の不要な部分は、ベース主電極膜89のエッチング工程に係るマスク(図示せず)を介するエッチング法によって除去されてもよい。
【0231】
次に、
図10Mを参照して、第2ウエハ主面72の上にドレイン電極67が形成される。ドレイン電極67は、スパッタ法および蒸着法のいずれか一方または双方によって形成されてもよい。その後、切断予定ライン76(
図9参照)に沿ってウエハ70が切断され、複数の半導体装置1Aが切り出される。以上を含む工程を経て、半導体装置1Aが製造される。
【0232】
図11は、参考例に係る半導体装置の電気的特性を示すグラフ(シミュレーショングラフ)である。参考例に係る半導体装置では、コンタクト領域50がランダムイオン注入法によって第2トレンチ33の第1側壁30a、第2側壁30bおよび底壁30cに対してほぼ垂直にp型不純物を導入することによって形成されている(
図10Fも併せて参照)。つまり、参考例に係る半導体装置では、コンタクト領域50がソース構造30の中央部を通過する仮想鉛直線Lzに対して左右対称な断面レイアウトで形成されている。
【0233】
図11には、参考例に係る半導体装置(トランジスタ構造Tr)のスイッチング特性として、第1参考波形RW1、第2参考波形RW2および第3参考波形RW3が示されている。第1参考波形RW1はゲート電圧Vgsのスイッチング波形を示し、第2参考波形RW2はドレイン電圧Vdsのスイッチング波形を示し、第3参考波形RW3はドレイン電流Idのスイッチング波形を示している。
【0234】
第1~第3参考波形RW1~RW3を参照して、ゲート電圧Vgsがオフ状態からオン状態に制御されると、ドレイン電圧Vdsが立ち下り、ドレイン電流Idが立ち上がる。参考例に係る半導体装置の場合、オフ状態からオン状態へのオン遷移時において、ドレイン電圧Vdsの立ち下り特性に緩慢部SPが生じた。緩慢部SPは、ドレイン電圧Vdsの低下率が緩慢な領域である。参考例に係る半導体装置の場合、緩慢部SPに起因する遅延がオン遷移時間に生じており、スイッチング速度が低下していた。
【0235】
参考例に係る半導体装置の場合、ランダムイオン注入法によって第2トレンチ33の第1側壁30a、第2側壁30bおよび底壁30cに対してほぼ垂直にp型不純物が導入される。そのため、第1側壁30aおよび第2側壁30bに対するp型不純物の導入量が不十分になり得る。
【0236】
特に、第1主面3に対してほぼ垂直な第1トレンチ部31(第2トレンチ部32)が形成される場合、第1側壁30aおよび第2側壁30bの延在方向とp型不純物の照射方向が一致する。そのため、第1側壁30aおよび第2側壁30bに対するp型不純物の導入量が不十分になる。また、p型不純物の導入量が不十分である場合、p型不純物が第2半導体領域9のn型不純物と相殺されるため、第1側壁30aおよび第2側壁30bに沿う領域において、コンタクト領域50のp型不純物濃度が不足する。
【0237】
このような構成において、ゲート電圧Vgsがオフ状態(トランジスタ構造Trのオフ状態)の時、コンタクト領域50のうち第2トレンチ33の底壁30c側に沿う部分の一部または全部が他の部分(第1側壁30aに沿う部分および/または第2側壁30bに沿う部分)から電気的に切り離され、部分的にまたは全体的に電気的にフローティング状態になる。その結果、オン遷移時における電荷の移動が、フローティング状態のコンタクト領域50によって阻害され、ドレイン電圧Vdsに立ち下がり遅延が生じる。
【0238】
図12は、第1実施形態に係る半導体装置1Aの電気的特性を示すグラフ(シミュレーショングラフ)である。
図12には、半導体装置1A(トランジスタ構造Tr)のスイッチング特性として、第1波形W1、第2波形W2および第3波形W3が示されている。第1波形W1はゲート電圧Vgsのスイッチング波形を示し、第2波形W2はドレイン電圧Vdsのスイッチング波形を示し、第3波形W3はドレイン電流Idのスイッチング波形を示している。
図12には、参考例に係る半導体装置の第2参考波形RW2(ドレイン電圧Vds)が二点鎖線によって示されている。
【0239】
第1~第3波形W1~W3を参照して、ゲート電圧Vgsがオフ状態からオン状態に制御されると、ドレイン電圧Vdsが立ち下り、ドレイン電流Idが立ち上がる。半導体装置1Aの場合、ドレイン電圧Vdsはオフ状態からオン状態へのオン遷移時において急峻な立ち下がり特性を示し、緩慢部SPを有していなかった。つまり、半導体装置1Aの場合、ゲート電圧Vgsがオフ状態(トランジスタ構造Trのオフ状態)の時、コンタクト領域50の一部または全部が電気的にフローティング状態になることが抑制されていた。
【0240】
半導体装置1Aは、参考例に係る半導体装置とは異なり、ソース構造30の第1側壁30a側においてコンタクト領域50を有していない。しかしながら、半導体装置1Aは、参考例に係る半導体装置と比較して優れたスイッチング特性を有している。つまり、コンタクト領域50の形成箇所は、必ずしもソース構造30の両サイドである必要はなく、ソース構造30の一方サイドで足りることが理解される。
【0241】
このような構成は、コンタクト領域50の形成工程時間の削減、および、コンタクト領域50の形成工程に使用されるp型不純物の削減に寄与する。したがって、このような構成は、半導体装置1Aの製造コストを削減する上で有効である。また、半導体装置1Aでは、ソース構造30の第1側壁30a側においてコンタクト領域50を有さないため、第1側壁30a側の領域におけるJFET抵抗が削減される。
【0242】
以上、半導体装置1Aは、チップ2、n型の第2半導体領域9(半導体領域)、トレンチ型のソース構造30およびp型のコンタクト領域50を含む。チップ2は、第1主面3を有している。第2半導体領域9は、第1主面3の表層部に形成されている。ソース構造30は、第2半導体領域9に位置されるように第1主面3に形成されている。ソース構造30は、断面視で第1側壁30a、第2側壁30bおよび底壁30cを有している。
【0243】
コンタクト領域50は、第1主面3の表層部においてソース構造30の第2側壁30bおよび底壁30cに沿う領域に形成されている。コンタクト領域50、断面視においてソース構造30の中央部を通過する仮想鉛直線Lzに対して左右非対称な断面レイアウトを有している。この構成によれば、電気的特性を向上できる半導体装置1Aが提供される。
【0244】
たとえば、この半導体装置1Aによれば、コンタクト領域50の一部または全部が電気的にフローティング状態になることが抑制され、ドレイン電圧Vdsのオン遷移特性において遅延が生じることが抑制される。つまり、スイッチング速度が向上される。たとえば、この半導体装置1Aによれば、第1側壁30a側のJFET抵抗が低減されることもできる。
【0245】
コンタクト領域50は、第2側壁30b側のp型不純物濃度が第1側壁30a側のp型不純物濃度よりも高い濃度分布を有していることが好ましい。コンタクト領域50の第1側壁30a側のp型不純物濃度は、零またはほぼ零であることが好ましい。つまり、コンタクト領域50は、ソース構造30の第1側壁30aに沿う領域に形成されていないことが好ましい。これらの構成によれば、第1側壁30a側のJFET抵抗が適切に低減される。また、第1側壁30a側に対するp型不純物の注入工程が省略されるため、コンタクト領域50の形成工程に係るコストが削減される(
図10F参照)。
【0246】
コンタクト領域50は、第2側壁30bの上端側において第1主面3に沿って水平方向に延びる部分を有していてもよい。コンタクト領域50は、ソース構造30の底壁30cにおいて第1領域51および第2領域52を含んでいてもよい。第1領域51は、ソース構造30の底壁30cにおいて仮想鉛直線Lzに対して第1側壁30a側の部分に沿って形成されていてもよい。第2領域52は、ソース構造30の底壁30cにおいて仮想鉛直線Lzに対して第2側壁30b側の部分に沿って形成されていてもよい。
【0247】
このような構成において、第1領域51は第1厚さT1(第1深さ)を有し、第2領域52は、第1厚さT1とは異なる第2厚さT2(第2深さ)を有していてもよい。この場合、第2厚さT2は、第1厚さT1よりも大きいことが好ましい。
【0248】
半導体装置1Aは、第1主面3の表層部においてソース構造30の周囲に形成されたn型のソース領域40を含んでいてもよい。ソース領域40は、第1ソース領域40aおよび第2ソース領域40bを含んでいてもよい。第1ソース領域40aは、第1主面3の表層部においてソース構造30の第1側壁30aに沿う領域に形成されていてもよい。第2ソース領域40bは、第1主面3の表層部においてソース構造30の第2側壁30bに沿う領域に形成され、第1ソース領域40aとは異なる断面レイアウトを有していてもよい。
【0249】
半導体装置1Aは、第2半導体領域9に位置されるように第1主面3に形成されたトレンチ型のゲート構造20を含んでいてもよい。この場合、ソース構造30はゲート構造20から間隔を空けて第1主面3に形成されていてもよい。コンタクト領域50はゲート構造20から間隔を空けて形成されていてもよい。ソース構造30は、ゲート構造20の深さとは異なる深さを有していてもよい。ソース構造30の深さは、ゲート構造20の深さよりも大きくてもよい。
【0250】
半導体装置1Aは、第1主面3の表層部に形成されたp型のボディ領域16を含んでいてもよい。この場合、ソース構造30は、ボディ領域16を貫通していることが好ましい。コンタクト領域50は、ボディ領域16のp型不純物濃度よりも高いp型不純物濃度を有していることが好ましい。
【0251】
コンタクト領域50は、ボディ領域16に電気的に接続されていることが好ましい。この場合、コンタクト領域50は、ソース構造30の底壁30cおよび第2側壁30bに沿う領域に形成され、第1主面3の表層部においてボディ領域16に電気的に接続されていることが好ましい。
【0252】
半導体装置1Aは、チップ2内においてソース構造30の底壁30cに沿う領域に形成されたp型のウェル領域45を含んでいてもよい。この場合、コンタクト領域50は、ウェル領域45のp型不純物濃度よりも高いp型不純物濃度を有していることが好ましい。コンタクト領域50は、ウェル領域45内においてソース構造30に沿う領域に形成された部分を有していてもよい。ウェル領域45は、チップ2内においてソース構造30の第1側壁30a、第2側壁30bおよび底壁30cに沿う領域に形成されていてもよい。
【0253】
別視点において、半導体装置1Aは、チップ2、n型の第2半導体領域9、ソース構造30、n型の第1ソース領域40aおよびコンタクト領域50を含む。チップ2は、第1主面3を有している。第2半導体領域9は、第1主面3の表層部に形成されている。ソース構造30は、第2半導体領域9に位置されるように第1主面3に形成されている。
【0254】
ソース構造30は、第2トレンチ33、第2絶縁膜34および第2埋設電極35を含む。第2トレンチ33は、断面視において第1側壁30a、第2側壁30bおよび底壁30cを区画している。第2絶縁膜34は、第2トレンチ33の壁面を被覆している。第2埋設電極35は、第2絶縁膜34を挟んで第2トレンチ33に埋設されている。
【0255】
第1ソース領域40aは、第1主面3の表層部においてソース構造30の第1側壁30aに沿う領域に形成されている。コンタクト領域50は、第1主面3の表層部においてソース構造30の第2側壁30bに沿う領域に形成され、ソース構造30を挟んで第1ソース領域40aに対向している。この構成によれば、電気的特性を向上できる半導体装置1Aが提供される。たとえば、この半導体装置1Aによれば、第1側壁30a側のJFET抵抗が低減されることができる。
【0256】
コンタクト領域50は、第1主面3の表層部においてソース構造30の第2側壁30bおよび底壁30cに沿う領域に形成されていることが好ましい。この半導体装置1Aによれば、コンタクト領域50の一部または全部が電気的にフローティング状態になることが抑制され、ドレイン電圧Vdsのオン遷移特性において遅延が生じることが抑制される。
【0257】
ソース領域40は、第2トレンチ33から露出していることが好ましい。コンタクト領域50は、第2トレンチ33から露出していることが好ましい。第2絶縁膜34は、第1主面3から第2トレンチ33の底壁30c側に間隔を空けて第2トレンチ33の壁面を被覆し、第2トレンチ33の上端部において第1側壁30a側の第1窓部36および第2側壁30b側の第2窓部37を区画していることが好ましい。
【0258】
この場合、第2埋設電極35は、第1窓部36および第2窓部37を露出させるように第1主面3から第2トレンチ33の底壁30c側に間隔を空けて第2トレンチ33に埋設されていることが好ましい。ソース領域40は、第1窓部36から露出していることが好ましい。コンタクト領域50は、第2窓部37から露出していることが好ましい。
【0259】
半導体装置1Aは、第1主面3の表層部においてソース構造30の第2側壁30bに沿う領域に形成されたn型の第2ソース領域40bを含んでいてもよい。この場合、コンタクト領域50は、ソース構造30および第2ソース領域40bの間の領域に介在された部分を有していてもよい。
【0260】
半導体装置1Aは、第1主面3の上で第2埋設電極35、第1ソース領域40aおよびコンタクト領域50に電気的に接続されたソース電極60を含んでいてもよい。ソース電極60は、第2トレンチ33内において第2埋設電極35、第2絶縁膜34、第1窓部36および第2窓部37を被覆していることが好ましい。
【0261】
ソース電極60は、チップ2側からこの順に積層された下地電極膜61および主電極膜62を含む積層構造を有していてもよい。下地電極膜61は、第2トレンチ33内において第2埋設電極35、第2絶縁膜34、第1窓部36および第2窓部37を被覆していてもよい。主電極膜62は、下地電極膜61を介して第2埋設電極35、第1ソース領域40aおよびコンタクト領域50に電気的に接続されていてもよい。
【0262】
図13は、第2実施形態に係る半導体装置1Bの一要部を示す拡大平面図である。
図14は、
図13に示すXIV-XIV線に沿う断面図である。
図15は、
図13に示すXV-XV線に沿う断面図である。
図13~
図15を参照して、半導体装置1Bは、半導体装置1Aに係る複数のゲート構造20のレイアウトおよび複数のソース構造30のレイアウトが変形されたレイアウトを有している。半導体装置1Bは、半導体装置1Aの製造方法において各マスクのレイアウトを変更することによって製造されている。
【0263】
半導体装置1Bは、第1主面3(第1面部10)において第1方向Xおよび第2方向Yに延びる格子状に形成された複数のゲート構造20を含む。複数のゲート構造20は、複数の第1ゲート構造20Aおよび複数の第2ゲート構造20Bを含む。
【0264】
複数の第1ゲート構造20Aは、第1方向Xに間隔を空けて配列され、第2方向Yに延びる帯状にそれぞれ形成されている。つまり、複数の第1ゲート構造20Aは、第2方向Yに延びるストライプ状に配列されている。
【0265】
複数の第1ゲート構造20Aは、第2方向Yに延びる一対の側壁および当該一対の側壁を接続する底壁を有している。一対の側壁は、第1主面3に対してほぼ垂直に形成されている。底壁は、水平方向に沿ってほぼ平坦に延びていることが好ましい。むろん、底壁は、第2主面4側に向けて円弧状に湾曲していてもよい。
【0266】
複数の第2ゲート構造20Bは、第2方向Yに間隔を空けて配列され、第1方向Xに延びる帯状にそれぞれ形成されている。つまり、複数の第2ゲート構造20Bは、第1方向Xに延びるストライプ状に配列されている。複数の第2ゲート構造20Bは、複数の第1ゲート構造20Aに交差(具体的には直交)している。
【0267】
複数の第2ゲート構造20Bは、第1方向Xに延びる一対の側壁および当該一対の側壁を接続する底壁を有している。一対の側壁は、第1主面3に対してほぼ垂直に形成されている。底壁は、水平方向に沿ってほぼ平坦に延びていることが好ましい。むろん、底壁は、第2主面4側に向けて円弧状に湾曲していてもよい。その他、複数のゲート構造20の構成は、半導体装置1Aの場合と同様である。
【0268】
半導体装置1Bは、複数のゲート構造20から間隔を空けて第1主面3(第1面部10)に形成された複数のソース構造30を含む。複数のソース構造30は、第1主面3において複数のゲート構造20によって取り囲まれた領域にそれぞれ形成されている。具体的には、複数のソース構造30は、1対1の対応関係で複数のゲート構造20によって取り囲まれた領域にそれぞれ形成されている。つまり、複数のソース構造30は、第1方向Xおよび第2方向Yに間隔を空けて行列状に配列されている。
【0269】
以下、1つのソース構造30の構成が説明される。ソース構造30は、この形態では、平面視において四角形状に形成されている。ソース構造30は、平面視において正方形状に形成されていてもよい。ソース構造30は、平面視において第1方向Xまたは第2方向Yに延びる長方形状に形成されていてもよい。むろん、ソース構造30は、平面視において多角形状(たとえば六角形状)、円形状、楕円形状等に形成されていてもよい。
【0270】
ソース構造30は、半導体装置1Aの場合と同様、厚さ方向に関して第1トレンチ部31および第2トレンチ部32を有している。ソース構造30は、第1~第4側壁90a~90dおよび第1~第4側壁90a~90dを接続する底壁90eを有している。
【0271】
第1側壁90aおよび第2側壁90bは、第2方向Yに延び、第1方向Xに対向している。第3側壁90cおよび第4側壁90dは、第1方向Xに延び、第2方向Yに対向している。第1側壁90a、第2側壁90bおよび底壁90eは、第1実施形態に係るソース構造30の第1側壁30a、第2側壁30bおよび底壁30cにそれぞれ対応している。
【0272】
第1~第4側壁90a~90dは、第1トレンチ部31の側壁部および第2トレンチ部32の側壁部をそれぞれ区画している。底壁90eは、第2トレンチ部32の底壁部を区画している。底壁90eは、水平方向に沿ってほぼ平坦に延びている。むろん、底壁90eは、第2主面4側に向けて円弧状に湾曲していてもよい。その他、ソース構造30の構成は、半導体装置1Aの場合と同様である。
【0273】
ソース構造30は、半導体装置1Aの場合と同様、第2トレンチ33、第2絶縁膜34および第2埋設電極35を含む。第2トレンチ33は、第1主面3(第1面部10)に形成され、ソース構造30の壁面(第1~第4側壁90a~90dおよび底壁90e)を区画している。
【0274】
第2絶縁膜34は、第2トレンチ33の壁面を膜状に被覆している。具体的には、第2絶縁膜34は、第1膜部、第2膜部、第3膜部、第4膜部および第5膜部を含む。第1~第4膜部は、第2トレンチ33の第1~第4側壁90a~90dをそれぞれ膜状に被覆している。
【0275】
つまり、第1~第4膜部は、第1~第4側壁90a~90dにおいて第1トレンチ部31の側壁部および第2トレンチ部32の側壁部を膜状に被覆している。第5膜部は、第2トレンチ33の底壁90eを膜状に被覆し、第1~第4膜部に連なっている。第5膜部は、第1~第4膜部の厚さよりも大きい厚さを有している。第5膜部は、第1~第4膜部の厚さとほぼ等しい厚さを有していてもよい。
【0276】
第2絶縁膜34(第1~第4膜部)は、第1主面3から第2トレンチ33の底壁90e側に間隔を空けて第1~第4側壁90a~90dを被覆している。第2絶縁膜34(第1~第4膜部)の上端部は、ボディ領域16の底部の深さ位置に対して第1主面3側に位置されている。第2絶縁膜34(第1~第4膜部)は、第1~第4側壁90a~90dの上端部を露出させる第1~第4窓部92a~92dをそれぞれ区画している。
【0277】
第1窓部92aは第1膜部によって第1側壁90aに区画され、第2窓部92bは第2膜部によって第2側壁90bに区画され、第3窓部92cは第3膜部によって第3側壁90cに区画され、第4窓部92dは第4膜部によって第4側壁90dに区画されている。第1~第4窓部92a~92dは、第1トレンチ部31の側壁部の上端部を露出させている。
【0278】
半導体装置1Bは、第1主面3(第1面部10)に区画された複数のメサ領域91を含む。複数のメサ領域91は、複数のゲート構造20および複数のソース構造30の間の領域にそれぞれ区画されている。複数のメサ領域91は、平面視において環状(この形態では四角環状)にそれぞれ区画されている。複数のメサ領域91は、平面視において正方形環状に区画されていてもよい。複数のメサ領域91は、平面視において長方形環状に区画されていてもよい。むろん、複数のメサ領域91は、平面視において多角形状(たとえば六角形状)、円形状、楕円形状等に形成されていてもよい。
【0279】
半導体装置1Bは、第1主面3(第1面部10)の表層部において複数のソース構造30の周囲にそれぞれ形成されたn型の複数のソース領域40を含む。複数のソース領域40は、複数のメサ領域91においてボディ領域16の表層部にそれぞれ形成されている。以下、1つのソース領域40の構成が説明される。
【0280】
ソース領域40は、ボディ領域16の底部から第1主面3(第1面部10)側に間隔を空けて形成され、ボディ領域16の一部を挟んで第2半導体領域9に対向している。ソース領域40は、ソース構造30の第1~第4側壁90a~90dのうちの少なくとも1つに沿う領域に形成されている。ソース領域40は、この形態では、ソース構造30の第1~第4側壁90a~90dに沿って形成されている。つまり、ソース領域40は、ソース構造30を取り囲む環状(この形態では四角環状)に形成されている。
【0281】
ソース領域40は、断面視において水平方向に延びる層状に形成され、複数のゲート構造20側の外縁部、および、ソース構造30側の内縁部を有している。ソース領域40の外縁部は、全周に亘って複数のゲート構造20の側壁に接続されている。つまり、ソース領域40の外縁部は、複数の第1トレンチ21(ゲート構造20)の側壁の上端部から露出している。
【0282】
ソース領域40の外縁部は、ゲート構造20の第1電極面23aの高さ位置に対して第1トレンチ21の底壁側に位置された底部、および、第1電極面23aの高さ位置に対して第1主面3側に位置された表層部を有している。つまり、ソース領域40の外縁部は、第1絶縁膜22を挟んで第1埋設電極23に対向する部分(底部)、および、第1絶縁膜22を挟んで第1埋設電極23に対向しない部分(表層部)を有している。
【0283】
ソース領域40の底部は、第1リセスの底部の深さ位置に対してボディ領域16の底部側に位置されていることが好ましい。ソース領域40の底部は、第1リセスの底部の深さ位置に対して第1主面3側に位置されていてもよい。
【0284】
ソース領域40の内縁部は、ソース構造30の第1~第4側壁90a~90dのうちの少なくとも1つに接続されている。ソース領域40の内縁部は、この形態では、第1側壁90a、第3側壁90cおよび第4側壁90dに接続され、第2側壁90bからゲート構造20側に間隔を空けて形成されている。
【0285】
つまり、ソース領域40の内縁部は、第2トレンチ33(ソース構造30)の第1側壁90a、第3側壁90cおよび第4側壁90dの上端部から露出している。この形態では、ソース領域40のうち第1側壁90aに沿う部分が第1ソース領域40aとして形成され、ソース領域40のうち第2側壁90bに沿う部分が第2ソース領域40bとして形成されている。
【0286】
ソース領域40の内縁部は、ソース構造30の第2電極面35aの高さ位置に対して第1主面3側に位置された底部および表層部を有している。この形態では、ソース領域40の底部および表層部の双方が、第2トレンチ33(第1トレンチ部31)の第1窓部92a、第3窓部92cおよび第4窓部92dから露出している。
【0287】
つまり、ソース領域40は、この形態では、ソース領域40の厚さ方向の全域に亘って第1窓部92a、第3窓部92cおよび第4窓部92dから露出し、第2絶縁膜34を挟んで第2埋設電極35に対向する部分を有さない。ソース領域40のうち第1窓部92a、第3窓部92cおよび第4窓部92dから露出した部分は、深さ方向にボディ領域16の一部を挟んで第2絶縁膜34に対向している。
【0288】
半導体装置1Bは、第1主面3(第1面部10)の表層部において複数のソース構造30に沿う領域にそれぞれ形成されたp型の複数のウェル領域45を含む。複数のウェル領域45は、複数のソース構造30に対して1対1の対応関係でそれぞれ形成されている。複数のウェル領域45は、複数のゲート構造20から対応するソース構造30側に間隔を空けて対応するソース構造30に沿う領域にそれぞれ形成されている。
【0289】
以下、1つのウェル領域45の構成が説明される。ウェル領域45は、この形態では、対応するソース構造30(第2トレンチ33)の壁面に沿って延び、第1主面3の表層部においてボディ領域16に電気的に接続されている。具体的には、ウェル領域45は、ウェル本体46、第1延部93a、第2延部93b、第3延部93cおよび第4延部93dを有している。
【0290】
ウェル本体46は、第1実施形態に係るウェル本体46と同様の構成を有している。ウェル本体46は、この形態では、ソース構造30の直下に位置された領域から水平方向(第1方向Xおよび第2方向Y)に張り出した膨出部(第1膨出部46aおよび第2膨出部46b)を有し、ソース構造30よりも幅広に形成されている。
【0291】
第1~第4延部93a~93dは、ソース構造30の第1~第4側壁90a~90dに沿う領域にそれぞれ形成され、第2絶縁膜34を挟んで第2埋設電極35に対向している。つまり、第1~第4延部93a~93dは、平面視においてソース構造30を取り囲んでいる。
【0292】
第1~第4延部93a~93dは、ボディ領域16の底部およびソース構造30の底壁90eの間の厚さ範囲を第1~第4側壁90a~90dに沿って延び、ウェル本体46に接続された下端部、および、ボディ領域16に接続された上端部を有している。つまり、第1~第4延部93a~93dは、ウェル本体46をボディ領域16に電気的に接続させている。
【0293】
第1~第4延部93a~93dの下端部は、ウェル本体46(膨出部)の周縁部に対して第1~第4側壁90a~90d側の領域でウェル本体46に接続されている。第1~第4延部93a~93dは、ウェル本体46の厚さ未満の厚さを有している。第1~第4延部93a~93dの厚さは、ソース構造30の第1~第4側壁90a~90dの法線方向(第1方向X)を基準としたときの第1~第4延部93a~93dの厚さである。
【0294】
半導体装置1Bは、第1主面3(第1面部10)の表層部において複数のソース構造30に沿う領域にそれぞれ形成されたp型の複数のコンタクト領域50を含む。複数のコンタクト領域50は、複数のソース構造30に対して1対1の対応関係でそれぞれ形成されている。以下、1つのコンタクト領域50の構成が説明される。
【0295】
コンタクト領域50は、複数のゲート構造20からソース構造30側に間隔を空けてソース構造30に沿う領域にそれぞれ形成されている。コンタクト領域50は、第2半導体領域9の底部から第1面部10側に間隔を空けて形成されている。
【0296】
コンタクト領域50は、半導体装置1Aの場合と同様、ソース構造30を第1方向Xに切断した断面視においてソース構造30に対して左右非対称となる断面レイアウトを有している。具体的には、コンタクト領域50の断面レイアウトは、ソース構造30の中央部を通過する仮想鉛直線Lzに対して左右非対称である。
【0297】
コンタクト領域50は、ソース構造30の第2側壁90b側のp型不純物濃度がソース構造30の第1側壁90a側のp型不純物濃度よりも高い濃度分布を有している。コンタクト領域50のうちソース構造30の第1側壁90a側のp型不純物濃度はほぼ零である。つまり、コンタクト領域50は、ソース構造30の第2側壁90bおよび底壁90eに沿う領域に形成され、ソース構造30の第1側壁90aに沿う領域に形成されていない。
【0298】
コンタクト領域50は、半導体装置1Aの場合と同様、ウェル領域45内において対応するソース構造30(第2トレンチ33)の壁面に沿って延び、ボディ領域16およびウェル領域45に電気的に接続されている。具体的には、コンタクト領域50は、底壁90eに沿う第1部分50a、第2側壁90bに沿う第2部分50b、および、第2側壁90bの上端部に沿う第3部分50cを含む。また、第1部分50aは、第1領域51および第2領域52を含む。第1部分50a、第2部分50bおよび第3部分50cは、半導体装置1Aの場合と同様の形態をそれぞれ有している。
【0299】
第2部分50bは、第2側壁90bから第3側壁90c側に引き出され、第3側壁90cに沿って延びる部分を有していてもよい。この場合、第2部分50bは、第3窓部92cから露出していてもよい。第2部分50bは、第1側壁90aから第2側壁90b側に間隔を空けて第3側壁90cに沿って形成されていてもよい。第2部分50bは、第3側壁90cの中間部から第2側壁90b側に間隔を空けて第3側壁90cに沿って形成されていてもよい。第2部分50bは、第3側壁90cの中間部に対して第1側壁90a側に位置された部分を有していてもよい。
【0300】
同様に、第3部分50cは、第2側壁90bから第3側壁90c側に引き出され、第3側壁90cに沿って延びる部分を有していてもよい。第3部分50cは、第1側壁90aから第2側壁90b側に間隔を空けて第3側壁90cに沿って形成されていてもよい。第3部分50cは、第3側壁90cの中間部から第2側壁90b側に間隔を空けて第3側壁90cに沿って形成されていてもよい。第3部分50cは、第3側壁90cの中間部に対して第1側壁90a側に位置された部分を有していてもよい。
【0301】
第2部分50bは、第2側壁90bから第4側壁90d側に引き出され、第4側壁90dに沿って延びる部分をそれぞれ有していてもよい。この場合、第2部分50bは、第4窓部92dから露出していてもよい。第2部分50bは、第1側壁90aから第2側壁90b側に間隔を空けて第4側壁90dに沿って形成されていてもよい。第2部分50bは、第4窓部92dの中間部から第2側壁90b側に間隔を空けて第4側壁90dに沿って形成されていてもよい。第2部分50bは、第4側壁90dの中間部に対して第1側壁90a側に位置された部分を有していてもよい。
【0302】
同様に、第3部分50cは、第2側壁90bから第4側壁90d側に引き出され、第4側壁90dに沿って延びる部分をそれぞれ有していてもよい。第3部分50cは、第1側壁90aから第2側壁90b側に間隔を空けて第4側壁90dに沿って形成されていてもよい。第3部分50cは、第4側壁90dの中間部から第2側壁90b側に間隔を空けて第4側壁90dに沿って形成されていてもよい。第3部分50cは、第4側壁90dの中間部に対して第1側壁90a側に位置された部分を有していてもよい。
【0303】
半導体装置1Bは、半導体装置1Aの場合と同様、主面絶縁膜55、層間膜56、複数のソース開口57、複数のゲート開口58、ソース電極60、ゲート電極65、ゲート配線66およびドレイン電極67を含む。
【0304】
複数のソース開口57は、この形態では、1対1の対応関係で複数のメサ領域91をそれぞれ露出させている。複数のソース開口57は、対応する1つのメサ領域91において1つのソース構造30、ソース領域40およびコンタクト領域50をそれぞれ露出させている。複数のソース開口57は、この形態では、平面視において四角形状に形成されている。むろん、複数のソース開口57は、平面視において多角形状(六角形状)、長方形状(帯状)、円形状等に形成されていてもよい。
【0305】
図16は、第3実施形態に係る半導体装置1Cの一要部を示す拡大平面図である。
図17は、
図16に示すXVII-XVII線に沿う断面図である。
図18は、
図16に示すXVIII-XVIII線に沿う断面図である。
図16~
図18を参照して、半導体装置1Cは、半導体装置1Aに係る複数のゲート構造20のレイアウトおよび複数のソース構造30のレイアウトが変形されたレイアウトを有している。半導体装置1Cは、半導体装置1Aの製造方法において各マスクのレイアウトを変更することによって製造されている。
【0306】
半導体装置1Cは、第1主面3(第1面部10)において第1方向Xおよび第2方向Yに延びる格子状に形成された複数のゲート構造20を含む。複数のゲート構造20は、複数の第1ゲート構造20Aおよび複数の第2ゲート構造20Bを含む。
【0307】
複数の第1ゲート構造20Aは、第1方向Xに間隔を空けて配列され、第2方向Yに延びる帯状にそれぞれ形成されている。つまり、複数の第1ゲート構造20Aは、第2方向Yに延びるストライプ状に配列されている。
【0308】
複数の第1ゲート構造20Aは、第2方向Yに延びる一対の側壁および当該一対の側壁を接続する底壁を有している。一対の側壁は、第1主面3に対してほぼ垂直に形成されている。底壁は、水平方向に沿ってほぼ平坦に延びていることが好ましい。むろん、底壁は、第2主面4側に向けて円弧状に湾曲していてもよい。
【0309】
複数の第2ゲート構造20Bは、第2方向Yに間隔を空けて配列され、第1方向Xに延びる帯状にそれぞれ形成されている。つまり、複数の第2ゲート構造20Bは、第1方向Xに延びるストライプ状に配列されている。複数の第2ゲート構造20Bは、複数の第1ゲート構造20Aに交差(具体的には直交)している。
【0310】
複数の第2ゲート構造20Bは、第1方向Xに延びる一対の側壁および当該一対の側壁を接続する底壁を有している。一対の側壁は、第1主面3に対してほぼ垂直に形成されている。底壁は、水平方向に沿ってほぼ平坦に延びていることが好ましい。むろん、底壁は、第2主面4側に向けて円弧状に湾曲していてもよい。その他、複数のゲート構造20の構成は、半導体装置1Aの場合と同様である。
【0311】
半導体装置1Cは、複数のゲート構造20から間隔を空けて第1主面3(第1面部10)に形成された複数のソース構造30を含む。複数のソース構造30は、第1主面3において複数のゲート構造20によって取り囲まれた領域にそれぞれ形成されている。具体的には、複数のソース構造30は、1対1の対応関係で複数のゲート構造20によって取り囲まれた領域にそれぞれ形成されている。つまり、複数のソース構造30は、第1方向Xおよび第2方向Yに間隔を空けて行列状に配列されている。
【0312】
以下、1つのソース構造30の構成が説明される。ソース構造30は、この形態では、複数のゲート構造20に沿って延びる4辺を有する多角環状(この形態では四角環状)に形成されている。ソース構造30は、正方形環状に形成されていてもよい。ソース構造30は、平面視において第1方向Xまたは第2方向Yに延びる長方形環状に形成されていてもよい。むろん、ソース構造30は、平面視において円環状、楕円環状等に形成されていてもよい。
【0313】
ソース構造30は、第1~第4ソース構造95a~95dを一体的に含む。第1ソース構造95aは、第1方向Xの一方側に形成され、第2方向Yに帯状に延びている。第2ソース構造95bは、第1ソース構造95aから第1方向Xに間隔を空けて形成され、第2方向Yに帯状に延びている。
【0314】
第3ソース構造95cは、第1ソース構造95aの一端部および第2ソース構造95bの一端部の間の領域を第1方向Xに帯状に延び、第1ソース構造95aの一端部および第2ソース構造95bの一端部に接続されている。第4ソース構造95dは、第3ソース構造95cから第2方向Yに間隔を空けて第1ソース構造95aの他端部および第2ソース構造95bの他端部の間の領域を第1方向Xに帯状に延び、第1ソース構造95aの他端部および第2ソース構造95bの他端部に接続されている。
【0315】
ソース構造30(第1~第4ソース構造95a~95d)は、半導体装置1Aの場合と同様、厚さ方向に関して第1トレンチ部31および第2トレンチ部32を有している。ソース構造30は、環状の外側の外周壁96a、環状の内側の内周壁96b、ならびに、外周壁96aおよび内周壁96bを接続する底壁96cを含む。
【0316】
外周壁96aは、第1~第4ソース構造95a~95dの外方側の壁面によって形成されている。外周壁96aは、ソース構造30の第1トレンチ部31の側壁部および第2トレンチ部32の側壁部を区画している。内周壁96bは、第1~第4ソース構造95a~95dの内方側の壁面によって形成されている。内周壁96bは、ソース構造30の第1トレンチ部31の側壁部および第2トレンチ部32の側壁部を区画している。
【0317】
底壁96cは、第2トレンチ部32の底壁部を区画している。底壁96cは、水平方向に沿ってほぼ平坦に延びていることが好ましい。むろん、底壁96cは、第2主面4側に向けて円弧状に湾曲していてもよい。
【0318】
第1ソース構造95aは、第1方向Xの一方側(外周壁96a側)の第1側壁99a、第1方向Xの他方側(内周壁96b側)の第2側壁99b、ならびに、第1側壁99aおよび第2側壁99bを接続する底壁96cを有している。第1ソース構造95aの第1側壁99a、第2側壁99bおよび底壁96cは、第1実施形態に係るソース構造30の第1側壁30a、第2側壁30bおよび底壁30cにそれぞれ対応している。
【0319】
同様に、第2ソース構造95bは、第1方向Xの一方側(内周壁96b側)の第1側壁99aおよび第1方向Xの他方側(外周壁96a側)の第2側壁99bを有している。第2ソース構造95bの第1側壁99aおよび第2側壁99bは、第1実施形態に係るソース構造30の第1側壁30aおよび第2側壁30bにそれぞれ対応している。
【0320】
ソース構造30は、半導体装置1Aの場合と同様、第2トレンチ33、第2絶縁膜34および第2埋設電極35を含む。第2トレンチ33は、第1主面3(第1面部10)に形成され、ソース構造30の壁面(外周壁96a、内周壁96bおよび底壁96c)を区画している。
【0321】
第2絶縁膜34は、第2トレンチ33の壁面(外周壁96a、内周壁96bおよび底壁96c)を膜状に被覆している。具体的には、第2絶縁膜34は、第1膜部、第2膜部および第3膜部を含む。第1膜部は、第2トレンチ33の外周壁96aを膜状に被覆している。つまり、第1膜部は、第1トレンチ部31の側壁部および第2トレンチ部32の側壁部を膜状に被覆している。第1膜部は、第1主面3から第2トレンチ33の底壁96c側に間隔を空けて外周壁96aを被覆している。
【0322】
第2膜部は、第2トレンチ33の内周壁96bを膜状に被覆している。つまり、第2膜部は、第1トレンチ部31の側壁部および第2トレンチ部32の側壁部を膜状に被覆している。第2膜部は、第1主面3から第2トレンチ33の底壁96c側に間隔を空けて内周壁96bを被覆している。第2膜部は、第1膜部の厚さとほぼ等しい厚さを有している。
【0323】
第3膜部は、第2トレンチ33の底壁96cを膜状に被覆し、第1膜部および第2膜部に連なっている。第3膜部は、第1膜部の厚さおよび第2膜部の厚さよりも大きい厚さを有している。第3膜部は、第1膜部の厚さおよび第2膜部の厚さとほぼ等しい厚さを有していてもよい。
【0324】
第2絶縁膜34(第1膜部)は、第1主面3から第2トレンチ33の底壁30c側に間隔を空けて外周壁96aを被覆している。第2絶縁膜34(第1膜部)の上端部は、ボディ領域16の底部の深さ位置に対して第1主面3側に位置されている。第2絶縁膜34(第1膜部)は、外周壁96aの上端部を露出させる第1窓部102を区画している。具体的には、第1窓部102は、第1トレンチ部31の側壁部の上端部を露出させている。
【0325】
第2絶縁膜34(第2膜部)は、第1主面3から第2トレンチ33の底壁30c側に間隔を空けて内周壁96bを被覆している。第2絶縁膜34(第2膜部)の上端部は、ボディ領域16の底部の深さ位置に対して第1主面3側に位置されている。第2絶縁膜34(第2膜部)は、内周壁96bの上端部を露出させる第2窓部103を区画している。具体的には、第2窓部103は、第1トレンチ部31の側壁部の上端部を露出させ、第2トレンチ33の内部空間を挟んで第1窓部102に対向している。
【0326】
第1ソース構造95aの第1窓部102および第2窓部103は、第1実施形態に係るソース構造30の第1窓部36および第2窓部37にそれぞれ対応している。第2ソース構造95bの第2窓部103および第1窓部102は、第1実施形態に係るソース構造30の第1窓部36および第2窓部37にそれぞれ対応している。
【0327】
半導体装置1Cは、第1主面3(第1面部10)に区画された複数の第1メサ領域97を含む。複数の第1メサ領域97は、複数のゲート構造20および複数のソース構造30の間の領域にそれぞれ区画されている。複数の第1メサ領域97は、平面視において環状(この形態では四角環状)にそれぞれ区画されている。
【0328】
複数の第1メサ領域97は、平面視において正方形環状に区画されていてもよい。複数の第1メサ領域97は、平面視において長方形環状に区画されていてもよい。むろん、複数の第1メサ領域97は、平面視において多角形状(たとえば六角形状)、円形状、楕円形状等に形成されていてもよい。
【0329】
半導体装置1Cは、第1主面3(第1面部10)に区画された複数の第2メサ領域98を含む。複数の第2メサ領域98は、複数のソース構造30によって取り囲まれた領域にそれぞれ区画されている。複数の第2メサ領域98は、平面視において四角形状に区画されている。複数の第2メサ領域98は、平面視において正方形状に区画されていてもよい。複数の第2メサ領域98は、平面視において長方形状に区画されていてもよい。むろん、複数の第2メサ領域98は、平面視において多角形状(たとえば六角形状)、円形状、楕円形状等に形成されていてもよい。
【0330】
半導体装置1Cは、第1主面3(第1面部10)の表層部において複数のソース構造30の周囲にそれぞれ形成されたn型の複数のソース領域40を含む。複数のソース領域40は、この形態では、複数の第1メサ領域97に対して1対1の対応関係でそれぞれ形成されている。以下、1つのソース領域40の構成が説明される。
【0331】
ソース領域40は、第1メサ領域97においてボディ領域16の表層部に形成されている。ソース領域40は、ボディ領域16の底部から第1主面3(第1面部10)側に間隔を空けて形成され、ボディ領域16の一部を挟んで第2半導体領域9に対向している。ソース領域40は、ソース構造30の外周壁96aに沿う領域に形成されている。
【0332】
ソース領域40は、外周壁96aにおいて第1~第4ソース構造95a~95dのうちの少なくとも1つに沿う領域に形成されている。ソース領域40は、この形態では、外周壁96aにおいて第1~第4ソース構造95a~95dに沿って形成されている。つまり、ソース領域40は、この形態では、ソース構造30を取り囲む環状(この形態では四角環状)に形成されている。むろん、ソース領域40は、平面視において多角形状(たとえば六角形状)、円形状、楕円形状等に形成されていてもよい。
【0333】
ソース領域40は、断面視において水平方向に延びる層状に形成され、複数のゲート構造20側の外縁部、および、ソース構造30側の内縁部を有している。ソース領域40の外縁部は、全周に亘って複数のゲート構造20の側壁に接続されている。つまり、ソース領域40の外縁部は、複数の第1トレンチ21(ゲート構造20)の側壁の上端部から露出している。
【0334】
ソース領域40の外縁部は、第1埋設電極23の第1電極面23aの高さ位置に対して第1トレンチ21の底壁96c側に位置された底部、および、第1電極面23aの高さ位置に対して第1主面3側に位置された表層部を有している。つまり、ソース領域40の外縁部は、第1絶縁膜22を挟んで第1埋設電極23に対向する部分(底部)、および、第1絶縁膜22を挟んで第1埋設電極23に対向しない部分(表層部)を有している。
【0335】
ソース領域40の底部は、第1リセスの底部の深さ位置に対してボディ領域16の底部側に位置されていることが好ましい。ソース領域40の底部は、第1リセスの底部の深さ位置に対して第1主面3側に位置されていてもよい。
【0336】
ソース領域40の内縁部は、ソース構造30の外周壁96aに接続されている。ソース領域40は、外周壁96aにおいて第1~第4ソース構造95a~95dのうちの少なくとも1つに接続されている。ソース領域40の内縁部は、この形態では、外周壁96aにおいて第1ソース構造95a、第3ソース構造95cおよび第4ソース構造95dに接続され、第2ソース構造95bから間隔を空けて形成されている。
【0337】
ソース領域40の内縁部は、第2埋設電極35の第2電極面35aの高さ位置に対して第1主面3側に位置された底部および表層部を有している。この形態では、ソース領域40の底部および表層部の双方が、第2トレンチ33(第1トレンチ部31)の第1窓部102から露出している。
【0338】
つまり、ソース領域40は、この形態では、ソース領域40の厚さ方向の全域に亘って第1窓部102から露出し、第2絶縁膜34を挟んで第2埋設電極35に対向する部分を有さない。ソース領域40のうち第1窓部102から露出した部分は、深さ方向にボディ領域16の一部を挟んで第2絶縁膜34に対向している。
【0339】
半導体装置1Cは、第1主面3(第1面部10)の表層部において複数のソース構造30に沿う領域にそれぞれ形成されたp型の複数のウェル領域45を含む。複数のウェル領域45は、複数のソース構造30に対して1対1の対応関係でそれぞれ形成されている。複数のウェル領域45は、複数のゲート構造20から対応するソース構造30側に間隔を空けて対応するソース構造30に沿う領域にそれぞれ形成されている。
【0340】
以下、1つのウェル領域45の構成が説明される。ウェル領域45は、平面視において第1~第4ソース構造95a~95dのうちの少なくとも1つに沿って延びる帯状に形成されている。ウェル領域45は、この形態では、平面視において第1~第4ソース構造95a~95dに沿って延びる帯状に形成されている。つまり、ウェル領域45は、平面視においてソース構造30に沿って延びる多角環状(この形態では四角環状)に形成されている。
【0341】
ウェル領域45は、この形態では、ソース構造30(第2トレンチ33)の壁面に沿って延び、第1主面3の表層部においてボディ領域16に電気的に接続されている。具体的には、ウェル領域45は、ウェル本体46、外側延部100および内側延部101を有している。
【0342】
ウェル本体46は、ソース構造30の底壁96cに沿う領域に形成され、第2絶縁膜34を挟んで第2埋設電極35に対向している。ウェル本体46は、ソース構造30の底壁96cにおいて第1~第4ソース構造95a~95dのうちの少なくとも1つに沿う領域に形成されている。
【0343】
ウェル本体46は、この形態では、ソース構造30の底壁96cにおいて第1~第4ソース構造95a~95dに沿って形成されている。つまり、ウェル本体46は、平面視においてソース構造30に沿って延びる多角環状(この形態では四角環状)に形成されている。
【0344】
ウェル本体46は、ソース構造30の直下に位置された領域から第1方向Xの両サイドに張り出し、ソース構造30よりも幅広に形成されている。具体的には、ウェル本体46は、少なくとも1つ(この形態では1つ)の第1膨出部46aおよび少なくとも1つ(この形態では1つ)の第2膨出部46bを有している。
【0345】
第1膨出部46aは、ウェル本体46の水平方向(第1方向X)の幅が漸増減する部分によって形成されている。第1膨出部46aは、ソース構造30の直下に位置された領域からソース構造30の外周壁96aよりも外方(第1メサ領域97側)に弧状(円弧状)に膨出されている。複数の第1膨出部46aが形成される場合、複数の第1膨出部46aはソース構造30の厚さ方向に沿って多段階的に形成される。
【0346】
第2膨出部46bは、ウェル本体46の水平方向の幅が漸増減する部分によって形成され、第1膨出部46aと同一の厚さ範囲に位置されている。第2膨出部46bは、ソース構造30の直下に位置された領域からソース構造30の内周壁96bよりも内方(第2メサ領域98側)に弧状(円弧状)に膨出されている。複数の第2膨出部46bが形成される場合、複数の第2膨出部46bはソース構造30の厚さ方向に沿って多段階的に形成される。その他、ウェル本体46は、第1実施形態に係るウェル本体46と同様の構成を有している。
【0347】
外側延部100は、ソース構造30の外周壁96aに沿う領域に形成され、第2絶縁膜34を挟んで第2埋設電極35に対向している。外側延部100は、この形態では、外周壁96aにおいて第1~第4ソース構造95a~95dのうちの少なくとも1つに沿う領域に形成されている。外側延部100は、この形態では、外周壁96aにおいて第1~第4ソース構造95a~95dに沿って形成されている。つまり、外側延部100は、平面視においてソース構造30を取り囲む多角環状(この形態では四角環状)に形成されている。
【0348】
外側延部100は、ボディ領域16の底部およびソース構造30の底壁96cの間の厚さ範囲を外周壁96aに沿って延び、ウェル本体46に接続された下端部、および、ボディ領域16に接続された上端部を有している。つまり、外側延部100は、第1メサ領域97側においてウェル本体46をボディ領域16に電気的に接続させている。
【0349】
外側延部100の下端部は、ウェル本体46(第1膨出部46a)の周縁部に対して外周壁96a側の領域でウェル本体46に接続されている。外側延部100は、ウェル本体46の厚さ未満の厚さを有している。外側延部100の厚さは、ソース構造30の外周壁96aの法線方向を基準としたときの外側延部100の厚さである。
【0350】
内側延部101は、ソース構造30の内周壁96bに沿う領域に形成され、第2絶縁膜34を挟んで第2埋設電極35に対向している。内側延部101は、この形態では、内周壁96bにおいて第1~第4ソース構造95a~95dのうちの少なくとも1つに沿う領域に形成されている。
【0351】
内側延部101は、この形態では、ソース構造30の内周壁96bにおいて第1~第4ソース構造95a~95dに沿って形成されている。つまり、内側延部101は、平面視において第2メサ領域98の内方部を取り囲む多角環状(この形態では四角環状)に形成されている。
【0352】
内側延部101は、ボディ領域16の底部およびソース構造30の底壁96cの間の厚さ範囲を内周壁96bに沿って延び、ウェル本体46に接続された下端部、および、ボディ領域16に接続された上端部を有している。つまり、内側延部101は、第2メサ領域98側においてウェル本体46をボディ領域16に電気的に接続させている。
【0353】
内側延部101の下端部は、ウェル本体46(第2膨出部46b)の周縁部に対して内周壁96b側の領域でウェル本体46に接続されている。内側延部101は、ウェル本体46の厚さ未満の厚さを有している。内側延部101の厚さは、ソース構造30の内周壁96bの法線方向を基準としたときの内側延部101の厚さである。
【0354】
半導体装置1Cは、第1主面3(第1面部10)の表層部において複数のソース構造30に沿う領域にそれぞれ形成されたp型の複数のコンタクト領域50を含む。複数のコンタクト領域50は、この形態では、複数の第1コンタクト領域50Aおよび複数の第2コンタクト領域50Bを含む。
【0355】
複数の第1コンタクト領域50Aは複数の第1ソース構造95aに沿う領域にそれぞれ形成され、複数の第2コンタクト領域50Bは複数の第2ソース構造95bに沿う領域にそれぞれ形成されている。以下、1つの第1コンタクト領域50Aの構成および1つの第2コンタクト領域50Bの構成が説明される。
【0356】
第1コンタクト領域50Aは、平面視において第1ソース構造95aに沿って延びる帯状に形成されている。第1コンタクト領域50Aは、断面視において第1ソース構造95aに対して左右非対称となる断面レイアウトを有している。具体的には、第1コンタクト領域50Aの断面レイアウトは、第1ソース構造95aの中央部を通過する仮想鉛直線Lzに対して左右非対称である。
【0357】
第1コンタクト領域50Aは、第1ソース構造95aの第2側壁99b側のp型不純物濃度が第1ソース構造95aの第1側壁99a側のp型不純物濃度よりも高い濃度分布を有している。第1コンタクト領域50Aのうち第1ソース構造95aの第1側壁99a側のp型不純物濃度はほぼ零である。つまり、第1コンタクト領域50Aは、第1ソース構造95aの第2側壁99bおよび底壁96cに沿う領域に形成され、第1ソース構造95aの第1側壁99aに沿う領域に形成されていない。
【0358】
第1コンタクト領域50Aは、この形態では、ウェル領域45内において対応する第1ソース構造95aの壁面に沿って延び、ボディ領域16およびウェル領域45に電気的に接続されている。第1コンタクト領域50Aは、第1実施形態に係るコンタクト領域50の場合と同様、第1部分50a、第2部分50bおよび第3部分50cを含む。
【0359】
第1コンタクト領域50Aの第1部分50aは、第1ソース構造95aの底壁96cに沿う領域に形成されている。第1部分50aは、平面視において底壁96cに沿って帯状に延びている。第1部分50aは、第1実施形態に係るコンタクト領域50の場合と同様、第1領域51および第2領域52を含む。
【0360】
第1コンタクト領域50Aの第2部分50bは、第1主面3(第1面部10)の表層部において第1ソース構造95aの第2側壁99b側の領域に形成されている。つまり、第2部分50bは、第2メサ領域98内に位置されている。第2部分50bは、平面視において第1ソース構造95aの第2側壁99bに沿って帯状に延びている。
【0361】
第2部分50bは、断面視において水平方向に延びる層状に形成されている。第2部分50bは、第1方向Xに関して第1ソース構造95aの第2側壁99bに接続されている。つまり、第2部分50bは、第1ソース構造95aに係る第2トレンチ33の第2側壁99bの上端部から露出している。
【0362】
第2部分50bは、第2埋設電極35の第2電極面35aの高さ位置に対して第1主面3側に位置された底部および表層部を有している。この形態では、第2部分50bの底部および表層部の双方が、第2トレンチ33(第1トレンチ部31)の第2窓部103から露出している。つまり、第2部分50bは、この形態では、第2部分50bの厚さ方向の全域に亘って第2窓部103から露出している。
【0363】
第2部分50bは、第2方向Yに関して第3ソース構造95cに接続された一端部、および、第4ソース構造95dに接続された他端部を有していてもよい。つまり、第2部分50bは、第3ソース構造95cに係る第2トレンチ33の第2側壁99bの上端部(第2窓部103)から露出し、第4ソース構造95dに係る第2トレンチ33の第2側壁99bの上端部(第2窓部103)から露出していてもよい。むろん、第2部分50bは、第3ソース構造95cおよび第4ソース構造95dの一方または双方から第2方向Yに間隔を空けて形成されていてもよい。
【0364】
第1コンタクト領域50Aの第3部分50cは、第1ソース構造95aの第2側壁99bに沿う領域に形成され、第2絶縁膜34を挟んで第2埋設電極35に対向している。つまり、第3部分50cは、第2メサ領域98内に位置されている。第3部分50cは、ウェル領域45の内側延部101の縁部から第2側壁99b側に間隔を空けて内側延部101内に形成され、内側延部101の一部を挟んで第2半導体領域9に対向している。
【0365】
第3部分50cは、第1実施形態に係る第3部分50cの場合と同様、第1部分50aおよび第2部分50bの間の厚さ範囲を第2側壁99bに沿って延び、第1部分50aに接続された下端部、および、第2部分50bに接続された上端部を有している。その他、第1部分50a、第2部分50bおよび第3部分50cは、半導体装置1Aの場合と同様の構成をそれぞれ有している。
【0366】
一方、第2コンタクト領域50Bは、平面視において第2ソース構造95bに沿って延びる帯状に形成されている。第2コンタクト領域50Bは、断面視において第2ソース構造95bに対して左右非対称となる断面レイアウトを有している。具体的には、第2コンタクト領域50Bの断面レイアウトは、第2ソース構造95bの中央部を通過する仮想鉛直線Lzに対して左右非対称である。
【0367】
第2コンタクト領域50Bは、第2ソース構造95bの第2側壁99b側のp型不純物濃度が第2ソース構造95bの第1側壁99a側のp型不純物濃度よりも高い濃度分布を有している。第2コンタクト領域50Bのうち第2ソース構造95bの第1側壁99a側のp型不純物濃度はほぼ零である。つまり、第2コンタクト領域50Bは、第2ソース構造95bの第2側壁99bおよび底壁96cに沿う領域に形成され、第2ソース構造95bの第1側壁99aに沿う領域に形成されていない。
【0368】
第2コンタクト領域50Bは、この形態では、ウェル領域45内において対応する第2ソース構造95bの壁面に沿って延び、ボディ領域16およびウェル領域45に電気的に接続されている。第2コンタクト領域50Bは、第1実施形態に係るコンタクト領域50の場合と同様、第1部分50a、第2部分50bおよび第3部分50cを含む。
【0369】
第2コンタクト領域50Bの第1部分50aは、第2ソース構造95bの底壁96cに沿う領域に形成されている。第1部分50aは、平面視において底壁96cに沿って帯状に延びている。第1部分50aは、第1実施形態に係るコンタクト領域50の場合と同様、第1領域51および第2領域52を含む。
【0370】
第2コンタクト領域50Bの第2部分50bは、第1主面3(第1面部10)の表層部において第2ソース構造95bの第2側壁99b側の領域に形成されている。つまり、第2部分50bは、第1メサ領域97内に位置されている。第2部分50bは、平面視において第2ソース構造95bの第2側壁99bに沿って帯状に延びている。
【0371】
第2部分50bは、断面視において水平方向に延びる層状に形成され、第1方向Xの一方側に第2ソース構造95bに接続され、第1方向Xの他方側にソース領域40に接続されている。つまり、第2部分50bは、第2トレンチ33(ソース構造30)の第2側壁99bの上端部から露出している。
【0372】
第2部分50bは、第2埋設電極35の第2電極面35aの高さ位置に対して第1主面3側に位置された底部および表層部を有している。この形態では、第2部分50bの底部および表層部の双方が、第2トレンチ33(第1トレンチ部31)の第1窓部102から露出している。つまり、第2部分50bは、この形態では、第2部分50bの厚さ方向の全域に亘って第1窓部102から露出している。
【0373】
第2コンタクト領域50Bの第3部分50cは、第2ソース構造95bの第2側壁99bに沿う領域に形成され、第2絶縁膜34を挟んで第2埋設電極35に対向している。つまり、第3部分50cは、第1メサ領域97内に位置されている。第3部分50cは、ウェル領域45の外側延部100の縁部からソース構造30の第2側壁99b側に間隔を空けて外側延部100内に形成され、外側延部100の一部を挟んで第2半導体領域9に対向している。
【0374】
第3部分50cは、第1実施形態に係る第3部分50cの場合と同様、第1部分50aおよび第2部分50bの間の厚さ範囲を第2側壁99bに沿って延び、第1部分50aに接続された下端部、および、第2部分50bに接続された上端部を有している。
【0375】
第2部分50bは、ソース構造30の外周壁96aに関して第2ソース構造95bから第3ソース構造95c側に引き出され、第3ソース構造95cに沿って延びる部分を有していてもよい。この場合、第2部分50bは、第3ソース構造95cにおいて第4窓部92dから露出していてもよい。
【0376】
第2部分50bは、第1ソース構造95aから第2ソース構造95b側に間隔を空けて第3ソース構造95cに沿って形成されていてもよい。第2部分50bは、第1方向Xに関して第3ソース構造95cの中間部から第2ソース構造95b側に間隔を空けて第3ソース構造95cに沿って形成されていてもよい。むろん、第2部分50bは、第3ソース構造95cの中間部に対して第1ソース構造95a側に位置された部分を有していてもよい。
【0377】
同様に、第3部分50cは、ソース構造30の外周壁96aに関して第2ソース構造95bから第3ソース構造95c側に引き出され、第3ソース構造95cに沿って延びる部分を有していてもよい。第3部分50cは、第1ソース構造95aから第2ソース構造95b側に間隔を空けて第3ソース構造95cに沿って形成されていてもよい。
【0378】
第3部分50cは、第1方向Xに関して第3ソース構造95cの中間部から第2ソース構造95b側に間隔を空けて第3ソース構造95cに沿って形成されていてもよい。むろん、第3部分50cは、第3ソース構造95cの中間部に対して第1ソース構造95a側に位置された部分を有していてもよい。
【0379】
第2部分50bは、ソース構造30の外周壁96aに関して第2ソース構造95bから第4ソース構造95d側に引き出され、第4ソース構造95dに沿って延びる部分を有していてもよい。この場合、第2部分50bは、第4ソース構造95dにおいて第4窓部92dから露出していてもよい。
【0380】
第2部分50bは、第1ソース構造95aから第2ソース構造95b側に間隔を空けて第4ソース構造95dに沿って形成されていてもよい。第2部分50bは、第1方向Xに関して第4ソース構造95dの中間部から第2ソース構造95b側に間隔を空けて第4ソース構造95dに沿って形成されていてもよい。むろん、第2部分50bは、第4ソース構造95dの中間部に対して第1ソース構造95a側に位置された部分を有していてもよい。
【0381】
第3部分50cは、ソース構造30の外周壁96aに関して第2ソース構造95bから第4ソース構造95d側に引き出され、第4ソース構造95dに沿って延びる部分を有していてもよい。第3部分50cは、第1ソース構造95aから第2ソース構造95b側に間隔を空けて第4ソース構造95dに沿って形成されていてもよい。
【0382】
第3部分50cは、第1方向Xに関して第4ソース構造95dの中間部から第2ソース構造95b側に間隔を空けて第4ソース構造95dに沿って形成されていてもよい。むろん、第3部分50cは、第4ソース構造95dの中間部に対して第1ソース構造95a側に位置された部分を有していてもよい。その他、第1部分50a、第2部分50bおよび第3部分50cは、半導体装置1Aの場合と同様の形態をそれぞれ有している。
【0383】
半導体装置1Cは、第2メサ領域98において第1主面3(第1面部10)の表層部にそれぞれ形成されたp型の複数の内側コンタクト領域105を含む。内側コンタクト領域105は、ボディ領域16のp型不純物濃度よりも高いp型不純物濃度を有している。内側コンタクト領域105のp型不純物濃度は、コンタクト領域50のp型不純物濃度とほぼ等しくてもよい。以下、1つの内側コンタクト領域105の構成が説明される。
【0384】
内側コンタクト領域105は、第2メサ領域98においてボディ領域16の表層部に形成されている。内側コンタクト領域105は、断面視においてボディ領域16の底部から第1主面3側に間隔を空けて形成され、第1主面3に沿って水平方向に層状に延びている。内側コンタクト領域105は、平面視において第2メサ領域98の全域に形成され、ソース構造30の内周壁96bに全周に亘って接続されている。
【0385】
つまり、内側コンタクト領域105は、第1コンタクト領域50Aの第3部分50cと一体的に形成され、ソース構造30の内周壁96bに関して第1~第4ソース構造95a~95dに接続されている。内側コンタクト領域105のうち第1ソース構造95aの第2側壁99bに接続された部分が第1コンタクト領域50Aの第3部分50cであると見做されてもよい。むろん、第1コンタクト領域50Aの第3部分50cが内側コンタクト領域105であると見做されてもよい。
【0386】
内側コンタクト領域105は、第2埋設電極35の第2電極面35aの高さ位置に対して第1主面3側に位置された底部および表層部を有している。この形態では、内側コンタクト領域105の底部および表層部の双方が、第2トレンチ33(第1トレンチ部31)の第2窓部103から露出している。つまり、内側コンタクト領域105は、この形態では、内側コンタクト領域105の厚さ方向の全域に亘って第2窓部103から露出している。
【0387】
半導体装置1Cは、半導体装置1Aの場合と同様、主面絶縁膜55、層間膜56、複数のソース開口57、複数のゲート開口58、ソース電極60、ゲート電極65、ゲート配線66およびドレイン電極67を含む。複数のソース開口57は、この形態では、複数のゲート構造20によって取り囲まれた領域を1対1の対応関係でそれぞれ露出させている。複数のソース開口57は、ソース構造30(第1~第4ソース構造95a~95d)、第1メサ領域97および第2メサ領域98を一括して露出させている。
【0388】
複数のソース開口57は、対応する第1メサ領域97においてソース領域40、第1コンタクト領域50Aおよび第2コンタクト領域50Bをそれぞれ露出させ、対応する第2メサ領域98において内側コンタクト領域105を露出させている。複数のソース開口57は、この形態では、平面視において四角形状に形成されている。むろん、複数のソース開口57は、平面視において多角形状(六角形状)、長方形状(帯状)、円形状等に形成されていてもよい。
【0389】
ソース電極60は、この形態では、ソース開口57内においてソース構造30(第1~第4ソース構造95a~95d)、ソース領域40、第1コンタクト領域50A(第3部分50c)、第2コンタクト領域50B(第3部分50c)および内側コンタクト領域105に電気的に接続されている。
【0390】
以下、第1~第3実施形態に係る半導体装置1A~1Cに適用される変形例が示される。以下では、半導体装置1Aに変形例が適用された例が示されるが、以下に示される変形例は半導体装置1Bおよび半導体装置1Cにも適用可能である。以下に示される変形例は、単体で半導体装置1A~1Cに適用されてもよい。むろん、以下に示される変形例の少なくとも2つの組み合わせ形態が、半導体装置1A~1Cに適用されてもよい。
【0391】
図19は、第1変形例に係るソース構造30を示す断面図である。前述の各実施形態では、ソース構造30が第1主面3に対してほぼ垂直に形成された第1トレンチ部31を有していた。これに対して、第1変形例に係るソース構造30では、第1トレンチ部31が深さ方向に向けて徐々に狭まる開口幅を有するテーパ形状に形成されている。
【0392】
第1トレンチ部31の開口幅は、第1主面3側の上端部を起点に深さ方向に向けて漸減している。第2トレンチ部32は、この形態では、第1トレンチ部31から連続的に深さ方向に向けて徐々に狭まる開口幅を有するテーパ形状に形成されている。
【0393】
鉛直方向Zに沿う鉛直軸を基準とする第1トレンチ部31の傾斜角度は、80°以上90°未満であってもよい。第1トレンチ部31の傾斜角度は、80°以上82°以下、82°以上84°以下、84°以上86°以下、86°以上88°以下、および、88°以上90未満のうちの少なくとも1つの範囲に属する値を有していてもよい。
【0394】
鉛直方向Zに沿う鉛直軸を基準とする第2トレンチ部32の傾斜角度は、80°以上90°未満であってもよい。第2トレンチ部32の傾斜角度は、80°以上82°以下、82°以上84°以下、84°以上86°以下、86°以上88°以下、および、88°以上90未満のうちの少なくとも1つの範囲に属する値を有していてもよい。第2トレンチ部32の傾斜角度は、第1トレンチ部31の傾斜角度未満であってもよい。第2トレンチ部32の傾斜角度は、第1トレンチ部31の傾斜角度とほぼ等しくてもよい。
【0395】
テーパ形状のソース構造30が形成される場合、第2トレンチ33の壁面に対するp型不純物の導入量が、第2トレンチ33の傾斜角度に起因して深さ方向に変動する可能性がある。そのため、第2半導体領域9に対するウェル領域45のチャージバランスや、第2半導体領域9に対するコンタクト領域50のチャージバランスが厳密に調節される必要がある点に留意されるべきである。
【0396】
図20は、第2変形例に係るソース構造30を示す断面図である。前述の各実施形態では、ソース構造30がゲート構造20よりも深く形成されていた。これに対して、第2変形例に係るソース構造30は、ゲート構造20の深さとほぼ等しい深さを有している。つまり、ソース構造30は、第1トレンチ部31のみを有し、第2トレンチ部32を有さない。このようなソース構造30は、前述の製造方法(
図10A~
図10M参照)において第2トレンチ33を掘り下げる工程(
図10D参照)を省略することによって形成される。
【0397】
図21は、第3変形例に係るソース構造30を示す断面図である。前述の各実施形態では、ソース構造30の第2埋設電極35が、ソース領域40の底部およびコンタクト領域50の底部よりも第2トレンチ33の底壁30c側に位置された第2電極面35aを有していた。これに対して、第3変形例に係るソース構造30では、第2埋設電極35の第2電極面35aが、ソース領域40の底部およびコンタクト領域50の第2部分50bの底部よりも第1主面3側に位置されている。
【0398】
ソース領域40は、第2電極面35aの高さ位置に対して第2トレンチ33の底壁30c側に位置された底部、および、第2電極面35aの高さ位置に対して第1主面3側に位置された表層部を有している。つまり、ソース領域40は、第2絶縁膜34を挟んで第2埋設電極35に対向する部分(底部)、および、第2絶縁膜34を挟んで第2埋設電極35に対向しない部分(表層部)を有している。
【0399】
ソース領域40の表層部は、第2トレンチ33(第1トレンチ部31)の第1窓部102から露出している。第2ソース領域40bの底部は、第2リセスの底部の深さ位置に対してボディ領域16の底部側に位置されていてもよい。第2ソース領域40bの底部は、第2リセスの底部の深さ位置に対して第1主面3側に位置されていてもよい。
【0400】
同様に、コンタクト領域50の第2部分50bは、第2電極面35aの高さ位置に対して第2トレンチ33の底壁30c側に位置された底部、および、第2電極面35aの高さ位置に対して第1主面3側に位置された表層部を有している。つまり、第2部分50bは、第2絶縁膜34を挟んで第2埋設電極35に対向する部分(底部)、および、第2絶縁膜34を挟んで第2埋設電極35に対向しない部分(表層部)を有している。
【0401】
第2部分50bの表層部は、第2トレンチ33(第1トレンチ部31)の第2窓部103から露出している。第2部分50bの底部は、第2リセスの底部の深さ位置に対してボディ領域16の底部側に位置されていてもよい。第2部分50bの底部は、第2リセスの底部の深さ位置に対して第1主面3側に位置されていてもよい。
【0402】
図22は、第1変形例に係るコンタクト領域50を示す断面図である。前述の各実施形態では、複数のコンタクト領域50が対応する1つのソース構造30に対して1対1の対応関係でそれぞれ形成されていた。これに対して、第1変形例に係る複数のコンタクト領域50は、対応する1つのソース構造30に対して1対多の対応関係でそれぞれ形成されている。
【0403】
複数のコンタクト領域50は、対応する1つのソース構造30の延在方向に沿って間隔を空けてそれぞれ形成され、第2半導体領域9の一部を挟んで第2方向Yに互いに対向している。複数のコンタクト領域50は、この形態では、対応する1つのソース構造30の延在方向に沿って帯状にそれぞれ延びている。複数のコンタクト領域50の第2方向Yの長さは任意である。
【0404】
一方のソース構造30に沿う一方側の複数のコンタクト領域50および他方のソース構造30に沿う他方側の複数のコンタクト領域50に関して、他方側の複数のコンタクト領域50は第1方向Xに複数のコンタクト領域50に対向していてもよい。つまり、複数のコンタクト領域50は、平面視において第1方向Xおよび第2方向Yに沿う行列状に配列されていてもよい。
【0405】
むろん、他方側の複数のコンタクト領域50は、第1方向Xに複数のコンタクト領域50の間の領域に対向していてもよい。つまり、複数のコンタクト領域50は、平面視において千鳥状に配列されていてもよい。
【0406】
ソース領域40(第2ソース領域40b)は、この形態では、複数のコンタクト領域50の間の領域においてソース構造30の第2側壁30bの上端部(第2窓部37)から露出した部分を有している。この場合のソース領域40(第2ソース領域40b)の具体的な露出態様は、第1ソース領域40aの露出態様と同様である。
【0407】
図23は、第2変形例に係るコンタクト領域50を示す断面図である。前述の各実施形態では、コンタクト領域50の第1部分50aが、断面視においてソース構造30の底壁30cの全域に沿って形成されていた。これに対して、第2変形例に係るコンタクト領域50は、第1側壁30aから第2側壁30b側に間隔を空けて形成されている。
【0408】
コンタクト領域50は、ソース構造30の底壁30cのうちソース構造30の中央部を通過する仮想鉛直線Lzに対して第1側壁30a側の領域に位置された部分を有していてもよい。コンタクト領域50は、仮想鉛直線Lzから第1側壁30a側に間隔を空けて形成されていてもよい。このような構成は、前述のコンタクト領域50の形成工程において、被覆部83bを有する第4マスク83を形成することによって得られる(
図10Fの二点鎖線部参照)。
【0409】
図24は、第3変形例に係るコンタクト領域50を示す断面図である。前述の各実施形態では、コンタクト領域50の第1部分50aが、第1領域51および第2領域52を含み、不均等な厚さ(深さ)を有していた。これに対して、第3変形例に係るコンタクト領域50は、均一な厚さ(深さ)を有する第1部分50aを含む。第1部分50aは、この形態では、第1側壁30aの下端部に沿う部分を有している。
【0410】
図25は、第4変形例に係るコンタクト領域50を示す断面図である。前述の各実施形態に係るコンタクト領域50では、第1部分50aが、第1領域51および第2領域52を含み、不均等な厚さ(深さ)を有していた。これに対して、第4変形例に係るコンタクト領域50は、均一な厚さ(深さ)を有する第1部分50aを含む。
【0411】
第1部分50aは、この形態では、第1側壁30aから第2側壁30b側に間隔を空けて形成されている。コンタクト領域50は、ソース構造30の底壁30cのうちソース構造30の中央部を通過する仮想鉛直線Lzに対して第1側壁30a側の領域に位置された部分を有していてもよい。コンタクト領域50は、仮想鉛直線Lzから第1側壁30a側に間隔を空けて形成されていてもよい。このような構成は、前述のコンタクト領域50の形成工程において、被覆部83bを有する第4マスク83を形成することによって得られる(
図10Fの二点鎖線部参照)。
【0412】
図26は、変形例に係るウェル領域45を示す断面図である。前述の各実施形態では、ウェル領域45が、ウェル本体46、第1延部47および第2延部48を有していた。これに対して、変形例に係るウェル領域45は、ウェル本体46を含み、第1延部47および第2延部48のいずれか一方または双方を有さない。
【0413】
図26では、ウェル領域45がウェル本体46のみを含み、第1延部47および第2延部48の双方を有さない例が示されている。コンタクト領域50は、この形態では、ボディ領域16およびウェル領域45(ウェル本体46)の間の領域に形成され、ウェル領域45(ウェル本体46)をボディ領域16に電気的に接続させている。
【0414】
前述の実施形態(変形例を含む)はさらに他の形態で実施できる。たとえば、前述の各実施形態において、「n型」の半導体領域の導電型が「p型」に反転され、「p型」の半導体領域の導電型が「n型」に反転された構造が採用されてもよい。この場合の具体的な構成は、前述の説明および添付図面において、「n型」を「p型」に置き換えると同時に、「p型」を「n型」に置き換えることによって得られる。
【0415】
前述の実施形態では、SiC単結晶を含むチップ2が採用された。しかし、チップ2は、SiC単結晶以外のワイドバンドギャップ半導体単結晶を含んでいてもよい。ワイドバンドギャップ半導体は、シリコンのバンドギャップよりも大きいバンドギャップを有する半導体である。たとえば、チップ2は、窒化ガリウム、酸化ガリウム、ダイアモンド等を含んでいてもよい。むろん、チップ2は、シリコン単結晶を含んでいてもよい。
【0416】
同様に、第1半導体層6は、SiC単結晶以外のワイドバンドギャップ半導体単結晶を含んでいてもよい。第1半導体層6は、窒化ガリウム、酸化ガリウム、ダイアモンド等を含んでいてもよい。むろん、第1半導体層6は、シリコン単結晶を含んでいてもよい。
【0417】
同様に、第2半導体層7は、SiC単結晶以外のワイドバンドギャップ半導体単結晶を含んでいてもよい。第2半導体層7は、窒化ガリウム、酸化ガリウム、ダイアモンド等を含んでいてもよい。むろん、第2半導体層7は、シリコン単結晶を含んでいてもよい。
【0418】
前述の各実施形態では、n型の第1半導体領域8が示された。しかし、n型の第1半導体領域8に変えてp型の第1半導体領域8が採用されてもよい。この場合、トランジスタ構造Trは、MISFET構造に代えてIGBT(Insulated Gate Bipolar Transistor)構造を含む。
【0419】
この場合の具体的な構成は、前述の説明において、MISFET構造の「ソース」をIGBT構造の「エミッタ」に置き換え、MISFET構造の「ドレイン」をIGBT構造の「コレクタ」に置き換えることによって得られる。p型の第1半導体領域8はイオン注入法によってn型のチップ2の第2主面4の表層部に導入されたp型不純物を含む不純物領域であってもよい。
【0420】
以下、この明細書および図面から抽出される特徴例が示される。以下、括弧内の英数字等は前述の実施形態における対応構成要素等を表すが、各項目(Clause)の範囲を実施形態に限定する趣旨ではない。以下の項目に係る「半導体装置」は、必要に応じて「SiC半導体装置」、「ワイドバンドギャップ半導体装置」、「半導体スイッチング装置」、「MISFET装置」、「IGBT装置」等に置き換えられてもよい。
【0421】
[A1]主面(3)を有するチップ(2)と、前記主面(3)の表層部に形成された第1導電型(n-type)の半導体領域(9)と、前記半導体領域(9)に位置されるように前記主面(3)に形成され、断面視で第1側壁(30a、90a、99a)、第2側壁(30b、90b、99b)および底壁(30c、90e、99c)を有するトレンチ型のソース構造(30)と、前記主面(3)の表層部において前記ソース構造(30)の前記第2側壁(30b、90b、99b)および前記底壁(30c、90e、99c)に沿う領域に形成され、断面視で前記ソース構造(30)の中央部を通過する仮想鉛直線(Lz)に対して左右非対称な断面レイアウトを有する第2導電型(p-type)のコンタクト領域(50)と、を含む、半導体装置(1A、1B、1C)。
【0422】
[A2]前記コンタクト領域(50)は、前記第2側壁(30b、90b、99b)側の第2導電型(p-type)不純物濃度が前記第1側壁(30a、90a、99a)側の第2導電型(p-type)不純物濃度よりも高い濃度分布を有している、A1に記載の半導体装置(1A、1B、1C)。
【0423】
[A3]前記コンタクト領域(50)は、前記ソース構造(30)の前記第1側壁(30a、90a、99a)に沿う領域に形成されていない、A1またはA2に記載の半導体装置(1A、1B、1C)。
【0424】
[A4]前記コンタクト領域(50)は、前記第2側壁(30b、90b、99b)の上端側において前記主面(3)に沿って水平方向に延びる部分を有している、A3に記載の半導体装置(1A、1B、1C)。
【0425】
[A5]前記コンタクト領域(50)は、前記ソース構造(30)の前記底壁(30c、90e、99c)のうち前記仮想鉛直線(Lz)に対して前記第1側壁(30a、90a、99a)側の部分に沿う第1領域(51)、および、前記ソース構造(30)の前記底壁(30c、90e、99c)のうち前記仮想鉛直線(Lz)に対して前記第2側壁(30b、90b、99b)側の部分に沿う第2領域(52)を含み、前記第1領域(51)は、第1厚さ(T1)を有し、前記第2領域(52)は、前記第1厚さ(T1)とは異なる第2厚さ(T2)を有している、A1~A4のいずれか一つに記載の半導体装置(1A、1B、1C)。
【0426】
[A6]前記第2厚さ(T2)は、前記第1厚さ(T1)よりも大きい、A5に記載の半導体装置(1A、1B、1C)。
【0427】
[A7]前記主面(3)の表層部において前記ソース構造(30)の周囲に形成された第1導電型(n-type)のソース領域(40)をさらに含む、A1~A6のいずれか一つに記載の半導体装置(1A、1B、1C)。
【0428】
[A8]前記ソース領域(40)は、前記主面(3)の表層部において前記ソース構造(30)の前記第1側壁(30a、90a、99a)に沿う領域に形成された第1ソース領域(40a)と、前記主面(3)の表層部において前記ソース構造(30)の前記第2側壁(30b、90b、99b)に沿う領域に形成され、前記第1ソース領域(40a)とは異なる断面レイアウトを有する第2ソース領域(40b)と、を含む、A7に記載の半導体装置(1A、1B、1C)。
【0429】
[A9]前記半導体領域(9)に位置されるように前記主面(3)に形成されたトレンチ型のゲート構造(20)をさらに含み、前記ソース構造(30)は、前記ゲート構造(20)から間隔を空けて前記主面(3)に形成され、前記コンタクト領域(50)は、前記ゲート構造(20)から間隔を空けて形成されている、A1~A8のいずれか一つに記載の半導体装置(1A、1B、1C)。
【0430】
[A10]前記ソース構造(30)は、前記ゲート構造(20)の深さとは異なる深さを有している、A9に記載の半導体装置(1A、1B、1C)。
【0431】
[A11]前記ソース構造(30)の深さは、前記ゲート構造(20)の深さよりも大きい、A10に記載の半導体装置(1A、1B、1C)。
【0432】
[A12]前記主面(3)の表層部に形成された第2導電型(p-type)のボディ領域(16)をさらに含み、前記ソース構造(30)は、前記ボディ領域(16)を貫通し、前記コンタクト領域(50)は、前記ボディ領域(16)の不純物濃度よりも高い不純物濃度を有し、前記ボディ領域(16)に電気的に接続されている、A1~A11のいずれか一つに記載の半導体装置(1A、1B、1C)。
【0433】
[A13]前記チップ(2)内において前記ソース構造(30)の前記底壁(30c、90e、99c)に沿う領域に形成された第2導電型(p-type)のウェル領域(45)をさらに含み、前記コンタクト領域(50)は、前記ウェル領域(45)の不純物濃度よりも高い不純物濃度を有し、前記ウェル領域(45)内において前記ソース構造(30)に沿う領域に形成された部分を有している、A1~A12のいずれか一つに記載の半導体装置(1A、1B、1C)。
【0434】
[A14]前記ウェル領域(45)は、前記チップ(2)内において前記ソース構造(30)の前記第1側壁(30a、90a、99a)、前記第2側壁(30b、90b、99b)および前記底壁(30c、90e、99c)に沿う領域に形成されている、A13に記載の半導体装置(1A、1B、1C)。
【0435】
[A15]前記チップ(2)は、ワイドバンドギャップ半導体を含む、A1~A14のいずれか一つに記載の半導体装置(1A、1B、1C)。
【0436】
[A16]前記チップ(2)は、SiCを含む、A15に記載の半導体装置(1A、1B、1C)。
【0437】
[A17]主面(3)を有するチップ(2)と、前記主面(3)の表層部に形成された第1導電型(n-type)の半導体領域(9)と、前記半導体領域(9)に位置されるように前記主面(3)に形成され、断面視で第1側壁(30a、90a、99a)、第2側壁(30b、90b、99b)および底壁(30c、90e、99c)を区画するトレンチ(33)、前記トレンチ(33)の壁面を被覆する絶縁膜(34)、および、前記絶縁膜(34)を挟んで前記トレンチ(33)に埋設された埋設電極(35)を有するソース構造(30)と、前記主面(3)の表層部において前記ソース構造(30)の前記第1側壁(30a、90a、99a)に沿う領域に形成された第1導電型(n-type)のソース領域(40a)と、前記主面(3)の表層部において前記ソース構造(30)の前記第2側壁(30b、90b、99b)に沿う領域に形成され、前記ソース構造(30)を挟んで前記ソース領域(40a)に対向する第2導電型(p-type)のコンタクト領域(50)と、を含む、半導体装置(1A、1B、1C)。
【0438】
[A18]前記コンタクト領域(50)は、前記主面(3)の表層部において前記ソース構造(30)の前記第2側壁(30b、90b、99b)および前記底壁(30c、90e、99c)に沿う領域に形成されている、A17に記載の半導体装置(1A、1B、1C)。
【0439】
[A19]前記ソース領域(40a)は、前記トレンチ(33)から露出し、前記コンタクト領域(50)は、前記トレンチ(33)から露出している、A17またはA18に記載の半導体装置(1A、1B、1C)。
【0440】
[A20]前記絶縁膜(34)は、前記主面(3)から前記トレンチ(33)の前記底壁(30c、90e、99c)側に間隔を空けて前記トレンチ(33)の前記壁面を被覆し、前記トレンチ(33)の上端部において前記第1側壁(30a、90a、99a)側の第1窓部(36、91a、102、103)および前記第2側壁(30b、90b、99b)側の第2窓部(37、91b、102、103)を区画し、前記埋設電極(35)は、前記第1窓部(36、91a、102、103)および前記第2窓部(37、91b、102、103)を露出させるように前記主面(3)から前記トレンチ(33)の前記底壁(30c、90e、99c)側に間隔を空けて前記トレンチ(33)に埋設され、前記ソース領域(40a)は、前記第1窓部(36、91a、102、103)から露出し、前記コンタクト領域(50)は、前記第2窓部(37、91b、102、103)から露出している、A17~A19のいずれか一つに記載の半導体装置(1A、1B、1C)。
【0441】
[A21]前記主面(3)の表層部において前記ソース構造(30)の前記第2側壁(30b、90b、99b)に沿う領域に形成された第1導電型(n-type)の第2ソース領域(40b)をさらに含み、前記コンタクト領域(50)は、前記ソース構造(30)および前記第2ソース領域(40b)の間の領域に介在された部分を有している、A17~A20のいずれか一つに記載の半導体装置(1A、1B、1C)。
【0442】
[A22]前記主面(3)の上で前記埋設電極(35)、前記ソース領域(40a)および前記コンタクト領域(50)に電気的に接続されたソース電極(60)をさらに含む、A17~A21のいずれか一つに記載の半導体装置(1A、1B、1C)。
【0443】
[A23]前記チップ(2)は、ワイドバンドギャップ半導体を含む、A17~A22のいずれか一つに記載の半導体装置(1A、1B、1C)。
【0444】
[A24]前記チップ(2)は、SiCを含む、A23に記載の半導体装置(1A、1B、1C)。
【0445】
以上、実施形態が詳細に説明されたが、これらは技術的内容を明示する具体例に過ぎない。この明細書から抽出される種々の技術的思想は、明細書内の説明順序や実施形態の順序等に制限されずにそれらの間で適宜組み合わせ可能である。
【符号の説明】
【0446】
1A 半導体装置
1B 半導体装置
1C 半導体装置
2 チップ
3 第1主面
9 第2半導体領域
16 ボディ領域
20 ゲート構造
30 ソース構造
30a ソース構造の第1側壁
30b ソース構造の第2側壁
30c ソース構造の底壁
33 ソース構造の第2トレンチ
34 ソース構造の第2絶縁膜
35 ソース構造の第2埋設電極
36 ソース構造の第1窓部
37 ソース構造の第2窓部
40 ソース領域
40a 第1ソース領域
40b 第2ソース領域
45 ウェル領域
50 コンタクト領域
51 コンタクト領域の第1領域
52 コンタクト領域の第2領域
60 ソース電極
90a ソース構造の第1側壁
90b ソース構造の第2側壁
90e ソース構造の底壁
91a ソース構造の第1窓部
91b ソース構造の第2窓部
99a ソース構造の第1側壁
99b ソース構造の第2側壁
99c ソース構造の底壁
102 ソース構造の第1窓部
102 ソース構造の第2窓部
T1 第1領域の第1厚さ
T2 第2領域の第2厚さ
Lz 仮想鉛直線