知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024171972
(43)【公開日】2024-12-12
(54)【発明の名称】半導体装置および半導体装置の製造方法
(51)【国際特許分類】
H01L 29/78 20060101AFI20241205BHJP
H01L 29/739 20060101ALI20241205BHJP
H01L 29/06 20060101ALI20241205BHJP
H01L 21/336 20060101ALI20241205BHJP
H01L 29/12 20060101ALI20241205BHJP
【ＦＩ】
H01L29/78 652K
H01L29/78 652M
H01L29/78 653C
H01L29/78 657D
H01L29/78 655F
H01L29/78 655G
H01L29/78 655B
H01L29/78 652J
H01L29/78 655D
H01L29/78 652P
H01L29/06 301V
H01L29/06 301G
H01L29/78 658F
H01L29/78 652T
H01L29/78 655A
【審査請求】未請求
【請求項の数】21
【出願形態】ＯＬ
(21)【出願番号】P 2023089358
(22)【出願日】2023-05-31
(71)【出願人】
【識別番号】000006013
【氏名又は名称】三菱電機株式会社
(74)【代理人】
【識別番号】100088672
【弁理士】
【氏名又は名称】吉竹 英俊
(74)【代理人】
【識別番号】100088845
【弁理士】
【氏名又は名称】有田 貴弘
(72)【発明者】
【氏名】原田 健司
(57)【要約】
【課題】組立性を維持しかつ応力耐量が向上する半導体装置の提供を目的とする。
【解決手段】半導体装置は、複数のトレンチ、複数のトレンチ電極、絶縁膜および第１電極を含む。複数のトレンチ電極は、複数のトレンチの内部にそれぞれ設けられている。絶縁膜は、複数のトレンチ電極のうち２以上のトレンチ電極を覆っている。第１電極は、絶縁膜上に設けられている。絶縁膜は、その絶縁膜に覆われた２以上のトレンチ電極の間に設けられた開口を含む。第１電極は、開口を塞ぐように半導体基板上に設けられている。複数のトレンチ電極の各々の上面は、第１凹部を含む。絶縁膜の上面は、第１凹部の直上に第２凹部を含む。第１電極の上面は、開口の直上に第３凹部を含む。
【選択図】図５
【解決手段】半導体装置は、複数のトレンチ、複数のトレンチ電極、絶縁膜および第１電極を含む。複数のトレンチ電極は、複数のトレンチの内部にそれぞれ設けられている。絶縁膜は、複数のトレンチ電極のうち２以上のトレンチ電極を覆っている。第１電極は、絶縁膜上に設けられている。絶縁膜は、その絶縁膜に覆われた２以上のトレンチ電極の間に設けられた開口を含む。第１電極は、開口を塞ぐように半導体基板上に設けられている。複数のトレンチ電極の各々の上面は、第１凹部を含む。絶縁膜の上面は、第１凹部の直上に第２凹部を含む。第１電極の上面は、開口の直上に第３凹部を含む。
【選択図】図５
【特許請求の範囲】
【請求項1】
半導体基板の上面に設けられた複数のトレンチと、
前記複数のトレンチの内部にそれぞれ設けられた複数のトレンチ電極と、
前記複数のトレンチ電極のうち２以上のトレンチ電極を覆う絶縁膜と、
前記絶縁膜上に設けられた第１電極と、を備え、
前記絶縁膜は、前記絶縁膜に覆われた前記２以上のトレンチ電極の間に設けられた開口を含み、
前記第１電極は、前記開口を塞ぐように前記半導体基板上に設けられ、
前記複数のトレンチ電極の各々の上面は、第１凹部を含み、
前記絶縁膜の上面は、前記第１凹部の直上に第２凹部を含み、
前記第１電極の上面は、前記開口の直上に第３凹部を含む、半導体装置。
前記複数のトレンチの内部にそれぞれ設けられた複数のトレンチ電極と、
前記複数のトレンチ電極のうち２以上のトレンチ電極を覆う絶縁膜と、
前記絶縁膜上に設けられた第１電極と、を備え、
前記絶縁膜は、前記絶縁膜に覆われた前記２以上のトレンチ電極の間に設けられた開口を含み、
前記第１電極は、前記開口を塞ぐように前記半導体基板上に設けられ、
前記複数のトレンチ電極の各々の上面は、第１凹部を含み、
前記絶縁膜の上面は、前記第１凹部の直上に第２凹部を含み、
前記第１電極の上面は、前記開口の直上に第３凹部を含む、半導体装置。
【請求項2】
前記第３凹部は、前記第１電極の前記上面における前記第２凹部の直上にさらに設けられている、請求項１に記載の半導体装置。
【請求項3】
前記第１電極上に設けられた第２電極を、さらに備え、
前記第２電極の上面は、前記第３凹部の直上に第４凹部を含む、請求項１に記載の半導体装置。
前記第２電極の上面は、前記第３凹部の直上に第４凹部を含む、請求項１に記載の半導体装置。
【請求項4】
前記第４凹部の深さは、前記第３凹部の深さよりも浅い、請求項３に記載の半導体装置。
【請求項5】
前記第４凹部の前記深さは、前記第２凹部の深さおよび前記開口の深さよりも浅い、請求項４に記載の半導体装置。
【請求項6】
前記第４凹部の前記深さは、前記第１凹部の深さよりも浅い、請求項５に記載の半導体装置。
【請求項7】
前記第１凹部の底部は、前記半導体基板の前記上面よりも低い位置に設けられている、請求項１に記載の半導体装置。
【請求項8】
前記複数のトレンチ電極の各々の上端は、前記半導体基板の前記上面よりも低い位置に設けられている、請求項１に記載の半導体装置。
【請求項9】
前記絶縁膜は、酸化膜を含む単層構造を有する、請求項１に記載の半導体装置。
【請求項10】
前記絶縁膜は、互いにドーパント濃度の異なる２種類以上の酸化膜を含む積層構造を有する、請求項１に記載の半導体装置。
【請求項11】
前記第１電極の厚みは、前記第２電極の厚みよりも厚い、請求項３に記載の半導体装置。
【請求項12】
前記第２電極の厚みは、前記第１電極の厚みよりも厚い、請求項３に記載の半導体装置。
【請求項13】
前記開口の底部の幅は、前記開口の側壁を形成している前記絶縁膜の高さよりも大きい、請求項１に記載の半導体装置。
【請求項14】
前記第２電極は、２種類以上の金属層を含む積層構造を有する、請求項３に記載の半導体装置。
【請求項15】
前記第１電極は、前記開口の底部において前記半導体基板の前記上面に接している、請求項１に記載の半導体装置。
【請求項16】
前記絶縁膜に覆われた前記２以上のトレンチ電極の各々は、前記半導体基板に形成されたＩＧＢＴ（Insulated Gate Bipolar Transistor）のゲート電極である、請求項１に記載の半導体装置。
【請求項17】
前記複数のトレンチ電極は、
前記２以上のトレンチ電極として、前記絶縁膜に覆われた複数の第１トレンチ電極と、
前記絶縁膜の前記開口の内側に設けられた少なくとも１つの第２トレンチ電極と、を含み、
前記複数の第１トレンチ電極の各々は、前記半導体基板に形成されたＩＧＢＴのゲート電極であり、
前記少なくとも１つの第２トレンチ電極は、前記絶縁膜に覆われておらず、前記第１電極に電気的に接続されており、
前記少なくとも１つの第２トレンチ電極の前記上面の前記第１凹部は、前記開口の底部の一部を形成している、請求項１に記載の半導体装置。
前記２以上のトレンチ電極として、前記絶縁膜に覆われた複数の第１トレンチ電極と、
前記絶縁膜の前記開口の内側に設けられた少なくとも１つの第２トレンチ電極と、を含み、
前記複数の第１トレンチ電極の各々は、前記半導体基板に形成されたＩＧＢＴのゲート電極であり、
前記少なくとも１つの第２トレンチ電極は、前記絶縁膜に覆われておらず、前記第１電極に電気的に接続されており、
前記少なくとも１つの第２トレンチ電極の前記上面の前記第１凹部は、前記開口の底部の一部を形成している、請求項１に記載の半導体装置。
【請求項18】
前記少なくとも１つの第２トレンチ電極は、前記複数のトレンチの各々の内壁に沿って設けられたトレンチ絶縁膜を介して前記複数のトレンチの各々の内部に形成されており、
前記少なくとも１つの第２トレンチ電極に接触している前記トレンチ絶縁膜の上面は、前記半導体基板の前記上面よりも下方に位置する第５凹部を含む、請求項１７に記載の半導体装置。
前記少なくとも１つの第２トレンチ電極に接触している前記トレンチ絶縁膜の上面は、前記半導体基板の前記上面よりも下方に位置する第５凹部を含む、請求項１７に記載の半導体装置。
【請求項19】
請求項３に記載の半導体装置の製造方法であって、
前記第１電極をスパッタ法によって形成する工程と、
前記第２電極をめっき法によって形成する工程と、を備える半導体装置の製造方法。
前記第１電極をスパッタ法によって形成する工程と、
前記第２電極をめっき法によって形成する工程と、を備える半導体装置の製造方法。
【請求項20】
請求項１７に記載の半導体装置の製造方法であって、
前記複数のトレンチと前記複数のトレンチの内部にそれぞれ形成された前記複数のトレンチ電極とを含む前記半導体基板を準備する工程と、
前記複数のトレンチ電極のうち前記複数の第１トレンチ電極を覆う前記絶縁膜を形成する工程と、を備え、
前記絶縁膜を形成する前記工程は、
前記複数のトレンチ電極上に前記絶縁膜を形成する工程と、
前記複数のトレンチ電極のうち前記少なくとも１つの第２トレンチ電極上の前記絶縁膜を除去して、前記絶縁膜に覆われた前記複数の第１トレンチ電極の間に前記絶縁膜の前記開口を形成する工程と、を含み、
前記少なくとも１つの第２トレンチ電極の前記上面の前記第１凹部は、前記開口の底部の一部を形成している、半導体装置の製造方法。
前記複数のトレンチと前記複数のトレンチの内部にそれぞれ形成された前記複数のトレンチ電極とを含む前記半導体基板を準備する工程と、
前記複数のトレンチ電極のうち前記複数の第１トレンチ電極を覆う前記絶縁膜を形成する工程と、を備え、
前記絶縁膜を形成する前記工程は、
前記複数のトレンチ電極上に前記絶縁膜を形成する工程と、
前記複数のトレンチ電極のうち前記少なくとも１つの第２トレンチ電極上の前記絶縁膜を除去して、前記絶縁膜に覆われた前記複数の第１トレンチ電極の間に前記絶縁膜の前記開口を形成する工程と、を含み、
前記少なくとも１つの第２トレンチ電極の前記上面の前記第１凹部は、前記開口の底部の一部を形成している、半導体装置の製造方法。
【請求項21】
請求項１８に記載の半導体装置の製造方法であって、
前記複数のトレンチと前記複数のトレンチの内部にそれぞれ形成された前記複数のトレンチ電極とを含む前記半導体基板を準備する工程と、
前記複数のトレンチ電極のうち前記複数の第１トレンチ電極を覆う前記絶縁膜を形成する工程と、を備え、
前記複数のトレンチ電極上に前記絶縁膜を形成する工程と、
前記複数のトレンチ電極のうち前記少なくとも１つの第２トレンチ電極上の前記絶縁膜を除去して、前記絶縁膜に覆われた前記複数の第１トレンチ電極の間に前記絶縁膜の前記開口を形成する工程と、を含み、
前記開口を形成する前記工程は、前記少なくとも１つの第２トレンチ電極に接触している前記トレンチ絶縁膜の上部を除去して、前記第５凹部を形成することを含む、半導体装置の製造方法。
前記複数のトレンチと前記複数のトレンチの内部にそれぞれ形成された前記複数のトレンチ電極とを含む前記半導体基板を準備する工程と、
前記複数のトレンチ電極のうち前記複数の第１トレンチ電極を覆う前記絶縁膜を形成する工程と、を備え、
前記複数のトレンチ電極上に前記絶縁膜を形成する工程と、
前記複数のトレンチ電極のうち前記少なくとも１つの第２トレンチ電極上の前記絶縁膜を除去して、前記絶縁膜に覆われた前記複数の第１トレンチ電極の間に前記絶縁膜の前記開口を形成する工程と、を含み、
前記開口を形成する前記工程は、前記少なくとも１つの第２トレンチ電極に接触している前記トレンチ絶縁膜の上部を除去して、前記第５凹部を形成することを含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
半導体装置は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ダイオード等の半導体素子が半導体基板に設けられた構造を有する。特許文献１に記載された半導体装置は、半導体基板と配線層とを接続するコンタクトプラグを有する。コンタクトプラグは、その上部に形成される電極を平坦化するため、その後の半導体装置の製造工程における組立性が向上する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－２９５８１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体基板上に設けられる配線または電極が平坦化される場合、その半導体基板の上面に形成される各層の界面も平坦化されるため、それらの層構造は横方向の応力に対して弱い。
【0005】
本開示は、上記の課題を解決するため、組立性を維持しかつ応力耐量が向上する半導体装置の提供を目的とする。
【課題を解決するための手段】
【0006】
本開示に係る半導体装置は、複数のトレンチ、複数のトレンチ電極、絶縁膜および第１電極を含む。複数のトレンチは、半導体基板の上面に設けられている。複数のトレンチ電極は、複数のトレンチの内部にそれぞれ設けられている。絶縁膜は、複数のトレンチ電極のうち２以上のトレンチ電極を覆っている。第１電極は、絶縁膜上に設けられている。絶縁膜は、その絶縁膜に覆われた２以上のトレンチ電極の間に設けられた開口を含む。第１電極は、開口を塞ぐように半導体基板上に設けられている。複数のトレンチ電極の各々の上面は、第１凹部を含む。絶縁膜の上面は、第１凹部の直上に第２凹部を含む。第１電極の上面は、開口の直上に第３凹部を含む。
【発明の効果】
【0007】
本開示によれば、組立性を維持しかつ応力耐量が向上する半導体装置が提供される。
【0008】
本開示の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白になる。
【図面の簡単な説明】
【0009】
【図1】実施の形態における半導体装置の構成を示す平面図である。
【図2】実施の形態における半導体装置の構成を示す平面図である。
【図3】半導体装置のＩＧＢＴ領域の構成を示す部分拡大平面図である。
【図4】半導体装置のＩＧＢＴ領域の構成を示す断面図である。
【図5】ＩＧＢＴ領域の構成を示す部分拡大断面図である。
【図6】ＩＧＢＴ領域の構成を示す部分拡大断面図である。
【図7】ＩＧＢＴ領域の構成を示す部分拡大断面図である。
【図8】半導体装置のＩＧＢＴ領域の構成を示す断面図である。
【図9】半導体装置のダイオード領域の構成を示す部分拡大平面図である。
【図10】半導体装置のダイオード領域の構成を示す断面図である。
【図11】半導体装置のダイオード領域の構成を示す断面図である。
【図12】ＩＧＢＴ領域とダイオード領域との境界部分の構成を示す断面図である。
【図13】ＩＧＢＴ領域と終端領域との境界部分の構成を示す断面図である。
【図14】ダイオード領域と終端領域との境界部分の構成を示す断面図である。
【図15】半導体装置の製造方法を示す図である。
【図16】半導体装置の製造方法を示す図である。
【図17】半導体装置の製造方法を示す図である。
【図18】半導体装置の製造方法を示す図である。
【図19】半導体装置の製造方法を示す図である。
【図20】半導体装置の製造方法を示す図である。
【図21】半導体装置の製造方法を示す図である。
【図22】半導体装置の製造方法を示す図である。
【図23】半導体装置の製造方法を示す図である。
【図24】半導体装置の製造方法を示す図である。
【図25】半導体装置の製造方法を示す図である。
【図26】半導体装置の製造方法を示す図である。
【発明を実施するための形態】
【0010】
以下の説明において、ｎおよびｐは半導体の導電型を示す。ｎ－は不純物濃度がｎよりも低濃度であることを示す。ｎ＋は不純物濃度がｎよりも高濃度であることを示す。同様に、ｐ－は不純物濃度がｐよりも低濃度であることを示す。ｐ＋は不純物濃度がｐよりも高濃度であることを示す。以下に示される各層のｐ型およびｎ型は、互いに入れ替わってもよい。
【0011】
（１）半導体装置の全体平面構造
図１は、実施の形態における半導体装置１００の構成を示す平面図である。図２は、実施の形態における半導体装置１０１の構成を示す平面図である。半導体装置１００，１０１は、１つの半導体基板内にＩＧＢＴ（Insulated Gate Bipolar Transistor）領域１０とダイオード領域２０とが設けられたＲＣ－ＩＧＢＴ（Reverse Conducting IGBT）である。半導体基板は、例えば、Ｓｉなどの半導体によって形成されている。半導体は、ＳｉＣ、ＧａＮ、酸化ガリウム等のいわゆるワイドバンドギャップ半導体で形成されることが好ましい。
図１は、実施の形態における半導体装置１００の構成を示す平面図である。図２は、実施の形態における半導体装置１０１の構成を示す平面図である。半導体装置１００，１０１は、１つの半導体基板内にＩＧＢＴ（Insulated Gate Bipolar Transistor）領域１０とダイオード領域２０とが設けられたＲＣ－ＩＧＢＴ（Reverse Conducting IGBT）である。半導体基板は、例えば、Ｓｉなどの半導体によって形成されている。半導体は、ＳｉＣ、ＧａＮ、酸化ガリウム等のいわゆるワイドバンドギャップ半導体で形成されることが好ましい。
【0012】
図１に示されるように、半導体装置１００においては、ＩＧＢＴ領域１０およびダイオード領域２０が半導体装置１００の一端から他端に向かう方向に延伸している。ＩＧＢＴ領域１０およびダイオード領域２０は、その延伸方向と直交する方向に交互に設けられている。半導体装置１００は、ＩＧＢＴ領域１０とダイオード領域２０とがストライプ状に並んで設けられたストライプ型の構造を有する。
【0013】
半導体装置１００は、３個のＩＧＢＴ領域１０と２個のダイオード領域２０とを含む。ＩＧＢＴ領域１０およびダイオード領域２０の個数は、これらに限定されるものでない。ＩＧＢＴ領域１０の個数は、３つ以上であってもよいし３つ以下であってもよい。ダイオード領域２０の個数は、２つ以上であってもよいし２つ以下であってもよい。
【0014】
半導体装置１００のダイオード領域２０は、２つのＩＧＢＴ領域１０によって挟まれている。ＩＧＢＴ領域１０およびダイオード領域２０の配置は、これに限定されるものでない。その配置は、ＩＧＢＴ領域１０およびダイオード領域２０が互いに入れ替わった配置であってもよい。つまり、ＩＧＢＴ領域１０が２つのダイオード領域２０に挟まれていてもよい。ＩＧＢＴ領域１０とダイオード領域２０とは、交互に隣り合って設けられていればよい。
【0015】
図２に示されるように、半導体装置１０１においては、複数のダイオード領域２０が縦方向および横方向に離散的に設けられている。つまり、ダイオード領域２０はマトリクス状に設けられている。ＩＧＢＴ領域１０は、それらダイオード領域２０の周囲に設けられている。半導体装置１０１は、このようなアイランド型の構造を有する。
【0016】
半導体装置１０１においては、横方向に４つのダイオード領域２０が並んでおり、縦方向には２つのダイオード領域２０が並んでいる。ダイオード領域２０の個数および配置はこれに限定されるものではない。ＩＧＢＴ領域１０内に１つまたは複数のダイオード領域２０が点在して設けられていればよい。言い換えると、各ダイオード領域２０がＩＧＢＴ領域１０に囲まれていればよい。
【0017】
半導体装置１００，１０１のＩＧＢＴ領域１０には、複数のＩＧＢＴセル（図示せず）が形成されている。複数のＩＧＢＴセルの各々は、半導体素子として、ＩＧＢＴを含む。ダイオード領域２０には、複数のダイオードセル（図示せず）が形成されている。複数のダイオードセルの各々は、半導体素子として、還流ダイオードを含む。また、１つのセル構造は、素子の最小単位に対応する構造である。ＩＧＢＴ領域１０およびダイオード領域２０を含む領域は、セル領域と言われる。
【0018】
【0019】
パッド領域４０は、セル領域の外側、すなわちＩＧＢＴ領域１０およびダイオード領域２０の外側に設けられている。ここでは、パッド領域４０は、ＩＧＢＴ領域１０の少なくとも一部に隣接するように設けられている。パッド領域４０は、半導体装置１００，１０１を制御するための制御パッド４１が設けられる領域である。制御パッド４１は、例えば、電流センスパッド４１ａ、ケルビンエミッタパッド４１ｂ、ゲートパッド４１ｃ、温度センスダイオードパッド４１ｄ，４１ｅ等を含む。
【0020】
電流センスパッド４１ａは、セル領域に流れる電流を検知するための制御パッドである。電流センスパッド４１ａは、セル領域全体に流れる電流の数分の１から数万分の１の電流が流れるように、セル領域の一部のＩＧＢＴセルまたはダイオードセルに電気的に接続されている。
【0021】
ケルビンエミッタパッド４１ｂおよびゲートパッド４１ｃは、半導体装置１００，１０１をオンオフ制御するためのゲート駆動電圧が印加される制御パッドである。ケルビンエミッタパッド４１ｂは、ＩＧＢＴセルのｐ型ベース層およびｎ＋型ソース層（ともに図示せず）に電気的に接続されている。ケルビンエミッタパッド４１ｂとｐ型ベース層とは、ｐ＋型コンタクト層（図示せず）を介して互いに電気的に接続されてもよい。ゲートパッド４１ｃは、ＩＧＢＴセルのゲートトレンチ電極（図示せず）に電気的に接続されている。
【0022】
温度センスダイオードパッド４１ｄ、４１ｅは、セル領域内に設けられた温度センスダイオード（図示せず）のアノードおよびカソードに電気的に接続された制御パッドである。温度センスダイオードパッド４１ｄ，４１ｅは、温度センスダイオードのアノードとカソードとの間の電圧を測定して、半導体装置１００，１０１の温度を測定する。
【0023】
終端領域３０は、セル領域およびパッド領域４０を合わせた領域の周囲に設けられている。終端領域３０は、半導体装置１００，１０１の耐圧保持のための構造を有する。耐圧保持構造には、適宜、様々な構造が選択される。耐圧保持構造は、例えば、半導体基板の第１主面側（上面側）の表層に形成されるＦＬＲ（Field Limiting Ring）、ＶＬＤ(Variation of Lateral Doping)等である。ＦＬＲは、セル領域を囲うｐ型終端ウェル層（図示せず）を有する。ＶＬＤは、セル領域を囲っておりかつ濃度勾配を有するｐ型ウェル層（図示せず）を有する。ＦＬＲを構成するリング状のｐ型終端ウェル層の個数およびＶＬＤを構成するｐ型ウェル層の濃度分布は、半導体装置１００，１０１の耐圧設計によって適宜選択される。また、パッド領域４０には、そのほぼ全域に亘ってｐ型終端ウェル層が設けられてもよい。または、パッド領域４０には、ＩＧＢＴセルまたはダイオードセルが設けられていてもよい。
【0024】
【0025】
半導体装置１００および半導体装置１０１は、ＩＧＢＴ領域１０に設けられたアクティブトレンチ１１とダミートレンチ１２とを含む。
【0026】
半導体装置１００においては、アクティブトレンチ１１およびダミートレンチ１２は、ＩＧＢＴ領域１０の長手方向に延伸している。アクティブトレンチ１１およびダミートレンチ１２は、ＩＧＢＴ領域１０の延伸方向に長手を有する。ＩＧＢＴ領域１０の長手方向は、図３における左右方向に対応している。
【0027】
半導体装置１０１においては、アクティブトレンチ１１およびダミートレンチ１２は、一方向に延伸している。例えば、アクティブトレンチ１１およびダミートレンチ１２は、図２における上下方向および左右方向のうちいずれかの方向に延伸している。
【0028】
アクティブトレンチ１１は、ゲートトレンチ電極１１ａおよびゲートトレンチ絶縁膜１１ｂを含む。アクティブトレンチ１１の断面構造の詳細は後述するが、ゲートトレンチ絶縁膜１１ｂは、半導体基板の第１主面つまり上面から深さ方向に形成されたトレンチ構造の内壁に沿って形成されている。ゲートトレンチ電極１１ａは、そのゲートトレンチ絶縁膜１１ｂを介してトレンチ構造の内部に形成されている。ゲートトレンチ電極１１ａは、ゲートパッド４１ｃに電気的に接続されている（図示せず）。
【0029】
ダミートレンチ１２は、ダミートレンチ電極１２ａおよびダミートレンチ絶縁膜１２ｂを含む。ダミートレンチ１２の断面構造の詳細は後述するが、ダミートレンチ絶縁膜１２ｂは、半導体基板の第１主面から深さ方向に形成されたトレンチ構造の内壁に沿って形成されている。ダミートレンチ電極１２ａは、そのダミートレンチ絶縁膜１２ｂを介してトレンチ構造の内部に形成されている。ダミートレンチ電極１２ａは、半導体装置１００または半導体装置１０１の第１主面の上方に設けられるエミッタ電極６（図４参照）に電気的に接続されている。
【0030】
ＩＧＢＴ領域１０のうち、アクティブトレンチ１１が設けられる領域においては、半導体基板の第１主面側の表層として、ｎ＋型ソース層１３とｐ＋型コンタクト層１４とが選択的に設けられている。ｎ＋型ソース層１３およびｐ＋型コンタクト層１４は、アクティブトレンチ１１の延伸方向に沿って、交互に設けられている。アクティブトレンチ１１は、それらｎ＋型ソース層１３とｐ＋型コンタクト層１４とを横切るように設けられている。アクティブトレンチ１１のゲートトレンチ絶縁膜１１ｂの一部は、ｎ＋型ソース層１３に接している。
【0031】
ＩＧＢＴ領域１０のうち、ダミートレンチ１２が設けられる領域においては、半導体基板の第１主面側の表層として、ｐ＋型コンタクト層１４が設けられている。ｐ＋型コンタクト層１４は、互いに隣り合う２つのダミートレンチ１２の間に設けられている。
【0032】
図３においては、３本のアクティブトレンチ１１の隣に、３本のダミートレンチ１２が配置されている。さらに、それら３本のダミートレンチ１２の隣に、別の３本のアクティブトレンチ１１が配置されている。つまり、３本のアクティブトレンチ１１を含む１組のアクティブトレンチ群と、３本のダミートレンチ１２を含む１組のダミートレンチ群とが交互に配置されている。１組のアクティブトレンチ群に含まれるアクティブトレンチ１１の本数は、３本に限定されるものではなく、１本以上でよい。また、１組のダミートレンチ群に含まれるダミートレンチ１２の本数は、３本に限定されるものではなく、１本以上でよい。ただし、半導体装置１００,１０１において、ダミートレンチ１２は必ずしも必要ではない。すなわち、ＩＧＢＴ領域１０に設けられる全てのトレンチが、アクティブトレンチ１１であってもよい。
【0033】
【0034】
半導体装置１００，１０１は、ＩＧＢＴ領域１０において、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４、ｐ型ベース層１５、ｎ型キャリア蓄積層２、ｎ－型ドリフト層１、ｎ型バッファ層３、ｐ型コレクタ層１６、アクティブトレンチ１１、ダミートレンチ１２、層間絶縁膜４、バリアメタル５、エミッタ電極６およびコレクタ電極７を含む。
【0035】
１つのＩＧＢＴセルは、例えば、アクティブトレンチ１１ごとに区分けされた領域に対応する。ＩＧＢＴセルは、ｎ＋型ソース層１３、ｐ型ベース層１５、ｎ型キャリア蓄積層２、ｎ－型ドリフト層１、ｎ型バッファ層３、ｐ型コレクタ層１６、アクティブトレンチ１１、層間絶縁膜４、バリアメタル５、エミッタ電極６およびコレクタ電極７を含む。
【0036】
ＩＧＢＴ領域１０における半導体基板の第１主面は、ｎ＋型ソース層１３およびｐ＋型コンタクト層１４の表面（上面）に対応する。第１主面は、半導体基板の上面である。ＩＧＢＴ領域１０における半導体基板の第２主面は、ｐ型コレクタ層１６の表面（下面）に対応する。第２主面は、第１主面とは反対側の面であって半導体基板の下面である。図４において、半導体基板はｎ＋型ソース層１３およびｐ＋型コンタクト層１４の上面からｐ型コレクタ層１６の下面までの範囲に対応する。
【0037】
ｎ－型ドリフト層１は、半導体基板からなる。ｎ－型ドリフト層１は、半導体基板の第１主面と第２主面との間に設けられている。ｎ－型ドリフト層１は、ｎ型不純物として、例えばヒ素（Ａｓ）またはリン（Ｐ）を含む半導体層である。ｎ－型ドリフト層１におけるｎ型不純物の濃度は、好ましくは、１．０Ｅ＋１２／ｃｍ３以上１．０Ｅ＋１５／ｃｍ３以下である。
【0038】
ｎ型キャリア蓄積層２は、ｎ－型ドリフト層１に対して半導体基板の第１主面側に設けられている。ｎ型キャリア蓄積層２は、ｎ型不純物として、例えばヒ素またはリンを含む半導体層である。ｎ型キャリア蓄積層２は、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高い。ｎ型キャリア蓄積層２におけるｎ型不純物の濃度は、好ましくは、１．０Ｅ＋１３／ｃｍ３以上１．０Ｅ＋１７／ｃｍ３以下である。ｎ型キャリア蓄積層２は、電流がＩＧＢＴ領域１０に流れた際の通電損失を低減する。ｎ型キャリア蓄積層２とｎ－型ドリフト層１とは、合わせて１つのｎ型ドリフト層と定められていてもよい。ｎ型キャリア蓄積層２は、必ずしも必要ではなく、ｎ型キャリア蓄積層２の位置にｎ－型ドリフト層１が設けられていてもよい。
【0039】
ｐ型ベース層１５は、ｎ型キャリア蓄積層２に対して半導体基板の第１主面側に設けられている。ｐ型ベース層１５は、ｐ型不純物として、例えばボロン（Ｂ）またはアルミニウム（Ａｌ）を含む半導体層である。ｐ型ベース層１５におけるｐ型不純物の濃度は、好ましくは、１．０Ｅ＋１２／ｃｍ３以上１．０Ｅ＋１９／ｃｍ３以下である。ｐ型ベース層１５は、アクティブトレンチ１１のゲートトレンチ絶縁膜１１ｂに接している。ゲートトレンチ電極１１ａにゲート駆動電圧が印加された場合、ｐ型ベース層１５にチャネルが形成される。
【0040】
ｎ＋型ソース層１３は、ｐ型ベース層１５に対して半導体基板の第１主面側に設けられている。そのｎ＋型ソース層１３は、半導体基板の表層として、ｐ型ベース層１５の上方に選択的に設けられている。ｎ＋型ソース層１３は、ｎ型不純物として、例えばヒ素またはリンを含む半導体層である。ｎ＋型ソース層１３におけるｎ型不純物の濃度は、好ましくは、１．０Ｅ＋１７／ｃｍ３以上１．０Ｅ＋２０／ｃｍ３以下である。ｎ＋型ソース層１３は、ｎ＋型エミッタ層と言われる場合がある。
【0041】
ｐ＋型コンタクト層１４は、ｐ型ベース層１５に対して半導体基板の第１主面側に設けられている。そのｐ＋型コンタクト層１４は、半導体基板の表層として、ｐ型ベース層１５の上方に選択的に設けられている。ｐ＋型コンタクト層１４は、ｐ型ベース層１５の上方において、ｎ＋型ソース層１３が設けられていない領域に設けられている。ｐ＋型コンタクト層１４は、ｐ型不純物として、例えばボロンまたはアルミニウムを含む半導体層である。ｐ＋型コンタクト層１４におけるｐ型不純物の濃度は、ｐ型ベース層１５におけるｐ型不純物の濃度よりも高い。ｐ＋型コンタクト層１４におけるｐ型不純物の濃度は、好ましくは、１．０Ｅ＋１５／ｃｍ３以上１．０Ｅ＋２０／ｃｍ３以下である。ｐ＋型コンタクト層１４とｐ型ベース層１５とは、合わせて１つのｐ型ベース層と定められていてもよい。
【0042】
ｎ型バッファ層３は、ｎ－型ドリフト層１に対して半導体基板の第２主面側に設けられている。ｎ型バッファ層３は、ｎ型不純物として、例えばリンおよびプロトン（Ｈ＋）のうち少なくとも一方を含む半導体層である。ｎ型バッファ層３は、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高い。ｎ型バッファ層３におけるｎ型不純物の濃度は、好ましくは、１．０Ｅ＋１２／ｃｍ３以上１．０Ｅ＋１８／ｃｍ３以下である。ｎ型バッファ層３は、半導体装置１００がオフ状態の場合に、空乏層がｐ型ベース層１５から第２主面側に伸びて、パンチスルーが発生することを低減する。ｎ型バッファ層３とｎ－型ドリフト層１とは、合わせて１つのｎ型ドリフト層と定められていてもよい。さらには、ｎ型キャリア蓄積層２とｎ型バッファ層３とｎ－型ドリフト層１とが、合わせて１つのｎ型ドリフト層と定められていてもよい。また、ｎ型バッファ層３は、必ずしも必要ではなく、ｎ型バッファ層３の位置にｎ－型ドリフト層１が設けられていてもよい。
【0043】
ｐ型コレクタ層１６は、ｎ型バッファ層３に対して半導体基板の第２主面側に設けられている。ｐ型コレクタ層１６は、ｐ型不純物として、例えばボロンまたはアルミニウムを含む半導体層である。ｐ型コレクタ層１６におけるｐ型不純物の濃度は、好ましくは、１．０Ｅ＋１６／ｃｍ３以上１．０Ｅ＋２０／ｃｍ３以下である。
【0044】
アクティブトレンチ１１は、半導体基板の第１主面、つまり半導体基板の上面に設けられている。アクティブトレンチ１１は、その第１主面からｎ＋型ソース層１３、ｐ型ベース層１５およびｎ型キャリア蓄積層２を貫通し、ｎ－型ドリフト層１に達している。
【0045】
ゲートトレンチ絶縁膜１１ｂは、半導体基板の第１主面から深さ方向に形成されたトレンチ構造の内壁に沿って形成されている。ゲートトレンチ絶縁膜１１ｂは、ｎ＋型ソース層１３およびｐ型ベース層１５に接している。ゲートトレンチ絶縁膜１１ｂは、例えば、酸化膜である。
【0046】
ゲートトレンチ電極１１ａは、そのゲートトレンチ絶縁膜１１ｂを介してトレンチ構造の内部に形成されている。ゲートトレンチ電極１１ａの底部は、ゲートトレンチ絶縁膜１１ｂを介してｎ－型ドリフト層１に対向している。ゲートトレンチ電極１１ａは、例えば、導電性のポリシリコンで形成されている。ゲートトレンチ電極１１ａにゲート駆動電圧が印加された場合、ゲートトレンチ絶縁膜１１ｂに接するｐ型ベース層１５にチャネルが形成される。
【0047】
ダミートレンチ１２は、半導体基板の第１主面、つまり半導体基板の上面に設けられている。ダミートレンチ１２は、半導体基板の第１主面からｐ＋型コンタクト層１４、ｐ型ベース層１５およびｎ型キャリア蓄積層２を貫通し、ｎ－型ドリフト層１に達している。
【0048】
ダミートレンチ絶縁膜１２ｂは、半導体基板の第１主面から深さ方向に形成されたトレンチ構造の内壁に沿って形成されている。ダミートレンチ絶縁膜１２ｂは、例えば、酸化膜である。
【0049】
ダミートレンチ電極１２ａは、そのダミートレンチ絶縁膜１２ｂを介してトレンチ構造の内部に形成されている。ダミートレンチ電極１２ａの底部は、ダミートレンチ絶縁膜１２ｂを介してｎ－型ドリフト層１に対向している。ダミートレンチ電極１２ａは、例えば、導電性のポリシリコンで形成されている。
【0050】
層間絶縁膜４は、アクティブトレンチ１１のゲートトレンチ電極１１ａ上に設けられている。
【0051】
バリアメタル５は、半導体基板の第１主面のうち層間絶縁膜４が設けられていない領域上、および、層間絶縁膜４上に形成されている。バリアメタル５は、例えば、Ｔｉ，ＴｉＮ，ＴｉＳｉなど、チタンを含む金属で形成されている。チタンを含む金属とは、例えば、窒化チタン、ＴｉＳｉである。ＴｉＳｉは、チタンとシリコン（Ｓｉ）との合金である。バリアメタル５は、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａにオーミック接触している。バリアメタル５は、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａに電気的に接続されている。
【0052】
エミッタ電極６は、バリアメタル５上に設けられる。エミッタ電極６は、例えば、アルミシリコン合金（Ａｌ―Ｓｉ系合金）で形成される。エミッタ電極６は、バリアメタル５を介して、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａに電気的に接続されている。エミッタ電極６は、アルミニウム合金膜およびその他の金属膜からなる複数の金属膜で構成されていてもよい。例えば、エミッタ電極６は、アルミニウム合金膜とめっき膜とで構成されていてもよい。めっき膜は、例えば、無電解めっきあるいは電解めっきで形成される。めっき膜は、例えば、ニッケル（Ｎｉ）膜である。互いに隣接する層間絶縁膜４の間の微細領域には、タングステン膜が形成されていてもよい。エミッタ電極６は、そのタングステン膜上に形成される。タングステン膜は、めっき膜よりも埋込性が良好であるため、良好なエミッタ電極６が形成される。
【0053】
バリアメタル５とエミッタ電極６とが、合わせて１つのエミッタ電極と定められていてもよい。バリアメタル５は必ずしも必要ではない。バリアメタル５が設けられない場合、エミッタ電極６は、ｎ＋型ソース層１３上、ｐ＋型コンタクト層１４上およびダミートレンチ電極１２ａ上に設けられ、それらとオーミック接触する。または、バリアメタル５は、ｎ＋型ソース層１３などのｎ型半導体層上のみに設けてられてもよい。ダミートレンチ電極１２ａ上の一部には、層間絶縁膜４が設けられていてもよい。その場合、エミッタ電極６は、ダミートレンチ電極１２ａ上のいずれかの領域において、そのダミートレンチ電極１２ａと電気的に接続される。
【0054】
コレクタ電極７は、ｐ型コレクタ層１６上に設けられる。コレクタ電極７は、例えば、エミッタ電極６と同様に、アルミニウム合金で形成される。コレクタ電極７は、ｐ型コレクタ層１６にオーミック接触し、そのｐ型コレクタ層１６に電気的に接続されている。コレクタ電極７は、アルミニウム合金とめっき膜とで構成されていてもよい。コレクタ電極７は、エミッタ電極６とは異なる構成であってもよい。
【0055】
図４に示されるように、半導体装置１００および半導体装置１０１は、複数のトレンチとして、複数のアクティブトレンチ１１と複数のダミートレンチ１２とを含む。アクティブトレンチ１１の内部には、第１トレンチ電極として、ゲートトレンチ電極１１ａが設けられている。ダミートレンチ１２の内部には、第２トレンチ電極として、ダミートレンチ電極１２ａが設けられている。ゲートトレンチ電極１１ａおよびダミートレンチ電極１２ａを合わせて、複数のトレンチ電極と言う。層間絶縁膜４は、それら複数のトレンチ電極のうち２以上の第１トレンチ電極、すなわち２以上のゲートトレンチ電極１１ａを覆っている。
【0056】
【0057】
ゲートトレンチ電極１１ａの上面は、第１凹部５１を含む。その第１凹部５１は、ゲートトレンチ電極１１ａの短手方向の上端の中央部に設けられている。短手方向とは、ゲートトレンチ電極１１ａの延伸方向と直交する方向である。第１凹部５１の底部は、半導体基板の上面よりも低い位置に設けられている。ゲートトレンチ電極１１ａの上端は、半導体基板の上面よりも低い位置に設けられている。
【0058】
層間絶縁膜４の上面は、第１凹部５１の直上に第２凹部５２を含む。その第２凹部５２は、第１凹部５１に追従するように形成されている。第２凹部５２は、層間絶縁膜４の上面の中央部に位置する。
【0059】
層間絶縁膜４は、開口４ａを含む。開口４ａは、層間絶縁膜４に覆われた複数のゲートトレンチ電極１１ａの間に設けられている。開口４ａの底部の幅は、開口４ａの側壁を形成している層間絶縁膜４の高さよりも大きいことが好ましい。
【0060】
層間絶縁膜４は、例えば、酸化膜を含む単層構造を有する。単層構造の酸化膜は、例えば、ＴＥＯＳ（Tetraethoxysilane）によって形成される。層間絶縁膜４は、複数の酸化膜を含む積層構造を有していてもよい。層間絶縁膜４が積層構造を有する場合、その複数の酸化膜は、互いにドーパント濃度の異なる２種類以上の酸化膜で構成される。その２種類以上の酸化膜のうち、１つの酸化膜はボロンおよびリンを含むＴＥＯＳ（ＢＰＴＥＯＳ）によって形成され、別の１つの酸化膜はＴＥＯＳによって形成される。
【0061】
エミッタ電極６は、第１エミッタ電極６ｂおよび第２エミッタ電極６ｃを含む。第１エミッタ電極６ｂは、バリアメタル５を介して層間絶縁膜４の開口４ａを塞ぐように半導体基板上に設けられている。言い換えると、開口４ａの空間にはバリアメタル５およびエミッタ電極６が形成されている。ただし、バリアメタル５は必ずしも必要ではない。バリアメタル５が設けられない場合には、第１エミッタ電極６ｂは、開口４ａの底部において半導体基板の上面に接する。
【0062】
第１エミッタ電極６ｂの上面は、第２凹部５２および開口４ａの直上に第３凹部５３を含む。第３凹部５３は、第２凹部５２または開口４ａに追従するように形成されている。図５に示された第３凹部５３は、第２凹部５２および開口４ａの両方の直上に形成されているが、それらのうち第２凹部５２の直上には必ずしも形成されていなくてもよい。
【0063】
第２エミッタ電極６ｃは、第１エミッタ電極６ｂ上に設けられている。例えば、第２エミッタ電極６ｃは、２種類以上の金属層を含む積層構造を有する。積層構造は、例えば、半導体基板の第１主面側から順にＮｉ膜、Ｐｄ膜およびＡｕ膜を有する。
【0064】
第２エミッタ電極６ｃの上面は、第３凹部５３の直上に第４凹部５４を含んでいてもよい。その第４凹部５４は、第３凹部５３に追従するように形成される。第４凹部５４の深さは、第３凹部５３の深さよりも浅いことが好ましい。第４凹部５４の深さは、第２凹部５２の深さおよび開口４ａの深さよりも浅いことが好ましい。第４凹部５４の深さは、第１凹部５１の深さよりも浅いことが好ましい。
【0065】
第１エミッタ電極６ｂの厚みは、第２エミッタ電極６ｃの厚みよりも厚くてもよいし、逆に、第２エミッタ電極６ｃの厚みが、第１エミッタ電極６ｂの厚みよりも厚くてもよい。第１エミッタ電極６ｂの厚みが、第２エミッタ電極６ｃの厚みよりも厚い場合、応力耐量が向上する。第２エミッタ電極６ｃの厚みが、第１エミッタ電極６ｂの厚みよりも厚い場合、第２エミッタ電極６ｃの表面の濡れ性が向上し、高い組立性が実現される。
【0066】
【0067】
図３および図４に示されるように、ダミートレンチ電極１２ａは、層間絶縁膜４に覆われた２つのゲートトレンチ電極１１ａの間に設けられている。言い換えると、層間絶縁膜４の開口４ａの内側に、３つのダミートレンチ電極１２ａが設けられている。ダミートレンチ電極１２ａは、層間絶縁膜４に覆われておらず、エミッタ電極６に電気的に接続されている。図４および図６には、３つのダミートレンチ電極１２ａが示されているが、開口４ａの内側に設けられるダミートレンチ電極１２ａの個数は、１つ以上である。
【0068】
図６および図７に示されるように、ダミートレンチ電極１２ａの上面は、第１凹部５１を含む。その第１凹部５１は、ダミートレンチ電極１２ａの短手方向の上端の中央部に設けられている。第１凹部５１の底部は、半導体基板の上面よりも低い位置に設けられている。ダミートレンチ電極１２ａの上端は、半導体基板の上面よりも低い位置に設けられている。第１凹部５１は、開口４ａの底部を形成している。
【0069】
ダミートレンチ電極１２ａに接触しているダミートレンチ絶縁膜１２ｂの上面は、第５凹部５５を含む。第５凹部５５は、半導体基板の上面よりも下方に位置する。第５凹部５５は、開口４ａの底部を形成している。
【0070】
第１エミッタ電極６ｂは、バリアメタル５を介して層間絶縁膜４の開口４ａを塞ぐように半導体基板上に設けられている。第１凹部５１および第５凹部５５上には、バリアメタル５が形成されているが、バリアメタル５が設けられない場合には、第１エミッタ電極６ｂが第１凹部５１および第５凹部５５に形成される。
【0071】
図６に示されるように、第１エミッタ電極６ｂの上面は、開口４ａの直上に第３凹部５３を含む。第３凹部５３は、開口４ａの内側に位置する第１凹部５１の直上に凹部（図６には図示せず）をさらに含んでいてもよい。第３凹部５３は、第１凹部５１または開口４ａに追従するように形成される。
【0072】
第２エミッタ電極６ｃは、第１エミッタ電極６ｂ上に設けられている。第２エミッタ電極６ｃの上面は、第３凹部５３の直上に第４凹部５４を含んでいてもよい。第４凹部５４は、第３凹部５３に追従するように形成される。
【0073】
【0074】
図８に示される断面は、半導体基板の第１主面側の表層としてｎ＋型ソース層１３が設けられていない点で、図４に示される断面とは異なる。図３に示されたように、ｎ＋型ソース層１３は、半導体基板の第１主面側の表層として選択的に設けられている。そのため、図８に示される断面においては、ｎ＋型ソース層１３が存在しない。
【0075】
【0076】
【0077】
半導体装置１００および半導体装置１０１は、ダイオード領域２０に設けられたダイオードトレンチ２１を含む。
【0078】
ダイオードトレンチ２１は、一方向に延伸している。実施の形態におけるダイオードトレンチ２１は、アクティブトレンチ１１およびダミートレンチ１２と同じ方向に延伸している。
【0079】
ダイオードトレンチ２１は、ダイオードトレンチ絶縁膜２１ｂおよびダイオードトレンチ電極２１ａを含む。ダイオードトレンチ２１の断面構造の詳細は後述するが、ダイオードトレンチ絶縁膜２１ｂは、半導体基板の第１主面から深さ方向に形成されたトレンチ構造の内壁に沿って形成されている。ダイオードトレンチ電極２１ａは、そのダイオードトレンチ絶縁膜２１ｂを介してトレンチ構造の内部に形成されている。
【0080】
ダイオード領域２０においては、半導体基板の第１主面側の表層として、ｐ＋型コンタクト層２４とｐ型アノード層２５とが選択的に設けられている。実施の形態において、ｐ＋型コンタクト層２４とｐ型アノード層２５とは、ダイオードトレンチ２１の延伸方向（長手方向）に沿って、交互に設けられている。ダイオードトレンチ２１は、それらｐ＋型コンタクト層２４とｐ型アノード層２５とを横切っている。ｐ＋型コンタクト層２４およびｐ型アノード層２５は、互いに隣り合う２つのダイオードトレンチ２１の間に設けられている。
【0081】
【0082】
半導体装置１００および半導体装置１０１は、ダイオード領域２０において、ｐ＋型コンタクト層２４、ｐ型アノード層２５、ｎ型キャリア蓄積層２、ｎ－型ドリフト層１、ｎ型バッファ層３、ｎ＋型カソード層２６、ダイオードトレンチ２１、バリアメタル５、エミッタ電極６およびコレクタ電極７を含む。
【0083】
１つのダイオードセルは、例えば、ダイオードトレンチ２１ごとに区分けされた領域に対応する。ダイオードセルは、ｐ＋型コンタクト層２４、ｐ型アノード層２５、ｎ型キャリア蓄積層２、ｎ－型ドリフト層１、ｎ型バッファ層３、ｎ＋型カソード層２６、ダイオードトレンチ２１、バリアメタル５、エミッタ電極６およびコレクタ電極７を含む。
【0084】
ダイオード領域２０における半導体基板の第１主面は、ｐ＋型コンタクト層２４の表面（上面）に対応する。そのダイオード領域２０における第１主面は、ＩＧＢＴ領域１０における第１主面から連続しており、互いに同一面である。ダイオード領域２０における半導体基板の第２主面は、ｎ＋型カソード層２６の表面（下面）に対応する。ダイオード領域２０における第２主面は、ＩＧＢＴ領域１０における第２主面から連続しており、互いに同一面である。図１０において、半導体基板はｐ＋型コンタクト層２４の上面からｎ＋型カソード層２６の下面までの範囲に対応する。
【0085】
ｎ－型ドリフト層１は、半導体基板からなる。ダイオード領域２０におけるｎ－型ドリフト層１は、ＩＧＢＴ領域１０におけるｎ－型ドリフト層１と同様に、半導体基板の第１主面と第２主面との間に設けられている。ダイオード領域２０のｎ－型ドリフト層１は、ＩＧＢＴ領域１０のｎ－型ドリフト層１と連続して一体的に形成されている。言い換えると、ダイオード領域２０およびＩＧＢＴ領域１０のｎ－型ドリフト層１は、同一の半導体基板に形成されている。
【0086】
ｎ型キャリア蓄積層２は、ｎ－型ドリフト層１に対して半導体基板の第１主面側に設けられている。ダイオード領域２０に設けられるｎ型キャリア蓄積層２は、ＩＧＢＴ領域１０に設けられるｎ型キャリア蓄積層２と同一の構成を有する。例えば、ダイオード領域２０におけるｎ型キャリア蓄積層２の厚さおよび不純物濃度は、ＩＧＢＴ領域１０におけるｎ型キャリア蓄積層２のそれらと同一である。
【0087】
ｐ型アノード層２５は、ｎ型キャリア蓄積層２に対して半導体基板の第１主面側に設けられている。ｐ型アノード層２５は、ｐ型不純物として、例えばボロンまたはアルミニウムを含む半導体層である。ｐ型アノード層２５におけるｐ型不純物の濃度は、好ましくは、１．０Ｅ＋１２／ｃｍ３以上１．０Ｅ＋１９／ｃｍ３以下である。ｐ型アノード層２５のｐ型不純物の濃度は、例えば、ＩＧＢＴ領域１０におけるｐ型ベース層１５のｐ型不純物の濃度と同じである。ｐ型不純物の濃度が互いに同じである場合、ｐ型アノード層２５は、ｐ型ベース層１５と同時に形成されてもよい。または例えば、ｐ型アノード層２５のｐ型不純物の濃度は、ＩＧＢＴ領域１０におけるｐ型ベース層１５のｐ型不純物の濃度よりも低くてもよい。ｐ型アノード層２５のｐ型不純物の濃度が低い場合、ダイオード動作時にダイオード領域２０に注入される正孔の量が減少する。そのため、ダイオード動作時のリカバリ損失が低減する。
【0088】
ｐ＋型コンタクト層２４は、ｐ型アノード層２５に対して半導体基板の第１主面側に設けられている。図９に示されるように、ｐ＋型コンタクト層２４は、半導体基板の第１主面側の表層として、ｐ型アノード層２５の上方に選択的に設けられている。ただし、図１０に示されるＣ－Ｃ断面においては、ｐ＋型コンタクト層２４はｐ型アノード層２５の全面を覆っている。ｐ＋型コンタクト層２４は、ｐ型不純物として、例えばボロンまたはアルミニウムを含む半導体層である。ｐ＋型コンタクト層２４におけるｐ型不純物の濃度は、好ましくは、１．０Ｅ＋１５／ｃｍ３以上１．０Ｅ＋２０／ｃｍ３以下である。ｐ＋型コンタクト層２４のｐ型不純物の濃度は、ＩＧＢＴ領域１０におけるｐ＋型コンタクト層１４のｐ型不純物と同じであってもよいし、異なっていてもよい。ｐ＋型コンタクト層２４とｐ型アノード層２５とは、合わせて１つのｐ型アノード層と定められていてもよい。
【0089】
ｎ型バッファ層３は、ｎ－型ドリフト層１に対して半導体基板の第２主面側に設けられている。ダイオード領域２０に設けられるｎ型バッファ層３は、ＩＧＢＴ領域１０に設けられるｎ型バッファ層３と同一の面内に延伸し、同一の構成を有する。例えば、ダイオード領域２０におけるｎ型バッファ層３の厚さおよび不純物濃度は、ＩＧＢＴ領域１０におけるｎ型バッファ層３のそれらと同一である。ｎ型バッファ層３とｎ－型ドリフト層１とは、合わせて１つのｎ型ドリフト層と定められていてもよい。さらには、ｎ型キャリア蓄積層２とｎ型バッファ層３とｎ－型ドリフト層１とが、合わせて１つのｎ型ドリフト層と定められていてもよい。また、ｎ型バッファ層３は、必ずしも必要ではなく、ｎ型バッファ層３の位置にｎ－型ドリフト層１が設けられていてもよい。
【0090】
ｎ＋型カソード層２６は、ｎ型バッファ層３に対して半導体基板の第２主面側に設けられている。ｎ＋型カソード層２６は、ｎ型不純物として、例えばヒ素またはリンを含む半導体層である。ｎ＋型カソード層２６におけるｎ型不純物の濃度は、好ましくは、１．０Ｅ＋１６／ｃｍ３以上１．０Ｅ＋２１／ｃｍ３以下である。
【0091】
ｎ＋型カソード層２６は、ダイオード領域２０の全部に設けられていてもよいし、その一部に設けられていてもよい。図示は省略するが、半導体装置１００および半導体装置１０１は、ダイオード領域２０における半導体基板の第２主面を構成する半導体層として、ｎ＋型カソード層２６とｐ＋型カソード層とが交互に配置された半導体層を含んでいてもよい。そのような構造は、例えば、ｎ＋型カソード層２６が形成された領域の一部に、ｐ型不純物を選択的に注入する工程により形成される。ｎ＋型カソード層２６とｐ＋型カソード層とが交互に配置された半導体層を含むダイオードは、ＲＦＣ（Relaxed Field of Cathode）ダイオードと言われる。
【0092】
ダイオードトレンチ２１は、半導体基板の第１主面、つまり半導体基板の上面に設けられている。ダイオードトレンチ２１は、半導体基板の第１主面からｐ＋型コンタクト層２４、ｐ型アノード層２５およびｎ型キャリア蓄積層２を貫通し、ｎ－型ドリフト層１に達している。
【0093】
ダイオードトレンチ絶縁膜２１ｂは、半導体基板の第１主面から深さ方向に形成されたトレンチ構造の内壁に沿って形成されている。ダイオードトレンチ絶縁膜２１ｂは、例えば、酸化膜である。
【0094】
ダイオードトレンチ電極２１ａは、そのダイオードトレンチ絶縁膜２１ｂを介してトレンチ構造の内部に形成されている。ダイオードトレンチ電極２１ａの底部は、ダイオードトレンチ絶縁膜２１ｂを介してｎ－型ドリフト層１に対向している。ダイオードトレンチ電極２１ａは、例えば、導電性のポリシリコンで形成されている。
【0095】
バリアメタル５は、ｐ＋型コンタクト層２４上およびダイオードトレンチ電極２１ａ上に設けられている。バリアメタル５は、ＩＧＢＴ領域１０におけるバリアメタル５と同一の構成を有していてもよい。バリアメタル５は、例えば、Ｔｉ，ＴｉＮ，ＴｉＳｉなど、チタンを含む金属で形成されている。バリアメタル５は、ｐ＋型コンタクト層２４およびダイオードトレンチ電極２１ａにオーミック接触している。
【0096】
エミッタ電極６は、バリアメタル５上に設けられる。エミッタ電極６は、ＩＧＢＴ領域１０におけるエミッタ電極６から連続している。エミッタ電極６は、例えば、アルミニウム合金（Ａｌ―Ｓｉ系合金）で形成されることが好ましい。エミッタ電極６は、バリアメタル５を介して、ダイオードトレンチ電極２１ａおよびｐ＋型コンタクト層２４に電気的に接続されている。
【0097】
バリアメタル５とエミッタ電極６とが、合わせて１つのエミッタ電極と定められていてもよい。バリアメタル５は必ずしも必要ではない。バリアメタル５が設けられない場合、エミッタ電極６は、ｐ型アノード層２５上、ｐ＋型コンタクト層２４上およびダイオードトレンチ電極２１ａ上に設けられ、それらとオーミック接触する。ダイオードトレンチ電極２１ａ上の一部には、層間絶縁膜４が設けられていてもよい。その場合、エミッタ電極６は、ダイオードトレンチ電極２１ａ上のいずれかの領域において、そのダイオードトレンチ電極２１ａと電気的に接続される。
【0098】
コレクタ電極７は、ｎ＋型カソード層２６上に設けられる。コレクタ電極７は、ＩＧＢＴ領域１０におけるコレクタ電極７から連続している。コレクタ電極７は、アルミニウム合金で形成されることが好ましい。コレクタ電極７は、ｎ＋型カソード層２６にオーミック接触している。
【0099】
図示は省略するが、図１０に示されたダイオード領域２０においても、半導体装置１００および半導体装置１０１は、第１凹部５１、第３凹部５３、第４凹部５４および第５凹部５５を含む。
【0100】
半導体装置１００および半導体装置１０１は、複数のトレンチとして、図４に示される複数のアクティブトレンチ１１と図１０に示される複数のダイオードトレンチ２１とを含む。アクティブトレンチ１１の内部には、第１トレンチ電極として、ゲートトレンチ電極１１ａが設けられている。ダイオードトレンチ２１の内部には、第２トレンチ電極として、ダイオードトレンチ電極２１ａが設けられている。ゲートトレンチ電極１１ａおよびダイオードトレンチ電極２１ａを合わせて、複数のトレンチ電極と言う。層間絶縁膜４は、それら複数のトレンチ電極のうち２以上の第１トレンチ電極、すなわち２以上のゲートトレンチ電極１１ａを覆っている。
【0101】
ダイオード領域２０における層間絶縁膜４の開口４ａは、層間絶縁膜４に覆われた複数のゲートトレンチ電極１１ａの間に設けられている。例えば、図１または図２に示されるように、１つのダイオード領域２０の両端が２つのＩＧＢＴ領域１０に挟まれている場合、開口４ａは、一方のＩＧＢＴ領域１０のゲートトレンチ電極１１ａと他方のＩＧＢＴ領域１０のゲートトレンチ電極１１ａとの間に形成される。図１０に示されるｐ＋型コンタクト層２４およびダイオードトレンチ２１の上面は、その開口４ａの底部に対応している。
【0102】
言い換えると、ダイオードトレンチ電極２１ａは、層間絶縁膜４の開口４ａの内側に設けられている。ダイオード領域２０におけるダイオードトレンチ電極２１ａは、層間絶縁膜４に覆われておらず、エミッタ電極６に電気的に接続されている。そのダイオードトレンチ電極２１ａの個数は、１つ以上である。
【0103】
図６に示されるダミートレンチ電極１２ａと同様に、ダイオードトレンチ電極２１ａの上面は、第１凹部５１を含む。その第１凹部５１は、ダイオードトレンチ電極２１ａの短手方向の上端の中央部に設けられている。第１凹部５１の底部は、半導体基板の上面よりも低い位置に設けられている。ダイオードトレンチ電極２１ａの上端は、半導体基板の上面よりも低いに設けられている。第１凹部５１は、開口４ａの底部を形成している。
【0104】
図６および図７に示されるダミートレンチ絶縁膜１２ｂの上面と同様に、ダイオードトレンチ絶縁膜２１ｂの上面は、第５凹部５５を含む。第５凹部５５は、半導体基板の上面よりも下方に位置する。第５凹部５５は、開口４ａの底部を形成している。
【0105】
図６に示されるダミートレンチ１２が形成された領域と同様に、第１エミッタ電極６ｂは、バリアメタル５を介して層間絶縁膜４の開口４ａを塞ぐように半導体基板上に設けられている。第１凹部５１および第５凹部５５上には、バリアメタル５が形成されている。バリアメタル５が設けられない場合には、第１エミッタ電極６ｂが第１凹部５１および第５凹部５５に形成される。
【0106】
第１エミッタ電極６ｂの上面は、開口４ａの直上に第３凹部５３を含む。第３凹部５３は、開口４ａの内側に位置する第１凹部５１の直上に凹部（図示せず）をさらに含んでいてもよい。第３凹部５３は、第１凹部５１または開口４ａに追従するように形成される。
【0107】
第２エミッタ電極６ｃは、第１エミッタ電極６ｂ上に設けられている。第２エミッタ電極６ｃの上面は、第３凹部５３の直上に第４凹部５４を含んでいてもよい。第４凹部５４は、第３凹部５３に追従するように形成される。
【0108】
【0109】
図１１に示される断面は、半導体基板の第１主面側のｐ＋型コンタクト層２４が設けられていない点で、図１０に示される断面とは異なる。図９に示されるように、ｐ＋型コンタクト層２４は、半導体基板の第１主面側の表層として選択的に設けられている。そのため、図１１に示される断面においては、ｐ＋型コンタクト層２４が存在しない。また、ダイオード領域２０のうち、ｐ＋型コンタクト層２４が設けられていない領域においては、半導体基板の第１主面は、ｐ型アノード層２５の表面（上面）に対応する。その図１１に示される断面において、１つのダイオードセルは、ｐ型アノード層２５、ｎ型キャリア蓄積層２、ｎ－型ドリフト層１、ｎ型バッファ層３、ｎ＋型カソード層２６、バリアメタル５、エミッタ電極６およびコレクタ電極７を含む。
【0110】
図示は省略するが、図１１に示された構造においても、半導体装置１００および半導体装置１０１は、第１凹部５１、第３凹部５３、第４凹部５４および第５凹部５５を含む。
【0111】
また、ダイオード領域２０において、第１凹部５１、第３凹部５３、第４凹部５４および第５凹部５５が形成される構成は上記に限定されるものではない。複数のダイオードトレンチ２１のうち一部のダイオードトレンチ（図示せず）が層間絶縁膜４によって覆われる半導体装置においても、第１凹部５１、第３凹部５３、第４凹部５４および第５凹部５５が形成される。その場合、複数のダイオードトレンチ２１のうち層間絶縁膜４に覆われた第１ダイオードトレンチ電極が、第１トレンチ電極であり、層間絶縁膜４に覆われていない第２ダイオードトレンチ電極が、第２トレンチ電極である。第１ダイオードトレンチ電極は、その第１ダイオードトレンチ電極上のいずれかの領域においてエミッタ電極６と電気的に接続される。ダイオード領域２０における開口４ａは、層間絶縁膜４に覆われた２つの第１ダイオードトレンチ電極の間に設けられる。少なくとも１つの第２ダイオードトレンチ電極が、その層間絶縁膜４の開口４ａの内側に設けられる。このような構成であっても、第１凹部５１、第３凹部５３、第４凹部５４および第５凹部５５がダイオード領域２０に形成される。
【0112】
（４）ＩＧＢＴ領域１０とダイオード領域２０との境界部分の構造
図１２は、ＩＧＢＴ領域１０とダイオード領域２０との境界部分の構成を示す断面図である。図１２は、図１または図２に示される破線Ｇ－Ｇにおける断面を示す。
図１２は、ＩＧＢＴ領域１０とダイオード領域２０との境界部分の構成を示す断面図である。図１２は、図１または図２に示される破線Ｇ－Ｇにおける断面を示す。
【0113】
ＩＧＢＴ領域１０の第２主面側に設けられたｐ型コレクタ層１６は、ＩＧＢＴ領域１０とダイオード領域２０との境界から距離Ｕ１だけダイオード領域２０にはみ出している。ｐ型コレクタ層１６がダイオード領域２０にはみ出さない構造と比較して、ｎ＋型カソード層２６とアクティブトレンチ１１との距離が拡大する。このような構造は、還流ダイオードの動作時に、ゲート駆動電圧がゲートトレンチ電極１１ａに印加された場合であっても、アクティブトレンチ１１に隣接して形成されるチャネルからｎ＋型カソード層２６へ流れる電流を減少させる。距離Ｕ１は、例えば１００μｍである。ただし、半導体装置１００または半導体装置１０１の用途によっては、距離Ｕ１が０μｍあるいは１００μｍよりも小さい距離であってもよい。
【0114】
（５）終端領域３０の構造
図１３は、ＩＧＢＴ領域１０と終端領域３０との境界部分の構成を示す断面図である。図１３は、図１または図２に示される破線Ｅ－Ｅにおける断面を示す。図１４は、ダイオード領域２０と終端領域３０との境界部分の構成を示す断面図である。図１４は、図１に示される破線Ｆ－Ｆにおける断面を示す。
図１３は、ＩＧＢＴ領域１０と終端領域３０との境界部分の構成を示す断面図である。図１３は、図１または図２に示される破線Ｅ－Ｅにおける断面を示す。図１４は、ダイオード領域２０と終端領域３０との境界部分の構成を示す断面図である。図１４は、図１に示される破線Ｆ－Ｆにおける断面を示す。
【0115】
半導体装置１００および半導体装置１０１は、終端領域３０において、ｐ型終端ウェル層３１、ｎ＋型チャネルストッパ層３２、ｎ－型ドリフト層１、ｎ型バッファ層３、ｐ型終端コレクタ層１６ａ、層間絶縁膜４、バリアメタル５、エミッタ電極６、終端電極６ａ、半絶縁性膜３３、終端保護膜３４およびコレクタ電極７を含む。
【0116】
上記の構造のうち、ｐ型終端ウェル層３１、ｎ＋型チャネルストッパ層３２、ｎ－型ドリフト層１、ｎ型バッファ層３およびｐ型終端コレクタ層１６ａは、半導体基板の第１主面と第２主面との間に設けられている。
【0117】
終端領域３０における半導体基板の第１主面は、ｎ－型ドリフト層１、ｐ型終端ウェル層３１およびｎ＋型チャネルストッパ層３２の表面（上面）に対応する。その終端領域３０における第１主面は、ＩＧＢＴ領域１０またはダイオード領域２０における第１主面から連続しており、それらは互いに同一面である。終端領域３０における半導体基板の第２主面は、ｐ型終端コレクタ層１６ａの表面（下面）に対応する。その終端領域３０における第２主面は、ＩＧＢＴ領域１０またはダイオード領域２０における第２主面から連続しており、それらは互いに同一面である。
【0118】
ｎ－型ドリフト層１は、ＩＧＢＴ領域１０およびダイオード領域２０のｎ－型ドリフト層１と同様に、半導体基板の第１主面と第２主面との間に設けられている。終端領域３０におけるｎ－型ドリフト層１の一部は、半導体基板の表層として第１主面に露出している。終端領域３０のｎ－型ドリフト層１は、ＩＧＢＴ領域１０およびダイオード領域２０のｎ－型ドリフト層１と連続して一体的に形成されている。
【0119】
ｐ型終端ウェル層３１は、ｎ－型ドリフト層１に対して半導体基板の第１主面側に設けられている。ｐ型終端ウェル層３１は、平面視において、セル領域を取り囲んでいる。実施の形態においては、３つのｐ型終端ウェル層３１が、平面視において、三重のリングを形成してセル領域を取り囲んでいる。その３つのｐ型終端ウェル層３１は、ＦＬＲを形成している。ｐ型終端ウェル層３１の個数は、３つに限定されるものではない。ｐ型終端ウェル層３１の個数は、半導体装置１００または半導体装置１０１の耐圧設計によって適宜選択される。ｐ型終端ウェル層３１は、ｐ型不純物として、例えばボロンまたはアルミニウムを含む半導体層である。ｐ型終端ウェル層３１におけるｐ型不純物の濃度は１．０Ｅ＋１４／ｃｍ３以上１．０Ｅ＋１９／ｃｍ３以下である。
【0120】
ｎ＋型チャネルストッパ層３２は、ｎ－型ドリフト層１に対して半導体基板の第１主面側に設けられている。ｎ＋型チャネルストッパ層３２は、平面視において、ｐ型終端ウェル層３１の外側に設けられている。ｎ＋型チャネルストッパ層３２は、ｐ型終端ウェル層３１を取り囲むように設けられている。
【0121】
ｎ型バッファ層３は、ｎ－型ドリフト層１に対して半導体基板の第２主面側に設けられている。終端領域３０に設けられるｎ型バッファ層３は、ＩＧＢＴ領域１０またはダイオード領域２０に設けられるｎ型バッファ層３と同様の構成を有する。終端領域３０に設けられるｎ型バッファ層３は、ＩＧＢＴ領域１０またはダイオード領域２０に設けられるｎ型バッファ層３と連続して一体的に形成されている。
【0122】
ｐ型終端コレクタ層１６ａは、ｎ型バッファ層３に対して半導体基板の第２主面側に設けられている。ｐ型終端コレクタ層１６ａは、ＩＧＢＴ領域１０に設けられるｐ型コレクタ層１６と連続して一体的に形成されている。終端領域３０のｐ型終端コレクタ層１６ａとＩＧＢＴ領域１０のｐ型コレクタ層１６とは、合わせて１つのｐ型コレクタ層と定められていてもよい。
【0123】
図１４に示されるように、ｐ型終端コレクタ層１６ａは、ダイオード領域２０と終端領域３０との境界から距離Ｕ２だけダイオード領域２０にはみ出している。ｐ型終端コレクタ層１６ａがダイオード領域２０にはみ出さない構造と比較して、ｎ＋型カソード層２６とｐ型終端ウェル層３１との距離が拡大する。このような構造は、ｐ型終端ウェル層３１が還流ダイオードのアノードとして動作することを防ぐ。距離Ｕ２は、例えば１００μｍである。
【0124】
層間絶縁膜４は、半導体基板の第１主面上に設けられている。層間絶縁膜４は、コンタクトホールを有する。コンタクトホールは、ｐ型終端ウェル層３１上およびｎ＋型チャネルストッパ層３２上に設けられる。コンタクトホールからは、ｐ型終端ウェル層３１またはｎ＋型チャネルストッパ層３２の表面が露出している。
【0125】
バリアメタル５は、ｐ型終端ウェル層３１上およびｎ＋型チャネルストッパ層３２上に設けられる。
【0126】
エミッタ電極６は、ＩＧＢＴ領域１０またはダイオード領域２０に近いｐ型終端ウェル層３１に、バリアメタル５を介して電気的に接続されている。終端領域３０におけるエミッタ電極６は、ＩＧＢＴ領域１０またはダイオード領域２０のエミッタ電極６と連続して一体的に形成されている。
【0127】
終端電極６ａは、エミッタ電極６とは分離され、エミッタ電極６よりも外側に設けられている。終端電極６ａは、コンタクトホール内のバリアメタル５を介して、ｐ型終端ウェル層３１およびｎ＋型チャネルストッパ層３２に電気的に接続されている。
【0128】
半絶縁性膜３３は、エミッタ電極６と終端電極６ａとを電気的に接続している。半絶縁性膜３３は、例えば、半絶縁性シリコン窒化膜（semi-insulating Silicon Nitride：sin SiN）である。
【0129】
終端保護膜３４は、エミッタ電極６、終端電極６ａおよび半絶縁性膜３３を覆う。終端保護膜３４は、例えば、ポリイミドで形成される。
【0130】
コレクタ電極７は、ｐ型終端コレクタ層１６ａ上、つまり半導体基板の第２主面上に設けられている。終端領域３０におけるコレクタ電極７は、ＩＧＢＴ領域１０およびダイオード領域２０におけるコレクタ電極７と連続して一体的に形成されている。
【0131】
（６）半導体装置１００，１０１の製造方法
図１５から図２６は、半導体装置１００，１０１の製造方法を示す図である。図１５から図２２は、半導体装置１００，１０１の第１主面側の構造を形成する工程を示している。図２３から図２６は、半導体装置１００，１０１の第２主面側の構造を形成する工程を示している。各図は、ＩＧＢＴ領域１０とダイオード領域２０との境界部分の断面、すなわち図１または図２に示される破線Ｇ－Ｇにおける断面を示している。
図１５から図２６は、半導体装置１００，１０１の製造方法を示す図である。図１５から図２２は、半導体装置１００，１０１の第１主面側の構造を形成する工程を示している。図２３から図２６は、半導体装置１００，１０１の第２主面側の構造を形成する工程を示している。各図は、ＩＧＢＴ領域１０とダイオード領域２０との境界部分の断面、すなわち図１または図２に示される破線Ｇ－Ｇにおける断面を示している。
【0132】
図１５は、半導体基板を準備する工程を示す図である。実施の形態においては、半導体基板として、ｎ型不純物を含むｎ型ウエハが準備される。半導体基板は、ＦＺ（Floating Zone）法で作製された、いわゆるＦＺウエハであってもよいし、ＭＣＺ（Magnetic field applied CZochralki）法で作製された、いわゆるＭＣＺウエハであってもよい。または、半導体基板は、昇華法あるいはＣＶＤ（chemical vapor deposition）によって作製されたウエハであってもよい。この工程においては、その半導体基板全体がｎ－型ドリフト層１に対応する。ｎ型不純物の濃度は、半導体装置１００または半導体装置１０１の耐圧仕様によって適宜選択される。例えば、半導体装置１００，１０１の耐圧仕様が１２００Ｖである場合、ｎ型不純物の濃度はｎ－型ドリフト層１の比抵抗が４０～１２０Ω・ｃｍ程度となるように調整される。図１５には、半導体基板全体がｎ－型ドリフト層１であるｎ型ウエハを準備する工程が示されているが、半導体基板を準備する工程はそれに限定されるものではない。例えば、半導体基板の第１主面または第２主面からｎ型不純物をイオン注入する工程と、熱処理によってそのｎ型不純物を拡散させる工程とによって、ｎ－型ドリフト層１を含む半導体基板が準備されてもよい。
【0133】
半導体基板には、ＩＧＢＴセルが配置されるべきＩＧＢＴ領域１０と、ダイオードセルが配置されるべきダイオード領域２０とが定められている。図１５には示されていないが、ＩＧＢＴ領域１０およびダイオード領域２０の周囲には、耐圧保持構造が形成されるべき終端領域３０が定められている。以下では、主としてＩＧＢＴ領域１０およびダイオード領域２０における各構造の製造方法を説明する。
【0134】
図１６は、ｎ型キャリア蓄積層２とｐ型ベース層１５とｐ型アノード層２５とを形成する工程を示す図である。ｎ型キャリア蓄積層２を形成するためのｎ型不純物が半導体基板の第１主面側からｎ－型ドリフト層１の表層にイオン注入される。そのｎ型不純物は、例えばリンである。ｐ型ベース層１５およびｐ型アノード層２５を形成するためのｐ型不純物が半導体基板の第１主面にイオン注入される。そのｐ型不純物は、例えばボロンである。イオン注入後に熱処理が施される。その熱処理によってｎ型不純物およびｐ型不純物は拡散し、ｎ型キャリア蓄積層２、ｐ型ベース層１５およびｐ型アノード層２５が形成される。
【0135】
上記のイオン注入の際、半導体基板の第１主面には、所定の領域に開口を有するマスクが形成される。ｎ型不純物およびｐ型不純物は、マスクの開口に対応した領域に注入される。そのマスクは、半導体基板の第１主面にレジストを塗布する工程、および、フォトリソグラフィー（写真製版）技術によってレジストの所定の領域に開口を形成する工程によって形成される。以下、このような所定の領域に開口を有するマスクを形成する処理を、マスク処理と言う。ｎ型不純物およびｐ型不純物は、マスク処理によって所定の領域に注入される。その結果、ｎ型キャリア蓄積層２、ｐ型ベース層１５およびｐ型アノード層２５は、半導体基板の第１主面の面内に選択的に形成される。
【0136】
ｐ型ベース層１５およびｐ型アノード層２５は、同時にｐ型不純物がイオン注入されることによって形成されてもよい。この場合、ｐ型ベース層１５およびｐ型アノード層２５の深さおよびｐ型不純物の濃度は、互いに同一の構成を有する。一方で、ｐ型ベース層１５およびｐ型アノード層２５は、マスク処理によって別々にｐ型不純物がイオン注入されて形成されてもよい。この場合、ｐ型ベース層１５およびｐ型アノード層２５の深さまたはｐ型不純物の濃度は、互いに異なる構成を有する。例えば、ＩＧＢＴ領域１０に設けられた開口を介して、ｐ型ベース層１５のためのｐ型不純物がイオン注入される。ダイオード領域２０に設けられた開口を介して、ｐ型アノード層２５のためのｐ型不純物がイオン注入される。
【0137】
図示は省略するが、終端領域３０におけるｐ型終端ウェル層３１とダイオード領域２０におけるｐ型アノード層２５とは、同時にｐ型不純物がイオン注入されることによって形成されてもよい。この場合、ｐ型終端ウェル層３１およびｐ型アノード層２５の深さおよびｐ型不純物濃度は、互いに同一である。ｐ型終端ウェル層３１およびｐ型アノード層２５のｐ型不純物の濃度が互いに異なる場合であっても、ｐ型不純物は同時にイオン注入されてもよい。ただし、この場合、ｐ型終端ウェル層３１が形成される領域およびｐ型アノード層２５が形成される領域のうち少なくとも一方には、メッシュ形状を有するマスクが設けられる。そのメッシュの開口率に応じて、ｐ型不純物の注入量が制御される。
【0138】
ｐ型終端ウェル層３１およびｐ型アノード層２５は、マスク処理によって別々にｐ型不純物がイオン注入されることによって形成されてもよい。この場合、ｐ型終端ウェル層３１およびｐ型アノード層２５の深さまたはｐ型不純物濃度は、互いに異なる。
【0139】
ｐ型終端ウェル層３１、ｐ型ベース層１５およびｐ型アノード層２５は、同時にｐ型不純物がイオン注入されることによって形成されてもよい。ｐ型終端ウェル層３１は、ＩＧＢＴ領域１０およびダイオード領域２０を加工する前にｐ型不純物がイオン注入されて形成されてもよい。
【0140】
図１７は、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびｐ＋型コンタクト層２４を形成する工程を示す図である。ｎ型不純物が半導体基板の第１主面側からｐ型ベース層１５の表層にイオン注入される。この際、ｎ型不純物は、マスク処理によって、ＩＧＢＴ領域１０内に注入される。これにより、ｎ＋型ソース層１３がＩＧＢＴ領域１０におけるｐ型ベース層１５の表層に選択的に形成される。ｎ型不純物は、例えば、砒素またはリンである。
【0141】
また、ｐ型不純物が、半導体基板の第１主面側からイオン注入される。この際、ＩＧＢＴ領域１０内の所定の領域およびダイオード領域２０内の所定の領域にｐ型不純物が注入されるようマスクの開口が配置される。このマスク処理により、ｐ＋型コンタクト層１４およびｐ＋型コンタクト層２４が、ＩＧＢＴ領域１０およびダイオード領域２０におけるｐ型ベース層１５の表層にそれぞれ選択的に形成される。ｐ型不純物は、例えば、ボロンまたはアルミニウムである。
【0142】
図１８は、トレンチ構造８を形成する工程を示す図である。トレンチ構造８は、半導体基板の第１主面にハードマスク用の材料を堆積させる工程、フォトリソグラフィーによってトレンチ構造８に対応する部分に開口を含むハードマスクを形成する工程、および、ハードマスクを介して半導体基板をエッチングする工程によって、形成される。ハードマスクは、例えばＳｉＯ２などの薄膜である。
【0143】
ＩＧＢＴ領域１０におけるトレンチ構造８は、半導体基板の第１主面からｐ型ベース層１５およびｎ型キャリア蓄積層２を貫通し、ｎ－型ドリフト層１に達する。ＩＧＢＴ領域１０に形成される複数のトレンチ構造８のうち一部のトレンチは、ｎ＋型ソース層１３も貫通し、別の一部のトレンチ構造８は、ｐ＋型コンタクト層１４も貫通している。ダイオード領域２０におけるトレンチ構造８は、半導体基板の第１主面からｐ型アノード層２５およびｎ型キャリア蓄積層２を貫通し、ｎ－型ドリフト層１に達する。半導体基板の表層として、ｐ＋型コンタクト層２４が設けられている領域においては、トレンチ構造８は、そのｐ＋型コンタクト層２４も貫通している。
【0144】
図１８において、ＩＧＢＴ領域１０におけるトレンチ構造８のピッチは、ダイオード領域２０におけるトレンチ構造８のピッチと同じである。しかし、ＩＧＢＴ領域１０におけるトレンチ構造８のピッチは、ダイオード領域２０におけるトレンチ構造８のピッチと異なっていてもよい。トレンチ構造８のピッチは、マスク処理におけるマスクパターンにより適宜変更される。
【0145】
図１９は、酸化膜９を形成する工程を示す図である。半導体基板が、酸素を含む雰囲気中で加熱される。酸化膜９がトレンチ構造８の内壁および半導体基板の第１主面に形成される。ＩＧＢＴ領域１０においては、ｎ＋型ソース層１３を貫通しているトレンチ構造８の内壁に形成される酸化膜９が、ゲートトレンチ絶縁膜１１ｂに対応する。同様に、ＩＧＢＴ領域１０において、ｐ＋型コンタクト層１４を貫通しているトレンチ構造８の内壁に形成される酸化膜９が、ダミートレンチ絶縁膜１２ｂに対応する。ダイオード領域２０においては、トレンチ構造８に形成された酸化膜９が、ダイオードトレンチ絶縁膜２１ｂに対応する。なお、半導体基板の第１主面に形成された酸化膜９は後の工程で除去される。
【0146】
図２０は、ゲートトレンチ電極１１ａ、ダミートレンチ電極１２ａおよびダイオードトレンチ電極２１ａを形成する工程を示す図である。ｎ型またはｐ型の不純物がドープされたポリシリコンが、ＣＶＤ（chemical vapor deposition）などによってトレンチ構造８の内部に堆積する。その結果、ゲートトレンチ電極１１ａが、ゲートトレンチ絶縁膜１１ｂを介してトレンチ構造８の内部に形成される。ダミートレンチ電極１２ａが、ダミートレンチ絶縁膜１２ｂを介してトレンチ構造８の内部に形成される。ダイオードトレンチ電極２１ａが、ダイオードトレンチ絶縁膜２１ｂを介してトレンチ構造８の内部に形成される。
【0147】
図２１は、層間絶縁膜４を形成する工程を示す図である。層間絶縁膜４は、複数のトレンチ電極のうち、ゲートトレンチ電極１１ａ上に形成される。この工程においては、まず、層間絶縁膜４が半導体基板の上面に形成される。層間絶縁膜４は、例えば、酸化膜としてＳｉＯ２を含む。層間絶縁膜４は、例えば、酸化膜を含む単層構造を有する。単層構造の酸化膜は、例えば、ＴＥＯＳ（Tetraethoxysilane）によって形成される。層間絶縁膜４は、複数の酸化膜を含む積層構造を有していてもよい。層間絶縁膜４が積層構造を有する場合、その複数の酸化膜は、互いにドーパント濃度の異なる２種類以上の酸化膜で構成される。その２種類以上の酸化膜のうち、１層目の酸化膜はボロンおよびリンを含むＴＥＯＳ（ＢＰＴＥＯＳ）によって形成され、２層目の酸化膜はＴＥＯＳによって形成される。
【0148】
その後、層間絶縁膜４にマスク処理が施され、所定の位置の層間絶縁膜４および酸化膜９がエッチングされる。具体的には、ダミートレンチ電極１２ａおよびダイオードトレンチ電極２１ａの上の層間絶縁膜４および酸化膜９が除去される。それにより、層間絶縁膜４の開口４ａが形成される。開口４ａは、層間絶縁膜４に覆われたゲートトレンチ電極１１ａの間に位置する。開口４ａからは、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４、ｐ＋型コンタクト層２４、ダミートレンチ１２の上面およびダイオードトレンチ２１の上面が露出する。ダイオードトレンチ電極２１ａおよびダミートレンチ電極１２ａの上面の第１凹部５１は、開口４ａの底部の一部を形成している。
【0149】
また、開口４ａの形成の際、ダミートレンチ電極１２ａに接触しているダミートレンチ絶縁膜１２ｂの上部およびダイオードトレンチ電極２１ａに接触しているダイオードトレンチ絶縁膜２１ｂの上部も除去される。それにより、図６に示されるようなダミートレンチ絶縁膜１２ｂの上面およびダイオードトレンチ絶縁膜２１ｂの上面に、第５凹部５５が形成される。
【0150】
図２２は、バリアメタル５およびエミッタ電極６を形成する工程を示す図である。バリアメタル５が、半導体基板の第１主面および層間絶縁膜４上に形成される。バリアメタル５は、例えば、Ｔｉ，ＴｉＮ，ＴｉＳｉなど、チタンを含む金属であることが好ましい。バリアメタル５は、ＰＶＤ（physical vapor deposition）またはＣＶＤによって製膜される。
【0151】
エミッタ電極６がバリアメタル５上に形成される。図５および図６に示されるように、エミッタ電極６は、第１エミッタ電極６ｂおよび第２エミッタ電極６ｃを含む。第１エミッタ電極６ｂは、スパッタリング、蒸着等のＰＶＤ法によって形成される。第１エミッタ電極６ｂは、例えば、アルミシリコン合金（Ａｌ－Ｓｉ系合金）を含む。第２エミッタ電極６ｃは、第１エミッタ電極６ｂの上に無電解めっき法あるいは電解めっき法によって形成される。第２エミッタ電極６ｃは、例えば、ニッケルまたはニッケル合金を含む。第２エミッタ電極６ｃは、例えば、２種類以上の金属層を含む積層構造を有していてもよい。その積層構造は、例えば、Ｎｉ膜、Ｐｄ膜およびＡｕ膜で構成され、めっき法で形成される。
【0152】
めっき法は、厚い金属膜を容易に形成することを可能にする。厚膜のエミッタ電極６においては、熱容量が増加するため、エミッタ電極６の耐熱性が向上する。アルミシリコン合金上に、めっき処理でニッケル合金をさらに形成する場合、そのめっき処理は半導体基板の第２主面側の加工が行われた後に実施してもよい。
【0153】
図２３は、半導体基板を薄板化する工程を示す図である。半導体基板の第２主面が研削され、半導体装置１００，１０１の設計に応じた所定の厚さに薄板化される。研削後の半導体基板の厚さは、例えば、８０μｍ以上２００μｍ以下である。
【0154】
図２４は、ｎ型バッファ層３およびｐ型コレクタ層１６を形成する工程を示す図である。ｎ型バッファ層３の形成のためのｎ型不純物が、半導体基板の第２主面側からｎ－型ドリフト層１の表層にイオン注入される。ｎ型不純物として、例えば、リンが注入されてもよいし、プロトンが注入されてもよい。または例えば、リンおよびプロトンの両方が注入されてもよい。
【0155】
プロトンは、比較的低い加速エネルギーで半導体基板の第２主面から深い位置にまで注入される。プロトンの注入深さは、加速エネルギーの変更によって比較的容易に制御される。このため、加速エネルギーを変更しながら、プロトンが複数回イオン注入された場合、リンを含むｎ型バッファ層３よりも、半導体基板の厚さ方向に幅が広いｎ型バッファ層３が形成される。
【0156】
リンは、プロトンと比較して、ｎ型不純物としての活性化率が高い。薄板化した半導体基板であっても、リンを含むｎ型バッファ層３は、より確実に空乏層の拡大によるパンチスルーの発生を低減させる。半導体基板をより一層薄板化するためには、プロトンおよびリンの両方を含むｎ型バッファ層３が形成されることが好ましい。その場合、プロトンはリンよりも半導体基板の第２主面から深い位置に注入される。
【0157】
ｐ型コレクタ層１６の形成のためのｐ型不純物が、半導体基板の第２主面側からイオン注入される。ｐ型不純物として、例えば、ボロンが注入される。イオン注入後、半導体基板の第２主面にレーザーが照射される。そのレーザーアニールによって、注入されたボロンが活性化し、ｐ型コレクタ層１６が形成される。
【0158】
このレーザーアニールの際、半導体基板の第２主面から比較的浅い位置に注入されたｎ型不純物のリンも同時に活性化される。プロトンは３５０℃～５００℃程度の比較的低いアニール温度で活性化される。そのため、プロトンが注入された後、そのプロトンの活性化の工程以外で、半導体基板が３５０℃～５００℃よりも高い温度に加熱されないことが好ましい。レーザーアニールは、半導体基板の第２主面近傍のみを高温に加熱する。そのため、レーザーアニールは、プロトンの注入後におけるｎ型不純物またはｐ型不純物の活性化に有効である。
【0159】
ｎ型バッファ層３は、ＩＧＢＴ領域１０、ダイオード領域２０および終端領域３０に形成されてもよいし、ＩＧＢＴ領域１０またはダイオード領域２０のみに形成されてもよい。ｐ型コレクタ層１６は、終端領域３０にも形成される。ここでは、終端領域３０のｐ型コレクタ層１６は、ｐ型終端コレクタ層１６ａに対応する。
【0160】
図２５は、ｎ＋型カソード層２６を形成する工程を示す図である。ｎ＋型カソード層２６の形成のためのｎ型不純物が、ダイオード領域２０における半導体基板の第２主面にイオン注入される。ｎ型不純物として、リンが注入される。この際、ｐ型コレクタ層１６とｎ＋型カソード層２６との境界が、ＩＧＢＴ領域１０とダイオード領域２０との境界から距離Ｕ１だけダイオード領域２０側に入り込むように、ｎ型不純物はマスク処理によって選択的に注入される。
【0161】
ｎ＋型カソード層２６を形成するためのｎ型不純物の注入量は、ｐ型コレクタ層１６に含まれるｐ型不純物の注入量より多い。ｎ＋型カソード層２６のｎ型不純物は、ｐ型コレクタ層１６が形成されている領域に注入される。すなわち、そのｎ型不純物の注入により、ｐ型半導体をｎ型半導体に変更する必要がある。そのため、ｎ＋型カソード層２６が形成される領域の全てにおいて、ｎ型不純物の濃度がｐ型不純物の濃度より高くなるように、ｎ型不純物が注入される。
【0162】
図２５においては、第２主面からのｐ型コレクタ層１６の深さとｎ＋型カソード層２６の深さとが同じである例が示されているが、ｐ型コレクタ層１６およびｎ＋型カソード層２６の深さの関係はそれに限定されるものではない。ｎ＋型カソード層２６の深さは、ｐ型コレクタ層１６の深さ以上である。
【0163】
図２６は、コレクタ電極７を形成する工程を示す図である。コレクタ電極７は、ＩＧＢＴ領域１０、ダイオード領域２０および終端領域３０における第２主面に形成される。コレクタ電極７は、半導体基板の第２主面の全面に亘って形成されてもよい。
【0164】
コレクタ電極７は、アルミシリコン合金、チタン等を含む。コレクタ電極７は、スパッタリング、蒸着等のＰＶＤによって形成される。コレクタ電極７は、各々がアルミシリコン合金、チタン、ニッケルあるいは金などを含む複数の金属層で形成されていてもよい。または、コレクタ電極７は、ＰＶＤによって形成された金属膜上に、無電解めっきあるいは電解めっきによって別の金属膜が形成された構造を有していてもよい。
【0165】
実施の形態においては、複数の半導体装置１００または複数の半導体装置１０１が、上記の製造工程によって、１枚の半導体基板上にマトリクス状に作製される。複数の半導体装置１００，１０１は、レーザーダイシングあるいはブレードダイシングによって、個々の半導体装置に切り分けられる。それにより、半導体装置１００または半導体装置１０１が完成する。
【0166】
以上をまとめると、実施の形態における半導体装置１００，１０１は、複数のトレンチ、複数のトレンチ電極、層間絶縁膜４および第１エミッタ電極６ｂを含む。複数のトレンチは、半導体基板の上面に設けられている。複数のトレンチとは、アクティブトレンチ１１、ダミートレンチ１２およびダイオードトレンチ２１のうちのいずれかである。複数のトレンチ電極は、複数のトレンチの内部にそれぞれ設けられている。複数のトレンチ電極とは、ゲートトレンチ電極１１ａ、ダミートレンチ電極１２ａおよびダイオードトレンチ電極２１ａのうちのいずれかである。層間絶縁膜４は、複数のトレンチ電極のうち２以上のトレンチ電極を覆っている。その２以上のトレンチ電極とは、ゲートトレンチ電極１１ａまたは一部のダイオードトレンチ電極２１ａに対応する。第１エミッタ電極６ｂは、層間絶縁膜４上に設けられている。層間絶縁膜４は、開口４ａを含む。開口４ａは、その層間絶縁膜４に覆われた２以上のトレンチ電極の間に設けられている。第１エミッタ電極６ｂは、開口４ａを塞ぐように半導体基板上に設けられている。複数のトレンチ電極の各々の上面は、第１凹部５１を含む。層間絶縁膜４の上面は、第１凹部５１の直上に第２凹部５２を含む。第１エミッタ電極６ｂの上面は、開口４ａの直上に第３凹部５３を含む。
【0167】
また、半導体装置１００，１０１は、第１エミッタ電極６ｂ上に設けられた第２エミッタ電極６ｃをさらに含む。第２エミッタ電極６ｃの上面は、第３凹部５３の直上に第４凹部５４を含む。さらに、第３凹部５３は、第１エミッタ電極６ｂの上面における第２凹部５２の直上にも設けられている。
【0168】
このような半導体装置１００，１０１においては、ゲートトレンチ電極１１ａ、ダミートレンチ電極１２ａ、ダイオードトレンチ電極２１ａ、層間絶縁膜４、第１エミッタ電極６ｂおよび第２エミッタ電極６ｃの各界面における接触面積が増加する。そのため、密着性が向上する。それら凹凸構造によって、アンカー効果が生じ、応力耐性が向上する。第４凹部５４の深さは、第３凹部５３の深さ、第２凹部５２の深さ、開口４ａの深さおよび第１凹部５１の深さよりも浅い。第２エミッタ電極６ｃの上面が平坦であることから、例えばワイヤボンディングまたははんだ接合において、組立性が向上する。このように、半導体装置１００，１０１は、組立性および応力耐量を向上させる。
【0169】
第１凹部５１の底部は、半導体基板の上面よりも低い位置に設けられている。複数のトレンチ電極の各々の上端は、半導体基板の上面よりも低い位置に設けられている。このような構成により、第２凹部５２の窪みの程度が大きくなる。そのため、接触面積およびアンカー効果が向上する。
【0170】
層間絶縁膜４は、酸化膜を含む単層構造を有する。単層構造の酸化膜が、ＴＥＯＳによって形成された場合、凹凸の程度が大きくなる。そのため、接触面積およびアンカー効果が向上する。
【0171】
層間絶縁膜４は、互いにドーパント濃度の異なる２種類以上の酸化膜を含む積層構造を有していてもよい。その２種類以上の酸化膜のうち、１つの酸化膜はボロンおよびリンを含むＴＥＯＳ（ＢＰＴＥＯＳ）によって形成され、別の１つの酸化膜はＴＥＯＳによって形成される。ドーパント濃度の差異によって、凹凸の程度を制御可能である。
【0172】
第１エミッタ電極６ｂの厚みは、第２エミッタ電極６ｃの厚みよりも厚くてもよい。その場合、応力耐量が向上する。逆に、第２エミッタ電極６ｃの厚みが、第１エミッタ電極６ｂの厚みよりも厚くてもよい。その場合、濡れ性が向上し、高い組立性が実現される。
【0173】
開口４ａの底部の幅は、開口４ａの側壁を形成している層間絶縁膜４の高さよりも大きい。これにより、第１エミッタ電極６ｂまたはバリアメタル５の埋め込み性が向上する。
【0174】
ダミートレンチ電極１２ａおよびダイオードトレンチ電極２１ａの上面の第１凹部５１は、開口４ａの底部の一部を形成している。これにより、第１エミッタ電極６ｂまたはバリアメタル５と半導体基板との接触領域が拡張する。
【0175】
上記の構成は、ＲＣ－ＩＧＢＴのＩＧＢＴ領域１０およびダイオード領域２０の両方に適用されているが、ＩＧＢＴ領域１０およびダイオード領域２０のうちいずれか一方の領域だけに適用されてもよい。また、上記の構成は、ＲＣ－ＩＧＢＴだけに適用されるものではない。単体のＩＧＢＴ、または、単体のダイオードを含む半導体装置にも適用可能であり、その場合であっても上記の効果が得られる。
【0176】
本開示は、実施の形態を適宜、変形、省略することが可能である。
【0177】
以下、本開示の諸態様を付記としてまとめて記載する。
【0178】
（付記１）
半導体基板の上面に設けられた複数のトレンチと、
前記複数のトレンチの内部にそれぞれ設けられた複数のトレンチ電極と、
前記複数のトレンチ電極のうち２以上のトレンチ電極を覆う絶縁膜と、
前記絶縁膜上に設けられた第１電極と、を備え、
前記絶縁膜は、前記絶縁膜に覆われた前記２以上のトレンチ電極の間に設けられた開口を含み、
前記第１電極は、前記開口を塞ぐように前記半導体基板上に設けられ、
前記複数のトレンチ電極の各々の上面は、第１凹部を含み、
前記絶縁膜の上面は、前記第１凹部の直上に第２凹部を含み、
前記第１電極の上面は、前記開口の直上に第３凹部を含む、半導体装置。
半導体基板の上面に設けられた複数のトレンチと、
前記複数のトレンチの内部にそれぞれ設けられた複数のトレンチ電極と、
前記複数のトレンチ電極のうち２以上のトレンチ電極を覆う絶縁膜と、
前記絶縁膜上に設けられた第１電極と、を備え、
前記絶縁膜は、前記絶縁膜に覆われた前記２以上のトレンチ電極の間に設けられた開口を含み、
前記第１電極は、前記開口を塞ぐように前記半導体基板上に設けられ、
前記複数のトレンチ電極の各々の上面は、第１凹部を含み、
前記絶縁膜の上面は、前記第１凹部の直上に第２凹部を含み、
前記第１電極の上面は、前記開口の直上に第３凹部を含む、半導体装置。
【0179】
（付記２）
前記第３凹部は、前記第１電極の前記上面における前記第２凹部の直上にさらに設けられている、付記１に記載の半導体装置。
前記第３凹部は、前記第１電極の前記上面における前記第２凹部の直上にさらに設けられている、付記１に記載の半導体装置。
【0180】
（付記３）
前記第１電極上に設けられた第２電極を、さらに備え、
前記第２電極の上面は、前記第３凹部の直上に第４凹部を含む、付記１または付記２に記載の半導体装置。
前記第１電極上に設けられた第２電極を、さらに備え、
前記第２電極の上面は、前記第３凹部の直上に第４凹部を含む、付記１または付記２に記載の半導体装置。
【0181】
（付記４）
前記第４凹部の深さは、前記第３凹部の深さよりも浅い、付記３に記載の半導体装置。
前記第４凹部の深さは、前記第３凹部の深さよりも浅い、付記３に記載の半導体装置。
【0182】
（付記５）
前記第４凹部の前記深さは、前記第２凹部の深さおよび前記開口の深さよりも浅い、付記３または付記４に記載の半導体装置。
前記第４凹部の前記深さは、前記第２凹部の深さおよび前記開口の深さよりも浅い、付記３または付記４に記載の半導体装置。
【0183】
（付記６）
前記第４凹部の前記深さは、前記第１凹部の深さよりも浅い、付記３から付記５のいずれか１項に記載の半導体装置。
前記第４凹部の前記深さは、前記第１凹部の深さよりも浅い、付記３から付記５のいずれか１項に記載の半導体装置。
【0184】
（付記７）
前記第１凹部の底部は、前記半導体基板の前記上面よりも低い位置に設けられている、付記１から付記６のいずれか１項に記載の半導体装置。
前記第１凹部の底部は、前記半導体基板の前記上面よりも低い位置に設けられている、付記１から付記６のいずれか１項に記載の半導体装置。
【0185】
（付記８）
前記複数のトレンチ電極の各々の上端は、前記半導体基板の前記上面よりも低い位置に設けられている、付記１から付記７のいずれか１項に記載の半導体装置。
前記複数のトレンチ電極の各々の上端は、前記半導体基板の前記上面よりも低い位置に設けられている、付記１から付記７のいずれか１項に記載の半導体装置。
【0186】
（付記９）
前記絶縁膜は、酸化膜を含む単層構造を有する、付記１から付記８のいずれか１項に記載の半導体装置。
前記絶縁膜は、酸化膜を含む単層構造を有する、付記１から付記８のいずれか１項に記載の半導体装置。
【0187】
（付記１０）
前記絶縁膜は、互いにドーパント濃度の異なる２種類以上の酸化膜を含む積層構造を有する、付記１から付記９のいずれか１項に記載の半導体装置。
前記絶縁膜は、互いにドーパント濃度の異なる２種類以上の酸化膜を含む積層構造を有する、付記１から付記９のいずれか１項に記載の半導体装置。
【0188】
（付記１１）
前記第１電極の厚みは、前記第２電極の厚みよりも厚い、付記３に記載の半導体装置。
前記第１電極の厚みは、前記第２電極の厚みよりも厚い、付記３に記載の半導体装置。
【0189】
（付記１２）
前記第２電極の厚みは、前記第１電極の厚みよりも厚い、付記３に記載の半導体装置。
前記第２電極の厚みは、前記第１電極の厚みよりも厚い、付記３に記載の半導体装置。
【0190】
（付記１３）
前記開口の底部の幅は、前記開口の側壁を形成している前記絶縁膜の高さよりも大きい、付記１から付記１２のいずれか１項に記載の半導体装置。
前記開口の底部の幅は、前記開口の側壁を形成している前記絶縁膜の高さよりも大きい、付記１から付記１２のいずれか１項に記載の半導体装置。
【0191】
（付記１４）
前記第２電極は、２種類以上の金属層を含む積層構造を有する、付記３に記載の半導体装置。
前記第２電極は、２種類以上の金属層を含む積層構造を有する、付記３に記載の半導体装置。
【0192】
（付記１５）
前記第１電極は、前記開口の底部において前記半導体基板の前記上面に接している、付記１から付記１４のいずれか１項に記載の半導体装置。
前記第１電極は、前記開口の底部において前記半導体基板の前記上面に接している、付記１から付記１４のいずれか１項に記載の半導体装置。
【0193】
（付記１６）
前記絶縁膜に覆われた前記２以上のトレンチ電極の各々は、前記半導体基板に形成されたＩＧＢＴ（Insulated Gate Bipolar Transistor）のゲート電極である、付記１から付記１５のいずれか１項に記載の半導体装置。
前記絶縁膜に覆われた前記２以上のトレンチ電極の各々は、前記半導体基板に形成されたＩＧＢＴ（Insulated Gate Bipolar Transistor）のゲート電極である、付記１から付記１５のいずれか１項に記載の半導体装置。
【0194】
（付記１７）
前記複数のトレンチ電極は、
前記２以上のトレンチ電極として、前記絶縁膜に覆われた複数の第１トレンチ電極と、
前記絶縁膜の前記開口の内側に設けられた少なくとも１つの第２トレンチ電極と、を含み、
前記複数の第１トレンチ電極の各々は、前記半導体基板に形成されたＩＧＢＴのゲート電極であり、
前記少なくとも１つの第２トレンチ電極は、前記絶縁膜に覆われておらず、前記第１電極に電気的に接続されており、
前記少なくとも１つの第２トレンチ電極の前記上面の前記第１凹部は、前記開口の底部の一部を形成している、付記１から付記１６のいずれか１項に記載の半導体装置。
前記複数のトレンチ電極は、
前記２以上のトレンチ電極として、前記絶縁膜に覆われた複数の第１トレンチ電極と、
前記絶縁膜の前記開口の内側に設けられた少なくとも１つの第２トレンチ電極と、を含み、
前記複数の第１トレンチ電極の各々は、前記半導体基板に形成されたＩＧＢＴのゲート電極であり、
前記少なくとも１つの第２トレンチ電極は、前記絶縁膜に覆われておらず、前記第１電極に電気的に接続されており、
前記少なくとも１つの第２トレンチ電極の前記上面の前記第１凹部は、前記開口の底部の一部を形成している、付記１から付記１６のいずれか１項に記載の半導体装置。
【0195】
（付記１８）
前記少なくとも１つの第２トレンチ電極は、前記複数のトレンチの各々の内壁に沿って設けられたトレンチ絶縁膜を介して前記複数のトレンチの各々の内部に形成されており、
前記少なくとも１つの第２トレンチ電極に接触している前記トレンチ絶縁膜の上面は、前記半導体基板の前記上面よりも下方に位置する第５凹部を含む、付記１７に記載の半導体装置。
前記少なくとも１つの第２トレンチ電極は、前記複数のトレンチの各々の内壁に沿って設けられたトレンチ絶縁膜を介して前記複数のトレンチの各々の内部に形成されており、
前記少なくとも１つの第２トレンチ電極に接触している前記トレンチ絶縁膜の上面は、前記半導体基板の前記上面よりも下方に位置する第５凹部を含む、付記１７に記載の半導体装置。
【0196】
（付記１９）
付記３に記載の半導体装置の製造方法であって、
前記第１電極をスパッタ法によって形成する工程と、
前記第２電極をめっき法によって形成する工程と、を備える半導体装置の製造方法。
付記３に記載の半導体装置の製造方法であって、
前記第１電極をスパッタ法によって形成する工程と、
前記第２電極をめっき法によって形成する工程と、を備える半導体装置の製造方法。
【0197】
（付記２０）
付記１７に記載の半導体装置の製造方法であって、
前記複数のトレンチと前記複数のトレンチの内部にそれぞれ形成された前記複数のトレンチ電極とを含む前記半導体基板を準備する工程と、
前記複数のトレンチ電極のうち前記複数の第１トレンチ電極を覆う前記絶縁膜を形成する工程と、を備え、
前記絶縁膜を形成する前記工程は、
前記複数のトレンチ電極上に前記絶縁膜を形成する工程と、
前記複数のトレンチ電極のうち前記少なくとも１つの第２トレンチ電極上の前記絶縁膜を除去して、前記絶縁膜に覆われた前記複数の第１トレンチ電極の間に前記絶縁膜の前記開口を形成する工程と、を含み、
前記少なくとも１つの第２トレンチ電極の前記上面の前記第１凹部は、前記開口の底部の一部を形成している、半導体装置の製造方法。
付記１７に記載の半導体装置の製造方法であって、
前記複数のトレンチと前記複数のトレンチの内部にそれぞれ形成された前記複数のトレンチ電極とを含む前記半導体基板を準備する工程と、
前記複数のトレンチ電極のうち前記複数の第１トレンチ電極を覆う前記絶縁膜を形成する工程と、を備え、
前記絶縁膜を形成する前記工程は、
前記複数のトレンチ電極上に前記絶縁膜を形成する工程と、
前記複数のトレンチ電極のうち前記少なくとも１つの第２トレンチ電極上の前記絶縁膜を除去して、前記絶縁膜に覆われた前記複数の第１トレンチ電極の間に前記絶縁膜の前記開口を形成する工程と、を含み、
前記少なくとも１つの第２トレンチ電極の前記上面の前記第１凹部は、前記開口の底部の一部を形成している、半導体装置の製造方法。
【0198】
（付記２１）
付記１８に記載の半導体装置の製造方法であって、
前記複数のトレンチと前記複数のトレンチの内部にそれぞれ形成された前記複数のトレンチ電極とを含む前記半導体基板を準備する工程と、
前記複数のトレンチ電極のうち前記複数の第１トレンチ電極を覆う前記絶縁膜を形成する工程と、を備え、
前記複数のトレンチ電極上に前記絶縁膜を形成する工程と、
前記複数のトレンチ電極のうち前記少なくとも１つの第２トレンチ電極上の前記絶縁膜を除去して、前記絶縁膜に覆われた前記複数の第１トレンチ電極の間に前記絶縁膜の前記開口を形成する工程と、を含み、
前記開口を形成する前記工程は、前記少なくとも１つの第２トレンチ電極に接触している前記トレンチ絶縁膜の上部を除去して、前記第５凹部を形成することを含む、半導体装置の製造方法。
付記１８に記載の半導体装置の製造方法であって、
前記複数のトレンチと前記複数のトレンチの内部にそれぞれ形成された前記複数のトレンチ電極とを含む前記半導体基板を準備する工程と、
前記複数のトレンチ電極のうち前記複数の第１トレンチ電極を覆う前記絶縁膜を形成する工程と、を備え、
前記複数のトレンチ電極上に前記絶縁膜を形成する工程と、
前記複数のトレンチ電極のうち前記少なくとも１つの第２トレンチ電極上の前記絶縁膜を除去して、前記絶縁膜に覆われた前記複数の第１トレンチ電極の間に前記絶縁膜の前記開口を形成する工程と、を含み、
前記開口を形成する前記工程は、前記少なくとも１つの第２トレンチ電極に接触している前記トレンチ絶縁膜の上部を除去して、前記第５凹部を形成することを含む、半導体装置の製造方法。
【符号の説明】
【0199】
１ ｎ－型ドリフト層、２ ｎ型キャリア蓄積層、３ ｎ型バッファ層、４ 層間絶縁膜、４ａ 開口、５ バリアメタル、６ エミッタ電極、６ａ 終端電極、６ｂ 第１エミッタ電極、６ｃ 第２エミッタ電極、７ コレクタ電極、８ トレンチ構造、９ 酸化膜、１０ ＩＧＢＴ領域、１１ アクティブトレンチ、１１ａ ゲートトレンチ電極、１１ｂ ゲートトレンチ絶縁膜、１２ ダミートレンチ、１２ａ ダミートレンチ電極、１２ｂ ダミートレンチ絶縁膜、１３ ｎ＋型ソース層、１４ ｐ＋型コンタクト層、１５ ｐ型ベース層、１６ ｐ型コレクタ層、１６ａ ｐ型終端コレクタ層、２０ ダイオード領域、２１ ダイオードトレンチ、２１ａ ダイオードトレンチ電極、２１ｂ ダイオードトレンチ絶縁膜、２４ ｐ＋型コンタクト層、２５ ｐ型アノード層、２６ ｎ＋型カソード層、３０ 終端領域、３１ ｐ型終端ウェル層、３２ ｎ＋型チャネルストッパ層、３３ 半絶縁性膜、３４ 終端保護膜、４０ パッド領域、４１ 制御パッド、４１ａ 電流センスパッド、４１ｂ ケルビンエミッタパッド、４１ｃ ゲートパッド、４１ｄ 温度センスダイオードパッド、４１ｅ 温度センスダイオードパッド、５１ 第１凹部、５２ 第２凹部、５３ 第３凹部、５４ 第４凹部、５５ 第５凹部、８２ 領域、８３ 領域、１００ 半導体装置、１０１ 半導体装置、Ｐ 領域、Ｑ 領域、Ｒ 領域。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】