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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024172059
(43)【公開日】2024-12-12
(54)【発明の名称】液晶表示装置
(51)【国際特許分類】
G02F 1/1343 20060101AFI20241205BHJP
G02F 1/1368 20060101ALI20241205BHJP
G02F 1/133 20060101ALI20241205BHJP
G09G 3/36 20060101ALI20241205BHJP
G09G 3/20 20060101ALI20241205BHJP
G09F 9/30 20060101ALI20241205BHJP
【ＦＩ】
G02F1/1343
G02F1/1368
G02F1/133 550
G09G3/36
G09G3/20 680G
G09G3/20 680H
G09G3/20 621M
G09G3/20 621B
G09G3/20 623G
G09G3/20 622E
G09G3/20 623H
G09G3/20 641C
G09G3/20 611J
G09G3/20 642B
G09G3/20 670K
G09F9/30 338
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023089492
(22)【出願日】2023-05-31
(71)【出願人】
【識別番号】520487808
【氏名又は名称】シャープディスプレイテクノロジー株式会社
(74)【代理人】
【識別番号】100104695
【弁理士】
【氏名又は名称】島田 明宏
(74)【代理人】
【識別番号】100148459
【弁理士】
【氏名又は名称】河本 悟
(72)【発明者】
【氏名】今井 雅博
(72)【発明者】
【氏名】海瀬 泰佳
(72)【発明者】
【氏名】山口 尚宏
(72)【発明者】
【氏名】下敷領 文一
【テーマコード（参考）】
2H092
2H192
2H193
5C006
5C080
5C094
【Ｆターム（参考）】
2H092GA13
2H092GA17
2H092GA28
2H092GA30
2H092GA38
2H092HA04
2H092JA24
2H092JB05
2H092JB06
2H092JB51
2H092PA06
2H092PA10
2H092PA11
2H192AA24
2H192BA13
2H192BC11
2H192BC31
2H192BC61
2H193ZA04
2H193ZA31
2H193ZB07
2H193ZD32
2H193ZE40
2H193ZF32
2H193ZF33
2H193ZJ20
5C006AA02
5C006AA16
5C006AA22
5C006AC01
5C006AC25
5C006AC26
5C006AF33
5C006AF36
5C006AF42
5C006AF43
5C006AF50
5C006AF51
5C006AF83
5C006BB14
5C006BB16
5C006BB28
5C006BB29
5C006BC02
5C006BC03
5C006BC12
5C006BC20
5C006BC22
5C006BC23
5C006BF03
5C006BF04
5C006BF06
5C006BF24
5C006BF27
5C006BF33
5C006BF34
5C006EA01
5C006EC09
5C006FA22
5C006FA41
5C006FA55
5C006GA03
5C080AA10
5C080BB03
5C080BB05
5C080BB06
5C080CC03
5C080CC08
5C080DD05
5C080DD07
5C080DD25
5C080DD29
5C080EE01
5C080EE29
5C080FF08
5C080FF11
5C080FF13
5C080JJ02
5C080JJ03
5C080JJ04
5C080JJ06
5C080KK20
5C080KK49
5C094AA15
5C094BA03
5C094BA27
5C094BA43
5C094CA19
5C094DA03
5C094DA12
5C094EA04
5C094HA03
5C094HA05
(57)【要約】
【課題】非矩形のアクティブエリア（表示領域）６を有する液晶表示装置に関し、表示品位および信頼性を低下させることなく狭額縁化を実現する。
【解決手段】ＴＦＴ基板２上には、それぞれが１つの画素を形成する複数の画素電極２３が設けられる。非矩形のアクティブエリア６と当該アクティブエリア６の外側の領域である額縁領域との境界部に位置する画素電極２３のサイズは、境界部に位置していない画素電極２３のサイズよりも小さくなっている。このような構成において、複数の画素電極２３には、常時、電圧が印加される。
【選択図】図１
【解決手段】ＴＦＴ基板２上には、それぞれが１つの画素を形成する複数の画素電極２３が設けられる。非矩形のアクティブエリア６と当該アクティブエリア６の外側の領域である額縁領域との境界部に位置する画素電極２３のサイズは、境界部に位置していない画素電極２３のサイズよりも小さくなっている。このような構成において、複数の画素電極２３には、常時、電圧が印加される。
【選択図】図１
【特許請求の範囲】
【請求項1】
非矩形の表示領域を有する液晶表示装置であって、
それぞれが１つの画素を形成する複数の画素電極を有する第１基板と、
前記複数の画素電極と対向するように設けられた共通電極を有する第２基板と、
前記複数の画素電極と前記共通電極との間に設けられた液晶と
を備え、
前記複数の画素電極には、常時、電圧が印加され、
前記表示領域と前記表示領域の外側の領域である額縁領域との境界部に位置する画素電極のサイズは、前記境界部に位置していない画素電極のサイズよりも小さいことを特徴とする、液晶表示装置。
それぞれが１つの画素を形成する複数の画素電極を有する第１基板と、
前記複数の画素電極と対向するように設けられた共通電極を有する第２基板と、
前記複数の画素電極と前記共通電極との間に設けられた液晶と
を備え、
前記複数の画素電極には、常時、電圧が印加され、
前記表示領域と前記表示領域の外側の領域である額縁領域との境界部に位置する画素電極のサイズは、前記境界部に位置していない画素電極のサイズよりも小さいことを特徴とする、液晶表示装置。
【請求項2】
前記境界部に位置する画素電極は、全体が前記表示領域に含まれるよう、通常の画素電極の形状から前記額縁領域に含まれる部分を除去することによって得られる形状を有することを特徴とする、請求項１に記載の液晶表示装置。
【請求項3】
前記額縁領域のうちの少なくとも前記境界部近傍において前記第２基板上に遮光膜が設けられ、
前記境界部に位置する少なくとも一部の画素電極は、前記表示領域に含まれている部分と前記額縁領域のうち前記遮光膜が設けられている領域に含まれている部分とからなることを特徴とする、請求項１に記載の液晶表示装置。
前記境界部に位置する少なくとも一部の画素電極は、前記表示領域に含まれている部分と前記額縁領域のうち前記遮光膜が設けられている領域に含まれている部分とからなることを特徴とする、請求項１に記載の液晶表示装置。
【請求項4】
前記境界部に位置する前記少なくとも一部の画素電極が設けられている領域において、前記表示領域の外縁は円弧を形成し、
Ｎを３以上５以下の整数として、前記境界部に位置する前記少なくとも一部の画素電極は、前記円弧の接線を１つの辺とするＮ角形の形状を有していることを特徴とする、請求項３に記載の液晶表示装置。
Ｎを３以上５以下の整数として、前記境界部に位置する前記少なくとも一部の画素電極は、前記円弧の接線を１つの辺とするＮ角形の形状を有していることを特徴とする、請求項３に記載の液晶表示装置。
【請求項5】
前記境界部に位置する各画素電極のうち前記額縁領域に含まれている部分は、平面視で階段状の形状を有していることを特徴とする、請求項３に記載の液晶表示装置。
【請求項6】
前記第１基板は、
前記複数の画素電極と１対１で対応する複数の画素トランジスタと、
前記複数の画素電極と前記複数の画素トランジスタとをそれぞれ接続する複数の配線電極と、
前記複数の画素トランジスタを駆動する、前記額縁領域に設けられた駆動回路と
前記複数の画素電極に印加される電圧の極性を所定期間ごとに切り替えるための、前記額縁領域に設けられ前記複数の画素トランジスタを含む極性切替回路と
を更に有し、
前記駆動回路は、直列に接続された複数の単位回路からなるシフトレジスタを含み、
前記複数の単位回路は、順次にアクティブとなる複数の出力信号を、複数のタイミング信号として出力し、
前記複数のタイミング信号に基づいて、複数のデータ信号の取り込みが行われ、
Ｍを２以上の整数として、前記駆動回路は、１つのタイミング信号につきＭ個のラッチ回路を含み、
前記Ｍ個のラッチ回路は、対応するタイミング信号に基づいてＭ個のデータ信号を取り込み、その取り込んだＭ個のデータ信号を出力し、
前記極性切替回路は、前記複数の配線電極にそれぞれ対応する複数の極性制御部からなり、
各極性制御部は、対応するラッチ回路から出力されたデータ信号に基づいてオン／オフ状態が相反的に変化する第１画素トランジスタおよび第２画素トランジスタを含み、
各極性制御部には、第１レベルと第２レベルとの間で電圧レベルが前記所定期間ごとに相反的に変化する第１電圧および第２電圧が与えられ、
前記第１画素トランジスタがオン状態であれば、対応する配線電極を介して、対応する画素電極に前記第１電圧が印加され、
前記第２画素トランジスタがオン状態であれば、対応する配線電極を介して、対応する画素電極に前記第２電圧が印加されることを特徴とする、請求項１に記載の液晶表示装置。
前記複数の画素電極と１対１で対応する複数の画素トランジスタと、
前記複数の画素電極と前記複数の画素トランジスタとをそれぞれ接続する複数の配線電極と、
前記複数の画素トランジスタを駆動する、前記額縁領域に設けられた駆動回路と
前記複数の画素電極に印加される電圧の極性を所定期間ごとに切り替えるための、前記額縁領域に設けられ前記複数の画素トランジスタを含む極性切替回路と
を更に有し、
前記駆動回路は、直列に接続された複数の単位回路からなるシフトレジスタを含み、
前記複数の単位回路は、順次にアクティブとなる複数の出力信号を、複数のタイミング信号として出力し、
前記複数のタイミング信号に基づいて、複数のデータ信号の取り込みが行われ、
Ｍを２以上の整数として、前記駆動回路は、１つのタイミング信号につきＭ個のラッチ回路を含み、
前記Ｍ個のラッチ回路は、対応するタイミング信号に基づいてＭ個のデータ信号を取り込み、その取り込んだＭ個のデータ信号を出力し、
前記極性切替回路は、前記複数の配線電極にそれぞれ対応する複数の極性制御部からなり、
各極性制御部は、対応するラッチ回路から出力されたデータ信号に基づいてオン／オフ状態が相反的に変化する第１画素トランジスタおよび第２画素トランジスタを含み、
各極性制御部には、第１レベルと第２レベルとの間で電圧レベルが前記所定期間ごとに相反的に変化する第１電圧および第２電圧が与えられ、
前記第１画素トランジスタがオン状態であれば、対応する配線電極を介して、対応する画素電極に前記第１電圧が印加され、
前記第２画素トランジスタがオン状態であれば、対応する配線電極を介して、対応する画素電極に前記第２電圧が印加されることを特徴とする、請求項１に記載の液晶表示装置。
【請求項7】
前記表示領域は、円形の形状を有していることを特徴とする、請求項１から６までのいずれか１項に記載の液晶表示装置。
【請求項8】
非矩形の表示領域を有する液晶表示装置であって、
同じサイズの複数のサブ画素電極を有する第１基板と、
前記複数のサブ画素電極と対向するように設けられた共通電極を有する第２基板と、
前記複数のサブ画素電極と前記共通電極との間に設けられた液晶と
を備え、
Ｋを２以上の整数として、
前記表示領域と前記表示領域の外側の領域である額縁領域との境界部では、各画素は、１個のサブ画素電極または互いに電気的に接続された２個以上Ｋ個以下のサブ画素電極によって形成され、
前記表示領域のうち前記境界部以外の領域では、各画素は、互いに電気的に接続されたＫ個のサブ画素電極によって形成され、
少なくとも一部が前記表示領域に含まれるサブ画素電極のみが前記第１基板上に設けられ、全体が前記額縁領域に含まれるサブ画素電極は前記第１基板上に設けられていないことを特徴とする、液晶表示装置。
同じサイズの複数のサブ画素電極を有する第１基板と、
前記複数のサブ画素電極と対向するように設けられた共通電極を有する第２基板と、
前記複数のサブ画素電極と前記共通電極との間に設けられた液晶と
を備え、
Ｋを２以上の整数として、
前記表示領域と前記表示領域の外側の領域である額縁領域との境界部では、各画素は、１個のサブ画素電極または互いに電気的に接続された２個以上Ｋ個以下のサブ画素電極によって形成され、
前記表示領域のうち前記境界部以外の領域では、各画素は、互いに電気的に接続されたＫ個のサブ画素電極によって形成され、
少なくとも一部が前記表示領域に含まれるサブ画素電極のみが前記第１基板上に設けられ、全体が前記額縁領域に含まれるサブ画素電極は前記第１基板上に設けられていないことを特徴とする、液晶表示装置。
【請求項9】
前記第１基板は、
各画素を形成するＫ個以下のサブ画素電極を互いに電気的に接続するための１以上の接続電極と、
前記複数のサブ画素電極と前記１以上の接続電極との間に形成された絶縁膜と、
各サブ画素電極とそれに対応する接続電極とを電気的に接続するために前記絶縁膜を貫くように形成されたコンタクトホールと
を更に有することを特徴とする、請求項８に記載の液晶表示装置。
各画素を形成するＫ個以下のサブ画素電極を互いに電気的に接続するための１以上の接続電極と、
前記複数のサブ画素電極と前記１以上の接続電極との間に形成された絶縁膜と、
各サブ画素電極とそれに対応する接続電極とを電気的に接続するために前記絶縁膜を貫くように形成されたコンタクトホールと
を更に有することを特徴とする、請求項８に記載の液晶表示装置。
【請求項10】
前記第１基板は、前記１以上の接続電極と同じ層に形成された複数の配線電極を更に有し、
各画素を形成するＫ個以下のサブ画素電極の１つに、対応する配線電極を介して、データ信号に応じた電圧が印加されることを特徴とする、請求項９に記載の液晶表示装置。
各画素を形成するＫ個以下のサブ画素電極の１つに、対応する配線電極を介して、データ信号に応じた電圧が印加されることを特徴とする、請求項９に記載の液晶表示装置。
【請求項11】
前記複数のサブ画素電極および前記複数の配線電極は、透明な導電性材料で形成されていることを特徴とする、請求項１０に記載の液晶表示装置。
【請求項12】
各サブ画素電極は、矩形の形状を有し、
各サブ画素電極の４つの頂点のそれぞれが、前記コンタクトホールを介して、対応する接続電極と電気的に接続されていることを特徴とする、請求項９に記載の液晶表示装置。
各サブ画素電極の４つの頂点のそれぞれが、前記コンタクトホールを介して、対応する接続電極と電気的に接続されていることを特徴とする、請求項９に記載の液晶表示装置。
【請求項13】
隣接する２個のサブ画素電極の間の間隙部の全体において前記共通電極と接続電極とが対向するように、前記１以上の接続電極が設けられていることを特徴とする、請求項８に記載の液晶表示装置。
【請求項14】
前記第１基板は、前記１以上の接続電極とは別の層に形成された複数の配線電極を更に有し、
各画素を形成するＫ個以下のサブ画素電極の１つに、対応する配線電極を介して、データ信号に応じた電圧が印加されることを特徴とする、請求項１３に記載の液晶表示装置。
各画素を形成するＫ個以下のサブ画素電極の１つに、対応する配線電極を介して、データ信号に応じた電圧が印加されることを特徴とする、請求項１３に記載の液晶表示装置。
【請求項15】
前記複数のサブ画素電極および前記１以上の接続電極は、透明な導電性材料で形成されていることを特徴とする、請求項１３に記載の液晶表示装置。
【請求項16】
隣接する２個のサブ画素電極の間の間隙部の全体および隣接する２個の画素の間の間隙部の全体において前記共通電極と接続電極とが対向するように、前記１以上の接続電極が設けられていることを特徴とする、請求項８に記載の液晶表示装置。
【請求項17】
各画素を形成する画素電極を分割することによって得られるＫ個のサブ画素電極のうち前記表示領域に少なくとも一部が含まれる全てのサブ画素電極が前記第１基板上に設けられていることを特徴とする、請求項８に記載の液晶表示装置。
【請求項18】
各画素を形成する画素電極を分割することによって得られるＫ個のサブ画素電極のうち前記表示領域に予め定められた面積以上の部分が含まれるサブ画素電極のみが前記第１基板上に設けられていることを特徴とする、請求項８に記載の液晶表示装置。
【請求項19】
前記第１基板は、
前記複数のサブ画素電極によって形成される複数の画素と１対１で対応する複数の画素トランジスタと、
前記複数の画素と前記複数の画素トランジスタとをそれぞれ接続する複数の配線電極と、
前記複数の画素トランジスタを駆動する、前記額縁領域に設けられた駆動回路と
前記複数のサブ画素電極に印加される電圧の極性を所定期間ごとに切り替えるための、前記額縁領域に設けられ前記複数の画素トランジスタを含む極性切替回路と
を更に有し、
前記駆動回路は、直列に接続された複数の単位回路からなるシフトレジスタを含み、
前記複数の単位回路は、順次にアクティブとなる複数の出力信号を、複数のタイミング信号として出力し、
前記複数のタイミング信号に基づいて、複数のデータ信号の取り込みが行われ、
Ｍを２以上の整数として、前記駆動回路は、１つのタイミング信号につきＭ個のラッチ回路を含み、
前記Ｍ個のラッチ回路は、対応するタイミング信号に基づいてＭ個のデータ信号を取り込み、その取り込んだＭ個のデータ信号を出力し、
前記極性切替回路は、前記複数の配線電極にそれぞれ対応する複数の極性制御部からなり、
各極性制御部は、対応するラッチ回路から出力されたデータ信号に基づいてオン／オフ状態が相反的に変化する第１画素トランジスタおよび第２画素トランジスタを含み、
各極性制御部には、第１レベルと第２レベルとの間で電圧レベルが前記所定期間ごとに相反的に変化する第１電圧および第２電圧が与えられ、
前記第１画素トランジスタがオン状態であれば、対応する配線電極を介して、対応するサブ画素電極に前記第１電圧が印加され、
前記第２画素トランジスタがオン状態であれば、対応する配線電極を介して、対応するサブ画素電極に前記第２電圧が印加されることを特徴とする、請求項８に記載の液晶表示装置。
前記複数のサブ画素電極によって形成される複数の画素と１対１で対応する複数の画素トランジスタと、
前記複数の画素と前記複数の画素トランジスタとをそれぞれ接続する複数の配線電極と、
前記複数の画素トランジスタを駆動する、前記額縁領域に設けられた駆動回路と
前記複数のサブ画素電極に印加される電圧の極性を所定期間ごとに切り替えるための、前記額縁領域に設けられ前記複数の画素トランジスタを含む極性切替回路と
を更に有し、
前記駆動回路は、直列に接続された複数の単位回路からなるシフトレジスタを含み、
前記複数の単位回路は、順次にアクティブとなる複数の出力信号を、複数のタイミング信号として出力し、
前記複数のタイミング信号に基づいて、複数のデータ信号の取り込みが行われ、
Ｍを２以上の整数として、前記駆動回路は、１つのタイミング信号につきＭ個のラッチ回路を含み、
前記Ｍ個のラッチ回路は、対応するタイミング信号に基づいてＭ個のデータ信号を取り込み、その取り込んだＭ個のデータ信号を出力し、
前記極性切替回路は、前記複数の配線電極にそれぞれ対応する複数の極性制御部からなり、
各極性制御部は、対応するラッチ回路から出力されたデータ信号に基づいてオン／オフ状態が相反的に変化する第１画素トランジスタおよび第２画素トランジスタを含み、
各極性制御部には、第１レベルと第２レベルとの間で電圧レベルが前記所定期間ごとに相反的に変化する第１電圧および第２電圧が与えられ、
前記第１画素トランジスタがオン状態であれば、対応する配線電極を介して、対応するサブ画素電極に前記第１電圧が印加され、
前記第２画素トランジスタがオン状態であれば、対応する配線電極を介して、対応するサブ画素電極に前記第２電圧が印加されることを特徴とする、請求項８に記載の液晶表示装置。
【請求項20】
前記表示領域は、円形の形状を有していることを特徴とする、請求項８から１９までのいずれか１項に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
以下の開示は、非矩形の表示領域を有する液晶表示装置に関する。
【背景技術】
【0002】
液晶表示装置は、一般に、互いに対向する２枚の絶縁性のガラス基板からなる液晶パネルを備えている。一方のガラス基板は例えば「ＴＦＴ基板」と呼ばれており、他方のガラス基板は例えば「対向基板」と呼ばれている。ＴＦＴ基板にはＴＦＴ（薄膜トランジスタ）や画素電極などが形成され、対向基板には共通電極（画素電極との間に電圧を印加するための電極）やカラーフィルタなどが形成されている。このような従来の一般的な液晶パネルは、矩形の表示領域を有している。表示領域には、複数本のソースバスライン（映像信号線）と、複数本のゲートバスライン（走査信号線）と、それら複数本のソースバスラインと複数本のゲートバスラインとの交差点にそれぞれ対応して設けられた複数個の画素形成部とが形成されている。各画素形成部には、対応する交差点を通過するゲートバスラインにゲート電極が接続されると共に当該交差点を通過するソースバスラインにソース電極が接続されたＴＦＴと、そのＴＦＴのドレイン電極に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた共通電極および補助容量電極と、画素電極と共通電極とによって形成される液晶容量と、画素電極と補助容量電極とによって形成される補助容量とが含まれている。液晶容量と補助容量とによって画素容量が構成されている。以上のような構成において、各ＴＦＴのゲート電極がゲートバスラインからアクティブな走査信号を受けたときに当該ＴＦＴのソース電極がソースバスラインから受けるデータ信号に基づいて、画素容量の充電が行われる。このようにして上記複数個の画素形成部内の画素容量の充電が行われることにより、矩形の表示領域に所望の画像が表示される。なお、以下においては、上記のような構成の液晶表示装置を「ＴＦＴ－ＬＣＤ」という。
【0003】
上述したように、従来の一般的な液晶表示装置は、矩形の表示領域を有していた。ところが、近年、時計用途の液晶表示装置や車載用途の液晶表示装置など、矩形以外の形状の表示領域を備えた液晶表示装置も徐々に増加している。このような表示装置は「異型ディスプレイ」と呼ばれている。
【0004】
異型ディスプレイに関する発明は、例えば、特開２００９－３００５５６号公報や特開２００６－２７６５８０号公報に開示されている。特開２００９－３００５５６号公報に開示された液晶表示装置においては、表示領域の端部に位置する絵素に関し、１つの絵素に含まれるＲ、Ｇ、およびＢの有効表示領域の開口率が同じにされている。これにより、表示領域の端部で色バランスが崩れて色づきが生じるという現象の発生が防止されている。また、特開２００６－２７６５８０号公報に開示された液晶表示装置においては、表示領域が実質的に楕円形または円形に形成されるとともにカラーフィルタ層が表示領域と実質的に同形状に形成されている。これに関し、より詳しくは、カラーフィルタ層は、表示領域からはみ出す部分を遮光部材で遮蔽することによって、表示領域と実質的に同形状に形成されている。このような構成により、表示領域の端部における表示ムラの発生が抑制されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２００９－３００５５６号公報
【特許文献2】特開２００６－２７６５８０号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
ところで、低解像度表示を行う異型ディスプレイを実現しようとする場合に関し、表示領域と額縁領域とに跨がる画素電極を設けない構成を採用すると、表示領域内において画像が表示されない欠け領域が大きくなる。その結果、表示が不十分となる。一方、表示領域と額縁領域とに跨がる画素電極を設ける構成を採用すると、画素電極を形成する領域のうち額縁領域にはみ出す領域が大きくなる。そのため、額縁領域を大きくせざるを得ない。しかしながら、近年、表示装置の小型化を実現するために狭額縁化が強く求められている。それ故、額縁領域を大きくすることは好ましくない。
【0007】
特開２００９－３００５５６号公報や特開２００６－２７６５８０号公報に開示された液晶表示装置は、ＴＦＴ－ＬＣＤである。ＴＦＴ－ＬＣＤでは、画素形成部内のＴＦＴがオフ状態で維持されている期間中、画素電極－共通電極間に電圧は保持されているが、画素電極に対して画素形成部の外部からは電圧は印加されない。ところで、画素形成部内のＴＦＴがオン状態からオフ状態へと変化する時、画素容量比（画素電極と他の電極とによって形成される全体の容量に対する画素容量の比）に応じて画素電極の電圧は変動する（画素容量比に応じたフィードスルー電圧が生じる）。これに関し、表示領域と額縁領域との境界部においてのみ画素サイズ（画素電極のサイズ）を通常の画素サイズよりも小さくすると、境界部での画素容量比と境界部以外の部分での画素容量比とが異なることとなる。これにより、境界部と境界部以外の部分とでフィードスルー電圧の大きさが異なることとなる。その結果、例えば一定の輝度表示が行われるべき場合に境界部と境界部以外の部分とで異なる輝度表示が行われる。すなわち、表示品位が低下する。また、境界部と境界部以外の部分とでフィードスルー電圧の大きさが異なると、正極性と負極性との電圧差が生じ、この電圧差による液晶の劣化、すなわち、信頼性の低下が懸念される。
【0008】
以上のような事情に鑑み、以下の開示は、非矩形の表示領域を有する液晶表示装置に関し、表示品位および信頼性を低下させることなく狭額縁化を実現することを目的とする。
【課題を解決するための手段】
【0009】
（１）本発明のいくつかの実施形態による液晶表示装置は、非矩形の表示領域を有する液晶表示装置であって、
それぞれが１つの画素を形成する複数の画素電極を有する第１基板と、
前記複数の画素電極と対向するように設けられた共通電極を有する第２基板と、
前記複数の画素電極と前記共通電極との間に設けられた液晶と
を備え、
前記複数の画素電極には、常時、電圧が印加され、
前記表示領域と前記表示領域の外側の領域である額縁領域との境界部に位置する画素電極のサイズは、前記境界部に位置していない画素電極のサイズよりも小さい。
それぞれが１つの画素を形成する複数の画素電極を有する第１基板と、
前記複数の画素電極と対向するように設けられた共通電極を有する第２基板と、
前記複数の画素電極と前記共通電極との間に設けられた液晶と
を備え、
前記複数の画素電極には、常時、電圧が印加され、
前記表示領域と前記表示領域の外側の領域である額縁領域との境界部に位置する画素電極のサイズは、前記境界部に位置していない画素電極のサイズよりも小さい。
【0010】
（２）また、本発明のいくつかの実施形態による液晶表示装置は、上記（１）の構成を含み、
前記境界部に位置する画素電極は、全体が前記表示領域に含まれるよう、通常の画素電極の形状から前記額縁領域に含まれる部分を除去することによって得られる形状を有する。
前記境界部に位置する画素電極は、全体が前記表示領域に含まれるよう、通常の画素電極の形状から前記額縁領域に含まれる部分を除去することによって得られる形状を有する。
【0011】
（３）また、本発明のいくつかの実施形態による液晶表示装置は、上記（１）の構成を含み、
前記額縁領域のうちの少なくとも前記境界部近傍において前記第２基板上に遮光膜が設けられ、
前記境界部に位置する少なくとも一部の画素電極は、前記表示領域に含まれている部分と前記額縁領域のうち前記遮光膜が設けられている領域に含まれている部分とからなる。
前記額縁領域のうちの少なくとも前記境界部近傍において前記第２基板上に遮光膜が設けられ、
前記境界部に位置する少なくとも一部の画素電極は、前記表示領域に含まれている部分と前記額縁領域のうち前記遮光膜が設けられている領域に含まれている部分とからなる。
【0012】
（４）また、本発明のいくつかの実施形態による液晶表示装置は、上記（３）の構成を含み、
前記境界部に位置する前記少なくとも一部の画素電極が設けられている領域において、前記表示領域の外縁は円弧を形成し、
Ｎを３以上５以下の整数として、前記境界部に位置する前記少なくとも一部の画素電極は、前記円弧の接線を１つの辺とするＮ角形の形状を有している。
前記境界部に位置する前記少なくとも一部の画素電極が設けられている領域において、前記表示領域の外縁は円弧を形成し、
Ｎを３以上５以下の整数として、前記境界部に位置する前記少なくとも一部の画素電極は、前記円弧の接線を１つの辺とするＮ角形の形状を有している。
【0013】
（５）また、本発明のいくつかの実施形態による液晶表示装置は、上記（３）の構成を含み、
前記境界部に位置する各画素電極のうち前記額縁領域に含まれている部分は、平面視で階段状の形状を有している。
前記境界部に位置する各画素電極のうち前記額縁領域に含まれている部分は、平面視で階段状の形状を有している。
【0014】
（６）また、本発明のいくつかの実施形態による液晶表示装置は、上記（１）の構成を含み、
前記第１基板は、
前記複数の画素電極と１対１で対応する複数の画素トランジスタと、
前記複数の画素電極と前記複数の画素トランジスタとをそれぞれ接続する複数の配線電極と、
前記複数の画素トランジスタを駆動する、前記額縁領域に設けられた駆動回路と
前記複数の画素電極に印加される電圧の極性を所定期間ごとに切り替えるための、前記額縁領域に設けられ前記複数の画素トランジスタを含む極性切替回路と
を更に有し、
前記駆動回路は、直列に接続された複数の単位回路からなるシフトレジスタを含み、
前記複数の単位回路は、順次にアクティブとなる複数の出力信号を、複数のタイミング信号として出力し、
前記複数のタイミング信号に基づいて、複数のデータ信号の取り込みが行われ、
Ｍを２以上の整数として、前記駆動回路は、１つのタイミング信号につきＭ個のラッチ回路を含み、
前記Ｍ個のラッチ回路は、対応するタイミング信号に基づいてＭ個のデータ信号を取り込み、その取り込んだＭ個のデータ信号を出力し、
前記極性切替回路は、前記複数の配線電極にそれぞれ対応する複数の極性制御部からなり、
各極性制御部は、対応するラッチ回路から出力されたデータ信号に基づいてオン／オフ状態が相反的に変化する第１画素トランジスタおよび第２画素トランジスタを含み、
各極性制御部には、第１レベルと第２レベルとの間で電圧レベルが前記所定期間ごとに相反的に変化する第１電圧および第２電圧が与えられ、
前記第１画素トランジスタがオン状態であれば、対応する配線電極を介して、対応する画素電極に前記第１電圧が印加され、
前記第２画素トランジスタがオン状態であれば、対応する配線電極を介して、対応する画素電極に前記第２電圧が印加される。
前記第１基板は、
前記複数の画素電極と１対１で対応する複数の画素トランジスタと、
前記複数の画素電極と前記複数の画素トランジスタとをそれぞれ接続する複数の配線電極と、
前記複数の画素トランジスタを駆動する、前記額縁領域に設けられた駆動回路と
前記複数の画素電極に印加される電圧の極性を所定期間ごとに切り替えるための、前記額縁領域に設けられ前記複数の画素トランジスタを含む極性切替回路と
を更に有し、
前記駆動回路は、直列に接続された複数の単位回路からなるシフトレジスタを含み、
前記複数の単位回路は、順次にアクティブとなる複数の出力信号を、複数のタイミング信号として出力し、
前記複数のタイミング信号に基づいて、複数のデータ信号の取り込みが行われ、
Ｍを２以上の整数として、前記駆動回路は、１つのタイミング信号につきＭ個のラッチ回路を含み、
前記Ｍ個のラッチ回路は、対応するタイミング信号に基づいてＭ個のデータ信号を取り込み、その取り込んだＭ個のデータ信号を出力し、
前記極性切替回路は、前記複数の配線電極にそれぞれ対応する複数の極性制御部からなり、
各極性制御部は、対応するラッチ回路から出力されたデータ信号に基づいてオン／オフ状態が相反的に変化する第１画素トランジスタおよび第２画素トランジスタを含み、
各極性制御部には、第１レベルと第２レベルとの間で電圧レベルが前記所定期間ごとに相反的に変化する第１電圧および第２電圧が与えられ、
前記第１画素トランジスタがオン状態であれば、対応する配線電極を介して、対応する画素電極に前記第１電圧が印加され、
前記第２画素トランジスタがオン状態であれば、対応する配線電極を介して、対応する画素電極に前記第２電圧が印加される。
【0015】
（７）また、本発明のいくつかの実施形態による液晶表示装置は、上記（１）から（６）までのいずれかの構成を含み、
前記表示領域は、円形の形状を有している。
前記表示領域は、円形の形状を有している。
【0016】
（８）本発明のいくつかの実施形態による液晶表示装置は、非矩形の表示領域を有する液晶表示装置であって、
同じサイズの複数のサブ画素電極を有する第１基板と、
前記複数のサブ画素電極と対向するように設けられた共通電極を有する第２基板と、
前記複数のサブ画素電極と前記共通電極との間に設けられた液晶と
を備え、
Ｋを２以上の整数として、
前記表示領域と前記表示領域の外側の領域である額縁領域との境界部では、各画素は、１個のサブ画素電極または互いに電気的に接続された２個以上Ｋ個以下のサブ画素電極によって形成され、
前記表示領域のうち前記境界部以外の領域では、各画素は、互いに電気的に接続されたＫ個のサブ画素電極によって形成され、
少なくとも一部が前記表示領域に含まれるサブ画素電極のみが前記第１基板上に設けられ、全体が前記額縁領域に含まれるサブ画素電極は前記第１基板上に設けられていない。
同じサイズの複数のサブ画素電極を有する第１基板と、
前記複数のサブ画素電極と対向するように設けられた共通電極を有する第２基板と、
前記複数のサブ画素電極と前記共通電極との間に設けられた液晶と
を備え、
Ｋを２以上の整数として、
前記表示領域と前記表示領域の外側の領域である額縁領域との境界部では、各画素は、１個のサブ画素電極または互いに電気的に接続された２個以上Ｋ個以下のサブ画素電極によって形成され、
前記表示領域のうち前記境界部以外の領域では、各画素は、互いに電気的に接続されたＫ個のサブ画素電極によって形成され、
少なくとも一部が前記表示領域に含まれるサブ画素電極のみが前記第１基板上に設けられ、全体が前記額縁領域に含まれるサブ画素電極は前記第１基板上に設けられていない。
【0017】
（９）また、本発明のいくつかの実施形態による液晶表示装置は、上記（８）の構成を含み、
前記第１基板は、
各画素を形成するＫ個以下のサブ画素電極を互いに電気的に接続するための１以上の接続電極と、
前記複数のサブ画素電極と前記１以上の接続電極との間に形成された絶縁膜と、
各サブ画素電極とそれに対応する接続電極とを電気的に接続するために前記絶縁膜を貫くように形成されたコンタクトホールと
を更に有する。
前記第１基板は、
各画素を形成するＫ個以下のサブ画素電極を互いに電気的に接続するための１以上の接続電極と、
前記複数のサブ画素電極と前記１以上の接続電極との間に形成された絶縁膜と、
各サブ画素電極とそれに対応する接続電極とを電気的に接続するために前記絶縁膜を貫くように形成されたコンタクトホールと
を更に有する。
【0018】
（１０）また、本発明のいくつかの実施形態による液晶表示装置は、上記（９）の構成を含み、
前記第１基板は、前記１以上の接続電極と同じ層に形成された複数の配線電極を更に有し、
各画素を形成するＫ個以下のサブ画素電極の１つに、対応する配線電極を介して、データ信号に応じた電圧が印加される。
前記第１基板は、前記１以上の接続電極と同じ層に形成された複数の配線電極を更に有し、
各画素を形成するＫ個以下のサブ画素電極の１つに、対応する配線電極を介して、データ信号に応じた電圧が印加される。
【0019】
（１１）また、本発明のいくつかの実施形態による液晶表示装置は、上記（１０）の構成を含み、
前記複数のサブ画素電極および前記複数の配線電極は、透明な導電性材料で形成されている。
前記複数のサブ画素電極および前記複数の配線電極は、透明な導電性材料で形成されている。
【0020】
（１２）また、本発明のいくつかの実施形態による液晶表示装置は、上記（９）の構成を含み、
各サブ画素電極は、矩形の形状を有し、
各サブ画素電極の４つの頂点のそれぞれが、前記コンタクトホールを介して、対応する接続電極と電気的に接続されている。
各サブ画素電極は、矩形の形状を有し、
各サブ画素電極の４つの頂点のそれぞれが、前記コンタクトホールを介して、対応する接続電極と電気的に接続されている。
【0021】
（１３）また、本発明のいくつかの実施形態による液晶表示装置は、上記（８）の構成を含み、
隣接する２個のサブ画素電極の間の間隙部の全体において前記共通電極と接続電極とが対向するように、前記１以上の接続電極が設けられている。
隣接する２個のサブ画素電極の間の間隙部の全体において前記共通電極と接続電極とが対向するように、前記１以上の接続電極が設けられている。
【0022】
（１４）また、本発明のいくつかの実施形態による液晶表示装置は、上記（１３）の構成を含み、
前記第１基板は、前記１以上の接続電極とは別の層に形成された複数の配線電極を更に有し、
各画素を形成するＫ個以下のサブ画素電極の１つに、対応する配線電極を介して、データ信号に応じた電圧が印加される。
前記第１基板は、前記１以上の接続電極とは別の層に形成された複数の配線電極を更に有し、
各画素を形成するＫ個以下のサブ画素電極の１つに、対応する配線電極を介して、データ信号に応じた電圧が印加される。
【0023】
（１５）また、本発明のいくつかの実施形態による液晶表示装置は、上記（１３）の構成を含み、
前記複数のサブ画素電極および前記１以上の接続電極は、透明な導電性材料で形成されている。
前記複数のサブ画素電極および前記１以上の接続電極は、透明な導電性材料で形成されている。
【0024】
（１６）また、本発明のいくつかの実施形態による液晶表示装置は、上記（８）の構成を含み、
隣接する２個のサブ画素電極の間の間隙部の全体および隣接する２個の画素の間の間隙部の全体において前記共通電極と接続電極とが対向するように、前記１以上の接続電極が設けられている。
隣接する２個のサブ画素電極の間の間隙部の全体および隣接する２個の画素の間の間隙部の全体において前記共通電極と接続電極とが対向するように、前記１以上の接続電極が設けられている。
【0025】
（１７）また、本発明のいくつかの実施形態による液晶表示装置は、上記（８）の構成を含み、
各画素を形成する画素電極を分割することによって得られるＫ個のサブ画素電極のうち前記表示領域に少なくとも一部が含まれる全てのサブ画素電極が前記第１基板上に設けられている。
各画素を形成する画素電極を分割することによって得られるＫ個のサブ画素電極のうち前記表示領域に少なくとも一部が含まれる全てのサブ画素電極が前記第１基板上に設けられている。
【0026】
（１８）また、本発明のいくつかの実施形態による液晶表示装置は、上記（８）の構成を含み、
各画素を形成する画素電極を分割することによって得られるＫ個のサブ画素電極のうち前記表示領域に予め定められた面積以上の部分が含まれるサブ画素電極のみが前記第１基板上に設けられている。
各画素を形成する画素電極を分割することによって得られるＫ個のサブ画素電極のうち前記表示領域に予め定められた面積以上の部分が含まれるサブ画素電極のみが前記第１基板上に設けられている。
【0027】
（１９）また、本発明のいくつかの実施形態による液晶表示装置は、上記（８）の構成を含み、
前記第１基板は、
前記複数のサブ画素電極によって形成される複数の画素と１対１で対応する複数の画素トランジスタと、
前記複数の画素と前記複数の画素トランジスタとをそれぞれ接続する複数の配線電極と、
前記複数の画素トランジスタを駆動する、前記額縁領域に設けられた駆動回路と
前記複数のサブ画素電極に印加される電圧の極性を所定期間ごとに切り替えるための、前記額縁領域に設けられ前記複数の画素トランジスタを含む極性切替回路と
を更に有し、
前記駆動回路は、直列に接続された複数の単位回路からなるシフトレジスタを含み、
前記複数の単位回路は、順次にアクティブとなる複数の出力信号を、複数のタイミング信号として出力し、
前記複数のタイミング信号に基づいて、複数のデータ信号の取り込みが行われ、
Ｍを２以上の整数として、前記駆動回路は、１つのタイミング信号につきＭ個のラッチ回路を含み、
前記Ｍ個のラッチ回路は、対応するタイミング信号に基づいてＭ個のデータ信号を取り込み、その取り込んだＭ個のデータ信号を出力し、
前記極性切替回路は、前記複数の配線電極にそれぞれ対応する複数の極性制御部からなり、
各極性制御部は、対応するラッチ回路から出力されたデータ信号に基づいてオン／オフ状態が相反的に変化する第１画素トランジスタおよび第２画素トランジスタを含み、
各極性制御部には、第１レベルと第２レベルとの間で電圧レベルが前記所定期間ごとに相反的に変化する第１電圧および第２電圧が与えられ、
前記第１画素トランジスタがオン状態であれば、対応する配線電極を介して、対応するサブ画素電極に前記第１電圧が印加され、
前記第２画素トランジスタがオン状態であれば、対応する配線電極を介して、対応するサブ画素電極に前記第２電圧が印加される。
前記第１基板は、
前記複数のサブ画素電極によって形成される複数の画素と１対１で対応する複数の画素トランジスタと、
前記複数の画素と前記複数の画素トランジスタとをそれぞれ接続する複数の配線電極と、
前記複数の画素トランジスタを駆動する、前記額縁領域に設けられた駆動回路と
前記複数のサブ画素電極に印加される電圧の極性を所定期間ごとに切り替えるための、前記額縁領域に設けられ前記複数の画素トランジスタを含む極性切替回路と
を更に有し、
前記駆動回路は、直列に接続された複数の単位回路からなるシフトレジスタを含み、
前記複数の単位回路は、順次にアクティブとなる複数の出力信号を、複数のタイミング信号として出力し、
前記複数のタイミング信号に基づいて、複数のデータ信号の取り込みが行われ、
Ｍを２以上の整数として、前記駆動回路は、１つのタイミング信号につきＭ個のラッチ回路を含み、
前記Ｍ個のラッチ回路は、対応するタイミング信号に基づいてＭ個のデータ信号を取り込み、その取り込んだＭ個のデータ信号を出力し、
前記極性切替回路は、前記複数の配線電極にそれぞれ対応する複数の極性制御部からなり、
各極性制御部は、対応するラッチ回路から出力されたデータ信号に基づいてオン／オフ状態が相反的に変化する第１画素トランジスタおよび第２画素トランジスタを含み、
各極性制御部には、第１レベルと第２レベルとの間で電圧レベルが前記所定期間ごとに相反的に変化する第１電圧および第２電圧が与えられ、
前記第１画素トランジスタがオン状態であれば、対応する配線電極を介して、対応するサブ画素電極に前記第１電圧が印加され、
前記第２画素トランジスタがオン状態であれば、対応する配線電極を介して、対応するサブ画素電極に前記第２電圧が印加される。
【0028】
（２０）また、本発明のいくつかの実施形態による液晶表示装置は、上記（８）から（１９）までのいずれかの構成を含み、
前記表示領域は、円形の形状を有している。
前記表示領域は、円形の形状を有している。
【発明の効果】
【0029】
本発明のいくつかの実施形態による液晶表示装置によれば、表示領域は非矩形であって、当該表示領域と額縁領域との境界部に位置する画素電極のサイズは境界部に位置していない画素電極のサイズよりも小さい。このような構成により、画素電極を形成する領域のうち額縁領域にはみ出す領域が従来よりも小さくなるので、額縁領域を狭くすることが可能となる。また、このような構成において、全ての画素電極には、常時、電圧が印加される。それ故、境界部と境界部以外の部分との間でフィードスルー電圧の大きさの違いに起因する輝度差や液晶の劣化が生じることがない。以上より、非矩形の表示領域を有する液晶表示装置に関し、表示品位および信頼性を低下させることなく狭額縁化が実現される。
【0030】
また、本発明の他のいくつかの実施形態による液晶表示装置によれば、画素を形成する画素電極は互いに電気的に接続された複数のサブ画素電極に分割されていて、少なくとも一部が表示領域に含まれるサブ画素電極のみが第１基板上に設けられ、全体が額縁領域に含まれるサブ画素電極は第１基板上に設けられていない。このような構成により、画素を形成する電極が設けられる領域のうち額縁領域にはみ出す領域が従来よりも小さくなるので、額縁領域を狭くすることが可能となる。また、第１基板上に設けられている全てのサブ画素電極のサイズは同じであるので、サブ画素間でフィードスルー電圧の大きさの違いに起因する輝度差が生じることがない。以上より、非矩形の表示領域を有する液晶表示装置に関し、表示品位および信頼性を低下させることなく狭額縁化が実現される。
【図面の簡単な説明】
【0031】
【図1】第１の実施形態における複数の画素電極の形状を模式的に示す図である。
【図2】上記第１の実施形態に係る液晶表示装置（液晶パネル）の概略側面図である。
【図3】上記第１の実施形態において、ＴＦＴ基板上に設けられている構成要素について説明するための図である。
【図5】参考例における複数の画素電極の形状を模式的に示す図である。
【図6】上記第１の実施形態において、配線電極の駆動に関わる構成について説明するための機能ブロック図である。
【図7】上記第１の実施形態において、シフトレジスタの構成を示すブロック図である。
【図8】上記第１の実施形態において、シフトレジスタの動作について説明するための信号波形図である。
【図9】上記第１の実施形態において、ラッチ部の構成を示すブロック図である。
【図10】上記第１の実施形態において、１つのラッチ回路の概略について説明するための図である。
【図11】上記第１の実施形態において、１つのラッチ回路の詳細な構成を示す回路図である。
【図12】上記第１の実施形態において、極性切替回路の概略構成を示すブロック図である。
【図13】上記第１の実施形態において、極性制御部の概略構成を示す回路図である。
【図14】上記第１の実施形態において、片チャネルのスイッチを用いた極性制御部の詳細な構成を示す回路図である。
【図15】上記第１の実施形態において、ＣＭＯＳスイッチを用いた極性制御部の詳細な構成を示す回路図である。
【図16】上記第１の実施形態において、液晶印加電圧の極性の切り替えについて説明するための信号波形図である。
【図17】第２の実施形態において、アクティブエリアと額縁領域との境界部に位置する画素電極について説明するための図である。
【図18】上記第２の実施形態における境界部近傍の断面図である。
【図19】上記第２の実施形態の第１の変形例において、三角形の形状を有する画素電極の一例を示す図である。
【図20】上記第２の実施形態の第１の変形例において、四角形の形状を有する画素電極の一例を示す図である。
【図21】上記第２の実施形態の第１の変形例において、五角形の形状を有する画素電極の一例を示す図である。
【図22】上記第２の実施形態の第２の変形例において、アクティブエリアと額縁領域との境界部に位置する画素電極の形状について説明するための図である。
【図24】第３の実施形態において、画素電極を分割することによって得られる複数のサブ画素電極が設けられることについて説明するための図である。
【図25】上記第３の実施形態において、ＴＦＴ基板上に設けられているサブ画素電極について説明するための図である。
【図26】上記第３の実施形態において、サブ画素電極が形成される領域の詳細な構造について説明するための平面図である。
【図28】上記第３の実施形態において、はみ出し領域の具体例について説明するための図である。
【図29】上記第３の実施形態の変形例において、ＴＦＴ基板上に設けられているサブ画素電極について説明するための図である。
【図30】第４の実施形態に係る表示装置の概略構成について説明するための模式図である。
【図31】上記第４の実施形態において、サブ画素電極が形成される領域の詳細な構造について説明するための平面図である。
【図33】第５の実施形態の概要について説明するための図である。
【図34】上記第５の実施形態において、サブ画素電極が形成される領域の詳細な構造について説明するための平面図である。
【図37】上記第５の実施形態において、間隙部で接続電極と共通電極との間に電圧が印加されることについて説明するための図である。
【図38】上記第５の実施形態の第１の変形例において、サブ画素電極が形成される領域の詳細な構造について説明するための平面図である。
【図39】上記第５の実施形態の第１の変形例における液晶表示装置の部分断面図である。
【図40】上記第５の実施形態の第２の変形例において、サブ画素電極が形成される領域の詳細な構造について説明するための平面図である。
【発明を実施するための形態】
【0032】
以下、添付図面を参照しつつ、実施形態について説明する。なお、第２～第５の実施形態については、第１の実施形態と同様の点についての説明は省略する。
【0033】
＜１．第１の実施形態＞
＜１．１ 液晶表示装置の概略＞
図２は、第１の実施形態に係る液晶表示装置（液晶パネル）の概略側面図である。この液晶表示装置は、液晶４を挟んで互いに対向するように設けられた２枚のガラス基板であるＴＦＴ基板（アレイ基板）２および対向基板３によって構成されている。ＴＦＴ基板２と対向基板３とは、例えばシール材５によって貼り合わせられている。符号６を付した領域は、実際に画像が表示される領域であるアクティブエリア（表示領域）に相当する。符号７を付した領域は、額縁領域に相当する。ＴＦＴ基板２上には画素電極などが形成され、対向基板３上には画素電極と対向するように共通電極が形成されている。共通電極は全ての画素で共通的に用いられる１つの電極であって、液晶４の劣化を抑制するために、電圧レベルがハイレベルとローレベルとの間で所定期間ごとに変化する共通電極駆動信号が共通電極に与えられる。なお、ＴＦＴ基板２によって第１基板が実現され、対向基板３によって第２基板が実現される。
＜１．１ 液晶表示装置の概略＞
図２は、第１の実施形態に係る液晶表示装置（液晶パネル）の概略側面図である。この液晶表示装置は、液晶４を挟んで互いに対向するように設けられた２枚のガラス基板であるＴＦＴ基板（アレイ基板）２および対向基板３によって構成されている。ＴＦＴ基板２と対向基板３とは、例えばシール材５によって貼り合わせられている。符号６を付した領域は、実際に画像が表示される領域であるアクティブエリア（表示領域）に相当する。符号７を付した領域は、額縁領域に相当する。ＴＦＴ基板２上には画素電極などが形成され、対向基板３上には画素電極と対向するように共通電極が形成されている。共通電極は全ての画素で共通的に用いられる１つの電極であって、液晶４の劣化を抑制するために、電圧レベルがハイレベルとローレベルとの間で所定期間ごとに変化する共通電極駆動信号が共通電極に与えられる。なお、ＴＦＴ基板２によって第１基板が実現され、対向基板３によって第２基板が実現される。
【0034】
図３は、ＴＦＴ基板２上に設けられている構成要素について説明するための図である。図３から把握されるように、ＴＦＴ基板２およびアクティブエリア６は円形の形状を有している。なお、図３に関し、アクティブエリアについては実際に画像が表示される領域のうちの外縁部に符号６を付している（図１等についても同様）。アクティブエリア６は複数の単位表示エリアに分割されており、それら複数の単位表示エリアと１対１で対応するように複数の画素電極２３がＴＦＴ基板２上に形成されている。それら複数の画素電極２３のそれぞれが１つの画素を形成している。ＴＦＴ基板２上の額縁領域（アクティブエリア６の外側の領域）７には、複数の入力パッド２１と、駆動回路４０と、複数の画素トランジスタ３０と、複数の入力パッド２１に与えられた駆動信号群を駆動回路４０に伝達するための信号配線群２２とが形成されている。また、アクティブエリア６には、複数の画素トランジスタ３０と複数の画素電極２３とを１対１で電気的に接続する複数の配線電極２４が形成されている。このように複数の配線電極２４が形成されていることにより、アクティブエリア６内の画素は個別に駆動される。なお、図３に示す構成は一例であって、これには限定されない。例えば、図３に示す構成によれば駆動回路４０は額縁領域７に設けられていて額縁領域７のうちの駆動回路４０とアクティブエリア６との間の領域に画素トランジスタ３０が設けられているが、これには限定されない。
【0035】
＜１．２ 画素電極の詳細＞
次に、本実施形態における画素電極２３について詳しく説明する。図１は、本実施形態においてＴＦＴ基板２上に形成されている複数の画素電極２３の形状を模式的に示す図であり、図４は、図１で符号６１を付した部分の拡大図である。なお、図５に、図１に示した例と比較するための参考例における複数の画素電極２３の形状を模式的に示している。ここで着目するケースでは、画素ピッチは１．２ｍｍであって、画素サイズ（画素電極２３のサイズ）は１．１９５ｍｍ×１．１９５ｍｍであって、ＴＦＴ基板２を平面視したときの左右方向の最大画素数は２８個であって、ＴＦＴ基板２を平面視したときの上下方向の最大画素数は２８個であって、アクティブエリア６の直径は３３．６ｍｍ（すなわち、半径は１６．８ｍｍ）であると仮定する。
次に、本実施形態における画素電極２３について詳しく説明する。図１は、本実施形態においてＴＦＴ基板２上に形成されている複数の画素電極２３の形状を模式的に示す図であり、図４は、図１で符号６１を付した部分の拡大図である。なお、図５に、図１に示した例と比較するための参考例における複数の画素電極２３の形状を模式的に示している。ここで着目するケースでは、画素ピッチは１．２ｍｍであって、画素サイズ（画素電極２３のサイズ）は１．１９５ｍｍ×１．１９５ｍｍであって、ＴＦＴ基板２を平面視したときの左右方向の最大画素数は２８個であって、ＴＦＴ基板２を平面視したときの上下方向の最大画素数は２８個であって、アクティブエリア６の直径は３３．６ｍｍ（すなわち、半径は１６．８ｍｍ）であると仮定する。
【0036】
参考例においては、図５から把握されるように、アクティブエリア６と額縁領域７とに跨がった状態の画素電極２３が多数存在する。図５で符号２３ｚを付した画素電極は、アクティブエリア６の中心から最も離れた位置に存在する画素電極の１つである。画素電極２３ｚを形成する領域のうちアクティブエリア６の中心から最も離れた位置を「最外郭画素位置」と定義すると、アクティブエリア６の中心から最外郭画素位置までの距離は１８．３ｍｍとなる。アクティブエリア６と額縁領域７とに跨がった状態の画素電極２３を形成する領域のうちの額縁領域７に含まれている領域を「はみ出し領域」と定義すると、アクティブエリア６の半径は１６．８ｍｍであるので、アクティブエリア６の外縁部から外側に向かって最大で１．５ｍｍまでの領域がはみ出し領域となる。参考例においては、このようなはみ出し領域の存在が狭額縁化を阻害する要因となる。
【0037】
これに対して、本実施形態においては、アクティブエリア６と額縁領域７とに跨がった状態の画素電極２３は存在していない（図１および図４を参照）。すなわち、はみ出し領域は存在していない。これに関し、アクティブエリア６の外縁部に相当する部分（図４で符号６２を付した部分）を「境界部」と定義すると、境界部６２に位置する画素電極２３は、その全体がアクティブエリア６に含まれるよう、通常の画素電極２３の形状から額縁領域７に含まれる部分を除去することによって得られる形状を有している。これにより、本実施形態においては、境界部６２に位置する画素電極２３のサイズは、境界部６２に位置していない画素電極２３のサイズよりも小さくなっている。
【0038】
ところで、上述したように、ＴＦＴ－ＬＣＤでは、境界部６２においてのみ画素サイズを通常の画素サイズよりも小さくすると、例えば一定の輝度表示が行われるべき場合に境界部と境界部以外の部分とで異なる輝度表示が行われる。そこで、本実施形態においては、境界部６２に位置していない画素電極２３と境界部６２に位置する画素電極２３とに同じように電圧が印加されるよう、ＴＦＴ基板２上に設けられている複数の画素電極２３には常時電圧が印加されるという構成が採用されている。
【0039】
＜１．３ 配線電極の駆動に関わる構成＞
以下、配線電極２４の駆動に関わる構成について説明する。以下に記す構成により、ＴＦＴ基板２上に設けられている複数の画素電極２３に常時電圧が印加される。なお、ここでは、説明の便宜上、ＴＦＴ基板２上には９６０個の画素電極２３が存在するものと仮定する。
以下、配線電極２４の駆動に関わる構成について説明する。以下に記す構成により、ＴＦＴ基板２上に設けられている複数の画素電極２３に常時電圧が印加される。なお、ここでは、説明の便宜上、ＴＦＴ基板２上には９６０個の画素電極２３が存在するものと仮定する。
【0040】
＜１．３．１ 概要＞
本実施形態においては、図６に示すように、配線電極２４の駆動に関わる構成要素として、アクティブエリア６の外側の領域（すなわち、額縁領域７）に駆動回路４０と極性切替回路５０とが設けられている。駆動回路４０は、シフトレジスタ４１とラッチ部４２とによって構成されている。なお、画素トランジスタ３０は極性切替回路５０に含まれている。
本実施形態においては、図６に示すように、配線電極２４の駆動に関わる構成要素として、アクティブエリア６の外側の領域（すなわち、額縁領域７）に駆動回路４０と極性切替回路５０とが設けられている。駆動回路４０は、シフトレジスタ４１とラッチ部４２とによって構成されている。なお、画素トランジスタ３０は極性切替回路５０に含まれている。
【0041】
シフトレジスタ４１には、信号配線群２２（図３参照）を介して、制御クロック信号ＢＣＫと制御クロック信号ＢＣＫＢとスタートパルス信号ＢＳＰと初期化信号ＩＮＩとが与えられる。シフトレジスタ４１の内部の状態は、初期化信号ＩＮＩに基づいて初期化される。シフトレジスタ４１は、制御クロック信号ＢＣＫと制御クロック信号ＢＣＫＢとスタートパルス信号ＢＳＰとに基づいてシフト動作を行う。そして、そのシフト動作に基づいて、後述する各単位回路からの出力信号がデータ信号の取り込みタイミングを表すタイミング信号として出力される。
【0042】
ラッチ部４２には、信号配線群２２を介して、バイナリデータを表すデータ信号ＢＤＡＴ＜０：７＞が与えられる。なお、データ信号ＢＤＡＴ＜０：７＞は、８ビットのデータである。ラッチ部４２には複数のラッチ回路が含まれており、各ラッチ回路は、対応するタイミング信号（シフトレジスタ４１から出力されたタイミング信号）に基づいて対応するデータ信号を取り込み、その取り込んだデータ信号を出力する。
【0043】
極性切替回路５０には、信号配線群２２を介して、白色表示用電圧ＶＡと黒色表示用電圧ＶＢとが与えられる。白色表示用電圧ＶＡと黒色表示用電圧ＶＢとに関し、それらの電圧レベルはハイレベル（第１レベル）とローレベル（第２レベル）との間で所定期間ごとに相反的に変化する。極性切替回路５０にはアクティブエリア６内の複数の配線電極２４にそれぞれ対応する複数の極性制御部が含まれており、各極性制御部は、対応するラッチ回路から出力されたデータ信号に基づいて、白色表示用電圧ＶＡまたは黒色表示用電圧ＶＢのいずれかを対応する配線電極２４に印加する。なお、本実施形態においては、白色表示用電圧ＶＡによって第１電圧が実現され、黒色表示用電圧ＶＢによって第２電圧が実現されている。
【0044】
以上のようにして各画素電極２３にデータ信号ＢＤＡＴ＜０：７＞に応じた電圧（白色表示用電圧ＶＡまたは黒色表示用電圧ＶＢ）が印加されることにより、アクティブエリア６に所望の画像が表示される。
【0045】
＜１．３．２ 駆動回路の詳細な構成＞
図７は、シフトレジスタ４１の詳細な構成を示す回路図である。図７に示すように、シフトレジスタ４１は、直列に接続された１２０個の単位回路４１１（１）～４１１（１２０）と、リセット信号生成回路４１２と、複数のバッファ４１３とによって構成されている。各単位回路４１１は、フリップフロップ回路である。上述したように、シフトレジスタ４１には、制御クロック信号ＢＣＫと制御クロック信号ＢＣＫＢとスタートパルス信号ＢＳＰと初期化信号ＩＮＩとが与えられる。単位回路４１１（１）～４１１（１２０）の状態は、初期化信号ＩＮＩに基づいて初期化される。各単位回路４１１には、前段の単位回路４１１からの出力信号Ｑがセット信号ＳＢとして与えられ、次段の単位回路４１１からの出力信号Ｑがリセット信号Ｒとして与えられる。但し、１段目の単位回路４１１（１）についてはスタートパルス信号ＢＳＰがセット信号ＳＢとして与えられ、１２０段目の単位回路４１１（１２０）についてはリセット信号生成回路４１２によって生成された信号がリセット信号Ｒとして与えられる。各単位回路４１１では、セット信号ＳＢがハイレベルになった後、制御クロック信号ＢＣＫ，ＢＣＫＢに基づいて出力信号Ｑがハイレベルとなる（すなわち、シフトパルスが出力される）。そして、リセット信号Ｒがハイレベルになることによって、出力信号Ｑはローレベルとなる。
図７は、シフトレジスタ４１の詳細な構成を示す回路図である。図７に示すように、シフトレジスタ４１は、直列に接続された１２０個の単位回路４１１（１）～４１１（１２０）と、リセット信号生成回路４１２と、複数のバッファ４１３とによって構成されている。各単位回路４１１は、フリップフロップ回路である。上述したように、シフトレジスタ４１には、制御クロック信号ＢＣＫと制御クロック信号ＢＣＫＢとスタートパルス信号ＢＳＰと初期化信号ＩＮＩとが与えられる。単位回路４１１（１）～４１１（１２０）の状態は、初期化信号ＩＮＩに基づいて初期化される。各単位回路４１１には、前段の単位回路４１１からの出力信号Ｑがセット信号ＳＢとして与えられ、次段の単位回路４１１からの出力信号Ｑがリセット信号Ｒとして与えられる。但し、１段目の単位回路４１１（１）についてはスタートパルス信号ＢＳＰがセット信号ＳＢとして与えられ、１２０段目の単位回路４１１（１２０）についてはリセット信号生成回路４１２によって生成された信号がリセット信号Ｒとして与えられる。各単位回路４１１では、セット信号ＳＢがハイレベルになった後、制御クロック信号ＢＣＫ，ＢＣＫＢに基づいて出力信号Ｑがハイレベルとなる（すなわち、シフトパルスが出力される）。そして、リセット信号Ｒがハイレベルになることによって、出力信号Ｑはローレベルとなる。
【0046】
単位回路４１１が上述のように動作するので、スタートパルス信号ＢＳＰのパルスの発生後、制御クロック信号ＢＣＫ，ＢＣＫＢに基づいて、１段ずつ単位回路４１１からの出力信号Ｑがハイレベルとなる。すなわち、各単位回路４１１から出力されるハイレベルの出力信号Ｑがシフトパルスとして１段目から１２０段目へと順次に転送される。また、各単位回路４１１からの出力信号Ｑは、次段および前段の単位回路４１１に与えられる他、タイミング信号ＳＲとしてラッチ回路に与えられる。以上より、図８に示すように、スタートパルス信号ＢＳＰのパルスの発生後、制御クロック信号ＢＣＫ，ＢＣＫＢに基づいて、「タイミング信号ＳＲ（１）、タイミング信号ＳＲ（２）、・・・、タイミング信号ＳＲ（１１９）、タイミング信号ＳＲ（１２０）」の順序でタイミング信号が所定期間ずつハイレベル（アクティブ）となる。
【0047】
図９は、ラッチ部４２の構成を示すブロック図である。図９に示すように、ラッチ部４２は、１２０個のラッチ回路群４２１（１）～４２１（１２０）によって構成されている。各ラッチ回路群４２１には８個のラッチ回路が含まれている。従って、全体では９６０個のラッチ回路が設けられている。各ラッチ回路群４２１には、データ信号ＢＤＡＴ＜０：７＞と、シフトレジスタ４１から出力されたタイミング信号ＳＲとが与えられる。各ラッチ回路群４２１は、入力されたタイミング信号ＳＲがローレベルからハイレベルに変化すると、データ信号ＢＤＡＴ＜０：７＞を取り込み、その取り込んだデータ信号を出力する。なお、ラッチ回路から出力されるデータ信号には符号ＢＯＵＴを付している。タイミング信号は上述したように「タイミング信号ＳＲ（１）、タイミング信号ＳＲ（２）、・・・、タイミング信号ＳＲ（１１９）、タイミング信号ＳＲ（１２０）」の順序でハイレベルとなるので（図８参照）、「ラッチ回路群４２１（１）、ラッチ回路群４２１（２）、・・・、ラッチ回路群４２１（１１９）、ラッチ回路群４２１（１２０）」の順序でラッチ回路群でのデータ信号ＢＤＡＴ＜０：７＞の取り込みが行われる。
【0048】
以上より、スタートパルス信号ＢＳＰのパルスの発生後、制御クロック信号ＢＣＫおよび制御クロック信号ＢＣＫＢの論理レベルが反転する毎に、ラッチ回路群４２１によるデータ信号ＢＤＡＴ＜０：７＞の取り込みが行われる。すなわち、制御クロック信号ＢＣＫおよび制御クロック信号ＢＣＫＢの論理レベルが１回反転すると、８ビット分のデータがラッチ回路群４２１に取り込まれる。従って、スタートパルス信号ＢＳＰのパルスの発生後、制御クロック信号ＢＣＫおよび制御クロック信号ＢＣＫＢの論理レベルの反転が１２０回行われた時点で、全ての画素電極１２に対応するデータについてのラッチ回路への取り込みが終了する。
【0049】
図１０は、１つのラッチ回路（１ビット分のデータに対応するラッチ回路）４２２の概略について説明するための図である。ラッチ回路４２２には、１ビット分のデータ信号ＢＤＡＴが入力信号ＩＮとして与えられ、シフトレジスタ４１から出力されたタイミング信号ＳＲがイネーブル信号ＥＮとして与えられる。そして、ラッチ回路４２２から出力される出力信号ＯＵＴは、データ信号ＢＯＵＴとして極性切替回路５０に与えられる。
【0050】
図１１は、１つのラッチ回路４２２の詳細な構成を示す回路図である。なお、ここで示す構成は一例であって、これには限定されない。ラッチ回路４２２は、インバータ４８１と、ｎチャネル型トランジスタとｐチャネル型トランジスタとからなるＣＭＯＳスイッチ４５０と、ｐチャネル型トランジスタ４６１とｐチャネル型トランジスタ４６２とｎチャネル型トランジスタ４６３とｎチャネル型トランジスタ４６４とからなるクロックドインバータ４６０と、ｐチャネル型トランジスタ４７１とｎチャネル型トランジスタ４７２とからなるＣＭＯＳインバータ４７０と、インバータ４８２とによって構成されている。
【0051】
ラッチ回路４２２に入力されたイネーブル信号ＥＮは、ＣＭＯＳスイッチ４５０を構成するｎチャネル型トランジスタのゲート端子に与えられる。また、図１１に示すようにインバータ４８１が設けられていることにより、反転イネーブル信号ＥＮＢがＣＭＯＳスイッチ４５０を構成するｐチャネル型トランジスタのゲート端子に与えられる。以上より、イネーブル信号ＥＮがハイレベルであれば、ＣＭＯＳスイッチ４５０がオン状態となるので、入力信号ＩＮがクロックドインバータ４６０に与えられる。一方、イネーブル信号ＥＮがローレベルであれば、ＣＭＯＳスイッチ４５０がオフ状態となるので、入力信号ＩＮはクロックドインバータ４６０に与えられない。
【0052】
クロックドインバータ４６０については、入力端子は節点４８４に接続され、出力端子は節点４８３に接続されている。ＣＭＯＳインバータ４７０については、入力端子は節点４８３に接続され、出力端子は節点４８４に接続されている。また、イネーブル信号ＥＮがローレベルであればｐチャネル型トランジスタ４６１およびｎチャネル型トランジスタ４６４の双方がオン状態となり、イネーブル信号ＥＮがハイレベルであればｐチャネル型トランジスタ４６１およびｎチャネル型トランジスタ４６４の双方がオフ状態となる。以上より、イネーブル信号ＥＮがハイレベルになっている時にこのラッチ回路４２２に入力された入力信号ＩＮの値は、次にイネーブル信号ＥＮがハイレベルとなるまでの期間を通じて、クロックドインバータ４６０とＣＭＯＳインバータ４７０とによって保持される。ところで、入力信号ＩＮがハイレベルであれば、節点４８３の電位はハイレベルとなり、出力信号ＯＵＴもハイレベルとなる。一方、入力信号ＩＮがローレベルであれば、節点４８３の電位はローレベルとなり、出力信号ＯＵＴもローレベルとなる。
【0053】
なお、上述したように、本実施形態においては、各ラッチ回路群４２１には８個のラッチ回路４２２が含まれている。すなわち、１つのタイミング信号につき８個のラッチ回路４２２が設けられている。しかしながら、これには限定されず、Ｍを２以上の整数として、駆動回路４０が１つのタイミング信号につきＭ個のラッチ回路４２２を含むような構成を採用することもできる。この場合、それらＭ個のラッチ回路４２２は、対応するタイミング信号ＳＲに基づいてＭ個のデータ信号（Ｍビット分のデータ）を取り込み、その取り込んだＭ個のデータ信号を出力する。
【0054】
＜１．３．３ 極性切替回路の詳細な構成＞
図１２は、極性切替回路５０の概略構成を示すブロック図である。図１２に示すように、極性切替回路５０は、９６０本の配線電極２４にそれぞれ対応する９６０個の極性制御部５１によって構成されている。各極性制御部５１は、データ信号ＢＯＵＴに基づいて、白色表示用電圧ＶＡまたは黒色表示用電圧ＶＢのいずれかを配線電極２４に印加するデータ信号ＳＬとして出力する。
図１２は、極性切替回路５０の概略構成を示すブロック図である。図１２に示すように、極性切替回路５０は、９６０本の配線電極２４にそれぞれ対応する９６０個の極性制御部５１によって構成されている。各極性制御部５１は、データ信号ＢＯＵＴに基づいて、白色表示用電圧ＶＡまたは黒色表示用電圧ＶＢのいずれかを配線電極２４に印加するデータ信号ＳＬとして出力する。
【0055】
図１３は、極性制御部５１の概略構成を示す図である。図１３に示すように、極性制御部５１は、オン／オフ状態がデータ信号ＢＯＵＴに基づいて制御される２つのスイッチ５１１，５１２を含んでいる。スイッチ５１１およびスイッチ５１２のオン／オフ状態は相反的に変化する。それら２つのスイッチ５１１，５１２は、画素トランジスタ３０として機能する。例えば、データ信号ＢＯＵＴがハイレベルになっている時にはスイッチ５１１がオフ状態かつスイッチ５１２がオン状態となり、データ信号ＢＯＵＴがローレベルになっている時にはスイッチ５１１がオン状態かつスイッチ５１２がオフ状態となる。これにより、データ信号ＢＯＵＴがハイレベルになっている時には黒色表示用電圧ＶＢがデータ信号ＳＬとして配線電極２４に印加され、データ信号ＢＯＵＴがローレベルになっている時には白色表示用電圧ＶＡがデータ信号ＳＬとして配線電極２４に印加される。以下、極性制御部５１のさらに詳しい構成に関する２つの例について説明する。
【0056】
図１４は、片チャネルのスイッチを用いた極性制御部５１の詳細な構成を示す回路図である。図１４に示すように、この極性制御部５１は、ｎチャネル型トランジスタ５１３とｎチャネル型トランジスタ５１４とインバータ５１５とによって構成されている。ｎチャネル型トランジスタ５１３およびｎチャネル型トランジスタ５１４は画素トランジスタ３０として機能する。インバータ５１５の入力端子にはデータ信号ＢＯＵＴが与えられ、インバータ５１５の出力端子はｎチャネル型トランジスタ５１３の制御端子に接続されている。ｎチャネル型トランジスタ５１４の制御端子にはデータ信号ＢＯＵＴが与えられる。ｎチャネル型トランジスタ５１３の第１導通端子には白色表示用電圧ＶＡが与えられ、ｎチャネル型トランジスタ５１３の第２導通端子は配線電極２４に接続されている。ｎチャネル型トランジスタ５１４の第１導通端子には黒色表示用電圧ＶＢが与えられ、ｎチャネル型トランジスタ５１４の第２導通端子は配線電極２４に接続されている。
【0057】
以上のような構成により、データ信号ＢＯＵＴがハイレベルになっている時には、ｎチャネル型トランジスタ５１３がオフ状態かつｎチャネル型トランジスタ５１４がオン状態となるので、黒色表示用電圧ＶＢがデータ信号ＳＬとして配線電極２４に印加される。一方、データ信号ＢＯＵＴがローレベルになっている時には、ｎチャネル型トランジスタ５１３がオン状態かつｎチャネル型トランジスタ５１４がオフ状態となるので、白色表示用電圧ＶＡがデータ信号ＳＬとして配線電極２４に印加される。このようにして、画素電極２３には、配線電極２４を介して、常時、電圧（白色表示用電圧ＶＡまたは黒色表示用電圧ＶＢ）が印加される。
【0058】
なお、この図１４に示す例では、ｎチャネル型トランジスタ５１３によって第１画素トランジスタが実現され、ｎチャネル型トランジスタ５１４によって第２画素トランジスタが実現されている。
【0059】
図１５は、ＣＭＯＳスイッチを用いた極性制御部５１の詳細な構成を示す回路図である。図１５に示すように、この極性制御部５１は、ＣＭＯＳスイッチ５１６とＣＭＯＳスイッチ５１７とインバータ５１８とによって構成されている。ＣＭＯＳスイッチ５１６およびＣＭＯＳスイッチ５１７は画素トランジスタ３０として機能する。インバータ５１８の入力端子にはデータ信号ＢＯＵＴが与えられ、インバータ５１８の出力端子はＣＭＯＳスイッチ５１６を構成するｎチャネル型トランジスタの制御端子とＣＭＯＳスイッチ５１７を構成するｐチャネル型トランジスタの制御端子とに接続されている。ＣＭＯＳスイッチ５１６を構成するｐチャネル型トランジスタの制御端子とＣＭＯＳスイッチ５１７を構成するｎチャネル型トランジスタの制御端子とにはデータ信号ＢＯＵＴが与えられる。ＣＭＯＳスイッチ５１６の入力端子には白色表示用電圧ＶＡが与えられ、ＣＭＯＳスイッチ５１６の出力端子は配線電極２４に接続されている。ＣＭＯＳスイッチ５１７の入力端子には黒色表示用電圧ＶＢが与えられ、ＣＭＯＳスイッチ５１７の出力端子は配線電極２４に接続されている。
【0060】
以上のような構成により、データ信号ＢＯＵＴがハイレベルになっている時には、ＣＭＯＳスイッチ５１６がオフ状態かつＣＭＯＳスイッチ５１７がオン状態となるので、黒色表示用電圧ＶＢがデータ信号ＳＬとして配線電極２４に印加される。一方、データ信号ＢＯＵＴがローレベルになっている時には、ＣＭＯＳスイッチ５１６がオン状態かつＣＭＯＳスイッチ５１７がオフ状態となるので、白色表示用電圧ＶＡがデータ信号ＳＬとして配線電極２４に印加される。このようにして、画素電極２３には、配線電極２４を介して、常時、電圧（白色表示用電圧ＶＡまたは黒色表示用電圧ＶＢ）が印加される。
【0061】
なお、この図１５に示す例では、ＣＭＯＳスイッチ５１６を構成するｎチャネル型トランジスタおよびｐチャネル型トランジスタによって第１画素トランジスタが実現され、ＣＭＯＳスイッチ５１７を構成するｎチャネル型トランジスタおよびｐチャネル型トランジスタによって第２画素トランジスタが実現されている。
【0062】
図１６は、液晶印加電圧の極性の切り替えについて説明するための信号波形図である。図１６に示すように、白色表示用電圧ＶＡおよび黒色表示用電圧ＶＢに関しては、それらの電圧レベルがハイレベルとローレベルとの間で所定期間ごとに相反的に変化する。また、共通電極に印加される共通電極駆動信号ＶＣＯＭについても、その電圧レベルがハイレベルとローレベルとの間で所定期間ごとに変化する。ここで、共通電極駆動信号ＶＣＯＭの電圧レベルがローレベルになっている期間には、液晶４に正極性の電圧が印加される。一方、共通電極駆動信号ＶＣＯＭの電圧レベルがハイレベルになっている期間には、液晶４に負極性の電圧が印加される。以上のようにして液晶印加電圧の極性が所定期間ごとに反転するので、液晶４の劣化が抑制される。
【0063】
＜１．４ 効果＞
本実施形態によれば、アクティブエリア６と額縁領域７との境界部６２に位置する画素電極２３のサイズは、境界部６２に位置していない画素電極２３のサイズよりも小さい。詳しくは、境界部６２に位置する画素電極２３は、その全体がアクティブエリア６に含まれるよう、通常の画素電極２３の形状から額縁領域７に含まれる部分を除去することによって得られる形状を有している。これにより、上述したはみ出し領域は存在していない。このような構成において、全ての画素電極２３には、常時、電圧が印加される。それ故、境界部６２と境界部６２以外の部分との間でフィードスルー電圧の大きさの違いに起因する輝度差や液晶の劣化が生じることがない。以上より、本実施形態によれば、円形のアクティブエリア（表示領域）６を有する液晶表示装置に関し、表示品位および信頼性を低下させることなく狭額縁化が実現される。
本実施形態によれば、アクティブエリア６と額縁領域７との境界部６２に位置する画素電極２３のサイズは、境界部６２に位置していない画素電極２３のサイズよりも小さい。詳しくは、境界部６２に位置する画素電極２３は、その全体がアクティブエリア６に含まれるよう、通常の画素電極２３の形状から額縁領域７に含まれる部分を除去することによって得られる形状を有している。これにより、上述したはみ出し領域は存在していない。このような構成において、全ての画素電極２３には、常時、電圧が印加される。それ故、境界部６２と境界部６２以外の部分との間でフィードスルー電圧の大きさの違いに起因する輝度差や液晶の劣化が生じることがない。以上より、本実施形態によれば、円形のアクティブエリア（表示領域）６を有する液晶表示装置に関し、表示品位および信頼性を低下させることなく狭額縁化が実現される。
【0064】
＜２．第２の実施形態＞
第２の実施形態について説明する。なお、配線電極２４の駆動に関わる構成については、上記第１の実施形態と同様である。
第２の実施形態について説明する。なお、配線電極２４の駆動に関わる構成については、上記第１の実施形態と同様である。
【0065】
＜２．１ 画素電極の詳細＞
上記第１の実施形態においては、はみ出し領域（アクティブエリア６と額縁領域７とに跨がった状態の画素電極２３を形成する領域のうちの額縁領域７に含まれている領域）が生じないように、境界部６２に位置する画素電極２３は、その全体がアクティブエリア６に含まれるよう、通常の画素電極２３の形状から額縁領域７に含まれる部分を除去することによって得られる形状を有していた。すなわち、アクティブエリア６と額縁領域７とに跨がった状態の画素電極２３は存在していなかった。
上記第１の実施形態においては、はみ出し領域（アクティブエリア６と額縁領域７とに跨がった状態の画素電極２３を形成する領域のうちの額縁領域７に含まれている領域）が生じないように、境界部６２に位置する画素電極２３は、その全体がアクティブエリア６に含まれるよう、通常の画素電極２３の形状から額縁領域７に含まれる部分を除去することによって得られる形状を有していた。すなわち、アクティブエリア６と額縁領域７とに跨がった状態の画素電極２３は存在していなかった。
【0066】
これに対して、本実施形態においては、ＴＦＴ基板２と対向基板３との貼り合わせ公差を考慮して、アクティブエリア６と額縁領域７との境界部に位置する画素電極２３は、図１７に示すように、アクティブエリア６と額縁領域７とに跨がった状態となっている。すなわち、はみ出し領域が存在する。例えば、符号２３ａを付した画素電極は符号６４を付した太実線で表される形状を有している。また、図１７から把握されるように、境界部に位置する画素電極のうち額縁領域に含まれている部分の外縁は円弧を形成している。ところで、はみ出し領域はＴＦＴ基板２と対向基板３との貼り合わせ公差を考慮したものであるので、はみ出し領域の大きさは、液晶表示装置の狭額縁化にほとんど影響を及ぼさない程度の大きさである。
【0067】
また、本実施形態では、図１８に示すように、額縁領域７のうちの境界部近傍において、対向基板３上に遮光膜３２が形成されている。このように遮光膜３２が形成されているため、境界部に位置する画素電極２３ｂは、アクティブエリア６に含まれている部分と額縁領域７のうち遮光膜３２が設けられている領域に含まれている部分とからなる。以上のような構成により、はみ出し領域が存在していても、遮光膜３２が設けられているので、不必要な画像がアクティブエリア６外の部分に表示されることはない。
【0068】
＜２．２ 効果＞
本実施形態によれば、上記第１の実施形態と同様、円形のアクティブエリア（表示領域）６を有する液晶表示装置に関し、表示品位および信頼性を低下させることなく狭額縁化が実現される。
本実施形態によれば、上記第１の実施形態と同様、円形のアクティブエリア（表示領域）６を有する液晶表示装置に関し、表示品位および信頼性を低下させることなく狭額縁化が実現される。
【0069】
＜２．３ 変形例＞
以下、上記第２の実施形態の変形例について説明する。
以下、上記第２の実施形態の変形例について説明する。
【0070】
＜２．３．１ 第１の変形例＞
上記第２の実施形態においては、境界部に位置する画素電極２３については、平面視で円弧を形成する部分が存在していた（図１７参照）。これに対して、本変形例においては、境界部に位置する画素電極２３は、Ｎを３以上５以下の整数として、Ｎ角形の形状を有する。また、アクティブエリア６の外縁は円弧を形成しており、上記Ｎ角形を構成するＮ個の辺のうち全体が額縁領域７に含まれる辺は、アクティブエリア６の外縁を形成する円弧の接線である。すなわち、境界部に位置する画素電極２３は、アクティブエリア６の外縁を形成する円弧の接線を１つの辺とするＮ角形の形状を有している。なお、本変形例においても、はみ出し領域は、遮光膜３２が設けられている領域に含まれている。
上記第２の実施形態においては、境界部に位置する画素電極２３については、平面視で円弧を形成する部分が存在していた（図１７参照）。これに対して、本変形例においては、境界部に位置する画素電極２３は、Ｎを３以上５以下の整数として、Ｎ角形の形状を有する。また、アクティブエリア６の外縁は円弧を形成しており、上記Ｎ角形を構成するＮ個の辺のうち全体が額縁領域７に含まれる辺は、アクティブエリア６の外縁を形成する円弧の接線である。すなわち、境界部に位置する画素電極２３は、アクティブエリア６の外縁を形成する円弧の接線を１つの辺とするＮ角形の形状を有している。なお、本変形例においても、はみ出し領域は、遮光膜３２が設けられている領域に含まれている。
【0071】
図１９～図２１に、境界部に位置する画素電極２３の形状の具体例を示す。図１９に三角形の形状を有する画素電極２３の一例を示し、図２０に四角形の形状を有する画素電極２３の一例を示し、図２１に五角形の形状を有する画素電極２３の一例を示している。いずれの例についても、その全体が額縁領域７に含まれる辺は、アクティブエリア６の外縁を形成する円弧の接線である。
【0072】
＜２．３．２ 第２の変形例＞
図２２は、本変形例においてアクティブエリア６と額縁領域７との境界部に位置する画素電極２３の形状について説明するための図である。図２３は、図２２で符号６６を付した部分の拡大図である。図２２および図２３から把握されるように、本変形例においては、境界部に位置する各画素電極２３を形成する領域のうち額縁領域７に含まれている部分は、平面視で階段状の形状を有している。なお、本変形例においても、はみ出し領域は、遮光膜３２が設けられている領域に含まれている。
図２２は、本変形例においてアクティブエリア６と額縁領域７との境界部に位置する画素電極２３の形状について説明するための図である。図２３は、図２２で符号６６を付した部分の拡大図である。図２２および図２３から把握されるように、本変形例においては、境界部に位置する各画素電極２３を形成する領域のうち額縁領域７に含まれている部分は、平面視で階段状の形状を有している。なお、本変形例においても、はみ出し領域は、遮光膜３２が設けられている領域に含まれている。
【0073】
＜３．第３の実施形態＞
第３の実施形態について説明する。なお、配線電極２４の駆動に関わる構成については、上記第１の実施形態と同様である。
第３の実施形態について説明する。なお、配線電極２４の駆動に関わる構成については、上記第１の実施形態と同様である。
【0074】
＜３．１ 概要＞
本実施形態においては、各画素電極２３は、互いに電気的に接続された複数のサブ画素電極に分割されている。例えば、本来的には図２４のＡ部に示すような画素電極２３が、図２４のＢ部に示すような１６個（縦４個×横４個）のサブ画素電極２３０に分割されている。但し、少なくとも一部がアクティブエリア６に含まれるサブ画素電極２３０のみがＴＦＴ基板２上に設けられ、全体が額縁領域７に含まれるサブ画素電極２３０はＴＦＴ基板２上に設けられていない。これに関し、例えば図２５のＡ部で符号２３ｂを付した画素電極を分割することによって形成されるサブ画素電極２３０については、図２５のＢ部に示すように、全てのサブ画素電極２３０がＴＦＴ基板２上に設けられる。これに対して、例えば図２５のＡ部で符号２３ｃを付した画素電極を分割することによって形成されるサブ画素電極２３０については、図２５のＢ部に示すように、一部のサブ画素電極２３０はＴＦＴ基板２上に設けられるが、残りのサブ画素電極２３０はＴＦＴ基板２上に設けられない。このような構成を採用することによって、はみ出し領域が大きくなることが抑制されている。なお、図２４および図２５から把握されるように、各サブ画素電極２３０は矩形の形状を有し、全てのサブ画素電極２３０は同じサイズを有している。
本実施形態においては、各画素電極２３は、互いに電気的に接続された複数のサブ画素電極に分割されている。例えば、本来的には図２４のＡ部に示すような画素電極２３が、図２４のＢ部に示すような１６個（縦４個×横４個）のサブ画素電極２３０に分割されている。但し、少なくとも一部がアクティブエリア６に含まれるサブ画素電極２３０のみがＴＦＴ基板２上に設けられ、全体が額縁領域７に含まれるサブ画素電極２３０はＴＦＴ基板２上に設けられていない。これに関し、例えば図２５のＡ部で符号２３ｂを付した画素電極を分割することによって形成されるサブ画素電極２３０については、図２５のＢ部に示すように、全てのサブ画素電極２３０がＴＦＴ基板２上に設けられる。これに対して、例えば図２５のＡ部で符号２３ｃを付した画素電極を分割することによって形成されるサブ画素電極２３０については、図２５のＢ部に示すように、一部のサブ画素電極２３０はＴＦＴ基板２上に設けられるが、残りのサブ画素電極２３０はＴＦＴ基板２上に設けられない。このような構成を採用することによって、はみ出し領域が大きくなることが抑制されている。なお、図２４および図２５から把握されるように、各サブ画素電極２３０は矩形の形状を有し、全てのサブ画素電極２３０は同じサイズを有している。
【0075】
以上のように、本実施形態においては、ＴＦＴ基板２上に複数のサブ画素電極２３０が形成されている。また、Ｋを２以上の整数として、各画素が次のように形成されている。アクティブエリア６と額縁領域７との境界部では、各画素は、１個のサブ画素電極２３０または互いに電気的に接続された２個以上Ｋ個以下のサブ画素電極２３０によって形成されている。アクティブエリア６のうち境界部以外の領域では、各画素は、互いに電気的に接続されたＫ個のサブ画素電極２３０によって形成されている。
【0076】
＜３．２ サブ画素電極が形成される領域の詳細な構造＞
図２６は、サブ画素電極２３０が形成される領域の詳細な構造について説明するための平面図であり、図２７は、図２６のＡ－Ａ’線概略断面図である。なお、ここでは、１つの画素電極２３が９個（縦３個×横３個）のサブ画素電極２３０に分割された例に着目している。
図２６は、サブ画素電極２３０が形成される領域の詳細な構造について説明するための平面図であり、図２７は、図２６のＡ－Ａ’線概略断面図である。なお、ここでは、１つの画素電極２３が９個（縦３個×横３個）のサブ画素電極２３０に分割された例に着目している。
【0077】
本実施形態においては、図２７に示すように、サブ画素電極２３０の下層に接続電極２５が設けられている。接続電極２５は、画素電極２３を分割することによって形成された９個のサブ画素電極２３０を互いに電気的に接続するための電極である。サブ画素電極２３０と接続電極２５との間には絶縁膜２７が設けられている。各サブ画素電極２３０は、図２６に示すように、４つの接続電極２５とそれぞれコンタクトホール２６を介して接続されている。換言すれば、各サブ画素電極２３０の４つの頂点のそれぞれが、コンタクトホール２６を介して、対応する接続電極２５と電気的に接続されている。このように、各サブ画素電極２３０とそれに対応する接続電極２５とを電気的に接続するために、絶縁膜２７を貫くようにコンタクトホール２６が形成されている。また、例えば図２６で符号７１を付した点線部分にある接続電極２５は１個のサブ画素電極２３０のみに接続され、例えば図２６で符号７２を付した点線部分にある接続電極２５は２個のサブ画素電極２３０に接続され、例えば図２６で符号７３を付した点線部分にある接続電極２５は４個のサブ画素電極２３０に接続されている。このように、本実施形態においては、１個のサブ画素電極２３０のみに接続された接続電極２５と、２個のサブ画素電極２３０に接続された接続電極２５と、４個のサブ画素電極２３０に接続された接続電極２５とが存在する。
【0078】
なお、本実施形態においては、上述した配線電極２４（図２６および図２７では不図示）が、９個のサブ画素電極２３０のうちのいずれかとコンタクトホール２６を介して接続されている。９個のサブ画素電極２３０は接続電極２５によって互いに電気的に接続されているので、上記データ信号ＢＯＵＴに応じた電圧（白色表示用電圧ＶＡまたは黒色表示用電圧ＶＢ）が配線電極２４を介していずれかのサブ画素電極２３０に与えられると、当該電圧が９個のサブ画素電極２３０に与えられる。但し、このような構成には限定されず、アクティブエリア６内に駆動回路４０や極性切替回路５０を設ける構成を採用し、９個のサブ画素電極２３０のうちのいずれかにデータ信号ＢＯＵＴに応じた電圧が与えられるようにすることもできる。
【0079】
＜３．３ はみ出し領域の具体例＞
上記第１の実施形態の例では、画素ピッチは１．２ｍｍであって、画素サイズは１．１９５ｍｍ×１．１９５ｍｍであって、アクティブエリア６の直径は３３．６ｍｍ（すなわち、半径は１６．８ｍｍ）であった。ここで、その例の画素電極２３をサブ画素ピッチが０．１ｍｍでサブ画素サイズが０．０９５ｍｍ×０．０９５ｍｍとなるように分割することを想定する。この場合、１つの画素電極２３は１４４個（縦１２個×横１２個）のサブ画素電極２３０に分割される。このとき、アクティブエリア６の中心から最も離れた位置に存在するサブ画素電極（図２８で符号２３０ｚを付したサブ画素電極）を形成する領域のうちアクティブエリア６の中心から最も離れた位置（図２８で符号７４を付した位置）を「最外郭サブ画素位置」と定義すると、アクティブエリア６の中心から最外郭サブ画素位置までの距離は１６．９ｍｍである。アクティブエリア６の半径は１６．８ｍｍであるので、はみ出し領域の幅Ｗ１は０．１ｍｍである。
上記第１の実施形態の例では、画素ピッチは１．２ｍｍであって、画素サイズは１．１９５ｍｍ×１．１９５ｍｍであって、アクティブエリア６の直径は３３．６ｍｍ（すなわち、半径は１６．８ｍｍ）であった。ここで、その例の画素電極２３をサブ画素ピッチが０．１ｍｍでサブ画素サイズが０．０９５ｍｍ×０．０９５ｍｍとなるように分割することを想定する。この場合、１つの画素電極２３は１４４個（縦１２個×横１２個）のサブ画素電極２３０に分割される。このとき、アクティブエリア６の中心から最も離れた位置に存在するサブ画素電極（図２８で符号２３０ｚを付したサブ画素電極）を形成する領域のうちアクティブエリア６の中心から最も離れた位置（図２８で符号７４を付した位置）を「最外郭サブ画素位置」と定義すると、アクティブエリア６の中心から最外郭サブ画素位置までの距離は１６．９ｍｍである。アクティブエリア６の半径は１６．８ｍｍであるので、はみ出し領域の幅Ｗ１は０．１ｍｍである。
【0080】
ところで、はみ出し領域の幅はサブ画素電極２３０の対角寸法を超えることはない。従って、はみ出し領域の幅として許容することのできる幅に基づいて実際のサブ画素サイズを決定すれば良い。
【0081】
＜３．４ 効果＞
本実施形態によれば、各画素を形成する画素電極２３は、互いに電気的に接続された複数のサブ画素電極２３０に分割されている。そして、少なくとも一部がアクティブエリア６に含まれるサブ画素電極２３０のみがＴＦＴ基板２上に設けられ、全体が額縁領域７に含まれるサブ画素電極２３０はＴＦＴ基板２上に設けられていない。このような構成を採用することによって、はみ出し領域を顕著に小さくすることができる。また、ＴＦＴ基板２上に設けられている全てのサブ画素電極２３０のサイズは同じであるので、サブ画素間でフィードスルー電圧の大きさの違いに起因する輝度差や液晶の劣化が生じることはない。以上より、本実施形態によっても、円形のアクティブエリア（表示領域）６を有する液晶表示装置に関し、表示品位および信頼性を低下させることなく狭額縁化が実現される。
本実施形態によれば、各画素を形成する画素電極２３は、互いに電気的に接続された複数のサブ画素電極２３０に分割されている。そして、少なくとも一部がアクティブエリア６に含まれるサブ画素電極２３０のみがＴＦＴ基板２上に設けられ、全体が額縁領域７に含まれるサブ画素電極２３０はＴＦＴ基板２上に設けられていない。このような構成を採用することによって、はみ出し領域を顕著に小さくすることができる。また、ＴＦＴ基板２上に設けられている全てのサブ画素電極２３０のサイズは同じであるので、サブ画素間でフィードスルー電圧の大きさの違いに起因する輝度差や液晶の劣化が生じることはない。以上より、本実施形態によっても、円形のアクティブエリア（表示領域）６を有する液晶表示装置に関し、表示品位および信頼性を低下させることなく狭額縁化が実現される。
【0082】
＜３．５ 変形例＞
上記第３の実施形態においては、各画素を形成する画素電極２３を分割することによって得られる複数のサブ画素電極２３０のうちアクティブエリア６に少なくとも一部が含まれる全てのサブ画素電極２３０がＴＦＴ基板２上に設けられていた。これに対して、本変形例においては、各画素を形成する画素電極２３を分割することによって得られる複数のサブ画素電極２３０のうちアクティブエリア６に予め定められた面積以上の部分が含まれるサブ画素電極２３０のみがＴＦＴ基板２上に設けられる。
上記第３の実施形態においては、各画素を形成する画素電極２３を分割することによって得られる複数のサブ画素電極２３０のうちアクティブエリア６に少なくとも一部が含まれる全てのサブ画素電極２３０がＴＦＴ基板２上に設けられていた。これに対して、本変形例においては、各画素を形成する画素電極２３を分割することによって得られる複数のサブ画素電極２３０のうちアクティブエリア６に予め定められた面積以上の部分が含まれるサブ画素電極２３０のみがＴＦＴ基板２上に設けられる。
【0083】
上記第３の実施形態の構成を採用すると図２９のＡ部に示すような状態が得られるケースに関し、本変形例の構成を採用すると、例えば図２９のＢ部に示すような状態が得られる。図２９のＡ部で符号２３０ａ、２３０ｂ、２３０ｃ、および２３０ｄを付しているサブ画素電極は、図２９のＢ部には存在していない。このように、本変形例においては、アクティブエリア６に含まれる部分が予め定められた面積未満であるサブ画素電極２３０はＴＦＴ基板２上には設けられない。
【0084】
＜４．第４の実施形態＞
第４の実施形態について説明する。なお、配線電極２４の駆動に関わる構成については、上記第１の実施形態と同様である。
第４の実施形態について説明する。なお、配線電極２４の駆動に関わる構成については、上記第１の実施形態と同様である。
【0085】
＜４．１ 液晶表示装置の概略構成＞
液晶表示装置は表示部の背面に設けられたバックライトからの出射光を利用する透過型液晶表示装置と外光の反射光を利用する反射型液晶表示装置とに大別できるが、近年、反射型液晶表示装置の背面に有機ＥＬ表示装置を設けた２層構造の表示装置（以下、「２層ディスプレイ」という。）が開発されている。２層ディスプレイは典型的には腕時計に採用されており、例えば、高精細表示を行う際には有機ＥＬ表示装置による画像表示が行われ、文字情報の表示など簡易な表示を行う際には反射型液晶表示装置による画像表示が行われる。本実施形態に係る表示装置は、そのような２層ディスプレイである。
液晶表示装置は表示部の背面に設けられたバックライトからの出射光を利用する透過型液晶表示装置と外光の反射光を利用する反射型液晶表示装置とに大別できるが、近年、反射型液晶表示装置の背面に有機ＥＬ表示装置を設けた２層構造の表示装置（以下、「２層ディスプレイ」という。）が開発されている。２層ディスプレイは典型的には腕時計に採用されており、例えば、高精細表示を行う際には有機ＥＬ表示装置による画像表示が行われ、文字情報の表示など簡易な表示を行う際には反射型液晶表示装置による画像表示が行われる。本実施形態に係る表示装置は、そのような２層ディスプレイである。
【0086】
図３０は、本実施形態に係る表示装置（２層ディスプレイ）１００の概略構成について説明するための模式図である。図３０に示すように、この表示装置１００は、偏光板１４０と位相差板１３０と液晶表示装置１２０と有機ＥＬ表示装置１１０とによって構成されている。それらの構成要素は、図３０に示すように、視聴者側から偏光板１４０、位相差板１３０、液晶表示装置１２０、有機ＥＬ表示装置１１０の順で配置されている。偏光板１４０については、吸収型であっても良いし、反射型であっても良い。液晶表示装置１２０は反射型液晶表示装置であって、そのセル厚は一般的な透過型液晶表示装置に比べて約２分の１である。有機ＥＬ表示装置１１０は、反射層を有している。なお、位相差板１３０は光学補償や視野角拡大のために設けられているが、位相差板１３０を設けない構成を採用することもできる。
【0087】
以上のような構成において、高精細表示を行う際には、液晶表示装置１２０の全ての画素を透過状態にして有機ＥＬ表示装置１１０による画像表示が行われる。一方、文字情報の表示など簡易な表示を行う際には、液晶表示装置１２０によって、有機ＥＬ表示装置１１０の反射層による外光の反射光を利用した画像表示が行われる。
【0088】
なお、上述したように、本開示は、非矩形の表示領域（アクティブエリア６）を有する液晶表示装置に関し、表示品位および信頼性を低下させることなく狭額縁化を実現することを目的としている。そこで、以下においては、液晶表示装置１２０に関する説明のみを行う。
【0089】
＜４．２ サブ画素電極が形成される領域の詳細な構造＞
本実施形態においては、上記第３の実施形態と同様、各画素を形成する画素電極２３は、互いに電気的に接続された複数のサブ画素電極２３０に分割されている（図２４参照）。また、画素電極２３を分割することによって得られる複数のサブ画素電極２３０に関し、少なくとも一部がアクティブエリア６に含まれるサブ画素電極２３０のみがＴＦＴ基板２上に設けられ、全体が額縁領域７に含まれるサブ画素電極２３０はＴＦＴ基板２上に設けられていない（図２５参照）。
本実施形態においては、上記第３の実施形態と同様、各画素を形成する画素電極２３は、互いに電気的に接続された複数のサブ画素電極２３０に分割されている（図２４参照）。また、画素電極２３を分割することによって得られる複数のサブ画素電極２３０に関し、少なくとも一部がアクティブエリア６に含まれるサブ画素電極２３０のみがＴＦＴ基板２上に設けられ、全体が額縁領域７に含まれるサブ画素電極２３０はＴＦＴ基板２上に設けられていない（図２５参照）。
【0090】
図３１は、サブ画素電極２３０が形成される領域の詳細な構造について説明するための平面図であり、図３２は、図３１のＡ－Ａ’線概略断面図である。なお、ここでも、１つの画素電極２３が９個（縦３個×横３個）のサブ画素電極２３０に分割された例に着目している。上記第３の実施形態と同様、本実施形態においても、サブ画素電極２３０の下層に接続電極２５が設けられ、各サブ画素電極２３０は４つの接続電極２５とそれぞれコンタクトホール２６を介して接続されている。また、本実施形態においては、上述した配線電極２４がサブ画素電極２３０の下層に設けられている。そして、９個のサブ画素電極２３０のうちの１つがコンタクトホール２６を介していずれかの配線電極２４と接続されている（図３１で符号７５を付した矢印で示す部分を参照）。接続電極２５と配線電極２４とは、同じ層に形成されている。サブ画素電極２３０と接続電極２５および配線電極２４との間には絶縁膜２７が設けられている。
【0091】
ところで、反射型液晶表示装置については、外光の反射光を利用するため、アクティブエリア６の開口率が低いと充分な表示品位が得られない。それ故、できるだけ開口率を高くすることが好ましい。そこで、本実施形態においては、サブ画素電極２３０および配線電極２４は、透明な導電性材料で形成されている。すなわち、サブ画素電極２３０および配線電極２４は、いわゆる透明電極である。また、アクティブエリア６で十分な開口率を得るために、上記第１の実施形態と同様、駆動回路４０および極性切替回路５０は額縁領域７に設けられている。
【0092】
＜４．３ 効果＞
本実施形態によれば、非矩形のアクティブエリア６を有する２層ディスプレイに関し、表示品位および信頼性を低下させることなく狭額縁化が実現される。
本実施形態によれば、非矩形のアクティブエリア６を有する２層ディスプレイに関し、表示品位および信頼性を低下させることなく狭額縁化が実現される。
【0093】
＜５．第５の実施形態＞
第５の実施形態について説明する。
第５の実施形態について説明する。
【0094】
＜５．１ 概要＞
本実施形態においては、上記第３の実施形態と同様、各画素を形成する画素電極２３は、互いに電気的に接続された複数のサブ画素電極２３０に分割されている（図２４参照）。また、画素電極２３を分割することによって得られる複数のサブ画素電極２３０に関し、少なくとも一部がアクティブエリア６に含まれるサブ画素電極２３０のみがＴＦＴ基板２上に設けられ、全体が額縁領域７に含まれるサブ画素電極２３０はＴＦＴ基板２上に設けられていない（図２５参照）。
本実施形態においては、上記第３の実施形態と同様、各画素を形成する画素電極２３は、互いに電気的に接続された複数のサブ画素電極２３０に分割されている（図２４参照）。また、画素電極２３を分割することによって得られる複数のサブ画素電極２３０に関し、少なくとも一部がアクティブエリア６に含まれるサブ画素電極２３０のみがＴＦＴ基板２上に設けられ、全体が額縁領域７に含まれるサブ画素電極２３０はＴＦＴ基板２上に設けられていない（図２５参照）。
【0095】
ところで、隣接する２つのサブ画素電極２３０の間には必然的に間隙部が生じ、その間隙部が視聴者に格子状に視認されるおそれがある。これについて、図３３を参照しつつ説明する。サブ画素電極２３０が形成されている部分（以下、「サブ画素電極部」という。）７６では、液晶４を挟んで共通電極３１とサブ画素電極２３０とが対向しているので、電圧の印加が行われる。これに対して、間隙部７７では、共通電極３１と対向する位置にサブ画素電極２３０が存在していないので、電圧の印加が行われない。従って、サブ画素電極２３０に電圧が印加されている状態下では、サブ画素電極部７６と間隙部７７とで液晶４の状態が異なり得る。サブ画素電極部７６と間隙部７７とで液晶４の状態が異なると、例えばサブ画素電極部７６では反射表示が行われるのに対して間隙部７７では透過表示が行われる。このような表示が行われることによって、間隙部７７が視聴者に格子状に視認されるおそれがある。そこで、本実施形態においては、サブ画素電極部７６における液晶４の状態と間隙部７７における液晶４の状態とが同じになるよう、間隙部７７にも接続電極２５が形成される。
【0096】
＜５．２ サブ画素電極が形成される領域の詳細な構造＞
図３４は、サブ画素電極２３０が形成される領域の詳細な構造について説明するための平面図であり、図３５は、図３４のＡ－Ａ’線概略断面図であり、図３６は、図３４のＢ－Ｂ’線概略断面図である。図３４、図３５、および図３６から、間隙部７７にも電圧が印加されるようにサブ画素電極２３０の下層に接続電極２５が設けられていることが把握される。詳しくは、隣接する２個のサブ画素電極２３０の間の間隙部の全体において共通電極３１と接続電極２５とが対向するように、接続電極２５が設けられている。サブ画素電極２３０と接続電極２５との間には絶縁膜２７が設けられており、各サブ画素電極２３０は絶縁膜２７を貫くように形成されたコンタクトホール２６を介して接続電極２５と接続されている。接続電極２５は、９個のサブ画素電極２３０を互いに電気的に接続することに寄与する。また、模式的には図３７に示すように、サブ画素電極部７６ではサブ画素電極２３０と共通電極３１との間に電圧が印加され、間隙部７７では接続電極２５と共通電極３１との間に電圧が印加される。このように、接続電極２５は、サブ画素電極部７６における液晶４の状態と間隙部７７における液晶４の状態とを同じにすることにも寄与する。さらに、サブ画素電極２３０および接続電極２５を透明な導電性材料で形成する（すなわち、サブ画素電極２３０および接続電極２５として透明電極を採用する）ことによって、アクティブエリア６の開口率を高くすることができる。
図３４は、サブ画素電極２３０が形成される領域の詳細な構造について説明するための平面図であり、図３５は、図３４のＡ－Ａ’線概略断面図であり、図３６は、図３４のＢ－Ｂ’線概略断面図である。図３４、図３５、および図３６から、間隙部７７にも電圧が印加されるようにサブ画素電極２３０の下層に接続電極２５が設けられていることが把握される。詳しくは、隣接する２個のサブ画素電極２３０の間の間隙部の全体において共通電極３１と接続電極２５とが対向するように、接続電極２５が設けられている。サブ画素電極２３０と接続電極２５との間には絶縁膜２７が設けられており、各サブ画素電極２３０は絶縁膜２７を貫くように形成されたコンタクトホール２６を介して接続電極２５と接続されている。接続電極２５は、９個のサブ画素電極２３０を互いに電気的に接続することに寄与する。また、模式的には図３７に示すように、サブ画素電極部７６ではサブ画素電極２３０と共通電極３１との間に電圧が印加され、間隙部７７では接続電極２５と共通電極３１との間に電圧が印加される。このように、接続電極２５は、サブ画素電極部７６における液晶４の状態と間隙部７７における液晶４の状態とを同じにすることにも寄与する。さらに、サブ画素電極２３０および接続電極２５を透明な導電性材料で形成する（すなわち、サブ画素電極２３０および接続電極２５として透明電極を採用する）ことによって、アクティブエリア６の開口率を高くすることができる。
【0097】
なお、本実施形態においては、例えば、アクティブエリア６内に駆動回路４０や極性切替回路５０が設けられ、９個のサブ画素電極２３０のうちのいずれかにデータ信号ＢＯＵＴに応じた電圧（白色表示用電圧ＶＡまたは黒色表示用電圧ＶＢ）が与えられる。
【0098】
＜５．３ 効果＞
本実施形態によれば、各画素を形成する画素電極２３を複数のサブ画素電極２３０に分割することによって必然的に生じる間隙部７７にも、複数のサブ画素電極２３０を互いに電気的に接続するための接続電極２５が形成される。このため、サブ画素電極部７６と間隙部７７とで同じように電圧の印加が行われ、サブ画素電極部７６における液晶４の状態と間隙部７７における液晶４の状態とを同じにすることが可能となる。これにより、間隙部７７が視聴者に格子状に視認されることが防止される。また、上記第３の実施形態と同様の効果も得られる。以上より、円形のアクティブエリア（表示領域）６を有する液晶表示装置に関し、顕著に良好な表示品位を確保しつつ狭額縁化が実現される。
本実施形態によれば、各画素を形成する画素電極２３を複数のサブ画素電極２３０に分割することによって必然的に生じる間隙部７７にも、複数のサブ画素電極２３０を互いに電気的に接続するための接続電極２５が形成される。このため、サブ画素電極部７６と間隙部７７とで同じように電圧の印加が行われ、サブ画素電極部７６における液晶４の状態と間隙部７７における液晶４の状態とを同じにすることが可能となる。これにより、間隙部７７が視聴者に格子状に視認されることが防止される。また、上記第３の実施形態と同様の効果も得られる。以上より、円形のアクティブエリア（表示領域）６を有する液晶表示装置に関し、顕著に良好な表示品位を確保しつつ狭額縁化が実現される。
【0099】
＜５．４ 変形例＞
以下、上記第５の実施形態の変形例について説明する。
以下、上記第５の実施形態の変形例について説明する。
【0100】
＜５．４．１ 第１の変形例＞
図３８は、本変形例においてサブ画素電極２３０が形成される領域の詳細な構造について説明するための平面図である。図３９は、本変形例における液晶表示装置の部分断面図である。本変形例においては、上記第４の実施形態と上記第５の実施形態とを組み合わせた構成が採用されている。すなわち、上記第４の実施形態と同様にサブ画素電極２３０の下層に接続電極２５に加えて配線電極２４が設けられるとともに、上記第５の実施形態と同様に間隙部７７にも接続電極２５が形成されている。但し、上記第４の実施形態とは異なり、接続電極２５と配線電極２４とは、別の層に形成されている。
図３８は、本変形例においてサブ画素電極２３０が形成される領域の詳細な構造について説明するための平面図である。図３９は、本変形例における液晶表示装置の部分断面図である。本変形例においては、上記第４の実施形態と上記第５の実施形態とを組み合わせた構成が採用されている。すなわち、上記第４の実施形態と同様にサブ画素電極２３０の下層に接続電極２５に加えて配線電極２４が設けられるとともに、上記第５の実施形態と同様に間隙部７７にも接続電極２５が形成されている。但し、上記第４の実施形態とは異なり、接続電極２５と配線電極２４とは、別の層に形成されている。
【0101】
本変形例においては、図３９に示すように、ＴＦＴ基板２を構成するガラス基板８１上に配線電極２４が形成され、配線電極２４を覆うように絶縁膜としてのＪＡＳ膜８２が形成されている。ＪＡＳ膜８２の厚さは、例えば２μｍである。また、ＪＡＳ膜８２の表面のうちの間隙部７７に相当する部分に接続電極２５が形成され、ＪＡＳ膜８２および接続電極２５を覆うように絶縁膜としての窒化膜８３が形成されている。窒化膜の厚さは、例えば１００ｎｍである。窒化膜８３上にはサブ画素電極２３０が形成され、サブ画素電極２３０を覆うようにポリイミド配向膜８４が形成されている。さらに、サブ画素電極２３０と接続電極２５とを電気的に接続するコンタクトホール２６およびサブ画素電極２３０と配線電極２４とを電気的に接続するコンタクトホール２６が形成されている。また、対向基板３を構成するガラス基板８５上に共通電極３１が形成され、共通電極３１を覆うようにポリイミド配向膜８６が形成されている。
【0102】
以上のように、サブ画素電極２３０の下層に配線電極２４を形成する構成が採用される場合においても、画素電極２３を複数のサブ画素電極２３０に分割することによって必然的に生じる間隙部７７に接続電極２５を形成することによって、間隙部７７が視聴者に格子状に視認されることを防止することができる。
【0103】
＜５．４．２ 第２の変形例＞
図４０は、本変形例においてサブ画素電極２３０が形成される領域の詳細な構造について説明するための平面図である。図４０に関し、矩形の太点線で表す領域は、画素を形成する領域である。図４０に示すように、本変形例においては、隣接する２個のサブ画素電極２３０の間の間隙部７７の全体および隣接する２個の画素の間の間隙部７７の全体において共通電極３１と接続電極２５とが対向するように、接続電極２５が設けられている。従って、隣接する２個のサブ画素電極２３０の間の間隙部７７に加えて隣接する２個の画素の間の間隙部７７においても、サブ画素電極部７６と同じように電圧の印加が行われる。これにより、間隙部７７が視聴者に格子状に視認されることが、より効果的に防止される。
図４０は、本変形例においてサブ画素電極２３０が形成される領域の詳細な構造について説明するための平面図である。図４０に関し、矩形の太点線で表す領域は、画素を形成する領域である。図４０に示すように、本変形例においては、隣接する２個のサブ画素電極２３０の間の間隙部７７の全体および隣接する２個の画素の間の間隙部７７の全体において共通電極３１と接続電極２５とが対向するように、接続電極２５が設けられている。従って、隣接する２個のサブ画素電極２３０の間の間隙部７７に加えて隣接する２個の画素の間の間隙部７７においても、サブ画素電極部７６と同じように電圧の印加が行われる。これにより、間隙部７７が視聴者に格子状に視認されることが、より効果的に防止される。
【0104】
＜６．その他＞
以上において本発明を詳細に説明したが、以上の説明は全ての面で例示的なものであって制限的なものではない。多数の他の変更や変形が本発明の範囲を逸脱することなく案出可能であると了解される。
以上において本発明を詳細に説明したが、以上の説明は全ての面で例示的なものであって制限的なものではない。多数の他の変更や変形が本発明の範囲を逸脱することなく案出可能であると了解される。
【0105】
例えば、表示内容に応じて複数のセグメント電極のそれぞれに対して２以上のセグメント電圧のいずれかを与えるスタティック駆動が採用されている場合にも、上記開示内容を適用することができる。
【0106】
また、上記各実施形態では円形のアクティブエリア６を有する液晶表示装置を例に挙げて説明したが、円形以外の非矩形のアクティブエリア６を有する液晶表示装置にも、上記開示内容を適用することができる。
【符号の説明】
【0107】
２…ＴＦＴ基板
３…対向基板
４…液晶
６…アクティブエリア（表示領域）
７…額縁領域
２３…画素電極
２４…配線電極
２５…接続電極
２６…コンタクトホール
２７…絶縁膜
３０…画素トランジスタ
３１…共通電極
３２…遮光膜
４０…駆動回路
６２…境界部
７０…極性切替回路
７７…間隙部
１００…表示装置（２層ディスプレイ）
１１０…有機ＥＬ表示装置
１２０…液晶表示装置
２３０…サブ画素電極
３…対向基板
４…液晶
６…アクティブエリア（表示領域）
７…額縁領域
２３…画素電極
２４…配線電極
２５…接続電極
２６…コンタクトホール
２７…絶縁膜
３０…画素トランジスタ
３１…共通電極
３２…遮光膜
４０…駆動回路
６２…境界部
７０…極性切替回路
７７…間隙部
１００…表示装置（２層ディスプレイ）
１１０…有機ＥＬ表示装置
１２０…液晶表示装置
２３０…サブ画素電極
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】