知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024172210
(43)【公開日】2024-12-12
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 43/20 20230101AFI20241205BHJP
H01L 27/00 20060101ALI20241205BHJP
H01L 21/02 20060101ALI20241205BHJP
H10B 43/23 20230101ALI20241205BHJP
H10B 43/27 20230101ALI20241205BHJP
H10B 43/40 20230101ALI20241205BHJP
H10B 43/30 20230101ALI20241205BHJP
H10B 43/50 20230101ALI20241205BHJP
H01L 21/336 20060101ALI20241205BHJP
H01L 25/07 20060101ALI20241205BHJP
H01L 21/3205 20060101ALI20241205BHJP
【ＦＩ】
H10B43/20
H01L27/00 301B
H01L27/00 301C
H01L27/00 301A
H01L21/02 B
H10B43/23
H10B43/27
H10B43/40
H10B43/30
H10B43/50
H01L29/78 371
H01L25/08 E
H01L21/88 Z
H01L21/88 T
【審査請求】未請求
【請求項の数】16
【出願形態】ＯＬ
(21)【出願番号】P 2023089773
(22)【出願日】2023-05-31
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】堀井 良之
(72)【発明者】
【氏名】和田 秀雄
【テーマコード（参考）】
5F033
5F083
5F101
【Ｆターム（参考）】
5F033HH08
5F033JJ01
5F033KK04
5F033KK19
5F033KK33
5F033NN07
5F033NN15
5F033PP06
5F033QQ13
5F033RR04
5F033RR06
5F033VV12
5F033VV16
5F083EP17
5F083EP18
5F083EP22
5F083EP32
5F083EP33
5F083EP34
5F083EP42
5F083EP44
5F083EP76
5F083ER02
5F083ER03
5F083ER22
5F083GA10
5F083GA17
5F083JA03
5F083JA36
5F083JA37
5F083JA39
5F083KA01
5F083KA03
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA18
5F083LA21
5F083LA25
5F083MA01
5F083MA15
5F083PR03
5F083PR21
5F083PR28
5F083ZA23
5F083ZA24
5F101BA42
5F101BA44
5F101BA46
5F101BB02
5F101BB08
5F101BC01
5F101BC02
5F101BC11
5F101BD16
5F101BD30
5F101BD34
(57)【要約】
【課題】好適に製造可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、基板と、第１配線層と、第２配線層と、メモリセルアレイ層と、第１絶縁層とを備える。メモリセルアレイ層は、第１方向に並ぶ複数の第１導電層と、複数の第１導電層と対向する第１半導体層と、複数の第１導電層と第１半導体層との間に設けられた第１電荷蓄積層と、第１方向に延伸する第１及び第２コンタクトとを備える。第２配線層は、第１半導体層の一端に接続された第２導電層を備える。第１配線層は、第１及び第２コンタクトに接続された第１及び第２電極を備える。第１及び第２電極の基板側の面の少なくとも一部は、第１方向において、第２導電層の基板と反対側の面よりも、基板に近い。第１電極の基板と反対側の面は、第１絶縁層によって覆われない領域を備える。第２電極の基板と反対側の面は、第１絶縁層によって、全面が覆われている。
【選択図】図９
【解決手段】半導体記憶装置は、基板と、第１配線層と、第２配線層と、メモリセルアレイ層と、第１絶縁層とを備える。メモリセルアレイ層は、第１方向に並ぶ複数の第１導電層と、複数の第１導電層と対向する第１半導体層と、複数の第１導電層と第１半導体層との間に設けられた第１電荷蓄積層と、第１方向に延伸する第１及び第２コンタクトとを備える。第２配線層は、第１半導体層の一端に接続された第２導電層を備える。第１配線層は、第１及び第２コンタクトに接続された第１及び第２電極を備える。第１及び第２電極の基板側の面の少なくとも一部は、第１方向において、第２導電層の基板と反対側の面よりも、基板に近い。第１電極の基板と反対側の面は、第１絶縁層によって覆われない領域を備える。第２電極の基板と反対側の面は、第１絶縁層によって、全面が覆われている。
【選択図】図９
【特許請求の範囲】
【請求項1】
基板と、
第１配線層と、
前記基板と前記第１配線層との間に設けられた第２配線層と、
前記基板と前記第２配線層との間に設けられたメモリセルアレイ層と、
前記第１配線層に対して前記基板と反対側に設けられた第１絶縁層と
を備え、
前記メモリセルアレイ層は、
前記基板の表面と交差する第１方向に並ぶ複数の第１導電層と、
前記第１方向に延伸し、前記複数の第１導電層と対向する第１半導体層と、
前記複数の第１導電層と前記第１半導体層との間に設けられた第１電荷蓄積層と、
前記第１方向に延伸する第１コンタクトと、
前記第１方向に延伸する第２コンタクトと
を備え、
前記第２配線層は、
前記第１半導体層の一端に電気的に接続された第２導電層
を備え、
前記第１配線層は、
前記第１コンタクトに電気的に接続された第１電極と、
前記第２コンタクトに電気的に接続された第２電極と
を備え、
前記第１電極の前記基板側の面の少なくとも一部、及び、前記第２電極の前記基板側の面の少なくとも一部は、前記第１方向において、前記第２導電層の前記基板と反対側の面よりも、前記基板に近く、
前記第１電極の前記基板と反対側の面は、前記第１絶縁層によって覆われない領域を備え、
前記第２電極の前記基板と反対側の面は、前記第１絶縁層によって、全面が覆われている
半導体記憶装置。
第１配線層と、
前記基板と前記第１配線層との間に設けられた第２配線層と、
前記基板と前記第２配線層との間に設けられたメモリセルアレイ層と、
前記第１配線層に対して前記基板と反対側に設けられた第１絶縁層と
を備え、
前記メモリセルアレイ層は、
前記基板の表面と交差する第１方向に並ぶ複数の第１導電層と、
前記第１方向に延伸し、前記複数の第１導電層と対向する第１半導体層と、
前記複数の第１導電層と前記第１半導体層との間に設けられた第１電荷蓄積層と、
前記第１方向に延伸する第１コンタクトと、
前記第１方向に延伸する第２コンタクトと
を備え、
前記第２配線層は、
前記第１半導体層の一端に電気的に接続された第２導電層
を備え、
前記第１配線層は、
前記第１コンタクトに電気的に接続された第１電極と、
前記第２コンタクトに電気的に接続された第２電極と
を備え、
前記第１電極の前記基板側の面の少なくとも一部、及び、前記第２電極の前記基板側の面の少なくとも一部は、前記第１方向において、前記第２導電層の前記基板と反対側の面よりも、前記基板に近く、
前記第１電極の前記基板と反対側の面は、前記第１絶縁層によって覆われない領域を備え、
前記第２電極の前記基板と反対側の面は、前記第１絶縁層によって、全面が覆われている
半導体記憶装置。
【請求項2】
前記第１方向と交差する第２方向に並ぶ第１メモリプレーン及び第２メモリプレーンを含み、
前記第１メモリプレーンにおいて、前記メモリセルアレイ層は、
前記複数の第１導電層と、前記第１半導体層と、前記第１電荷蓄積層とを備え、
前記第２メモリプレーンにおいて、前記メモリセルアレイ層は、
前記複数の第１導電層と前記第２方向に離間し、前記第１方向に並ぶ複数の第３導電層と、
前記第１方向に延伸し、前記複数の第３導電層と対向する第２半導体層と、
前記複数の第３導電層と前記第２半導体層との間に設けられた第２電荷蓄積層と
を備え、
前記第２電極は、前記第１メモリプレーンと前記第２メモリプレーンとの間に設けられている
請求項１記載の半導体記憶装置。
前記第１メモリプレーンにおいて、前記メモリセルアレイ層は、
前記複数の第１導電層と、前記第１半導体層と、前記第１電荷蓄積層とを備え、
前記第２メモリプレーンにおいて、前記メモリセルアレイ層は、
前記複数の第１導電層と前記第２方向に離間し、前記第１方向に並ぶ複数の第３導電層と、
前記第１方向に延伸し、前記複数の第３導電層と対向する第２半導体層と、
前記複数の第３導電層と前記第２半導体層との間に設けられた第２電荷蓄積層と
を備え、
前記第２電極は、前記第１メモリプレーンと前記第２メモリプレーンとの間に設けられている
請求項１記載の半導体記憶装置。
【請求項3】
前記第１メモリプレーンにおいて、前記第２配線層は、
前記第２導電層を備え、
前記第２メモリプレーンにおいて、前記第２配線層は、
前記第２半導体層の一端に電気的に接続された第４導電層を備え、
前記第１メモリプレーン及び前記第２メモリプレーンの間において、前記第２配線層は、前記第２導電層及び前記第４導電層と離間した第５導電層を備え、
前記第５導電層は、
前記第１方向及び前記第２方向と交差する第３方向に並ぶ、複数の開口部を備え、
前記第２電極の少なくとも一部は、前記第１方向から見て、前記複数の開口部のいずれかの内側に、前記第５導電層と離間して設けられている
請求項２記載の半導体記憶装置。
前記第２導電層を備え、
前記第２メモリプレーンにおいて、前記第２配線層は、
前記第２半導体層の一端に電気的に接続された第４導電層を備え、
前記第１メモリプレーン及び前記第２メモリプレーンの間において、前記第２配線層は、前記第２導電層及び前記第４導電層と離間した第５導電層を備え、
前記第５導電層は、
前記第１方向及び前記第２方向と交差する第３方向に並ぶ、複数の開口部を備え、
前記第２電極の少なくとも一部は、前記第１方向から見て、前記複数の開口部のいずれかの内側に、前記第５導電層と離間して設けられている
請求項２記載の半導体記憶装置。
【請求項4】
前記第２電極は、
前記第２コンタクトの一端部と接する第１部分と、
前記第１方向から見て前記第１部分と重ならない位置に設けられ、前記第２導電層より前記基板から遠い位置に設けられた第２部分と、
前記第１部分及び前記第２部分に接続され、前記第１部分から前記第２部分にかけて延伸する第３部分と
を備える
請求項１記載の半導体記憶装置。
前記第２コンタクトの一端部と接する第１部分と、
前記第１方向から見て前記第１部分と重ならない位置に設けられ、前記第２導電層より前記基板から遠い位置に設けられた第２部分と、
前記第１部分及び前記第２部分に接続され、前記第１部分から前記第２部分にかけて延伸する第３部分と
を備える
請求項１記載の半導体記憶装置。
【請求項5】
前記第１電極に接するボンディングワイヤを備える
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項6】
前記第２導電層は、多結晶シリコンを含む
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項7】
前記第１配線層は、前記第２導電層に電気的に接続された配線を備える
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項8】
基板と、
第１配線層と、
前記基板と前記第１配線層との間に設けられた第２配線層と、
前記基板と前記第２配線層との間に設けられたメモリセルアレイ層と
を備え、
前記メモリセルアレイ層は、
前記基板の表面と交差する第１方向に並ぶ複数の第１導電層と、
前記第１方向に延伸し、前記複数の第１導電層と対向する第１半導体層と、
前記複数の第１導電層と前記第１半導体層との間に設けられた第１電荷蓄積層と、
前記第１方向に延伸する第１コンタクトと、
前記第１方向に延伸する第２コンタクトと
を備え、
前記第２配線層は、
前記第１半導体層の一端に電気的に接続された第２導電層と、
前記第２コンタクトの一端に接続され、前記第１方向と交差する第２方向、並びに、前記第１方向及び前記第２方向と交差する第３方向における長さが、前記第２導電層の前記第２方向及び前記第３方向の長さよりも小さい第１導電部材と
を備え、
前記第１配線層は、
前記第１コンタクトに電気的に接続された第１電極と、
前記第１方向において前記第１導電部材から離間し、前記第１導電部材の前記基板と反対側の面を全面にわたって覆う他の導電層と
を備える半導体記憶装置。
第１配線層と、
前記基板と前記第１配線層との間に設けられた第２配線層と、
前記基板と前記第２配線層との間に設けられたメモリセルアレイ層と
を備え、
前記メモリセルアレイ層は、
前記基板の表面と交差する第１方向に並ぶ複数の第１導電層と、
前記第１方向に延伸し、前記複数の第１導電層と対向する第１半導体層と、
前記複数の第１導電層と前記第１半導体層との間に設けられた第１電荷蓄積層と、
前記第１方向に延伸する第１コンタクトと、
前記第１方向に延伸する第２コンタクトと
を備え、
前記第２配線層は、
前記第１半導体層の一端に電気的に接続された第２導電層と、
前記第２コンタクトの一端に接続され、前記第１方向と交差する第２方向、並びに、前記第１方向及び前記第２方向と交差する第３方向における長さが、前記第２導電層の前記第２方向及び前記第３方向の長さよりも小さい第１導電部材と
を備え、
前記第１配線層は、
前記第１コンタクトに電気的に接続された第１電極と、
前記第１方向において前記第１導電部材から離間し、前記第１導電部材の前記基板と反対側の面を全面にわたって覆う他の導電層と
を備える半導体記憶装置。
【請求項9】
前記メモリセルアレイ層は、
前記第１方向に延伸する第３コンタクト
を備え、
前記第２配線層は、
前記第３コンタクトの一端に接続され、前記第２方向及び前記第３方向における長さが前記第２導電層の前記第２方向及び前記第３方向の長さよりも小さい第２導電部材
を備え、
前記他の導電層は、
前記第１方向において前記第２導電部材から離間し、前記第１導電部材及び前記第２導電部材の前記基板と反対側の面を全面にわたって覆う
請求項８記載の半導体記憶装置。
前記第１方向に延伸する第３コンタクト
を備え、
前記第２配線層は、
前記第３コンタクトの一端に接続され、前記第２方向及び前記第３方向における長さが前記第２導電層の前記第２方向及び前記第３方向の長さよりも小さい第２導電部材
を備え、
前記他の導電層は、
前記第１方向において前記第２導電部材から離間し、前記第１導電部材及び前記第２導電部材の前記基板と反対側の面を全面にわたって覆う
請求項８記載の半導体記憶装置。
【請求項10】
前記第２方向に並ぶ第１メモリプレーン及び第２メモリプレーンを含み、
前記第１メモリプレーンにおいて、前記メモリセルアレイ層は、
前記複数の第１導電層と、前記第１半導体層と、前記第１電荷蓄積層とを備え、
前記第２メモリプレーンにおいて、前記メモリセルアレイ層は、
前記複数の第１導電層と前記第２方向に離間し、前記第１方向に並ぶ複数の第３導電層と、
前記第１方向に延伸し、前記複数の第３導電層と対向する第２半導体層と、
前記複数の第３導電層と前記第２半導体層との間に設けられた第２電荷蓄積層と
を備え、
前記第１導電部材は、前記第１メモリプレーンと前記第２メモリプレーンとの間に設けられている
請求項８記載の半導体記憶装置。
前記第１メモリプレーンにおいて、前記メモリセルアレイ層は、
前記複数の第１導電層と、前記第１半導体層と、前記第１電荷蓄積層とを備え、
前記第２メモリプレーンにおいて、前記メモリセルアレイ層は、
前記複数の第１導電層と前記第２方向に離間し、前記第１方向に並ぶ複数の第３導電層と、
前記第１方向に延伸し、前記複数の第３導電層と対向する第２半導体層と、
前記複数の第３導電層と前記第２半導体層との間に設けられた第２電荷蓄積層と
を備え、
前記第１導電部材は、前記第１メモリプレーンと前記第２メモリプレーンとの間に設けられている
請求項８記載の半導体記憶装置。
【請求項11】
前記第１メモリプレーンにおいて、前記第２配線層は、
前記第２導電層を備え、
前記第２メモリプレーンにおいて、前記第２配線層は、
前記第２半導体層の一端に電気的に接続された第４導電層を備え、
前記第１メモリプレーン及び前記第２メモリプレーンの間において、前記第２配線層は、前記第２導電層及び前記第４導電層と離間した第３導電部材を備え、
前記第３導電部材は、
前記第３方向に並ぶ、複数の開口部を備え、
前記第１導電部材は、前記第１方向から見て、前記複数の開口部のいずれかの内側に、前記第３導電部材と離間して設けられている
請求項１０記載の半導体記憶装置。
前記第２導電層を備え、
前記第２メモリプレーンにおいて、前記第２配線層は、
前記第２半導体層の一端に電気的に接続された第４導電層を備え、
前記第１メモリプレーン及び前記第２メモリプレーンの間において、前記第２配線層は、前記第２導電層及び前記第４導電層と離間した第３導電部材を備え、
前記第３導電部材は、
前記第３方向に並ぶ、複数の開口部を備え、
前記第１導電部材は、前記第１方向から見て、前記複数の開口部のいずれかの内側に、前記第３導電部材と離間して設けられている
請求項１０記載の半導体記憶装置。
【請求項12】
前記第３導電部材と前記第１導電部材との間には絶縁層が設けられている
請求項１１記載の半導体記憶装置。
請求項１１記載の半導体記憶装置。
【請求項13】
前記第２コンタクトと、前記他の導電層は、電気的に絶縁されている
請求項８記載の半導体記憶装置。
請求項８記載の半導体記憶装置。
【請求項14】
前記第１電極に接するボンディングワイヤを備える
請求項８記載の半導体記憶装置。
請求項８記載の半導体記憶装置。
【請求項15】
前記第２導電層及び前記第１導電部材は、多結晶シリコンを含む
請求項８記載の半導体記憶装置。
請求項８記載の半導体記憶装置。
【請求項16】
前記第１配線層は、前記第２導電層に電気的に接続された配線を備える
請求項８記載の半導体記憶装置。
請求項８記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
基板と、基板の表面と交差する第１方向に並ぶ複数の導電層と、第１方向に延伸し複数の導電層と対向する半導体層と、複数の導電層と半導体層との間に設けられた電荷蓄積層と、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許公開２０２２／００６９０９３
【発明の概要】
【発明が解決しようとする課題】
【0004】
好適に製造可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、基板と、第１配線層と、基板と第１配線層との間に設けられた第２配線層と、基板と第２配線層との間に設けられたメモリセルアレイ層と、第１配線層に対して基板と反対側に設けられた第１絶縁層とを備える。メモリセルアレイ層は、基板の表面と交差する第１方向に並ぶ複数の第１導電層と、第１方向に延伸し、複数の第１導電層と対向する第１半導体層と、複数の第１導電層と第１半導体層との間に設けられた第１電荷蓄積層と、第１方向に延伸する第１コンタクトと、第１方向に延伸する第２コンタクトとを備える。第２配線層は、第１半導体層の一端に電気的に接続された第２導電層を備える。第１配線層は、第１コンタクトに電気的に接続された第１電極と、第２コンタクトに電気的に接続された第２電極とを備える。第１電極の基板側の面の少なくとも一部、及び、第２電極の基板側の面の少なくとも一部は、第１方向において、第２導電層基板と反対側の面よりも、基板に近い。第１電極の基板と反対側の面は、第１絶縁層によって覆われない領域を備える。第２電極の基板と反対側の面は、第１絶縁層によって、全面が覆われている。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置の構成を示す模式的なブロック図である。
【図2】同半導体記憶装置の構成を示す模式的な側面図である。
【図3】同半導体記憶装置の構成を示す模式的な平面図である。
【図4】同半導体記憶装置の構成を示す模式的なブロック図である。
【図5】同半導体記憶装置の一部の構成を示す模式的な回路図である。
【図6】同半導体記憶装置の一部の構成を示す模式的な斜視図である。
【図7】同半導体記憶装置の一部の構成を示す模式的な底面図である。
【図8】同半導体記憶装置の一部の構成を示す模式的な平面図である。
【図11】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図12】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図13】同半導体記憶装置の一部の構成を示す模式的な平面図である。
【図14】同半導体記憶装置の一部の構成を示す模式的な平面図である。
【図15】同半導体記憶装置の一部の構成を示す模式的な平面図である。
【図16】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図17】同半導体記憶装置の一部の構成を示す模式的な平面図及び断面図である。
【図18】同半導体記憶装置の一部の構成を示す模式的な平面図及び断面図である。
【図19】同半導体記憶装置の製造方法を説明するための模式的な断面図である。
【図20】同製造方法を説明するための模式的な断面図である。
【図21】同製造方法を説明するための模式的な断面図である。
【図22】同製造方法を説明するための模式的な断面図である。
【図23】同製造方法を説明するための模式的な断面図である。
【図24】同製造方法を説明するための模式的な断面図である。
【図25】同製造方法を説明するための模式的な断面図である。
【図26】同製造方法を説明するための模式的な断面図である。
【図27】同製造方法を説明するための模式的な断面図である。
【図28】同製造方法を説明するための模式的な断面図である。
【図29】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図30】第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図31】同半導体記憶装置の一部の構成を示す模式的な平面図である。
【図32】同半導体記憶装置の一部の構成を示す模式的な平面図である。
【図33】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図34】同半導体記憶装置の一部の構成を示す模式的な平面図及び断面図である。
【図35】同半導体記憶装置の一部の構成を示す模式的な平面図及び断面図である。
【図36】同半導体記憶装置の製造方法を説明するための模式的な断面図である。
【図37】同製造方法を説明するための模式的な断面図である。
【図38】同製造方法を説明するための模式的な断面図である。
【図39】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図40】その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【0008】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイ（メモリチップ）を意味する事もあるし、メモリカード、ＳＳＤ等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0010】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
【0011】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【0012】
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
【0013】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0014】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0015】
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
【0016】
【0017】
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読出し、書込み、消去等を実行する。メモリシステム１０は、例えば、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリダイＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２０に接続されるコントローラダイＣＤと、を備える。コントローラダイＣＤは、例えば、プロセッサ、ＲＡＭ等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション（コンパクション）、ウェアレベリング等の処理を実行する。
【0018】
【0019】
図２に示す様に、本実施形態に係るメモリシステム１０は、実装基板ＭＳＢと、実装基板ＭＳＢに積層された複数のメモリダイＭＤと、メモリダイＭＤに積層されたコントローラダイＣＤと、を備える。実装基板ＭＳＢの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の一部の領域は接着剤等を介してメモリダイＭＤの下面に接着されている。メモリダイＭＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の領域は接着剤等を介して他のメモリダイＭＤ又はコントローラダイＣＤの下面に接着されている。コントローラダイＣＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられている。
【0020】
図３に示す様に、実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤは、それぞれ、Ｘ方向に並ぶ複数のパッド電極Ｐを備えている。実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤに設けられた複数のパッド電極Ｐは、それぞれ、ボンディングワイヤＢを介してお互いに接続されている。
【0021】
尚、図２及び図３に示した構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図２及び図３に示す例では、複数のメモリダイＭＤ上にコントローラダイＣＤが積層され、これらの構成がボンディングワイヤＢによって接続されている。この様な構成では、複数のメモリダイＭＤ及びコントローラダイＣＤが一つのパッケージ内に含まれる。しかしながら、コントローラダイＣＤは、メモリダイＭＤとは別のパッケージに含まれていても良い。また、複数のメモリダイＭＤ及びコントローラダイＣＤは、ボンディングワイヤＢではなく、貫通電極等を介してお互いに接続されていても良い。
【0022】
［メモリダイＭＤの回路構成］
図４は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図５は、メモリダイＭＤの一部の構成を示す模式的な回路図である。説明の都合上、図４及び図５では一部の構成を省略する。
図４は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図５は、メモリダイＭＤの一部の構成を示す模式的な回路図である。説明の都合上、図４及び図５では一部の構成を省略する。
【0023】
尚、図４には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合と、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合と、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合と、がある。図４において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含んでいる。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含んでいる。尚、図４の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。
【0024】
図４に示す様に、メモリダイＭＤは、複数のコア回路ＣｏＣと、複数のコア回路ＣｏＣに接続された周辺回路ＰＣと、を備える。
【0025】
［コア回路ＣｏＣの構成］
コア回路ＣｏＣは、それぞれ、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡにそれぞれ接続されたロウデコーダＲＤと、センスアンプＳＡと、を備える。
コア回路ＣｏＣは、それぞれ、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡにそれぞれ接続されたロウデコーダＲＤと、センスアンプＳＡと、を備える。
【0026】
［メモリセルアレイＭＣＡの構成］
メモリセルアレイＭＣＡは、図５に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリセルアレイＭＣＡは、図５に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
【0027】
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ（メモリセルトランジスタ）、及び、ソース側選択トランジスタＳＴＳを備える。以下、ドレイン側選択トランジスタＳＴＤ、及び、ソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
【0028】
メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積層を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積層中の電荷量に応じて変化する。メモリセルＭＣは、通常、１ビット又は複数ビットのユーザデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0029】
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、ドレイン側選択ゲート線ＳＧＤ、及び、ソース側選択ゲート線ＳＧＳが接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳは、メモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。以下、ドレイン側選択ゲート線ＳＧＤ、及び、ソース側選択ゲート線ＳＧＳを、単に選択ゲート線（ＳＧＤ、ＳＧＳ）と呼ぶ事がある。
【0030】
［ロウデコーダＲＤの構成］
ロウデコーダＲＤは、例えば、デコード回路及びスイッチ回路を備える。デコード回路は、アドレスレジスタＡＤＲに保持されたロウアドレスＲＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、ロウアドレスＲＡに対応するワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）を、対応する電圧供給線と導通させる。
ロウデコーダＲＤは、例えば、デコード回路及びスイッチ回路を備える。デコード回路は、アドレスレジスタＡＤＲに保持されたロウアドレスＲＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、ロウアドレスＲＡに対応するワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）を、対応する電圧供給線と導通させる。
【0031】
［センスアンプＳＡの構成］
センスアンプＳＡ（図４）は、センスアンプモジュールＳＡＭと、キャッシュメモリＣＭ（データレジスタ）と、を備える。キャッシュメモリＣＭは、ラッチ回路ＸＤＬを備える。
センスアンプＳＡ（図４）は、センスアンプモジュールＳＡＭと、キャッシュメモリＣＭ（データレジスタ）と、を備える。キャッシュメモリＣＭは、ラッチ回路ＸＤＬを備える。
【0032】
ラッチ回路ＸＤＬは、センスアンプモジュールＳＡＭ内のラッチ回路に接続される。ラッチ回路ＸＤＬには、例えば、メモリセルＭＣに書き込まれるユーザデータ又はメモリセルＭＣから読み出されたユーザデータが格納される。
【0033】
キャッシュメモリＣＭには、例えば、カラムデコーダが接続される。カラムデコーダは、アドレスレジスタＡＤＲ（図４）に格納されたカラムアドレスＣＡをデコードし、カラムアドレスＣＡに対応するラッチ回路ＸＤＬを選択する。
【0034】
尚、これら複数のラッチ回路ＸＤＬに含まれるユーザデータＤａｔは、書込動作の際に、センスアンプモジュールＳＡＭ内のラッチ回路に順次転送される。また、センスアンプモジュールＳＡＭ内のラッチ回路に含まれるユーザデータＤａｔは、読出動作の際に、ラッチ回路ＸＤＬに順次転送される。また、ラッチ回路ＸＤＬに含まれるユーザデータＤａｔは、データアウト動作の際に、入出力制御回路Ｉ／Ｏに順次転送される。
【0035】
［周辺回路ＰＣの構成］
周辺回路ＰＣは、例えば図４に示す様に、電圧生成回路ＶＧと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。
周辺回路ＰＣは、例えば図４に示す様に、電圧生成回路ＶＧと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。
【0036】
電圧生成回路ＶＧ（図４）は、例えば、レギュレータ等の降圧回路及びチャージポンプ回路等の昇圧回路を含む。これら降圧回路及び昇圧回路は、それぞれ、電源電圧ＶＣＣ及び接地電圧ＶＳＳ（図４）が供給される電圧供給線に接続されている。これらの電圧供給線は、例えば、図２、図３を参照して説明したパッド電極Ｐに接続されている。電圧生成回路ＶＧは、例えば、シーケンサＳＱＣからの制御信号に従って、メモリセルアレイＭＣＡに対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、及び、選択ゲート線（ＳＧＤ、ＳＧＳ）に印加される複数通りの動作電圧を生成し、複数の電圧供給線に同時に出力する。電圧供給線から出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
【0037】
シーケンサＳＱＣ（図４）は、コマンドレジスタＣＭＲに格納されたコマンドデータＣｍｄに従い、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御号を出力する。また、シーケンサＳＱＣは、メモリダイＭＤの状態を示すステータスデータＳｔｔを、適宜ステータスレジスタＳＴＲに出力する。
【0038】
また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／／ＢＹに出力する。端子ＲＹ／／ＢＹが“Ｌ”状態の期間（ビジー期間）では、メモリダイＭＤへのアクセスが基本的には禁止される。また、端子ＲＹ／／ＢＹが“Ｈ”状態の期間（レディ期間）においては、メモリダイＭＤへのアクセスが許可される。尚、端子ＲＹ／／ＢＹは、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。
【0039】
アドレスレジスタＡＤＲは、図４に示す様に、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたアドレスデータＡｄｄを格納する。アドレスレジスタＡＤＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読出動作、書込動作又は消去動作等の内部動作が実行される際、実行中の内部動作に対応するアドレスデータＡｄｄを保持する。
【0040】
尚、アドレスデータＡｄｄは、例えば、カラムアドレスＣＡ（図４）及びロウアドレスＲＡ（図４）を含む。ロウアドレスＲＡは、例えば、メモリブロックＢＬＫ（図５）を特定するブロックアドレスと、ストリングユニットＳＵ及びワード線ＷＬを特定するページアドレスと、メモリセルアレイＭＣＡ（プレーン）を特定するプレーンアドレスと、メモリダイＭＤを特定するチップアドレスと、を含む。
【0041】
コマンドレジスタＣＭＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたコマンドデータＣｍｄを格納する。コマンドレジスタＣＭＲは、例えば、８ビットのレジスタ列を、少なくとも１セット備える。コマンドレジスタＣＭＲにコマンドデータＣｍｄが格納されると、シーケンサＳＱＣに制御信号が送信される。
【0042】
ステータスレジスタＳＴＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏへ出力するステータスデータＳｔｔを格納する。ステータスレジスタＳＴＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読出動作、書込動作又は消去動作等の内部動作が実行される際、実行中の内部動作に関するステータスデータＳｔｔを保持する。また、レジスタ列は、例えば、メモリセルアレイＭＣＡのレディ／ビジー情報を保持する。
【0043】
入出力制御回路Ｉ／Ｏ（図４）は、データ信号入出力端子ＤＱｎ（ｎは０～７の自然数）と、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳと、データ信号入出力端子ＤＱｎに接続されたシフトレジスタと、シフトレジスタに接続されたバッファ回路と、電源端子ＶＣＣＱ，ＶＣＣ，ＶＳＳと、を備える。
【0044】
データ信号入出力端子ＤＱｎ、及び、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳの各々は、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。データ信号入出力端子ＤＱｎを介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに入力される。また、データ信号入出力端子ＤＱｎを介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。
【0045】
データストローブ信号入出力端子ＤＱＳ，／ＤＱＳを介して入力された信号（例えば、データストローブ信号及びその相補信号）は、データ信号入出力端子ＤＱｎを介したデータの入力に際して用いられる。データ信号入出力端子ＤＱｎ（ｎは０～７の自然数）を介して入力されたデータは、データストローブ信号入出力端子ＤＱＳの電圧の立ち上がりエッジ（入力信号の切り換え）及びデータストローブ信号入出力端子／ＤＱＳの電圧の立ち下がりエッジ（入力信号の切り換え）のタイミング、並びに、データストローブ信号入出力端子ＤＱＳの電圧の立ち下がりエッジ（入力信号の切り換え）及びデータストローブ信号入出力端子／ＤＱＳの電圧の立ち上がりエッジ（入力信号の切り換え）のタイミングで、入出力制御回路Ｉ／Ｏ内のシフトレジスタ内に取り込まれる。電源端子ＶＣＣＱ，ＶＣＣ，ＶＳＳは、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。電源端子ＶＣＣＱ及び電源端子ＶＳＳは、入出力制御回路Ｉ／Ｏ（図４）に含まれるシフトレジスタ等に接続される。
【0046】
論理回路ＣＴＲ（図４）は、複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥと、これら複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥに接続された論理回路と、を備える。論理回路ＣＴＲは、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
【0047】
【0048】
［メモリダイＭＤの構造］
図６は、本実施形態に係る半導体記憶装置の構成を示す模式的な分解斜視図である。図６に示す通り、メモリダイＭＤは、メモリセルアレイ側のチップＣＭと、周辺回路側のチップＣＰと、を備える。
図６は、本実施形態に係る半導体記憶装置の構成を示す模式的な分解斜視図である。図６に示す通り、メモリダイＭＤは、メモリセルアレイ側のチップＣＭと、周辺回路側のチップＣＰと、を備える。
【0049】
チップＣＭの上面には、複数の外部パッド電極ＰＸが設けられている。また、チップＣＭの下面には、複数の第１貼合電極ＰＩ１が設けられている。また、チップＣＰの上面には、複数の第２貼合電極ＰＩ２が設けられている。以下、チップＣＭについては、複数の第１貼合電極ＰＩ１が設けられる面を表面と呼び、複数の外部パッド電極ＰＸが設けられる面を裏面と呼ぶ。また、チップＣＰについては、複数の第２貼合電極ＰＩ２が設けられる面を表面と呼び、表面の反対側の面を裏面と呼ぶ。図示の例において、チップＣＰの表面はチップＣＰの裏面よりも上方に設けられ、チップＣＭの裏面はチップＣＭの表面よりも上方に設けられる。
【0050】
チップＣＭ及びチップＣＰは、チップＣＭの表面とチップＣＰの表面とが対向するよう配置される。複数の第１貼合電極ＰＩ１は、複数の第２貼合電極ＰＩ２にそれぞれ対応して設けられ、複数の第２貼合電極ＰＩ２に貼合可能な位置に配置される。第１貼合電極ＰＩ１と第２貼合電極ＰＩ２とは、チップＣＭとチップＣＰとを貼合し、かつ電気的に導通させるための、貼合電極として機能する。外部パッド電極ＰＸは、図２及び図３を参照して説明したパッド電極Ｐとして機能する。
【0051】
尚、図６の例において、チップＣＭの角部ａ１、ａ２、ａ３、ａ４は、それぞれ、チップＣＰの角部ｂ１、ｂ２、ｂ３、ｂ４と対応する。
【0052】
図７は、チップＣＭの構成例を示す模式的な底面図である。図７の右下の点線で囲まれた部分は、複数の第１貼合電極ＰＩ１が設けられたチップＣＭの表面よりも内部の構造を示す。図８は、チップＣＰの構成例を示す模式的な平面図である。図８の左下の点線で囲まれた部分は、複数の第２貼合電極ＰＩ２が設けられたチップＣＰの表面よりも内部の構造を示す。図９は、図７のＡ１－Ａ１´線及び図８のＢ１－Ｂ１´線に対応する模式的な断面図である。図１０は、図７のＡ２－Ａ２´線及び図８のＢ２－Ｂ２´線に対応する模式的な断面図である。図９及び図１０は、図７、図８に示す構造を各線に沿って切断し、矢印の方向に見た場合の断面を示す。
【0053】
［チップＣＭの構造］
チップＣＭは、例えば図７に示す様に、Ｘ方向に並ぶ４つのメモリプレーンＭＰを備える。メモリプレーンＭＰは、例えば、メモリセルアレイ領域ＲＭＣＡと、メモリセルアレイ領域ＲＭＣＡに対してＸ方向の一方側及び他方側に設けられたフックアップ領域ＲＨＵと、を備える。また、チップＣＭは、例えば、隣接するメモリプレーンＭＰの間等に設けられたマイクロパッド領域ＲＭＣＰと、チップＣＭのＹ方向の一端側に設けられた周辺領域ＲＰと、を備える。
チップＣＭは、例えば図７に示す様に、Ｘ方向に並ぶ４つのメモリプレーンＭＰを備える。メモリプレーンＭＰは、例えば、メモリセルアレイ領域ＲＭＣＡと、メモリセルアレイ領域ＲＭＣＡに対してＸ方向の一方側及び他方側に設けられたフックアップ領域ＲＨＵと、を備える。また、チップＣＭは、例えば、隣接するメモリプレーンＭＰの間等に設けられたマイクロパッド領域ＲＭＣＰと、チップＣＭのＹ方向の一端側に設けられた周辺領域ＲＰと、を備える。
【0054】
チップＣＭは、例えば図９及び図１０に示す様に、基体層ＬＳＢと、基体層ＬＳＢの下方に設けられたメモリセルアレイ層ＬＭＣＡと、メモリセルアレイ層ＬＭＣＡの下方に設けられた複数の配線層Ｍ０，Ｍ１，Ｍ２と、を備える。
【0055】
基体層ＬＳＢは、チップＣＭの裏面に設けられた絶縁層１８３と、絶縁層１８３の下方に設けられた配線層ＬＭＡと、配線層ＬＭＡの下方に設けられた絶縁層１８２と、絶縁層１８２の下方に設けられた配線層ＬＢＳＬと、を備える。
【0056】
絶縁層１８３は、例えば、ポリイミド等のパッシベーション膜、窒化シリコン（Ｓｉ３Ｎ４）、酸化シリコン（ＳｉＯ２）等からなる絶縁層である。
【0057】
配線層ＬＭＡは、複数の導電層を含む配線層である。配線層ＬＭＡが含む複数の導電層は、それぞれ例えばアルミニウム（Ａｌ）等の導電性材料を含む。配線層ＬＭＡは、メモリセルアレイ領域ＲＭＣＡ及びフックアップ領域ＲＨＵに設けられた配線ＭＡ１０と、マイクロパッド領域ＲＭＣＰに設けられた電極ＭＡ２０（図９）と、周辺領域ＲＰに設けられた電極ＭＡ３０（図１０）と、を含む。
【0058】
配線ＭＡ１０は、例えば複数のコンタクトＶ１０等を介して、後述する導電層ＢＳＬ１０に電気的に接続されている。配線ＭＡ１０は、例えばソース線ＳＬ（図５）として機能する導電層ＢＳＬ１０の補助配線として機能する。配線ＭＡ１０は、例えばアルミニウム（Ａｌ）等の導電性材料を含む。
【0059】
電極ＭＡ２０（図９）は、例えば酸化シリコン（ＳｉＯ２）等の絶縁層１０３に設けられた複数のコンタクトＣＣ１０等を介して、チップＣＰ中の構成に電気的に接続されている。
【0060】
【0061】
電極ＭＡ２０は、マイクロパッド電極ＰＭとして機能する。電極ＭＡ２０は、例えばアルミニウム（Ａｌ）等の導電性材料を含む。
【0062】
マイクロパッド電極ＰＭは、メモリダイＭＤ内部の回路、配線、トランジスタ等の評価及び解析を行うためのパッド電極である。マイクロパッド電極ＰＭは、外部パッド電極ＰＸ（図６）と異なり、外部接続用のボンディングワイヤＢ（図２、図３）に接続されていない。
【0063】
電極ＭＡ３０（図１０）は、例えば絶縁層１０３に設けられた複数のコンタクトＣＣ３０等を介して、チップＣＰ中の構成に電気的に接続されている。
【0064】
電極ＭＡ３０（図１０）の半導体基板２００と反対側の面である面ＳＵ＿Ｍ３０Ｔは、絶縁層１８３によって覆われないパッド電極領域１９３を備える。
【0065】
電極ＭＡ３０のパッド電極領域１９３は、外部パッド電極ＰＸとして機能する。電極ＭＡ３０は、例えばアルミニウム（Ａｌ）等の導電性材料を含む。
【0066】
【0067】
絶縁層１８２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）、酸化シリコン（ＳｉＯ２）等からなる絶縁層である。
【0068】
配線層ＬＢＳＬは、複数の導電層を含む配線層である。配線層ＬＢＳＬが含む複数の導電層は、それぞれ例えばリン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物が注入された多結晶シリコン（Ｓｉ）等の半導体層を含む。配線層ＬＢＳＬは、メモリセルアレイ領域ＲＭＣＡに設けられた導電層ＢＳＬ１０と、フックアップ領域ＲＨＵ及びマイクロパッド領域ＲＭＣＰに設けられた導電層ＢＳＬ２０（図９）と、周辺領域ＲＰに設けられた導電層ＢＳＬ３０（図１０）と、を含む。
【0069】
導電層ＢＳＬ１０は、例えば図９及び図１０に示す様に、後述する複数の半導体柱１２０の上端部に接続されている。導電層ＢＳＬ１０は、例えばＺ方向から見て、複数の半導体柱１２０と重なる領域にわたって設けられていても良い。導電層ＢＳＬ１０は、ソース線ＳＬ（図５）として機能する。導電層ＢＳＬ１０は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物が注入された多結晶シリコン（Ｓｉ）等の半導体層を含む。
【0070】
導電層ＢＳＬ２０は、開口部２１０（図９）を有する。開口部２１０の内側には、例えば電極ＭＡ２０の一部が設けられている。導電層ＢＳＬ２０は、複数の半導体柱１２０、コンタクトＣＣ１０等の、メモリセルアレイ層ＬＭＣＡが含む構成には接続されていない。導電層ＢＳＬ２０は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物が注入された多結晶シリコン（Ｓｉ）等の半導体層を含む。
【0071】
尚、導電層ＢＳＬ２０及び導電層ＢＳＬ１０の間には、スリット１８０（図９）が設けられ、このスリット１８０には、絶縁層１８２の一部が設けられる。導電層ＢＳＬ２０と導電層ＢＳＬ１０とは、互いに電気的に絶縁されている。
【0072】
導電層ＢＳＬ３０は、開口部ＢＡ（図１０）を有する。開口部ＢＡの内側には、例えば電極ＭＡ３０の一部が設けられている。導電層ＢＳＬ３０は、複数の半導体柱１２０、コンタクトＣＣ３０等の、メモリセルアレイ層ＬＭＣＡが含む構成には接続されていない。導電層ＢＳＬ３０は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物が注入された多結晶シリコン（Ｓｉ）等の半導体層を含む。
【0073】
尚、導電層ＢＳＬ３０及び導電層ＢＳＬ１０の間には、スリット１８１（図１０）が設けられ、このスリット１８１には、絶縁層１８２の一部が設けられる。導電層ＢＳＬ３０と導電層ＢＳＬ１０とは、互いに電気的に絶縁されている。
【0074】
尚、電極ＭＡ２０（図９）の半導体基板２００側の面の少なくとも一部である面ＳＵ＿Ｍ２０Ｕ（図９）は、Ｚ方向において、導電層ＢＳＬ１０の半導体基板２００と反対側の面である面ＳＵ＿Ｂ１０Ｔ（図９、図１０）よりも、半導体基板２００に近い。
【0075】
【0076】
メモリセルアレイ層ＬＭＣＡのメモリセルアレイ領域ＲＭＣＡ（図１０）には、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。メモリブロックＢＬＫは、Ｙ方向に並ぶ複数のストリングユニットＳＵを備える。Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。Ｙ方向において隣り合う２つのストリングユニットＳＵの間には、酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁層ＳＨＥが設けられる。
【0077】
図１１は、メモリセルアレイ領域ＲＭＣＡを拡大して示す模式的な断面図である。図１２は、図１１のＦで示した部分の模式的な拡大図である。尚、図１２は、ＹＺ断面を示しているが、半導体柱１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図１２と同様の構造が観察される。
【0078】
メモリブロックＢＬＫは、例えば図１１に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体柱１２０と、複数の導電層１１０及び複数の半導体柱１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
【0079】
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、図１２に示す様に、窒化チタン（ＴｉＮ）等のバリア導電膜１１６と、タングステン（Ｗ）等の金属膜１１５と、を含む積層膜を含んでいても良い。尚、バリア導電膜１１６の外周を覆う位置には、アルミナ（ＡｌＯ）等の絶縁性の金属酸化膜１３４が設けられていても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【0080】
導電層１１０の上方には、図１１に示す様に、上述した導電層ＢＳＬ１０が設けられている。導電層ＢＳＬ１０は、半導体柱１２０の上端部の外周面に接続される。導電層１１０及び導電層ＢＳＬ１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。ソース線ＳＬ（図５）として機能する導電層ＢＳＬ１０は、例えば、メモリセルアレイ領域ＲＭＣＡ（図９及び図１０）に含まれる全てのメモリブロックＢＬＫについて共通に設けられており、且つ、メモリセルアレイＭＣＡ毎に電気的に独立している。
【0081】
複数の導電層１１０のうち、最上層に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ（図５）及びこれに接続された複数のソース側選択トランジスタＳＴＳのゲート電極として機能する。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
【0082】
また、これよりも下方に位置する複数の導電層１１０は、ワード線ＷＬ（図５）及びこれに接続された複数のメモリセルＭＣ（図５）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
【0083】
また、これよりも下方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図５）のゲート電極として機能する。これら複数の導電層１１０は、その他の導電層１１０よりもＹ方向の幅が小さい。また、Ｙ方向において隣り合う２つの導電層１１０の間には、ストリングユニット間絶縁層ＳＨＥが設けられている。これら複数の導電層１１０は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。
【0084】
半導体柱１２０は、例えば図９及び図１０に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体柱１２０は、１つのメモリストリングＭＳ（図５）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ）のチャネル領域として機能する。半導体柱１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体柱１２０の中心部分には、酸化シリコン等の絶縁層１２５（図１１）が設けられている。
【0085】
半導体柱１２０は、図１１に示す様に、半導体領域１２０Ｌと、半導体領域１２０Ｌの下方に設けられた半導体領域１２０Ｕと、を備える。また、半導体柱１２０は、半導体領域１２０Ｌの下端及び半導体領域１２０Ｕの上端に接続された半導体領域１２０Ｊと、半導体領域１２０Ｌの上端に接続された不純物領域１２２と、半導体領域１２０Ｕの下端に接続された不純物領域１２１と、を備える。
【0086】
半導体領域１２０Ｌ，半導体領域１２０Ｕは、Ｚ方向に延伸する略円筒状の領域である。半導体領域１２０Ｌ，半導体領域１２０Ｕの外周面は、それぞれメモリセルアレイ層ＬＭＣＡに含まれる複数の導電層１１０によって囲まれており、これら複数の導電層１１０と対向している。
【0087】
不純物領域１２１は、例えば、リン（Ｐ）等のＮ型の不純物を含む。図１１の例では、半導体領域１２０Ｕの下端部と不純物領域１２１の上端部との境界線を、破線によって示している。不純物領域１２１は、コンタクトＣｈ及びコンタクトＶｙ（図９及び図１０）を介してビット線ＢＬに接続される。
【0088】
不純物領域１２２は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む。図１１の例では、半導体領域１２０Ｌの上端部と不純物領域１２２の下端部との境界線を、破線によって示している。不純物領域１２２は、導電層ＢＳＬ１０に接続されている。
【0089】
ゲート絶縁膜１３０は、半導体柱１２０の外周面を覆う円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図１２に示す様に、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積層１３２、及び、ブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積層１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等であり、電荷を蓄積可能な膜を含む。トンネル絶縁膜１３１、電荷蓄積層１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体柱１２０の外周面に沿ってＺ方向に延伸する。
【0090】
尚、図１２には、ゲート絶縁膜１３０が窒化シリコン等を含む電荷蓄積層１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
【0091】
メモリセルアレイ層ＬＭＣＡのフックアップ領域ＲＨＵには、例えば図９に示す様に、複数のコンタクトＣＣが設けられている。これら複数のコンタクトＣＣはＺ方向に延伸し、上端においてそれぞれ導電層１１０と接続されている。これら複数のコンタクトＣＣは、配線層Ｍ０，Ｍ１中の配線ｍ０，ｍ１及び配線層Ｍ２中の第１貼合電極ＰＩ１を介して、チップＣＰ中の構成に接続されている。コンタクトＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0092】
メモリセルアレイ層ＬＭＣＡのマイクロパッド領域ＲＭＣＰには、複数のコンタクトＣＣ１０（図９）が設けられている。コンタクトＣＣ１０は、上述した様に上端において電極ＭＡ２０に接続され、下端において後述する配線ｍ０等に接続されている。
【0093】
メモリセルアレイ層ＬＭＣＡの周辺領域ＲＰには、複数のコンタクトＣＣ３０（図１０）が設けられている。コンタクトＣＣ３０は、上述した様に上端において電極ＭＡ３０の接続部１９１に接続され、下端において後述する配線ｍ０等に接続されている。
【0094】
【0095】
配線層Ｍ０は、複数の配線ｍ０を含む。これら複数の配線ｍ０は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。尚、複数の配線ｍ０のうちの一部は、ビット線ＢＬ（図５）として機能する。ビット線ＢＬは、例えば図９及び図１０に示す様に、Ｘ方向に並びＹ方向に延伸する。また、これら複数のビット線ＢＬは、それぞれ、各ストリングユニットＳＵに含まれる一の半導体柱１２０に接続されている。
【0096】
配線層Ｍ１は、複数の配線ｍ１を含む。これら複数の配線ｍ１は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
【0097】
配線層Ｍ２は、複数の第１貼合電極ＰＩ１を含む。これら複数の第１貼合電極ＰＩ１は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等のバリア導電膜ｐＩ１Ｂ及び銅（Ｃｕ）等の金属膜ｐＩ１Ｍの積層膜等を含んでいても良い。
【0098】
［チップＣＰの構造］
チップＣＰは、例えば図８に示す様に、メモリプレーンＭＰに対応してＸ方向に並ぶ４つの周辺回路領域ＲＰＣを備える。周辺回路領域ＲＰＣは、メモリセルアレイ領域ＲＭＣＡに対向する領域のうちの一部に設けられたセンスアンプモジュール領域ＲＳＡＭと、フックアップ領域ＲＨＵに対向する領域に設けられたロウデコーダ領域ＲＲＤと、を備える。また、チップＣＰは、周辺領域ＲＰに対向する領域に設けられた回路領域ＲＣを備える。
チップＣＰは、例えば図８に示す様に、メモリプレーンＭＰに対応してＸ方向に並ぶ４つの周辺回路領域ＲＰＣを備える。周辺回路領域ＲＰＣは、メモリセルアレイ領域ＲＭＣＡに対向する領域のうちの一部に設けられたセンスアンプモジュール領域ＲＳＡＭと、フックアップ領域ＲＨＵに対向する領域に設けられたロウデコーダ領域ＲＲＤと、を備える。また、チップＣＰは、周辺領域ＲＰに対向する領域に設けられた回路領域ＲＣを備える。
【0099】
また、チップＣＰは、例えば図９及び図１０に示す様に、半導体基板２００と、半導体基板２００の上方に設けられたトランジスタ層ＬＴＲと、トランジスタ層ＬＴＲの上方に設けられた複数の配線層Ｍ０´，Ｍ１´，Ｍ２´，Ｍ３´，Ｍ４´と、を備える。
【0100】
半導体基板２００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。例えば図９及び図１０に示す様に、半導体基板２００の表面には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域２００Ｎと、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域２００Ｐと、Ｎ型ウェル領域２００Ｎ及びＰ型ウェル領域２００Ｐが設けられていない半導体基板領域２００Ｓと、絶縁領域２００Ｉと、が設けられている。Ｎ型ウェル領域２００Ｎ、Ｐ型ウェル領域２００Ｐ及び半導体基板領域２００Ｓは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒ、及び、複数のキャパシタ等の一部として機能する。
【0101】
半導体基板２００の上面には、例えば図９及び図１０に示す様に、絶縁層２００Ｇを介して、配線層ＧＣが設けられている。配線層ＧＣは、半導体基板２００の表面と対向する複数の電極ｇｃを含む。また、半導体基板２００の各領域及び配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、コンタクトＣＳに接続されている。
【0102】
半導体基板２００のＮ型ウェル領域２００Ｎ、Ｐ型ウェル領域２００Ｐ及び半導体基板領域２００Ｓは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのチャネル領域、及び、複数のキャパシタの一方の電極等として機能する。
【0103】
配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのゲート電極、及び、複数のキャパシタの他方の電極等として機能する。
【0104】
コンタクトＣＳは、Ｚ方向に延伸し、下端において半導体基板２００又は電極ｇｃの上面に接続されている。コンタクトＣＳと半導体基板２００との接続部分には、図示しないＮ型の不純物又はＰ型の不純物を含む高濃度不純物領域が設けられている。コンタクトＣＳは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0105】
配線層Ｍ０´はトランジスタ層ＬＴＲの上方に設けられる。配線層Ｍ０´は、例えば、タングステン（Ｗ）等の導電性材料を含む配線層である。配線層Ｍ１´は配線層Ｍ０´の上方に設けられる。配線層Ｍ１´は、例えば、銅（Ｃｕ）等の導電性材料を含む配線層である。配線層Ｍ２´は、図９及び図１０においては省略して示しているが、配線層Ｍ１´の上方に設けられる。配線層Ｍ２´は、例えば、銅（Ｃｕ）等の導電性材料を含む配線層である。配線層Ｍ３´は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の導電性材料を含む配線層である。配線層Ｍ４´は、例えば、銅（Ｃｕ）等の導電性材料を含む配線層であり、複数の第２貼合電極ＰＩ２を備える。これら複数の第２貼合電極ＰＩ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜ｐＩ２Ｂ及び銅（Ｃｕ）等の金属膜ｐＩ２Ｍの積層膜等を含んでいても良い。
【0106】
ここで、第１貼合電極ＰＩ１と第２貼合電極ＰＩ２とに銅（Ｃｕ）等の金属膜ｐＩ１Ｍ，ｐＩ２Ｍを用いると、金属膜ｐＩ１Ｍと金属膜ｐＩ２Ｍとが一体化して、互いの境界の確認が困難となる。但し、貼り合せの位置ずれによる第１貼合電極ＰＩ１と第２貼合電極ＰＩ２とを貼り合せた形状の歪み、バリア導電膜ｐＩ１Ｂ，ｐＩ２Ｂの位置ずれ（側面における不連続箇所の発生）により貼り合せ構造が確認できる。また、第１貼合電極ＰＩ１及び第２貼合電極ＰＩ２をダマシン法により形成する場合、それぞれの側面はテーパー形状を有する。このため、第１貼合電極ＰＩ１と第２貼合電極ＰＩ２とを貼り合せた部分におけるＺ方向に沿った断面の形状は、側壁が直線状とはならず、非矩形形状となる。また、第１貼合電極ＰＩ１と第２貼合電極ＰＩ２とを貼り合せた場合、これらを形成する各Ｃｕの底面、側面、及び上面をバリアメタルが覆う構造となる。これに対し、一般的なＣｕを用いた配線層では、Ｃｕの上面にＣｕの酸化防止機能を有する絶縁層（ＳｉＮまたはＳｉＣＮ等）が設けられ、バリアメタルは設けられていない。このため、貼り合せの位置ずれが発生していなくても、一般的な配線層との区別は可能である。
【0107】
【0108】
マイクロパッド領域ＲＭＣＰは、例えば図１３に示す様に、隣接するメモリプレーンＭＰとメモリプレーンＭＰとの間に設けられる。この様なマイクロパッド領域ＲＭＣＰに含まれるマイクロパッド電極ＰＭは、Ｘ方向に並ぶメモリプレーンＭＰとメモリプレーンＭＰの間に設けられる。
【0109】
また、マイクロパッド領域ＲＭＣＰは、Ｘ方向に並ぶメモリプレーンＭＰとメモリプレーンＭＰとの間において、Ｙ方向に複数並んで設けられていても良い。例えば図１３においては、Ｘ方向負側から数えて２番目のメモリプレーンＭＰと３番目のメモリプレーンＭＰの間に、Ｙ方向に並ぶ２つのマイクロパッド領域ＲＭＣＰが図示されている。
【0110】
また、マイクロパッド領域ＲＭＣＰは、例えば図１３に示す様に、チップＣＭのＸ方向の両端側付近にも、設けられていても良い。例えば図１３においては、チップＣＭのＸ方向負側端に、Ｙ方向に並ぶ２つのマイクロパッド領域ＲＭＣＰが設けられている。また、チップＣＭのＸ方向正側端に、Ｙ方向に並ぶ２つのマイクロパッド領域ＲＭＣＰが設けられている。
【0111】
図１３に示す例では、Ｘ方向に並ぶ複数のメモリプレーンＭＰにそれぞれ対応して、導電層ＢＳＬ１０がＸ方向に並んで設けられる。Ｘ方向に並ぶメモリプレーンＭＰとメモリプレーンＭＰの間においては、１又は複数のマイクロパッド領域ＲＭＣＰに対応して、導電層ＢＳＬ２０が設けられる。導電層ＢＳＬ２０は、導電層ＢＳＬ１０とＸ方向に離間して設けられる。
【0112】
尚、導電層ＢＳＬ２０は、例えば、隣り合う導電層ＢＳＬ１０の間に、複数配置されていても良い。この様な場合も、複数の導電層ＢＳＬ２０と導電層ＢＳＬ１０との間には、スリット１８０が形成され、導電層ＢＳＬ１０は、複数の導電層ＢＳＬ２０から分離されている。
【0113】
尚、図１３に示す例では、周辺領域ＲＰは、メモリプレーンＭＰ及びマイクロパッド領域ＲＭＣＰからＹ方向に離間した位置に設けられている。また、図１３に示す例では、周辺領域ＲＰに対応して、導電層ＢＳＬ３０が設けられる。
【0114】
［マイクロパッド領域ＲＭＣＰの詳細な構成例］
次に、マイクロパッド領域ＲＭＣＰの詳細な構成例について、図９、及び、図１４～図１８を参照して説明する。図１４は、マイクロパッド領域ＲＭＣＰにおける配線層ＬＭＡを、Ｚ方向正側から見た上面図である。図１５は、マイクロパッド領域ＲＭＣＰにおける配線層ＬＢＳＬを、Ｚ方向正側から見た上面図である。図１４及び図１５には、図１３に示すマイクロパッド領域ＲＭＣＰの一部を拡大して示している。図１６は、図１４及び図１５のＣ１―Ｃ１´線に沿って切断し、矢印方向（Ｘ方向正側）から見た断面図である。図１７下図及び図１８下図は、図１４及び図１５のＤ１－Ｄ１´線に沿って切断し、矢印方向（Ｙ方向負側）から見た断面図である。図１７上図は、図１７下図のＥ１－Ｅ１´線に沿って切断し、矢印方向（Ｚ方向正側）から見た断面図である。図１８上図は、図１８下図のＦ１－Ｆ１´線に沿って切断し矢印方向（Ｚ方向正側）から見た断面図である。
次に、マイクロパッド領域ＲＭＣＰの詳細な構成例について、図９、及び、図１４～図１８を参照して説明する。図１４は、マイクロパッド領域ＲＭＣＰにおける配線層ＬＭＡを、Ｚ方向正側から見た上面図である。図１５は、マイクロパッド領域ＲＭＣＰにおける配線層ＬＢＳＬを、Ｚ方向正側から見た上面図である。図１４及び図１５には、図１３に示すマイクロパッド領域ＲＭＣＰの一部を拡大して示している。図１６は、図１４及び図１５のＣ１―Ｃ１´線に沿って切断し、矢印方向（Ｘ方向正側）から見た断面図である。図１７下図及び図１８下図は、図１４及び図１５のＤ１－Ｄ１´線に沿って切断し、矢印方向（Ｙ方向負側）から見た断面図である。図１７上図は、図１７下図のＥ１－Ｅ１´線に沿って切断し、矢印方向（Ｚ方向正側）から見た断面図である。図１８上図は、図１８下図のＦ１－Ｆ１´線に沿って切断し矢印方向（Ｚ方向正側）から見た断面図である。
【0115】
電極ＭＡ２０は、例えば図１４及び図１６に示す様に、Ｙ方向に複数並んで設けられている。電極ＭＡ２０は、Ｚ方向正側から見て、Ｘ方向正側及び負側に隣接する配線ＭＡ１０と分離された孤立パターンとして形成されている（図１４）。電極ＭＡ２０は、Ｚ方向正側から見て、例えば略四角形状を有する。
【0116】
【0117】
導電層ＢＳＬ２０には、例えば図１５に示す様に、Ｙ方向に並ぶ複数の開口部２１０が設けられる。開口部２１０は、例えばＺ方向正側から見て略四角形状である。開口部２１０は、例えば、電極ＭＡ２０の一部である接続部２１１を、収容可能な大きさで形成されている。
【0118】
電極ＭＡ２０は、例えば図１７下図に示す様に、コンタクトＣＣ１０の上端と接続される接続部２１１と、Ｚ方向から見て接続部２１１の周囲に設けられた周縁部２１２と、を備える。また、接続部２１１の上面には、マイクロパッド電極ＰＭとして機能するパッド電極領域２１３が設けられている。また、電極ＭＡ２０は、接続部２１１と周縁部２１２との間に設けられた側壁部２１４を備える。
【0119】
接続部２１１は、絶縁層１０３の上面に形成されている（図１７下図）。接続部２１１は、例えば図１８上図に示す様に、Ｘ方向及びＹ方向の中央付近で、コンタクトＣＣ１０と接続されている。接続部２１１は、例えばＸ方向及びＹ方向に延伸する略四角形状である。接続部２１１の上面は、絶縁層１８３に覆われ、メモリダイＭＤの外部には露出していない。
【0120】
周縁部２１２は、配線ＭＡ１０と同様に、絶縁層１８２の上面に形成されている（図１７下図）。周縁部２１２は、例えば、導電層ＢＳＬ２０の上面よりも上方、即ち半導体基板２００（図９）から遠い位置に設けられる（図１７下図）。周縁部２１２は、Ｚ方向正側から見て、接続部２１１と重ならない位置に設けられる。周縁部２１２は、Ｘ方向又はＹ方向に延伸する部分を含む（図１７上図）。周縁部２１２は、その内周部で側壁部２１４と接続されている（図１７下図）。周縁部２１２の上面は、絶縁層１８３に覆われ、メモリダイＭＤの外部には露出していない。
【0121】
側壁部２１４は、半導体基板２００（図９）から遠ざかる方向、例えばＺ方向正側に延伸する（図１７下図）。側壁部２１４は、例えば絶縁層１８２に設けられた開口の内側面に形成されている。側壁部２１４の内周面は、絶縁層１８３に覆われ、メモリダイＭＤの外部には露出していない。
【0122】
尚、図１７及び図１８に示す例では、接続部２１１、周縁部２１２、パッド電極領域２１３、及び、側壁部２１４は、Ｚ方向正側から見て、開口部２１０の内側に形成されている。しかしながら、例えば周縁部２１２の一部は、Ｚ方向正側から見て、開口部２１０の内側から外側にわたって形成されていても良い。
【0123】
尚、電極ＭＡ２０（図１７）の半導体基板２００側の面の少なくとも一部である面ＳＵ＿Ｍ２０Ｕ（図１７）は、Ｚ方向において、導電層ＢＳＬ２０の半導体基板２００と反対側の面である面ＳＵ＿Ｂ２０Ｔ（図１７）よりも、半導体基板２００に近い。
【0124】
【0125】
電極ＭＡ３０は、Ｙ方向正側に隣接する配線ＭＡ１０と、分離された孤立パターンとして形成されている（図１０）。電極ＭＡ３０は、例えば図１３に示すＸ方向に並ぶ複数の外部パッド電極ＰＸに対応して、Ｘ方向に複数並んで設けられている。
【0126】
電極ＭＡ３０と配線ＭＡ１０との間には、例えば絶縁層１８２の一部及び絶縁層１８３の一部が設けられる（図１０）。
【0127】
導電層ＢＳＬ３０には、例えば、Ｘ方向に並ぶ複数の開口部ＢＡが設けられる。開口部ＢＡは、例えば、電極ＭＡ３０の一部である接続部１９１を、収容可能な大きさで形成されている。
【0128】
電極ＭＡ３０は、例えば図１０に示す様に、コンタクトＣＣ３０の上端と接続される接続部１９１と、外部パッド電極ＰＸを形成するパッド電極領域１９３と、これらの周囲に設けられた周縁部１９２と、を備える。
【0129】
接続部１９１は、絶縁層１０３の上面に形成されている（図１０）。接続部１９１は、例えば図１０に示す様に、Ｘ方向及びＹ方向の中央付近で、コンタクトＣＣ３０と接続されている。接続部１９１は、例えばＸ方向及びＹ方向に延伸する略四角形状である。接続部１９１の上面は、絶縁層１８３に覆われ、メモリダイＭＤの外部には露出していない。
【0130】
周縁部１９２は、配線ＭＡ１０と同様に、絶縁層１８２の上面に形成されている（図１０）。周縁部１９２は、例えば、導電層ＢＳＬ２０の上面よりも上方、即ち半導体基板２００から遠い位置に設けられる（図１０）。周縁部１９２は、Ｚ方向正側から見て、接続部１９１と重ならない位置に設けられる。周縁部１９２の上面は、絶縁層１８３に覆われ、メモリダイＭＤの外部には露出していない。
【0131】
パッド電極領域１９３（図１０）は、例えばＺ方向正側から見て、接続部２１１と異なる位置に設けられる。パッド電極領域１９３のＺ方向の位置は、例えば接続部１９１と周縁部１９２の間である。パッド電極領域１９３の上面は、絶縁層１８３に設けられた開口ＴＶを介して、メモリダイＭＤの外部に露出している。このパッド電極領域１９３の露出した部分は、外部パッド電極ＰＸとして機能する。
【0132】
尚、外部パッド電極ＰＸを含む電極ＭＡ３０のＸ方向及びＹ方向の長さは、マイクロパッド電極ＰＭを含む電極ＭＡ２０のＸ方向及びＹ方向の長さより、大きくても良い。
【0133】
［製造方法］
次に、図１９～図２８を参照して、第１実施形態に係るメモリダイＭＤの製造方法について説明する。図１９～図２１、図２３、図２５、及び、図２７は、同製造方法について説明するための模式的な断面図であり、図９に対応する断面を示している。図２２、図２４、図２６、及び、図２８は、同製造方法について説明するための模式的な断面図であり、図１０に対応する断面を示している。
次に、図１９～図２８を参照して、第１実施形態に係るメモリダイＭＤの製造方法について説明する。図１９～図２１、図２３、図２５、及び、図２７は、同製造方法について説明するための模式的な断面図であり、図９に対応する断面を示している。図２２、図２４、図２６、及び、図２８は、同製造方法について説明するための模式的な断面図であり、図１０に対応する断面を示している。
【0134】
メモリダイＭＤの製造に際しては、まず、チップＣＭ及びチップＣＰを製造する。
【0135】
次に、図１９に示す通り、チップＣＭが形成されたウェハと、チップＣＰが形成されたウェハとを、第１貼合電極Ｐ１１と第２貼合電極Ｐ１２とが接続されるように位置合わせして貼合する。この貼合工程では、例えば、一方のウェハを他方のウェハに向かって押し付けることによって両者を密着させ、熱処理等を行う。これにより、第１貼合電極ＰＩ１及び第２貼合電極ＰＩ２を介して、チップＣＭが形成されたウェハが、チップＣＰが形成されたウェハに貼合される。
【0136】
次に、例えば図２０に示す様に、チップＣＭに含まれる基板１００を除去し、酸化シリコン（ＳｉＯ２）等の絶縁層１０４を露出させる。絶縁層１０４は、例えば絶縁層１８２（図９、図１０）の一部である。この工程は、例えば、グラインディング加工及びＣＭＰ（Chemical Mechanical Polishing）等の方法によって行う。
【0137】
次に、例えば図２１及び図２２に示す様に、絶縁層１０４の上にレジストを塗布し、フォトエッチングの手法により図示しないマスクを形成して、絶縁層１０４及び導電層ＢＳＬ１０´に、開口ＯＰ１０及び開口１８０´等（図２１）、並びに、開口ＯＰ１３及び開口１８１´等（図２２）を形成する。これにより、導電層ＢＳＬ１０、導電層ＢＳＬ２０、及び、導電層ＢＳＬ３０を形成する。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行う。
【0138】
次に、例えば図２３及び図２４に示す様に、絶縁層１０４の上面、開口ＯＰ１０及び開口１８０´（図２３）の内部、並びに、開口ＯＰ１３及び開口１８１´（図２４）の内部に、酸化シリコン（ＳｉＯ２）等の絶縁層１８２´を形成する。これにより、スリット１８０（図２３）及びスリット１８１（図２４）を形成する。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行う。
【0139】
次に、例えば図２５及び図２６に示す様に、絶縁層１８２´の上にレジストを塗布し、フォトエッチングの手法により図示しないマスクを形成して、絶縁層１８２、開口Ｖ１０´、開口ＯＰ１１（図２５）、及び、ＯＰ１４（図２６）を形成する。これにより、開口ＯＰ１１の底面においてコンタクトＣＣ１０の上端部が露出する（図２５）。また、開口ＯＰ１４の底面においてコンタクトＣＣ３０の上端部が露出する（図２６）。また、開口Ｖ１０´の底面において導電層ＢＳＬ１０が露出する。この工程は、例えば、ＲＩＥ等の方法によって行う。
【0140】
次に、例えば図２７及び図２８に示す様に、開口ＯＰ１１の内側面及び底面（図２７）、開口ＯＰ１３及び開口ＯＰ１４の内側面及び底面（図２８）、開口Ｖ１０´の内部、並びに、絶縁層１８２の上面に、配線ＭＡ１０、電極ＭＡ２０、及び、電極ＭＡ３０と同様の材料を含む導電層を形成する。また、フォトエッチングの手法により、配線ＭＡ１０、電極ＭＡ２０、及び、電極ＭＡ３０を含む所定の配線パターンを形成する。この工程は、例えばＣＶＤ、ＲＩＥ等の方法によって行う。
【0141】
次に、配線ＭＡ１０、電極ＭＡ２０、及び、電極ＭＡ３０等の上面に、絶縁層１８３を形成し、電極ＭＡ３０の上部に開口ＴＶを形成する。この工程は、例えば、ＣＶＤ、ＣＭＰ、及び、ＲＩＥ等の方法によって行う。これにより、図９及び図１０に示した様な構造が形成される。
【0142】
［マイクロパッド電極ＰＭを用いた評価及び解析方法］
図２９は、マイクロパッド電極ＰＭを用いた評価及び解析方法について説明するための、模式的な断面図である。
図２９は、マイクロパッド電極ＰＭを用いた評価及び解析方法について説明するための、模式的な断面図である。
【0143】
複数のマイクロパッド電極ＰＭは、それぞれ例えば、チップＣＰ中に形成された所定の回路、配線、トランジスタ等へ接続されている。
【0144】
評価及び解析に際しては、例えば図２９に示す様に、絶縁層１８３の一部を除去し、開口ＯＰ１２を形成することにより、マイクロパッド電極ＰＭの表面を露出させる。検査対象以外のメモリダイＭＤのマイクロパッド電極ＰＭは、基本的には開口されない。絶縁層１８３に開口ＯＰ１２を形成した後、スパッタ等の手段により、絶縁層１８３の上面に、マイクロパッド電極ＰＭと導通する導電部材を形成しても良い。次に、電圧計、電流計等の機能を有するテスト装置の検査プローブを、マイクロパッド電極ＰＭ又はこれと導通する導電部材と接触させ、電圧、電流等の測定を行う。測定に際しては、外部パッド電極ＰＸ（図６）を介してメモリダイＭＤに信号等を入力し、メモリダイＭＤに、読出動作、書込動作等を実行させても良い。これにより、メモリダイＭＤ中の配線等の、読出動作、書込動作実行時の電圧等を測定することが可能である。
【0145】
［効果］
マイクロパッド電極ＰＭを含む電極ＭＡ２０は、ソース線ＳＬの補助配線である配線ＭＡ１０等と同時に形成される。よって、比較的容易にマイクロパッド電極ＰＭを形成することができる。
マイクロパッド電極ＰＭを含む電極ＭＡ２０は、ソース線ＳＬの補助配線である配線ＭＡ１０等と同時に形成される。よって、比較的容易にマイクロパッド電極ＰＭを形成することができる。
【0146】
また、マイクロパッド電極ＰＭは、アルミニウム等の低抵抗材料から構成される。よって、比較的接触抵抗の低い解析用パッドを提供可能である。
【0147】
また、マイクロパッド電極ＰＭは、ポリイミド等の絶縁層１８３を除去するだけで表面に露出させることができる。よって、比較的容易に評価及び解析を行うことができる。
【0148】
【0149】
図３０は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【0150】
本実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。しかしながら、本実施形態に係る半導体記憶装置は、マイクロパッド領域ＲＭＣＰ（図９）のかわりにマイクロパッド領域ＲＭＣＰ２（図３０）を備える。また、本実施形態に係る半導体記憶装置は、基体層ＬＳＢ（図９）のかわりに、基体層ＬＳＢ２（図３０）を備える。
【0151】
基体層ＬＳＢ２は、例えば図３０に示す様に、チップＣＭの裏面に設けられた絶縁層１８９と、絶縁層１８９の下方に設けられた配線層ＬＭＡ２と、配線層ＬＭＡ２の下方に設けられた絶縁層１９０と、絶縁層１９０の下方に設けられた配線層ＬＢＳＬ２と、を備える。
【0152】
絶縁層１８９は、例えば、絶縁層１８３と同様の材料を含む。
【0153】
配線層ＬＭＡ２は、基本的には、配線層ＬＭＡ（図９）と同様に構成されている。しかしながら、配線層ＬＭＡ２は、マイクロパッド領域ＲＭＣＰ２において、複数の電極ＭＡ２０のかわりに、導電層ＭＡ２１（図３０）を含む。
【0154】
導電層ＭＡ２１（図３０）は、コンタクトＣＣ１０から電気的に絶縁されている。導電層ＭＡ２１は、チップＣＰ中の構成から電気的に絶縁されている。
【0155】
【0156】
導電層ＭＡ２１は、例えばアルミニウム（Ａｌ）等の導電性材料を含む。
【0157】
絶縁層１９０は、例えば、絶縁層１８２（図９）と同様の材料を含む。
【0158】
配線層ＬＢＳＬ２は、基本的には、配線層ＬＢＳＬ（図９）と同様に構成されている。しかしながら、配線層ＬＢＳＬ２は、マイクロパッド領域ＲＭＣＰ２において、導電層ＢＳＬ２０（図９）のかわりに、導電部材ＢＳＬ２１及び導電部材ＢＳＬ４０（図３０）を含む。
【0159】
導電部材ＢＳＬ２１は、開口部３１０（図３０）を有する。導電部材ＢＳＬ２１は、複数の半導体柱１２０、コンタクトＣＣ１０等の、メモリセルアレイ層ＬＭＣＡが含む構成から電気的に絶縁されている。導電部材ＢＳＬ２１は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物が注入された多結晶シリコン（Ｓｉ）等の半導体層を含む。
【0160】
尚、導電部材ＢＳＬ２１及び導電層ＢＳＬ１０の間には、スリット１８０（図３０）が設けられ、このスリット１８０には、絶縁層１９０の一部が設けられる。導電部材ＢＳＬ２１と導電層ＢＳＬ１０とは、互いに電気的に絶縁されている。
【0161】
導電部材ＢＳＬ４０は、導電部材ＢＳＬ２１の開口部３１０の内側に設けられている。導電部材ＢＳＬ４０は、複数のコンタクトＣＣ１０の一端に接続されている。導電部材ＢＳＬ４０は、例えば複数のコンタクトＣＣ１０等を介して、チップＣＰ中の構成に電気的に接続されている。導電部材ＢＳＬ４０は、マイクロパッド電極ＰＭ２として機能する。導電部材ＢＳＬ４０は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物が注入された多結晶シリコン（Ｓｉ）等の半導体層を含む。
【0162】
マイクロパッド電極ＰＭ２は、マイクロパッド電極ＰＭと同様に、メモリダイＭＤ内部の回路、配線、トランジスタ等の評価及び解析を行うためのパッド電極である。
【0163】
尚、導電部材ＢＳＬ４０のＸ方向における長さＸＢ４０（図３０）は、導電層ＢＳＬ１０のＸ方向における長さＸＢ１０（図１３）よりも小さい。また、同様に、導電部材ＢＳＬ４０のＹ方向における長さは、導電層ＢＳＬ１０のＹ方向における長さよりも小さい。
【0164】
［マイクロパッド領域ＲＭＣＰ２の配置例］
マイクロパッド領域ＲＭＣＰ２は、基本的には、図１３を参照して説明したマイクロパッド領域ＲＭＣＰと同様に配置される。
マイクロパッド領域ＲＭＣＰ２は、基本的には、図１３を参照して説明したマイクロパッド領域ＲＭＣＰと同様に配置される。
【0165】
例えば、この様なマイクロパッド領域ＲＭＣＰ２に含まれるマイクロパッド電極ＰＭ２は、Ｘ方向に並ぶメモリプレーンＭＰとメモリプレーンＭＰの間に設けられる。
【0166】
また、図１３に示す導電層ＢＳＬ２０の配置例と同様に、Ｘ方向に並ぶメモリプレーンＭＰとメモリプレーンＭＰの間において、１又は複数のマイクロパッド領域ＲＭＣＰ２に対応して、導電部材ＢＳＬ２１（図３０）が設けられる。導電部材ＢＳＬ２１は、導電層ＢＳＬ１０とＸ方向に離間して設けられる。
【0167】
尚、導電部材ＢＳＬ２１は、例えば、Ｘ方向に隣り合う２つの導電層ＢＳＬ１０の間に、複数配置されていても良い。この様な場合も、複数の導電部材ＢＳＬ２１と導電層ＢＳＬ１０との間には、スリット１８０が形成され、導電層ＢＳＬ１０は、複数の導電部材ＢＳＬ２１から分離されている。
【0168】
［マイクロパッド領域ＲＭＣＰ２の詳細な構成例］
次に、マイクロパッド領域ＲＭＣＰ２の詳細な構成例について、図３０～図３５を参照して説明する。図３１は、マイクロパッド領域ＲＭＣＰ２の配線層ＬＭＡ２を、Ｚ方向正側から見た上面図である。図３２は、マイクロパッド領域ＲＭＣＰ２の配線層ＬＢＳＬ２を、Ｚ方向正側から見た上面図である。図３３は、図３１及び図３２のＣ２―Ｃ２´線に沿って切断し、矢印方向（Ｘ方向正側）から見た断面図である。図３４下図及び図３５下図は、図３１及び図３２のＤ２－Ｄ２´線に沿って切断し、矢印方向（Ｙ方向負側）から見た断面図である。図３４上図は、図３１下図のＥ２－Ｅ２´線に沿って切断し、矢印方向（Ｚ方向正側）から見た断面図である。図３５上図は、図３２下図のＦ２－Ｆ２´線に沿って切断し、矢印方向（Ｚ方向正側）から見た断面図である。
次に、マイクロパッド領域ＲＭＣＰ２の詳細な構成例について、図３０～図３５を参照して説明する。図３１は、マイクロパッド領域ＲＭＣＰ２の配線層ＬＭＡ２を、Ｚ方向正側から見た上面図である。図３２は、マイクロパッド領域ＲＭＣＰ２の配線層ＬＢＳＬ２を、Ｚ方向正側から見た上面図である。図３３は、図３１及び図３２のＣ２―Ｃ２´線に沿って切断し、矢印方向（Ｘ方向正側）から見た断面図である。図３４下図及び図３５下図は、図３１及び図３２のＤ２－Ｄ２´線に沿って切断し、矢印方向（Ｙ方向負側）から見た断面図である。図３４上図は、図３１下図のＥ２－Ｅ２´線に沿って切断し、矢印方向（Ｚ方向正側）から見た断面図である。図３５上図は、図３２下図のＦ２－Ｆ２´線に沿って切断し、矢印方向（Ｚ方向正側）から見た断面図である。
【0169】
【0170】
導電層ＭＡ２１は、例えば図３３に示す様に、隣り合う複数の導電部材ＢＳＬ４０それぞれの、半導体基板２００と反対側の面ＳＵ＿Ｂ４０Ｔを、全面にわたって覆う。
【0171】
導電部材ＢＳＬ２１には、例えば図３２に示す様に、Ｙ方向に並ぶ複数の開口部３１０が設けられる。開口部３１０は、例えばＺ方向正側から見て略四角形状である。開口部３１０は、例えば、導電部材ＢＳＬ４０を、収容可能な大きさで形成されている。
【0172】
導電部材ＢＳＬ４０は、例えば図３２及び図３３に示す様に、Ｙ方向に複数並んで設けられる。導電部材ＢＳＬ４０は、Ｚ方向正側から見て、周囲の導電部材ＢＳＬ２１と分離された孤立パターンとして形成されている（図３２）。導電部材ＢＳＬ４０は、Ｚ方向正側から見て、例えば略四角形状を有する。
【0173】
導電部材ＢＳＬ４０と導電部材ＢＳＬ２１との間には、絶縁層１９０の一部が設けられる（図３３）。
【0174】
導電部材ＢＳＬ４０は、例えば図３４下図に示す様に、コンタクトＣＣ１０の上端と接続される接続部３１１として機能する。また、接続部３１１の上面には、マイクロパッド電極ＰＭ２として機能するパッド電極領域３１３が設けられている。
【0175】
接続部３１１は、絶縁層１０３の上面に形成されている（図３４下図）。接続部３１１は、Ｘ方向及びＹ方向の中央付近で、コンタクトＣＣ１０と接続されている。接続部３１１は、例えばＸ方向及びＹ方向に延伸する略四角形状である。接続部３１１の上面は、絶縁層１８９に覆われ、メモリダイＭＤの外部には露出していない。
【0176】
［製造方法］
次に、図２２、図２４、図２６、及び、図２８、並びに、図３６～図３８を参照して、第２実施形態に係るメモリダイＭＤの製造方法について説明する。図３６～図３８は、同製造方法について説明するための模式的な断面図であり、図３０に対応する断面を示している。尚、図２２、図２４、図２６、及び、図２８に示す絶縁層１８２及び絶縁層１８３は、本実施形態の製造方法の説明においては、それぞれ絶縁層１９０及び絶縁層１８９と読み替えるものとする。
次に、図２２、図２４、図２６、及び、図２８、並びに、図３６～図３８を参照して、第２実施形態に係るメモリダイＭＤの製造方法について説明する。図３６～図３８は、同製造方法について説明するための模式的な断面図であり、図３０に対応する断面を示している。尚、図２２、図２４、図２６、及び、図２８に示す絶縁層１８２及び絶縁層１８３は、本実施形態の製造方法の説明においては、それぞれ絶縁層１９０及び絶縁層１８９と読み替えるものとする。
【0177】
本実施形態に係るメモリダイＭＤは、基本的には第１実施形態に係るメモリダイＭＤと同様に製造される。しかしながら、本実施形態に係るメモリダイＭＤの製造方法では、図１９及び図２０を参照して説明した工程の次に、図２２、図２４、図２６、及び、図２８、並びに、図３６～図３８に示す工程を行う。
【0178】
例えば図３６及び図２２に示す工程では、絶縁層１０４（図２０）の上にレジストを塗布し、フォトエッチングの手法により図示しないマスクを形成して、絶縁層１０４及び導電層ＢＳＬ１０´（図２０）に、開口ＯＰ２１及び開口１８０´等（図３６）、並びに、開口ＯＰ１３及び開口１８１´等（図２２）を形成する。これにより、導電層ＢＳＬ１０、導電部材ＢＳＬ２１、導電層ＢＳＬ３０、及び、導電部材ＢＳＬ４０を形成する。この工程は、例えば、ＲＩＥ等の方法によって行う。
【0179】
次に、例えば図３７及び図２４に示す様に、絶縁層１０４の上面、開口ＯＰ２１及び開口１８０´の内部（図３７）、並びに、開口ＯＰ１３及び開口１８１´の内部（図２４）に、絶縁層１９０を形成する。これにより、開口部３１０、スリット１８０、及び、スリット１８１を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0180】
また、例えば図３７及び図２６に示す様に、図２５を参照して説明した工程と同様に、開口Ｖ１０´及びＯＰ１４（図２６）を形成する。これにより、開口Ｖ１０´の底面において導電層ＢＳＬ１０が露出する。また、開口ＯＰ１４の底面においてコンタクトＣＣ３０の上端部が露出する（図２６）。
【0181】
次に、例えば図３８及び図２８に示す様に、開口Ｖ１０´の内部及び絶縁層１９０の上面、並びに、開口ＯＰ１３及び開口ＯＰ１４の内側面及び底面（図２８）に、配線ＭＡ１０等と同様の材料を含む導電層を形成する。次に、フォトエッチングの手法により図示しないマスクを形成して、配線ＭＡ１０、導電層ＭＡ２１、及び、電極ＭＡ３０を含む所定の配線パターンを形成する。この工程は、例えばＣＶＤ等の方法によって行う。
【0182】
次に、導電層ＭＡ２１の上面に、絶縁層１８９を形成する。この工程は、例えば、ＣＶＤ及びＣＭＰ等の方法によって行う。これにより、図３０に示した様な構造が形成される。
【0183】
［マイクロパッド電極ＰＭ２を用いた評価及び解析方法］
図３９は、マイクロパッド電極ＰＭ２を用いた評価及び解析方法について説明するための、模式的な断面図である。
図３９は、マイクロパッド電極ＰＭ２を用いた評価及び解析方法について説明するための、模式的な断面図である。
【0184】
マイクロパッド電極ＰＭ２は、基本的にはマイクロパッド電極ＰＭと同様に、所定の回路、配線、トランジスタ等へ接続されている。
【0185】
また評価及び解析時、マイクロパッド電極ＰＭ２は、マイクロパッド電極ＰＭと同様に開口され、検査に使用される。
【0186】
マイクロパッド電極ＰＭ２の開口に際しては、例えば図３９に示す様に、絶縁層１８９の一部、導電層ＭＡ２１の一部、絶縁層１９０の一部を除去し、開口ＯＰ２２を形成することにより、マイクロパッド電極ＰＭ２の表面を露出させる。検査対象以外のメモリダイＭＤのマイクロパッド電極ＰＭ２は、基本的には開口されない。
【0187】
［効果］
メモリダイＭＤ（図６）の長手方向の中央付近には、チップを曲げた際の応力が集中しやすい。図１３に示す様なチップＣＭを貼合したメモリダイＭＤにおいて、チップの長手方向であるＸ方向の中央付近にマイクロパッド領域ＲＭＣＰ２が設けられた場合、マイクロパッド領域ＲＭＣＰ２に曲げ応力が集中する場合がある。マイクロパッド領域ＲＭＣＰ２の裏面側表層付近に、構造上の凹凸が形成されている場合、そのような部分からメモリダイＭＤの破断が起こりやすいことがある。
メモリダイＭＤ（図６）の長手方向の中央付近には、チップを曲げた際の応力が集中しやすい。図１３に示す様なチップＣＭを貼合したメモリダイＭＤにおいて、チップの長手方向であるＸ方向の中央付近にマイクロパッド領域ＲＭＣＰ２が設けられた場合、マイクロパッド領域ＲＭＣＰ２に曲げ応力が集中する場合がある。マイクロパッド領域ＲＭＣＰ２の裏面側表層付近に、構造上の凹凸が形成されている場合、そのような部分からメモリダイＭＤの破断が起こりやすいことがある。
【0188】
本実施形態においては、例えばマイクロパッド領域ＲＭＣＰ２においては、裏面側表層付近の絶縁層１８９、導電層ＭＡ２１、及び、絶縁層１９０が、それぞれ平坦に形成されてている（図３０）。この様な構造により、マイクロパッド領域ＲＭＣＰ２に曲げ応力が集中した場合であっても、マイクロパッド領域ＲＭＣＰ２からのメモリダイＭＤの破断を防ぐことができる。
【0189】
また、マイクロパッド電極ＰＭ２として機能する導電部材ＢＳＬ４０は、ソース線ＳＬとして機能する導電層ＢＳＬ１０と同時に形成される（図３６）。よって、比較的容易にマイクロパッド電極ＰＭ２を形成することができる。
【0190】
［その他の実施形態］
以上、第１実施形態及び第２実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。
以上、第１実施形態及び第２実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。
【0191】
例えば、以上の説明では、隣接するメモリプレーンＭＰとメモリプレーンＭＰの間等に、マイクロパッド領域ＲＭＣＰ及びマイクロパッド領域ＲＭＣＰ２が配置される例（図１３）について説明した。しかしながら、マイクロパッド領域ＲＭＣＰ及びマイクロパッド領域ＲＭＣＰ２の配置は、適宜調整可能である。
【0192】
図４０は、チップＣＭにおけるマイクロパッド領域ＲＭＣＰ及びマイクロパッド領域ＲＭＣＰ２の配置例を示す上面図である。図４０においては、マイクロパッド領域ＲＭＣＰ又はマイクロパッド領域ＲＭＣＰ２をマイクロパッド領域ＲＭＣＰ３と表記する。
【0193】
マイクロパッド領域ＲＭＣＰ３は、例えば図４０に示す様に、隣接するメモリプレーンＭＰとメモリプレーンＭＰとの間、及び、チップＣＭのＸ方向の両端側だけでなく、チップＣＭのＹ方向正側端の付近、及び、メモリプレーンＭＰと周辺領域ＲＰとの間に、設けられていても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0194】
１１０…導電層、１２０…半導体柱、１３２…電荷蓄積層、１８３…絶縁層、２００…半導体基板、ＬＭＡ…配線層、ＬＢＳＬ…配線層、ＬＭＣＡ…メモリセルアレイ層、ＣＣ１０…コンタクト、ＣＣ３０…コンタクト、ＢＳＬ１０…導電層、ＢＳＬ２０…導電層、ＢＳＬ３０…導電層、ＭＡ２０…電極、ＭＡ３０…電極。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】