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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024172249
(43)【公開日】2024-12-12
(54)【発明の名称】ゲート駆動回路
(51)【国際特許分類】
H02M 1/08 20060101AFI20241205BHJP
【ＦＩ】
H02M1/08 A
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2023089834
(22)【出願日】2023-05-31
(71)【出願人】
【識別番号】000106276
【氏名又は名称】サンケン電気株式会社
(74)【代理人】
【識別番号】100083806
【弁理士】
【氏名又は名称】三好 秀和
(74)【代理人】
【識別番号】100101247
【弁理士】
【氏名又は名称】高橋 俊一
(74)【代理人】
【識別番号】100095500
【弁理士】
【氏名又は名称】伊藤 正和
(74)【代理人】
【識別番号】100098327
【弁理士】
【氏名又は名称】高松 俊雄
(72)【発明者】
【氏名】町田 修
【テーマコード（参考）】
5H740
【Ｆターム（参考）】
5H740AA05
5H740BA11
5H740BA12
5H740BB08
5H740BB10
5H740BC01
5H740BC02
5H740HH06
5H740JA01
5H740JB02
5H740KK01
5H740LL01
(57)【要約】
【課題】短絡耐性及びターンオンスイッチの高速化の両立を効果的に実現することが可能なパワー半導体素子のゲート駆動回路を提供する。
【解決手段】ゲート駆動回路１０は、第１スイッチＳ１と、第２スイッチＳ２と、を備える。また、ゲート駆動回路１０は、パワー半導体素子Ｑ０を駆動する第１半導体素子Ｑ１及び第２半導体素子Ｑ２を備える。さらに、ゲート駆動回路１０は、第１半導体素子Ｑ１、第２半導体素子Ｑ２、第１スイッチＳ１、及び第２スイッチＳ２のオンオフを制御する制御部１００を備える。制御部１００は、第１スイッチＳ１がオン、及び第２スイッチＳ２がオフの状態で、第２半導体素子Ｑ２をオンからオフに制御した後、第１半導体素子Ｑ１をオンさせることで、パワー半導体素子Ｑ０をターンオンさせる。また制御部１００は、ターンオンした後、所定の期間経過後に、第２スイッチＳ２をオンにし、その後、第１スイッチＳ１をオフにする。
【選択図】図１
【解決手段】ゲート駆動回路１０は、第１スイッチＳ１と、第２スイッチＳ２と、を備える。また、ゲート駆動回路１０は、パワー半導体素子Ｑ０を駆動する第１半導体素子Ｑ１及び第２半導体素子Ｑ２を備える。さらに、ゲート駆動回路１０は、第１半導体素子Ｑ１、第２半導体素子Ｑ２、第１スイッチＳ１、及び第２スイッチＳ２のオンオフを制御する制御部１００を備える。制御部１００は、第１スイッチＳ１がオン、及び第２スイッチＳ２がオフの状態で、第２半導体素子Ｑ２をオンからオフに制御した後、第１半導体素子Ｑ１をオンさせることで、パワー半導体素子Ｑ０をターンオンさせる。また制御部１００は、ターンオンした後、所定の期間経過後に、第２スイッチＳ２をオンにし、その後、第１スイッチＳ１をオフにする。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１の端子が第１外部端子に接続され、第２の端子が第２外部端子に接続されたパワー半導体素子を駆動するための駆動回路であって、
第１の電圧を供給する第１補助電源と、
第２の電圧を供給する第２補助電源と、
前記第１補助電源及び前記第２補助電源に挟まれたゼロ電位である第１ノードと、
前記第２の端子と、前記第１ノードとの間に設けられた、第１スイッチと、
前記第２外部端子と、前記第１ノードとの間に設けられた、第２スイッチと、
第４の端子が前記第１補助電源の正極側に接続され、第５の端子が前記パワー半導体素子の第３の端子に接続された第１半導体素子と、
第６の端子が前記第２補助電源の負極側に接続され、第７の端子が前記パワー半導体素子の前記第３の端子に接続された第２半導体素子と、
前記第１半導体素子、前記第２半導体素子、前記第１スイッチ、及び前記第２スイッチのオンオフを制御する制御部と、を備え、
前記制御部は、前記第１スイッチがオン、及び前記第２スイッチがオフの状態で、前記第２半導体素子をオンからオフに制御した後、前記第１半導体素子をオンさせることで、前記パワー半導体素子をターンオンさせ、
前記制御部は、前記パワー半導体素子がターンオンした後、所定の期間経過後に、前記第２スイッチをオンにし、その後、前記第１スイッチをオフにする、ゲート駆動回路。
第１の電圧を供給する第１補助電源と、
第２の電圧を供給する第２補助電源と、
前記第１補助電源及び前記第２補助電源に挟まれたゼロ電位である第１ノードと、
前記第２の端子と、前記第１ノードとの間に設けられた、第１スイッチと、
前記第２外部端子と、前記第１ノードとの間に設けられた、第２スイッチと、
第４の端子が前記第１補助電源の正極側に接続され、第５の端子が前記パワー半導体素子の第３の端子に接続された第１半導体素子と、
第６の端子が前記第２補助電源の負極側に接続され、第７の端子が前記パワー半導体素子の前記第３の端子に接続された第２半導体素子と、
前記第１半導体素子、前記第２半導体素子、前記第１スイッチ、及び前記第２スイッチのオンオフを制御する制御部と、を備え、
前記制御部は、前記第１スイッチがオン、及び前記第２スイッチがオフの状態で、前記第２半導体素子をオンからオフに制御した後、前記第１半導体素子をオンさせることで、前記パワー半導体素子をターンオンさせ、
前記制御部は、前記パワー半導体素子がターンオンした後、所定の期間経過後に、前記第２スイッチをオンにし、その後、前記第１スイッチをオフにする、ゲート駆動回路。
【請求項2】
第１の端子が第１外部端子に接続され、第２の端子が第２外部端子に接続されたパワー半導体素子を駆動するための駆動回路であって、
負極側が前記第２外部端子に接続され、正極側から第１の電圧を供給する第１補助電源と、
正極側が前記第２外部端子に接続され、負極側から第２の電圧を供給する第２補助電源と、
負極側が前記第２の端子に接続され、正極側から第３の電圧を供給する補助電圧供給源と、
前記第２外部端子に接続され、前記第１補助電源の負極側及び前記第２補助電源の正極側に位置し、ゼロ電位である第１ノードと、
第４の端子が前記第１補助電源の正極側に接続され、第５の端子が前記パワー半導体素子の第３の端子に接続された第１半導体素子と、
第６の端子が前記第２補助電源の負極側に接続され、第７の端子が前記パワー半導体素子の前記第３の端子に接続された第２半導体素子と、
第８の端子が前記補助電圧供給源に接続され、第９の端子が前記パワー半導体素子の前記第３の端子に接続された第３半導体素子と、
前記第１半導体素子、前記第２半導体素子、及び前記第３半導体素子のオンオフを制御する制御部と、を備え、
前記制御部は、前記第２半導体素子をオンからオフにした後、前記第３半導体素子をオフから所定の期間オンにし、前記第３半導体素子がオンの状態である期間に前記第１半導体素子をオンさせることで、前記第３半導体素子をオフさせた後も前記パワー半導体素子のオン状態を維持する、ゲート駆動回路。
負極側が前記第２外部端子に接続され、正極側から第１の電圧を供給する第１補助電源と、
正極側が前記第２外部端子に接続され、負極側から第２の電圧を供給する第２補助電源と、
負極側が前記第２の端子に接続され、正極側から第３の電圧を供給する補助電圧供給源と、
前記第２外部端子に接続され、前記第１補助電源の負極側及び前記第２補助電源の正極側に位置し、ゼロ電位である第１ノードと、
第４の端子が前記第１補助電源の正極側に接続され、第５の端子が前記パワー半導体素子の第３の端子に接続された第１半導体素子と、
第６の端子が前記第２補助電源の負極側に接続され、第７の端子が前記パワー半導体素子の前記第３の端子に接続された第２半導体素子と、
第８の端子が前記補助電圧供給源に接続され、第９の端子が前記パワー半導体素子の前記第３の端子に接続された第３半導体素子と、
前記第１半導体素子、前記第２半導体素子、及び前記第３半導体素子のオンオフを制御する制御部と、を備え、
前記制御部は、前記第２半導体素子をオンからオフにした後、前記第３半導体素子をオフから所定の期間オンにし、前記第３半導体素子がオンの状態である期間に前記第１半導体素子をオンさせることで、前記第３半導体素子をオフさせた後も前記パワー半導体素子のオン状態を維持する、ゲート駆動回路。
【請求項3】
前記補助電圧供給源は、前記第１補助電源とは異なる電源であって、負極側が前記パワー半導体素子の前記第２の端子に接続された第３補助電源である、請求項２に記載のゲート駆動回路。
【請求項4】
前記補助電圧供給源は、コンデンサで構成され、
アノードが前記第１補助電源の正極側に接続され、カソードが前記コンデンサ及び前記第３半導体素子の前記第８の端子に接続された補助ダイオードをさらに備える、請求項２に記載のゲート駆動回路。
アノードが前記第１補助電源の正極側に接続され、カソードが前記コンデンサ及び前記第３半導体素子の前記第８の端子に接続された補助ダイオードをさらに備える、請求項２に記載のゲート駆動回路。
【請求項5】
前記補助ダイオードと直列に接続された補助抵抗をさらに備える、請求項４に記載のゲート駆動回路。
【請求項6】
前記第１半導体素子の前記第５の端子と、前記パワー半導体素子の前記第３の端子との間に設けられた第１ゲート抵抗をさらに備える、請求項２に記載のゲート駆動回路。
【請求項7】
前記第１半導体素子の前記第５の端子と、前記パワー半導体素子の前記第３の端子との間に設けられ、アノード側が前記第５の端子と電気的に接続され、前記第１ゲート抵抗と直列に接続された第１ダイオードをさらに備える、請求項６に記載のゲート駆動回路。
【請求項8】
前記第２半導体素子の前記第７の端子と、前記パワー半導体素子の前記第３の端子との間に設けられた第２ゲート抵抗、及び／又は、
前記第３半導体素子の前記第９の端子と、前記パワー半導体素子の前記第３の端子との間に設けられた第３ゲート抵抗、をさらに備える、請求項６又は７に記載のゲート駆動回路。
前記第３半導体素子の前記第９の端子と、前記パワー半導体素子の前記第３の端子との間に設けられた第３ゲート抵抗、をさらに備える、請求項６又は７に記載のゲート駆動回路。
【請求項9】
第１の端子が第１外部端子に接続され、第２の端子が第２外部端子に接続されたパワー半導体素子を駆動するための駆動回路であって、
負極側が前記第２外部端子に接続され、正極側から第１の電圧を供給する第１補助電源と、
正極側が前記第２外部端子に接続され、負極側から第２の電圧を供給する第２補助電源と、
前記第１補助電源及び前記第２補助電源に挟まれたゼロ電位である第１ノードと、
前記第１補助電源の正極側に接続された補助抵抗と、
前記補助抵抗と直列に接続された補助ダイオードと、
前記補助ダイオードのカソードと、前記パワー半導体素子の前記第２の端子の間に設けられたコンデンサと、
第４の端子が前記補助ダイオードのカソードに接続され、第５の端子が前記パワー半導体素子の第３の端子に接続された第１半導体素子と、
第６の端子が前記第２補助電源の負極側に接続され、第７の端子が前記パワー半導体素子の前記第３の端子に接続された第２半導体素子と、
前記第１半導体素子及び前記第２半導体素子のオンオフを制御する制御部と、を備え、
前記制御部は、前記第２半導体素子をオンからオフにした後、前記第１半導体素子をオンさせることで、前記パワー半導体素子をターンオンさせる、ゲート駆動回路。
負極側が前記第２外部端子に接続され、正極側から第１の電圧を供給する第１補助電源と、
正極側が前記第２外部端子に接続され、負極側から第２の電圧を供給する第２補助電源と、
前記第１補助電源及び前記第２補助電源に挟まれたゼロ電位である第１ノードと、
前記第１補助電源の正極側に接続された補助抵抗と、
前記補助抵抗と直列に接続された補助ダイオードと、
前記補助ダイオードのカソードと、前記パワー半導体素子の前記第２の端子の間に設けられたコンデンサと、
第４の端子が前記補助ダイオードのカソードに接続され、第５の端子が前記パワー半導体素子の第３の端子に接続された第１半導体素子と、
第６の端子が前記第２補助電源の負極側に接続され、第７の端子が前記パワー半導体素子の前記第３の端子に接続された第２半導体素子と、
前記第１半導体素子及び前記第２半導体素子のオンオフを制御する制御部と、を備え、
前記制御部は、前記第２半導体素子をオンからオフにした後、前記第１半導体素子をオンさせることで、前記パワー半導体素子をターンオンさせる、ゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ゲート駆動回路に関する。
【背景技術】
【0002】
従来、パワー半導体素子を使用し、モータ等の負荷を駆動するための駆動装置に関する技術が開示されている。特許文献１には、半導体素子を用いた制御回路が開示されている。特許文献１に開示された制御回路は、半導体素子のエミッタとゲート・ドライバのゼロ電位との間に接続した抵抗結合と、半導体素子のコレクタと、ゼロ電位に接続した抵抗結合の端部の間に接続したフィードバックキャパシタを含んで構成される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０００－８９８３８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献１に開示された制御回路においては、半導体素子のターンオン時の速いスイッチスピードを維持しつつ、大電流経路となるチップ外のインピーダンス（ソースインダクタンス）を利用して短絡発生時の短絡耐量の効果を有する構造となる。しかしながら、特許文献１に開示された制御回路においては、このソースインダクタンスによる、短絡耐量改善の効果が十分に生かせていない。そのため、駆動装置においては、短絡耐性及びターンオンスイッチの高速化を効果的に実現できる回路が必要とされる。
【0005】
本発明は、このような従来技術が有する課題に鑑みてなされたものである。そして本発明の目的は、短絡耐性及びターンオンスイッチの高速化の両立を効果的に実現することが可能なパワー半導体素子のゲート駆動回路を提供することにある。
【課題を解決するための手段】
【0006】
本発明の態様に係るゲート駆動回路は、第１の端子が第１外部端子に接続され、第２の端子が第２外部端子に接続されたパワー半導体素子を駆動するための駆動回路であって、第１の電圧を供給する第１補助電源と、第２の電圧を供給する第２補助電源と、第１補助電源及び第２補助電源に挟まれたゼロ電位である第１ノードと、パワー半導体素子の第２の端子と、第１ノードとの間に設けられた、第１スイッチと、第２外部端子と、第１ノードとの間に設けられた、第２スイッチと、第４の端子が第１補助電源の正極側に接続され、第５の端子がパワー半導体素子の第３の端子に接続された第１半導体素子と、第６の端子が第２補助電源の負極側に接続され、第７の端子がパワー半導体素子の第３の端子に接続された第２半導体素子と、第１半導体素子、第２半導体素子、第１スイッチ、及び第２スイッチのオンオフを制御する制御部と、を備え、制御部は、第１スイッチがオン、及び第２スイッチがオフの状態で、第２半導体素子をオンからオフに制御した後、第１半導体素子をオンさせることで、パワー半導体素子をターンオンさせ、制御部は、パワー半導体素子がターンオンした後、所定の期間経過後に、第２スイッチをオンにし、その後、第１スイッチをオフにする。
【0007】
本発明の他の態様に係るゲート駆動回路は、第１の端子が第１外部端子に接続され、第２の端子が第２外部端子に接続されたパワー半導体素子を駆動するための駆動回路であって、負極側が第２外部端子に接続され、正極側から第１の電圧を供給する第１補助電源と、正極側が第２外部端子に接続され、負極側から第２の電圧を供給する第２補助電源と、負極側が第２の端子に接続され、正極側から第３の電圧を供給する補助電圧供給源と、第２外部端子に接続され、第１補助電源の負極側及び第２補助電源の正極側に位置し、ゼロ電位である第１ノードと、第４の端子が第１補助電源の正極側に接続され、第５の端子がパワー半導体素子の第３の端子に接続された第１半導体素子と、第６の端子が第２補助電源の負極側に接続され、第７の端子がパワー半導体素子の第３の端子に接続された第２半導体素子と、第８の端子が補助電圧供給源に接続され、第９の端子がパワー半導体素子の第３の端子に接続された第３半導体素子と、第１半導体素子、第２半導体素子、及び第３半導体素子のオンオフを制御する制御部と、を備え、制御部は、第２半導体素子をオンからオフにした後、第３半導体素子をオフから所定の期間オンにし、第３半導体素子がオンの状態である期間に第１半導体素子をオンさせることで、前記第３半導体素子をオフさせた後も前記パワー半導体素子のオン状態を維持する。
【0008】
本発明の他の態様に係るゲート駆動回路は、第１の端子が第１外部端子に接続され、第２の端子が第２外部端子に接続されたパワー半導体素子を駆動するための駆動回路であって、負極側が第２外部端子に接続され、正極側から第１の電圧を供給する第１補助電源と、正極側が第２外部端子に接続され、負極側から第２の電圧を供給する第２補助電源と、第１補助電源及び第２補助電源に挟まれたゼロ電位である第１ノードと、第１補助電源の正極側に接続された補助抵抗と、補助抵抗と直列に接続された補助ダイオードと、補助ダイオードのカソードと、パワー半導体素子の第２の端子の間に設けられたコンデンサと、第４の端子が補助ダイオードのカソードに接続され、第５の端子がパワー半導体素子の第３の端子に接続された第１半導体素子と、第６の端子が第２補助電源の負極側に接続され、第７の端子がパワー半導体素子の第３の端子に接続された第２半導体素子と、第１半導体素子及び第２半導体素子のオンオフを制御する制御部と、を備え、制御部は、第２半導体素子をオンからオフにした後、第１半導体素子をオンさせることで、パワー半導体素子をターンオンさせる。
【発明の効果】
【0009】
本発明によれば、短絡耐性及びターンオンスイッチの高速化の両立を効果的に実現することが可能なパワー半導体素子のゲート駆動回路を提供することができる。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
以下、本発明のいくつかの実施形態に係るゲート駆動回路１０を、図面を参照しながら詳細に説明する。各実施形態に係る駆動回路の図中の同一又は相当部分には、同一符号を付してその説明を省略する。
【0012】
（第１の実施形態）
図１は、第１の実施形態に係るゲート駆動回路１０の構成を示す図である。本実施形態に係るゲート駆動回路１０は、インバータ、モータ駆動装置、又はスイッチング電源等に使用されるパワー半導体素子Ｑ０を駆動するための回路である。
図１は、第１の実施形態に係るゲート駆動回路１０の構成を示す図である。本実施形態に係るゲート駆動回路１０は、インバータ、モータ駆動装置、又はスイッチング電源等に使用されるパワー半導体素子Ｑ０を駆動するための回路である。
【0013】
本実施形態においては、パワー半導体素子Ｑ０がＮチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）で構成される場合の例について示す。図１に示すように、パワー半導体素子Ｑ０は、ドレインＤが第１外部端子ＴＤと接続され、ソースＳが第２外部端子ＴＳ及び内部端子ＴＳＳと接続され、ゲートＧが内部端子ＴＧに接続されている。また、パワー半導体素子Ｑ０と、第１外部端子ＴＤ、第２外部端子ＴＳ、内部端子ＴＳＳ、及び内部端子ＴＧとの間の経路には、それぞれ浮遊インダクタンスＬｄ、Ｌｓ、Ｌｓｓ、Ｌｇが形成される。なお、第１の実施形態において、パワー半導体素子Ｑ０のドレインＤは、第１の端子に相当する。また、第１の実施形態において、パワー半導体素子Ｑ０のソースＳは、第２の端子に相当する。さらに、第１の実施形態において、パワー半導体素子Ｑ０のゲートＧは、第３の端子に相当する。
【0014】
なお、パワー半導体素子Ｑ０にＮチャネルＭＯＳＦＥＴを適用させる構成は、実施形態の構成を限定するものではない。例えば、本実施形態に係るゲート駆動回路１０は、パワー半導体素子Ｑ０として、絶縁ゲート形バイポーラトランジスタ（ＩＧＢＴ）やワイドギャップ半導体（ＳｉＣ、ＧａＮ）を適用した構成であってもよい。
【0015】
第１の実施形態に係るゲート駆動回路１０は、第１半導体素子Ｑ１、第２半導体素子Ｑ２、第１スイッチＳ１、第２スイッチＳ２、及び制御部１００を含んで構成される。
【0016】
第１半導体素子Ｑ１及び第２半導体素子Ｑ２は、パワー半導体素子Ｑ０を駆動させるための駆動素子であり、本実施形態において、第１半導体素子Ｑ１は、ＰチャネルＭＯＳＦＥＴで構成され、第２半導体素子Ｑ２がＮチャネルＭＯＳＦＥＴで構成させる。
【0017】
第１半導体素子Ｑ１は、パワー半導体素子Ｑ０のターンオン用の素子であり、ソースが第１補助電源Ｖｐの正極側に接続される。また、第２半導体素子Ｑ２は、パワー半導体素子Ｑ０のターンオフ用の素子であり、ソースが第２補助電源Ｖｎの負極側に接続される。また、第１半導体素子Ｑ１のドレインは、第１ゲート抵抗Ｒ１を介して、パワー半導体素子Ｑ０のゲートＧに接続される。同様に、第２半導体素子Ｑ２のドレインは、第２ゲート抵抗Ｒ２を介して、パワー半導体素子Ｑ０のゲートＧに接続される。なお、第１の実施形態において、第１半導体素子Ｑ１のソースは、第４の端子に相当する。また、第１の実施形態において、第１半導体素子Ｑ１のドレインは、第５の端子に相当する。また、第１の実施形態において、第２半導体素子Ｑ２のソースは、第６の端子に相当する。また、第１の実施形態において、第２半導体素子Ｑ２のドレインは、第７の端子に相当する。
【0018】
第１スイッチＳ１及び第２スイッチＳ２は、パワー半導体素子Ｑ０のソースＳと、後述の基準電位Ｃｏｍに相当する第１ノードＮ１と、の経路に設けられたスイッチである。すなわち、本実施形態においては、ソースＳから浮遊インダクタンスＬｓｓを経由して基準電位Ｃｏｍに接続される経路に第１スイッチＳ１が接続される。また、同じくパワー半導体素子Ｑ０のソースＳから浮遊インダクタンスＬｓ、及び第２外部端子ＴＳを経由して基準電位Ｃｏｍに接続される経路に第２スイッチＳ２が接続される。第１スイッチＳ１及び第２スイッチＳ２の詳細については後述する。
【0019】
制御部１００は、第１半導体素子Ｑ１、第２半導体素子Ｑ２、第１スイッチＳ１及び第２スイッチＳ２のオンオフ（ＯＮ／ＯＦＦ）を制御するための機能を備える。この制御部１００の機能の詳細については後述する。
【0020】
また、ゲート駆動回路１０は、動作用補助電源の供給源として第１補助電源Ｖｐ及び第２補助電源Ｖｎを備える。第１補助電源Ｖｐ及び第２補助電源Ｖｎの間に位置する第１ノードＮ１は、第１補助電源Ｖｐ及び第２補助電源Ｖｎの中間の基準電位（以下、基準電位Ｃｏｍと称する）となる。また、本実施形態において、第１ノードＮ１における基準電位はゼロ電位である。なお、本実施形態において、第１ノードＮ１は、第１補助電源Ｖｐ及び第２補助電源Ｖｎに挟まれたノードに相当する。また、本明細書において、第１補助電源Ｖｐから供給される電圧を、正の電圧Ｖｐと表記する。なお、正の電圧Ｖｐは、第１の電圧に相当する。また、正の電圧Ｖｐには、電圧値が０の場合が含まれてもよい。同様に、明細書において、第２補助電源Ｖｎから供給される電圧を、負の電圧Ｖｎと表記する。なお、負の電圧Ｖｎは、第２の電圧に相当する。
【0021】
この第１補助電源Ｖｐ、第２補助電源Ｖｎ及び基準電位Ｃｏｍは、パワー半導体素子Ｑ０に対するゲート・ドライバのロジック・レベル制御信号のＯＮ／ＯＦＦ（オン／オフ）を、パワー半導体素子Ｑ０の制御が可能となる大きさまで増幅することができる。
【0022】
パワー半導体素子Ｑ０は、ゲートＧに対し、ゲートしきい値電圧以上の電圧を印加することにより導通状態にすることができる。ゲート駆動回路１０の基準電位Ｃｏｍは、パワー半導体素子Ｑ０のソースＳに接続される。また、ゲート駆動回路１０の基準電位Ｃｏｍは、ゲート・ドライバが、第１補助電源Ｖｐ、及び第２補助電源Ｖｎを用いてターンオン及びターンオフのために必要な正の電圧Ｖｐ及び負の電圧Ｖｎを、ゲートＧに供給できるようにする。
【0023】
また、パワー半導体素子Ｑ０のソースＳは、第２外部端子ＴＳとボンディングワイヤ、クリップリード、基板上の配線等で接続されるが、このボンディングワイヤ等は、上述の通り、浮遊インダクタンスＬｓを持つ。
【0024】
（短絡耐量について）
例えば、公知技術においては、パワー半導体素子Ｑ０及び駆動回路で構成されるパワーモジュールにおいても、高速ターンオン及び短絡耐量向上を両立させることが求められている。
例えば、公知技術においては、パワー半導体素子Ｑ０及び駆動回路で構成されるパワーモジュールにおいても、高速ターンオン及び短絡耐量向上を両立させることが求められている。
【0025】
以下、図１に示す構成の一部を用いて、高速ターンオン及び短絡耐量向上について説明する。
【0026】
高速ターンオン及び短絡耐量向上を両立させるための構成として、図１の基準電位Ｃｏｍである第１ノードＮ１と第２外部端子ＴＳとの間に、抵抗器（図示なし）と、抵抗器にアノードが接続されるようにダイオード（図示なし）とが直列接続される。この構成は、例えば、特許文献１においては、図１又は図２に示される抵抗器（Ｒ２）及びダイオード（Ｖ２）に相当する。
【0027】
一方、パワー半導体素子Ｑ０のソースＳと基準電位Ｃｏｍと、の経路に抵抗器（図示なし）と、抵抗器にカソードが接続されるようにダイオード（図示なし）が直列接続される。また、ダイオードのアノードとパワー半導体素子Ｑ０のソースＳは別のボンディングワイヤ等で接続される。この構成は、例えば、特許文献１においては、図１又は図２に示される抵抗器（Ｒ１）及びダイオード（Ｖ１）に相当する。
【0028】
この公知技術の回路構成で短絡が発生すると、パワー半導体素子Ｑ０に流れる電流は急激に増加するが、それによりパワー半導体素子Ｑ０のソースＳと第２外部端子ＴＳ間のワイヤボンディング等にも急激に電流が流れる。この急激な電流の流れにより、浮遊インダクタンスＬｓに大きな起電力が働く。これによりパワー半導体素子Ｑ０のソースＳと第２外部端子ＴＳの間に電圧降下が発生し、第２外部端子ＴＳの電位がソースＳよりもより低電位となる。また、基準電位Ｃｏｍも、ソースＳよりもより低電位となる。これにより、パワー半導体素子Ｑ０のゲート電圧に対する基準を与えることができる。
【0029】
さらに、パワー半導体素子Ｑ０のゲートＧに印加される電圧が、ソースＳの電位に対し相対的に減少する傾向となる。ゲートＧの電圧の減少は、パワー半導体素子Ｑ０を流れる電流が抑制されることを意味し、これは、短絡状況においては望ましい結果となる。
【0030】
（ターンオン動作について）
一方で、この公知技術の回路構成において、パワー半導体素子Ｑ０をターンオンさせる場合、駆動回路のＰチャネルＭＯＳＦＥＴからパワー半導体素子Ｑ０のゲートＧに電流が流れ、パワー半導体素子Ｑ０のゲートＧのゲート容量を充電していく。なお、駆動回路のＰチャネルＭＯＳＦＥＴは、本実施形態においては、図１に示す第１半導体素子Ｑ１に相当する。
一方で、この公知技術の回路構成において、パワー半導体素子Ｑ０をターンオンさせる場合、駆動回路のＰチャネルＭＯＳＦＥＴからパワー半導体素子Ｑ０のゲートＧに電流が流れ、パワー半導体素子Ｑ０のゲートＧのゲート容量を充電していく。なお、駆動回路のＰチャネルＭＯＳＦＥＴは、本実施形態においては、図１に示す第１半導体素子Ｑ１に相当する。
【0031】
ゲートＧのゲート容量の充電が進み、パワー半導体素子Ｑ０のドレイン－ソース間に電流が流れ始めると、パワー半導体素子Ｑ０のソースＳと第２外部端子ＴＳの間の浮遊インダクタンスＬｓに電流が流れ、起電力が発生する。一方で、第２外部端子ＴＳの電位はゲート・ドライバの基準電位Ｃｏｍより低くなるため、ゲート・ドライバの基準電位Ｃｏｍの経路には影響を与えない。これにより、ゲート電位の一時的な電位低下は起こさず、高速にターンオンができる。
【0032】
本実施形態におけるゲート駆動回路１０は、上記公知技術の回路構成おけるゲート駆動回路に比べ、短絡耐性及びターンオンスイッチの高速化の両立を、より効果的に実現することが可能とする。
【0033】
（ゲート駆動回路１０の動作例）
図２は、第１の実施形態に係るゲート駆動回路１０の動作について説明するためのタイミングチャートである。制御部１００は、パワー半導体素子Ｑ０のターンオン時には第１スイッチＳ１をオン、第２スイッチＳ２をオフにした状態に制御する。また、制御部１００は、第２半導体素子Ｑ２をオフ（タイミングｔ１）にした後、デッドタイム（ＤＴ）経過後に、第１半導体素子Ｑ１をオン（タイミングｔ２）にする。これにより、パワー半導体素子Ｑ０がターンオンさせる。これにより、ゲート駆動回路１０は、パワー半導体素子Ｑ０のターンオンが高速に行える。
図２は、第１の実施形態に係るゲート駆動回路１０の動作について説明するためのタイミングチャートである。制御部１００は、パワー半導体素子Ｑ０のターンオン時には第１スイッチＳ１をオン、第２スイッチＳ２をオフにした状態に制御する。また、制御部１００は、第２半導体素子Ｑ２をオフ（タイミングｔ１）にした後、デッドタイム（ＤＴ）経過後に、第１半導体素子Ｑ１をオン（タイミングｔ２）にする。これにより、パワー半導体素子Ｑ０がターンオンさせる。これにより、ゲート駆動回路１０は、パワー半導体素子Ｑ０のターンオンが高速に行える。
【0034】
また、ゲート駆動回路１０は、第１スイッチＳ１に適切なＯＮ抵抗値のＭＯＳＦＥＴを使用することで、上述の従来技術で使用されるようなダイオードと比較して、素子による電圧降下（Ｖｄｓ＜Ｖｆ）が小さくなり、より高速にスイッチングが可能となる。
【0035】
パワー半導体素子Ｑ０がオンした後は、所定の期間経過後に、第２スイッチＳ２をオンし（タイミングｔ３）、第１スイッチＳ１をオフにする（タイミングｔ４）。これにより、ゲート駆動回路１０のパワー半導体素子Ｑ０を含む経路に短絡が発生した場合も、浮遊インダクタンスＬｓに発生する起電力により、パワー半導体素子Ｑ０のソースＳと第１ノードＮ１との間に電圧降下が発生する。なお、図２に示す例において、タイミングｔ３からタイミングｔ４までの時間は、例えば、数ｎｓ（ナノ秒）から数十ｎｓである。
【0036】
すなわち、図２に示す期間Ｐ１２において、制御部１００は、第１スイッチＳ１をオン、第２スイッチＳ２をオフの状態で維持させる。また、期間Ｐ３４において、制御部１００は、第２スイッチＳ２をオンにして、その後、所定の期間（数ｎｓ～数十ｎｓ）経過後に第１スイッチＳ１をオフにする。
【0037】
その結果、短絡が発生した場合に、ゲートＧに印加される電圧が、ソースＳの電位に対し相対的に減少し、パワー半導体素子Ｑ０を流れる電流は抑制され、タイミングｔ４以降、上述の先行技術と同様、短絡状況においては望ましい結果となる。例えば、上述の公知技術においては、短絡時に抵抗やダイオードで電圧降下が生じるため、その分、パワー半導体素子Ｑ０のゲートＧの電圧降下分が減り、パワー半導体素子Ｑ０の電流制限効果が弱まる。一方で、第１の実施形態に係るゲート駆動回路１０は、短絡時に抵抗やダイオードによる電圧降下は生じないため、先行技術と比較して、短絡耐量の向上の効果が得られる。
【0038】
これにより、第１の実施形態に係るゲート駆動回路１０は、短絡耐性及びターンオンスイッチの高速化の両立を効果的に実現することが可能なパワー半導体素子Ｑ０のゲート駆動回路１０及びパワーモジュールを実現することができる。
【0039】
（第２の実施形態）
以上の通り、具体的な実施形態を一つ説明したが、上述した実施形態は例示であって実施形態を限定するものではない。例えば、上述の実施形態では、第１スイッチＳ１及び第２スイッチＳ２を用いて、効果的に高速ターンオン及び短絡耐性を実現する形態を例示した。ここではさらに、ゲート駆動回路１０において、第３半導体素子Ｑ３を用いてゲート駆動を行う第２の実施形態に係るゲート駆動回路１０について、第１の実施形態と異なる構成について説明する。
以上の通り、具体的な実施形態を一つ説明したが、上述した実施形態は例示であって実施形態を限定するものではない。例えば、上述の実施形態では、第１スイッチＳ１及び第２スイッチＳ２を用いて、効果的に高速ターンオン及び短絡耐性を実現する形態を例示した。ここではさらに、ゲート駆動回路１０において、第３半導体素子Ｑ３を用いてゲート駆動を行う第２の実施形態に係るゲート駆動回路１０について、第１の実施形態と異なる構成について説明する。
【0040】
図３Ａは、第２の実施形態に係るゲート駆動回路１０の構成を示す図である。また、図３Ｂは、第２の実施形態に係るゲート駆動回路１０の他の構成を示す図である。図３Ｂの構成の詳細については後述する。なお、第２の実施形態において、パワー半導体素子Ｑ０のドレインＤは、第１の端子に相当する。また、第２の実施形態において、パワー半導体素子Ｑ０のソースＳは、第２の端子に相当する。さらに、第２の実施形態において、パワー半導体素子Ｑ０のゲートＧは、第３の端子に相当する。また、第２の実施形態において、第１半導体素子Ｑ１のソースは、第４の端子に相当する。また、第２の実施形態において、第１半導体素子Ｑ１のドレインは、第５の端子に相当する。また、第２の実施形態において、第２半導体素子Ｑ２のソースは、第６の端子に相当する。また、第２の実施形態において、第２半導体素子Ｑ２のドレインは、第７の端子に相当する。また、第２の実施形態において、第３半導体素子Ｑ３のソースは、第８の端子に相当する。また、第２の実施形態において、第３半導体素子Ｑ３のドレインは、第９の端子に相当する。
【0041】
図３Ａに示すように、パワー半導体素子Ｑ０のゲート駆動回路１０は、第１の実施形態のゲート駆動回路１０と同様に第１半導体素子Ｑ１及び第２半導体素子Ｑ２がパワー半導体素子Ｑ０のゲートＧに接続される。
【0042】
また、ゲート駆動回路１０において、ターンオフ用の第２半導体素子Ｑ２のソースは第２補助電源Ｖｎの負極側に接続される。また、パワー半導体素子Ｑ０のソースＳは、浮遊インダクタンスＬｓを持つボンディングワイヤ等を経由して第２外部端子ＴＳから基準電位Ｃｏｍである第１ノードＮ１に接続され、第１補助電源Ｖｐの負極側及び第２補助電源Ｖｎの正極側に接続される。
【0043】
さらに、第２の実施形態において、ゲート駆動回路１０は、ゲート駆動用の素子として、ＰチャネルＭＯＳＦＥＴの第３半導体素子Ｑ３を備える。第３半導体素子Ｑ３のドレインは、第３ゲート抵抗Ｒ３を経由してパワー半導体素子Ｑ０のゲートＧに接続される。また、第３半導体素子Ｑ３のソースは第３補助電源Ｖｐｓｓの正極側と接続される。この第３補助電源Ｖｐｓｓの負極側とパワー半導体素子Ｑ０のソースＳは、浮遊インダクタンスＬｓｓを有する別のボンディングワイヤ等で接続される。なお、第２の実施形態において、第３補助電源Ｖｐｓｓは、補助電圧供給源に相当する。また、第３補助電源Ｖｐｓｓから供給される電圧は、第３の電圧に相当する。
【0044】
図４を参照して、第２の実施形態におけるターンオン時の素子動作について説明する。制御部１００は、ターンオン時に、パワー半導体素子Ｑ０のゲート信号を負の電圧Ｖｎに固定するためにオンにしていた第２半導体素子Ｑ２をオフにする（タイミングｔ５）。また、制御部１００は、タイミングｔ５からデッドタイムＤＴ経過後、ターンオン用のＭＯＳＦＥＴのうち、第３半導体素子Ｑ３をオンにして（タイミングｔ６）、ゲートＧまでの電流経路を浮遊インダクタンスＬｓｓ経由にする。これにより、第２の実施形態に係るゲート駆動回路１０は、第１の実施形態と同様に、パワー半導体素子Ｑ０のターンオンが高速に行える。
【0045】
また、パワー半導体素子Ｑ０がターンオンした後に、制御部１００は、第１半導体素子Ｑ１をオンにする（タイミングｔ７）。また、制御部１００は、所定の時間経過後に、第３半導体素子Ｑ３をオフにし、ゲートＧまでの電流経路を浮遊インダクタンスＬｓ経由にする。すなわち、第２の実施形態においては、制御部１００は、第２半導体素子Ｑ２をオンからオフにした後、第３半導体素子Ｑ３をオフから所定の期間オンにする。また、制御部１００は、第３半導体素子Ｑ３がオンの状態である期間に第１半導体素子Ｑ１をオンさせることで、第３半導体素子Ｑ３をオフさせた後もパワー半導体素子Ｑ０のオン状態を維持する。
【0046】
なお、図４に示す例において、所定の期間であるタイミングｔ７からタイミングｔ８までの期間は、例えば、数ｎｓ（ナノ秒）から数十ｎｓである。また、図４に示す例において、第３半導体素子Ｑ３がオンであるタイミングｔ６からタイミングｔ８までの期間は、例えば、数ｎｓから数百ｎｓである。
【0047】
すなわち、第２の実施形態においては、図４に示す期間Ｐ５６において、制御部１００は、第２半導体素子Ｑ２をオフにし、第３半導体素子Ｑ３をオンにすることで、パワー半導体素子Ｑ０をターンオンさせる。また、図４に示す期間Ｐ７８において、制御部１００は、第１半導体素子Ｑ１をオンにし、第３半導体素子Ｑ３をオフにすることで、短絡耐性を持たせる。
【0048】
これにより、第２の実施形態に係るゲート駆動回路１０は、パワー半導体素子Ｑ０を含む経路に短絡が発生した場合も、浮遊インダクタンスＬｓに発生する起電力により、パワー半導体素子Ｑ０のソースＳと第２外部端子ＴＳの間に電圧降下が発生する。その結果、パワー半導体素子Ｑ０のゲートＧに印加される電圧が、ソースＳの電位に対し相対的に減少し、パワー半導体素子Ｑ０を流れる電流は抑制され、第１の実施形態のゲート駆動回路１０と同様に、短絡状況においても望ましい結果が得られる。例えば、上述の公知技術においては、短絡時に抵抗やダイオードで電圧降下が生じるため、その分、パワー半導体素子Ｑ０のゲートＧの電圧降下分が減り、パワー半導体素子Ｑ０の電流制限効果が弱まる。一方で、第１の実施形態に係るゲート駆動回路１０は、短絡時に抵抗やダイオードによる電圧降下は生じないため、先行技術と比較して、短絡耐量の向上の効果が得られる。
【0049】
また、第２の実施形態においては、第１ゲート抵抗Ｒ１及び第３ゲート抵抗Ｒ３の抵抗値に対して、第１ゲート抵抗Ｒ１の方が、抵抗値が大きいことが好ましい。これにより、第３半導体素子Ｑ３がオンの時に、第３ゲート抵抗Ｒ３から第１ゲート抵抗Ｒ１を介して逆流し、スイッチスピードの高速化が不十分となるのを防ぐことが可能となる。また、第１ゲート抵抗Ｒ１の抵抗値を大きくすることで、短絡時の電流抑制効果が得られる。例えば、第１ゲート抵抗Ｒ１の抵抗値が第３ゲート抵抗Ｒ３の抵抗値の、１００倍程度の大きさであってもよい。より具体的には、第１ゲート抵抗Ｒ１が１ｋΩであり、第３ゲート抵抗Ｒ３が１０Ωとある構成であってもよい。
【0050】
また、第２の実施形態においては、図３Ｂに示すように、アノードが第１半導体素子Ｑ１のドレインと接続され、カソードが第１ゲート抵抗Ｒ１と接続された第１ダイオードＤ１をさらに備えてもよい。これにより、第３半導体素子Ｑ３がオンの際の第１ゲート抵抗Ｒ１への逆流を防ぐことが可能となる。なお、第１ダイオードＤ１は、第１ゲート抵抗Ｒ１と直列に接続されていれば、第１ゲート抵抗Ｒ１との位置関係は本実施形態の構成を限定するものではない。例えば、第１ダイオードＤ１は、アノードが第１ゲート抵抗Ｒ１と接続される構成であってもよい。
【0051】
（第３の実施形態）
次に、第３の実施形態について説明する。なお、以下の説明において、第１及び／又は第２の実施形態と同じ符号を用いる場合、第１及び／又は第２の実施形態と同一の構成を示し、特に説明がない限り先行する説明を参照する。ここでは、第３半導体素子Ｑ３用の電源としてのコンデンサＣｓｓを備える第３の実施形態に係るゲート駆動回路１０について、第１及び／又は第２の実施形態と異なる構成について説明する。
次に、第３の実施形態について説明する。なお、以下の説明において、第１及び／又は第２の実施形態と同じ符号を用いる場合、第１及び／又は第２の実施形態と同一の構成を示し、特に説明がない限り先行する説明を参照する。ここでは、第３半導体素子Ｑ３用の電源としてのコンデンサＣｓｓを備える第３の実施形態に係るゲート駆動回路１０について、第１及び／又は第２の実施形態と異なる構成について説明する。
【0052】
図５は、第３の実施形態に係るゲート駆動回路１０の構成を示す図である。図５に示す構成において、上述の第２の実施形態に係るゲート駆動回路１０の構成と異なる点は、第３補助電源ＶｐｓｓがコンデンサＣｓｓに置き換えられた点である。また、第３の実施形態に係るゲート駆動回路１０は、アノードが第１補助電源Ｖｐの正極側に接続され、カソードがコンデンサＣｓｓ及び第３半導体素子Ｑ３のソースに接続された補助ダイオードＤｐをさらに備える。
【0053】
第３の実施形態に係るゲート駆動回路１０は、このコンデンサＣｓｓの容量値を十分大きな値にすることで第３補助電源Ｖｐｓｓのような電源回路を追加することなく、上述の第１及び第２の実施形態に係るゲート駆動回路１０の効果を実現することができる。なお、第３の実施形態において、コンデンサＣｓｓは、補助電圧供給源に相当する。また、コンデンサＣｓｓの正極側から供給される電圧は、第３の電圧に相当する。
【0054】
（第４の実施形態）
次に、第４の実施形態について説明する。図６は、第４の実施形態に係るゲート駆動回路１０の構成を示す図である。図６に示す構成において、第４の実施形態に係るゲート駆動回路１０は、補助抵抗Ｒｐを備える点で、第３の実施形態に係るゲート駆動回路１０の構成と異なる。なお、第４の実施形態において、コンデンサＣｓｓは、補助電圧供給源に相当する。補助抵抗Ｒｐは、第１補助電源Ｖｐの正極側及び補助ダイオードＤｐのアノードに接続される。なお、補助抵抗Ｒｐと、補助ダイオードＤｐとは、直列に接続されるものであれば、図６に接続される構成に限定されない。例えば、補助抵抗Ｒｐは、補助ダイオードＤｐのカソードに接続されてもよい。
次に、第４の実施形態について説明する。図６は、第４の実施形態に係るゲート駆動回路１０の構成を示す図である。図６に示す構成において、第４の実施形態に係るゲート駆動回路１０は、補助抵抗Ｒｐを備える点で、第３の実施形態に係るゲート駆動回路１０の構成と異なる。なお、第４の実施形態において、コンデンサＣｓｓは、補助電圧供給源に相当する。補助抵抗Ｒｐは、第１補助電源Ｖｐの正極側及び補助ダイオードＤｐのアノードに接続される。なお、補助抵抗Ｒｐと、補助ダイオードＤｐとは、直列に接続されるものであれば、図６に接続される構成に限定されない。例えば、補助抵抗Ｒｐは、補助ダイオードＤｐのカソードに接続されてもよい。
【0055】
第４の実施形態に係るゲート駆動回路１０は、コンデンサＣｓｓの容量を必要以上に大きな値にしないことで、ターンオン動作が完了する付近のタイミングにおいて、ゲートチャージが第１補助電源Ｖｐによる補助ダイオードＤｐ経由のゲートチャージに移行される。これにより、第４の実施形態に係るゲート駆動回路１０は、ターンオン動作が完了する付近のタイミングにおいて、補助抵抗Ｒｐにより、スイッチスピードを落とすことができる。
【0056】
すなわち、第４の実施形態に係るゲート駆動回路１０は、スイッチの前半では速いスイッチを維持しながら、スイッチの終盤でスイッチスピードを落とすことにより、サージやリンギングノイズを抑えることが可能となる。
【0057】
また、第４の実施形態に係るゲート駆動回路１０において、第３半導体素子Ｑ３から第１半導体素子Ｑ１への切り替えシーケンスは、第３の実施形態に係るゲート駆動回路１０と同様に、第１半導体素子Ｑ１の経路で短絡電流抑制の効果を持たせることが可能となる。
【0058】
（第５の実施形態）
次に第５の実施形態について説明する。図７は、第５の実施形態に係るゲート駆動回路１０の構成を示す図である。図７に示す構成において、ゲート駆動回路１０は、第３半導体素子Ｑ３を含まない。また、図７に示す構成において、ゲート駆動回路１０のコンデンサＣｓｓ及び補助ダイオードＤｐのカソードは、第１半導体素子Ｑ１のソースに接続される。
次に第５の実施形態について説明する。図７は、第５の実施形態に係るゲート駆動回路１０の構成を示す図である。図７に示す構成において、ゲート駆動回路１０は、第３半導体素子Ｑ３を含まない。また、図７に示す構成において、ゲート駆動回路１０のコンデンサＣｓｓ及び補助ダイオードＤｐのカソードは、第１半導体素子Ｑ１のソースに接続される。
【0059】
すなわち、第５の実施形態に係るゲート駆動回路１０は、ターンオン用の第３半導体素子Ｑ３を追加することなく、第４の実施形態に係るゲート駆動回路１０と同等の効果を得ることができる。この場合、第１半導体素子Ｑ１は通常のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）で構成される駆動回路のようにパワー半導体素子Ｑ０をオンさせる期間は常にオン状態となる。また、コンデンサＣｓｓの容量を意図的に小さくすることで、ターンオン動作が終わった後は、パワー半導体素子Ｑ０は、補助抵抗Ｒｐ、浮遊インダクタンスＬｓを経由した第１補助電源Ｖｐでドライブされ、短絡電流抑制の効果を持たせることが可能となる。
【0060】
（他の実施形態）
実施形態につき、図面を参照しつつ詳細に説明したが、以上の実施形態に記載した内容により本実施形態が限定されるものではない。また、上記に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、上記に記載した構成は適宜組み合わせることが可能である。また、実施形態の要旨を逸脱しない範囲で構成の種々の省略、置換又は変更を行うことができる。
実施形態につき、図面を参照しつつ詳細に説明したが、以上の実施形態に記載した内容により本実施形態が限定されるものではない。また、上記に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、上記に記載した構成は適宜組み合わせることが可能である。また、実施形態の要旨を逸脱しない範囲で構成の種々の省略、置換又は変更を行うことができる。
【0061】
以下に、ゲート駆動回路１０の特徴について記載する。
【0062】
第１の態様に係るゲート駆動回路１０は、第１の端子が第１外部端子ＴＤに接続され、第２の端子が第２外部端子ＴＳに接続されたパワー半導体素子Ｑ０を駆動するための駆動回路である。ゲート駆動回路１０は、第１の電圧を供給する第１補助電源Ｖｐと、第２の電圧を供給する第２補助電源Ｖｎと、第１補助電源Ｖｐ及び第２補助電源Ｖｎに挟まれたゼロ電位である第１ノードＮ１と、を備える。また、ゲート駆動回路１０は、パワー半導体素子Ｑ０の第２の端子と、第１ノードＮ１との間に設けられた、第１スイッチＳ１と、第２外部端子ＴＳと、第１ノードＮ１との間に設けられた、第２スイッチＳ２と、を備える。また、ゲート駆動回路１０は、第４の端子が第１補助電源Ｖｐの正極側に接続され、第５の端子がパワー半導体素子Ｑ０の第３の端子に接続された第１半導体素子Ｑ１を備える。また、ゲート駆動回路１０は、第６の端子が第２補助電源Ｖｎの負極側に接続され、第７の端子がパワー半導体素子Ｑ０の第３の端子に接続された第２半導体素子Ｑ２を備える。さらに、ゲート駆動回路１０は、第１半導体素子Ｑ１、第２半導体素子Ｑ２、第１スイッチＳ１、及び第２スイッチＳ２のオンオフを制御する制御部１００を備える。制御部１００は、第１スイッチＳ１がオン、及び第２スイッチＳ２がオフの状態で、第２半導体素子Ｑ２をオンからオフに制御した後、第１半導体素子Ｑ１をオンさせることで、パワー半導体素子Ｑ０をターンオンさせる。また、制御部１００は、パワー半導体素子Ｑ０がターンオンした後、所定の期間経過後に、第２スイッチＳ２をオンにし、その後、第１スイッチＳ１をオフにする。
【0063】
この構成により、ゲート駆動回路１０は、短絡耐性及びターンオンスイッチの高速化の両立を効果的に実現することが可能なパワー半導体素子Ｑ０のゲート駆動回路１０及びパワーモジュールを実現することができる。
【0064】
第２の態様に係るゲート駆動回路１０は、第１の端子が第１外部端子ＴＤに接続され、第２の端子が第２外部端子ＴＳに接続されたパワー半導体素子Ｑ０を駆動するための駆動回路である。ゲート駆動回路１０は、負極側が前記第２外部端子に接続され、正極側から第１の電圧を供給する第１補助電源Ｖｐと、正極側が第２外部端子に接続され、負極側から第２の電圧を供給する第２補助電源と、を備える。また、ゲート駆動回路１０は、負極側が第２の端子に接続され、正極側から第３の電圧を供給する補助電圧供給源と、第２外部端子に接続され、第１補助電源の負極側及び第２補助電源の正極側に位置し、ゼロ電位である第１ノードと、を備える。また、ゲート駆動回路１０は、第４の端子が第１補助電源Ｖｐの正極側に接続され、第５の端子がパワー半導体素子Ｑ０の第３の端子に接続された第１半導体素子Ｑ１を備える。また、ゲート駆動回路１０は、第６の端子が第２補助電源Ｖｎの負極側に接続され、第７の端子がパワー半導体素子Ｑ０の第３の端子に接続された第２半導体素子Ｑ２を備える。また、ゲート駆動回路１０は、第８の端子が補助電圧供給源に接続され、第９の端子がパワー半導体素子Ｑ０の第３の端子に接続された第３半導体素子Ｑ３を備える。さらに、ゲート駆動回路１０は、第１半導体素子Ｑ１、第２半導体素子Ｑ２、及び第３半導体素子Ｑ３のオンオフを制御する制御部１００を備える。制御部１００は、第２半導体素子Ｑ２をオンからオフにした後、第３半導体素子Ｑ３をオフから所定の期間オンにし、第３半導体素子Ｑ３がオンの状態である期間に第１半導体素子Ｑ１をオンさせることで、第３半導体素子Ｑ３をオフさせた後もパワー半導体素子Ｑ０のオン状態を維持する。
【0065】
この構成により、ゲート駆動回路１０は、短絡耐性及びターンオンスイッチの高速化の両立を効果的に実現することが可能なパワー半導体素子Ｑ０のゲート駆動回路１０及びパワーモジュールを実現することができる。
【0066】
第３の態様に係るゲート駆動回路１０の補助電圧供給源は、第１補助電源Ｖｐとは異なる電源であって、負極側がパワー半導体素子Ｑ０の第２の端子に接続された第３補助電源Ｖｐｓｓであってもよい。
【0067】
この構成により、ゲート駆動回路１０は、パワー半導体素子Ｑ０を含む経路に短絡が発生した場合も、浮遊インダクタンスＬｓに発生する起電力により、パワー半導体素子Ｑ０のソースＳと第２外部端子ＴＳの間に電圧降下が発生する。その結果、パワー半導体素子Ｑ０のゲートＧに印加される電圧が、ソースＳの電位に対し相対的に減少し、パワー半導体素子Ｑ０を流れる電流は抑制され、短絡状況においても望ましい結果が得られる。すなわち、ゲート駆動回路１０は、短絡耐性及びターンオンスイッチの高速化の両立を効果的に実現することが可能なパワー半導体素子Ｑ０のゲート駆動回路１０及びパワーモジュールを実現することができる。
【0068】
第４の態様に係るゲート駆動回路１０の補助電圧供給源は、コンデンサＣｓｓで構成されてもよい。また、ゲート駆動回路１０は、アノードが第１補助電源Ｖｐの正極側に接続され、カソードがコンデンサＣｓｓ及び第３半導体素子Ｑ３の第８の端子に接続された補助ダイオードＤｐをさらに備えてもよい。
【0069】
この構成により、ゲート駆動回路１０は、このコンデンサＣｓｓの容量値を十分大きな値にすることで電源回路を追加することなく、短絡耐性及びターンオンスイッチの高速化の両立を効果的に実現することが可能となる。
【0070】
第５の態様に係るゲート駆動回路１０は、補助ダイオードＤｐと直列に接続された補助抵抗Ｒｐをさらに備えてもよい。
【0071】
この構成により、ゲート駆動回路１０は、コンデンサＣｓｓの容量を意図的に小さくすることで、ターンオン動作が完了する付近のタイミングにおいて、ゲートチャージが第１補助電源Ｖｐによる補助ダイオードＤｐ経由のゲートチャージに移行させることができる。これにより、ゲート駆動回路１０は、ターンオン動作が完了する付近のタイミングにおいて、補助抵抗Ｒｐにより、スイッチスピードを落とすことができる。すなわち、ゲート駆動回路１０は、スイッチの前半では速いスイッチを維持しながら、スイッチの終盤でスイッチスピードを落とすことにより、サージやリンギングノイズを抑えることが可能となる。
【0072】
第６の態様に係るゲート駆動回路１０は、第１半導体素子Ｑ１の第５の端子と、パワー半導体素子Ｑ０の第３の端子との間に設けられた第１ゲート抵抗Ｒ１をさらに備えてもよい。
【0073】
この構成により、ゲート駆動回路１０は、第３半導体素子Ｑ３がオンの際の第１ゲート抵抗Ｒ１への逆流を防ぎ、スイッチスピードの高速化が不十分となるのを防ぐことが可能となる。
【0074】
第７の態様に係るゲート駆動回路１０は、第１半導体素子Ｑ１の第５の端子と、パワー半導体素子Ｑ０の第３の端子との間に設けられ、アノード側が第５の端子と電気的に接続され、第１ゲート抵抗Ｒ１と直列に接続された第１ダイオードＤ１をさらに備えてもよい。
【0075】
この構成により、ゲート駆動回路１０は、第３半導体素子Ｑ３がオンの際の第１半導体素子Ｑ１への逆流を防ぎ、スイッチスピードの高速化が不十分となるのを防ぐことが可能となる。
【0076】
第８の態様に係るゲート駆動回路１０は、第２半導体素子Ｑ２の第７の端子と、パワー半導体素子Ｑ０の第３の端子との間に設けられた第２ゲート抵抗Ｒ２、及び／又は、第３半導体素子Ｑ３の第９の端子と、パワー半導体素子Ｑ０の第３の端子との間に設けられた第３ゲート抵抗Ｒ３、をさらに備えてもよい。
【0077】
この構成により、ゲート駆動回路１０は、第３半導体素子Ｑ３がオンの際の第１半導体素子Ｑ１への逆流を防ぎ、スイッチスピードの高速化が不十分となるのを防ぐことが可能となる。
【0078】
第９の態様に係るゲート駆動回路１０は、第１の端子が第１外部端子ＴＤに接続され、第２の端子が第２外部端子ＴＳに接続されたパワー半導体素子Ｑ０を駆動するための駆動回路である。ゲート駆動回路１０は、負極側が前記第２外部端子に接続され、正極側から第１の電圧を供給する第１補助電源Ｖｐと、正極側が前記第２外部端子に接続され、負極側から第２の電圧を供給する第２補助電源Ｖｎと、第１補助電源Ｖｐ及び第２補助電源Ｖｎに挟まれたゼロ電位である第１ノードＮ１と、を備える。ゲート駆動回路１０は、第１補助電源Ｖｐの正極側に接続された補助抵抗Ｒｐと、補助抵抗Ｒｐと直列に接続された補助ダイオードＤｐと、補助ダイオードＤｐのカソードと、パワー半導体素子Ｑ０の第２の端子の間に設けられたコンデンサＣｓｓと、を備える。また、ゲート駆動回路１０は、第４の端子が補助ダイオードＤｐのカソードに接続され、第５の端子がパワー半導体素子Ｑ０の第３の端子に接続された第１半導体素子Ｑ１を備える。また、ゲート駆動回路１０は、第６の端子が第２補助電源Ｖｎの負極側に接続され、第７の端子がパワー半導体素子Ｑ０の第３の端子に接続された第２半導体素子Ｑ２を備える。さらに、ゲート駆動回路１０は、第１半導体素子Ｑ１及び第２半導体素子Ｑ２のオンオフを制御する制御部１００を備える。制御部１００は、第２半導体素子Ｑ２をオンからオフにした後、第１半導体素子Ｑ１をオンさせることで、パワー半導体素子Ｑ０をターンオンさせる。
【0079】
この構成により、ゲート駆動回路１０は、ターンオン用の半導体素子を追加することなく、短絡耐性及びターンオンスイッチの高速化の両立を効果的に実現することが可能なパワー半導体素子Ｑ０のゲート駆動回路１０及びパワーモジュールを実現することができる。また、ゲート駆動回路１０は、第１半導体素子Ｑ１に対して、通常のＣＭＯＳで構成される駆動回路のようにパワー半導体素子Ｑ０をオンさせる期間は常にオン状態にする。また、ゲート駆動回路１０は、コンデンサＣｓｓの容量を意図的に小さくすることで、ターンオン動作が終わった後は、パワー半導体素子Ｑ０は、補助抵抗Ｒｐ、浮遊インダクタンスＬｓを経由した第１補助電源Ｖｐでドライブされる。これにより、ゲート駆動回路１０は、短絡電流抑制の効果を、より効果的に持たせることが可能となる。
【符号の説明】
【0080】
１０ ゲート駆動回路
１００ 制御部
Ｃｓｓ コンデンサ
Ｄ１ 第１ダイオード
Ｄｐ 補助ダイオード
Ｌｄ、Ｌｇ、Ｌｓ、Ｌｓｓ 浮遊インダクタンス
Ｎ１ 第１ノード
Ｑ０ パワー半導体素子
Ｑ１ 第１半導体素子
Ｑ２ 第２半導体素子
Ｑ３ 第３半導体素子
Ｒ１ 第１ゲート抵抗
Ｒ２ 第２ゲート抵抗
Ｒ３ 第３ゲート抵抗
Ｒｐ 補助抵抗
Ｓ１ 第１スイッチ
Ｓ２ 第２スイッチ
ＴＤ 第１外部端子
ＴＳ 第２外部端子
ＴＧ、ＴＳＳ 内部端子
Ｖｐ 第１補助電源
Ｖｎ 第２補助電源
Ｖｐｓｓ 第３補助電源
１００ 制御部
Ｃｓｓ コンデンサ
Ｄ１ 第１ダイオード
Ｄｐ 補助ダイオード
Ｌｄ、Ｌｇ、Ｌｓ、Ｌｓｓ 浮遊インダクタンス
Ｎ１ 第１ノード
Ｑ０ パワー半導体素子
Ｑ１ 第１半導体素子
Ｑ２ 第２半導体素子
Ｑ３ 第３半導体素子
Ｒ１ 第１ゲート抵抗
Ｒ２ 第２ゲート抵抗
Ｒ３ 第３ゲート抵抗
Ｒｐ 補助抵抗
Ｓ１ 第１スイッチ
Ｓ２ 第２スイッチ
ＴＤ 第１外部端子
ＴＳ 第２外部端子
ＴＧ、ＴＳＳ 内部端子
Ｖｐ 第１補助電源
Ｖｎ 第２補助電源
Ｖｐｓｓ 第３補助電源
【図1】
【図2】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7】