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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024172280
(43)【公開日】2024-12-12
(54)【発明の名称】液晶表示装置およびその駆動方法
(51)【国際特許分類】
G09G 3/36 20060101AFI20241205BHJP
G09G 3/20 20060101ALI20241205BHJP
G02F 1/133 20060101ALI20241205BHJP
【ＦＩ】
G09G3/36
G09G3/20 622C
G09G3/20 623C
G09G3/20 624D
G09G3/20 612A
G09G3/20 611A
G09G3/20 611G
G09G3/20 612G
G09G3/20 624B
G02F1/133 550
【審査請求】未請求
【請求項の数】16
【出願形態】ＯＬ
(21)【出願番号】P 2023089886
(22)【出願日】2023-05-31
(71)【出願人】
【識別番号】520487808
【氏名又は名称】シャープディスプレイテクノロジー株式会社
(74)【代理人】
【識別番号】100104695
【弁理士】
【氏名又は名称】島田 明宏
(74)【代理人】
【識別番号】100148459
【弁理士】
【氏名又は名称】河本 悟
(72)【発明者】
【氏名】山本 薫
(72)【発明者】
【氏名】田中 耕平
(72)【発明者】
【氏名】山本 圭一
【テーマコード（参考）】
2H193
5C006
5C080
【Ｆターム（参考）】
2H193ZA04
2H193ZA07
2H193ZE03
2H193ZE31
2H193ZE37
2H193ZF32
2H193ZF33
2H193ZF34
5C006AC24
5C006AC25
5C006AF01
5C006AF68
5C006AF69
5C006AF72
5C006BB16
5C006BC03
5C006BC12
5C006BF02
5C006BF03
5C006BF04
5C006BF11
5C006BF34
5C006BF37
5C006BF42
5C006BF45
5C006BF46
5C006FA47
5C006FA48
5C080AA10
5C080BB05
5C080DD26
5C080FF03
5C080JJ02
5C080JJ03
5C080JJ04
5C080JJ05
5C080KK02
5C080KK23
5C080KK34
5C080KK43
5C080KK47
(57)【要約】
【課題】表示品位を低下させることなく従来よりも顕著に消費電力を低減することのできる液晶表示装置を実現する。
【解決手段】動作モードが通常モードから低消費電力モードへと遷移する第１遷移期間に、電源ＩＣ内のＶＣＯＭ生成部は、休止期間中に画素トランジスタに流れるリーク電流が生じないように共通電極駆動電圧ＶＣＯＭの電位を第１レベルの電位（例えば、５Ｖ）から第２レベルの電位（例えば、１２Ｖ）へと変化させ、ゲートドライバは、各ゲートバスラインの電位を０Ｖへと変化させ、ソースドライバは、各ソースバスラインの電位を０Ｖへと変化させる。
【選択図】図１
【解決手段】動作モードが通常モードから低消費電力モードへと遷移する第１遷移期間に、電源ＩＣ内のＶＣＯＭ生成部は、休止期間中に画素トランジスタに流れるリーク電流が生じないように共通電極駆動電圧ＶＣＯＭの電位を第１レベルの電位（例えば、５Ｖ）から第２レベルの電位（例えば、１２Ｖ）へと変化させ、ゲートドライバは、各ゲートバスラインの電位を０Ｖへと変化させ、ソースドライバは、各ソースバスラインの電位を０Ｖへと変化させる。
【選択図】図１
【特許請求の範囲】
【請求項1】
動作モードを通常モードと低消費電力モードとの間で切り替え可能な液晶表示装置であって、
複数の走査信号線と、
前記複数の走査信号線と交差する複数の映像信号線と、
それぞれが前記複数の走査信号線の１つと前記複数の映像信号線の１つとに接続された複数の画素形成部と、
前記複数の走査信号線を駆動する走査信号線駆動回路と、
前記複数の映像信号線を駆動する映像信号線駆動回路と、
前記複数の画素形成部に共通的に設けられた共通電極と、
前記共通電極に与える第１電源電圧を生成する電源回路と
を備え、
前記複数の画素形成部のそれぞれは、
画素電極と、
前記複数の走査信号線の１つに接続された制御端子と、前記複数の映像信号線の１つに接続された第１導通端子と、前記画素電極に接続された第２導通端子とを有する画素トランジスタと、
前記共通電極と、
前記画素電極と前記共通電極とによって形成される液晶容量と
によって構成され、
前記動作モードが前記低消費電力モードとなっている期間は、前記液晶容量への映像信号の書き込みが行われる書換期間と、前記液晶容量への映像信号の書き込みが行われない休止期間とを含み、
前記動作モードが前記通常モードから前記低消費電力モードへと遷移する第１遷移期間には、
前記電源回路は、前記休止期間中に前記画素トランジスタに流れるリーク電流が生じないように、前記第１電源電圧の電位を第１レベルの電位から第２レベルの電位へと変化させ、
前記走査信号線駆動回路は、前記複数の走査信号線の電位を所定のオフレベルの電位から０Ｖへと変化させ、
前記映像信号線駆動回路は、前記複数の映像信号線の電位を０Ｖへと変化させ、
前記動作モードが前記低消費電力モードから前記通常モードへと遷移する第２遷移期間には、
前記走査信号線駆動回路は、前記複数の走査信号線の電位を０Ｖから前記所定のオフレベルの電位へと変化させ、
前記電源回路は、前記第１電源電圧の電位を前記第２レベルの電位から前記第１レベルの電位へと変化させることを特徴とする、液晶表示装置。
複数の走査信号線と、
前記複数の走査信号線と交差する複数の映像信号線と、
それぞれが前記複数の走査信号線の１つと前記複数の映像信号線の１つとに接続された複数の画素形成部と、
前記複数の走査信号線を駆動する走査信号線駆動回路と、
前記複数の映像信号線を駆動する映像信号線駆動回路と、
前記複数の画素形成部に共通的に設けられた共通電極と、
前記共通電極に与える第１電源電圧を生成する電源回路と
を備え、
前記複数の画素形成部のそれぞれは、
画素電極と、
前記複数の走査信号線の１つに接続された制御端子と、前記複数の映像信号線の１つに接続された第１導通端子と、前記画素電極に接続された第２導通端子とを有する画素トランジスタと、
前記共通電極と、
前記画素電極と前記共通電極とによって形成される液晶容量と
によって構成され、
前記動作モードが前記低消費電力モードとなっている期間は、前記液晶容量への映像信号の書き込みが行われる書換期間と、前記液晶容量への映像信号の書き込みが行われない休止期間とを含み、
前記動作モードが前記通常モードから前記低消費電力モードへと遷移する第１遷移期間には、
前記電源回路は、前記休止期間中に前記画素トランジスタに流れるリーク電流が生じないように、前記第１電源電圧の電位を第１レベルの電位から第２レベルの電位へと変化させ、
前記走査信号線駆動回路は、前記複数の走査信号線の電位を所定のオフレベルの電位から０Ｖへと変化させ、
前記映像信号線駆動回路は、前記複数の映像信号線の電位を０Ｖへと変化させ、
前記動作モードが前記低消費電力モードから前記通常モードへと遷移する第２遷移期間には、
前記走査信号線駆動回路は、前記複数の走査信号線の電位を０Ｖから前記所定のオフレベルの電位へと変化させ、
前記電源回路は、前記第１電源電圧の電位を前記第２レベルの電位から前記第１レベルの電位へと変化させることを特徴とする、液晶表示装置。
【請求項2】
前記休止期間には、前記複数の映像信号線がハイインピーダンス状態で維持されるとともに前記映像信号線駆動回路の電源がオフ状態で維持されることを特徴とする、請求項１に記載の液晶表示装置。
【請求項3】
前記電源回路は、更に、前記映像信号線駆動回路に与える第２電源電圧を生成し、
前記休止期間には、前記電源回路は、前記第２電源電圧の生成を休止することを特徴とする、請求項２に記載の液晶表示装置。
前記休止期間には、前記電源回路は、前記第２電源電圧の生成を休止することを特徴とする、請求項２に記載の液晶表示装置。
【請求項4】
前記走査信号線駆動回路は、基板上にモノリシックに形成されており、
前記休止期間には、前記走査信号線駆動回路の動作を制御する走査制御信号の電位が０Ｖで維持されることを特徴とする、請求項１に記載の液晶表示装置。
前記休止期間には、前記走査信号線駆動回路の動作を制御する走査制御信号の電位が０Ｖで維持されることを特徴とする、請求項１に記載の液晶表示装置。
【請求項5】
前記走査制御信号を生成するレベルシフタ回路を更に備え、
前記休止期間には、前記レベルシフタ回路の電源がオフ状態で維持されることを特徴とする、請求項４に記載の液晶表示装置。
前記休止期間には、前記レベルシフタ回路の電源がオフ状態で維持されることを特徴とする、請求項４に記載の液晶表示装置。
【請求項6】
前記電源回路は、更に、前記レベルシフタ回路に与える第３電源電圧を生成し、
前記休止期間には、前記電源回路は、前記第３電源電圧の生成を休止することを特徴とする、請求項５に記載の液晶表示装置。
前記休止期間には、前記電源回路は、前記第３電源電圧の生成を休止することを特徴とする、請求項５に記載の液晶表示装置。
【請求項7】
前記走査信号線駆動回路は、集積回路チップの形態で設けられ、
前記休止期間には、前記走査信号線駆動回路の動作を制御する走査制御信号の電位が０Ｖで維持されることを特徴とする、請求項１に記載の液晶表示装置。
前記休止期間には、前記走査信号線駆動回路の動作を制御する走査制御信号の電位が０Ｖで維持されることを特徴とする、請求項１に記載の液晶表示装置。
【請求項8】
前記走査制御信号を生成するタイミング制御回路を更に備え、
前記休止期間には、前記タイミング制御回路の電源がオフ状態で維持されることを特徴とする、請求項７に記載の液晶表示装置。
前記休止期間には、前記タイミング制御回路の電源がオフ状態で維持されることを特徴とする、請求項７に記載の液晶表示装置。
【請求項9】
前記電源回路は、更に、前記走査信号線駆動回路に与える第３電源電圧を生成し、
前記休止期間には、前記電源回路は、前記第３電源電圧の生成を休止することを特徴とする、請求項７に記載の液晶表示装置。
前記休止期間には、前記電源回路は、前記第３電源電圧の生成を休止することを特徴とする、請求項７に記載の液晶表示装置。
【請求項10】
前記第１遷移期間には、前記電源回路が前記第１電源電圧の電位を前記第１レベルの電位から前記第２レベルの電位へと変化させた後に、前記走査信号線駆動回路が前記複数の走査信号線の電位を前記所定のオフレベルの電位から０Ｖへと変化させることを特徴とする、請求項１に記載の液晶表示装置。
【請求項11】
前記第２遷移期間には、前記走査信号線駆動回路が前記複数の走査信号線の電位を０Ｖから前記所定のオフレベルの電位へと変化させた後に、前記電源回路が前記第１電源電圧の電位を前記第２レベルの電位から前記第１レベルの電位へと変化させることを特徴とする、請求項１に記載の液晶表示装置。
【請求項12】
前記画素トランジスタは、酸化物半導体によりチャネル層が形成された薄膜トランジスタであって、
前記酸化物半導体は、インジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），および酸素（О）を主成分とする酸化インジウムガリウム亜鉛であることを特徴とする、請求項１に記載の液晶表示装置。
前記酸化物半導体は、インジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），および酸素（О）を主成分とする酸化インジウムガリウム亜鉛であることを特徴とする、請求項１に記載の液晶表示装置。
【請求項13】
前記画素トランジスタは、２個のトランジスタが直列に接続されたデュアルゲート構造を有する薄膜トランジスタであることを特徴とする、請求項１に記載の液晶表示装置。
【請求項14】
前記画素トランジスタは、前記制御端子としてトップゲートおよびバックゲートを備えたダブルゲート構造を有する薄膜トランジスタであることを特徴とする、請求項１に記載の液晶表示装置。
【請求項15】
前記第１遷移期間における前記第１電源電圧の電位についての前記第１レベルの電位から前記第２レベルの電位への変化幅と、前記第１遷移期間における前記複数の走査信号線の電位についての前記所定のオフレベルの電位から０Ｖへの変化幅とが等しいことを特徴とする、請求項１から１４までのいずれか１項に記載の液晶表示装置。
【請求項16】
動作モードを通常モードと低消費電力モードとの間で切り替え可能な液晶表示装置の駆動方法であって、
前記液晶表示装置は、
複数の走査信号線と、
前記複数の走査信号線と交差する複数の映像信号線と、
それぞれが前記複数の走査信号線の１つと前記複数の映像信号線の１つとに接続された複数の画素形成部と、
前記複数の走査信号線を駆動する走査信号線駆動回路と、
前記複数の映像信号線を駆動する映像信号線駆動回路と、
前記複数の画素形成部に共通的に設けられた共通電極と、
前記共通電極に与える第１電源電圧を生成する電源回路と
を備え、
前記複数の画素形成部のそれぞれは、
画素電極と、
前記複数の走査信号線の１つに接続された制御端子と、前記複数の映像信号線の１つに接続された第１導通端子と、前記画素電極に接続された第２導通端子とを有する画素トランジスタと、
前記共通電極と、
前記画素電極と前記共通電極とによって形成される液晶容量と
によって構成され、
前記動作モードが前記低消費電力モードとなっている期間は、前記液晶容量への映像信号の書き込みが行われる書換期間と、前記液晶容量への映像信号の書き込みが行われない休止期間とを含み、
前記駆動方法は、
前記動作モードを前記通常モードから前記低消費電力モードへと遷移させる第１遷移ステップと、
前記動作モードを前記低消費電力モードから前記通常モードへと遷移させる第２遷移ステップと
を含み、
前記第１遷移ステップは、
前記映像信号線駆動回路が前記複数の映像信号線の電位を０Ｖへと変化させるステップと、
前記休止期間中に前記画素トランジスタに流れるリーク電流が生じないように、前記電源回路が前記第１電源電圧の電位を第１レベルの電位から第２レベルの電位へと変化させるステップと、
前記走査信号線駆動回路が前記複数の走査信号線の電位を所定のオフレベルの電位から０Ｖへと変化させるステップと
を含み、
前記第２遷移ステップは、
前記電源回路が前記第１電源電圧の電位を前記第２レベルの電位から前記第１レベルの電位へと変化させるステップと、
前記走査信号線駆動回路が前記複数の走査信号線の電位を０Ｖから前記所定のオフレベルの電位へと変化させるステップと
を含むことを特徴とする、駆動方法。
前記液晶表示装置は、
複数の走査信号線と、
前記複数の走査信号線と交差する複数の映像信号線と、
それぞれが前記複数の走査信号線の１つと前記複数の映像信号線の１つとに接続された複数の画素形成部と、
前記複数の走査信号線を駆動する走査信号線駆動回路と、
前記複数の映像信号線を駆動する映像信号線駆動回路と、
前記複数の画素形成部に共通的に設けられた共通電極と、
前記共通電極に与える第１電源電圧を生成する電源回路と
を備え、
前記複数の画素形成部のそれぞれは、
画素電極と、
前記複数の走査信号線の１つに接続された制御端子と、前記複数の映像信号線の１つに接続された第１導通端子と、前記画素電極に接続された第２導通端子とを有する画素トランジスタと、
前記共通電極と、
前記画素電極と前記共通電極とによって形成される液晶容量と
によって構成され、
前記動作モードが前記低消費電力モードとなっている期間は、前記液晶容量への映像信号の書き込みが行われる書換期間と、前記液晶容量への映像信号の書き込みが行われない休止期間とを含み、
前記駆動方法は、
前記動作モードを前記通常モードから前記低消費電力モードへと遷移させる第１遷移ステップと、
前記動作モードを前記低消費電力モードから前記通常モードへと遷移させる第２遷移ステップと
を含み、
前記第１遷移ステップは、
前記映像信号線駆動回路が前記複数の映像信号線の電位を０Ｖへと変化させるステップと、
前記休止期間中に前記画素トランジスタに流れるリーク電流が生じないように、前記電源回路が前記第１電源電圧の電位を第１レベルの電位から第２レベルの電位へと変化させるステップと、
前記走査信号線駆動回路が前記複数の走査信号線の電位を所定のオフレベルの電位から０Ｖへと変化させるステップと
を含み、
前記第２遷移ステップは、
前記電源回路が前記第１電源電圧の電位を前記第２レベルの電位から前記第１レベルの電位へと変化させるステップと、
前記走査信号線駆動回路が前記複数の走査信号線の電位を０Ｖから前記所定のオフレベルの電位へと変化させるステップと
を含むことを特徴とする、駆動方法。
【発明の詳細な説明】
【技術分野】
【0001】
以下の開示は、動作モードを通常モードと低消費電力モードとの間で切り替え可能な液晶表示装置およびその駆動方法に関する。
【背景技術】
【0002】
液晶表示装置は、テレビ受像機、カーナビゲーション装置などの車載用ディスプレイ、ノートパソコン、スマートフォンやタブレット型端末のような携帯端末など、様々な電子機器に使用されている。このような液晶表示装置に関し、低消費電力化の要求が高まっている。従来の一般的な液晶表示装置は６０Ｈｚの駆動周波数（フレーム周波数）で駆動されているが、駆動周波数が高いほど消費電力が大きくなるので、低消費電力化を図るために駆動周波数を低減する技術の開発が盛んである。そのような技術として、液晶容量への映像信号の書き込み動作を停止する休止期間を設ける「休止駆動」と呼ばれる技術が知られている。休止駆動を採用する液晶表示装置では、連続する複数フレーム期間のうちの１フレーム期間のみに映像信号の書き込みが行われ、残りの期間には映像信号の書き込みは行われない。
【0003】
休止駆動を採用する液晶表示装置では、例えば、駆動周波数を６０Ｈｚとする通常モードと駆動周波数を１Ｈｚとする低周波モードとの間で動作モードが切り替えられる。これに関し、例えば、所定期間を通じて表示画像に変化がなかったときに通常モードから低周波モードへの切り替えが行われ、ユーザーが何らかの操作を行ったときや外部からデータが送られてきたときに低周波モードから通常モードへの切り替えが行われる。なお、インジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），および酸素（О）を主成分とする酸化物半導体によりチャネル層が形成された薄膜トランジスタ（以下、「ＩＧＺＯ－ＴＦＴ」という。）はオフ電流が極めて小さいので、休止駆動を採用する液晶表示装置では、典型的には、画素トランジスタにＩＧＺＯ－ＴＦＴが用いられている。
【0004】
本件に関連して、特開２００２－１８２６１９号公報には、休止期間（表示画像の更新を休止する期間）において共通電極（対向電極）の交流駆動を停止するとともにソースドライバをハイインピーダンス状態にすることによって消費電力を低減することが記載されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２００２－１８２６１９号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
ＩＧＺＯ－ＴＦＴを用いた液晶表示装置では、上述した休止駆動を採用することによって、従来の液晶表示装置よりも消費電力が低減されている。例えば、ノートパソコンや携帯端末などに用いられている液晶表示装置において、休止駆動は広く採用されている。ところで、近年、サイネージ用途の反射型あるいは微透過型の大型液晶表示装置の需要が高まっているが、そのような大型液晶表示装置については、上述した休止駆動を採用した場合でも外部電源が必要となる。それ故、設置場所が限定されてしまう。そこで、例えば太陽電池などによって電力消費が賄えるようになるよう、更なる低消費電力化が求められている。また、低消費電力化が実現されたとしても、従来に比べて表示品位が低下することは好ましくない。
【0007】
なお、特開２００２－１８２６１９号公報に開示された技術によれば、ソースドライバ内のアンプを流れる電流は小さくなる。しかしながら、例えば電源ＩＣやゲートドライバ（走査信号線駆動回路）の動作を制御するためのゲート制御信号を出力するレベルシフタＩＣでは休止期間においても電力が消費される。従って、消費電力を従来よりも大幅に低減するという効果は期待できない。
【0008】
そこで、以下の開示は、表示品位を低下させることなく従来よりも顕著に消費電力を低減することのできる液晶表示装置を実現することを目的とする。
【課題を解決するための手段】
【0009】
（１）本発明のいくつかの実施形態による液晶表示装置は、動作モードを通常モードと低消費電力モードとの間で切り替え可能な液晶表示装置であって、
複数の走査信号線と、
前記複数の走査信号線と交差する複数の映像信号線と、
それぞれが前記複数の走査信号線の１つと前記複数の映像信号線の１つとに接続された複数の画素形成部と、
前記複数の走査信号線を駆動する走査信号線駆動回路と、
前記複数の映像信号線を駆動する映像信号線駆動回路と、
前記複数の画素形成部に共通的に設けられた共通電極と、
前記共通電極に与える第１電源電圧を生成する電源回路と
を備え、
前記複数の画素形成部のそれぞれは、
画素電極と、
前記複数の走査信号線の１つに接続された制御端子と、前記複数の映像信号線の１つに接続された第１導通端子と、前記画素電極に接続された第２導通端子とを有する画素トランジスタと、
前記共通電極と、
前記画素電極と前記共通電極とによって形成される液晶容量と
によって構成され、
前記動作モードが前記低消費電力モードとなっている期間は、前記液晶容量への映像信号の書き込みが行われる書換期間と、前記液晶容量への映像信号の書き込みが行われない休止期間とを含み、
前記動作モードが前記通常モードから前記低消費電力モードへと遷移する第１遷移期間には、
前記電源回路は、前記休止期間中に前記画素トランジスタに流れるリーク電流が生じないように、前記第１電源電圧の電位を第１レベルの電位から第２レベルの電位へと変化させ、
前記走査信号線駆動回路は、前記複数の走査信号線の電位を所定のオフレベルの電位から０Ｖへと変化させ、
前記映像信号線駆動回路は、前記複数の映像信号線の電位を０Ｖへと変化させ、
前記動作モードが前記低消費電力モードから前記通常モードへと遷移する第２遷移期間には、
前記走査信号線駆動回路は、前記複数の走査信号線の電位を０Ｖから前記所定のオフレベルの電位へと変化させ、
前記電源回路は、前記第１電源電圧の電位を前記第２レベルの電位から前記第１レベルの電位へと変化させる。
複数の走査信号線と、
前記複数の走査信号線と交差する複数の映像信号線と、
それぞれが前記複数の走査信号線の１つと前記複数の映像信号線の１つとに接続された複数の画素形成部と、
前記複数の走査信号線を駆動する走査信号線駆動回路と、
前記複数の映像信号線を駆動する映像信号線駆動回路と、
前記複数の画素形成部に共通的に設けられた共通電極と、
前記共通電極に与える第１電源電圧を生成する電源回路と
を備え、
前記複数の画素形成部のそれぞれは、
画素電極と、
前記複数の走査信号線の１つに接続された制御端子と、前記複数の映像信号線の１つに接続された第１導通端子と、前記画素電極に接続された第２導通端子とを有する画素トランジスタと、
前記共通電極と、
前記画素電極と前記共通電極とによって形成される液晶容量と
によって構成され、
前記動作モードが前記低消費電力モードとなっている期間は、前記液晶容量への映像信号の書き込みが行われる書換期間と、前記液晶容量への映像信号の書き込みが行われない休止期間とを含み、
前記動作モードが前記通常モードから前記低消費電力モードへと遷移する第１遷移期間には、
前記電源回路は、前記休止期間中に前記画素トランジスタに流れるリーク電流が生じないように、前記第１電源電圧の電位を第１レベルの電位から第２レベルの電位へと変化させ、
前記走査信号線駆動回路は、前記複数の走査信号線の電位を所定のオフレベルの電位から０Ｖへと変化させ、
前記映像信号線駆動回路は、前記複数の映像信号線の電位を０Ｖへと変化させ、
前記動作モードが前記低消費電力モードから前記通常モードへと遷移する第２遷移期間には、
前記走査信号線駆動回路は、前記複数の走査信号線の電位を０Ｖから前記所定のオフレベルの電位へと変化させ、
前記電源回路は、前記第１電源電圧の電位を前記第２レベルの電位から前記第１レベルの電位へと変化させる。
【0010】
（２）また、本発明のいくつかの実施形態による液晶表示装置は、上記（１）の構成を含み、
前記休止期間には、前記複数の映像信号線がハイインピーダンス状態で維持されるとともに前記映像信号線駆動回路の電源がオフ状態で維持される。
前記休止期間には、前記複数の映像信号線がハイインピーダンス状態で維持されるとともに前記映像信号線駆動回路の電源がオフ状態で維持される。
【0011】
（３）また、本発明のいくつかの実施形態による液晶表示装置は、上記（２）の構成を含み、
前記電源回路は、更に、前記映像信号線駆動回路に与える第２電源電圧を生成し、
前記休止期間には、前記電源回路は、前記第２電源電圧の生成を休止する。
前記電源回路は、更に、前記映像信号線駆動回路に与える第２電源電圧を生成し、
前記休止期間には、前記電源回路は、前記第２電源電圧の生成を休止する。
【0012】
（４）また、本発明のいくつかの実施形態による液晶表示装置は、上記（１）の構成を含み、
前記走査信号線駆動回路は、基板上にモノリシックに形成されており、
前記休止期間には、前記走査信号線駆動回路の動作を制御する走査制御信号の電位が０Ｖで維持される。
前記走査信号線駆動回路は、基板上にモノリシックに形成されており、
前記休止期間には、前記走査信号線駆動回路の動作を制御する走査制御信号の電位が０Ｖで維持される。
【0013】
（５）また、本発明のいくつかの実施形態による液晶表示装置は、上記（４）の構成に加え、前記走査制御信号を生成するレベルシフタ回路を備え、
前記休止期間には、前記レベルシフタ回路の電源がオフ状態で維持される。
前記休止期間には、前記レベルシフタ回路の電源がオフ状態で維持される。
【0014】
（６）また、本発明のいくつかの実施形態による液晶表示装置は、上記（５）の構成を含み、
前記電源回路は、更に、前記レベルシフタ回路に与える第３電源電圧を生成し、
前記休止期間には、前記電源回路は、前記第３電源電圧の生成を休止する。
前記電源回路は、更に、前記レベルシフタ回路に与える第３電源電圧を生成し、
前記休止期間には、前記電源回路は、前記第３電源電圧の生成を休止する。
【0015】
（７）また、本発明のいくつかの実施形態による液晶表示装置は、上記（１）の構成を含み、
前記走査信号線駆動回路は、集積回路チップの形態で設けられ、
前記休止期間には、前記走査信号線駆動回路の動作を制御する走査制御信号の電位が０Ｖで維持される。
前記走査信号線駆動回路は、集積回路チップの形態で設けられ、
前記休止期間には、前記走査信号線駆動回路の動作を制御する走査制御信号の電位が０Ｖで維持される。
【0016】
（８）また、本発明のいくつかの実施形態による液晶表示装置は、上記（７）の構成に加え、前記走査制御信号を生成するタイミング制御回路を備え、
前記休止期間には、前記タイミング制御回路の電源がオフ状態で維持される。
前記休止期間には、前記タイミング制御回路の電源がオフ状態で維持される。
【0017】
（９）また、本発明のいくつかの実施形態による液晶表示装置は、上記（７）の構成を含み、
前記電源回路は、更に、前記走査信号線駆動回路に与える第３電源電圧を生成し、
前記休止期間には、前記電源回路は、前記第３電源電圧の生成を休止する。
前記電源回路は、更に、前記走査信号線駆動回路に与える第３電源電圧を生成し、
前記休止期間には、前記電源回路は、前記第３電源電圧の生成を休止する。
【0018】
（１０）また、本発明のいくつかの実施形態による液晶表示装置は、上記（１）の構成を含み、
前記第１遷移期間には、前記電源回路が前記第１電源電圧の電位を前記第１レベルの電位から前記第２レベルの電位へと変化させた後に、前記走査信号線駆動回路が前記複数の走査信号線の電位を前記所定のオフレベルの電位から０Ｖへと変化させる。
前記第１遷移期間には、前記電源回路が前記第１電源電圧の電位を前記第１レベルの電位から前記第２レベルの電位へと変化させた後に、前記走査信号線駆動回路が前記複数の走査信号線の電位を前記所定のオフレベルの電位から０Ｖへと変化させる。
【0019】
（１１）また、本発明のいくつかの実施形態による液晶表示装置は、上記（１）の構成を含み、
前記第２遷移期間には、前記走査信号線駆動回路が前記複数の走査信号線の電位を０Ｖから前記所定のオフレベルの電位へと変化させた後に、前記電源回路が前記第１電源電圧の電位を前記第２レベルの電位から前記第１レベルの電位へと変化させる。
前記第２遷移期間には、前記走査信号線駆動回路が前記複数の走査信号線の電位を０Ｖから前記所定のオフレベルの電位へと変化させた後に、前記電源回路が前記第１電源電圧の電位を前記第２レベルの電位から前記第１レベルの電位へと変化させる。
【0020】
（１２）また、本発明のいくつかの実施形態による液晶表示装置は、上記（１）の構成を含み、
前記画素トランジスタは、酸化物半導体によりチャネル層が形成された薄膜トランジスタであって、
前記酸化物半導体は、インジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），および酸素（О）を主成分とする酸化インジウムガリウム亜鉛である。
前記画素トランジスタは、酸化物半導体によりチャネル層が形成された薄膜トランジスタであって、
前記酸化物半導体は、インジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），および酸素（О）を主成分とする酸化インジウムガリウム亜鉛である。
【0021】
（１３）また、本発明のいくつかの実施形態による液晶表示装置は、上記（１）の構成を含み、
前記画素トランジスタは、２個のトランジスタが直列に接続されたデュアルゲート構造を有する薄膜トランジスタである。
前記画素トランジスタは、２個のトランジスタが直列に接続されたデュアルゲート構造を有する薄膜トランジスタである。
【0022】
（１４）また、本発明のいくつかの実施形態による液晶表示装置は、上記（１）の構成を含み、
前記画素トランジスタは、前記制御端子としてトップゲートおよびバックゲートを備えたダブルゲート構造を有する薄膜トランジスタである。
前記画素トランジスタは、前記制御端子としてトップゲートおよびバックゲートを備えたダブルゲート構造を有する薄膜トランジスタである。
【0023】
（１５）また、本発明のいくつかの実施形態による液晶表示装置は、上記（１）から（１４）までのいずれかの構成を含み、
前記第１遷移期間における前記第１電源電圧の電位についての前記第１レベルの電位から前記第２レベルの電位への変化幅と、前記第１遷移期間における前記複数の走査信号線の電位についての前記所定のオフレベルの電位から０Ｖへの変化幅とが等しい。
前記第１遷移期間における前記第１電源電圧の電位についての前記第１レベルの電位から前記第２レベルの電位への変化幅と、前記第１遷移期間における前記複数の走査信号線の電位についての前記所定のオフレベルの電位から０Ｖへの変化幅とが等しい。
【0024】
（１６）また、本発明のいくつかの実施形態による駆動方法は、動作モードを通常モードと低消費電力モードとの間で切り替え可能な液晶表示装置の駆動方法であって、
前記液晶表示装置は、
複数の走査信号線と、
前記複数の走査信号線と交差する複数の映像信号線と、
それぞれが前記複数の走査信号線の１つと前記複数の映像信号線の１つとに接続された複数の画素形成部と、
前記複数の走査信号線を駆動する走査信号線駆動回路と、
前記複数の映像信号線を駆動する映像信号線駆動回路と、
前記複数の画素形成部に共通的に設けられた共通電極と、
前記共通電極に与える第１電源電圧を生成する電源回路と
を備え、
前記複数の画素形成部のそれぞれは、
画素電極と、
前記複数の走査信号線の１つに接続された制御端子と、前記複数の映像信号線の１つに接続された第１導通端子と、前記画素電極に接続された第２導通端子とを有する画素トランジスタと、
前記共通電極と、
前記画素電極と前記共通電極とによって形成される液晶容量と
によって構成され、
前記動作モードが前記低消費電力モードとなっている期間は、前記液晶容量への映像信号の書き込みが行われる書換期間と、前記液晶容量への映像信号の書き込みが行われない休止期間とを含み、
前記駆動方法は、
前記動作モードを前記通常モードから前記低消費電力モードへと遷移させる第１遷移ステップと、
前記動作モードを前記低消費電力モードから前記通常モードへと遷移させる第２遷移ステップと
を含み、
前記第１遷移ステップは、
前記映像信号線駆動回路が前記複数の映像信号線の電位を０Ｖへと変化させるステップと、
前記休止期間中に前記画素トランジスタに流れるリーク電流が生じないように、前記電源回路が前記第１電源電圧の電位を第１レベルの電位から第２レベルの電位へと変化させるステップと、
前記走査信号線駆動回路が前記複数の走査信号線の電位を所定のオフレベルの電位から０Ｖへと変化させるステップと
を含み、
前記第２遷移ステップは、
前記電源回路が前記第１電源電圧の電位を前記第２レベルの電位から前記第１レベルの電位へと変化させるステップと、
前記走査信号線駆動回路が前記複数の走査信号線の電位を０Ｖから前記所定のオフレベルの電位へと変化させるステップと
を含む。
前記液晶表示装置は、
複数の走査信号線と、
前記複数の走査信号線と交差する複数の映像信号線と、
それぞれが前記複数の走査信号線の１つと前記複数の映像信号線の１つとに接続された複数の画素形成部と、
前記複数の走査信号線を駆動する走査信号線駆動回路と、
前記複数の映像信号線を駆動する映像信号線駆動回路と、
前記複数の画素形成部に共通的に設けられた共通電極と、
前記共通電極に与える第１電源電圧を生成する電源回路と
を備え、
前記複数の画素形成部のそれぞれは、
画素電極と、
前記複数の走査信号線の１つに接続された制御端子と、前記複数の映像信号線の１つに接続された第１導通端子と、前記画素電極に接続された第２導通端子とを有する画素トランジスタと、
前記共通電極と、
前記画素電極と前記共通電極とによって形成される液晶容量と
によって構成され、
前記動作モードが前記低消費電力モードとなっている期間は、前記液晶容量への映像信号の書き込みが行われる書換期間と、前記液晶容量への映像信号の書き込みが行われない休止期間とを含み、
前記駆動方法は、
前記動作モードを前記通常モードから前記低消費電力モードへと遷移させる第１遷移ステップと、
前記動作モードを前記低消費電力モードから前記通常モードへと遷移させる第２遷移ステップと
を含み、
前記第１遷移ステップは、
前記映像信号線駆動回路が前記複数の映像信号線の電位を０Ｖへと変化させるステップと、
前記休止期間中に前記画素トランジスタに流れるリーク電流が生じないように、前記電源回路が前記第１電源電圧の電位を第１レベルの電位から第２レベルの電位へと変化させるステップと、
前記走査信号線駆動回路が前記複数の走査信号線の電位を所定のオフレベルの電位から０Ｖへと変化させるステップと
を含み、
前記第２遷移ステップは、
前記電源回路が前記第１電源電圧の電位を前記第２レベルの電位から前記第１レベルの電位へと変化させるステップと、
前記走査信号線駆動回路が前記複数の走査信号線の電位を０Ｖから前記所定のオフレベルの電位へと変化させるステップと
を含む。
【発明の効果】
【0025】
本発明のいくつかの実施形態による液晶表示装置によれば、動作モードが低消費電力モードとなっている期間には、映像信号線駆動回路への映像信号の供給が不要になるのに加えて、走査信号線駆動回路および映像信号線駆動回路への電源電圧の供給が不要となる。従って、動作モードが低消費電力モードとなっている期間には、動作モードが通常モードとなっている期間に比べて、消費電力のうちのＡＣ成分およびＤＣ成分の双方が大きく低減される。以上より、従来に比べて消費電力が大きく低減される。また、電源回路は、動作モードが低消費電力モードとなっている期間のうちの休止期間中に画素トランジスタに流れるリーク電流が生じないように、第１電源電圧の電位を変化させる。従って、駆動周波数を低くしても、従来と比較して表示品位が低下することはない。以上より、表示品位を低下させることなく従来よりも顕著に消費電力を低減することのできる液晶表示装置が実現される。
【図面の簡単な説明】
【0026】
【図1】第１の実施形態において、動作モードが通常モードからＳＰモードへと遷移する第１遷移期間の液晶表示装置の動作について説明するための信号波形図である。
【図2】上記第１の実施形態に係る液晶表示装置の概略構成図である。
【図3】上記第１の実施形態において、ＴＦＴ基板に設けられている構成要素およびシステム基板に設けられている構成要素について説明するためのブロック図である。
【図4】上記第１の実施形態において、画素形成部の構成について説明するための回路図である。
【図5】上記第１の実施形態に係る液晶表示装置の機能構成を示す機能ブロック図である。
【図6】上記第１の実施形態において、システム基板の詳細な構成を示すブロック図である。
【図7】上記第１の実施形態において、ゲートドライバの概略構成について説明するためのブロック図である。
【図8】上記第１の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。
【図9】上記第１の実施形態において、単位回路の一構成例を示す回路図である。
【図10】上記第１の実施形態において、安定化回路の一構成例を示す回路図である。
【図11】上記第１の実施形態において、動作モードが通常モードで維持されている期間の単位回路の動作について説明するための信号波形図である。
【図12】上記第１の実施形態において、ソースドライバの一構成例を示すブロック図である。
【図13】上記第１の実施形態において、通常モード期間の液晶表示装置の動作について説明するための信号波形図である。
【図14】上記第１の実施形態において、動作モードがＳＰモードから通常モードへと遷移する第２遷移期間の液晶表示装置の動作について説明するための信号波形図である。
【図15】上記第１の実施形態において、通常モード期間における各構成要素の状態を模式的に示す図である。
【図16】上記第１の実施形態において、ＳＰモード期間のうちの休止期間における各構成要素の状態を模式的に示す図である。
【図17】従来型休止駆動が採用されている液晶表示装置についての休止期間における各構成要素の状態を模式的に示す図である。
【図18】上記第１の実施形態において、通常モードと従来型低周波モードとＳＰモードとの間での各構成要素の動作状態の違いについて説明するための図である。
【図19】上記第１の実施形態において、通常モードと従来型低周波モードとＳＰモードとの間での消費電力の違いを模式的に示す図である。
【図20】上記第１の実施形態における効果について説明するための図である。
【図21】上記第１の実施形態における効果について説明するための図である。
【図22】第２の実施形態に係る液晶表示装置の概略構成図である。
【図23】上記第２の実施形態において、ＴＦＴ基板に設けられている構成要素およびシステム基板に設けられている構成要素について説明するためのブロック図である。
【図24】上記第２の実施形態において、システム基板の詳細な構成を示すブロック図である。
【図25】上記第２の実施形態において、通常モード期間の液晶表示装置の動作について説明するための信号波形図である。
【図26】上記第２の実施形態において、第１遷移期間の液晶表示装置の動作について説明するための信号波形図である。
【図27】上記第２の実施形態において、第２遷移期間の液晶表示装置の動作について説明するための信号波形図である。
【図28】上記第２の実施形態において、通常モード期間における各構成要素の状態を模式的に示す図である。
【図29】上記第２の実施形態において、ＳＰモード期間のうちの休止期間における各構成要素の状態を模式的に示す図である。
【図30】第１の変形例における画素トランジスタの構成について説明するための図である。
【図31】第２の変形例における画素トランジスタの構成について説明するための図である。
【発明を実施するための形態】
【0027】
実施形態について説明する前に、本明細書で用いる用語について説明する。以下の各実施形態に係る液晶表示装置では、上述した休止駆動が行われる。これに関し、説明の便宜上、従来の休止駆動を「従来型休止駆動」といい、以下の各実施形態における休止駆動を「超低電力休止駆動」という。また、休止駆動を採用する液晶表示装置では上述したように通常モードと低周波モードとの間で動作モードの切り替えが行われるが、従来型休止駆動における低周波モードを「従来型低周波モード」といい、超低電力休止駆動における低周波モードを「ＳＰモード」（Ｓｕｐｅｒ Ｐａｕｓｅ Ｍｏｄｅ）という。また、液晶容量への映像信号の書き込みが行われる期間（書き込みのための準備期間を含む）を「書換期間」といい、液晶容量への映像信号の書き込みが行われない期間を「休止期間」という。
【0028】
以下、添付図面を参照しつつ、実施形態について説明する。
【0029】
＜１．第１の実施形態＞
＜１．１ 全体構成および動作概要＞
図２は、第１の実施形態に係る液晶表示装置の概略構成図である。この液晶表示装置は、対向する２枚のガラス基板であるＴＦＴ基板２と対向基板８とによって構成された液晶パネル９と、システム基板５とによって構成されている。ＴＦＴ基板２と対向基板８とはシール材によって貼り合わせられており、ＴＦＴ基板２と対向基板８との間には液晶が狭持されている。ＴＦＴ基板２とシステム基板５とは、ＦＰＣ（フレキシブルプリント基板）６を介して互いに接続されている。
＜１．１ 全体構成および動作概要＞
図２は、第１の実施形態に係る液晶表示装置の概略構成図である。この液晶表示装置は、対向する２枚のガラス基板であるＴＦＴ基板２と対向基板８とによって構成された液晶パネル９と、システム基板５とによって構成されている。ＴＦＴ基板２と対向基板８とはシール材によって貼り合わせられており、ＴＦＴ基板２と対向基板８との間には液晶が狭持されている。ＴＦＴ基板２とシステム基板５とは、ＦＰＣ（フレキシブルプリント基板）６を介して互いに接続されている。
【0030】
図３に、ＴＦＴ基板２に設けられている構成要素およびシステム基板５に設けられている構成要素を示す。ＴＦＴ基板２には、複数本のゲートバスライン（走査信号線）ＧＬと、それら複数本のゲートバスラインＧＬと交差する複数本のソースバスライン（映像信号線）ＳＬとが配設されている。また、ＴＦＴ基板２には、複数本のゲートバスラインＧＬを駆動するゲートドライバ（走査信号線駆動回路）３０と、複数本のソースバスラインＳＬを駆動するソースドライバ（映像信号線駆動回路）４０とが設けられている。本実施形態においては、ゲートドライバ３０はＴＦＴ基板２上にモノリシックに形成されており、ソースドライバ４０はＩＣチップ（集積回路チップ）の形態でＴＦＴ基板２上に設けられている。なお、ＴＦＴ基板２と対向基板８とは上述したようにシール材によって貼り合わせられており、シール材が形成されている領域の内側の領域が表示部２０となる。図３に示す例ではゲートドライバ３０は表示部２０の一端側および他端側の双方に設けられているが、これには限定されず、表示部２０の一端側のみにゲートドライバ３０が設けられた構成を採用することもできる。ソースドライバ４０としてのＩＣチップの数についても特に限定されない。
【0031】
システム基板５には、各種の電源電圧を生成する電源ＩＣ（電源回路）５１と、表示部２０に画像を表示する動作におけるタイミングを制御するためのタイミング信号等を生成するＩＣであるＴＣＯＮ５２と、ＴＣＯＮ５２で生成されたタイミング信号の電圧レベル（電位）を変化させるためのレベルシフタＩＣ５３とが設けられている。本実施形態においては、ＴＣＯＮ５２とレベルシフタＩＣ５３とによって、後述する表示制御部１０が実現されている。
【0032】
表示部２０には、複数本のゲートバスラインＧＬと複数本のソースバスラインＳＬとの各交差点に対応して、画素を形成する画素形成部２００が設けられている（図４参照）。図４に示すように、各画素形成部２００は、対応する交差点を通過するゲートバスラインＧＬにゲート端子（制御端子）が接続されると共に当該交差点を通過するソースバスラインＳＬにソース端子（第１導通端子）が接続された薄膜トランジスタ（以下、「画素トランジスタ」という。）２１と、その画素トランジスタ２１のドレイン端子（第２導通端子）に接続された画素電極２２と、表示部２０内の複数個の画素形成部２００に共通的に設けられた共通電極２９と、画素電極２２と共通電極２９とによって形成される液晶容量２３とによって構成されている。本実施形態における画素トランジスタ２１は、上述したＩＧＺＯ－ＴＦＴである。なお、共通電極２９は、対向基板８上に設けられている。
【0033】
次に、図５に示す機能ブロック図を参照しつつ、本実施形態に係る液晶表示装置の動作概要について説明する。図５に示すように、この液晶表示装置は、機能的には、表示制御部１０と表示部２０とゲートドライバ３０とソースドライバ４０とを含んでいる。上述したように、表示制御部１０は、ＴＣＯＮ５２とレベルシフタＩＣ５３とによって実現される。
【0034】
表示制御部１０は、ホストから送られる画像信号ＤＡを受け取り、デジタル映像信号ＤＶと、ゲートドライバ３０の動作を制御するためのゲート制御信号（走査制御信号）ＧＣＴＬと、ソースドライバ４０の動作を制御するためのソース制御信号ＳＣＴＬとを出力する。すなわち、表示制御部１０は、ゲートドライバ３０の動作およびソースドライバ４０の動作を制御する。なお、ゲート制御信号ＧＣＴＬには、ゲートスタートパルス信号、クリア信号、およびゲートクロック信号が含まれており、ソース制御信号ＳＣＴＬには、ソーススタートパルス信号、ソースクロック信号、ラッチストローブ信号、および極性制御信号が含まれている。
【0035】
ゲートドライバ３０は、表示制御部１０から送られるゲート制御信号ＧＣＴＬに基づいて、アクティブな走査信号の各ゲートバスラインＧＬへの印加を１垂直走査期間を周期として繰り返す。但し、休止期間には、ゲートドライバ３０は、ゲートバスラインＧＬに走査信号を印加する動作を休止する。
【0036】
ソースドライバ４０は、表示制御部１００から送られるデジタル映像信号ＤＶとソース制御信号ＳＣＴＬとに基づいて、複数本のソースバスラインＳＬに駆動用映像信号を印加する。但し、休止期間には、ソースドライバ４０は、ソースバスラインＳＬに駆動用映像信号を印加する動作を休止する。
【0037】
以上のようにして、ゲートバスラインＧＬに走査信号が印加され、ソースバスラインＳＬに駆動用映像信号が印加されることにより、ホストから送られた画像信号ＤＡに基づく画像が表示部２０に表示される。
【0038】
ところで、本実施形態に係る液晶表示装置では、駆動周波数を６０Ｈｚとして毎フレーム期間に表示画像の更新を行う通常モードと駆動周波数を０．０１Ｈｚとして複数フレーム期間に１回だけ表示画像の更新を行うＳＰモードとの間で動作モードを切り替える超低電力休止駆動が行われる。なお、動作モードが通常モードで維持されている期間を「通常モード期間」といい、動作モードがＳＰモードになっている期間を「ＳＰモード期間」といい、動作モードが通常モードからＳＰモードに遷移するための期間を「第１遷移期間」といい、動作モードがＳＰモードから通常モードに遷移するための期間を「第２遷移期間」という。なお、ＳＰモード期間は、従来型低周波モードにおける休止期間よりも顕著に長い休止期間と、書換期間とを含んでいる。
【0039】
＜１．２ システム基板の詳細な構成＞
図６は、本実施形態におけるシステム基板５の詳細な構成を示すブロック図である。上述したように、システム基板５には、電源ＩＣ５１とＴＣＯＮ５２とレベルシフタＩＣ５３とが設けられている。なお、電源ＩＣ５１には、バッテリー等によって外部電源電圧ＶＩＮが供給される。
図６は、本実施形態におけるシステム基板５の詳細な構成を示すブロック図である。上述したように、システム基板５には、電源ＩＣ５１とＴＣＯＮ５２とレベルシフタＩＣ５３とが設けられている。なお、電源ＩＣ５１には、バッテリー等によって外部電源電圧ＶＩＮが供給される。
【0040】
電源ＩＣ５１には、ＶＧＨ生成部５１１とＶＧＬ生成部５１２とＶＤＤ生成部５１３とＶＤＤＩＯ生成部５１４とＡＶＤＤ生成部５１５とＧＭＡ生成部５１６とＶＣＯＭ生成部５１７とが含まれている。ＶＧＨ生成部５１１は、ゲートドライバ３０の動作用のハイレベル側の電源電圧であるゲートハイ電源電圧ＶＧＨを生成する。ＶＧＬ生成部５１２は、ゲートドライバ３０の動作用のローレベル側の電源電圧であるゲートロー電源電圧ＶＧＬを生成する。ゲートハイ電源電圧ＶＧＨおよびゲートロー電源電圧ＶＧＬは、レベルシフタＩＣ５３に供給される。ＶＤＤ生成部５１３は、ＴＣＯＮ５２内のロジック回路で使用されるロジック電源電圧ＶＤＤを生成する。ＶＤＤＩＯ生成部５１４は、ＴＣＯＮ５２内の入出力回路５２１で使用される入出力用電源電圧ＶＤＤＩＯを生成する。ロジック電源電圧ＶＤＤおよび入出力用電源電圧ＶＤＤＩＯは、ＴＣＯＮ５２に供給される。ＡＶＤＤ生成部５１５は、ソースドライバ４０の動作用の電源電圧であるソース用電源電圧ＡＶＤＤを生成する。ＧＭＡ生成部５１６は、ソースドライバ４０での階調電圧の生成に用いられるガンマ用電源電圧ＧＭＡを生成する。ソース用電源電圧ＡＶＤＤおよびガンマ用電源電圧ＧＭＡは、ソースドライバ４０に供給される。ＶＣＯＭ生成部５１７は、共通電極駆動電圧ＶＣＯＭを生成する。共通電極駆動電圧ＶＣＯＭは、共通電極２９に印加される。
【0041】
なお、本実施形態においては、共通電極駆動電圧ＶＣＯＭによって第１電源電圧が実現され、ソース用電源電圧ＡＶＤＤおよびガンマ用電源電圧ＧＭＡによって第２電源電圧が実現され、ゲートハイ電源電圧ＶＧＨおよびゲートロー電源電圧ＶＧＬによって第３電源電圧が実現される。
【0042】
ＴＣＯＮ５２には、入出力回路５２１とＲＡＭ５２２とオシレータ５２３とタイミング制御部５２４とソース出力用Ｉ／Ｆ（インタフェース）５２５とが含まれている。入出力回路５２１は、ホストから送られる画像信号ＤＡを受信し、当該画像信号ＤＡをＲＡＭ５２２に書き込む。入出力回路５２１は、また、適宜のタイミングでＲＡＭ５２２から取り出した画像信号ＤＡをタイミング制御部５２４に与える。ＲＡＭ５２２は、ホストから送られた画像信号ＤＡを一時的に保持する。オシレータ５２３は、タイミング制御部５２４の動作用の基本クロックを生成する。タイミング制御部５２４は、入出力回路５２１から与えられた画像信号ＤＡとオシレータ５２３で生成された基本クロックとに基づいて、ゲートドライバ３０およびソースドライバ４０の動作を制御するための各種の制御信号を生成する。ソース出力用Ｉ／Ｆ５２５は、画像信号ＤＡと、上述したソース制御信号ＳＣＴＬとを出力する。
【0043】
レベルシフタＩＣ５３は、タイミング制御部５２４から送られる各種の制御信号の電圧レベル（電位）をゲートハイ電源電圧ＶＧＨまたはゲートロー電源電圧ＶＧＬの電位に変換することによって、ゲート制御信号ＧＣＴＬとゲート用ハイレベル側電源電圧ＧＶＤＤとゲート用ローレベル側電源電圧ＧＶＳＳとを出力する。ゲート制御信号ＧＣＴＬとゲート用ハイレベル側電源電圧ＧＶＤＤとゲート用ローレベル側電源電圧ＧＶＳＳとは、ゲートドライバ３０に与えられる。
【0044】
＜１．３ ゲートドライバ＞
次に、本実施形態におけるゲートドライバ３０について説明する。なお、ここでは、ｉ本のゲートバスラインＧＬ１～ＧＬｉとｊ本のソースバスラインＳＬ１～ＳＬｊとが表示部２０に配設されているものと仮定する。
次に、本実施形態におけるゲートドライバ３０について説明する。なお、ここでは、ｉ本のゲートバスラインＧＬ１～ＧＬｉとｊ本のソースバスラインＳＬ１～ＳＬｊとが表示部２０に配設されているものと仮定する。
【0045】
図７は、本実施形態におけるゲートドライバ３０の概略構成について説明するためのブロック図である。図７に示すように、ゲートドライバ３０は複数段からなるシフトレジスタ３００によって構成されている。表示部２０にはｉ行×ｊ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ３００の各段が設けられている。すなわち、シフトレジスタ３００にはｉ個の単位回路３（１）～３（ｉ）が含まれている。なお、１段目よりも前およびｉ段目よりも後にダミー段としての単位回路が設けられていることもあるが、ダミー段については、本開示内容に直接には関係しないので、その説明を省略する。
【0046】
＜１．３．１ シフトレジスタ＞
図８は、ゲートドライバ３０内のシフトレジスタ３００の構成を示すブロック図である。上述したように、このシフトレジスタ３００にはｉ個の単位回路３（１）～３（ｉ）が含まれている。なお、図８には、１段目から４段目までの単位回路３（１）～３（４）を示している。以下においては、ｉ個の単位回路３（１）～３（ｉ）を互いに区別する必要がない場合には単位回路に符号３を付す。
図８は、ゲートドライバ３０内のシフトレジスタ３００の構成を示すブロック図である。上述したように、このシフトレジスタ３００にはｉ個の単位回路３（１）～３（ｉ）が含まれている。なお、図８には、１段目から４段目までの単位回路３（１）～３（４）を示している。以下においては、ｉ個の単位回路３（１）～３（ｉ）を互いに区別する必要がない場合には単位回路に符号３を付す。
【0047】
シフトレジスタ３００には、ゲート制御信号ＧＣＴＬとして、ゲートスタートパルス信号ＧＳＰとクリア信号ＧＣＬＲとゲートクロック信号ＧＣＫ１，ＧＣＫ２とが与えられる。ゲートクロック信号ＧＣＫ１，ＧＣＫ２は２相のクロック信号であって、ゲートクロック信号ＧＣＫ１とゲートクロック信号ＧＣＫ２とは、位相が１８０度ずれている。また、シフトレジスタ３００には、動作用の電源電圧として、ゲート用ハイレベル側電源電圧ＧＶＤＤとゲート用ローレベル側電源電圧ＧＶＳＳとが与えられる。
【0048】
各単位回路３は、ゲートクロック信号ＧＣＫ１またはゲートクロック信号ＧＣＫ２を入力クロック信号ＣＫＡとして受け取る入力端子と、クリア信号ＧＣＬＲを受け取る入力端子と、セット信号Ｓを受け取る入力端子と、リセット信号Ｒを受け取る入力端子と、ゲート用ハイレベル側電源電圧ＧＶＤＤを受け取る入力端子と、ゲート用ローレベル側電源電圧ＧＶＳＳを受け取る入力端子と、出力信号Ｑを出力するための出力端子とを含んでいる。
【0049】
シフトレジスタ３００の各段（各単位回路３）の入力端子に与えられる信号は次のようになっている。奇数段目の単位回路３には、ゲートクロック信号ＧＣＫ１が入力クロック信号ＣＫＡとして与えられ、偶数段目の単位回路３には、ゲートクロック信号ＧＣＫ２が入力クロック信号ＣＫＡとして与えられる。また、任意の段（ここではｋ段目とする）の単位回路３（ｋ）について、１段前の単位回路３（ｋ－１）から出力される出力信号Ｑ（ｋ－１）がセット信号Ｓとして与えられ、１段後の単位回路３（ｋ＋１）から出力される出力信号Ｑ（ｋ＋１）がリセット信号Ｒとして与えられる。但し、１段目の単位回路３（１）にはゲートスタートパルス信号ＧＳＰがセット信号Ｓとして与えられ、ｉ段目の単位回路３（ｉ）にはクリア信号ＧＣＬＲがリセット信号Ｒとして与えられる。なお、ゲート用ハイレベル側電源電圧ＧＶＤＤ、ゲート用ローレベル側電源電圧ＧＶＳＳ、およびクリア信号ＧＣＬＲについては、全ての単位回路３（１）～３（ｉ）に共通的に与えられる。
【0050】
シフトレジスタ３００の各段（各単位回路３）の出力端子からは出力信号Ｑが出力される。任意の段（ここではｋ段目とする）から出力される出力信号Ｑは、走査信号としてｋ行目のゲートバスラインＧＬｋに与えられるほか、リセット信号Ｒとして１段前の単位回路３（ｋ－１）に与えられるとともに、セット信号Ｓとして１段後の単位回路３（ｋ＋１）に与えられる。
【0051】
以上のような構成において、シフトレジスタ３００の１段目の単位回路３（１）にセット信号Ｓとしてのゲートスタートパルス信号ＧＳＰのパルスが与えられると、ゲートクロック信号ＧＣＫ１，ＧＣＫ２のクロック動作に基づいて、各単位回路３から出力される出力信号Ｑに含まれるシフトパルスが１段目の単位回路３（１）からｉ段目の単位回路３（ｉ）へと順次に転送される。そして、このシフトパルスの転送に応じて、各単位回路３から出力される出力信号Ｑが順次にハイレベルとなる。これにより、表示部２０に配設されているｉ本のゲートバスラインＧＬ１～ＧＬｉにそれぞれ与えられるｉ個の走査信号が順次にハイレベル（アクティブ）となる。すなわち、ｉ本のゲートバスラインＧＬ１～ＧＬｉが順次に選択状態となる。
【0052】
＜１．３．２ 単位回路の構成＞
図９は、単位回路３の一構成例を示す回路図である。なお、図９に示す単位回路３はｎ段目の単位回路３（ｎ）であると仮定する。図９に示すように、この単位回路３には、１１個の薄膜トランジスタＭ１ａ，Ｍ１ｂ，Ｍ２ａ，Ｍ２ｂ，Ｍ３ａ，Ｍ３ｂ，Ｍ４ａ，Ｍ４ｂ，Ｍ９，Ｍ１０，およびＭ１１と、１個のキャパシタ（容量素子）Ｃｂｓｔと、安定化回路３０１とが含まれている。また、この単位回路３は、６個の入力端子３１～３６と１個の出力端子３９とを有している。入力端子３１には、１段前の単位回路３（ｎ－１）からの出力信号Ｑ（ｎ－１）であるセット信号Ｓが与えられる。入力端子３２には、１段後の単位回路３（ｎ＋１）からの出力信号Ｑ（ｎ＋１）であるリセット信号Ｒが与えられる。入力端子３３には、ゲートクロック信号ＧＣＫ１またはゲートクロック信号ＧＣＫ２が入力クロック信号ＣＫＡとして与えられる。入力端子３４には、クリア信号ＧＣＬＲが与えられる。入力端子３５には、ゲート用ハイレベル側電源電圧ＧＶＤＤが与えられる。入力端子３６には、ゲート用ローレベル側電源電圧ＧＶＳＳが与えられる。出力端子３９からは出力信号Ｑ（ｎ）が出力される。この出力信号Ｑ（ｎ）は、対応するゲートバスラインＧＬｎに走査信号として与えられ、１段前の単位回路３（ｎ－１）にリセット信号Ｒとして与えられ、１段後の単位回路３（ｎ＋１）にセット信号Ｓとして与えられる。
図９は、単位回路３の一構成例を示す回路図である。なお、図９に示す単位回路３はｎ段目の単位回路３（ｎ）であると仮定する。図９に示すように、この単位回路３には、１１個の薄膜トランジスタＭ１ａ，Ｍ１ｂ，Ｍ２ａ，Ｍ２ｂ，Ｍ３ａ，Ｍ３ｂ，Ｍ４ａ，Ｍ４ｂ，Ｍ９，Ｍ１０，およびＭ１１と、１個のキャパシタ（容量素子）Ｃｂｓｔと、安定化回路３０１とが含まれている。また、この単位回路３は、６個の入力端子３１～３６と１個の出力端子３９とを有している。入力端子３１には、１段前の単位回路３（ｎ－１）からの出力信号Ｑ（ｎ－１）であるセット信号Ｓが与えられる。入力端子３２には、１段後の単位回路３（ｎ＋１）からの出力信号Ｑ（ｎ＋１）であるリセット信号Ｒが与えられる。入力端子３３には、ゲートクロック信号ＧＣＫ１またはゲートクロック信号ＧＣＫ２が入力クロック信号ＣＫＡとして与えられる。入力端子３４には、クリア信号ＧＣＬＲが与えられる。入力端子３５には、ゲート用ハイレベル側電源電圧ＧＶＤＤが与えられる。入力端子３６には、ゲート用ローレベル側電源電圧ＧＶＳＳが与えられる。出力端子３９からは出力信号Ｑ（ｎ）が出力される。この出力信号Ｑ（ｎ）は、対応するゲートバスラインＧＬｎに走査信号として与えられ、１段前の単位回路３（ｎ－１）にリセット信号Ｒとして与えられ、１段後の単位回路３（ｎ＋１）にセット信号Ｓとして与えられる。
【0053】
次に、単位回路３内における構成要素間の接続関係について説明する。以下、ゲート端子のことを「制御端子」といい、ドレイン端子およびソース端子として機能する２つの端子の一方を「第１導通端子」、他方を「第２導通端子」という。薄膜トランジスタＭ１ｂの第２導通端子、薄膜トランジスタＭ２ａの第１導通端子、薄膜トランジスタＭ３ａの第１導通端子、薄膜トランジスタＭ４ａの第１導通端子、薄膜トランジスタＭ１０の制御端子、キャパシタＣｂｓｔの一端、および安定化回路３０１は、第１ノードＮ１を介して互いに接続されている。薄膜トランジスタＭ４ａの制御端子、薄膜トランジスタＭ４ｂの制御端子、薄膜トランジスタＭ９の制御端子、および安定化回路３０１は、第２ノードＮ２を介して互いに接続されている。
【0054】
薄膜トランジスタＭ１ａについては、制御端子は入力端子３１に接続され、第１導通端子は入力端子３５に接続され、第２導通端子は薄膜トランジスタＭ１ｂの第１導通端子に接続されている。薄膜トランジスタＭ１ｂについては、制御端子は入力端子３１に接続され、第１導通端子は薄膜トランジスタＭ１ａの第２導通端子に接続され、第２導通端子は第１ノードＮ１に接続されている。薄膜トランジスタＭ２ａについては、制御端子は入力端子３４に接続され、第１導通端子は第１ノードＮ１に接続され、第２導通端子は薄膜トランジスタＭ２ｂの第１導通端子に接続されている。薄膜トランジスタＭ２ｂについては、制御端子は入力端子３４に接続され、第１導通端子は薄膜トランジスタＭ２ａの第２導通端子に接続され、第２導通端子は入力端子３６に接続されている。薄膜トランジスタＭ３ａについては、制御端子は入力端子３２に接続され、第１導通端子は第１ノードＮ１に接続され、第２導通端子は薄膜トランジスタＭ３ｂの第１導通端子に接続されている。薄膜トランジスタＭ３ｂについては、制御端子は入力端子３２に接続され、第１導通端子は薄膜トランジスタＭ３ａの第２導通端子に接続され、第２導通端子は入力端子３６に接続されている。薄膜トランジスタＭ４ａについては、制御端子は第２ノードＮ２に接続され、第１導通端子は第１ノードＮ１に接続され、第２導通端子は薄膜トランジスタＭ４ｂの第１導通端子に接続されている。薄膜トランジスタＭ４ｂについては、制御端子は第２ノードＮ２に接続され、第１導通端子は薄膜トランジスタＭ４ａの第２導通端子に接続され、第２導通端子は入力端子３６に接続されている。薄膜トランジスタＭ９については、制御端子は第２ノードＮ２に接続され、第１導通端子は出力端子３９に接続され、第２導通端子は入力端子３６に接続されている。薄膜トランジスタＭ１０については、制御端子は第１ノードＮ１に接続され、第１導通端子は入力端子３３に接続され、第２導通端子は出力端子３９に接続されている。薄膜トランジスタＭ１１については、制御端子は入力端子３４に接続され、第１導通端子は出力端子３９に接続され、第２導通端子は入力端子３６に接続されている。キャパシタＣｂｓｔについては、一端は第１ノードＮ１に接続され、他端は出力端子３９に接続されている。
【0055】
図１０は、安定化回路３０１の一構成例を示す回路図である。図１０に示すように、この安定化回路３０１には、６個の薄膜トランジスタＭ５ａ，Ｍ５ｂ，Ｍ５ｃ，Ｍ６，Ｍ７，およびＭ８が含まれている。薄膜トランジスタＭ５ａについては、制御端子および第１導通端子は入力端子３５に接続され、第２導通端子は薄膜トランジスタＭ５ｂの第１導通端子に接続されている。薄膜トランジスタＭ５ｂについては、制御端子は入力端子３５に接続され、第１導通端子は薄膜トランジスタＭ５ａの第２導通端子に接続され、第２導通端子は薄膜トランジスタＭ５ｃの第１導通端子に接続されている。薄膜トランジスタＭ５ｃについては、制御端子は入力端子３５に接続され、第１導通端子は薄膜トランジスタＭ５ｂの第２導通端子に接続され、第２導通端子は第２ノードＮ２に接続されている。薄膜トランジスタＭ６については、制御端子は第１ノードＮ１に接続され、第１導通端子は第２ノードＮ２に接続され、第２導通端子は入力端子３６に接続されている。薄膜トランジスタＭ７については、制御端子は入力端子３１に接続され、第１導通端子は第２ノードＮ２に接続され、第２導通端子は入力端子３６に接続されている。薄膜トランジスタＭ８については、制御端子は入力端子３４に接続され、第１導通端子は第２ノードＮ２に接続され、第２導通端子は入力端子３６に接続されている。
【0056】
＜１．３．３ 単位回路の動作＞
次に、図１１に示す信号波形図を参照しつつ、動作モードが通常モードで維持されている期間におけるｎ段目の単位回路３（ｎ）の動作について説明する。時刻ｔ００の直前の時点には、セット信号Ｓはローレベル、第１ノードＮ１の電位はローレベル、出力信号Ｑ（ｎ）はローレベル、第２ノードＮ２の電位はハイレベル、リセット信号Ｒはローレベル、クリア信号ＧＣＬＲはローレベルである。
次に、図１１に示す信号波形図を参照しつつ、動作モードが通常モードで維持されている期間におけるｎ段目の単位回路３（ｎ）の動作について説明する。時刻ｔ００の直前の時点には、セット信号Ｓはローレベル、第１ノードＮ１の電位はローレベル、出力信号Ｑ（ｎ）はローレベル、第２ノードＮ２の電位はハイレベル、リセット信号Ｒはローレベル、クリア信号ＧＣＬＲはローレベルである。
【0057】
時刻ｔ００になると、セット信号Ｓがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭ１ａ，Ｍ１ｂ，およびＭ７がオン状態となる。薄膜トランジスタＭ１ａ，Ｍ１ｂがオン状態となることによって第１ノードＮ１の電位が上昇し、薄膜トランジスタＭ６，Ｍ１０がオン状態となる。薄膜トランジスタＭ６，Ｍ７がオン状態となることによって第２ノードＮ２の電位がハイレベルからローレベルに変化する。なお、時刻ｔ００から時刻ｔ０２までの期間には、入力クロック信号ＣＫＡはローレベルであるので、薄膜トランジスタＭ１０がオン状態となっていても出力信号Ｑ（ｎ）はローレベルで維持される。時刻ｔ０１になると、セット信号Ｓがハイレベルからローレベルに変化する。これにより、薄膜トランジスタＭ１ａ，Ｍ１ｂ，およびＭ７がオフ状態となる。
【0058】
時刻ｔ０２になると、入力クロック信号ＣＫＡがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＭ１０はオン状態であるので、入力端子３３の電位の上昇とともに出力端子３９の電位が上昇する。ここで、図９に示すように第１ノードＮ１－出力端子３９間にはキャパシタＣｂｓｔが設けられているので、出力端子３９の電位の上昇とともに第１ノードＮ１の電位も上昇する（第１ノードＮ１がブースト状態となる）。その結果、薄膜トランジスタＭ１０の制御端子には大きな電圧が印加され、この出力端子３９に接続されているゲートバスラインＧＬｎが選択状態となるのに充分なレベルにまで出力信号Ｑ（ｎ）の電位が上昇する。
【0059】
時刻ｔ０３になると、入力クロック信号ＣＫＡがハイレベルからローレベルに変化する。これにより、入力端子３３の電位の低下とともに出力端子３９の電位が低下する。すなわち、出力信号Ｑ（ｎ）の電位がハイレベルからローレベルに変化する。また、キャパシタＣｂｓｔを介して第１ノードＮ１の電位が低下する。
【0060】
時刻ｔ０４になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭ３ａ，Ｍ３ｂがオン状態となり、第１ノードＮ１の電位がローレベルとなる。第１ノードＮ１の電位がローレベルとなることによって、薄膜トランジスタＭ６，Ｍ１０はオフ状態となる。このとき、薄膜トランジスタＭ５ａ，Ｍ５ｂ，およびＭ５ｃはオン状態であるので、薄膜トランジスタＭ６がオフ状態となることによって、第２ノードＮ２の電位がローレベルからハイレベルに変化する。時刻ｔ０５になると、リセット信号Ｒがハイレベルからローレベルに変化する。これにより、薄膜トランジスタＭ３ａ，Ｍ３ｂがオフ状態となる。
【0061】
時刻ｔ０６になると、ゲート用ハイレベル側電源電圧ＧＶＤＤの電位が低下する。これにより、薄膜トランジスタＭ５ａ，Ｍ５ｂ，およびＭ５ｃがオフ状態となる。その後、時刻ｔ０７になると、クリア信号ＧＣＬＲがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭ２ａ，Ｍ２ｂ，Ｍ８，およびＭ１１がオン状態となる。薄膜トランジスタＭ２ａ，Ｍ２ｂがオン状態となることによって、第１ノードＮ１の電位は完全なローレベルへと引き込まれる。薄膜トランジスタＭ８がオン状態となることによって、第２ノードＮ２の電位はハイレベルからローレベルに変化する。薄膜トランジスタＭ１１がオン状態となることによって、出力信号Ｑ（ｎ）の電位は完全なローレベルへと引き込まれる。
【0062】
時刻ｔ０８になると、クリア信号ＧＣＬＲがハイレベルからローレベルに変化する。これにより、薄膜トランジスタＭ２ａ，Ｍ２ｂ，Ｍ８，およびＭ１１がオフ状態となる。その後、時刻ｔ０９になると、ゲート用ハイレベル側電源電圧ＧＶＤＤの電位が上昇する。これにより、薄膜トランジスタＭ５ａ，Ｍ５ｂ，およびＭ５ｃがオン状態となり、第２ノードＮ２の電位はローレベルからハイレベルに変化する。
【0063】
ところで、第２ノードＮ２の電位がハイレベルで維持されている期間には、薄膜トランジスタＭ４ａ，Ｍ４ｂ，およびＭ９はオン状態である。それ故、第１ノードＮ１の電位および出力信号Ｑ（ｎ）の電位（出力端子３９の電位）は確実にローレベルで維持される。従って、ゲートドライバ３０の動作が安定化する。
【0064】
以上のような動作が各単位回路３で行われることによって、この液晶表示装置に設けられているｉ本のゲートバスラインＧＬ１～ＧＬｉが順次に選択状態となり、液晶容量２３への映像信号の書き込みが順次に行われる。これにより、外部から送られた画像信号ＤＡに基づく画像が表示部２０に表示される。
【0065】
＜１．４ ソースドライバ＞
図１２は、ソースドライバ４０の一構成例を示すブロック図である。図１２に示すように、ソースドライバ４０は、シフトレジスタ回路４１０とサンプリング回路４２０とラッチ回路４３０とＤＡ変換回路４４０とソース出力回路４５０と階調電圧生成回路４６０とによって構成されている。
図１２は、ソースドライバ４０の一構成例を示すブロック図である。図１２に示すように、ソースドライバ４０は、シフトレジスタ回路４１０とサンプリング回路４２０とラッチ回路４３０とＤＡ変換回路４４０とソース出力回路４５０と階調電圧生成回路４６０とによって構成されている。
【0066】
シフトレジスタ回路４１０にはソーススタートパルス信号ＳＳＰとソースクロック信号ＳＣＫとが入力される。シフトレジスタ回路４１０は、ソースクロック信号ＳＣＫに基づいて、ソーススタートパルス信号ＳＳＰに含まれるパルスを入力端から出力端へと順次に転送する。このパルスの転送に応じてシフトレジスタ回路４１０から各ソースバスラインＳＬに対応するサンプリングパルスＳＭＰが順次に出力され、当該サンプリングパルスＳＭＰはサンプリング回路４２０に順次に入力される。
【0067】
サンプリング回路４２０は、デジタル映像信号ＤＶをシフトレジスタ回路４１０から出力されるサンプリングパルスＳＭＰのタイミングでサンプリングして、それを内部画像信号ｄとして出力する。ラッチ回路４３０は、サンプリング回路４２０から出力される内部画像信号ｄをラッチストローブ信号ＬＳのパルスのタイミングで取り込み、それを出力する。
【0068】
階調電圧生成回路４６０は、電源ＩＣ５１より供給されるガンマ用電源電圧ＧＭＡから正負それぞれ２５６個の階調電圧ＧＶ（Ｈ０）～（Ｈ２５５），ＧＶ（Ｌ０）～（Ｌ２５５）を生成し、それらをＤＡ変換回路４４０に供給する。
【0069】
ＤＡ変換回路４４０は、ソース出力回路４５０に接続されている複数本のソースバスラインＳＬと１対１で対応する複数個のＤＡコンバータによって構成されている。ＤＡ変換回路４４０には、階調電圧生成回路４６０から正極性用の２５６個の階調電圧ＧＶ（Ｈ０）～ＧＶ（Ｈ２５５）および負極性用の２５６個の階調電圧ＧＶ（Ｌ０）～ＧＶ（Ｌ２５５）が供給される。各ＤＡコンバータは、極性制御信号ＰＯＬとラッチ回路４３０から出力される内部画像信号ｄとに基づき、いずれかの階調電圧ＧＶを選択し、その選択した階調電圧ＧＶを出力する。
【0070】
ソース出力回路４５０は、ＤＡ変換回路４４０を構成する各ＤＡコンバータから出力された階調電圧ＧＶにインピーダンス変換を施して、変換後の階調電圧ＧＶを駆動用映像信号として各ソースバスラインＳＬに出力する。
【0071】
＜１．５ 駆動方法＞
本実施形態に係る液晶表示装置の駆動方法について説明する。なお、各種の信号等の電位（電圧レベル）に関し、以下で示す値は一例であって、それらに限定されない。
本実施形態に係る液晶表示装置の駆動方法について説明する。なお、各種の信号等の電位（電圧レベル）に関し、以下で示す値は一例であって、それらに限定されない。
【0072】
＜１．５．１ 通常モード期間の液晶表示装置の動作＞
図１３は、通常モード期間の信号波形図である。なお、図１３に関し、Ｖｐｉｘ１は１行目１列目の画素形成部２００に含まれている画素電極２２の電位（画素電位）であって、Ｖｐｉｘ２は１行目２列目の画素形成部２００に含まれている画素電極２２の電位（画素電位）である（図１、図１４、図２５、図２６、図２７についても同様）。図１３に示すように、ゲート用ローレベル側電源電圧ＧＶＳＳの電位は－７Ｖで維持され、共通電極駆動電圧ＶＣＯＭの電位は５Ｖで維持され、ゲートハイ電源電圧ＶＧＨの電位は２１Ｖで維持され、ゲートロー電源電圧ＶＧＬの電位は－７Ｖで維持され、ソース用電源電圧ＡＶＤＤの電位は１２Ｖで維持され、ガンマ用電源電圧ＧＭＡの電位は１０Ｖで維持され、ロジック電源電圧ＶＤＤの電位は３．３Ｖで維持され、入出力用電源電圧ＶＤＤＩＯの電位は１．８Ｖで維持される。このように、動作モードが通常モードで維持されている期間には、ゲート用ローレベル側電源電圧ＧＶＳＳの電位、共通電極駆動電圧ＶＣＯＭの電位、ゲートハイ電源電圧ＶＧＨの電位、ゲートロー電源電圧ＶＧＬの電位、ソース用電源電圧ＡＶＤＤの電位、ガンマ用電源電圧ＧＭＡの電位、ロジック電源電圧ＶＤＤの電位、および入出力用電源電圧ＶＤＤＩＯの電位は、一定の値で維持される。ゲート用ハイレベル側電源電圧ＧＶＤＤの電位については、大半の期間は２１Ｖで維持される。
図１３は、通常モード期間の信号波形図である。なお、図１３に関し、Ｖｐｉｘ１は１行目１列目の画素形成部２００に含まれている画素電極２２の電位（画素電位）であって、Ｖｐｉｘ２は１行目２列目の画素形成部２００に含まれている画素電極２２の電位（画素電位）である（図１、図１４、図２５、図２６、図２７についても同様）。図１３に示すように、ゲート用ローレベル側電源電圧ＧＶＳＳの電位は－７Ｖで維持され、共通電極駆動電圧ＶＣＯＭの電位は５Ｖで維持され、ゲートハイ電源電圧ＶＧＨの電位は２１Ｖで維持され、ゲートロー電源電圧ＶＧＬの電位は－７Ｖで維持され、ソース用電源電圧ＡＶＤＤの電位は１２Ｖで維持され、ガンマ用電源電圧ＧＭＡの電位は１０Ｖで維持され、ロジック電源電圧ＶＤＤの電位は３．３Ｖで維持され、入出力用電源電圧ＶＤＤＩＯの電位は１．８Ｖで維持される。このように、動作モードが通常モードで維持されている期間には、ゲート用ローレベル側電源電圧ＧＶＳＳの電位、共通電極駆動電圧ＶＣＯＭの電位、ゲートハイ電源電圧ＶＧＨの電位、ゲートロー電源電圧ＶＧＬの電位、ソース用電源電圧ＡＶＤＤの電位、ガンマ用電源電圧ＧＭＡの電位、ロジック電源電圧ＶＤＤの電位、および入出力用電源電圧ＶＤＤＩＯの電位は、一定の値で維持される。ゲート用ハイレベル側電源電圧ＧＶＤＤの電位については、大半の期間は２１Ｖで維持される。
【0073】
時刻ｔ１０にゲートスタートパルス信号ＧＳＰのパルスが発生した後、時刻ｔ１１になってゲートクロック信号ＧＣＫ１がローレベルからハイレベルに変化すると、１行目のゲートバスラインＧＬ１が選択状態となり、１行目の画素形成部２００に含まれている画素電極２２に駆動用映像信号が印加される。これにより、１行目１列目の画素形成部２００の画素電位Ｖｐｉｘ１が例えば０Ｖから１０Ｖに変化し、１行目２列目の画素形成部２００の画素電位Ｖｐｉｘ２が例えば１０Ｖから０Ｖに変化する。このように、１行目の奇数列目の画素形成部２００において、液晶印加電圧の極性が正極性となるように液晶容量２３への駆動用映像信号の書き込みが行われ、１行目の偶数列目の画素形成部２００において、液晶印加電圧の極性が負極性となるように液晶容量２３への駆動用映像信号の書き込みが行われる。
【0074】
時刻ｔ１２になってゲートクロック信号ＧＣＫ２がローレベルからハイレベルに変化すると、２行目のゲートバスラインＧＬ２が選択状態となり、２行目の画素形成部２００に含まれている画素電極２２に駆動用映像信号が印加される。これにより、２行目の画素形成部２００において、液晶容量２３への駆動用映像信号の書き込みが行われる。
【0075】
時刻ｔ１３にｉ行目の画素形成部２００での液晶容量２３への駆動用映像信号の書き込みが終了した後、時刻ｔ１４になると、ゲート用ハイレベル側電源電圧ＧＶＤＤの電位が２１Ｖから－７Ｖに変化する。このようにゲート用ハイレベル側電源電圧ＧＶＤＤの電位が－７Ｖになっている状態下、時刻ｔ１５になると、クリア信号ＧＣＬＲがローレベルからハイレベルに変化する。これにより、ゲートドライバ３０内のシフトレジスタ３００を構成する全ての単位回路３（図９，図１０を参照）において、薄膜トランジスタＭ２ａ，Ｍ２ｂ，Ｍ８，およびＭ１１がオン状態となる。その結果、全ての単位回路３において、第１ノードＮ１の電位および出力信号Ｑの電位は完全なローレベルへと引き込まれ、第２ノードＮ２の電位はハイレベルからローレベルへと変化する。このように、ゲートドライバ３０の状態が初期化される。
【0076】
時刻ｔ１６になると、クリア信号ＧＣＬＲがハイレベルからローレベルに変化する。そして、時刻ｔ１７になると、ゲート用ハイレベル側電源電圧ＧＶＤＤの電位が－７Ｖから２１Ｖに変化する。
【0077】
動作モードが通常モードで維持されているときには、以上のような動作が繰り返され、毎フレーム期間に表示画像が更新される。
【0078】
＜１．５．２ 動作モードが遷移する際の液晶表示装置の動作＞
次に、動作モードが遷移する際の液晶表示装置の動作について説明する。なお、第１遷移期間の動作によって第１遷移ステップが実現され、第２遷移期間の動作によって第２遷移ステップが実現される。
次に、動作モードが遷移する際の液晶表示装置の動作について説明する。なお、第１遷移期間の動作によって第１遷移ステップが実現され、第２遷移期間の動作によって第２遷移ステップが実現される。
【0079】
＜１．５．２．１ 通常モードからＳＰモードへの遷移＞
図１は、第１遷移期間の信号波形図である。時刻ｔ２０にクリア信号ＧＣＬＲがハイレベルからローレベルに変化した後、時刻ｔ２１に第１遷移期間が開始する。なお、時刻ｔ２１の直前には、ゲートスタートパルス信号ＧＳＰの電位は－７Ｖ、ゲートクロック信号ＧＣＫ１の電位は－７Ｖ、ゲートクロック信号ＧＣＫ２の電位は－７Ｖ、ゲート用ハイレベル側電源電圧ＧＶＤＤの電位は－７Ｖ、ゲート用ローレベル側電源電圧ＧＶＳＳの電位は－７Ｖ、クリア信号ＧＣＬＲの電位は－７Ｖ、１行目１列目の画素形成部２００における画素電位Ｖｐｉｘ１は１０Ｖ、１行目２列目の画素形成部２００における画素電位Ｖｐｉｘ２は０Ｖ、共通電極駆動電圧ＶＣＯＭの電位は５Ｖ、ゲートハイ電源電圧ＶＧＨの電位は２１Ｖ、ゲートロー電源電圧ＶＧＬの電位は－７Ｖ、ソース用電源電圧ＡＶＤＤの電位は１２Ｖ、ガンマ用電源電圧ＧＭＡの電位は１０Ｖ、ロジック電源電圧ＶＤＤの電位は３．３Ｖ、入出力用電源電圧ＶＤＤＩＯの電位は１．８Ｖとなっている。各ソースバスラインＳＬの電位については、例えば、最大電位と最小電位との中間電位となっている。
図１は、第１遷移期間の信号波形図である。時刻ｔ２０にクリア信号ＧＣＬＲがハイレベルからローレベルに変化した後、時刻ｔ２１に第１遷移期間が開始する。なお、時刻ｔ２１の直前には、ゲートスタートパルス信号ＧＳＰの電位は－７Ｖ、ゲートクロック信号ＧＣＫ１の電位は－７Ｖ、ゲートクロック信号ＧＣＫ２の電位は－７Ｖ、ゲート用ハイレベル側電源電圧ＧＶＤＤの電位は－７Ｖ、ゲート用ローレベル側電源電圧ＧＶＳＳの電位は－７Ｖ、クリア信号ＧＣＬＲの電位は－７Ｖ、１行目１列目の画素形成部２００における画素電位Ｖｐｉｘ１は１０Ｖ、１行目２列目の画素形成部２００における画素電位Ｖｐｉｘ２は０Ｖ、共通電極駆動電圧ＶＣＯＭの電位は５Ｖ、ゲートハイ電源電圧ＶＧＨの電位は２１Ｖ、ゲートロー電源電圧ＶＧＬの電位は－７Ｖ、ソース用電源電圧ＡＶＤＤの電位は１２Ｖ、ガンマ用電源電圧ＧＭＡの電位は１０Ｖ、ロジック電源電圧ＶＤＤの電位は３．３Ｖ、入出力用電源電圧ＶＤＤＩＯの電位は１．８Ｖとなっている。各ソースバスラインＳＬの電位については、例えば、最大電位と最小電位との中間電位となっている。
【0080】
時刻ｔ２１になると、全てのソースバスラインＳＬ１～ＳＬｊで電荷が放電される。これにより、全てのソースバスラインＳＬ１～ＳＬｊの電位が０Ｖとなる。なお、図１では、ソースバスラインＳＬ１～ＳＬｊのうちソースバスラインＳＬ１，ＳＬ２についてのみ電位の変化を示している。そして、全てのソースバスラインＳＬ１～ＳＬｊは、ハイインピーダンス状態にされる。時刻ｔ２１～時刻ｔ２２の期間には、共通電極駆動電圧ＶＣＯＭの電位は５Ｖで維持されるので、画素電位Ｖｐｉｘ１は１０Ｖで維持され、画素電位Ｖｐｉｘ２は０Ｖで維持される。
【0081】
時刻ｔ２２になると、ＶＣＯＭ生成部５１７が共通電極駆動電圧ＶＣＯＭの電位を５Ｖから１２Ｖに変化させる。このとき、各画素形成部２００において、画素トランジスタ２１はオフ状態で維持されている。それ故、共通電極駆動電圧ＶＣＯＭの電位が５Ｖから１２Ｖへと上昇することによって、各画素形成部２００において画素電位も上昇する。例えば、画素電位Ｖｐｉｘ１は１０Ｖから１７Ｖへと上昇し、画素電位Ｖｐｉｘ２は０Ｖから７Ｖへと上昇する。なお、液晶印加電圧は変化しないので、表示画像に変化はない。
【0082】
時刻ｔ２３になると、電源ＩＣ５１において、ゲートハイ電源電圧ＶＧＨ、ゲートロー電源電圧ＶＧＬ、ソース用電源電圧ＡＶＤＤ、ガンマ用電源電圧ＧＭＡ、および入出力用電源電圧ＶＤＤＩＯの生成が停止する。これにより、ゲートハイ電源電圧ＶＧＨの電位、ゲートロー電源電圧ＶＧＬの電位、ソース用電源電圧ＡＶＤＤの電位、ガンマ用電源電圧ＧＭＡの電位、および入出力用電源電圧ＶＤＤＩＯの電位は０Ｖとなる。なお、ロジック電源電圧ＶＤＤの電位は３．３Ｖで維持される。ゲートハイ電源電圧ＶＧＨの電位およびゲートロー電源電圧ＶＧＬの電位が０Ｖとなることによって、ゲート制御信号ＧＣＴＬを生成するレベルシフタＩＣ５３の電源がオフ状態となる。その結果、ゲートスタートパルス信号ＧＳＰの電位、ゲートクロック信号ＧＣＫ１の電位、ゲートクロック信号ＧＣＫ２の電位、ゲート用ハイレベル側電源電圧ＧＶＤＤの電位、ゲート用ローレベル側電源電圧ＧＶＳＳの電位、およびクリア信号ＧＣＬＲの電位が０Ｖとなる。このようにして、ＳＰモード期間のうちの休止期間には、ゲートドライバ３０の動作を制御するゲート制御信号ＧＣＴＬの電位が０Ｖで維持される。
【0083】
ところで、時刻ｔ２３にゲートハイ電源電圧ＶＧＨおよびゲートロー電源電圧ＶＧＬの生成が停止することによって、ゲートスタートパルス信号ＧＳＰの電位、ゲートクロック信号ＧＣＫ１の電位、ゲートクロック信号ＧＣＫ２の電位、ゲート用ハイレベル側電源電圧ＧＶＤＤの電位、ゲート用ローレベル側電源電圧ＧＶＳＳの電位、およびクリア信号ＧＣＬＲの電位は、－７Ｖから０Ｖに上昇する。これに伴い、各ゲートバスラインＧＬの電位も－７Ｖから０Ｖに上昇する（ゲートドライバ３０が各ゲートバスラインＧＬの電位を－７Ｖから０Ｖへと変化させる）。すなわち、各ゲートバスラインＧＬの電位は７Ｖ上昇する。これを考慮して、ＶＣＯＭ生成部５１７は、ＳＰモード期間のうちの休止期間中に画素トランジスタ２１に流れるリーク電流が生じないように、時刻ｔ２２に、共通電極駆動電圧ＶＣＯＭの電位を７Ｖ上昇させている。このように、本実施形態においては、第１遷移期間における共通電極駆動電圧ＶＣＯＭの電位の変化幅と当該第１遷移期間におけるｉ本のゲートバスラインＧＬ１～ＧＬｉの電位の変化幅とは等しい。
【0084】
以上のようにして、通常モード期間からＳＰモード期間へと遷移する。上述したように第１遷移期間には表示画像に変化はないので、当該第１遷移期間の直前の通常モード期間の終了時点の表示画像がＳＰモード期間にもそのまま表示される。
【0085】
上述したように、時刻ｔ２１には全てのソースバスラインＳＬ１～ＳＬｊはハイインピーダンス状態にされ、時刻ｔ２３にはソース用電源電圧ＡＶＤＤおよびガンマ用電源電圧ＧＭＡの生成が停止する。このようにして、ＳＰモード期間のうちの休止期間には、全てのソースバスラインＳＬ１～ＳＬｊがハイインピーダンス状態で維持されるとともにソースドライバ４０の電源がオフ状態で維持される。
【0086】
また、上述したように、ＶＣＯＭ生成部５１７は、時刻ｔ２２に共通電極駆動電圧ＶＣＯＭの電位を５Ｖから１２Ｖに変化させる。これに関し、５Ｖが第１レベルの電位に相当し、１２Ｖが第２レベルの電位に相当する。また、時刻ｔ２３に、ゲートドライバ３０は各ゲートバスラインＧＬの電位を－７Ｖから０Ｖへと変化させる。これに関し、－７Ｖが所定のオフレベルの電位に相当する。
【0087】
＜１．５．２．２ ＳＰモードから通常モードへの遷移＞
図１４は、第２遷移期間の信号波形図である。時刻ｔ３０になると、電源ＩＣ５１において、ゲートハイ電源電圧ＶＧＨ、ゲートロー電源電圧ＶＧＬ、ソース用電源電圧ＡＶＤＤ、ガンマ用電源電圧ＧＭＡ、および入出力用電源電圧ＶＤＤＩＯの生成が再開される。これにより、ゲートハイ電源電圧ＶＧＨの電位は０Ｖから２１Ｖに変化し、ゲートロー電源電圧ＶＧＬの電位は０Ｖから－７Ｖに変化し、ソース用電源電圧ＡＶＤＤの電位は０Ｖから１２Ｖに変化し、ガンマ用電源電圧ＧＭＡの電位は０Ｖから１０Ｖに変化し、入出力用電源電圧ＶＤＤＩＯの電位は０Ｖから１．８Ｖに変化する。ゲートハイ電源電圧ＶＧＨおよびゲートロー電源電圧ＶＧＬの生成が再開されることによって、ゲートスタートパルス信号ＧＳＰの電位、ゲートクロック信号ＧＣＫ１の電位、ゲートクロック信号ＧＣＫ２の電位、ゲート用ハイレベル側電源電圧ＧＶＤＤの電位、ゲート用ローレベル側電源電圧ＧＶＳＳの電位、およびクリア信号ＧＣＬＲの電位は、０Ｖから－７Ｖに低下する。以上より、各ゲートバスラインＧＬの電位は０Ｖから－７Ｖに低下する（ゲートドライバ３０が各ゲートバスラインＧＬの電位を０Ｖから－７Ｖへと変化させる）。
図１４は、第２遷移期間の信号波形図である。時刻ｔ３０になると、電源ＩＣ５１において、ゲートハイ電源電圧ＶＧＨ、ゲートロー電源電圧ＶＧＬ、ソース用電源電圧ＡＶＤＤ、ガンマ用電源電圧ＧＭＡ、および入出力用電源電圧ＶＤＤＩＯの生成が再開される。これにより、ゲートハイ電源電圧ＶＧＨの電位は０Ｖから２１Ｖに変化し、ゲートロー電源電圧ＶＧＬの電位は０Ｖから－７Ｖに変化し、ソース用電源電圧ＡＶＤＤの電位は０Ｖから１２Ｖに変化し、ガンマ用電源電圧ＧＭＡの電位は０Ｖから１０Ｖに変化し、入出力用電源電圧ＶＤＤＩＯの電位は０Ｖから１．８Ｖに変化する。ゲートハイ電源電圧ＶＧＨおよびゲートロー電源電圧ＶＧＬの生成が再開されることによって、ゲートスタートパルス信号ＧＳＰの電位、ゲートクロック信号ＧＣＫ１の電位、ゲートクロック信号ＧＣＫ２の電位、ゲート用ハイレベル側電源電圧ＧＶＤＤの電位、ゲート用ローレベル側電源電圧ＧＶＳＳの電位、およびクリア信号ＧＣＬＲの電位は、０Ｖから－７Ｖに低下する。以上より、各ゲートバスラインＧＬの電位は０Ｖから－７Ｖに低下する（ゲートドライバ３０が各ゲートバスラインＧＬの電位を０Ｖから－７Ｖへと変化させる）。
【0088】
時刻ｔ３１になると、ＶＣＯＭ生成部５１７が共通電極駆動電圧ＶＣＯＭの電位を１２Ｖから５Ｖに変化させる。このとき、各画素形成部２００において、画素トランジスタ２１はオフ状態で維持されている。それ故、共通電極駆動電圧ＶＣＯＭの電位が１２Ｖから５Ｖへと低下することによって、各画素形成部２００において画素電位も低下する。例えば、画素電位Ｖｐｉｘ１は１７Ｖから１０Ｖへと低下し、画素電位Ｖｐｉｘ２は７Ｖから０Ｖへと低下する。なお、液晶印加電圧は変化しないので、表示画像に変化はない。
【0089】
時刻ｔ３２になると、クリア信号ＧＣＬＲがローレベルからハイレベルに変化する。これにより、ゲートドライバ３０内のシフトレジスタ３００を構成する全ての単位回路３（図９，図１０を参照）において、薄膜トランジスタＭ２ａ，Ｍ２ｂ，Ｍ８，およびＭ１１がオン状態となる。その結果、全ての単位回路３において、第１ノードＮ１の電位および出力信号Ｑの電位は完全なローレベルへと引き込まれ、第２ノードＮ２の電位はハイレベルからローレベルへと変化する。このように、ゲートドライバ３０の状態が初期化される。
【0090】
時刻ｔ３３になると、タイミング制御部５２４による制御に基づき、レベルシフタＩＣ５３から出力されるゲート用ハイレベル側電源電圧ＧＶＤＤの電位が－７Ｖから２１Ｖに変化する。また、各ソースバスラインＳＬはソースドライバ４０に電気的に接続された状態となり、各ソースバスラインＳＬの電位は第１遷移期間の開始時刻（図１の時刻ｔ２１）の直前の電位（例えば、最大電位と最小電位との中間電位）と等しくなる。
【0091】
以上のようにして、ＳＰモード期間から通常モード期間へと遷移する。そして、ゲートスタートパルス信号ＧＳＰのパルスが発生した後、ゲートクロック信号ＧＣＫ１，ＧＣＫ２のクロック動作に基づいて各行の画素形成部２００に含まれている液晶容量２３への駆動用映像信号の書き込みが行われる。すなわち、表示画像の更新が行われる。
【0092】
＜１．６ 効果＞
本実施形態によれば、液晶表示装置の動作モードは、駆動周波数を６０Ｈｚとする通常モードと駆動周波数を０．０１ＨｚとするＳＰモードとの間で切り替え可能となっている。ここで、ソースドライバ４０およびシステム基板５に設けられている構成要素について、図１５および図１６を参照しつつ、通常モード期間における状態とＳＰモード期間のうちの休止期間における状態との違いについて説明する。図１５に通常モード期間における状態を模式的に示し、図１６にＳＰモード期間のうちの休止期間における状態を模式的に示している。なお、動作中の構成要素には網掛けを施している。通常モード期間には、図１５に示すように、全ての構成要素が動作している。一方、ＳＰモード期間のうちの休止期間には、図１６に示すように、ＶＤＤ生成部５１３、ＶＣＯＭ生成部５１７、ＲＡＭ５２２、およびオシレータ５２３は動作しているが、それら以外の構成要素の動作は休止している。
本実施形態によれば、液晶表示装置の動作モードは、駆動周波数を６０Ｈｚとする通常モードと駆動周波数を０．０１ＨｚとするＳＰモードとの間で切り替え可能となっている。ここで、ソースドライバ４０およびシステム基板５に設けられている構成要素について、図１５および図１６を参照しつつ、通常モード期間における状態とＳＰモード期間のうちの休止期間における状態との違いについて説明する。図１５に通常モード期間における状態を模式的に示し、図１６にＳＰモード期間のうちの休止期間における状態を模式的に示している。なお、動作中の構成要素には網掛けを施している。通常モード期間には、図１５に示すように、全ての構成要素が動作している。一方、ＳＰモード期間のうちの休止期間には、図１６に示すように、ＶＤＤ生成部５１３、ＶＣＯＭ生成部５１７、ＲＡＭ５２２、およびオシレータ５２３は動作しているが、それら以外の構成要素の動作は休止している。
【0093】
ところで、従来型休止駆動が採用されている液晶表示装置においては、休止期間には、外部からのアクションに応じて速やかに動作モードが通常モードに切り替えられるよう電源ＩＣ５１内の各構成要素は休止状態とはされずにスタンバイ状態とされていた。すなわち、図１７に示すように、ソースドライバ４０のみが休止状態となっていた。これに対して、本実施形態においては、ＳＰモード期間のうちの休止期間には、電源ＩＣ５１内の構成要素に関し、ＶＧＨ生成部５１１、ＶＧＬ生成部５１２、ＶＤＤＩＯ生成部５１４、ＡＶＤＤ生成部５１５、およびＧＭＡ生成部５１６が休止状態とされ、ＴＣＯＮ５２内の構成要素に関し、入出力回路５２１、タイミング制御部５２４、およびソース出力用Ｉ／Ｆ（インタフェース）５２５が休止状態とされ、さらに、レベルシフタＩＣ５３およびソースドライバ４０が休止状態とされる。
【0094】
通常モードと従来型低周波モード（休止期間）とＳＰモード（休止期間）との間での各構成要素の動作状態の違いは、図１８に示すようなものとなる。動作モードが通常モードとなっている期間には、ソースドライバ４０、ゲートドライバ３０、電源（ここでの電源は、ＶＧＨ生成部５１１、ＶＧＬ生成部５１２、ＡＶＤＤ生成部５１５、ＧＭＡ生成部５１６、およびＶＤＤＩＯ生成部５１４を意味する。）、およびＴＣＯＮ５２のいずれもが駆動している。従来型休止駆動が採用されている液晶表示装置において動作モードが低周波モード（従来型低周波モード）となっている期間のうちの休止期間には、ソースドライバ４０のみが休止状態となり、ゲートドライバ３０、電源、およびＴＣＯＮ５２は駆動している。動作モードがＳＰモードとなっている期間のうちの休止期間については、ソースドライバ４０、ゲートドライバ３０、および電源は休止状態となり、ＴＣＯＮ５２は駆動動作が最小化される。
【0095】
以上より、通常モードと従来型低周波モードとＳＰモードとの間での消費電力の違いを模式的に表すと図１９に示すようなものとなる。なお、図１９に関し、符号７１を付した網掛け部分は消費電力のうちのＤＣ（直流）成分を表し、符号７２を付した網掛け部分は消費電力のうちのＡＣ（交流）成分を表している。まず、通常モードと従来型低周波モードとを比較する。ＡＣ成分については従来型低周波モードによれば通常モードに比べて大きく低減されるが、ＤＣ成分については従来型低周波モードと通常モードとで同じである。次に、通常モードとＳＰモードとを比較する。ＡＣ成分については、ＳＰモードによれば通常モードに比べて大きく低減される。また、ＤＣ成分についても、ＳＰモードによれば通常モードに比べて大きく低減される。以上より、ＳＰモードによれば、従来型低周波モードに比べて消費電力が大きく低減される。
【0096】
図２０のＡ部に従来型低周波モードでの電力消費の様子の一例を示し、図２０のＢ部にＳＰモードでの電力消費の様子の一例を示す。従来型低周波モードについては、休止期間における電力は約９００ｍＷであり、書換期間における電力は約１．８Ｗである。なお、書換期間の長さは、１フレーム期間の長さに相当する。これに対して、ＳＰモードについては、休止期間における電力は約９０ｍＷであり、書換期間における電力は平均約２．５Ｗである。但し、ＳＰモードにおいては、休止期間中に電源ＩＣ５１内の構成要素等がスタンバイ状態とはされないので、書換期間の長さは、電源オンに要する期間の長さ（５フレーム期間の長さに相当）と実際に表示画像を更新するのに要する期間の長さ（１フレーム期間の長さに相当）との合計の長さ（６フレーム期間の長さに相当）である。このように、ＳＰモードによれば、従来型低周波モードに比べて、書換期間における電力が大きくなる。しかしながら、休止期間における電力は、ＳＰモードによれば従来型低周波モードに比べて約１０分の１となる。なお、上記のようにＳＰモードによれば書換期間における電力が大きくなることから、本実施形態に係る液晶表示装置は、画面の更新頻度が少ない用途に用いることが好ましい。
【0097】
図２１は、従来型低周波モードおよびＳＰモードのそれぞれについての１フレーム当たりの平均消費電力を示すグラフである。符号７３を付した太点線は従来型低周波モードでの平均消費電力を示し、符号７４を付した太実線はＳＰモードでの平均消費電力を示している。ところで、１フレーム当たりの平均消費電力Ｐは次式（１）で算出される。
Ｐ＝（（Ｐ１・Ｆ１・ＮＷ）＋（Ｐ２・Ｆ２））／ＴＦ ・・・（１）
ここで、Ｐ１は書換期間における電力であって、Ｆ１は書換期間の長さ（フレーム数）であって、ＮＷは表示画像の更新回数であって、Ｐ２は休止期間における電力であって、Ｆ２は休止期間の長さ（フレーム数）であって、ＴＦは合計フレーム数である。
Ｐ＝（（Ｐ１・Ｆ１・ＮＷ）＋（Ｐ２・Ｆ２））／ＴＦ ・・・（１）
ここで、Ｐ１は書換期間における電力であって、Ｆ１は書換期間の長さ（フレーム数）であって、ＮＷは表示画像の更新回数であって、Ｐ２は休止期間における電力であって、Ｆ２は休止期間の長さ（フレーム数）であって、ＴＦは合計フレーム数である。
【0098】
駆動周波数が低くなるほど、上式（１）において、Ｆ１とＦ２との合計に対するＦ２の割合が高くなる。すなわち、駆動周波数が低くなるにつれて、上記平均消費電力Ｐは休止期間における電力に近づく。図２１より、ＳＰモードにおいて駆動周波数を０．０１Ｈｚにすると従来型低周波モードに比べて平均消費電力が１０分の１程度となることが把握される。
【0099】
また、本実施形態によれば、動作モードを通常モードからＳＰモードに切り替えるための第１遷移期間において、ゲートハイ電源電圧ＶＧＨおよびゲートロー電源電圧ＶＧＬの生成を休止することによって各ゲートバスラインＧＬの電位を－７Ｖから０Ｖへと変化させる前に、ＶＣＯＭ生成部５１７が共通電極駆動電圧ＶＣＯＭの電位を５Ｖから１２Ｖに変化させる。これにより、各画素形成部２００において画素電位が上昇し、ＳＰモード期間中に各ゲートバスラインＧＬの電位が０Ｖで維持されていることに起因して画素トランジスタ２１にリーク電流が流れることが防止される。それ故、駆動周波数を６０Ｈｚとする通常モードと駆動周波数を０．０１ＨｚとするＳＰモードとの間で動作モードを切り替える超低電力休止駆動が行われても、従来と比較して表示品位が低下することはない。
【0100】
以上より、本実施形態によれば、表示品位を低下させることなく従来よりも顕著に消費電力を低減することのできる液晶表示装置が実現される。これにより、例えばサイネージ用途の大型液晶表示装置を外部電源が存在しない場所でも使用することが可能となる。
【0101】
＜２．第２の実施形態＞
第２の実施形態について説明する。なお、上記第１の実施形態と同様の点については、説明を省略する。
第２の実施形態について説明する。なお、上記第１の実施形態と同様の点については、説明を省略する。
【0102】
＜２．１ 全体構成＞
図２２は、第２の実施形態に係る液晶表示装置の概略構成図である。この液晶表示装置は、上記第１の実施形態における構成要素に加えて、コントロール基板７が設けられている。コントロール基板７は、液晶パネル９の一端側および他端側の双方に設けられている。ＴＦＴ基板２とコントロール基板７とは、ＦＰＣ６を介して互いに接続されている。例えば、システム基板５に設けられている構成要素から出力された信号等が、このコントロール基板７を介してゲートドライバ３０に与えられる。
図２２は、第２の実施形態に係る液晶表示装置の概略構成図である。この液晶表示装置は、上記第１の実施形態における構成要素に加えて、コントロール基板７が設けられている。コントロール基板７は、液晶パネル９の一端側および他端側の双方に設けられている。ＴＦＴ基板２とコントロール基板７とは、ＦＰＣ６を介して互いに接続されている。例えば、システム基板５に設けられている構成要素から出力された信号等が、このコントロール基板７を介してゲートドライバ３０に与えられる。
【0103】
図２３は、本実施形態においてＴＦＴ基板２に設けられている構成要素およびシステム基板５に設けられている構成要素について説明するための図である。本実施形態においては、上記第１の実施形態とは異なり、ゲートドライバ３０はＩＣチップ（集積回路チップ）の形態でＴＦＴ基板２上に設けられている。ゲートドライバ３０としてのＩＣチップの数については特に限定されない。ゲートドライバ３０は、例えば、シフトレジスタとバッファ回路とによって構成されている。システム基板５には、電源ＩＣ５１とＴＣＯＮ５２とが設けられている。上記第１の実施形態とは異なり、システム基板５にレベルシフタＩＣ５３は設けられていない。なお、本実施形態においては、ＴＣＯＮ５２によって表示制御部１０が実現されている。
【0104】
＜２．２ システム基板の構成＞
図２４は、本実施形態におけるシステム基板５の詳細な構成を示すブロック図である。上述したように、本実施形態においては、システム基板５には、電源ＩＣ５１とＴＣＯＮ５２とが設けられている。
図２４は、本実施形態におけるシステム基板５の詳細な構成を示すブロック図である。上述したように、本実施形態においては、システム基板５には、電源ＩＣ５１とＴＣＯＮ５２とが設けられている。
【0105】
電源ＩＣ５１には、上記第１の実施形態と同様、ＶＧＨ生成部５１１とＶＧＬ生成部５１２とＶＤＤ生成部５１３とＶＤＤＩＯ生成部５１４とＡＶＤＤ生成部５１５とＧＭＡ生成部５１６とＶＣＯＭ生成部５１７とが含まれている。ＴＣＯＮ５２には、上記第１の実施形態と同様の構成要素に加えて、ゲート出力用Ｉ／Ｆ（インタフェース）５２６が含まれている。ゲート出力用Ｉ／Ｆ５２６は、ゲート制御信号ＧＣＴＬ（ゲートスタートパルス信号およびゲートクロック信号）を出力する。
【0106】
本実施形態においては、上述したようにレベルシフタＩＣ５３が設けられていないので、ＶＧＨ生成部５１１で生成されるゲートハイ電源電圧ＶＧＨおよびＶＧＬ生成部５１２で生成されるゲートロー電源電圧ＶＧＬがゲートドライバ３０の動作用の電源電圧としてゲートドライバ３０に供給される。
【0107】
なお、本実施形態においても、共通電極駆動電圧ＶＣＯＭによって第１電源電圧が実現され、ソース用電源電圧ＡＶＤＤおよびガンマ用電源電圧ＧＭＡによって第２電源電圧が実現され、ゲートハイ電源電圧ＶＧＨおよびゲートロー電源電圧ＶＧＬによって第３電源電圧が実現される。
【0108】
＜２．３ 駆動方法＞
本実施形態に係る液晶表示装置の駆動方法について説明する。
本実施形態に係る液晶表示装置の駆動方法について説明する。
【0109】
＜２．３．１ 通常モード期間の液晶表示装置の動作＞
図２５は、通常モード期間の信号波形図である。図２５に示すように、共通電極駆動電圧ＶＣＯＭの電位は５Ｖで維持され、ゲートハイ電源電圧ＶＧＨの電位は２１Ｖで維持され、ゲートロー電源電圧ＶＧＬの電位は－７Ｖで維持され、ソース用電源電圧ＡＶＤＤの電位は１２Ｖで維持され、ガンマ用電源電圧ＧＭＡの電位は１０Ｖで維持され、ロジック電源電圧ＶＤＤの電位は３．３Ｖで維持され、入出力用電源電圧ＶＤＤＩＯの電位は１．８Ｖで維持される。このように、動作モードが通常モードで維持されている期間には、共通電極駆動電圧ＶＣＯＭの電位、ゲートハイ電源電圧ＶＧＨの電位、ゲートロー電源電圧ＶＧＬの電位、ソース用電源電圧ＡＶＤＤの電位、ガンマ用電源電圧ＧＭＡの電位、ロジック電源電圧ＶＤＤの電位、および入出力用電源電圧ＶＤＤＩＯの電位は、一定の値で維持される。
図２５は、通常モード期間の信号波形図である。図２５に示すように、共通電極駆動電圧ＶＣＯＭの電位は５Ｖで維持され、ゲートハイ電源電圧ＶＧＨの電位は２１Ｖで維持され、ゲートロー電源電圧ＶＧＬの電位は－７Ｖで維持され、ソース用電源電圧ＡＶＤＤの電位は１２Ｖで維持され、ガンマ用電源電圧ＧＭＡの電位は１０Ｖで維持され、ロジック電源電圧ＶＤＤの電位は３．３Ｖで維持され、入出力用電源電圧ＶＤＤＩＯの電位は１．８Ｖで維持される。このように、動作モードが通常モードで維持されている期間には、共通電極駆動電圧ＶＣＯＭの電位、ゲートハイ電源電圧ＶＧＨの電位、ゲートロー電源電圧ＶＧＬの電位、ソース用電源電圧ＡＶＤＤの電位、ガンマ用電源電圧ＧＭＡの電位、ロジック電源電圧ＶＤＤの電位、および入出力用電源電圧ＶＤＤＩＯの電位は、一定の値で維持される。
【0110】
時刻ｔ４０にゲートスタートパルス信号ＧＳＰのパルスが発生した後、時刻ｔ４１になってゲートクロック信号ＧＣＫ１がローレベルからハイレベルに変化すると、１行目のゲートバスラインＧＬ１が選択状態となり、１行目の画素形成部２００に含まれている画素電極２２に駆動用映像信号が印加される。これにより、上記第１の実施形態における時刻ｔ１１（図１３参照）と同様、１行目１列目の画素形成部２００の画素電位Ｖｐｉｘ１が例えば０Ｖから１０Ｖに変化し、１行目２列目の画素形成部２００の画素電位Ｖｐｉｘ２が例えば１０Ｖから０Ｖに変化する。時刻ｔ４２には、上記第１の実施形態における時刻ｔ１２と同様の動作が行われる。時刻ｔ４３には、ｉ行目の画素形成部２００での液晶容量２３への駆動用映像信号の書き込みが終了する。
【0111】
動作モードが通常モードで維持されているときには、以上のような動作が繰り返され、毎フレーム期間に表示画像が更新される。
【0112】
＜２．３．２ 動作モードが遷移する際の液晶表示装置の動作＞
＜２．３．２．１ 通常モードからＳＰモードへの遷移＞
図２６は、第１遷移期間の信号波形図である。時刻ｔ５０にｉ行目の画素形成部２００での液晶容量２３への駆動用映像信号の書き込みが終了した後、時刻ｔ５１に第１遷移期間が開始する。なお、時刻ｔ５１の直前には、各ゲートバスラインＧＬの電位は－７Ｖ、１行目１列目の画素形成部２００における画素電位Ｖｐｉｘ１は１０Ｖ、１行目２列目の画素形成部２００における画素電位Ｖｐｉｘ２は０Ｖ、共通電極駆動電圧ＶＣＯＭの電位は５Ｖ、ゲートハイ電源電圧ＶＧＨの電位は２１Ｖ、ゲートロー電源電圧ＶＧＬの電位は－７Ｖ、ソース用電源電圧ＡＶＤＤの電位は１２Ｖ、ガンマ用電源電圧ＧＭＡの電位は１０Ｖ、ロジック電源電圧ＶＤＤの電位は３．３Ｖ、入出力用電源電圧ＶＤＤＩＯの電位は１．８Ｖとなっている。各ソースバスラインＳＬの電位については、例えば、最大電位と最小電位との中間電位となっている。
＜２．３．２．１ 通常モードからＳＰモードへの遷移＞
図２６は、第１遷移期間の信号波形図である。時刻ｔ５０にｉ行目の画素形成部２００での液晶容量２３への駆動用映像信号の書き込みが終了した後、時刻ｔ５１に第１遷移期間が開始する。なお、時刻ｔ５１の直前には、各ゲートバスラインＧＬの電位は－７Ｖ、１行目１列目の画素形成部２００における画素電位Ｖｐｉｘ１は１０Ｖ、１行目２列目の画素形成部２００における画素電位Ｖｐｉｘ２は０Ｖ、共通電極駆動電圧ＶＣＯＭの電位は５Ｖ、ゲートハイ電源電圧ＶＧＨの電位は２１Ｖ、ゲートロー電源電圧ＶＧＬの電位は－７Ｖ、ソース用電源電圧ＡＶＤＤの電位は１２Ｖ、ガンマ用電源電圧ＧＭＡの電位は１０Ｖ、ロジック電源電圧ＶＤＤの電位は３．３Ｖ、入出力用電源電圧ＶＤＤＩＯの電位は１．８Ｖとなっている。各ソースバスラインＳＬの電位については、例えば、最大電位と最小電位との中間電位となっている。
【0113】
時刻ｔ５１になると、全てのソースバスラインＳＬ１～ＳＬｊで電荷が放電される。これにより、全てのソースバスラインＳＬ１～ＳＬｊの電位が０Ｖとなる。そして、全てのソースバスラインＳＬ１～ＳＬｊは、ハイインピーダンス状態にされる。時刻ｔ５１～時刻ｔ５２の期間には、共通電極駆動電圧ＶＣＯＭの電位は５Ｖで維持されるので、画素電位Ｖｐｉｘ１は１０Ｖで維持され、画素電位Ｖｐｉｘ２は０Ｖで維持される。
【0114】
時刻ｔ５２になると、ＶＣＯＭ生成部５１７が共通電極駆動電圧ＶＣＯＭの電位を５Ｖから１２Ｖに変化させる。このとき、各画素形成部２００において、画素トランジスタ２１はオフ状態で維持されている。それ故、共通電極駆動電圧ＶＣＯＭの電位が５Ｖから１２Ｖへと上昇することによって、各画素形成部２００において画素電位も上昇する。例えば、画素電位Ｖｐｉｘ１は１０Ｖから１７Ｖへと上昇し、画素電位Ｖｐｉｘ２は０Ｖから７Ｖへと上昇する。なお、液晶印加電圧は変化しないので、表示画像に変化はない。
【0115】
時刻ｔ５３になると、電源ＩＣ５１において、ゲートハイ電源電圧ＶＧＨ、ゲートロー電源電圧ＶＧＬ、ソース用電源電圧ＡＶＤＤ、ガンマ用電源電圧ＧＭＡ、および入出力用電源電圧ＶＤＤＩＯの生成が停止する。これにより、ゲートハイ電源電圧ＶＧＨの電位、ゲートロー電源電圧ＶＧＬの電位、ソース用電源電圧ＡＶＤＤの電位、ガンマ用電源電圧ＧＭＡの電位、および入出力用電源電圧ＶＤＤＩＯの電位は０Ｖとなる。なお、ロジック電源電圧ＶＤＤの電位は３．３Ｖで維持される。ゲートハイ電源電圧ＶＧＨの電位およびゲートロー電源電圧ＶＧＬの電位が０Ｖとなることによって、各ゲートバスラインＧＬの電位も０Ｖとなる。
【0116】
ところで、時刻ｔ５３には、各ゲートバスラインＧＬの電位は－７Ｖから０Ｖに上昇する（ゲートドライバ３０が各ゲートバスラインＧＬの電位を－７Ｖから０Ｖへと変化させる）。すなわち、各ゲートバスラインＧＬの電位は７Ｖ上昇する。これを考慮して、ＶＣＯＭ生成部５１７は、ＳＰモード期間のうちの休止期間中に画素トランジスタ２１に流れるリーク電流が生じないように、時刻ｔ５２に、共通電極駆動電圧ＶＣＯＭの電位を７Ｖ上昇させている。このように、本実施形態においても、第１遷移期間における共通電極駆動電圧ＶＣＯＭの電位の変化幅と当該第１遷移期間におけるｉ本のゲートバスラインＧＬ１～ＧＬｉの電位の変化幅とは等しい。
【0117】
なお、時刻ｔ５１以降、ゲートスタートパルス信号ＧＳＰの電位およびゲートクロック信号ＧＣＫの電位は０Ｖで維持される。すなわち、ＳＰモード期間のうちの休止期間には、ゲートドライバ３０の動作を制御するゲート制御信号ＧＣＴＬの電位が０Ｖで維持される。また、ＳＰモード期間のうちの休止期間には、ゲート制御信号ＧＣＴＬを生成するタイミング制御部５２４（図２４参照）の電源がオフ状態で維持される。
【0118】
以上のようにして、通常モード期間からＳＰモード期間へと遷移する。上記第１の実施形態と同様、本実施形態においても第１遷移期間には表示画像に変化はないので、当該第１遷移期間の直前の通常モード期間の終了時点の表示画像がＳＰモード期間にもそのまま表示される。
【0119】
＜２．３．２．２ ＳＰモードから通常モードへの遷移＞
図２７は、第２遷移期間の信号波形図である。時刻ｔ６０になると、電源ＩＣ５１において、ゲートハイ電源電圧ＶＧＨ、ゲートロー電源電圧ＶＧＬ、ソース用電源電圧ＡＶＤＤ、ガンマ用電源電圧ＧＭＡ、および入出力用電源電圧ＶＤＤＩＯの生成が再開される。これにより、ゲートハイ電源電圧ＶＧＨの電位は０Ｖから２１Ｖに変化し、ゲートロー電源電圧ＶＧＬの電位は０Ｖから－７Ｖに変化し、ソース用電源電圧ＡＶＤＤの電位は０Ｖから１２Ｖに変化し、ガンマ用電源電圧ＧＭＡの電位は０Ｖから１０Ｖに変化し、入出力用電源電圧ＶＤＤＩＯの電位は０Ｖから１．８Ｖに変化する。ゲートハイ電源電圧ＶＧＨおよびゲートロー電源電圧ＶＧＬの生成が再開されることによって、各ゲートバスラインＧＬの電位は０Ｖから－７Ｖに変化する（ゲートドライバ３０が各ゲートバスラインＧＬの電位を０Ｖから－７Ｖへと変化させる）。
図２７は、第２遷移期間の信号波形図である。時刻ｔ６０になると、電源ＩＣ５１において、ゲートハイ電源電圧ＶＧＨ、ゲートロー電源電圧ＶＧＬ、ソース用電源電圧ＡＶＤＤ、ガンマ用電源電圧ＧＭＡ、および入出力用電源電圧ＶＤＤＩＯの生成が再開される。これにより、ゲートハイ電源電圧ＶＧＨの電位は０Ｖから２１Ｖに変化し、ゲートロー電源電圧ＶＧＬの電位は０Ｖから－７Ｖに変化し、ソース用電源電圧ＡＶＤＤの電位は０Ｖから１２Ｖに変化し、ガンマ用電源電圧ＧＭＡの電位は０Ｖから１０Ｖに変化し、入出力用電源電圧ＶＤＤＩＯの電位は０Ｖから１．８Ｖに変化する。ゲートハイ電源電圧ＶＧＨおよびゲートロー電源電圧ＶＧＬの生成が再開されることによって、各ゲートバスラインＧＬの電位は０Ｖから－７Ｖに変化する（ゲートドライバ３０が各ゲートバスラインＧＬの電位を０Ｖから－７Ｖへと変化させる）。
【0120】
時刻ｔ６１になると、ＶＣＯＭ生成部５１７が共通電極駆動電圧ＶＣＯＭの電位を１２Ｖから５Ｖに変化させる。このとき、各画素形成部２００において、画素トランジスタ２１はオフ状態で維持されている。それ故、共通電極駆動電圧ＶＣＯＭの電位が１２Ｖから５Ｖへと低下することによって、各画素形成部２００において画素電位も低下する。例えば、画素電位Ｖｐｉｘ１は１７Ｖから１０Ｖへと低下し、画素電位Ｖｐｉｘ２は７Ｖから０Ｖへと低下する。なお、液晶印加電圧は変化しないので、表示画像に変化はない。
【0121】
時刻ｔ６２になると、各ソースバスラインＳＬはソースドライバ４０に電気的に接続された状態となり、各ソースバスラインＳＬの電位は第１遷移期間の開始時刻（図２６の時刻ｔ５１）の直前の電位（例えば、最大電位と最小電位との中間電位）と等しくなる。なお、ノイズの発生を防止するために、時刻ｔ６１～時刻ｔ６２の期間にゲートドライバ３０の内部の状態の初期化を行うようにしても良い。
【0122】
＜２．４ 効果＞
ゲートドライバ３０、ソースドライバ４０、およびシステム基板５に設けられている構成要素について、図２８および図２９を参照しつつ、通常モード期間における状態とＳＰモード期間のうちの休止期間における状態との違いについて説明する。図２８に通常モード期間における状態を模式的に示し、図２９にＳＰモード期間のうちの休止期間における状態を模式的に示している。通常モード期間には、図２８に示すように、全ての構成要素が動作している。一方、ＳＰモード期間のうちの休止期間には、図２９に示すように、ＶＤＤ生成部５１３、ＶＣＯＭ生成部５１７、ＲＡＭ５２２、およびオシレータ５２３は動作しているが、それら以外の構成要素の動作は休止している。なお、上述したように、従来型休止駆動が採用されている液晶表示装置においては、休止期間には、ソースドライバ４０のみが休止状態となっている。以上より、上記第１の実施形態と同様、ＳＰモードによれば、消費電力に関してＡＣ成分のみならずＤＣ成分についても通常モードに比べて大きく低減される。このように、本実施形態によっても、従来よりも顕著に消費電力を低減することのできる液晶表示装置が実現される。
ゲートドライバ３０、ソースドライバ４０、およびシステム基板５に設けられている構成要素について、図２８および図２９を参照しつつ、通常モード期間における状態とＳＰモード期間のうちの休止期間における状態との違いについて説明する。図２８に通常モード期間における状態を模式的に示し、図２９にＳＰモード期間のうちの休止期間における状態を模式的に示している。通常モード期間には、図２８に示すように、全ての構成要素が動作している。一方、ＳＰモード期間のうちの休止期間には、図２９に示すように、ＶＤＤ生成部５１３、ＶＣＯＭ生成部５１７、ＲＡＭ５２２、およびオシレータ５２３は動作しているが、それら以外の構成要素の動作は休止している。なお、上述したように、従来型休止駆動が採用されている液晶表示装置においては、休止期間には、ソースドライバ４０のみが休止状態となっている。以上より、上記第１の実施形態と同様、ＳＰモードによれば、消費電力に関してＡＣ成分のみならずＤＣ成分についても通常モードに比べて大きく低減される。このように、本実施形態によっても、従来よりも顕著に消費電力を低減することのできる液晶表示装置が実現される。
【0123】
＜３．変形例＞
上記各実施形態においては、画素トランジスタ２１には、ゲート端子とソース端子とドレイン端子とを有する一般的な構成のＩＧＺＯ－ＴＦＴが採用されていた。しかしながら、これには限定されない。そこで、画素トランジスタ２１に関する変形例について、以下に説明する。
上記各実施形態においては、画素トランジスタ２１には、ゲート端子とソース端子とドレイン端子とを有する一般的な構成のＩＧＺＯ－ＴＦＴが採用されていた。しかしながら、これには限定されない。そこで、画素トランジスタ２１に関する変形例について、以下に説明する。
【0124】
＜３．１ 第１の変形例＞
図３０は、第１の変形例における画素トランジスタ２１の構成について説明するための図である。本変形例における画素トランジスタ２１は、図３０に示すように、直列に接続された２つの薄膜トランジスタ２１ａ，２１ｂによって構成されている。すなわち、本変形例における画素トランジスタ２１は、２個のトランジスタが直列に接続されたデュアルゲート構造を有する薄膜トランジスタである。
図３０は、第１の変形例における画素トランジスタ２１の構成について説明するための図である。本変形例における画素トランジスタ２１は、図３０に示すように、直列に接続された２つの薄膜トランジスタ２１ａ，２１ｂによって構成されている。すなわち、本変形例における画素トランジスタ２１は、２個のトランジスタが直列に接続されたデュアルゲート構造を有する薄膜トランジスタである。
【0125】
ところで、ＳＰモード期間には、表示画像を維持する必要がある。ＳＰモード期間には画素トランジスタ２１のゲート－ソース間電圧が０Ｖになっているが、表示画像を維持するためには画素トランジスタ２１にリーク電流が流れることを防止しなければならない。この点、デュアルゲート構造を有する薄膜トランジスタについては、オフリーク電流が顕著に小さい。それ故、本変形例のようにデュアルゲート構造を有する薄膜トランジスタを画素トランジスタ２１に採用することによって、ＳＰモード期間に効果的に表示画像を維持することが可能となる。また、ＳＰモード時の駆動周波数をより低い周波数にすることが可能となる。
【0126】
＜３．２ 第２の変形例＞
図３１は、第２の変形例における画素トランジスタ２１の構成について説明するための図である。本変形例における画素トランジスタ２１は、図３１に示すように、制御端子としてトップゲートおよびバックゲートを備えたダブルゲート構造を有する薄膜トランジスタである。なお、バックゲートはソース端子に接続されている。
図３１は、第２の変形例における画素トランジスタ２１の構成について説明するための図である。本変形例における画素トランジスタ２１は、図３１に示すように、制御端子としてトップゲートおよびバックゲートを備えたダブルゲート構造を有する薄膜トランジスタである。なお、バックゲートはソース端子に接続されている。
【0127】
ダブルゲート構造を有する薄膜トランジスタは、一般的な薄膜トランジスタに比べて、光を受けることによる劣化への耐性が強く、オフリーク電流が顕著に小さい。それ故、本変形例のようにダブルゲート構造を有する薄膜トランジスタを画素トランジスタ２１に採用することによって、ＳＰモード期間に効果的に表示画像を維持することが可能となる。また、ＳＰモード時の駆動周波数をより低い周波数にすることが可能となる。
【0128】
＜４．その他＞
以上において本発明を詳細に説明したが、以上の説明は全ての面で例示的なものであって制限的なものではない。多数の他の変更や変形が本発明の範囲を逸脱することなく案出可能であると了解される。
以上において本発明を詳細に説明したが、以上の説明は全ての面で例示的なものであって制限的なものではない。多数の他の変更や変形が本発明の範囲を逸脱することなく案出可能であると了解される。
【符号の説明】
【0129】
２…ＴＦＴ基板
５…システム基板
８…対向基板
９…液晶パネル
２０…表示部
２１…画素トランジスタ
３０…ゲートドライバ
４０…ソースドライバ
５１…電源ＩＣ
５２…ＴＣＯＮ
５３…レベルシフタＩＣ
ＧＬ，ＧＬ１～ＧＬｉ…ゲートバスライン
ＳＬ，ＳＬ１～ＳＬｊ…ソースバスライン
ＡＶＤＤ…ソース用電源電圧
ＧＭＡ…ガンマ用電源電圧
ＧＣＫ１，ＧＣＫ２…ゲートクロック信号
ＧＣＬＲ…クリア信号
ＧＳＰ…ゲートスタートパルス信号
ＧＶＤＤ…ゲート用ハイレベル側電源電圧
ＧＶＳＳ…ゲート用ローレベル側電源電圧
ＶＣＯＭ…共通電極駆動電圧
ＶＤＤ…ロジック電源電圧
ＶＧＨ…ゲートハイ電源電圧
ＶＧＬ…ゲートロー電源電圧
５…システム基板
８…対向基板
９…液晶パネル
２０…表示部
２１…画素トランジスタ
３０…ゲートドライバ
４０…ソースドライバ
５１…電源ＩＣ
５２…ＴＣＯＮ
５３…レベルシフタＩＣ
ＧＬ，ＧＬ１～ＧＬｉ…ゲートバスライン
ＳＬ，ＳＬ１～ＳＬｊ…ソースバスライン
ＡＶＤＤ…ソース用電源電圧
ＧＭＡ…ガンマ用電源電圧
ＧＣＫ１，ＧＣＫ２…ゲートクロック信号
ＧＣＬＲ…クリア信号
ＧＳＰ…ゲートスタートパルス信号
ＧＶＤＤ…ゲート用ハイレベル側電源電圧
ＧＶＳＳ…ゲート用ローレベル側電源電圧
ＶＣＯＭ…共通電極駆動電圧
ＶＤＤ…ロジック電源電圧
ＶＧＨ…ゲートハイ電源電圧
ＶＧＬ…ゲートロー電源電圧
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】