特開 2024-172723 ΔΣ変調器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024172723

(43)【公開日】2024-12-12

(54)【発明の名称】ΔΣ変調器

(51)【国際特許分類】

   H03M 3/04 20060101AFI20241205BHJP

   H03M 1/46 20060101ALI20241205BHJP

【ＦＩ】

H03M3/04

H03M1/46

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2023090633

(22)【出願日】2023-06-01

(71)【出願人】

【識別番号】000006013

【氏名又は名称】三菱電機株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】大東 睦夫

【テーマコード（参考）】

5J022

5J064

【Ｆターム（参考）】

5J022AA02

5J022AB03

5J022AB04

5J022BA02

5J022BA06

5J022CF01

5J064BA03

5J064BB14

5J064BC06

5J064BC07

5J064BC08

5J064BC10

5J064BC11

5J064BC16

(57)【要約】

【課題】ＡＤ変換精度を向上させ、消費電力を抑制する。
【解決手段】ΔΣ変調器４０において、ループフィルタ４１は入力アナログ信号Ｕと多ビット量子化器４７の出力信号Ｖ_１とから、多ビット量子化器４７の入力信号を生成する。出力フィルタ５４は、多ビット量子化器４７の出力信号Ｖ_１と逐次比較ＡＤ変換器４８の出力信号Ｖ_２とから多ビット量子化器４７の量子化誤差Ｅ_１を除去するように演算することにより、出力デジタル信号Ｗを生成する。ここで、逐次比較ＡＤ変換器４８の入力信号Ｙの絶対値は多ビット量子化器４７の量子化誤差Ｅ_１の絶対値に等しい。逐次比較ＡＤ変換器４８に設けられた容量ＤＡ変換器３０を構成する容量素子群Ｃ_１～Ｃ_Ｍ－１のうちで最も上位のビットに対応する容量素子Ｃ_Ｍ－１の一端は固定電圧に接続されている。
【選択図】図６

【特許請求の範囲】

【請求項1】

入力アナログ信号を出力デジタル信号に変換するΔΣ変調器であって、
多ビット量子化器と、
前記入力アナログ信号と前記多ビット量子化器の出力信号とから前記多ビット量子化器の入力信号を生成するループフィルタと、
逐次比較ＡＤ（Analog-to-Digital）変換器と、
前記多ビット量子化器の出力信号と前記逐次比較ＡＤ変換器の出力信号とから前記多ビット量子化器の量子化誤差を除去するように演算することにより、前記出力デジタル信号を生成する出力フィルタとを備え、
前記ΔΣ変調器は、前記逐次比較ＡＤ変換器の入力信号の絶対値が前記多ビット量子化器の量子化誤差の絶対値に等しくなるように構成され、
前記逐次比較ＡＤ変換器は、容量ＤＡ（Digital-to-Analog）変換器または抵抗ラダーＤＡ変換器を含み、
前記容量ＤＡ変換器を構成する容量素子群または前記抵抗ラダーＤＡ変換器を構成する抵抗素子群のうちで最も上位のビットに対応する容量素子または抵抗素子については、印加される電圧または電流が固定されている、ΔΣ変調器。

【請求項2】

前記逐次比較ＡＤ変換器は、容量ＤＡ変換器を含み、
前記多ビット量子化器は、Ｌビット（Ｌは２以上の整数）のデジタル信号を生成し、
前記逐次比較ＡＤ変換器は、Ｌより大きいビット数のデジタル信号を生成し、
前記容量ＤＡ変換器を構成する容量素子群のうちで最も上位のビットに対応する容量素子からＬ－１個の容量素子の一端は固定電圧に接続され、残りの容量素子の一端の電圧は切替スイッチによって切り替えることができる、請求項１に記載のΔΣ変調器。

【請求項3】

前記逐次比較ＡＤ変換器は、容量ＤＡ変換器を含み、
前記多ビット量子化器は、Ｌビット（Ｌは３以上の整数）のデジタル信号を生成し、
前記逐次比較ＡＤ変換器は、Ｌより大きいビット数のデジタル信号を生成し、
前記容量ＤＡ変換器を構成する容量素子群のうちで最も上位のビットに対応する容量素子からＬ－２個の容量素子の一端は固定電圧に接続され、残りの容量素子の一端の電圧は切替スイッチによって切り替えることができる、請求項１に記載のΔΣ変調器。

【請求項4】

前記容量ＤＡ変換器を構成する容量素子群のうちで最も上位のビットに対応する容量素子からＬ－１個の容量素子の各容量値の和は、寄生容量がない場合の理想的な値から前記寄生容量を差し引いた値に等しい、請求項２に記載のΔΣ変調器。

【請求項5】

前記容量ＤＡ変換器を構成する容量素子群のうちで最も上位のビットに対応する容量素子からＬ－２個の容量素子の各容量値の和は、寄生容量がない場合の理想的な値から前記寄生容量を差し引いた値に等しい、請求項３に記載のΔΣ変調器。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、ΔΣ変調器に関する。

【背景技術】

【0002】

特許第４３５７０８３号（特許文献１）は、１ビット量子化器を用いつつも量子化誤差を削減可能な、いわゆるＭＡＳＨ（multistage noise-shaping）方式の多段ΔΣ変調器を開示する。具体的にこの文献のΔΣ変調器は、入力アナログ信号が入力される入力端子と、出力デジタル信号を出力する出力端子と、１ビット量子化器と、１ビットＤＡ（Digital-to-Analog）変換器と、入力積分回路列と、遅延素子と、第二減算器と、多ビット量子化器（すなわち、ナイキスト型ＡＤ（Analog-to-Digital）変換器）と、微分器と、加算器とを備える。

【0003】

１ビット量子化器は、上記入力端子と出力端子との間の信号経路に配設され、アナログ信号を量子化して量子化デジタル信号を出力する。１ビットＤＡ変換器は、当該量子化デジタル信号を量子化アナログ信号に変換する。入力積分回路列は、１組または複数組の減算器とその出力を積分する積分器とが１段にあるいは多段に接続され、初段の減算器は上記入力アナログ信号から量子化アナログ信号を減算し、２段目以降の減算器は前段の積分器の出力信号から量子化アナログ信号を減算し、最終段の積分器の出力信号を上記１ビット量子化器へ出力する。遅延素子は、１ビットＤＡ変換器から入力積分回路列までの量子化アナログ信号の信号経路に配設される。第二減算器は、上記１ビット量子化器に入力されるアナログ信号から上記量子化アナログ信号を減算する。多ビット量子化器（すなわち、ナイキスト型Ａ／Ｄ変換器）は、当該第二減算器のアナログ出力を量子化して量子化第二デジタル信号を出力する。微分器は、当該多ビット量子化器の出力を上記入力積分回路列の段数と同次元だけ微分する。加算器は、上記量子化デジタル信号に当該微分器の出力を加算して出力する。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特許第４３５７０８３号

【発明の概要】

【発明が解決しようとする課題】

【0005】

本願発明者は、ＭＡＳＨ方式の多段ΔΣ変調器においてさらに量子化誤差を削減するために、１ビット量子化器を多ビット量子化器の変更することを検討した。その際に、ΔΣ変調器全体での消費電力を抑制することを考慮して本開示のΔΣ変調器を想到するに至った。

【0006】

本開示のその他の課題および特徴は、以下の発明を実施するための形態において明らかにする。

【課題を解決するための手段】

【0007】

一実施形態において、入力アナログ信号を出力デジタル信号に変換するΔΣ変調器が提供される。ΔΣ変調器は、多ビット量子化器と、ループフィルタと、逐次比較ＡＤ変換器と、出力フィルタとを備える。ループフィルタは、入力アナログ信号と多ビット量子化器の出力信号とから多ビット量子化器の入力信号を生成する。出力フィルタは、多ビット量子化器の出力信号と逐次比較ＡＤ変換器の出力信号とから多ビット量子化器の量子化誤差を除去するように演算することにより、出力デジタル信号を生成する。ΔΣ変調器は、逐次比較ＡＤ変換器の入力信号の絶対値が多ビット量子化器の量子化誤差の絶対値に等しくなるように構成される。逐次比較ＡＤ変換器は、容量ＤＡ（Digital-to-Analog）変換器または抵抗ラダーＤＡ変換器を含む。容量ＤＡ変換器を構成する容量素子群または抵抗ラダーＤＡ変換器を構成する抵抗素子群のうちで最も上位のビットに対応する容量素子または抵抗素子については、印加される電圧または電流が固定されている。

【発明の効果】

【0008】

上記の一実施形態によれば、逐次比較ＡＤ変換器の容量ＤＡ変換器を構成する容量素子群または抵抗ラダーＤＡ変換器を構成する抵抗素子群のうちで最も上位のビットに対応する容量素子または抵抗素子については、印加される電圧または電流が固定されている。これにより、冗長なＡＤ変換を排除し、消費電力を抑制できる。また、その容量素子または抵抗素子を利用してΔΣ変調器の精度劣化を抑制できる。

【図面の簡単な説明】

【0009】

【図1】実施の形態１によるΔΣ変調器の構成例を示すブロック図である。

【図2】図１の逐次比較ＡＤ変換器の構成例を示す回路図である。

【図3】図２の逐次比較ＡＤ変換器の比較例としての逐次比較ＡＤ変換器の構成を示す回路図である。

【図4】多ビット量子化器の量子化誤差が取り得る電圧範囲を示す図である。

【図5】実施の形態２のΔΣ変調器において、逐次比較ＡＤ変換器の構成例を示す回路図である。

【図6】実施の形態３によるΔΣ変調器の構成例を示すブロック図である。

【発明を実施するための形態】

【0010】

以下、各実施の形態について図面を参照して詳しく説明する。実施の形態１では、本開示のΔΣ変調器の基本原理を説明するために、上記の特許第４３５７０８３号（特許文献１）を一部変更した構成について説明する。実施の形態２では、逐次比較ＡＤ変換器の容量ＤＡ変換器の変換誤差を低減するための構成について説明する。実施の形態３では、多ビット量子化器のためのループフィルタの構成を変更することにより、上記特許文献１における第２減算器を取り除いたΔΣ変調器の構成を説明する。なお、実施の形態２において実施の形態１と同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。

【0011】

実施の形態１．
［ΔΣ変調器の構成例］
図１は、実施の形態１によるΔΣ変調器１０の構成例を示すブロック図である。図１を参照して、ΔΣ変調器１０は、入力積分回路列１１と、多ビット量子化器１５と、多ビットＤＡ変換器１７と、遅延素子１８と、第２減算器１９と、逐次比較ＡＤ変換器２０と、微分器２１と、加算器１６とを備える。入力積分回路列１１、多ビットＤＡ変換器１７、および遅延素子１８によって、多ビット量子化器１５のためのループフィルタ２５が構成される。

【0012】

入力積分回路列１１は、直列接続されたＮ段の入力積分回路１２＿１，…，１２＿Ｎを含む。図１の場合には、２段の入力積分回路１２＿１，１２＿２（Ｎ＝２）が設けられている。各入力積分回路１２は、第１減算器１３および積分器１４を含む。図１の例では、ループフィルタ２５の次数が２次（Ｎ＝２）であるので、いわゆる２－０ ＭＡＳＨ方式のΔΣ変調器が示されている。

【0013】

具体的に初段の入力積分回路１２＿１の第１減算器１３＿１は、ΔΣ変調器１０の入力信号ｘからフィードバック信号ｖ_１８を減算する。初段の入力積分回路１２＿１の積分器１４＿１は、上記第１減算器１３＿１の減算結果を積分する。２段目以降の入力積分回路１２＿ｉ（２≦ｉ≦Ｎ）の第１減算器１３＿ｉは、前段の入力積分回路１２＿ｉ－１の積分器１４＿ｉ－１の積分結果からフィードバック信号ｖ_１８を減算する。この入力積分回路１２＿ｉの積分器１４＿ｉは、上記第１減算器１３＿ｉの減算結果を積分する。最終段の入力積分回路１２＿Ｎの積分器１４＿Ｎの積分結果は、入力積分回路列１１の出力信号ｖ_１１として出力される。

【0014】

多ビット量子化器１５は、入力積分回路列１１の出力信号ｖ_１１を多ビット（ビット数をＬとする）の第１デジタル信号ｙ_１５に変換する。多ビット量子化器１５の量子化誤差をｅ_１５とする。

【0015】

多ビットＤＡ変換器１７は、多ビット量子化器１５によって生成された多ビットの第１デジタル信号ｙ_１５をアナログ信号ｖ_１７に変換する。

【0016】

遅延素子１８は、多ビットＤＡ変換器１７によって生成されたアナログ信号ｖ_１７を１サンプル時間だけ遅延させることにより、上記のフィードバック信号ｖ_１８を生成する。

【0017】

第２減算器１９は、多ビットＤＡ変換器１７によって生成されたアナログ信号ｖ_１７を、入力積分回路列１１の出力信号ｖ_１１から減算することにより、差分アナログ信号ｖ_１９を生成する。

【0018】

逐次比較ＡＤ変換器２０は、第２減算器１９から出力された差分アナログ信号ｖ_１９をＡＤ変換することにより、差分デジタル信号ｙ_２０を生成する。逐次比較ＡＤ変換器２０の量子化誤差をｅ_２０とする。逐次比較ＡＤ変換器２０の詳細な構成例については、図２を参照して後述する。

【0019】

微分器２１は、逐次比較ＡＤ変換器２０によって生成された差分デジタル信号ｙ_２０を、入力積分回路列１１の段数Ｎと同次元（＝Ｎ）だけ微分し、さらに係数倍することより第２デジタル信号ｙ_２１を生成する。図１の場合、Ｎ＝２である。また、係数は、逐次比較ＡＤ変換器２０の構成に応じて決まる。図１の場合、係数は１／２である。係数の決定方法の詳細については図２～図４を参照して後述する。

【0020】

加算器１６は、多ビット量子化器１５によって生成された第１デジタル信号ｙ_１５と、微分器２１によって生成された第２デジタル信号ｙ_２１とを加算することにより、ΔΣ変調器１０の出力信号ｙ_１を生成する。微分器２１と加算器１６とによって出力フィルタ２２が構成される。

【0021】

［逐次比較ＡＤ変換器の構成例］
図２は、図１の逐次比較ＡＤ変換器２０の構成例を示す回路図である。図２を参照して、逐次比較ＡＤ変換器２０は、容量ＤＡ変換器３０と、開閉スイッチ３１と、配線３２と、比較器３３と、逐次近似レジスタ（ＳＡＲ：Successive Approximation Resister）３４とを備える。

【0022】

逐次近似レジスタ３４は、逐次比較ＡＤ変換器２０の出力ビット数をＭとすると、Ｍ－１個の容量素子Ｃ_１，…，Ｃ_Ｍ－１と、Ｍ－２個の切替スイッチＳ_１，…，Ｓ_Ｍ－２とを備える。最も容量が小さい第１番目の容量素子Ｃ_１の容量をＣとすると、第２番目に容量が小さい容量素子Ｃ_２の容量は２Ｃである。以下同様に、第ｉ番目の容量素子Ｃ_ｉの容量は２^ｉ－１Ｃであり、最も容量が大きい容量素子Ｃ_Ｍ－１の容量は、２^Ｍ－２Ｃである。切替スイッチＳ_１，…，Ｓ_Ｍ－２は、容量素子Ｃ_１，…，Ｃ_Ｍ－２にそれぞれ対応する。なお、Ｃ_ｐは寄生容量を表す。

【0023】

次に上記の構成要素の接続について説明する。開閉スイッチ３１は、入力電圧Ｖｉｎが入力されるノードと配線３２の一端との間に接続される。配線３２の他端は比較器３３の入力ノードに接続される。最も容量が大きい容量素子Ｃ_Ｍ－１の第１電極は配線３２に接続され、容量素子Ｃ_Ｍ－１の第２電極は基準電圧（零電圧）を与えるグランドＧＮＤ、または正の参照電圧Ｖｒｅｆ、または負の参照電圧－Ｖｒｅｆに接続される。すなわち、容量素子Ｃ_Ｍ－１の第２電極は固定電圧に接続される。容量素子Ｃ_１，…，Ｃ_Ｍ－２の第１電極は配線３２に接続され、容量素子Ｃ_１，…，Ｃ_Ｍ－２の第２電極はそれぞれ対応する切替スイッチＳ_１，…，Ｓ_Ｍ－２に接続される。切替スイッチＳ_１，…，Ｓ_Ｍ－２の各々は、対応する容量素子の第２電極を参照電圧Ｖｒｅｆおよび－Ｖｒｅｆのうちの選択された一方に接続する。

【0024】

逐次近似レジスタ３４は、開閉スイッチ３１の開閉を制御するとともに、比較器３３の比較結果に応じて切替スイッチＳ_１，…，Ｓ_Ｍ－２の各々を切り替える。逐次近似レジスタ３４は２分探索アルゴリズムに基づいて入力電圧Ｖｉｎに対応するデジタル出力Ｄｏｕｔを決定する。

【0025】

［逐次比較ＡＤ変換器の動作］
図２の逐次比較ＡＤ変換器２０の動作を説明するに先立ち、比較例の逐次比較ＡＤ変換器１２０の構成とその動作について説明する。

【0026】

図３は、図２の逐次比較ＡＤ変換器２０の比較例としての逐次比較ＡＤ変換器１２０の構成を示す回路図である。図３の逐次比較ＡＤ変換器１２０の容量ＤＡ変換器１３０は、容量素子群Ｃ_１，…，Ｃ_Ｍ－１のうちで最も容量が大きい容量素子Ｃ_Ｍ－１に対応する切替スイッチＳ_Ｍ－１をさらに含む点で図２の容量ＤＡ変換器３０と異なる。最も容量が大きい容量素子Ｃ_Ｍ－１の第１電極は配線３２に接続され、容量素子Ｃ_Ｍ－１の第２電極は切替スイッチＳ_Ｍ－１に接続される。切替スイッチＳ_Ｍ－１は、容量素子Ｃ_Ｍ－１の第２電極を参照電圧Ｖｒｅｆおよび－Ｖｒｅｆのうちの選択された一方に接続する。

【0027】

図３のその他の点は図２の場合と同様であるので、同一または対応する部分には同一の参照符号を付して説明を繰り返さない。

【0028】

次に、図３の逐次比較ＡＤ変換器１２０の動作について説明する。以下では、容量素子Ｃ_１，…，Ｃ_Ｍ－１の各々の電極のうち、配線３２に接続されている電極を第１電極と称し、反対側の電極を第２電極と称する。また、簡単のためにビット数Ｍ＝２とする。この場合、容量ＤＡ変換器１３０には、１個の容量素子Ｃ_１と対応する切替スイッチＳ_１とが設けられている。

【0029】

(i)まず、逐次近似レジスタ３４は、切替スイッチＳ_１によって容量素子Ｃ_１の第２電極をＶｒｅｆまたは－Ｖｒｅｆに接続した状態で、開閉スイッチ３１を閉状態にする。これにより、入力電圧Ｖｉｎが配線３２を介して比較器３３に入力される。開閉スイッチ３１を開くと、入力電圧Ｖｉｎが容量素子Ｃ_１にサンプリングされる。逐次近似レジスタ３４は、このときの比較器３３の出力（すなわち、配線３２の電圧が正か負か）によって、入力電圧Ｖｉｎに対応する１ビット目の値を決定する。

【0030】

(ii)次に、切替スイッチＳ_１によって容量素子Ｃ_１の第２電極を－ＶｒｅｆまたはＶｒｅｆに接続することにより、配線３２の電圧はＶｉｎ－２ＶｒｅｆまたはＶｉｎ＋２Ｖｒｅｆになる。逐次近似レジスタ３４は、このときの比較器３３の出力（すなわち、配線３２の電圧が正か負か）によって、入力電圧Ｖｉｎに対応する２ビット目の値を決定する。

【0031】

図２および図３では簡単のために逐次比較ＡＤ変換器２０，１２０は単相入力であるかのように記載しているが、実際には、比較器３３は差動入力の比較器として構成され、入力電圧Ｖｉｎは正側入力電圧Ｖｉｎｐと負側入力電圧Ｖｉｎｎとを有する差動電圧である。比較器３３の正側入力端子に対して、容量素子群Ｃ_１～Ｃ_Ｍ－１を含む正側の容量ＤＡ変換器１３０ｐが接続される。比較器３３の負側入力端子に対して、容量素子群Ｃ_１～Ｃ_Ｍ－１を含む負側の容量ＤＡ変換器１３０ｎが接続される。

【0032】

(i)まず、逐次近似レジスタ３４は、正側の容量ＤＡ変換器１３０ｐの容量素子群Ｃ_１～Ｃ_Ｍ－１の各第２電極をＶｒｅｆまたは－Ｖｒｅｆに接続する。さらに、逐次近似レジスタ３４は、負側の容量ＤＡ変換器１３０ｎの容量素子群Ｃ_１～Ｃ_Ｍ－１の各第２電極を対応する正側の容量素子の第２電極と同じ電圧に接続する。したがって、比較器３３の差動入力にはコモン電圧が入力される。この状態で、正側および負側の開閉スイッチ３１を介して差動入力電圧Ｖｉｎｐ，Ｖｉｎｎがサンプリングされる。逐次近似レジスタ３４は、このときの比較器３３の出力に基づいて差動入力電圧Ｖｉｎｐ，Ｖｉｎｎに対応する最上位ビット（ＭＳＢ）を決定する。

【0033】

(ii)次に、逐次近似レジスタ３４は、上記の比較器３３の出力に応じて、正側の容量ＤＡ変換器１３０ｐの容量素子Ｃ_Ｍ－１および負側の容量ＤＡ変換器１３０ｎの容量素子Ｃ_Ｍ－１のいずれか一方の第２電極の電圧を切り替える。逐次近似レジスタ３４は、この状態での比較器３３の出力から第２番目のビット値を決定する。

【0034】

(iii)以下同様に、逐次近似レジスタ３４は、容量の大きいほうから（すなわち、より上位のビットに対応する容量素子から）、正側または負側のうちの一方の容量素子の第２電極の電圧を順に切り替えながら比較器３３の出力を検出する。これにより、各ビットの値が決定される。

【0035】

なお、単相の入力電圧ＶｉｎのＡＤ変換を行う場合には、容量素子Ｃ_１～Ｃ_Ｍ－１に対応する切替スイッチＳ_１～Ｓ_Ｍ－１の各々がＶｒｅｆ，－Ｖｒｅｆの他に中間のコモン電圧（グランド電圧）に接続されるように構成される。この場合、逐次近似レジスタ３４は、各Ｃ_１～Ｃ_Ｍ－１の第２電極をコモン電圧に接続した状態で入力電圧Ｖｉｎのサンプリングを行う。別形態として、容量素子Ｃ_１～Ｃ_Ｍ－１の各々は等しい容量に２分割されており、２分割された各容量の一方をＶｒｅｆに接続し、他方を－Ｖｒｅｆに接続することによって、擬似的にコモン電圧を作り出してもよい。

【0036】

図２の本実施形態の逐次比較ＡＤ変換器２０の動作も基本的には上記と同様である。ただし、容量ＤＡ変換器３０を構成する容量素子群Ｃ_１～Ｃ_Ｍ－１のうちで最も容量が大きい、すなわち最も上位のビットに対応する容量素子Ｃ_Ｍ－１の第２電極が固定電圧であるＶｒｅｆまたは－Ｖｒｅｆまたは零電圧に接続されている点で、図３の比較例の場合と異なる。したがって、逐次近似レジスタ３４は、サンプリングされた入力電圧Ｖｉｎに基づいて最上位ビット（ＭＳＢ）の値を決定した後、容量素子Ｃ_Ｍ－２の第２電極の接続を切り替えることにより、第２ビット目の値を決定する。

【0037】

［ΔΣ変調器の動作］
上述した逐次比較ＡＤ変換器２０の動作に基づいて、図１のΔΣ変調器１０の動作について説明する。

【0038】

図１のΔΣ変調器１０の特徴の一つは、入力積分回路列１１の出力信号ｖ_１１が１ビット量子化器でなく多ビット量子化器１５で量子化される点にある。ΔΣ変調器は、１ビット量子化器を使用した場合に最も優れた線形性が得られるが、１ビット量子化器に代えて多ビット量子化器を使用した場合においても、ダイナミックエレメントマッチング等の様々な方法で線形性を向上させることができる。

【0039】

多ビット量子化器１５から出力される多ビットの第１デジタル信号ｙ_１５は、量子化誤差ｅ_１５を用いて次式（１）で表される。

【0040】

【数1】

【0041】

上記の第１デジタル信号ｙ_１５は、多ビットＤＡ変換器１７によってアナログ信号ｖ_１７に変換される。第２減算器１９は、入力積分回路列１１の出力信号ｖ_１１からアナログ信号ｖ_１７を減算することにより、次式（２）で表される差分アナログ信号ｖ_１９を生成する。差分アナログ信号ｖ_１９は逐次比較ＡＤ変換器２０に入力される。

【0042】

【数2】

【0043】

上式（２）に示すように、逐次比較ＡＤ変換器２０の入力信号ｖ_１９の絶対値は、多ビット量子化器１５の量子化誤差の絶対値に等しい。ここで、多ビット量子化器１５の量子化誤差ｅ_１５が取り得る電圧範囲と逐次比較ＡＤ変換器２０の変換範囲との関係について説明する。

【0044】

図４は、多ビット量子化器１５の量子化誤差ｅ_１５が取り得る電圧範囲を示す図である。以下の説明において、多ビット量子化器１５の参照電圧をＶｒｅｆ，－Ｖｒｅｆとする。

【0045】

図４を参照して、多ビット量子化器１５の量子化精度Ｌ（すなわち、出力される第１デジタル信号ｙ_１５のビット数Ｌ）が１の場合、量子化誤差ｅ_１５が取り得る電圧範囲は、－Ｖｒｅｆ～Ｖｒｅｆである。量子化精度Ｌが２の場合、量子化誤差ｅ_１５が取り得る電圧範囲は、－Ｖｒｅｆ／２～Ｖｒｅｆ／２である。量子化精度が１増えるごとに、量子化誤差ｅ_１５が取り得る電圧範囲は半減する。

【0046】

通常、逐次比較ＡＤ変換器２０に用いられる参照電圧は、多ビット量子化器１５に用いられる参照電圧と同じ参照電圧生成回路によって生成されるため、Ｖｒｅｆと－Ｖｒｅｆである。したがって、多ビット量子化器１５の量子化精度Ｌが１の場合には、逐次比較ＡＤ変換器２０には全コードに対応する電圧が入力されることになる。

【0047】

一方、多ビット量子化器１５の量子化精度Ｌが２の場合には、逐次比較ＡＤ変換器２０には半分のコードに対応する電圧しか入力されない。したがって、１ビット余分にＡＤ変換してＡＤ変換結果に冗長性持たせる結果となり、ＡＤ変換に無駄が生じる。参照電圧をＶｒｅｆ／２、－Ｖｒｅｆ／２に変更すれば、逐次比較ＡＤ変換器２０の全コードを使用できるが、そうすると、新たな参照電圧生成回路が必要になり、回路面積および消費電力が増加してしまう。

【0048】

本実施の形態のΔΣ変調器１０における逐次比較ＡＤ変換器２０の場合には、図２を参照して説明したように、容量ＤＡ変換器３０を構成する容量素子群Ｃ_１～Ｃ_Ｍ－１のうちで最も容量が大きい、すなわち最も上位のビットに対応する容量素子Ｃ_Ｍ－１の第２電極が固定電圧に接続される。したがって、量子化精度Ｌが２の場合には、逐次比較ＡＤ変換器２０の変換範囲は－Ｖｒｅｆ／２～Ｖｒｅｆ／２となり、参照電圧を－Ｖｒｅｆ／２とＶｒｅｆ／２に変更した場合と同じ結果になる。したがって、本実施の形態の場合には、新たな参照電圧生成回路を必要とせずに無駄な変換を排除でき、逐次比較ＡＤ変換器２０の消費電力も低減できる。逐次比較ＡＤ変換器２０の量子化誤差ｅ_２０を用いると、差分アナログ信号ｖ_１９のＡＤ変換結果である差分デジタル信号ｙ_２０は次式（３）で表される。

【0049】

【数3】

【0050】

ここで、容量素子群Ｃ_１～Ｃ_Ｍ－１のうちで最も上位のビットに対応する容量素子Ｃ_Ｍ－１の第２電極が固定電圧に接続されない図３の比較例の逐次比較ＡＤ変換器１２０の変換結果に比べて、本実施の形態のＬ＝２の場合の逐次比較ＡＤ変換器２０の変換結果は２倍の値になる。したがって、上式（３）において、係数２が掛かっている。このため、次の微分器２１において係数１／２が乗算される。すなわち、微分器２１から出力される第２デジタル信号ｙ_２１は、次式（４）で表される。

【0051】

【数4】

【0052】

最終的に、ΔΣ変調器１０の出力信号ｙ_１は、多ビット量子化器１５から出力される第１デジタル信号ｙ_１５と、微分器２１から出力される第２デジタル信号ｙ_２１との和である。具体的には、上式（１）および（４）を用いて次式（５）で表される。

【0053】

【数5】

【0054】

上式（５）に示すように、ΔΣ変調器１０の出力信号ｙ_１では、多ビット量子化器１５での量子化誤差ｅ_１５が消えて逐次比較ＡＤ変換器２０の量子化誤差ｅ_２０のみが残る。言い替えると、出力フィルタ２２は、多ビット量子化器１５の出力ｙ_１５と逐次比較ＡＤ変換器２０の出力ｙ_２０とから多ビット量子化器１５の量子化誤差ｅ_１５を消去するように構成される。また、逐次比較ＡＤ変換器２０の出力ビット数Ｍを多ビット量子化器１５の出力ビット数Ｌよりも大きくすることにより、量子化誤差ｅ_１５よりも量子化誤差ｅ_２０を小さくできるので、ΔΣ変調器１０を利用したΔΣＡＤ変換器の変換精度を向上させることができる。

【0055】

なお、多ビット量子化器１５の量子化精度Ｌが３である場合、図２の逐次比較ＡＤ変換器２０の容量ＤＡ変換器３０において、容量素子Ｃ_Ｍ－２の第２電極も固定電圧に接続すればよい。この場合、逐次比較ＡＤ変換器２０において冗長なＡＤ変換を排除でき、ＡＤ変換結果は参照電圧を－Ｖｒｅｆ／４とＶｒｅｆ／４に変更した場合と同じ結果になる。この場合、前述の式（３）の係数は４になり、微分器２１では微分結果を１／４倍する必要がある。

【0056】

しかしながら、多ビット量子化器１５に製造誤差があったり雑音の影響があったりすると、多ビット量子化器１５の量子化誤差ｅ_１５の電圧範囲が想定範囲を超えてしまうことになる。そこで、比較器３３の量子化精度Ｌが３の場合であっても、逐次比較ＡＤ変換器２０の容量ＤＡ変換器３０を構成する容量素子群Ｃ_１～Ｃ_Ｍ－１のうちで最も上位のビットに対応する容量素子Ｃ_Ｍ－１の第２電極のみを基準電圧に固定するのが望ましい。逐次比較ＡＤ変換器２０で１ビット分の余分のＡ／Ｄ変換を行って冗長性を持たせることにより、多ビット量子化器１５の製造誤差および雑音の影響を吸収できる。この結果、ΔΣ変調器１０を利用したΔΣＡＤ変換器の変換精度の劣化を抑制できる。

【0057】

［実施の形態１のまとめ］
以上をまとめると、実施の形態１のΔΣ変調器１０は、入力アナログ信号ｘを出力デジタル信号ｙ_１に変換するΔΣ変調器であって、多ビット量子化器１５と、ループフィルタ２５と、逐次比較ＡＤ変換器２０と、出力フィルタ２２とを備える。

【0058】

ループフィルタ２５は、入力アナログ信号ｘと多ビット量子化器１５の出力信号ｙ_１５とから多ビット量子化器１５の入力信号ｖ_１１を生成する。出力フィルタ２２は、多ビット量子化器１５の出力信号ｙ_１５と逐次比較ＡＤ変換器２０の出力信号ｙ_２０とから多ビット量子化器１５の量子化誤差ｅ_１５を除去するように演算することにより、出力デジタル信号ｙ_１を生成する。逐次比較ＡＤ変換器２０は、容量ＤＡ変換器３０を含む。

【0059】

ここで、ΔΣ変調器は、逐次比較ＡＤ変換器２０の入力信号ｖ_１９の絶対値が多ビット量子化器１５の量子化誤差ｅ_１５の絶対値に等しくなるように構成される。具体的に実施の形態１の場合には、多ビット量子化器１５の出力信号ｙ_１５をＤＡ変換することによって得られたアナログ信号ｖ_１７を、多ビット量子化器１５の入力信号ｖ_１１から減算する第２減算器１９が設けられる。

【0060】

ここで、逐次比較ＡＤ変換器２０の容量ＤＡ変換器３０を構成する容量素子群Ｃ_１～Ｃ_Ｍ－１のうちで最も上位のビットに対応する容量素子Ｃ_Ｍ－１の一端は固定電圧に接続されている。

【0061】

より詳細には、第１の態様において、多ビット量子化器１５は、Ｌビット（Ｌは２以上の整数）のデジタル信号を生成する。逐次比較ＡＤ変換器２０は、Ｌより大きいビット数Ｍのデジタル信号を生成する。そして、逐次比較ＡＤ変換器２０の容量ＤＡ変換器３０を構成する容量素子群Ｃ_１～Ｃ_Ｍ－１のうちで最も上位のビットに対応する容量素子Ｃ_Ｍ－１からＬ－１個の容量素子Ｃ_Ｍ－１～Ｃ_{Ｍ－Ｌ＋１}の一端は固定電圧に接続され、残りの容量素子の一端は切替スイッチＳによって電圧が切り替えられるように構成される。これにより、冗長なＡＤ変換を排除でき、消費電力を抑制できる。

【0062】

第２の態様において、多ビット量子化器１５は、Ｌビット（Ｌは３以上の整数）のデジタル信号を生成する。逐次比較ＡＤ変換器２０は、Ｌより大きいビット数Ｍのデジタル信号を生成する。そして、逐次比較ＡＤ変換器２０の容量ＤＡ変換器を構成する容量素子群Ｃ_１～Ｃ_Ｍ－１のうちで最も上位のビットに対応する容量素子Ｃ_Ｍ－１からＬ－２個の容量素子Ｃ_Ｍ－１～Ｃ_{Ｍ－Ｌ＋２}の一端は固定電圧に接続され、残りの容量素子の一端は切替スイッチによって電圧が切り替えられるように構成される。このように１ビット分の余分のＡ／Ｄ変換を行って冗長性を持たせることにより、多ビット量子化器１５の製造誤差および雑音の影響を吸収できる。

【0063】

なお、逐次比較ＡＤ変換器２０の容量ＤＡ変換器３０に代えて抵抗ラダーＤＡ変換器を用いてもよい。この場合も、抵抗ラダーＤＡ変換器を構成する抵抗素子群のうちで最も上位のビットに対応する抵抗素子群に印加される電圧または電流は固定されている。

【0064】

実施の形態２．
［実施の形態２の課題］
実施の形態１では逐次比較ＡＤ変換器２０の利得を１と仮定した。しかしながら、通常、逐次比較ＡＤ変換器２０には利得誤差が存在するため利得は１にならない。前述した特許第４３５７０８３号（特許文献１）ではこの利得誤差が考慮されていない。逐次比較ＡＤ変換器２０の利得をＧ（≠１）とすると、前述の式（３）、（４）および（５）は次式（６Ａ）、（６Ｂ）および（６Ｃ）にそれぞれ書き直される。

【0065】

【数6】

【0066】

上式（６Ｃ）に示すように、ΔΣ変調器１０の出力信号ｙ_１に多ビット量子化器１５の量子化誤差ｅ_１５の項が残る。このため、ΔΣ変調器１０を利用したΔΣＡＤ変換器の変換精度が劣化してしまう。

【0067】

また、逐次比較ＡＤ変換器２０には、主に開閉スイッチ３１と比較器３３とに起因した寄生容量Ｃ_ｐが存在する。図２において、開閉スイッチ３１を介して印加された入力電圧Ｖｉｎに基づく電荷は、容量素子Ｃ_１，…，Ｃ_Ｍ－１の第１電極以外に寄生容量Ｃ_ｐにも分配される。このため、逐次比較ＡＤ変換器２０の利得が減少するので、最終的なΔΣＡＤ変換器の変換精度が劣化する。実施の形態２では、これらの問題の解決手段を提供する。

【0068】

［逐次比較ＡＤ変換器の構成］
図５は、実施の形態２のΔΣ変調器において、逐次比較ＡＤ変換器２０Ａの構成例を示す回路図である。図５の逐次比較ＡＤ変換器２０Ａは、容量素子群Ｃ_１～Ｃ_Ｍ－１のうちで最も上位のビットに対応する、第２電極が固定電圧に接続された容量素子Ｃ_Ｍ－１に代えて容量素子Ｃ’_Ｍ－１が用いられる点で図２の逐次比較ＡＤ変換器２０と異なる。容量素子Ｃ’_Ｍ－１の容量をＣ’_Ｍ－１とすると、容量Ｃ’_Ｍ－１は次式（７）に示すように理想的な容量Ｃ_Ｍ－１から寄生容量Ｃ_ｐを差し引いた値に等しい。

【0069】

【数7】

【0070】

これにより、寄生容量Ｃ_ｐに容量素子Ｃ’_Ｍ－１の容量Ｃ’_Ｍ－１を加算した容量を、理想的な容量Ｃ_Ｍ－１に等しくできるので、寄生容量Ｃ_ｐの影響を排除して逐次比較ＡＤ変換器２０Ａの利得を１に近付けることができる。結果として、ΔΣＡＤ変換器の変換精度の劣化を抑制できる。

【0071】

また、多ビット量子化器１５の量子化精度Ｌが３であり、容量素子群のうちで最も上位のビットに対応する容量素子Ｃ’_Ｍ－１の第２電極とその次のビットに対応する容量素子Ｃ’_Ｍ－２の第２電極とが固定電圧に接続されている場合には、容量素子Ｃ’_Ｍ－１の容量Ｃ’_Ｍ－１と容量素子Ｃ’_Ｍ－２の容量Ｃ’_Ｍ－２とを次式（８）示すように設定すればよい。

【0072】

【数8】

【0073】

多ビット量子化器１５の量子化精度Ｌが３であっても、容量素子群のうちで最も上位のビットに対応する容量素子Ｃ’_Ｍ－１の第２電極のみが基準電圧に固定されている場合には、容量素子Ｃ’_Ｍ－１の容量Ｃ’_Ｍ－１は上式（７）のように設定すればよい。

【0074】

［実施の形態２のまとめ］
以上をまとめると、第１の態様では、多ビット量子化器１５はＬビット（Ｌは２以上の整数）のデジタル信号を生成し、逐次比較ＡＤ変換器２０Ａの容量ＤＡ変換器３０Ａの容量素子群のうちで最も上位のビットに対応する容量素子からＬ－１個の容量素子Ｃ’_Ｍ－１～Ｃ’_{Ｍ－Ｌ＋１}の一端が固定電圧に接続され、残りの容量素子の一端は切替スイッチによって電圧が切り替えられるように構成されている。この場合、上記のＬ－１個の容量素子Ｃ’_Ｍ－１～Ｃ’_{Ｍ－Ｌ＋１}の各容量値の和は、寄生容量Ｃ_ｐがない場合の理想的な値から寄生容量Ｃ_ｐを差し引いた値に等しく設定される。

【0075】

第２の態様では、多ビット量子化器１５は、Ｌビット（Ｌは３以上の整数）のデジタル信号を生成し、逐次比較ＡＤ変換器２０Ａの容量ＤＡ変換器３０Ａの容量素子群のうちで最も上位のビットに対応する容量素子からＬ－２個の容量素子Ｃ’_Ｍ－１～Ｃ’_{Ｍ－Ｌ＋２}の一端は固定電圧に接続され、残りの容量素子の一端は切り替えスイッチによって電圧が切り替えられるように構成されている。この場合、上記のＬ－２個の容量素子Ｃ’_Ｍ－１～Ｃ’_{Ｍ－Ｌ＋２}の各容量値の和は、寄生容量Ｃ_ｐがない場合の理想的な値から寄生容量Ｃ_ｐを差し引いた値に等しく設定される。

【0076】

上記のように、容量素子の容量値を設定することにより、寄生容量Ｃ_ｐの影響を排除して逐次比較ＡＤ変換器２０Ａの利得を１に近付けることができる。結果として、ΔΣＡＤ変換器の変換精度の劣化を抑制できる。

【0077】

実施の形態３．
実施の形態３では、多ビット量子化器のためのループフィルタの構成が実施の形態１の場合と異なる。これにより、実施の形態１のΔΣ変調器１０で必要であった第２減算器１９を除去することができる。以下、図面を参照して詳しく説明する。

【0078】

［ΔΣ変調器の構成例と動作］
図６は、実施の形態３によるΔΣ変調器４０の構成例を示すブロック図である。図６を参照して、ΔΣ変調器４０は、２次のループフィルタ４１と、多ビット量子化器４７と、逐次比較ＡＤ変換器４８と、出力フィルタ５４とを備える。図６のΔΣ変調器４０は、２－０ ＭＡＳＨ方式の多段ΔΣ変調器である。図６において、多ビット量子化器４７および逐次比較ＡＤ変換器４８の構成は、実施の形態１，２の場合と同様であるので説明を繰り返さない。

【0079】

ループフィルタ４１は、減算器４２，４４と、積分器４３，４５と、加算器４６と、１サンプル時間の遅延とダイレクトエレメントマッチングの一種であるＤＷＡ（Data Weighted Averaging）とを実行するユニット４９と、多ビットＤＡＣ５０とを含む。ループフィルタ４１は、入力アナログ信号Ｕと多ビット量子化器４７の出力信号Ｖ_１との入力に基づいて、多ビット量子化器４７の入力信号と逐次比較ＡＤ変換器４８の入力信号とを生成する。

【0080】

より詳細には、多ビット量子化器４７の出力信号Ｖ_１は、ユニット４９によって処理された後に、多ビットＤＡＣ５０によってアナログ信号に変換される。減算器４２は、入力アナログ信号Ｕから多ビットＤＡＣ５０から出力されたアナログ信号を減算する。積分器４３は、減算器４２の減算結果を積分する。減算器４４は、積分器４３の積分結果Ｘから入力アナログ信号Ｕを減算する。積分器４５は、減算器４４の減算結果を積分する。加算器４６は、積分器４３の積分結果Ｘと積分器４５との積分結果Ｙとを加算する。多ビット量子化器４７には、加算器４６の加算結果が入力される。また、逐次比較ＡＤ変換器４８には、積分器４５の積分結果Ｙが入力される。これらの入出力関係から、次式（９Ａ）～（９Ｃ）が成立する。次式（９Ａ）において、多ビット量子化器４７の量子化誤差をＥ_１としている。

【0081】

【数9】

【0082】

上式（９Ａ）～（９Ｃ）から、逐次比較ＡＤ変換器４８の入力信号Ｙは、次式（１０Ａ）で表される。また、多ビット量子化器４７の出力信号Ｖ_１は、次式（１０Ｂ）で表される。

【0083】

【数10】

【0084】

上式（１０Ａ）に示すように、逐次比較ＡＤ変換器４８の入力信号Ｙの絶対値は、多ビット量子化器４７の量子化誤差Ｅ_１の絶対値に等しい。また、上式（１０Ｂ）から、多ビット量子化器４７の出力信号Ｖ_１において２次のノイズシェーピング特性が実現できている。

【0085】

逐次比較ＡＤ変換器４８の量子化誤差をＥ_２とすると、逐次比較ＡＤ変換器４８の出力信号Ｖ_２は、次式（１１）で表される。実施の形態１で説明したように、逐次比較ＡＤ変換器４８の容量ＤＡ変換器を構成する容量素子群のうち最も上位のビットに対応する容量素子Ｃ_Ｍ－１の一端を固定電圧に接続したために、係数２が掛かっている。

【0086】

【数11】

【0087】

出力フィルタ５４は、多ビット量子化器４７の出力信号Ｖ_１に作用するデジタルフィルタ５１と、逐次比較ＡＤ変換器４８の出力信号Ｖ_２に作用するデジタルフィルタ５２と、加算器５３とを含む。加算器５３は、デジタルフィルタ５１の出力とデジタルフィルタ５２の出力とを加算することにより、ΔΣ変調器４０の出力デジタル信号Ｗを生成する。

【0088】

デジタルフィルタ５１の伝達関数Ｈ_１およびデジタルフィルタ５２に伝達関数Ｈ_２は、加算器５３の加算結果である出力デジタル信号Ｗから量子化誤差Ｅ_１が除去されるように決定される。具体的には、デジタルフィルタ５１の伝達関数Ｈ_１は、次式（１２Ａ）に示されるように１サイクルだけ遅延させる機能を有する。デジタルフィルタ５２に伝達関数Ｈ_２は、次式（１２Ｂ）に示されるように２次微分としての機能を有する。最終的な出力デジタル信号Ｗは、次式（１２Ｃ）で表される。

【0089】

【数12】

【0090】

式（１２Ｃ）に示すように出力デジタル信号Ｗでは、多ビット量子化器４７の量子化誤差Ｅ_１が除去され、逐次比較ＡＤ変換器４８の量子化誤差Ｅ_２について２次のノイズシェーピング特性が実現できている。

【0091】

［実施の形態３のまとめ］
実施の形態３のΔΣ変調器４０では、実施の形態１のΔΣ変調器１０で必要であった第２減算器１９を除去し、ループフィルタ４１から逐次比較ＡＤ変換器４８の入力信号が引き出される。この構成により、実施の形態３のΔΣ変調器４０によれば、実施の形態１，２の効果に加えて、回路面積と消費電力の低減が実現できる。

【0092】

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この出願の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

【符号の説明】

【0093】

１０，４０ ΔΣ変調器、１１ 入力積分回路列、１２ 入力積分回路、１３ 第１減算器、１４，４３，４５ 積分器、１５，４７ 多ビット量子化器、１６，４６，５３ 加算器、１７，５０ 多ビットＤＡ変換器、１８ 遅延素子、１９ 第２減算器、２０，２０Ａ，４８，１２０ 逐次比較ＡＤ変換器、２１，５２ 微分器、２２，５４ 出力フィルタ、２５，４１ ループフィルタ，３０，３０Ａ，１３０ 容量ＤＡ変換器、３１ 開閉スイッチ、３２ 配線、３３ 比較器、３４ 逐次近似レジスタ、４２，４４ 減算器、Ｃ_０～Ｃ_Ｍ－１ 容量素子、Ｃ_ｐ 寄生容量、ＧＮＤ グランド、Ｌ 多ビット量子化器の出力ビット数（量子化精度）、Ｍ 容量ＤＡ変換器の出力ビット数、Ｎ 入力積分回路列の段数、Ｓ_０～Ｓ_Ｍ－１ 切替スイッチ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】