特開 2024-172825 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024172825

(43)【公開日】2024-12-12

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   G06F 1/30 20060101AFI20241205BHJP

   H01L 21/822 20060101ALI20241205BHJP

【ＦＩ】

G06F1/30

H01L27/04 D

H01L27/04 U

H01L27/04 E

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2023090822

(22)【出願日】2023-06-01

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】松本 拓也

【テーマコード（参考）】

5B011

5F038

【Ｆターム（参考）】

5B011DA01

5B011DC06

5B011EA02

5B011EA09

5B011GG03

5B011JA03

5B011LL01

5F038BE07

5F038BE09

5F038CD02

5F038CD16

5F038DF03

5F038DF04

5F038DF05

5F038DF08

5F038DF12

5F038EZ07

5F038EZ20

(57)【要約】      （修正有）

【課題】リテンションフリップフロップ回路を有する半導体装置において電源供給の遮断時に派生するリーク電流の低減する。
【解決手段】半導体装置１００は、配線幅が大きい第１のプロセスで製造された第１のダイ及び配線幅が小さい第２のプロセスで製造された第２のダイを備え、第１の電圧入力端子に入力された電源電圧をオン状態時に第１の電圧出力端子から出力し、オフ状態時に出力を停止する第１のスイッチ２１、第２の電圧入力端子に第１のスイッチの第１の電圧出力端子から出力され第２の電圧入力端子に入力された電源電圧をオン状態時に第２の電圧出力端子から出力し、オフ状態時に出力を停止する第２のスイッチ２２及び第１の電源端子ＶＤ１と第２の電源端ＶＤ２を備え、第２の電源端子に電源電圧が供給され且つ第１の電源端子への電源電圧の供給が遮断された状態においてデータを保持する１以上のリテンションフリップフロップ２３を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

配線幅が大きい第１のプロセスで製造された第１のダイと、配線幅が小さい第２のプロセスで製造された第２のダイと、から構成される半導体装置であって、
第１の電圧入力端子及び第１の電圧出力端子を備え、前記第１の電圧入力端子に電源電圧の入力を受け、当該入力された電源電圧をオン状態時に前記第１の電圧出力端子から出力する一方、オフ状態時には前記第１の電圧出力端子からの出力を停止する第１のスイッチと、
第２の電圧入力端子及び第２の電圧出力端子を備え、前記第２の電圧入力端子に前記第１のスイッチの前記第１の電圧出力端子から出力された前記電源電圧の入力を受け、当該入力された前記電源電圧をオン状態時に前記第２の電圧出力端子から出力する一方、オフ状態時には前記第２の電圧出力端子からの出力を停止する第２のスイッチと、
前記第２のスイッチの前記第２の電圧出力端子に接続された第１の電源端子と、前記第１のスイッチの前記第１の電圧出力端子に接続された第２の電源端子と、を備え、前記第２の電源端子に前記電源電圧が供給され且つ前記第１の電源端子への前記電源電圧の供給が遮断された状態においてデータを保持する少なくとも１のリテンションフリップフロップと、
を有し、
前記第１のスイッチは、前記第１のダイに形成され、
前記第２のスイッチ及び前記少なくとも１のリテンションフリップフロップは、前記第２のダイに形成されていることを特徴とする半導体装置。

【請求項2】

前記少なくとも１のリテンションフリップフロップは、ＳＲＰＧ（State Retention Power Gating）セルによって構成されていることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記少なくとも１のリテンションフリップフロップは、ＣＰＵのレジスタに用いられるフリップフロップ回路であり、
前記第２のダイには、前記第２のスイッチ及び前記少なくとも１のリテンションフリップフロップとともに、前記ＣＰＵの処理制御を担うロジック回路が形成されていることを特徴とする請求項１に記載の半導体装置。

【請求項4】

前記第１のダイには、前記第１のスイッチとともに、アナログ回路が形成されていることを特徴とする請求項３に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関し、特にリテンションフリップフロップ回路を有する半導体装置に関する。

【背景技術】

【0002】

ＣＰＵのレジスタ等において、電源供給の遮断時に前の状態を保持可能なリテンションフリップフロップ回路が用いられている。リテンションフリップ回路を用いることにより、スリープ状態等の一時的に電源供給が遮断されている状態から迅速に復帰することが可能となる。

【0003】

リテンションフリップフロップ回路は、例えば第１のスイッチを介して電源電圧の供給を受ける第１の電源端子と、第２のスイッチを介して電源電圧の供給を受ける第２の電源端子と、を有する（例えば、特許文献１）。第２のスイッチがオフ状態となり第２の電源端子への電源電圧の供給が遮断された状態でも、第１のスイッチを介して第１の電源端子に電源電圧が供給されているため、セルの状態を保持することが可能となる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１４－６７１８４号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

上記従来技術のような構成のリテンションフリップ回路は、第１のスイッチ及び第２のスイッチの各々を介して電源電圧の供給を受ける。このため、電源電圧の供給を遮断した際に、スイッチ２つ分のリーク電流が発生してしまうという問題があった。特に２つのスイッチがともに配線幅の小さい微細化プロセスで形成されたダイに搭載されている場合、発生するリーク電流が大きいという問題があった。

【0006】

本発明は、上記問題点に鑑みてなされたものであり、リテンションフリップフロップ回路を有する半導体装置において、電源供給の遮断時に発生するリーク電流を低減することを目的とする。

【課題を解決するための手段】

【0007】

本発明に係る半導体装置は、配線幅が大きい第１のプロセスで製造された第１のダイと、配線幅が小さい第２のプロセスで製造された第２のダイと、から構成される半導体装置であって、第１の電圧入力端子及び第１の電圧出力端子を備え、前記第１の電圧入力端子に電源電圧の入力を受け、当該入力された電源電圧をオン状態時に前記第１の電圧出力端子から出力する一方、オフ状態時には前記第１の電圧出力端子からの出力を停止する第１のスイッチと、第２の電圧入力端子及び第２の電圧出力端子を備え、前記第２の電圧入力端子に前記第１のスイッチの前記第１の電圧出力端子から出力された前記電源電圧の入力を受け、当該入力された前記電源電圧をオン状態時に前記第２の電圧出力端子から出力する一方、オフ状態時には前記第２の電圧出力端子からの出力を停止する第２のスイッチと、前記第２のスイッチの前記第２の電圧出力端子に接続された第１の電源端子と、前記第１のスイッチの前記第１の電圧出力端子に接続された第２の電源端子と、を備え、前記第２の電源端子に前記電源電圧が供給され且つ前記第１の電源端子への前記電源電圧の供給が遮断された状態においてデータを保持する少なくとも１のリテンションフリップフロップと、を有し、前記第１のスイッチは、前記第１のダイに形成され、前記第２のスイッチ及び前記少なくとも１のリテンションフリップフロップは、前記第２のダイに形成されていることを特徴とする。

【発明の効果】

【0008】

本発明に係る半導体装置によれば、リテンションフリップフロップ回路を有する半導体装置において電源供給の遮断時に派生するリーク電流を低減することが可能となる。

【図面の簡単な説明】

【0009】

【図1】本発明に係る半導体装置の構成を示すブロック図である。

【図2】比較例の半導体装置の構成を示すブロック図である。

【発明を実施するための形態】

【0010】

以下、本発明の実施例について、図面を参照して説明する。なお、以下の実施例における説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。

【0011】

図１は、本発明の半導体装置１００の構成を示すブロック図である。半導体装置１００は、例えばＣＰＵ（Central Processing Unit）のレジスタに用いられる記憶装置である。半導体装置１００は、第１のダイ１１及び第２のダイ１２から構成されている。

【0012】

第１のダイ１１は、配線幅が大きいプロセス（所謂レガシープロセス）である第１のプロセスで製造された半導体チップである。第１のダイ１１は、第１のスイッチ２１（図１では、第１のＳＷ２１として示す）を含む。なお、第１のダイ１１には、第１のスイッチ２１の他、ＡＤコンバータ、ＤＡコンバータ、ＰＬＬ（Phase Locked Loop）、レギュレータ等のアナログ回路が形成されている。

【0013】

第１のスイッチ２１は、電圧入力端子ＶＴ１、電圧出力端子ＥＶＴ１及びグランド端子ＶＳＳを有する。電圧入力端子ＶＴ１は、電源電圧の入力端子であり、ＶＤＤ電源に接続されている。電圧出力端子ＥＶＴ１は、電源電圧の出力端子であり、電圧入力端子ＶＴ１に入力された電源電圧が電圧出力端子ＥＶＴ１から出力される。グランド端子ＶＳＳは、接地電位の供給を受ける端子であり、ＧＮＤ（グランド）に接続されている。

【0014】

第１のスイッチ２１は、オン及びオフに制御されることにより、電源電圧を出力する出力状態及び電源電圧の出力を停止する出力停止状態に、状態を切り替える。すなわち、第１のスイッチ２１は、オン状態において、電圧入力端子ＶＴ１に入力された電源電圧を電圧出力端子ＥＶＴ１から出力する。一方、第１のスイッチ２１は、オフ状態において、電圧出力端子ＥＶＴ１からの電源電圧の出力を停止する。

【0015】

第２のダイ１２は、配線幅が小さいプロセス（所謂微細化プロセス）である第２のプロセスで製造された半導体チップである。第２のダイ１２は、第２のスイッチ２２（図１では、第２のＳＷ２２として示す）及びＳＲＰＧ（State Retention Power Gating）セル２３－１～２３－ｎ（ｎは、２以上の整数）を有する。なお、図１では、ＳＲＰＧセル２３－１～２３－ｎのうちＳＲＰＧセル２３－１、２３－２及び２３－３のみを抽出して示している。また、第２のダイ１２には、これらのスイッチ及びＳＲＰＧセルの他、ＣＰＵの処理制御を担う制御系のロジック回路が形成されている。

【0016】

第２のスイッチ２２は、電圧入力端子ＶＴ２、電圧出力端子ＥＶＴ２及びグランド端子ＶＳＳを有する。電圧入力端子ＶＴ２は、電源電圧の入力端子であり、第１のスイッチ２１の電圧出力端子ＥＶＴ１に接続されている。電圧出力端子ＥＶＴ２は、電源電圧の出力端子であり、電圧入力端子ＶＴ２に入力された電源電圧が電圧出力端子ＥＶＴ２から出力される。グランド端子ＶＳＳは、接地電位の供給を受ける端子であり、ＧＮＤ（グランド）に接続されている。

【0017】

第２のスイッチ２２は、オン及びオフに制御されることにより、電源電圧を出力する出力状態及び電源電圧の出力を停止する出力停止状態に、状態を切り替える。すなわち、第２のスイッチ２２は、オン状態において、電圧入力端子ＶＴ２に入力された電源電圧を電圧出力端子ＥＶＴ２から出力する。一方、第２のスイッチ２２は、オフ状態において、電圧出力端子ＥＶＴ２からの電源電圧の出力を停止する。

【0018】

ＳＲＰＧセル２３－１～２３－ｎは、電源遮断時にデータを保持すること（以下、リテンションと称する）が可能に構成されたリテンションフリップフロップであり、例えばＣＰＵのフリップフロップを構成している。ＳＲＰＧセル２３－１～２３－ｎの各々は、第１の電源端子ＶＤ１、第２の電源端子ＶＤ２及びグランド端子ＶＳＳを有する。

【0019】

第１の電源端子ＶＤ１は、電源電圧の供給を受ける第１の電源端子であり、第２のスイッチ２２の電圧出力端子ＥＶＴ２に接続されている。第２の電源端子ＶＤ２は、電源電圧の供給を受ける第２の電源端子であり、第１のスイッチ２１の電圧出力端子ＥＶＴ１に接続されている。グランド端子ＶＳＳは、接地電位の供給を受ける端子であり、ＧＮＤ（グランド）に接続されている。

【0020】

本実施例の半導体装置１００では、第１のスイッチ２１及び第２のスイッチ２２のオン及びオフを制御することにより、ＳＲＰＧ２３－１～２３－ｎの状態を変化させる。

【0021】

ＳＲＰＧ２３－１～２３－ｎはリテンション状態にする場合、第１のスイッチ２１をオン、第２のスイッチ２２をオフに制御する。第２のスイッチ２２がオフとなることにより、第１の電源端子ＶＤ１への電源電圧の供給が遮断される一方、第１のスイッチ２１はオンであるため、第２の電源端子でＶＤ２には継続して電源電圧が供給される。これにより、ＳＲＰＧ２３－１～２３－ｎは、データを保持した状態、すなわちリテンション状態となる。

【0022】

一方、第１のスイッチ２１をオフ状態にすると、第１の電源端子ＶＤ１及び第２の電源端子ＶＤ２の双方への電源電圧の供給が遮断される。これにより、ＳＲＰＧ２３－１～２３－ｎは、電源オフの状態となる。

【0023】

このように第１のスイッチ２１及び第２のスイッチ２２がそれぞれオフの状態において、半導体装置１００には、リーク電流が発生する。第１のスイッチ２１及び第２のスイッチ２２が直列接続されているため、スイッチ２段分のリーク電流が発生する。

【0024】

本実施例では、第１のスイッチ２１は、配線幅が大きい第１のプロセスで生成された第１のダイ１１に設けられている。一方、第２のスイッチ２２は、配線幅が小さい第２のプロセスで生成された第２のダイ１２に設けられている。配線幅が小さいプロセスで製造されたダイは、高性能な機能を実現させることが可能な反面、配線幅が大きいプロセスで製造されたダイと比べて、発生するリーク電流が大きい。

【0025】

換言すると、第１のプロセスにより製造されたダイは、第２のプロセスで製造されたダイよりも、発生するリーク電流が小さい（以下、低リークと称する）という性質を有する。このため、本実施例の半導体装置１００では、第１のスイッチ２１により発生するリーク電流は、第２のスイッチ２２により発生するリーク電流よりも小さい。

【0026】

図２は、本実施例とは異なり、第１のスイッチ３１が第２のスイッチ３２と共通のダイに設けられている比較例の半導体装置２００の構成を示すブロック図である。半導体装置２００は、第１のスイッチ３１、第２のスイッチ３２、及びＳＲＰＧセル３３－１～３３－ｎを有する。

【0027】

比較例の半導体装置２００では、第１のスイッチ３１及び第２のスイッチ３２が、配線幅が小さいプロセスで製造されたダイ１３に設けられている。上記の通り、配線幅が小さいプロセスで製造されたダイは配線幅が大きいプロセスで製造されたダイよりも高リークであるため、第１のスイッチ３１及び第２のスイッチ３２の各々により発生するリーク電流は、配線幅が大きいプロセスで製造されたダイに設けられたスイッチにより発生するリーク電流よりも大きい。

【0028】

これに対し、図１に示す本実施例の半導体装置１００では、第１のスイッチ２１が比較的リーク電流の少ない第１のプロセスで製造された第１のダイ１１に形成されている。このため、本実施例の半導体装置１００における第１のスイッチ２１で発生するリーク電流は、比較例の半導体装置２００における第１のスイッチ３１で発生するリーク電流よりも小さい。したがって、第１のスイッチ及び第２のスイッチからなる２段のスイッチで発生するリーク電流は、本実施例の半導体装置１００の方が比較例の半導体装置２００よりも小さい。

【0029】

以上のように、本実施例の半導体装置１００の構成によれば、配線幅が小さいプロセスで製造されたダイに２つのスイッチがともに形成されている場合と比べて、装置全体としてのリーク電流を低減することができる。

【0030】

したがって、本実施例の半導体装置１００によれば、リテンションフリップフロップ回路を有する半導体装置において、電源供給の遮断時に発生するリーク電流を低減することが可能となる。

【0031】

なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、ＳＲＰＧセル２３－１～２３－ｎがＣＰＵのフリップフロップに用いられている場合を例として説明した。しかし、これに限られず、別の回路や第２のダイ１２内の全フリップフロップをＳＲＰＧセルによって構成してもよい。

【0032】

また、上記実施例では、第２のダイ１２に制御系のロジック回路が形成されている場合を例として説明したが、これに限られず、ＲＡＭ、ＲＯＭ、ＦＬＡＳＨ等のマイコンに一般的に必要な回路ブロックが形成されていても良い。

【0033】

また、上記実施例では、第２のダイ１２に複数個のＳＲＰＧセル（２３－１～２３－ｎ）が形成されている場合を例として説明したが、ＳＲＰＧセルの個数はこれに限られず、少なくとも１個のＳＲＰＧセルが形成されていればよい。

【符号の説明】

【0034】

１００ 半導体装置
１１ 第１のダイ
１２ 第２のダイ
２１ 第１のスイッチ
２２ 第２のスイッチ
２３－１～ｎ ＳＰＲＧフリップフロップ

【図1】

【図2】