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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024017314
(43)【公開日】2024-02-08
(54)【発明の名称】通信装置、通信スイッチ及びｉＴＡＳ周期設定方法
(51)【国際特許分類】
H04L 47/24 20220101AFI20240201BHJP
H04L 45/24 20220101ALI20240201BHJP
H04L 12/28 20060101ALI20240201BHJP
H04L 47/41 20220101ALI20240201BHJP
【ＦＩ】
H04L47/24
H04L45/24
H04L12/28 200D
H04L47/41
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022119863
(22)【出願日】2022-07-27
(71)【出願人】
【識別番号】000005223
【氏名又は名称】富士通株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】引持 憲一
(72)【発明者】
【氏名】西村 和人
(72)【発明者】
【氏名】三宅 昭二
(72)【発明者】
【氏名】竹澤 二郎
(72)【発明者】
【氏名】佐別當 祥和
【テーマコード（参考）】
5K030
5K033
【Ｆターム（参考）】
5K030GA02
5K030HD03
5K030LC01
5K033AA01
5K033CB06
5K033CB17
(57)【要約】
【課題】高優先フローの出力遅延を抑制できる通信装置等を提供する。
【解決手段】通信装置は、伝送装置とＭＣ－ＬＡＧで接続する通信装置である。通信装置は、ＭＣ－ＬＡＧを構成する他方の通信装置とパスを用いて接続する第１の出力ポートと、パスと異なる他のパスと接続する第２の出力ポートと、を有する。通信装置は、第１の出力ポート及び第２の出力ポートに夫々配置され、設定中のｉＴＡＳ周期に基づき、高優先フローを優先出力するｉＴＡＳ装置を有する。通信装置は、取得部と、設定部とを有する。取得部は、第１の出力ポートに配置されたｉＴＡＳ装置に設定される第１のｉＴＡＳ周期と、パスと接続する、他方の通信装置内の第３の出力ポートに配置されたｉＴＡＳ装置に設定される第２のｉＴＡＳ周期とを取得する。設定部は、第１のｉＴＡＳ周期及び第２のｉＴＡＳ周期に基づき、第２の出力ポートに配置されたｉＴＡＳ装置のｉＴＡＳ周期を設定する。
【選択図】図５
【解決手段】通信装置は、伝送装置とＭＣ－ＬＡＧで接続する通信装置である。通信装置は、ＭＣ－ＬＡＧを構成する他方の通信装置とパスを用いて接続する第１の出力ポートと、パスと異なる他のパスと接続する第２の出力ポートと、を有する。通信装置は、第１の出力ポート及び第２の出力ポートに夫々配置され、設定中のｉＴＡＳ周期に基づき、高優先フローを優先出力するｉＴＡＳ装置を有する。通信装置は、取得部と、設定部とを有する。取得部は、第１の出力ポートに配置されたｉＴＡＳ装置に設定される第１のｉＴＡＳ周期と、パスと接続する、他方の通信装置内の第３の出力ポートに配置されたｉＴＡＳ装置に設定される第２のｉＴＡＳ周期とを取得する。設定部は、第１のｉＴＡＳ周期及び第２のｉＴＡＳ周期に基づき、第２の出力ポートに配置されたｉＴＡＳ装置のｉＴＡＳ周期を設定する。
【選択図】図５
【特許請求の範囲】
【請求項1】
伝送装置とＭＣ－ＬＡＧ（Multi-Chassis Link Aggregation）で接続する通信装置であって、
前記ＭＣ－ＬＡＧを構成する他方の通信装置とパスを用いて接続する第１の出力ポートと、
前記パスと異なる他のパスと接続する第２の出力ポートと、
前記第１の出力ポート及び前記第２の出力ポートに夫々配置され、設定中のｉＴＡＳ（Intelligent Time Aware Shaper）周期に基づき、高優先フローを優先出力するｉＴＡＳ装置と、
前記第１の出力ポートに配置された前記ｉＴＡＳ装置に設定される第１のｉＴＡＳ周期と、前記パスと接続する、前記他方の通信装置内の第３の出力ポートに配置されたｉＴＡＳ装置に設定される第２のｉＴＡＳ周期とを取得する取得部と、
前記第１のｉＴＡＳ周期及び前記第２のｉＴＡＳ周期に基づき、前記第２の出力ポートに配置された前記ｉＴＡＳ装置のｉＴＡＳ周期を設定する設定部と、
を有することを特徴とする通信装置。
前記ＭＣ－ＬＡＧを構成する他方の通信装置とパスを用いて接続する第１の出力ポートと、
前記パスと異なる他のパスと接続する第２の出力ポートと、
前記第１の出力ポート及び前記第２の出力ポートに夫々配置され、設定中のｉＴＡＳ（Intelligent Time Aware Shaper）周期に基づき、高優先フローを優先出力するｉＴＡＳ装置と、
前記第１の出力ポートに配置された前記ｉＴＡＳ装置に設定される第１のｉＴＡＳ周期と、前記パスと接続する、前記他方の通信装置内の第３の出力ポートに配置されたｉＴＡＳ装置に設定される第２のｉＴＡＳ周期とを取得する取得部と、
前記第１のｉＴＡＳ周期及び前記第２のｉＴＡＳ周期に基づき、前記第２の出力ポートに配置された前記ｉＴＡＳ装置のｉＴＡＳ周期を設定する設定部と、
を有することを特徴とする通信装置。
【請求項2】
前記第２の出力ポートは、
第１のパスと接続する第４の出力ポートと、
第２のパスを用いて前記伝送装置と接続する第５の出力ポートと、を有し、
前記設定部は、
前記第１のｉＴＡＳ周期と前記第２のｉＴＡＳ周期とが衝突しない第３のｉＴＡＳ周期を前記第５の出力ポートに配置された前記ｉＴＡＳ装置に設定すると共に、前記第２のｉＴＡＳ周期を前記第４の出力ポートに配置された前記ｉＴＡＳ装置に設定することを特徴とする請求項１に記載の通信装置。
第１のパスと接続する第４の出力ポートと、
第２のパスを用いて前記伝送装置と接続する第５の出力ポートと、を有し、
前記設定部は、
前記第１のｉＴＡＳ周期と前記第２のｉＴＡＳ周期とが衝突しない第３のｉＴＡＳ周期を前記第５の出力ポートに配置された前記ｉＴＡＳ装置に設定すると共に、前記第２のｉＴＡＳ周期を前記第４の出力ポートに配置された前記ｉＴＡＳ装置に設定することを特徴とする請求項１に記載の通信装置。
【請求項3】
前記第１のｉＴＡＳ周期と前記第２のｉＴＡＳ周期とが衝突しない第３のｉＴＡＳ周期は、前記第１のｉＴＡＳ周期と前記第２のｉＴＡＳ周期との最小公倍数のｉＴＡＳ周期であることを特徴とする請求項２に記載の通信装置。
【請求項4】
伝送装置と、ＭＣ－ＬＡＧ（Multi-Chassis Link Aggregation）で前記伝送装置と接続する２台の通信装置と、を有する通信スイッチであって、
前記２台の通信装置の内の第１の通信装置は、
前記２台の通信装置の内の第２の通信装置とパスを用いて接続する第１の出力ポートと、
前記パスと異なる他のパスと接続する第２の出力ポートと、
前記第１の出力ポート及び前記第２の出力ポートに夫々配置され、設定中のｉＴＡＳ（Intelligent Time Aware Shaper）周期に基づき、高優先フローを優先出力するｉＴＡＳ装置と、
前記第１の出力ポートに配置された前記ｉＴＡＳ装置に設定される第１のｉＴＡＳ周期と、前記パスと接続する、前記第２の通信装置内の第３の出力ポートに配置されたｉＴＡＳ装置に設定される第２のｉＴＡＳ周期とを取得する第１の取得部と、
前記第１のｉＴＡＳ周期及び前記第２のｉＴＡＳ周期に基づき、前記第２の出力ポートに配置された前記ｉＴＡＳ装置のｉＴＡＳ周期を設定する第１の設定部と、
を有することを特徴とする通信スイッチ。
前記２台の通信装置の内の第１の通信装置は、
前記２台の通信装置の内の第２の通信装置とパスを用いて接続する第１の出力ポートと、
前記パスと異なる他のパスと接続する第２の出力ポートと、
前記第１の出力ポート及び前記第２の出力ポートに夫々配置され、設定中のｉＴＡＳ（Intelligent Time Aware Shaper）周期に基づき、高優先フローを優先出力するｉＴＡＳ装置と、
前記第１の出力ポートに配置された前記ｉＴＡＳ装置に設定される第１のｉＴＡＳ周期と、前記パスと接続する、前記第２の通信装置内の第３の出力ポートに配置されたｉＴＡＳ装置に設定される第２のｉＴＡＳ周期とを取得する第１の取得部と、
前記第１のｉＴＡＳ周期及び前記第２のｉＴＡＳ周期に基づき、前記第２の出力ポートに配置された前記ｉＴＡＳ装置のｉＴＡＳ周期を設定する第１の設定部と、
を有することを特徴とする通信スイッチ。
【請求項5】
前記第２の出力ポートは、
第１のパスと接続する第４の出力ポートと、
第２のパスを用いて前記伝送装置と接続する第５の出力ポートと、を有し、
前記第１の設定部は、
前記第１のｉＴＡＳ周期と前記第２のｉＴＡＳ周期とが衝突しない第３のｉＴＡＳ周期を前記第５の出力ポートに配置された前記ｉＴＡＳ装置に設定すると共に、前記第２のｉＴＡＳ周期を前記第４の出力ポートに配置された前記ｉＴＡＳ装置に設定することを特徴とする請求項４に記載の通信スイッチ。
第１のパスと接続する第４の出力ポートと、
第２のパスを用いて前記伝送装置と接続する第５の出力ポートと、を有し、
前記第１の設定部は、
前記第１のｉＴＡＳ周期と前記第２のｉＴＡＳ周期とが衝突しない第３のｉＴＡＳ周期を前記第５の出力ポートに配置された前記ｉＴＡＳ装置に設定すると共に、前記第２のｉＴＡＳ周期を前記第４の出力ポートに配置された前記ｉＴＡＳ装置に設定することを特徴とする請求項４に記載の通信スイッチ。
【請求項6】
前記第２の通信装置は、
第３のパスと接続する第６の出力ポートと、
前記第２のパスを用いて前記伝送装置と接続する第７の出力ポートと、
前記第１の通信装置と前記パスを用いて接続する前記第３の出力ポートと、
前記第６の出力ポート、前記第７の出力ポート及び前記第３の出力ポートに夫々配置され、設定中のｉＴＡＳ周期に基づき、高優先フローを優先出力する他方のｉＴＡＳ装置と、
前記第１のｉＴＡＳ周期と、前記第２のｉＴＡＳ周期とを取得する第２の取得部と、
前記第１のｉＴＡＳ周期と前記第２のｉＴＡＳ周期とが衝突しない第３のｉＴＡＳ周期を前記第７の出力ポートに配置された前記他方のｉＴＡＳ装置に設定すると共に、前記第１のｉＴＡＳ周期を前記第６の出力ポートに配置された前記他方のｉＴＡＳ装置に設定する第２の設定部と、
を有することを特徴とする請求項５に記載の通信スイッチ。
第３のパスと接続する第６の出力ポートと、
前記第２のパスを用いて前記伝送装置と接続する第７の出力ポートと、
前記第１の通信装置と前記パスを用いて接続する前記第３の出力ポートと、
前記第６の出力ポート、前記第７の出力ポート及び前記第３の出力ポートに夫々配置され、設定中のｉＴＡＳ周期に基づき、高優先フローを優先出力する他方のｉＴＡＳ装置と、
前記第１のｉＴＡＳ周期と、前記第２のｉＴＡＳ周期とを取得する第２の取得部と、
前記第１のｉＴＡＳ周期と前記第２のｉＴＡＳ周期とが衝突しない第３のｉＴＡＳ周期を前記第７の出力ポートに配置された前記他方のｉＴＡＳ装置に設定すると共に、前記第１のｉＴＡＳ周期を前記第６の出力ポートに配置された前記他方のｉＴＡＳ装置に設定する第２の設定部と、
を有することを特徴とする請求項５に記載の通信スイッチ。
【請求項7】
前記第１の通信装置は、
ＭＣ－ＬＡＧのアクティブ状態の場合、前記第１のパスから流入する第１の高優先フローの第１の周期、前記第２のパスから前記第１のパスに流入する第２の高優先フローの第２の周期及び、前記第２のパスから前記第１の通信装置経由で前記パスに流入する第３の高優先フローの第３の周期を抽出する第１の抽出部と、
前記第１の周期、前記第２の周期及び前記第３の周期を、前記パスを用いて前記第２の通信装置に通知する第１の通信部と、を有し、
前記第２の通信装置は、
ＭＣ－ＬＡＧのスタンバイ状態の場合、前記第３のパスから流入する第４の高優先フローの第４の周期を抽出する第２の抽出部と、
前記第４の周期を、前記パスを用いて前記第１の通信装置に通知すると共に、前記第１の通信装置からの前記第１の周期、前記第２の周期及び前記第３の周期を受信する第２の通信部と、
を有することを特徴とする請求項６に記載の通信スイッチ。
ＭＣ－ＬＡＧのアクティブ状態の場合、前記第１のパスから流入する第１の高優先フローの第１の周期、前記第２のパスから前記第１のパスに流入する第２の高優先フローの第２の周期及び、前記第２のパスから前記第１の通信装置経由で前記パスに流入する第３の高優先フローの第３の周期を抽出する第１の抽出部と、
前記第１の周期、前記第２の周期及び前記第３の周期を、前記パスを用いて前記第２の通信装置に通知する第１の通信部と、を有し、
前記第２の通信装置は、
ＭＣ－ＬＡＧのスタンバイ状態の場合、前記第３のパスから流入する第４の高優先フローの第４の周期を抽出する第２の抽出部と、
前記第４の周期を、前記パスを用いて前記第１の通信装置に通知すると共に、前記第１の通信装置からの前記第１の周期、前記第２の周期及び前記第３の周期を受信する第２の通信部と、
を有することを特徴とする請求項６に記載の通信スイッチ。
【請求項8】
前記第１の取得部は、
前記第１の周期及び前記第３の周期に基づき、前記第１の周期と前記第３の周期とが衝突しない周期である前記第１のｉＴＡＳ周期を取得し、
前記第１の通信部は、
前記第１のｉＴＡＳ周期を前記第２の通信装置に通知し、
前記第２の取得部は、
前記第２の周期及び前記第４の周期に基づき、前記第２の周期と前記第４の周期とが衝突しない周期である前記第２のｉＴＡＳ周期を取得し、
前記第２の通信部は、
前記第２のｉＴＡＳ周期を前記第１の通信装置に通知することを特徴とする請求項７に記載の通信スイッチ。
前記第１の周期及び前記第３の周期に基づき、前記第１の周期と前記第３の周期とが衝突しない周期である前記第１のｉＴＡＳ周期を取得し、
前記第１の通信部は、
前記第１のｉＴＡＳ周期を前記第２の通信装置に通知し、
前記第２の取得部は、
前記第２の周期及び前記第４の周期に基づき、前記第２の周期と前記第４の周期とが衝突しない周期である前記第２のｉＴＡＳ周期を取得し、
前記第２の通信部は、
前記第２のｉＴＡＳ周期を前記第１の通信装置に通知することを特徴とする請求項７に記載の通信スイッチ。
【請求項9】
伝送装置とＭＣ－ＬＡＧ（Multi-Chassis Link Aggregation）で接続する通信装置であって、
前記ＭＣ－ＬＡＧを構成する他方の通信装置とパスを用いて接続する第１の出力ポートと、
前記パスと異なる他のパスと接続する第２の出力ポートと、
前記第１の出力ポート及び前記第２の出力ポートに夫々配置され、設定中のｉＴＡＳ（Intelligent Time Aware Shaper）周期に基づき、高優先フローを優先出力するｉＴＡＳ装置と、を有し、
前記通信装置は、
前記第１の出力ポートに配置された前記ｉＴＡＳ装置に設定される第１のｉＴＡＳ周期と、前記パスと接続する、前記他方の通信装置内の第３の出力ポートに配置されたｉＴＡＳ装置に設定される第２のｉＴＡＳ周期とを取得し、
前記第１のｉＴＡＳ周期及び前記第２のｉＴＡＳ周期に基づき、前記第２の出力ポートに配置された前記ｉＴＡＳ装置のｉＴＡＳ周期を設定する
処理を実行することを特徴とするｉＴＡＳ周期設定方法。
前記ＭＣ－ＬＡＧを構成する他方の通信装置とパスを用いて接続する第１の出力ポートと、
前記パスと異なる他のパスと接続する第２の出力ポートと、
前記第１の出力ポート及び前記第２の出力ポートに夫々配置され、設定中のｉＴＡＳ（Intelligent Time Aware Shaper）周期に基づき、高優先フローを優先出力するｉＴＡＳ装置と、を有し、
前記通信装置は、
前記第１の出力ポートに配置された前記ｉＴＡＳ装置に設定される第１のｉＴＡＳ周期と、前記パスと接続する、前記他方の通信装置内の第３の出力ポートに配置されたｉＴＡＳ装置に設定される第２のｉＴＡＳ周期とを取得し、
前記第１のｉＴＡＳ周期及び前記第２のｉＴＡＳ周期に基づき、前記第２の出力ポートに配置された前記ｉＴＡＳ装置のｉＴＡＳ周期を設定する
処理を実行することを特徴とするｉＴＡＳ周期設定方法。
【請求項10】
前記第２の出力ポートは、
第１のパスと接続する第４の出力ポートと、
第２のパスを用いて前記伝送装置と接続する第５の出力ポートと、を有し、
前記通信装置は、
前記第２の出力ポートに配置された前記ｉＴＡＳ装置のｉＴＡＳ周期を設定する処理として、前記第１のｉＴＡＳ周期と前記第２のｉＴＡＳ周期とが衝突しない第３のｉＴＡＳ周期を前記第５の出力ポートに配置された前記ｉＴＡＳ装置に設定すると共に、前記第２のｉＴＡＳ周期を前記第４の出力ポートに配置された前記ｉＴＡＳ装置に設定する
処理を実行することを特徴とする請求項９に記載のｉＴＡＳ周期設定方法。
第１のパスと接続する第４の出力ポートと、
第２のパスを用いて前記伝送装置と接続する第５の出力ポートと、を有し、
前記通信装置は、
前記第２の出力ポートに配置された前記ｉＴＡＳ装置のｉＴＡＳ周期を設定する処理として、前記第１のｉＴＡＳ周期と前記第２のｉＴＡＳ周期とが衝突しない第３のｉＴＡＳ周期を前記第５の出力ポートに配置された前記ｉＴＡＳ装置に設定すると共に、前記第２のｉＴＡＳ周期を前記第４の出力ポートに配置された前記ｉＴＡＳ装置に設定する
処理を実行することを特徴とする請求項９に記載のｉＴＡＳ周期設定方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、通信装置、通信スイッチ及びｉＴＡＳ周期設定方法に関する。
【背景技術】
【0002】
近年、第５世代移動通信システム(５Ｇ)の実現に向け、例えば、ＢＢＵ（Baseband Unit）及びＲＲＨ（Remote Radio Head)や、ＣＵ(Centralized Unit)、ＤＵ(Distributed Unit)及びＲＵ(Radio Unit)で構成するＣ－ＲＡＮ(Centralized Radio Access Network)が検討されている。ＤＵとＲＵとの間のＭＦＨ(Mobile Front Haul)回線は、無線の信号をEther Frameに格納して伝送するｅＣＰＲＩ（Enhanced Common Public Radio Interface）方式の採用が検討されている。
【0003】
ＭＦＨ回線と接続する通信システムでは、情報がレイヤ２パケットとして扱われるため、基地局間を接続するＭＢＨ(Mobile Back Haul)回線や有線ネットワーク等との間でネットワークを共有できる。しかしながら、通信システムでは、ＭＦＨ回線からのＭＦＨパケットが、他のパケットフロー、例えば、ＭＢＨ回線からのＭＢＨフローとのタイミング競合で出力遅延が生じるため、出力遅延を抑制する優先制御処理が知られている。優先制御処理は、後続の高優先フローが、キューイングされている低優先フローを追い越して優先的に読み出されることになるため、高優先フロー、すなわちＭＦＨフローの出力遅延を抑制できる。
【0004】
また、更なるＭＦＨフローの出力遅延を抑制する方法としてＩＥＥＥ(Institute of Electrical and Electronics Engineers)８０２．１ＴＳＮ(Time Sensitive Networking)が検討されている。ＴＳＮには、ＭＦＨフローの出力遅延を抑制するデータプレーン機能としてＩＥＥＥ８０２．１ＱｂｖというＴＡＳ(Time Aware Shaper)方式がある。
【0005】
ＴＡＳ技術を採用したＴＡＳ装置では、受信フローの種別毎に設けられたゲートの開閉を制御するＧＣＬ（Gate Control List）に基づき、各ゲートを開閉する。各ゲートは、ＭＦＨフローの出力を開閉するゲートと、ＭＢＨフローの出力を開閉するゲートとを有する。ＧＣＬは、ＭＦＨフローのトラフィックパターンを利用してＴＳ（Time slot）毎の各ゲートの開閉を制御する開閉情報を管理している。ＴＡＳ装置は、ＧＣＬを参照してＴＳ毎の各ゲートの開閉を制御することで、ＭＦＨフローを優先的に出力できる。
【0006】
また、ＴＡＳ装置では、マイクロ秒オーダの非常にセンシティブなゲート開閉設定を実現するために、それを維持する仕組が求められている。そこで、ＴＡＳ装置では、ＭＦＨフロー及びＭＢＨフローのタイミングを取得し、これらパケットフローの転送周期・位相等を自律学習する。そして、ＴＡＳ装置では、自律学習した内容に基づき、ＭＦＨフロー又はＭＦＨフローの出力タイミングを管理するＧＣＬのテーブル内容を修正するｉＴＡＳ(Intelligent TAS)技術を採用している。
【0007】
図２４は、ｉＴＡＳ処理に関わる各ｉＴＡＳ装置の処理動作の一例を示すフローチャートである。図２４においてｉＴＡＳ装置では、周期判定フェーズを実行する（ステップＳ１０１）。周期判定フェーズを実行するｉＴＡＳ装置は、ＭＦＨフローのバースト信号をサンプリングすることで、ＭＦＨフローのバースト信号の周期性を繰り返し検出することになる。そして、ｉＴＡＳ装置は、繰り返し検出したＭＦＨフローのバースト信号の周期性に基づき、ＧＣＬのリスト長を調整する。
【0008】
更に、ｉＴＡＳ装置は、周期判定フェーズを実行した後、クローズＴＳ決定フェーズを実行する（ステップＳ１０２）。クローズＴＳ決定フェーズを実行するｉＴＡＳ装置は、ＭＦＨフローのバースト信号のトラフィックパターン（バースト長さ，位置等)を検出する。そして、ｉＴＡＳ装置は、ＭＦＨフローの出力タイミングで非ＭＦＨフローの出力を停止するためのクローズＴＳを決定してＧＣＬを生成する。
【0009】
そして、ｉＴＡＳ装置は、クローズＴＳ決定フェーズを実行した後、運用を開始する定常監視フェーズを実行する（ステップＳ１０３）。定常監視フェーズを実行するｉＴＡＳ装置は、ＧＣＬに基づき、各パケットフローの出力ゲートの開閉動作を実行する。尚、定常監視フェーズでは、クロック偏差等により学習時とパケット到着タイミングとでずれる可能性があるため、このズレを監視しながら、ＧＣＬ内のクローズＴＳを修正する。その結果、高優先フローの出力遅延を抑制できる。
【0010】
また、近年、ＬＡＧ(Link Aggregation)の拡張技術として、ＭＣ－ＬＡＧ(Multi-Chassis Link Aggregation)が知られている。ＭＣ－ＬＡＧは、ＬＡＧを隣接する通信装置間に拡張し、複数の通信装置を論理的に１個の通信装置のように見せかけてＬＡＧを構築する技術である。ＭＣ－ＬＡＧには、例えば、２本の経路の内、一方の経路を運用とする通信装置のＡＣＴ（Active）状態と、他方の経路を予備とする他方の通信装置のＳＴＢＹ（Standby）状態とするＡＣＴ／ＳＴＢＹの冗長構成がある。
【0011】
図２５は、ＭＣ－ＬＡＧのパケットスイッチ１００の一例を示す説明図である。図２５に示すパケットスイッチ１００は、ＭＣ－ＬＡＧを構成する通信装置である第１のＮＥ（Network Element）１０１Ａと、ＭＣ－ＬＡＧを構成する通信装置である第２のＮＥ１０１Ｂと、第３のＮＥ１２０とを有する。第３のＮＥ１２０は、ＭＣ－ＬＡＧ方式で第１のＮＥ１０１Ａ及び第２のＮＥ１０１Ｂと接続する伝送装置である。第１のＮＥ１０１Ａ及び第２のＮＥ１０１Ｂには、宛先ＭＡＣアドレス、出力ポート及びＶＬＡＮの組合せを管理するＦＤＢ（Forwarding DataBase）を有し、ＦＤＢを参照し、受信パケットを転送先ポートに出力することになる。
【0012】
また、第１のＮＥ１０１Ａと第２のＮＥ１０１Ｂとの間はＩＰＬ（Inter Peer Link）１１３で接続する。ＩＰＬ１１３は、第１のＮＥ１０１Ａと第２のＮＥ１０１Ｂとの間でＦＤＢ同期を実行するための専用線である。
【0013】
第１のＮＥ１０１Ａは、外部のＬ２ＳＷと接続するＬ２ＳＷ側ポート１１１と、第３のＮＥ１０２と接続するＭＣ－ＬＡＧ側ポート１１２と、第２のＮＥ１０１Ｂと接続するＩＰＬ側ポートとを有する。第１のＮＥ１０１Ａ内のＬ２ＳＷ側ポート１１１は、Ｌ２ＳＷにパケットフローを出力するＬ２ＳＷ出力ポート１１１Ａを有する。第１のＮＥ１０１Ａ内のＭＣ－ＬＡＧ側ポート１１２は、第３のＮＥ１２０にパケットフローを出力するＭＣ－ＬＡＧ出力ポート１１２Ａを有する。第１のＮＥ１０１Ａ内のＩＰＬ側ポートは、第２のＮＥ１０１Ｂにパケットフローを出力するＩＰＬ出力ポート１１３Ａを有する。
【0014】
第２のＮＥ１０１Ｂは、外部のＬ２ＳＷと接続するＬ２ＳＷ側ポート１１１と、第３のＮＥ１２０と接続するＭＣ－ＬＡＧ側ポート１１２と、第２のＮＥ１０１Ｂと接続するＩＰＬ側ポートとを有する。第２のＮＥ１０１Ｂ内のＬ２ＳＷ側ポート１１１は、Ｌ２ＳＷにパケットフローを出力するＬ２ＳＷ出力ポート１１１Ｂを有する。第２のＮＥ１０１Ｂ内のＭＣ－ＬＡＧ側ポート１１２は、第３のＮＥ１２０にパケットフローを出力するＭＣ－ＬＡＧ出力ポート１１２Ｂを有する。第２のＮＥ１０１Ｂ内のＩＰＬ側ポートは、第１のＮＥ１０１Ａにパケットフローを出力するＩＰＬ出力ポート１１３Ｂを有する。
【0015】
第３のＮＥ１２０は、外部のＬ２ＳＷと接続するＬ２ＳＷ側ポート１２２と、第１のＮＥ１０１Ａと接続すると共に、第２のＮＥ１０１Ｂと接続するＬＡＧ側ポート１２１とを有する。第３のＮＥ１２０内のＬＡＧ側ポート１２１は、第１のＮＥ１０１Ａにパケットフローを出力するＬＡＧ出力ポート１２１Ａと、第２のＮＥ１０１Ｂにパケットフローを出力するＬＡＧ出力ポート１２１Ｂとを有する。
【0016】
第３のＮＥ１２０は、第１のＮＥ１０１ＡがＡＣＴ状態、第２のＮＥ１０１ＢがＳＴＢＹ状態の場合、ＡＣＴ状態の第１のＮＥ１０１Ａとのパスを用いてパケットフローの通信を実現する。更に、第１のＮＥ１０１Ａと第３のＮＥ１２０との間のパスに障害が発生した場合、第１のＮＥ１０１ＡがＳＴＢＹ状態、第２のＮＥ１０１ＢがＡＣＴ状態になる。その結果、第３のＮＥ１２０は、第２のＮＥ１０１Ｂとの間のパスを用いてパケットフローの通信を実現する。その結果、ＭＣ－ＬＡＧでは、通信信頼性を確保することができる。
【先行技術文献】
【特許文献】
【0017】
【特許文献1】特開２０１７－１８３８７３号公報
【特許文献2】特開２０２０－７７９９４号公報
【発明の概要】
【発明が解決しようとする課題】
【0018】
しかしながら、従来のＭＣ－ＬＡＧのパケットスイッチでは、通信信頼性を確保するＭＣ－ＬＡＧ内の通信装置（ＮＥ）内のポート毎に、高優先フローの出力遅延を抑制するｉＴＡＳ装置を採用することが求められている。
【0019】
一つの側面では、通信信頼性を確保しながら、高優先フローの出力遅延を抑制できる通信装置等を提供する。
【課題を解決するための手段】
【0020】
一つの態様の通信装置は、伝送装置とＭＣ－ＬＡＧ（Multi-Chassis Link Aggregation）で接続する通信装置である。通信装置は、前記ＭＣ－ＬＡＧを構成する他方の通信装置とパスを用いて接続する第１の出力ポートと、前記パスと異なる他のパスと接続する第２の出力ポートと、を有する。更に、通信装置は、前記第１の出力ポート及び前記第２の出力ポートに夫々配置され、設定中のｉＴＡＳ（Intelligent Time Aware Shaper）周期に基づき、高優先フローを優先出力するｉＴＡＳ装置を有する。更に、通信装置は、取得部と、設定部とを有する。取得部は、前記第１の出力ポートに配置された前記ｉＴＡＳ装置に設定される第１のｉＴＡＳ周期と、前記パスと接続する、前記他方の通信装置内の第３の出力ポートに配置されたｉＴＡＳ装置に設定される第２のｉＴＡＳ周期とを取得する。設定部は、前記第１のｉＴＡＳ周期及び前記第２のｉＴＡＳ周期に基づき、前記第２の出力ポートに配置された前記ｉＴＡＳ装置のｉＴＡＳ周期を設定する。
【発明の効果】
【0021】
一つの態様では、通信信頼性を確保しながら、高優先フローの出力遅延を抑制できる。
【図面の簡単な説明】
【0022】
【発明を実施するための形態】
【0023】
＜比較例＞
図２６は、比較例のパケットスイッチ２００内のＡＣＴ状態の第１のＮＥ２０１Ａの処理動作の一例を示す説明図である。図２６に示すパケットスイッチ２００は、ＭＣ－ＬＡＧを構成する第１のＮＥ２０１Ａ（２０１）と、ＭＣ－ＬＡＧを構成する第２のＮＥ２０１Ｂ（２０１）と、第３のＮＥ２２０とを有する。第３のＮＥ２２０は、ＭＣ－ＬＡＧ方式で第１のＮＥ２０１Ａ及び第２のＮＥ２０１Ｂと接続する。第１のＮＥ２０１Ａ及び第２のＮＥ２０１Ｂには、宛先ＭＡＣアドレス、出力ポート及びＶＬＡＮの組合せを管理するＦＤＢを有し、ＦＤＢを参照し、受信パケットを転送先ポートに出力することになる。
図２６は、比較例のパケットスイッチ２００内のＡＣＴ状態の第１のＮＥ２０１Ａの処理動作の一例を示す説明図である。図２６に示すパケットスイッチ２００は、ＭＣ－ＬＡＧを構成する第１のＮＥ２０１Ａ（２０１）と、ＭＣ－ＬＡＧを構成する第２のＮＥ２０１Ｂ（２０１）と、第３のＮＥ２２０とを有する。第３のＮＥ２２０は、ＭＣ－ＬＡＧ方式で第１のＮＥ２０１Ａ及び第２のＮＥ２０１Ｂと接続する。第１のＮＥ２０１Ａ及び第２のＮＥ２０１Ｂには、宛先ＭＡＣアドレス、出力ポート及びＶＬＡＮの組合せを管理するＦＤＢを有し、ＦＤＢを参照し、受信パケットを転送先ポートに出力することになる。
【0024】
また、第１のＮＥ２０１Ａと第２のＮＥ２０１Ｂとの間はＩＰＬ２１３で接続する。ＩＰＬ２１３は、第１のＮＥ２０１Ａと第２のＮＥ２０１Ｂとの間でＦＤＢ同期を実行するための専用線である。
【0025】
第１のＮＥ２０１Ａは、外部のＬ２ＳＷと接続するＬ２ＳＷ側ポート２１１と、第３のＮＥ２２０と接続するＭＣ－ＬＡＧ側ポート２１２と、第２のＮＥ２０１Ｂと接続するＩＰＬ側ポートとを有する。第１のＮＥ２０１Ａは、ポート毎にｉＴＡＳ装置２５０を備えている。第１のＮＥ２０１Ａ内のＬ２ＳＷ側ポート２１１は、Ｌ２ＳＷにパケットフローを出力するＬ２ＳＷ出力ポート２１１Ａを有する。第１のＮＥ２０１Ａ内のＭＣ－ＬＡＧ側ポート２１２は、第３のＮＥ２２０にパケットフローを出力するＭＣ－ＬＡＧ出力ポート２１２Ａを有する。第１のＮＥ２０１Ａ内のＩＰＬ側ポートは、第２のＮＥ２０１Ｂにパケットフローを出力するＩＰＬ出力ポート２１３Ａを有する。第１のＮＥ２０１Ａは、例えば、Ｌ２ＳＷ出力ポート２１１Ａに配置されたｉＴＡＳ装置２５０と、ＭＣ－ＬＡＧ出力ポート２１２Ａに配置されたｉＴＡＳ装置２５０と、ＩＰＬ出力ポート２１３Ａに配置されたｉＴＡＳ装置２５０とを有する。
【0026】
第２のＮＥ２０１Ｂは、外部のＬ２ＳＷと接続するＬ２ＳＷ側ポート２１１と、第３のＮＥ２０２と接続するＭＣ－ＬＡＧ側ポート２１２と、第１のＮＥ２０１Ａと接続するＩＰＬ側ポートとを有する。第２のＮＥ２０１Ｂは、ポート毎にｉＴＡＳ装置２５０を備えている。第２のＮＥ２０１Ｂ内のＬ２ＳＷ側ポート２１１は、Ｌ２ＳＷにパケットフローを出力するＬ２ＳＷ出力ポート２１１Ｂを有する。第２のＮＥ２０１Ｂ内のＭＣ－ＬＡＧ側ポート２１２は、第３のＮＥ２２０にパケットフローを出力するＭＣ－ＬＡＧ出力ポート２１２Ｂを有する。第２のＮＥ２０１Ｂ内のＩＰＬ側ポートは、第２のＮＥ２０１Ｂにパケットフローを出力するＩＰＬ出力ポート２１３Ｂを有する。第２のＮＥ２０１Ｂは、例えば、Ｌ２ＳＷ出力ポート２１１Ｂに配置されたｉＴＡＳ装置２５０と、ＭＣ－ＬＡＧ出力ポート２１２Ｂに配置されたｉＴＡＳ装置２５０と、ＩＰＬ出力ポート２１３Ｂに配置されたｉＴＡＳ装置２５０とを有する。
【0027】
第３のＮＥ２２０は、外部のＬ２ＳＷと接続するＬ２ＳＷ側ポート２２２と、第１のＮＥ２０１Ａ及び第２のＮＥ２０１Ｂと接続するＬＡＧ側ポート２２１と、を有する。第３のＮＥ２２０内のＬＡＧ側ポート２２１は、第１のＮＥ２０１Ａにパケットフローを出力するＬＡＧ出力ポート２２１Ａと、第２のＮＥ２０１Ｂにパケットフローを出力するＬＡＧ出力ポート２２１Ｂと、を有する。Ｌ２ＳＷ側ポート２２２は、Ｌ２ＳＷにパケットフローを出力する出力ポートである。第３のＮＥ２２０は、ポート毎にｉＴＡＳ装置２５０を備えている。第３のＮＥ２０２は、例えば、ＬＡＧ出力ポート２２１Ａに配置されたｉＴＡＳ装置２５０と、ＬＡＧ出力ポート２２１Ｂに配置されたｉＴＡＳ装置２５０と、Ｌ２ＳＷ側ポート２２２に配置されたｉＴＡＳ装置２５０とを有する。
【0028】
ｉＴＡＳ装置２５０は、単独のパケットスイッチ２００で高優先フローの到着パケットを監視し、到着パケットの周期性を特定し、到着パケットの到着タイミングを予測する。高優先フローの到着タイミングでは、低優先フローの出力を停止することで、高優先フローと低優先フローとの衝突遅延を回避することで、高優先フローを優先出力することになる。
【0029】
第１のＮＥ２０１ＡがＡＣＴ状態、第２のＮＥ２０１ＢがＳＴＢＹ状態で、第１のＮＥ２０１Ａ内のｉＴＡＳ装置２５０は、例えば、Ｌ２ＳＷ出力ポート２１１Ａ経由でＬ２ＳＷからの高優先フローを受信したとする。第１のＮＥ２０１Ａ内のｉＴＡＳ装置２５０は、学習済みのＧＣＬを参照し、現在ＴＳ番号に対応する高優先フローの開閉情報がオープンの場合に当該高優先フローをＭＣ－ＬＡＧ出力ポート２１２Ａから第３のＮＥ２２０に出力する。この際、第１のＮＥ２０１Ａは、ＧＣＬの内容を学習しながら、定常監視フェーズを継続する。これに対して、第２のＮＥ２０１Ｂは、ＳＴＢＹ状態のため、ＧＣＬの内容が未学習の状態である。
【0030】
図２７は、比較例のパケットスイッチ２００内の第１のＮＥ２０１Ａと第３のＮＥ２２０との間のパス障害時の処理動作の一例を示す説明図である。第１のＮＥ２０１Ａは、第３のＮＥ２２０との間のパスで障害が発生した場合、第１のＮＥ２０１ＡがＳＴＢＹ状態に切り替えると共に、第２のＮＥ２０１ＢがＡＣＴ状態に切り替える。そして、第２のＮＥ２０１Ｂと第３のＮＥ２２０との間のパスがＡＣＴ状態となる。そして、第１のＮＥ２０１Ａ内のｉＴＡＳ装置２５０は、Ｌ２ＳＷ出力ポート２１１Ａ経由で高優先フローを受信した場合、高優先フローをＩＰＬ１３のＩＰＬ出力ポート２１３Ａから第２のＮＥ２０１Ｂに出力する。
【0031】
更に、第２のＮＥ２０１Ｂ内のｉＴＡＳ装置２５０は、第１のＮＥ２０１ＡからＩＰＬ２１３経由で高優先フローを受信した場合、高優先フローをＭＣ－ＬＡＧ出力ポート２１２Ｂ経由で第３のＮＥ２２０に出力する。従って、第２のＮＥ２０１Ｂ内のｉＴＡＳ装置２５０は、ＳＴＢＹ状態からＡＣＴ状態に切り替えると、受信する高優先フローの周期性に基づき、ＧＣＬ内のＴＳ番号毎の高優先フローの開閉情報を自律的に学習する。従って、第２のＮＥ２０１Ｂは、ＳＴＢＹ状態からＡＣＴ状態に切り替えられた場合、ＧＣＬの内容が未学習のため、ＧＣＬの内容を学習する周期判定フェーズ及びクローズＴＳ決定フェーズを実行することになる。しかしながら、第２のＮＥ２０１Ｂは、定常監視フェーズに移行するまでに時間を要するため、高優先フローを優先出力する通信が中断して高優先フローの出力遅延を発生することになる。
【0032】
ＭＣ－ＬＡＧのパケットスイッチ２００では、第１のＮＥ２０１Ａから第２のＮＥ２０１Ｂにアクティブ状態となるパスが切り替えられた場合でも、通信が中断されることになく、高優先フローの出力遅延が抑制できるシステムが求められている。
【0033】
そこで、ｉＴＡＳ装置を内蔵したＭＣ－ＬＡＧ内のＮＥ２１０間でパス切替が発生した場合でも、通信を継続できるＭＣ－ＬＡＧのパケットスイッチの実施の形態につき、実施例として以下に説明する。
【実施例0034】
図１は、通信システム１の一例を示す説明図である。図１に示す通信システム１は、ＭＢＨ回線２Ａと、ＭＦＨ回線２Ｂと、基地局３と、ＲＵ４と、ユーザ端末５と、パケットスイッチ６と、ＭＥＣ（Multi-access Edge Computing）９とを有する。ＭＢＨ回線２Ａは、複数の基地局（ｅＮＢ:evolved Node B）３間若しくは、基地局３とメトロコアネットワーク７との間を接続する回線である。ＭＦＨ回線２Ｂは、例えば、ＲＵ４と基地局３内のＤＵとの間を接続する回線である。ＲＵ４は、ユーザ端末５と無線で接続する。ＭＦＨ回線２Ｂは、ＲＵ４とＤＵとの間で無線信号をＬ２フレームのＭＦＨフローで伝送するｅＣＰＲＩ方式を採用している。パケットスイッチ６は、ＭＢＨ回線２ＡからのＭＢＨフロー、ＭＦＨ回線２ＢからのＭＦＨフロー等の各種パケットフローを伝送する。ＭＦＨフローは、ＭＢＨフローに比較して出力遅延の抑制が強く求められている。
【0035】
ＤＵは、無線区間のスケジューリング機能を有する。スケジューリング機能は、１サブフレームに送信すべき、例えば、ユーザデータ、符号化率及び変調方式等の各種要素を決定する機能である。ＤＵは、ユーザデータをＬ２フレームに分割してＭＦＨパケットをＲＵ４宛に伝送する。つまり、ＤＵは、サブフレーム間隔、例えば、１ｍ秒毎にＭＦＨフローをＲＵ４宛に伝送する。また、ＲＵ４は、受信した無線信号のユーザデータをＬ２フレームに分割してＭＦＨフローをＤＵ宛に伝送する。ＭＥＣ９は、ユーザ端末５、例えば、ローカル５Ｇ端末、Ｗｉ－Ｆｉ機器、ＩｏＴ機器等からのアクセスに考慮したエッジサーバである。
【0036】
図２は、パケットスイッチ６内の構成の一例を示す説明図である。パケットスイッチ６は、ＭＣ－ＬＡＧを構成する通信装置である第１のＮＥ１０Ａと、ＭＣ－ＬＡＧを構成する通信装置である第２のＮＥ１０Ｂと、第３のＮＥ２０とを有する通信スイッチである。第３のＮＥ２０は、ＭＣ－ＬＡＧ方式で第１のＮＥ１０Ａ及び第２のＮＥ１０Ｂと接続する伝送装置である。第１のＮＥ１０Ａ及び第２のＮＥ１０Ｂには、宛先ＭＡＣアドレス、出力ポート及びＶＬＡＮの組合せを管理するＦＤＢを有し、ＦＤＢを参照し、受信パケットフローを転送先ポートに出力することになる。
【0037】
また、第１のＮＥ１０Ａと第２のＮＥ１０Ｂとの間はＩＰＬ１３で接続する。ＩＰＬ１３は、第１のＮＥ１０Ａと第２のＮＥ１０Ｂとの間でＦＤＢ同期を実行するための専用線である第３のパスである。第１のＮＥ１０Ａ及び第２のＮＥ１０Ｂは、ＩＰＬ１３を使用して相互に通信し、例えば、障害有無に応じて、自装置がＡＣＴ状態又はＳＴＢＹ状態であることを自律的に認識できる。
【0038】
第１のＮＥ１０Ａは、第１のパス６１Ａを用いてＬ２ＳＷ８と接続するＬ２ＳＷ側ポート１１と、第２のパス６２を用いて第３のＮＥ２０と接続するＭＣ－ＬＡＧ側ポート１２と、ＩＰＬ１３を用いて第２のＮＥ１０Ｂと接続するＩＰＬ側ポートと、を有する。第１のＮＥ１０Ａ内のＬ２ＳＷ側ポート１１は、第１のパス６１Ａと接続し、Ｌ２ＳＷ８Ａにパケットフローを出力するＬ２ＳＷ出力ポート１１Ａを有する。第１のＮＥ１０Ａ内のＭＣ－ＬＡＧ側ポート１２は、第２のパス６２と接続し、第３のＮＥ２０にパケットフローを出力するＭＣ－ＬＡＧ出力ポート１２Ａを有する。第１のＮＥ１０Ａ内のＩＰＬ側ポートは、ＩＰＬ１３と接続し、第２のＮＥ１０Ｂにパケットフローを出力するＩＰＬ出力ポート１３Ａを有する。第１のＮＥ１０Ａは、ポート毎にｉＴＡＳ装置１５を備えている。第１のＮＥ１０Ａは、例えば、Ｌ２ＳＷ出力ポート１１Ａに配置されたｉＴＡＳ装置１５と、ＭＣ－ＬＡＧ出力ポート１２Ａに配置されたｉＴＡＳ装置１５と、ＩＰＬ出力ポート１３Ａに配置されたｉＴＡＳ装置１５とを有する。
【0039】
第２のＮＥ２０１Ｂは、第４のパス６１Ｂを用いてＬ２ＳＷ８と接続するＬ２ＳＷ側ポート１１と、第２のパス６２を用いて第３のＮＥ２０と接続するＭＣ－ＬＡＧ側ポート１２と、ＩＰＬ１３を用いて第１のＮＥ１０Ａと接続するＩＰＬ側ポートとを有する。第２のＮＥ１０Ｂ内のＬ２ＳＷ側ポート１１は、第４のパス６１Ｂと接続し、Ｌ２ＳＷ８Ｂにパケットフローを出力するＬ２ＳＷ出力ポート１１Ｂを有する。第２のＮＥ１０Ｂ内のＭＣ－ＬＡＧ側ポート１２は、第２のパス６２と接続し、第３のＮＥ２０にパケットフローを出力するＭＣ－ＬＡＧ出力ポート１２Ｂを有する。第２のＮＥ１０Ｂ内のＩＰＬ側ポートは、ＩＰＬ１３と接続し、第１のＮＥ１０Ａにパケットフローを出力するＩＰＬ出力ポート１３Ｂを有する。第２のＮＥ１０Ｂは、ポート毎にｉＴＡＳ装置１５を備えている。第２のＮＥ１０Ｂは、例えば、Ｌ２ＳＷ出力ポート１１Ｂに配置されたｉＴＡＳ装置１５と、ＭＣ－ＬＡＧ出力ポート１２Ｂに配置されたｉＴＡＳ装置１５と、ＩＰＬ出力ポート１３Ｂに配置されたｉＴＡＳ装置１５とを有する。
【0040】
第３のＮＥ２０は、外部のＬ２ＳＷ８Ｃ（８）と接続するＬ２ＳＷ側ポート２２と、第１のＮＥ１０Ａ及び第２のＮＥ１０Ｂと接続するＬＡＧ側ポート２１と、を有する。第３のＮＥ２０内のＬＡＧ側ポート２１は、第２のパス６２を用いて第１のＮＥ１０Ａにパケットフローを出力するＬＡＧ出力ポート２１Ａと、第２のパス６２を用いて第２のＮＥ１０Ｂにパケットフローを出力するＬＡＧ出力ポート２１Ｂとを有する。第３のＮＥ２０は、ポート毎にｉＴＡＳ装置１５を備えている。第３のＮＥ２０は、例えば、ＬＡＧ出力ポート２１Ａに配置されたｉＴＡＳ装置１５と、ＬＡＧ出力ポート２１Ｂに配置されたｉＴＡＳ装置１５と、Ｌ２ＳＷ側ポート２２に配置されたｉＴＡＳ装置１５とを有する。
【0041】
ｉＴＡＳ装置１５は、単独のパケットスイッチ６で高優先フローの到着パケットを監視し、到着パケットの周期性を特定し、到着パケットの到着タイミングを予測する。高優先フローの到着タイミングでは、低優先フローの出力を停止することで、高優先フローと低優先フローとの衝突遅延を回避し、高優先フローを優先出力することになる。
【0042】
第１のＮＥ１０ＡがＡＣＴ状態、第２のＮＥ１０ＢがＳＴＢＹ状態で、第１のＮＥ１０Ａ内のｉＴＡＳ装置１５は、例えば、Ｌ２ＳＷ出力ポート１１Ａ又はＩＰＬ出力ポート１３Ｂ経由でＬ２ＳＷ８からの高優先フローを受信する。第１のＮＥ１０Ａ内のｉＴＡＳ装置１５は、学習済みのＧＣＬを参照し、現在ＴＳ番号に対応する高優先フローの開閉情報がオープンの場合に、当該高優先フローをＭＣ－ＬＡＧ出力ポート１２Ａから第３のＮＥ２０に出力する。この際、第１のＮＥ１０Ａ内のｉＴＡＳ装置１５は、ＧＣＬの内容を学習しながら、定常監視フェーズを継続する。
【0043】
第１のＮＥ１０ＡがＳＴＢＹ状態、第２のＮＥ１０ＢがＡＣＴ状態で、第２のＮＥ１０Ｂ内のｉＴＡＳ装置１５は、例えば、Ｌ２ＳＷ出力ポート１１Ｂ又はＩＰＬ出力ポート１３Ａ経由でＬ２ＳＷ８からの高優先フローを受信する。第２のＮＥ１０Ｂ内のｉＴＡＳ装置１５は、学習済みのＧＣＬを参照し、現在ＴＳ番号に対応する高優先フローの開閉情報がオープンの場合に、当該高優先フローをＭＣ－ＬＡＧ出力ポート１２Ｂから第３のＮＥ２０に出力する。この際、第２のＮＥ１０Ｂ内のｉＴＡＳ装置１５は、ＧＣＬの内容を学習しながら、定常監視フェーズを継続する。
【0044】
図３は、ＮＥ１０（２０）のハードウェア構成の一例を示す説明図である。尚、ＮＥ１０（２０）は、例えば、第１のＮＥ１０Ａ、第２のＮＥ１０Ｂ又は第３のＮＥ２０である。図３に示すＮＥ１０（２０）は、ＩＦ(Interface)カード３１と、通信プロセッサ３２と、ＣＰＵ（Central Processing Unit）３６と、ＮＶＳＲＡＭ(Non-Volataile RAM)３４と、ＲＡＭ(Random Access Memory)３５とを有する。ＩＦカード３１は、ＦＰＧＡ（Field Programmable Gate Array）３１Ａと、複数のポート３１Ｂと、を有する。ＩＦカード３１は、回線速度に対応した通信カードである。ＦＰＧＡ３１Ａは、例えば、光ＯＮ/ＯＦＦ、モジュールＰｏｗｅｒＯＮ／ＯＦＦ等のＩＦカード３１全体を制御する。ＦＰＧＡ３１Ａは、ポート３１Ｂ毎にｉＴＡＳ装置１５を内蔵している。
【0045】
ポート３１Ｂは、例えば、ＮＥ１０が第１のＮＥ１０Ａの場合、Ｌ２ＳＷ側ポート１１、ＭＣ－ＬＡＧ側ポート１２やＩＰＬ側ポート等である。また、ポート３１Ｂは、例えば、ＮＥ１０が第２のＮＥ１０Ｂの場合、Ｌ２ＳＷ側ポート１１、ＭＣ－ＬＡＧ側ポート１２やＩＰＬ側ポート等である。また、ポート３１Ｂは、例えば、ＮＥ２０が第３のＮＥ２０の場合、Ｌ２ＳＷ側ポート２２やＬＡＧ側ポート２１等である。
【0046】
通信プロセッサ３２は、パケットスイッチ６のＬ２等の通信機能を制御するプロセッサである。Ｌ２等の通信機能としては、例えば、ＶＬＡＮ(Virtual LAN)、ＭＡＣ(Media Access Control)、ＱＯＳ(Quality of Service)、ＯＡＭ(Operation Administration Maintenance)等を有する。ＮＶＳＲＡＭ３４は、データベース等の構成情報等が保持される不揮発性メモリである。ＲＡＭ３５は、ソフトウェアが使用する、例えば、第１の周期管理部３６２Ａ（第２の周期管理部３６２Ｂ）で管理する周期情報を保持する揮発性メモリである。
【0047】
ＣＰＵ３６は、ＮＥ１０（２０）全体を制御する。ＮＥ１０が第１のＮＥ１０Ａの場合、ＣＰＵ３６は、第１のＮＥ１０Ａ全体を制御する。ＮＥ１０が第２のＮＥ１０Ｂの場合、ＣＰＵ３６は、第２のＮＥ１０Ｂ全体を制御する。ＮＥ２０が第３のＮＥ２０の場合、ＣＰＵ３６は、第３のＮＥ２０全体を制御する。
【0048】
次にＮＥ１０（２０）内のＦＰＧＡ３１Ａに配置された各ｉＴＡＳ装置１５について説明する。ｉＴＡＳ装置１５は、ＭＢＨフロー及びＭＦＨフローの他に、様々なパケットフローを伝送する。ｉＴＡＳ装置１５は、ＩＥＥＥ８０２．１ＱｂｖのＴＡＳ(Time Aware Shaper)方式を適用し、ＭＦＨフローを高優先フローとして出力する。
【0049】
図４は、ｉＴＡＳ装置１５のハードウェア構成の一例を示す説明図である。図４に示すｉＴＡＳ装置１５は、入出力ＩＦ４１と、複数のパケット処理部４２と、ＳＷ(Switch)４３と、メモリ４４と、ＣＰＵ４５とを有する。入出力ＩＦ４１は、ＭＢＨ回線２Ａ及びＭＦＨ回線２Ｂ等の各種回線と接続し、パケットフローを入出力するＩＦである。入出力ＩＦ４１は、例えば、ＲＵ４、ＤＵ、他のｉＴＡＳ装置１５と接続する。パケット処理部４２は、ｉＴＡＳ方式を適用したパケット処理を実行する。ＳＷ４３は、パケット処理部４２の入出力を切替えるスイッチである。メモリ４４は、各種情報を記憶する領域である。ＣＰＵ４５は、ｉＴＡＳ装置１５全体を制御する。
【0050】
パケット処理部４２は、ＭＢＨフロー及びＭＦＨフローの出力タイミングは勿論のこと、ＭＦＨフローの優先出力のタイミングを制御する。パケット処理部４２は、複数のキュー５１と、複数のゲート５２と、ＭＵＸ(Multiplexer)５３と、ＭＡＣ５４と、統計情報記憶部５５と、ＴＳ管理部５６と、収集部５７と、解析部５８と、制御部５９とを有する。
【0051】
各キュー５１は、到来する受信パケットフローの種別毎に備え、種別毎の受信パケットフローをキューイングする格納部である。尚、受信パケットフローの種別としては、例えば、ＭＦＨフロー及びＭＢＨフローを有する。ＭＦＨフローは、高優先フローであるのに対し、ＭＢＨフローは、ＭＦＨフローに比較して低優先の低優先フローである。
【0052】
複数のキュー５１内の第１のキュー５１Ａは、到来する受信パケットフローの内、ＭＢＨフローをキューンイングする格納部である。また、複数のキュー５１内の第２のキュー５１Ｂは、到来する受信パケットフローの内、ＭＦＨフローをキューイングする格納部である。
【0053】
ＳＷ４３は、受信パケットフロー内のＶＬＡＮタグのＰビットを識別し、その識別結果に基づき、受信パケットフローの種別に応じたキュー５１に当該種別の受信パケットフローを転送するものである。
【0054】
各ゲート５２は、キュー５１毎に備え、キュー５１に格納中の受信パケットフローの出力をＴＳ単位で開閉する。尚、１ＴＳは、例えば、０．５μ秒とする。複数のゲート５２の内、第１のゲート５２Ａは、第１のキュー５１Ａ内のＭＢＨフローの出力をＴＳ単位で開閉する。複数のゲート５２の内、第２のゲート５２Ｂは、第２のキュー５１Ｂ内のＭＦＨフローの出力をＴＳ単位で開閉する。
【0055】
ＭＵＸ５３は、各ゲート５２の出力パケットを選択出力する。ＭＡＣ５４は、ＭＵＸ５３の出力パケットにＭＡＣアドレスを付加し、付加した出力パケットを入出力ＩＦ４１に出力する。統計情報記憶部５５は、受信パケットフローの周期パターンを統計情報として記憶する領域である。ＴＳ管理部５６は、現在カウンタ値をＴＳ単位でカウントするタイムカウンタを有する。
【0056】
収集部５７は、受信パケットフローの統計情報を収集する。統計情報は、時間帯毎の受信パケット量である。尚、パケット量は、例えば、パケット数やバイト数である。解析部５８は、受信パケットの統計情報を解析し、受信パケットフローの周期性及びパターン等の周期性パターンを特定する。解析部５８は、受信パケットフローの到着間隔（周期性）及びパターン（平均到着量、バーストの揺らぎ度合）を学習する。
【0057】
図５は、第１のＮＥ１０Ａ及び第２のＮＥ１０Ｂの機能構成の一例を示す説明図である。第１のＮＥ１０Ａ内のＣＰＵ３６は、機能として、第１の抽出部３６１Ａと、第１の周期管理部３６２Ａと、第１の通信部３６３Ａとを有する。第１の抽出部３６１Ａは、第１のＮＥ１０Ａ内のポート毎に配置されたｉＴＡＳ装置１５に流入する高優先フローの周期であるＭＦＨ周期を抽出する。第１の周期管理部３６２Ａは、第１のＮＥ１０Ａに使用する周期情報を管理する。第１の周期管理部３６２Ａは、第１の取得部３６２Ａ１と、第１の設定部３６２Ａ２とを有する。第１の通信部３６３Ａは、ＩＰＬ１３を用いて第２のＮＥ１０Ｂ内の第２の通信部３６３Ｂと通信する。
【0058】
第１の取得部３６２Ａ１は、第１のＮＥ１０Ａに使用する周期情報を取得する。第１のＮＥ１０Ａに使用する周期情報は、ＩＰＬ出力ポート１３Ａに配置されたｉＴＡＳ装置１５に設定される第１のｉＴＡＳ周期αと、ＩＰＬ出力ポート１３Ｂに配置されたｉＴＡＳ装置１５に設定される第２のｉＴＡＳ周期βとを有する。
【0059】
第１の設定部３６２Ａ２は、第１のｉＴＡＳ周期αと第２のｉＴＡＳ周期βとが衝突しない第３のｉＴＡＳ周期θをＭＣ－ＬＡＧ出力ポート１２Ａに配置されたｉＴＡＳ装置１５に設定する。尚、第３のｉＴＡＳ周期θは、例えば、第１のｉＴＡＳ周期αと第２のｉＴＡＳ周期βとの最小公倍数の周期で求める、第１のｉＴＡＳ周期αと第２のｉＴＡＳ周期βとが重ならない、高優先パケット出力が競合しない周期である。しかしながら、最小公倍数の周期に限定されるものではなく、第１のｉＴＡＳ周期αと第２のｉＴＡＳ周期βのオア（ＯＲ）をとる周期であれば良い。第１の設定部３６２Ａ２は、第２のｉＴＡＳ周期βをＬ２ＳＷ出力ポート１１Ａに配置されたｉＴＡＳ装置１５に設定する。
【0060】
第２のＮＥ１０Ｂ内のＣＰＵ３６は、機能として、第２の抽出部３６１Ｂと、第２の周期管理部３６２Ｂと、第２の通信部３６３Ｂとを有する。第２の抽出部３６１Ｂは、第２のＮＥ１０Ｂ内のポート毎に配置されたｉＴＡＳ装置１５に流入する高優先フローの周期であるＭＦＨ周期を抽出する。第２の周期管理部３６２Ｂは、第２のＮＥ１０Ｂに使用する周期情報を管理する。第２の周期管理部３６２Ｂは、第２の取得部３６２Ｂ１と、第２の設定部３６２Ｂ２とを有する。第２の通信部３６３Ｂは、ＩＰＬ１３を用いて第１のＮＥ１０Ａ内の第１の通信部３６３Ａと通信する。
【0061】
第２の取得部３６２Ｂ１は、第２のＮＥ１０Ｂに使用する周期情報を取得する。第２のＮＥ１０Ｂに使用する周期情報は、ＩＰＬ出力ポート１３Ａに配置されたｉＴＡＳ装置１５に設定される第１のｉＴＡＳ周期αと、ＩＰＬ出力ポート１３Ｂに配置されたｉＴＡＳ装置１５に設定される第２のｉＴＡＳ周期βとを有する。
【0062】
第２の設定部３６２Ｂ２は、第１のｉＴＡＳ周期αと第２のｉＴＡＳ周期βとが衝突しない第３のｉＴＡＳ周期θをＭＣ－ＬＡＧ出力ポート１２Ｂに配置されたｉＴＡＳ装置１５に設定する。第２の設定部３６２Ｂ２は、第２のｉＴＡＳ周期βをＬ２ＳＷ出力ポート１１Ｂに配置されたｉＴＡＳ装置１５に設定する。
【0063】
説明の便宜上、第１のＮＥ１０ＡをＡＣＴ状態、第２のＮＥ１０ＢをＳＴＢＹ状態とする。第１の抽出部３６１Ａは、第１のＮＥ１０Ａ内の出力ポート毎に備えた各ｉＴＡＳ装置１５に流入するＭＦＨフローのＭＦＨ周期を各ｉＴＡＳ装置１５から抽出し、抽出したＭＦＨ周期等の第１の周期情報を第１の周期管理部３６２Ａに通知する。第１の周期情報は、第１のＮＥ１０ＡのＬ２ＳＷ側ポート１１から流入する第１の高優先フローのＭＦＨ周期Ｂや、第１のＮＥ１０ＡのＭＣ－ＬＡＧ側ポート１２から流入する第５の高優先フローのＭＦＨ周期Ｅ及び第６の高優先フローのＭＦＨ周期Ｆの情報である。第１の周期管理部３６２Ａは、第１の周期情報をＲＡＭ３５に記憶する。
【0064】
更に、第１の通信部３６３Ａは、ＩＰＬ１３を通じて第２のＮＥ１０Ｂと通信する。第１の通信部３６３Ａは、ＩＰＬ１３を通じてＲＡＭ３５に記憶中の第１の周期情報を第２のＮＥ１０Ｂに通知すると共に、ＩＰＬ１３を通じて第２のＮＥ１０Ｂから、後述する第２の周期情報を受信する。
【0065】
第１の周期管理部３６２Ａは、第２の周期情報を受信した場合、第２の周期情報をＲＡＭ３５に記憶する。そして、第１の周期管理部３６２Ａは、第１のＮＥ１０Ａ側の各ｉＴＡＳ装置１５の第１の周期情報及び第２のＮＥ１０Ｂ側の各ｉＴＡＳ装置１５の第２の周期情報を記憶する。
【0066】
第２の抽出部３６１Ｂは、第２のＮＥ１０Ｂ内の出力ポート毎に備えた各ｉＴＡＳ装置１５に流入するＭＦＨフローのＭＦＨ周期を各ｉＴＡＳ装置１５から抽出し、抽出したＭＦＨ周期等の第２の周期情報を第２の周期管理部３６２Ｂに通知する。尚、第２の周期情報は、第２のＮＥ１０Ｂ内のＬ２ＳＷ側ポート１１から流入する第２の高優先フローのＭＦＨ周期Ａ等の情報である。第２の周期管理部３６２Ｂは、第２の周期情報をＲＡＭ３５に記憶する。
【0067】
更に、第２の通信部３６３Ｂは、ＩＰＬ１３を通じてＲＡＭ３５に記憶中の第２の周期情報を第１のＮＥ１０Ａに通知すると共に、ＩＰＬ１３を通じて第１のＮＥ１０Ａから第１の周期情報を受信する。
【0068】
第２の周期管理部３６２Ｂは、第１の周期情報を受信した場合、第１の周期情報をＲＡＭ３５に記憶する。そして、第２の周期管理部３６２Ｂは、自装置である第２のＮＥ１０Ｂ側の各ｉＴＡＳ装置１５の第２の周期情報及び対向装置である第１のＮＥ１０Ａ側の各ｉＴＡＳ装置１５の第１の周期情報を記憶する。
【0069】
第１の周期管理部３６２Ａ内の第１の取得部３６２Ａ１は、第１の周期情報及び第２の周期情報であるＭＦＨ周期Ａ，Ｂ，Ｅ，Ｆ内のＭＦＨ周期Ｂ及びＥに基づき、ＩＰＬ出力ポート１３Ａに配置されたｉＴＡＳ装置１５の第１のｉＴＡＳ周期αを算出する。そして、第１の周期管理部３６２Ａ内の第１の設定部３６２Ａ２は、算出した第１のｉＴＡＳ周期αをＩＰＬ出力ポート１３Ａに配置されたｉＴＡＳ装置１５に設定する。
【0070】
更に、第１の周期管理部３６２Ａは、算出した第１のｉＴＡＳ周期αをＲＡＭ３５に記憶する。更に、第１の通信部３６３Ａは、ＩＰＬ１３を通じて、第１のｉＴＡＳ周期αを第２のＮＥ１０Ｂに通知する。そして、第２の周期管理部３６２Ｂは、受信した第１のｉＴＡＳ周期αをＲＡＭ３５に記憶する。
【0071】
また、第２の周期管理部３６２Ｂ内の第２の取得部３６２Ｂ１は、第１の周期情報及び第２の周期情報であるＭＦＨ周期Ａ，Ｂ，Ｅ，Ｆ内のＭＦＨ周期Ａ及びＦに基づき、ＩＰＬ出力ポート１３Ｂに配置されたｉＴＡＳ装置１５の第２のｉＴＡＳ周期βを算出する。そして、第２の周期管理部３６２Ｂ内の第２の設定部３６２Ｂ２は、算出した第２のｉＴＡＳ周期βをＩＰＬ出力ポート１３Ｂに配置されたｉＴＡＳ装置１５に設定する。
【0072】
更に、第２の周期管理部３６２Ｂは、算出した第２のｉＴＡＳ周期βをＲＡＭ３５に記憶する。更に、第２の通信部３６３Ｂは、ＩＰＬ１３を通じて、第２のｉＴＡＳ周期βを第１のＮＥ１０Ａに通知する。そして、第１の周期管理部３６２Ａは、受信した第２のｉＴＡＳ周期βをＲＡＭ３５に記憶する。
【0073】
第１の設定部３６２Ａ２は、ＲＡＭ３５に記憶中の第２のｉＴＡＳ周期βをＬ２ＳＷ出力ポート１１Ａに配置されたｉＴＡＳ周期に設定する。更に、第１の取得部３６２Ａ１は、ＲＡＭ３５に記憶中のｉＴＡＳ周期α及びβに基づき、第１のＮＥ１０Ａ内のＭＣ－ＬＡＧ出力ポート１２Ａに配置されたｉＴＡＳ装置１５の第３のｉＴＡＳ周期θを算出する。そして、第１の設定部３６２Ａ２は、算出した第３のｉＴＡＳ周期θを第１のＮＥ１０Ａ内のＭＣ－ＬＡＧ出力ポート１２Ａに配置されたｉＴＡＳ装置１５に設定する。
【0074】
また、第２の設定部３６２Ｂ２は、ＲＡＭ３５に記憶中の第１のｉＴＡＳ周期αをＬ２ＳＷ出力ポート１１Ｂに配置されたｉＴＡＳ周期に設定する。更に、第２の取得部３６２Ｂ１は、ＲＡＭ３５に記憶中のｉＴＡＳ周期α及びβに基づき、第２のＮＥ１０Ｂ内のＭＣ－ＬＡＧ出力ポート１２Ｂに配置されたｉＴＡＳ装置１５の第３のｉＴＡＳ周期θを算出する。そして、第２の設定部３６２Ｂ２は、算出した第３のｉＴＡＳ周期θを第２のＮＥ１０Ｂ内のＭＣ－ＬＡＧ出力ポート１２Ｂに配置されたｉＴＡＳ装置１５に設定する。
【0075】
次に第１のＮＥ１０Ａ及び第２のＮＥ１０Ｂの各ｉＴＡＳ装置１５のｉＴＡＳ周期の考え方について説明する。図６は、ＡＣＴ状態の第１のＮＥ１０ＡでのＬ２ＳＷ８から第３のＮＥ２０への高優先フローの流れの一例を示す説明図である。第１のＮＥ１０ＡがＡＣＴ、第２のＮＥ１０ＢがＳＴＢＹの状態とする。そして、第１のＮＥ１０Ａ内のＬ２ＳＷ側ポート１１から第３のＮＥ２０に流れる第１の高優先フローのＭＦＨ周期をＢ、第２のＮＥ１０Ｂ内のＬ２ＳＷ側ポート１１からＩＰＬ１３経由で第３のＮＥ２０に流れる第２の高優先フローのＭＦＨ周期をＡとする。この場合、ＭＣ－ＬＡＧ出力ポート１２Ａに配置されたｉＴＡＳ装置１５内のｉＴＡＳ周期は、第１の高優先フロー及び第２の高優先フローが合流するため、第１の高優先フローのＭＦＨ周期Ｂと第２の高優先フローのＭＦＨ周期Ａとが衝突しないｉＴＡＳ周期である。ＭＣ－ＬＡＧ出力ポート１２Ａに配置されたｉＴＡＳ装置１５内のｉＴＡＳ周期は、例えば、ｉＴＡＳ周期Ａ及びｉＴＡＳ周期Ｂの最小公倍数で得たｉＴＡＳ周期Ｃである。尚、第１のＮＥ１０ＡのＩＰＬ１３のＩＰＬ出力ポート１３Ａに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期はＢとする。
【0076】
図７は、ＡＣＴ状態の第２のＮＥ１０ＢでのＬ２ＳＷ８から第３のＮＥ２０への高優先フローの流れの一例を示す説明図である。第２のＮＥ１０ＢがＡＣＴ、第１のＮＥ１０ＡがＳＴＢＹの状態とする。そして、第２のＮＥ１０Ｂ内のＬ２ＳＷ側ポート１１から第３のＮＥ２０に流れる第２の高優先フローのＭＦＨ周期をＡ、第１のＮＥ１０Ａ内のＬ２ＳＷ側ポート１１からＩＰＬ１３経由で第３のＮＥ２０に流れる第１の高優先フローのＭＦＨ周期をＢとする。この場合、ＭＣ－ＬＡＧ出力ポート１２Ｂに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期は、第１の高優先フロー及び第２の高優先フローが合流するため、第１のフローのｉＴＡＳ周期Ｂと第２のフローのｉＴＡＳ周期Ａとが衝突しないｉＴＡＳ周期である。ＭＣ－ＬＡＧ出力ポート１２Ｂに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期は、例えば、ｉＴＡＳ周期Ａ及びｉＴＡＳ周期Ｂの最小公倍数で得たｉＴＡＳ周期Ｃである。尚、第２のＮＥ１０ＢのＩＰＬ１３のＩＰＬ出力ポート１３Ｂに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期はＡとする。
【0077】
図８は、ＡＣＴ状態の第１のＮＥ１０Ａでの第３のＮＥ２０からＬ２ＳＷ８への高優先フローの流れの一例を示す説明図である。第１のＮＥ１０ＡがＡＣＴ、第２のＮＥ１０ＢがＳＴＢＹの状態とする。第３のＮＥ２０のＬＡＧ出力ポート２１ＡからＬ２ＳＷ８Ａに流れる第５の高優先フローのＭＦＨ周期がＥ、第３のＮＥ２０内のＬＡＧ出力ポート２１Ａから第１のＮＥ１０Ａ及びＩＰＬ１３経由でＬ２ＳＷ８Ｂに流れる第６の高優先フローのＭＦＨ周期がＤとする。更に、第３のＮＥ２０内のＬＡＧ出力ポート２１Ａから第１のＮＥ１０Ａ内のＭＣ－ＬＡＧ側ポート１２に流れる第５の高優先フロー及び第６の高優先フローが含む第４の高優先フローである。この場合、第１のＮＥ１０Ａ内のＬ２ＳＷ出力ポート１１Ａに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期は、第５の高優先フローのＭＦＨ周期Ｅである。第１のＮＥ１０Ａ内のＩＰＬ出力ポート１３Ａに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期は、第６の高優先フローのＭＦＨ周期Ｄである。更に、第２のＮＥ１０Ｂ内のＬ２ＳＷ出力ポート１１Ｂに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期は、第６の高優先フローのＭＦＨ周期Ｄと実質同一のＭＦＨ周期Ｆとする。
【0078】
図９は、ＡＣＴ状態の第２のＮＥ１０Ｂでの第３のＮＥ２０からＬ２ＳＷ８への高優先フローの流れの一例を示す説明図である。第２のＮＥ１０ＢがＡＣＴ、第１のＮＥ１０ＡがＳＴＢＹの状態とする。そして、第３のＮＥ２０内のＬＡＧ出力ポート２１ＢからＬ２ＳＷ８Ａに流れる第５の高優先フローのＭＦＨ周期がＥ、第３のＮＥ２０内のＬＡＧ出力ポート２１ＡからＬ２ＳＷ８Ｂに流れる第６の高優先フローのＭＦＨ周期がＦとする。更に、第３のＮＥ２０内のＬＡＧ出力ポート２１Ａから第２のＮＥ１０Ｂ内のＭＣ－ＬＡＧ側ポート１２に流れる第５の高優先フロー及び第６の高優先フローが含む第４の高優先フローである。この場合、第２のＮＥ１０Ｂ内のＩＰＬ出力ポート１３Ｂに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期は、第５の高優先フローのＭＦＨ周期Ｇである。更に、第１のＮＥ１０Ａ内のＬ２ＳＷ出力ポート１１Ａに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期は、第６の高優先フローのＭＦＨ周期Ｆである。更に、第１のＮＥ１０Ａ内のＬ２ＳＷ出力ポート１１Ａに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期は、第５の高優先フローのＭＦＨ周期Ｅと実質同一のＭＦＨ周期Ｇとする。
【0079】
図１０は、ｉＴＡＳ種別毎の特徴の一例を示す説明図である。ｉＴＡＳ種別ｉＴＡＳ－Ａは、図６に示すように第２のＮＥ１０Ｂ内のＩＰＬ１３のＩＰＬ出力ポート１３Ｂに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期である。ｉＴＡＳ種別ｉＴＡＳ－Ａは、第２のＮＥ１０Ｂから第１のＮＥ１０Ａに流れる第２の高優先フローのＭＦＨ周期Ａである。ｉＴＡＳ種別ｉＴＡＳ－Ｂは、図６に示すように第１のＮＥ１０Ａ内のＩＰＬ１３のＩＰＬ出力ポート１３Ａに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期である。ｉＴＡＳ種別ｉＴＡＳ－Ｂは、第１のＮＥ１０ＡからＩＰＬ１３経由で第２のＮＥ１０Ｂに流れる第１の高優先フローのＭＦＨ周期Ｂである。
【0080】
ｉＴＡＳ種別ｉＴＡＳ－Ｃは、図６に示すように第１のＮＥ１０Ａ内のＭＣ－ＬＡＧ出力ポート１２Ａに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期である。ｉＴＡＳ種別ｉＴＡＳ－Ｃは、第１のＮＥ１０Ａから第３のＮＥ２０に流れる第３の高優先フローのＭＦＨ周期Ｃである。ｉＴＡＳ種別ｉＴＡＳ－Ｃは、ｉＴＡＳ種別ｉＴＡＳ－Ａ及びｉＴＡＳ種別ｉＴＡＳ－Ｂの最小公倍数である。また、ｉＴＡＳ種別ｉＴＡＳ－Ｃは、図７に示すように第２のＮＥ１０Ｂ内のＭＣ－ＬＡＧ出力ポート１２Ｂに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期である。ｉＴＡＳ種別ｉＴＡＳ－Ｃは、第２のＮＥ１０Ｂから第３のＮＥ２０に流れる第３の高優先フローのＭＦＨ周期Ｃである。ｉＴＡＳ種別ｉＴＡＳ－Ｃは、ｉＴＡＳ種別ｉＴＡＳ－Ａ及びｉＴＡＳ種別ｉＴＡＳ－Ｂの最小公倍数である。
【0081】
ｉＴＡＳ種別ｉＴＡＳ－Ｄは、図７に示すように第１のＮＥ１０Ａ内のＩＰＬ出力ポート１３Ａに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期である。ｉＴＡＳ種別ｉＴＡＳ－Ｄは、第１のＮＥ１０ＡからＩＰＬ１３経由で第２のＮＥ１０Ｂに流れる高優先フローのＭＦＨ周期である。
【0082】
ｉＴＡＳ種別ｉＴＡＳ－Ｇは、図７に示すように第２のＮＥ１０Ｂ内のＩＰＬ出力ポート１３Ｂに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期である。ｉＴＡＳ種別ｉＴＡＳ－Ｇは、第２のＮＥ１０ＢからＩＰＬ１３経由で第１のＮＥ１０Ａに流れる高優先フローのＭＦＨ周期である。
【0083】
ｉＴＡＳ種別ｉＴＡＳ－Ｅは、図８に示すように第１のＮＥ１０Ａ内のＬ２ＳＷ出力ポート１１Ａに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期である。ｉＴＡＳ種別ｉＴＡＳ－Ｅは、第１のＮＥ１０ＡからＬ２ＳＷ８Ａに流れる高優先フローのＭＦＨ周期である。この際、ｉＴＡＳ種別ｉＴＡＳ－Ｅは、ｉＴＡＳ種別ｉＴＡＳ－Ｇと同一のｉＴＡＳ周期である。
【0084】
ｉＴＡＳ種別ｉＴＡＳ－Ｆは、図９に示すように第２のＮＥ１０Ｂ内のＬ２ＳＷ出力ポート１１Ｂに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期である。ｉＴＡＳ種別ｉＴＡＳ－Ｆは、第２のＮＥ１０ＢからＬ２ＳＷ８Ｂに流れる高優先フローのＭＦＨ周期である。この際、ｉＴＡＳ種別ｉＴＡＳ－Ｆは、ｉＴＡＳ種別ｉＴＡＳ－Ｄと同一のｉＴＡＳ周期である。
【0085】
ＩＰＬ出力ポート１３Ａに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期は、ＭＦＨ周期Ｂと、ＭＦＨ周期Ｅとの最小公倍数となる第１のｉＴＡＳ周期αである。ＩＰＬ出力ポート１３Ｂに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期は、ＭＦＨ周期Ａと、ＭＦＨ周期Ｆとの最小公倍数となる第２のｉＴＡＳ周期βである。
【0086】
Ｌ２ＳＷ出力ポート１１Ａに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期は、ＩＰＬ出力ポート１３Ｂに配置されたｉＴＡＳ装置１５の第２のｉＴＡＳ周期βである。Ｌ２ＳＷ出力ポート１１Ｂに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期は、ＩＰＬ出力ポート１３Ａに配置されたｉＴＡＳ装置１５の第１のｉＴＡＳ周期αである。
【0087】
ＭＣ－ＬＡＧ出力ポート１２Ａ及び１２Ｂに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期は、第１のｉＴＡＳ周期αと第２のｉＴＡＳ周期βとの最小公倍数である。
【0088】
ＡＣＴ状態の第１のＮＥ１０Ａ内の第１の周期管理部３６２Ａは、第１のｉＴＡＳ周期α及び第２のｉＴＡＳ周期βに基づき、第１のＮＥ１０Ａ内のＭＣ－ＬＡＧ出力ポート１２Ａ及びＬ２ＳＷ出力ポート１１Ａに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期を算出する。ＳＴＢＹ状態の第２のＮＥ１０Ｂ内の第２の周期管理部３６２Ｂも、第１のｉＴＡＳ周期α及び第２のｉＴＡＳ周期βに基づき、第２のＮＥ１０Ｂ内のＭＣ－ＬＡＧ出力ポート１２Ｂ及びＬ２ＳＷ出力ポート１１Ｂに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期を算出する。その結果、ＭＣ－ＬＡＧのパス切替が発生した場合でも、再学習が不要となるため、迅速に高優先フローの出力遅延を抑制できる。
【0089】
ｉＴＡＳ周期の最小公倍数について説明する。図１１は、ｉＴＡＳ周期の最小公倍数に設定する理由を示す説明図である。第１の高優先フローは、ＭＦＨ周期、例えば、２ｍ秒毎に同じ波形が現れる高優先フローとする。また、第２の高優先フローは、ＭＦＨ周期、例えば、３ｍ秒毎に同じ波形が現れる高優先フローとする。この際、第１の高優先フロー及び第２の高優先フローが合流するポイントのｉＴＡＳ装置１５では、第１の高優先フローと第２の高優先フローとが衝突しないようにするため、ＭＦＨ周期が衝突しないようにするｉＴＡＳ周期を設定する必要がある。そこで、ＭＦＨ周期が衝突しない周期としては、異なるＭＦＨ周期の最小公倍数で簡単に算出できる。従って、合流するポイントのｉＴＡＳ装置１５のｉＴＡＳ周期は、２ｍ秒及び３ｍ秒の最小公倍数である６ｍ秒周期となる。そして、第１の高優先フロー及び第２の高優先フローが合流するｉＴＡＳ装置１５は、算出した６ｍ秒周期をｉＴＡＳ周期としてＧＣＬに設定する。そして、ｉＴＡＳ装置１５は、ＧＣＬの内容に基づき、ゲート制御することで、第１の高優先フロー及び第２の高優先フローを衝突することなく、高優先フローを優先出力できる。
【0090】
図１２は、ｉＴＡＳ周期確定処理に関わる第１のＮＥ１０Ａ及び第２のＮＥ１０Ｂの処理動作の一例を示すフローチャートである。ｉＴＡＳ周期確定処理は、運用中の所定タイミングに応じてパケットスイッチ６内の第１のＮＥ１０Ａ及び第２のＮＥ１０Ｂ内のＣＰＵ３６が実行する処理である。尚、説明の便宜上、第１のＮＥ１０ＡはＡＣＴ状態、第２のＮＥ１０ＢはＳＴＢＹ状態とする。
【0091】
第１のＮＥ１０Ａ内のＣＰＵ３６及び第２のＮＥ１０Ｂ内のＣＰＵ３６は、周期情報を判定する周期判定処理を実行する（ステップＳ１１）。周期情報は、ＡＣＴ状態の第１のＮＥ１０Ａの第１の周期情報と、ＳＴＢＹ状態の第２のＮＥ１０Ｂの第２の周期情報とを含む。第１の周期情報は、Ｌ２ＳＷ８Ａから第１のＮＥ１０Ａ内のＬ２ＳＷ側ポート１１に流入する第１の高優先フローのＭＦＨ周期Ｂを含む。第１の周期情報は、第３のＮＥ２０から第１のＮＥ１０Ａ内のＭＣ－ＬＡＧ側ポート１２に流入する第５の高優先フローのＭＦＨ周期Ｅ及び第６の高優先フローのＭＦＨ周期Ｆを含む。第２のＮＥ１０Ｂの第２の周期情報は、Ｌ２ＳＷ８Ｂから第２のＮＥ１０Ｂ内のＬ２ＳＷ側ポート１１に流入する第２の高優先フローのＭＦＨ周期Ａを含む。
【0092】
尚、周期判定処理は、第３のＮＥ２０から第１のＮＥ１０Ａ内のＭＣ－ＬＡＧ側ポート１２に流入する第５及び第６の高優先フローのＭＦＨ周期Ｅ及びＦを判定する周期判定を有する。更に、周期判定処理は、ＡＣＴ状態の第１のＮＥ１０Ａから第３のＮＥ２０に流入する第１の高優先フローのＭＦＨ周期Ｂを判定する周期判定を有する。更に、周期判定処理は、ＳＴＢＹ状態の第２のＮＥ１０ＢからＩＰＬ１３及び第１のＮＥ１０Ａ経由で第３のＮＥ２０に流入する第２の高優先フローのＭＦＨ周期Ａを判定する周期判定を有する。
【0093】
第１のＮＥ１０Ａ内のＣＰＵ３６及び第２のＮＥ１０Ｂ内のＣＰＵ３６は、周期判定処理を実行した後、周期情報同期処理を実行する（ステップＳ１２）。周期情報同期処理は、ＡＣＴ状態である第１のＮＥ１０Ａの第１の周期情報と、ＳＴＢＹ状態である第２のＮＥ１０Ｂの第２の周期情報とを第１のＮＥ１０Ａと第２のＮＥ１０Ｂとの間で同期させる処理である。
【0094】
第１のＮＥ１０Ａ内のＣＰＵ３６及び第２のＮＥ１０Ｂ内のＣＰＵ３６は、周期情報同期処理を実行した後、ＩＰＬ周期確定処理を実行する（ステップＳ１３）。ＩＰＬ周期確定処理は、ＡＣＴ状態の第１のＮＥ１０Ａの第１の周期情報と、ＳＴＢＹ状態の第２のＮＥ１０Ｂの第２の周期情報とに基づき、ＩＰＬ出力ポート１３Ａ及び１３Ｂに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期を確定する処理である。ＩＰＬ周期確定処理は、第１のＮＥ１０Ａ内のＩＰＬ出力ポート１３Ａに備えたｉＴＡＳ装置１５の第１のｉＴＡＳ周期αと、第２のＮＥ１０Ｂ内のＩＰＬ出力ポート１３Ｂに備えたｉＴＡＳ装置１５の第２のｉＴＡＳ周期βとを確定する処理である。
【0095】
第１のＮＥ１０Ａ内のＣＰＵ３６及び第２のＮＥ１０Ｂ内のＣＰＵ３６は、ＩＰＬ周期確定処理を実行した後、ＩＰＬ周期情報同期処理を実行する（ステップＳ１４）。ＩＰＬ周期情報同期処理は、ＩＰＬ出力ポート１３Ａに備えたｉＴＡＳ装置１５の第１のｉＴＡＳ周期αと、ＩＰＬ出力ポート１３Ｂに備えたｉＴＡＳ装置１５の第２のｉＴＡＳ周期βとを第１のＮＥ１０Ａと第２のＮＥ１０Ｂとの間で同期させる処理である。
【0096】
第１のＮＥ１０Ａ内のＣＰＵ３６及び第２のＮＥ１０Ｂ内のＣＰＵ３６は、ＩＰＬ周期情報同期処理を実行した後、Ｌ２ＳＷ側ポート周期確定処理を実行する（ステップＳ１５）。Ｌ２ＳＷ側ポート周期確定処理では、第１のｉＴＡＳ周期α及び第２のｉＴＡＳ周期βに基づき、Ｌ２ＳＷ出力ポート１１Ａ及びＬ２ＳＷ出力ポート１１Ｂに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期を確定する処理である。
【0097】
第１のＮＥ１０Ａ内のＣＰＵ３６及び第２のＮＥ１０Ｂ内のＣＰＵ３６は、Ｌ２ＳＷ側ポート周期確定処理を実行した後、ＭＣ－ＬＡＧ側ポート周期確定処理を実行する（ステップＳ１６）。ＭＣ－ＬＡＧ側ポート周期確定処理では、第１のｉＴＡＳ周期α及び第２のｉＴＡＳ周期βに基づき、ＭＣ－ＬＡＧ出力ポート１２Ａ及びＭＣ－ＬＡＧ出力ポート１２Ｂに配置されたｉＴＡＳ装置１５の第３のｉＴＡＳ周期θを確定する処理である。
【0098】
ＡＣＴ状態の第１のＮＥ１０Ａは、ＩＰＬ出力ポート１３Ａに配置されたｉＴＡＳ装置１５の第１のｉＴＡＳ周期α及び、ＭＣ－ＬＡＧ出力ポート１２Ａに配置されたｉＴＡＳ装置１５の第３のｉＴＡＳ周期θをＲＡＭ３５に保持する。更に、ＡＣＴ状態の第１のＮＥ１０Ａは、Ｌ２ＳＷ出力ポート１１Ａに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期βをＲＡＭ３５内に保持する。同様に、ＳＴＢＹ状態の第２のＮＥ１０Ｂも、ＩＰＬ出力ポート１３Ｂに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期β及び、ＭＣ－ＬＡＧ出力ポート１２Ｂに配置されたｉＴＡＳ装置１５の第３のｉＴＡＳ周期θをＲＡＭ３５内に保持する。ＳＴＢＹ状態の第２のＮＥ１０Ｂは、Ｌ２ＳＷ出力ポート１１Ｂに配置されたｉＴＡＳ装置１５の第１のｉＴＡＳ周期αをＲＡＭ３５内に保持する。従って、第２のＮＥ１０Ｂは、ＳＴＢＹ状態からＡＣＴ状態に切り替えられた場合でも、ＩＰＬ出力ポート１３Ｂ、Ｌ２ＳＷ出力ポート１１Ｂ及びＭＣ－ＬＡＧ出力ポート１２Ｂに配置された各ｉＴＡＳ装置１５に第１のｉＴＡＳ周期α、θ及びβを設定する。そして、第２のＮＥ１０Ｂは、クローズＴＳ決定フェーズ及び定常監視フェーズを実行する。その結果、ＮＥ１０は、ＳＴＢＹ状態からＡＣＴ状態に切り替えられた場合でも、通信を継続しながら、高優先フローの出力遅延を抑制できる。
【0099】
図１３は、周期判定処理に関わる第１のＮＥ１０Ａ及び第２のＮＥ１０Ｂの処理動作の一例を示すフローチャートである。第１のＮＥ１０Ａ内のＣＰＵ３６内の第１の抽出部３６１Ａは、Ｌ２ＳＷ８から流入する高優先フローのＭＦＨ周期を夫々抽出する（ステップＳ２１）。第１のＮＥ１０Ａ内のＣＰＵ３６内の第１の周期管理部３６２Ａは、抽出したＭＦＨ周期Ｂを含む周期情報をＲＡＭ３５に夫々記憶する（ステップＳ２２）。
【0100】
第１のＮＥ１０Ａ内のＣＰＵ３６は、抽出したＭＦＨ周期をＲＡＭ３５に記憶した後、自装置がＡＣＴ状態のＭＣ－ＬＡＧのＮＥ１０であるか否かを判定する（ステップＳ２３）。
【0101】
第１の抽出部３６１Ａは、自装置がＡＣＴ状態のＭＣ－ＬＡＧのＮＥ１０である場合（ステップＳ２３：Ｙｅｓ）、第３のＮＥ２０から第１のＮＥ１０Ａに流入する第５及び第６の高優先フローのＭＦＨ周期を抽出する（ステップＳ２４）。そして、第１の周期管理部３６２Ａは、抽出したＭＦＨ周期Ｅ及びＦを含む第１の周期情報をＲＡＭ３５に記憶し（ステップＳ２５）、図１３に示す処理動作を終了する。第１のＮＥ１０Ａ内のＣＰＵ３６は、自装置がＡＣＴ状態のＭＣ－ＬＡＧのＮＥ１０でない場合（ステップＳ２３：Ｎｏ）、図１３に示す処理動作を終了する。つまり、ＡＣＴ状態の第１のＮＥ１０Ａは、第１の周期情報をＲＡＭ３５に記憶することになる。
【0102】
第２のＮＥ１０Ｂ内の第２の抽出部３６１Ｂは、Ｌ２ＳＷ８から流入する高優先フローのＭＦＨ周期を夫々抽出する（ステップＳ２１）。第２のＮＥ１０Ｂ内の第２の周期管理部３６２Ｂは、抽出したＭＦＨ周期Ａを含む第２の周期情報をＲＡＭ３５に夫々記憶する（ステップＳ２２）。第２のＮＥ１０Ｂ内のＣＰＵ３６は、抽出したＭＦＨ周期をＲＡＭ３５に記憶した後、自装置がＡＣＴ状態のＭＣ－ＬＡＧのＮＥ１０であるか否かを判定する（ステップＳ２３）。
【0103】
第２の抽出部３６１Ｂは、自装置がＡＣＴ状態のＭＣ－ＬＡＧのＮＥ１０である場合（ステップＳ２３：Ｙｅｓ）、第３のＮＥ２０から第２のＮＥ１０Ｂに流入する第５及び第６の高優先フローのＭＦＨ周期を抽出する（ステップＳ２４）。そして、第２の周期管理部３６２Ｂは、抽出したＭＦＨ周期Ｅ及びＦを含む第２の周期情報をＲＡＭ３５に記憶し（ステップＳ２５）、図１３に示す処理動作を終了する。第２のＮＥ１０Ｂ内のＣＰＵ３６は、自装置がＡＣＴ状態のＭＣ－ＬＡＧのＮＥ１０でない場合、図１３に示す処理動作を終了する。
【0104】
また、第２のＮＥ１０Ｂ内のＣＰＵ３６は、自装置がＡＣＴ状態のＭＣ－ＬＡＧのＮＥ１０でない、すなわち、ＳＴＢＹ状態のＮＥ１０と判定することになるため（ステップＳ２３：Ｎｏ）、図１３に示す処理動作を終了する。ＳＴＢＹ状態の第２のＮＥ１０Ｂは、第２の周期情報をＲＡＭ３５に記憶することになる。
【0105】
つまり、ＡＣＴ状態の第１のＮＥ１０Ａは、第１の高優先フローのＭＦＨ周期Ｂ、第４の高優先フローのＭＦＨ周期Ｅ及び第５の高優先フローのＭＦＨ周期Ｆを含む第１の周期情報をＲＡＭ３５に記憶する。更に、ＳＴＢＹ状態の第２のＮＥ１０Ｂは、第２の高優先フローのＭＦＨ周期Ａを含む第２の周期情報をＲＡＭ３５に記憶する。
【0106】
図１４は、Ｌ２ＳＷ８から流入する高優先フローの第１のＮＥ１０Ａ及び第２のＮＥ１０Ｂの周期判定処理に関わる説明図である。第１のＮＥ１０Ａ内の第１の抽出部３６１Ａは、Ｌ２ＳＷ８Ａから流入する第１の高優先フローのＭＦＨ周期Ｂを抽出する。そして、第１のＮＥ１０Ａ内の第１の周期管理部３６２Ａは、抽出したＭＦＨ周期ＢをＲＡＭ３５に記憶する。また、第２のＮＥ１０Ｂ内の第２の抽出部３６１Ｂは、Ｌ２ＳＷ８Ｂから流入する第２の高優先フローのＭＦＨ周期Ａを抽出する。第２のＮＥ１０Ｂ内の第２の周期管理部３６２Ｂは、抽出したＭＦＨ周期ＡをＲＡＭ３５に記憶する。
【0107】
図１５は、第３のＮＥ２０から流入する高優先フローの第１のＮＥ１０Ａの周期判定処理に関わる説明図である。尚、第１のＮＥ１０ＡはＡＣＴ状態、第２のＮＥ１０ＢはＳＴＢＹ状態とする。第１のＮＥ１０Ａ内の第１の抽出部３６１Ａは、第３のＮＥ２０から流入する第５の高優先フローのＭＦＨ周期Ｅ及び第６の高優先フローのＭＦＨ周期Ｆを抽出する。第１のＮＥ１０Ａ内の第１の周期管理部３６２Ａは、抽出したＭＦＨ周期Ｅ、ＦをＲＡＭ３５に記憶する。尚、第２のＮＥ１０Ｂは、ＳＴＢＹ状態であるため、第５の高優先フローのＭＦＨ周期Ｅ及び第６の高優先フローのＭＦＨ周期Ｆを抽出する処理を実行しないものとする。
【0108】
図１６は、周期情報同期処理に関わる第１のＮＥ１０Ａ及び第２のＮＥ１０Ｂの処理動作の一例を示すフローチャートである。第１のＮＥ１０Ａ内のＣＰＵ３６及び第２のＮＥ１０Ｂ内のＣＰＵ３６は、ＲＡＭ３５に記憶中のＬ２ＳＷ８から流入した高優先フローのＭＦＨ周期Ａ及びＢを第１のＮＥ１０Ａと第２のＮＥ１０Ｂとの間で同期させる（ステップＳ３１）。つまり、第１のＮＥ１０Ａ内のＲＡＭ３５及び第２のＮＥ１０Ｂ内のＲＡＭ３５には、同一の内容のＭＦＨ周期Ａ及びＢを記憶する。
【0109】
第１のＮＥ１０Ａ内のＣＰＵ３６及び第２のＮＥ１０Ｂ内のＣＰＵ３６は、自装置がＡＣＴ状態のＭＣ－ＬＡＧのＮＥ１０であるか否かを判定する（ステップＳ３２）。
【0110】
第１のＮＥ１０Ａ内のＣＰＵ３６は、自装置がＡＣＴ状態のＭＣ－ＬＡＧのＮＥ１０である場合（ステップＳ３２：Ｙｅｓ）、ＲＡＭ３５に記憶中のＭＦＨ周期Ｅ及びＦを第１のＮＥ１０Ａとの間で同期させる（ステップＳ３３）。尚、ＭＦＨ周期Ｅ及びＦは、第３のＮＥ２０から流入する第５の高優先フローのＭＦＨ周期Ｅ及び第６の高優先フローのＭＦＨ周期Ｆである。つまり、第１のＮＥ１０Ａ内のＲＡＭ３５及び第２のＮＥ１０Ｂ内のＲＡＭ３５は、ＭＦＨ周期Ａ、Ｂ、Ｅ及びＦを記憶する。
【0111】
また、第２のＮＥ１０Ｂ内のＣＰＵ３６は、自装置がＡＣＴ状態のＭＣ－ＬＡＧのＮＥ１０でない、すなわち、ＳＴＢＹ状態のＮＥ１０と判定することになるため（ステップＳ３２：Ｎｏ）、図１６に示す処理動作を終了する。
【0112】
図１７は、Ｌ２ＳＷ８から流入する高優先フローのＭＦＨ周期を同期する際の周期情報同期処理に関わる第１のＮＥ１０Ａ及び第２のＮＥ１０Ｂの処理動作の一例を示す説明図である。第１のＮＥ１０Ａ内の第１の通信部３６３Ａは、Ｌ２ＳＷ８Ａから流入する第１の高優先フローのＭＦＨ周期Ｂを、ＩＰＬ１３を通じて第２のＮＥ１０Ｂに通知する。第２のＮＥ１０Ｂ内の第１の周期管理部３６２Ａは、第１のＮＥ１０Ａから受信したＭＦＨ周期ＢをＲＡＭ３５に記憶する。第２のＮＥ１０Ｂ内の第２の通信部３６３Ｂは、Ｌ２ＳＷ８Ｂから流入する第２の高優先フローのＭＦＨ周期Ａを、ＩＰＬ１３を通じて第１のＮＥ１０Ａに通知する。第１のＮＥ１０Ａ内の第１の周期管理部３６２Ａは、第２のＮＥ１０Ｂから受信したＭＦＨ周期ＡをＲＡＭ３５に記憶する。その結果、第１のＮＥ１０Ａ内のＲＡＭ３５及び第２のＮＥ１０Ｂ内のＲＡＭ３５の記憶内容（ＭＦＨ周期Ａ及びＢ）が同一となる。
【0113】
図１８は、第３のＮＥ２０から流入する高優先フローのＭＦＨ周期を同期する際の周期情報同期処理に関わる第１のＮＥ１０Ａ及び第２のＮＥ１０Ｂの処理動作の一例を示す説明図である。第１のＮＥ１０Ａ内の第１の通信部３６３Ａは、第３のＮＥ２０から流入する高優先フローのＭＦＨ周期Ｅ及びＦを、ＩＰＬ１３を通じて第２のＮＥ１０Ｂに通知する。第２のＮＥ１０Ｂ内の第２の周期管理部３６２Ｂは、第１のＮＥ１０ＡからＭＦＨ周期Ｅ及びＦを受信した場合、受信したＭＦＨ周期Ｅ及びＦをＲＡＭ３５に記憶する。その結果、第１のＮＥ１０Ａ内のＲＡＭ３５及び第２のＮＥ１０Ｂ内のＲＡＭ３５の記憶内容（ＭＦＨ周期Ａ，Ｂ，Ｅ及びＦ）が同一となる。
【0114】
図１９は、ＩＰＬ回線周期確定処理に関わる第１のＮＥ１０Ａ及び第２のＮＥ１０Ｂの処理動作の一例を示す説明図である。第１のＮＥ１０Ａ内の第１の周期管理部３６２Ａは、ＲＡＭ３５に記憶中のＭＦＨ周期Ｂ及びＭＦＨ周期Ｅが衝突しない第１のｉＴＡＳ周期αを算出する。更に、第１の周期管理部３６２Ａは、算出した第１のｉＴＡＳ周期αをＲＡＭ３５に記憶する。尚、第１のｉＴＡＳ周期αは、例えば、ＭＦＨ周期Ｂ及びＭＦＨ周期Ｅの最小公倍数で算出する周期である。更に、第１のＮＥ１０Ａ内の第１の設定部３６２Ａ２は、ＲＡＭ３５に記憶中の第１のｉＴＡＳ周期αをＩＰＬ出力ポート１３Ａに配置されたｉＴＡＳ装置１５内のＧＣＬに設定する。尚、ＩＰＬ出力ポート１３Ａに配置されたｉＴＡＳ装置１５の第１のｉＴＡＳ周期αを計算する際にＭＦＨ周期Ｂ及びＭＦＨ周期Ｅを使用する。その理由は、ＩＰＬ出力ポート１３Ａから出力する高優先フローがＬ２ＳＷ８Ａから流入する第１の高優先フロー及び、第３のＮＥ２０から流入する第５の高優先フローのみだからである。
【0115】
第２のＮＥ１０Ｂ内の第２の周期管理部３６２Ｂは、ＲＡＭ３５に記憶中のＭＦＨ周期Ａ及びＭＦＨ周期Ｆが衝突しない第２のｉＴＡＳ周期βを算出する。第２の周期管理部３６２Ｂは、算出した第２のｉＴＡＳ周期βをＲＡＭ３５に記憶する。尚、第２のｉＴＡＳ周期βは、例えば、ＭＦＨ周期Ａ及びＭＦＨ周期Ｆの最小公倍数で算出する周期である。更に、第２のＮＥ１０Ｂ内の第２の設定部３６２Ｂ２は、ＲＡＭ３５に記憶中の第２のｉＴＡＳ周期βをＩＰＬ出力ポート１３Ｂに配置されたｉＴＡＳ装置１５内のＧＣＬに設定する。尚、ＩＰＬ出力ポート１３Ｂに配置されたｉＴＡＳ装置１５に設定する第２のｉＴＡＳ周期βを計算する際にＭＦＨ周期Ａ及びＭＦＨ周期Ｆを使用する。その理由は、ＩＰＬ出力ポート１３Ｂから出力する高優先フローがＬ２ＳＷ８Ｂから流入する第２の高優先フロー及び、第３のＮＥ２０から流入する第６の高優先フローのみだからである。
【0116】
つまり、第１のＮＥ１０Ａ内の第１の設定部３６２Ａ２は、記憶中の第１のｉＴＡＳ周期αをＩＰＬ出力ポート１３Ａに配置されたｉＴＡＳ装置１５内のＧＣＬに設定する。第２のＮＥ１０Ｂ内の第２の設定部３６２Ｂ２は、記憶中の第２のｉＴＡＳ周期βをＩＰＬ出力ポート１３Ｂに配置されたｉＴＡＳ装置１５内のＧＣＬに設定する。その結果、ＳＴＢＹ状態からＡＣＴ状態に切り替えられた場合でも、ＩＰＬ出力ポート１３Ａ及び１３Ｂに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期を簡単に設定できる。
【0117】
図２０は、ＩＰＬ周期情報同期処理に関わる第１のＮＥ１０Ａ及び第２のＮＥ１０Ｂの処理動作の一例を示す説明図である。第１のＮＥ１０Ａ内の第１の通信部３６３Ａは、ＲＡＭ３５に記憶中のＩＰＬ出力ポート１３Ａに配置されたｉＴＡＳ装置１５の第１のｉＴＡＳ周期αを、ＩＰＬ１３を通じて第２のＮＥ１０Ｂに通知する。更に、第２のＮＥ１０Ｂ内の第２の周期管理部３６２Ｂは、第１のＮＥ１０Ａから第１のｉＴＡＳ周期αを受信した場合、受信した第１のｉＴＡＳ周期αをＲＡＭ３５に記憶する。
【0118】
第２のＮＥ１０Ｂ内の第２の通信部３６３Ｂは、ＲＡＭ３５に記憶中のＩＰＬ出力ポート１３Ｂに配置されたｉＴＡＳ装置１５の第２のｉＴＡＳ周期βを、ＩＰＬ１３を通じて第１のＮＥ１０Ａに通知する。更に、第１のＮＥ１０Ａ内の第１の周期管理部３６２Ａは、第２のＮＥ１０Ｂから第２のｉＴＡＳ周期βを受信した場合、受信した第２のｉＴＡＳ周期βをＲＡＭ３５に記憶する。
【0119】
その結果、第１のＮＥ１０Ａの第１の周期管理部３６２Ａは、ＩＰＬ出力ポート１３Ａに配置されたｉＴＡＳ装置１５の第１のｉＴＡＳ周期αと、ＩＰＬ出力ポート１３Ｂに配置されたｉＴＡＳ装置１５の第２のｉＴＡＳ周期βとを記憶する。第２のＮＥ１０Ｂの第２の周期管理部３６２Ｂも、ＩＰＬ出力ポート１３Ａに配置されたｉＴＡＳ装置１５の第１のｉＴＡＳ周期αと、ＩＰＬ出力ポート１３Ｂに配置されたｉＴＡＳ装置１５の第２のｉＴＡＳ周期βとを記憶する。
【0120】
図２１は、Ｌ２ＳＷ側ポート周期確定処理に関わる第１のＮＥ１０Ａ及び第２のＮＥ１０Ｂの処理動作の一例を示す説明図である。第１のＮＥ１０Ａ内の第１の設定部３６２Ａ２は、ＲＡＭ３５に記憶中の第２のＮＥ１０Ｂ内のＩＰＬ出力ポート１３Ｂに配置されたｉＴＡＳ装置１５の第２のｉＴＡＳ周期βを、Ｌ２ＳＷ出力ポート１１Ａに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期に設定する。尚、Ｌ２ＳＷ出力ポート１１Ａに配置されたｉＴＡＳ装置１５に第２のｉＴＡＳ周期βを設定する理由は、Ｌ２ＳＷ出力ポート１１Ａから出力する高優先フローが第２のＮＥ１０Ｂから流入する高優先フローだからである。
【0121】
第２のＮＥ１０Ｂ内の第２の設定部３６２Ｂ２は、ＲＡＭ３５に記憶中の第１のＮＥ１０Ａ内のＩＰＬ出力ポート１３Ａに配置されたｉＴＡＳ装置１５の第１のｉＴＡＳ周期αを、Ｌ２ＳＷ出力ポート１１Ｂに配置されたｉＴＡＳ装置１５のＧＣＬに設定する。尚、Ｌ２ＳＷ出力ポート１１Ｂに配置されたｉＴＡＳ装置１５に第１のｉＴＡＳ周期αを設定する理由としては、Ｌ２ＳＷ出力ポート１１Ｂから出力する高優先フローが第１のＮＥ１０Ａから流入する高優先フローのみだからである。
【0122】
第１のＮＥ１０Ａは、記憶中の第２のＮＥ１０Ｂ内のＩＰＬ出力ポート１３Ｂに配置されたｉＴＡＳ装置１５の第２のｉＴＡＳ周期βを、Ｌ２ＳＷ出力ポート１１Ａに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期に設定する。第２のＮＥ１０Ｂは、記憶中の第１のＮＥ１０Ａ内のＩＰＬ出力ポート１３Ａに配置されたｉＴＡＳ装置１５の第１のｉＴＡＳ周期αを、Ｌ２ＳＷ出力ポート１１Ｂに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期に設定する。その結果、ＳＴＢＹ状態からＡＣＴ状態に切り替えられた場合でも、ｉＴＡＳ周期の学習に要する時間を大幅に削減することで、Ｌ２ＳＷ出力ポート１１Ａ及び１１Ｂに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期を簡単に設定できる。
【0123】
図２２は、ＭＣ－ＬＡＧ出力ポート周期確定処理に関わる第１のＮＥ１０Ａ及び第２のＮＥ１０Ｂの処理動作の一例を示す説明図である。第１のＮＥ１０Ａ内の第１の周期管理部３６２Ａは、ＲＡＭ３５に記憶中のｉＴＡＳ周期α及びβが衝突しないように第３のｉＴＡＳ周期θを算出する。第１のＮＥ１０Ａ内の第１の設定部３６２Ａ２は、第３のｉＴＡＳ周期θをＭＣ－ＬＡＧ出力ポート１２Ａに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期に設定する。尚、ＭＣ－ＬＡＧ出力ポート１２Ａに配置されたｉＴＡＳ装置１５に第３のｉＴＡＳ周期θを設定する理由は、ＭＣ－ＬＡＧ出力ポート１２Ａから出力する高優先フローが第２のＮＥ１０Ｂ及びＬ２ＳＷ８Ａから流入する高優先フローだからである。
【0124】
第２のＮＥ１０Ｂ内の第２の周期管理部３６２Ｂは、ＲＡＭ３５に記憶中のｉＴＡＳ周期α及びβが衝突しないように第３のｉＴＡＳ周期θを算出する。第２のＮＥ１０Ｂ内の第２の設定部３６２Ｂ２は、第３のｉＴＡＳ周期θをＭＣ－ＬＡＧ出力ポート１２Ｂに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期に設定する。尚、ＭＣ－ＬＡＧ出力ポート１２Ｂに配置されたｉＴＡＳ装置１５に第３のｉＴＡＳ周期θを設定する理由は、ＭＣ－ＬＡＧ出力ポート１２Ｂから出力する高優先フローが第１のＮＥ１０Ａ及びＬ２ＳＷ８Ｂから流入する高優先フローだからである。
【0125】
第１のＮＥ１０Ａ内の第１の設定部３６２Ａ２は、第３のｉＴＡＳ周期θをＭＣ－ＬＡＧ出力ポート１２Ａに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期に設定する。第２のＮＥ１０Ｂ内の第２の設定部３６２Ｂ２は、第３のｉＴＡＳ周期θをＭＣ－ＬＡＧ出力ポート１２Ｂに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期に設定する。その結果、ＳＴＢＹ状態からＡＣＴ状態に切り替えられた場合でも、ｉＴＡＳ周期の学習に要する時間を大幅に削減することで、ＭＣ－ＬＡＧ出力ポート１２Ａ及び１２Ｂに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期を簡単に設定できる。
【0126】
図２３は、定常監視フェーズに関わる第１のＮＥ１０Ａ及び第２のＮＥ１０Ｂの処理動作の一例を示す説明図である。第１のＮＥ１０Ａ内のＬ２ＳＷ出力ポート１１Ａに配置されたｉＴＡＳ装置１５は、第２のｉＴＡＳ周期βが設定されると、第２のｉＴＡＳ周期βに応じたＧＣＬの内容を更新した後、クローズＴＳ決定フェーズを実行する。そして、第１のＮＥ１０Ａ内のＬ２ＳＷ出力ポート１１Ａに配置されたｉＴＡＳ装置１５は、クローズＴＳ決定フェーズ実行後のＧＣＬの内容に基づき、定常監視処理を実行する。
【0127】
更に、第１のＮＥ１０Ａ内のＭＣ－ＬＡＧ出力ポート１２Ａに配置されたｉＴＡＳ装置１５は、第３のｉＴＡＳ周期θが設定されると、第３のｉＴＡＳ周期θに応じたＧＣＬの内容を更新した後、クローズＴＳ決定フェーズを実行する。そして、第１のＮＥ１０Ａ内のＭＣ－ＬＡＧ出力ポート１２Ａに配置されたｉＴＡＳ装置１５は、クローズＴＳ決定フェーズ実行後のＧＣＬの内容に基づき、定常監視処理を実行する。
【0128】
更に、第１のＮＥ１０Ａ内のＩＰＬ出力ポート１３Ａに配置されたｉＴＡＳ装置１５は、第１のｉＴＡＳ周期αが設定されると、第１のｉＴＡＳ周期αに応じたＧＣＬの内容を更新した後、クローズＴＳ決定フェーズを実行する。そして、第１のＮＥ１０Ａ内のＩＰＬ出力ポート１３Ａに配置されたｉＴＡＳ装置１５は、クローズＴＳ決定フェーズ実行後のＧＣＬの内容に基づき、定常監視処理を実行する。
【0129】
第２のＮＥ１０Ｂ内のＬ２ＳＷ出力ポート１１Ｂに配置されたｉＴＡＳ装置１５は、第１のｉＴＡＳ周期αが設定されると、第１のｉＴＡＳ周期αに応じたＧＣＬの内容を更新した後、クローズＴＳ決定フェーズを実行する。そして、第２のＮＥ１０Ｂ内のＬ２ＳＷ出力ポート１１Ｂに配置されたｉＴＡＳ装置１５は、クローズＴＳ決定フェーズ実行後のＧＣＬの内容に基づき、定常監視処理を実行する。
【0130】
更に、第２のＮＥ１０Ｂ内のＭＣ－ＬＡＧ出力ポート１２Ｂに配置されたｉＴＡＳ装置１５は、第３のｉＴＡＳ周期θが設定されると、第３のｉＴＡＳ周期θに応じたＧＣＬの内容を更新した後、クローズＴＳ決定フェーズを実行する。そして、第２のＮＥ１０Ｂ内のＭＣ－ＬＡＧ出力ポート１２Ｂに配置されたｉＴＡＳ装置１５は、クローズＴＳ決定フェーズ実行後のＧＣＬの内容に基づき、定常監視処理を実行する。
【0131】
更に、第２のＮＥ１０Ｂ内のＩＰＬ出力ポート１３Ｂに配置されたｉＴＡＳ装置１５は、第２のｉＴＡＳ周期βが設定されると、第２のｉＴＡＳ周期βに応じたＧＣＬの内容を更新した後、クローズＴＳ決定フェーズを実行する。そして、第２のＮＥ１０Ｂ内のＩＰＬ出力ポート１３Ｂに配置されたｉＴＡＳ装置１５は、クローズＴＳ決定フェーズ実行後のＧＣＬの内容に基づき、定常監視処理を実行する。
【0132】
つまり、ＡＣＴ状態の第１のＮＥ１０Ａ内の各ｉＴＡＳ装置１５は、クローズＴＳ決定フェーズを実行した後、高優先フローの優先出力を実行しながら、ＧＣＬの内容を自律学習する定常監視フェーズを実行する。ＳＴＢＹ状態の第２のＮＥ１０Ｂ内の各ｉＴＡＳ装置１５は、ｉＴＡＳ周期α、β及びθを記憶しているため、ＳＴＢＹ状態からＡＣＴ状態に切り替えると、ｉＴＡＳ周期α、β及びθを各ｉＴＡＳ装置１５に設定する。その結果、第２のＮＥ１０Ｂは、ＳＴＢＹ状態からＡＣＴ状態に切り替えたとしても、各ｉＴＡＳ装置１５内に各ｉＴＡＳ周期を設定するので、通信信頼性を確保しながら、高優先フローの出力遅延を抑制できる。
【0133】
本実施例の第１のＮＥ１０Ａでは、ＩＰＬ出力ポート１３Ａに配置されたｉＴＡＳ装置１５の第１のｉＴＡＳ周期αと、ＩＰＬ出力ポート１３Ｂに配置されたｉＴＡＳ装置１５の第１のｉＴＡＳ周期αとを記憶する。第１のＮＥ１０Ａは、第１のｉＴＡＳ周期αと第２のｉＴＡＳ周期βとが衝突しない第３のｉＴＡＳ周期θをＭＣ－ＬＡＧ出力ポート１２Ａに配置されたｉＴＡＳ装置１５に設定する。更に、第１のＮＥ１０Ａは、第２のｉＴＡＳ周期βをＬ２ＳＷ出力ポート１１Ａに配置されたｉＴＡＳ装置１５に設定する。その結果、第１のＮＥ１０Ａは、ｉＴＡＳ周期の学習に要する時間を大幅に削減することで、ＩＰＬ出力ポート１３Ａ、ＭＣ－ＬＡＧ出力ポート１２Ａ及びＬ２ＳＷ出力ポート１１Ａに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期を簡単に設定できる。
【0134】
第２のＮＥ１０Ｂでは、ＩＰＬ出力ポート１３Ａに配置されたｉＴＡＳ装置１５の第１のｉＴＡＳ周期αと、ＩＰＬ出力ポート１３Ｂに配置されたｉＴＡＳ装置１５の第１のｉＴＡＳ周期αとを記憶する。第２のＮＥ１０Ｂは、第１のｉＴＡＳ周期αと第２のｉＴＡＳ周期βとが衝突しない第３のｉＴＡＳ周期θをＭＣ－ＬＡＧ出力ポート１２Ｂに配置されたｉＴＡＳ装置１５に設定する。更に、第２のＮＥ１０Ｂは、第２のｉＴＡＳ周期βをＬ２ＳＷ出力ポート１１Ｂに配置されたｉＴＡＳ装置１５に設定する。その結果、第２のＮＥ１０Ｂは、ｉＴＡＳ周期の学習に要する時間を大幅に削減することで、ＩＰＬ出力ポート１３Ｂ、ＭＣ－ＬＡＧ出力ポート１２Ｂ及びＬ２ＳＷ出力ポート１１Ｂに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期を簡単に設定できる。
【0135】
本実施例では、ｉＴＡＳ周期の自律学習に時間がかかる周期判定フェーズをスキップしてクローズＴＳ決定フェーズ及び定常監視フェーズへの移行を早めることで、ＭＣ－ＬＡＧ切替発生時でも高優先フローの出力遅延を抑制できる。更に、各出力ポートに配置されたｉＴＡＳ装置個別に学習するのではなく、周期情報が必要な最小限のポートによる学習でｉＴＡＳ制御が可能になるため、ＭＣ－ＬＡＧ構成時のｉＴＡＳ学習を効率的に実現できる。
【0136】
尚、図１２に示すｉＴＡＳ周期確定処理は、運用中の定期的な所定タイミングで実行する場合を例示したが、自律学習中にＧＣＬ内に修正が発生したタイミングで実行しても良く適宜変更可能である。
【0137】
ｉＴＡＳ周期確定処理では、Ｌ２ＳＷ側ポート周期確定処理を実行した後にＭＣ－ＬＡＧ側ポート周期確定処理を実行する場合を例示した。しかしながら、ＭＣ－ＬＡＧ側ポート周期確定処理を実行した後にＬ２ＳＷ側ポート周期確定処理を実行しても良く、適宜変更可能である。
【0138】
ｉＴＡＳ周期確定処理では、所定タイミングに応じて周期判定処理を実行した後、周期情報同期処理を実行する場合を例示した。しかしながら、周期判定処理を実行した後、前回の周期情報と今回の周期情報とが異なる場合にのみ、周期情報同期処理を実行しても良く、適宜変更可能である。
【0139】
また、第１のＮＥ１０Ａ及び第２のＮＥ１０Ｂの夫々は、Ｌ２ＳＷ出力ポート１１Ａ（１１Ｂ）、ＭＣ－ＬＡＧ出力ポート１２Ａ（１２Ｂ）、ＩＰＬ出力ポート１３Ａ（１３Ｂ）の３個の出力ポートを例示した。しかしながら、３個の出力ポートに限定されるものではなく、第１のＮＥ１０Ａ及び第２のＮＥ１０Ｂの出力ポート数が同数であれば、４個以上の出力ポートでも良く、適宜変更可能である。各ポートを流れる高優先フローの経路を考慮しながら、ＩＰＬ出力ポート１３Ａ（１３Ｂ）のｉＴＡＳ装置１５のｉＴＡＳ周期に基づき、他の出力ポートに配置されたｉＴＡＳ装置１５のｉＴＡＳ周期を決定できる。
【0140】
また、図示した各部の各構成要素は、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各部の分散・統合の具体的形態は図示のものに限られず、その全部又は一部を、各種の負荷や使用状況等に応じて、任意の単位で機能的又は物理的に分散・統合して構成することができる。
【0141】
更に、各装置で行われる各種処理機能は、ＣＰＵ（Central Processing Unit）（又はＭＰＵ（Micro Processing Unit）、ＭＣＵ（Micro Controller Unit）等のマイクロ・コンピュータ）上で、その全部又は任意の一部を実行するようにしても良い。また、各種処理機能は、ＣＰＵ（又はＭＰＵ、ＭＣＵ等のマイクロ・コンピュータ）で解析実行するプログラム上、又はワイヤードロジックによるハードウェア上で、その全部又は任意の一部を実行するようにしても良いことは言うまでもない。
【符号の説明】
【0142】
６ パケットスイッチ
８Ａ Ｌ２ＳＷ
８Ｂ Ｌ２ＳＷ
１０Ａ 第１のＮＥ
１０Ｂ 第２のＮＥ
１１Ａ、１１Ｂ Ｌ２ＳＷ出力ポート
１２Ａ、１２Ｂ ＭＣ－ＬＡＧ出力ポート
１３ ＩＰＬ
１３Ａ、１３Ｂ ＩＰＬ出力ポート
１５ ｉＴＡＳ装置
２０ 第３のＮＥ
３６１Ａ 第１の抽出部
３６１Ｂ 第２の抽出部
３６２Ａ 第１の周期管理部
３６２Ｂ 第２の周期管理部
３６２Ａ１ 第１の取得部
３６２Ｂ１ 第２の取得部
３６２Ａ２ 第１の設定部
３６２Ｂ２ 第２の設定部
３６３Ａ 第１の通信部
３６３Ｂ 第２の通信部
６１Ａ 第１のパス
６１Ｂ 第４のパス
６２ 第２のパス
８Ａ Ｌ２ＳＷ
８Ｂ Ｌ２ＳＷ
１０Ａ 第１のＮＥ
１０Ｂ 第２のＮＥ
１１Ａ、１１Ｂ Ｌ２ＳＷ出力ポート
１２Ａ、１２Ｂ ＭＣ－ＬＡＧ出力ポート
１３ ＩＰＬ
１３Ａ、１３Ｂ ＩＰＬ出力ポート
１５ ｉＴＡＳ装置
２０ 第３のＮＥ
３６１Ａ 第１の抽出部
３６１Ｂ 第２の抽出部
３６２Ａ 第１の周期管理部
３６２Ｂ 第２の周期管理部
３６２Ａ１ 第１の取得部
３６２Ｂ１ 第２の取得部
３６２Ａ２ 第１の設定部
３６２Ｂ２ 第２の設定部
３６３Ａ 第１の通信部
３６３Ｂ 第２の通信部
６１Ａ 第１のパス
６１Ｂ 第４のパス
６２ 第２のパス
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】