特開 2024-173248 半導体装置及びインクジェット記録素子基板

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024173248

(43)【公開日】2024-12-12

(54)【発明の名称】半導体装置及びインクジェット記録素子基板

(51)【国際特許分類】

   H01L 21/822 20060101AFI20241205BHJP

   H01L 21/82 20060101ALI20241205BHJP

   B41J 2/14 20060101ALI20241205BHJP

【ＦＩ】

H01L27/04 H

H01L21/82 F

B41J2/14 611

【審査請求】有

【請求項の数】19

【出願形態】ＯＬ

(21)【出願番号】P 2023091553

(22)【出願日】2023-06-02

(71)【出願人】

【識別番号】000001007

【氏名又は名称】キヤノン株式会社

(74)【代理人】

【識別番号】110001243

【氏名又は名称】弁理士法人谷・阿部特許事務所

(72)【発明者】

【氏名】根岸 俊雄

【テーマコード（参考）】

2C057

5F038

5F064

【Ｆターム（参考）】

2C057AG91

2C057AK02

2C057AK07

5F038AV15

5F038BH19

5F038EZ20

5F064FF28

5F064FF46

(57)【要約】      （修正有）

【課題】電源ノイズによる特性可変素子への誤書込みを防止する半導体装置及びインクジェット記録素子基板を提供する。
【解決手段】書込み電圧が電圧生成回路１０１の出力端子から出力され、書込み制御スイッチがＭＮＤ１導通状態であるときに、アンチヒューズ素子（特性可変素子）Ｃａに所定の電圧以上の電圧が印加されることによりアンチヒューズ素子の電気的特性が変化する、メモリ部１０３を有する半導体装置であって、アンチヒューズ素子に所定の電圧以上の電圧を印加するために用いられる配線と、電源のノイズを検知し、検知信号Ｖｇｎ１を出力するノイズ検知回路１０２と、ノイズ検知回路が電源のノイズを検知した時に配線Ａからノイズ電流を放電することを可能化するノイズ放電スイッチＭＮＤ２と、を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

所定の電圧以上の電圧が印加されたときに電気的特性が変化する特性可変素子と、
前記特性可変素子への書込みを制御するための第１書込み制御信号に基づいて、導通状態又は非導通状態が切り替わる書込み制御スイッチと、
電源及び前記特性可変素子への書込みを制御するための第２書込み制御信号に基づいて、書込み電圧を出力端子から出力する電圧生成回路と、
を備え、
前記書込み電圧が前記電圧生成回路の前記出力端子から出力され、前記書込み制御スイッチが導通状態であるときに、前記特性可変素子に前記所定の電圧以上の電圧が印加されることにより前記特性可変素子の電気的特性が変化する半導体装置であって、
前記特性可変素子に前記所定の電圧以上の電圧を印加するために用いられる配線と、
前記電源のノイズを検知するノイズ検知回路と、
前記ノイズ検知回路が前記電源のノイズを検知した時に前記配線からノイズ電流を放電することを可能化するノイズ放電スイッチと、
を更に備える半導体装置。

【請求項2】

前記特性可変素子と前記書込み制御スイッチとは、第１端子と第２端子との間において直列に配置され、
前記電圧生成回路の前記出力端子と前記第１端子は、前記配線を介して相互に接続され、
前記第２端子の電位とは、前記書込み電圧が前記電圧生成回路の前記出力端子から出力され、前記書込み制御スイッチが導通状態であるときに、前記特性可変素子に前記所定の電圧以上の電圧が印加されるような電位である、
請求項１に記載の半導体装置。

【請求項3】

前記第２端子は、接地されている、
請求項２に記載の半導体装置。

【請求項4】

前記ノイズ放電スイッチは、前記ノイズ検知回路が前記電源のノイズを検知したときに前記配線において前記電圧生成回路の出力端子と前記第１端子との間にある中間ノードからノイズ電流が放電することを可能化するように配置され、
前記電圧生成回路の出力端子と前記中間ノードとの間に配置され、ノイズを遅延させる遅延素子を更に備える、
請求項２に記載の半導体装置。

【請求項5】

前記遅延素子は、抵抗素子である、
請求項４に記載の半導体装置。

【請求項6】

前記ノイズ放電スイッチは、前記ノイズ検知回路が前記電源のノイズを検知した時に前記配線を接地する、
請求項１に記載の半導体装置。

【請求項7】

前記特性可変素子に並列に接続された抵抗素子を更に備える、
請求項１に記載の半導体装置。

【請求項8】

前記抵抗素子は拡散抵抗である、
請求項７に記載の半導体装置。

【請求項9】

前記特性可変素子の電気的特性を読み出す読出し回路を更に備える、
請求項１に記載の半導体装置。

【請求項10】

前記読出し回路は、
電流を発生する電流源と、
比較器と、
を備え、
前記特性可変素子に前記電流を流したときの前記配線の電圧を前記比較器により基準電圧と比較する、
請求項９に記載の半導体装置。

【請求項11】

前記電圧生成回路及び前記読出し回路は排他的に前記配線に電気的に接続される、
請求項９に記載の半導体装置。

【請求項12】

前記特性可変素子は、前記所定の電圧以上の電圧が印加されると抵抗値が変化するアンチヒューズ素子である、
請求項１に記載の半導体装置。

【請求項13】

前記ノイズ検知回路は、前記電源の直流電圧を阻止し、ノイズを透過させる高域通過フィルタを備える、
請求項１に記載の半導体装置。

【請求項14】

前記ノイズ検知回路は、ノイズのパルス幅を広げるパルス幅拡張回路を備え、
前記ノイズ放電スイッチは、前記パルス幅拡張回路によりパルス幅が広げられている期間を前記ノイズ検知回路がノイズを検知している期間として前記配線からノイズ電流を放電することを可能化する、
請求項１に記載の半導体装置。

【請求項15】

前記電圧生成回路はＰ型の高耐圧トランジスタにより構成される、
請求項１に記載の半導体装置。

【請求項16】

前記電源は、外部接続端子から供給され、
前記ノイズ検知回路は、前記電圧生成回路が配置されている位置と前記特性可変素子が配置されている位置の何れよりも前記外部接続端子から近い位置に配置されている、
請求項１に記載の半導体装置。

【請求項17】

１組の前記電圧生成回路、前記ノイズ検知回路、及び前記ノイズ放電スイッチに対して、前記特性可変素子と前記書込み制御スイッチの組が複数備わる、
請求項１に記載の半導体装置。

【請求項18】

１つの前記ノイズ検知回路に対して、前記電圧生成回路及び前記ノイズ放電スイッチの組が複数備わり、
前記電圧生成回路及び前記ノイズ放電スイッチの各組に対して、前記特性可変素子と前記書込み制御スイッチの組が複数備わる、
請求項１に記載の半導体装置。

【請求項19】

請求項１乃至１８の何れか１項に記載の半導体装置を有するインクジェット記録素子基板。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置及びインクジェット記録素子基板に関する。

【背景技術】

【0002】

近年、半導体装置は、製品完成後に、チップＩＤや設定パラメータ等の製品固有情報を記録するためＯＴＰ(One Time Programmable)メモリが用いられている。ＯＴＰメモリには、ヒューズ素子を用いたものとアンチヒューズ素子を用いたものの２種類がある。特許文献１には、アンチヒューズ素子とアンチヒューズ素子に電圧を印加するための電圧印加回路を備える基板が開示されている。この基板においては、電圧印加回路によりアンチヒューズ素子に所定値以上の電圧を印加することにより、アンチヒューズ素子に対して書込みを行うことができる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２２－１３８６０７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかし、特許文献１に開示されている基板においては、電源ノイズによりアンチヒューズ素子への誤書込みが発生する可能性がある。例えば、静電気放電や雷などによるサージ電圧が電圧生成回路を透過してアンチヒューズ素子まで到達することによりアンチヒューズ素子への誤書込みが発生する可能性がある。これは、アンチヒューズ素子以外の特性可変素子についても同様である。

【0005】

本開示は、上記の点に鑑みてなされたものであり、電源ノイズにより特性可変素子に誤書込みが行われてしまうことを防止することを目的とする。

【課題を解決するための手段】

【0006】

本開示の一形態は、所定の電圧以上の電圧が印加されたときに電気的特性が変化する特性可変素子と、前記特性可変素子への書込みを制御するための第１書込み制御信号に基づいて、導通状態又は非導通状態が切り替わる書込み制御スイッチと、電源及び前記特性可変素子への書込みを制御するための第２書込み制御信号に基づいて、書込み電圧を出力端子から出力する電圧生成回路と、を備え、前記書込み電圧が前記電圧生成回路の前記出力端子から出力され、前記書込み制御スイッチが導通状態であるときに、前記特性可変素子に前記所定の電圧以上の電圧が印加されることにより前記特性可変素子の電気的特性が変化する半導体装置であって、前記特性可変素子に前記所定の電圧以上の電圧を印加するために用いられる配線と、前記電源のノイズを検知するノイズ検知回路と、前記ノイズ検知回路が前記電源のノイズを検知した時に前記配線からノイズ電流を放電することを可能化するノイズ放電スイッチと、を更に備える半導体装置である。

【発明の効果】

【0007】

本開示によれば、電源ノイズにより特性可変素子に誤書込みが行われてしまうことを防止することができる。

【図面の簡単な説明】

【0008】

【図1】第１実施形態の半導体装置の回路構成例１

【図2】第１実施形態の半導体装置の回路構成例２

【図3】第１実施形態の半導体装置の回路構成例３

【図4】比較例の回路構成例

【図5】第１実施形態の回路の動作波形例を示すグラフ

【図6】第１実施形態に半導体装置の断面構造模式図

【図7】第２実施形態の回路の動作波形例を示すグラフ

【図8】第２実施形態のインクジェット記録素子基板の回路構成例

【図9】第２実施形態のインクジェット記録素子基板の配置例

【図10】第３実施形態の半導体装置の回路構成例

【発明を実施するための形態】

【0009】

＜第１実施形態＞
図１は半導体装置の回路構成の一例であり、アンチヒューズ素子（「特性可変素子」ともいう。）Ｃａに情報が書き込まれる前の状態を示している。

【0010】

本実施形態の半導体装置は、トランジスタＭＰ１、トランジスタＭＮ１、トランジスタＭＮＤ１、アンチヒューズ素子Ｃａを有するメモリ部１０３を有する。アンチヒューズ素子Ｃａとは、情報が書き込まれる前には第１の抵抗値を持ち、情報が書き込まれた後には、第１の抵抗値よりも小さい第２の抵抗値を持つような素子であり、情報の書込み動作によって、アンチヒューズ素子Ｃａの抵抗値が変化する。第１の抵抗値は大きいほうが好ましい。理想的には第１の抵抗値は無限大であってもよい。また、第１の抵抗値と第２の抵抗値との差が大きいほうが好ましい。例えば、アンチヒューズ素子Ｃａは、情報が書き込まれる前は容量素子として機能し、情報書込み後は、抵抗素子として機能する。図１は、アンチヒューズ素子Ｃａに情報が書き込まれる前の状態を示しているため、アンチヒューズ素子Ｃａを、容量素子の回路記号で示している。このような構成によりアンチヒューズ素子Ｃａの抵抗値の変化に基づいて、アンチヒューズ素子Ｃａに書き込まれた情報を保持することができる。

【0011】

図１において、トランジスタＭＰ１はＰ型トランジスタであり、トランジスタＭＮ１はＮ型トランジスタであり、トランジスタＭＰ１及びトランジスタＭＮ１のゲートには第１書込み制御信号Ｓｉｇ１が入力されるよう構成されている。

【0012】

またトランジスタＭＰ１のソース及びバックゲートには電源電圧ＶＤＤ（例えば３．３Ｖ）が供給され、ドレインはトランジスタＭＮ１のドレイン及びトランジスタＭＮＤ１のゲートに接続されている。トランジスタＭＮ１のソース及びバックゲートはグランドＧＮＤに接続されている。トランジスタＭＰ１及びトランジスタＭＮ１は、ロジック回路（図１では論理反転回路）を形成し、第１書込み制御信号Ｓｉｇ１を論理反転した信号ＶｇをトランジスタＭＮＤ１のゲートに出力する。

【0013】

トランジスタＭＮＤ１はＮ型の高耐圧トランジスタであり、アンチヒューズ素子Ｃａへの電圧の印加を制御する。例えばトランジスタＭＮＤ１はＮＭＯＳトランジスタとすることができる。ここで高耐圧トランジスタとは、ロジック回路に用いられるトランジスタ（トランジスタＭＰ１やトランジスタＭＮ１など）より高い耐圧を有するトランジスタである。高耐圧トランジスタは、制御部等の一般のロジック回路のトランジスタでは耐えられないような高電圧（例えば３２Ｖ）が印加されても故障しないよう形成されていることが好ましい。また、ロジック回路を構成するトランジスタＭＰ１及びトランジスタＭＮ１を、トランジスタＭＮＤ１より低い耐圧のトランジスタとすることで、ロジック回路を高速で動作させることができる。

【0014】

アンチヒューズ素子ＣａはトランジスタＭＮＤ１を介して第２端子ＢＢに接続されている。アンチヒューズ素子Ｃａとしては、例えばＭＯＳ構造（Metal Oxide Semiconductor構造）を有するアンチヒューズ素子を用いることができる。アンチヒューズ素子Ｃａの上部電極は第１端子ＡＡに接続されていて、下部電極はトランジスタＭＮＤ１のドレインに接続されている。トランジスタＭＮＤ１のソースは第２端子ＢＢに接続されている。従って、アンチヒューズ素子ＣａとトランジスタＭＮＤ１は、第１端子ＡＡと第２端子ＢＢの間で直列に接続されている。

【0015】

第１端子ＡＡ及び第２端子ＢＢは、メモリ部１０３と外部の回路を電気的に接続するための接続部であり、アンチヒューズ素子Ｃａに電圧を印加するため、又はアンチヒューズ素子Ｃａに生じている電圧を測定するための端子である。例えば第１端子ＡＡの電位は、情報書込み時には高電圧（例えば３２Ｖ）とすることができる。第２端子ＢＢは、グランドＧＮＤに接続されている。

【0016】

電圧生成回路１０１は第２書込み制御信号Ｓｉｇ２に基づき、外部接続端子であるＶＨ端子に印加されている高電圧（例えば３２Ｖ）を配線Ａに出力するか否かを切り替える。ここで図１に示すように配線Ａは、電圧生成回路１０１の出力端子と第１端子ＡＡとを相互に接続するための配線である。電圧生成回路１０１は例えば図２に示すように、Ｐ型の高耐圧トランジスタＭＰＤ１を含むように構成することができる。高耐圧トランジスタＭＰＤ１はあるいは図３に示すように、別途設けられた書込み・読出し制御回路３０７から出力される第２書込み制御信号Ｓｉｇ４に基づきスイッチング動作を行う構成でもよい。書込み・読出し制御回路３０７はロジック回路電源電圧ＶＤＤを持っている第２書込み制御信号Ｓｉｇ４の電圧を高耐圧トランジスタＭＰＤ１の動作電圧に対応した電圧に昇圧する昇圧回路を含んでいてもよい。また電圧生成回路１０１はＶＨ端子に印加される高電圧よりもアンチヒューズ素子書込み電圧の方が低い場合は、ＶＨ端子の電圧（例えば３２Ｖ）を書込み電圧（例えば２４Ｖ）に降圧する降圧回路を含んでもよい。

【0017】

アンチヒューズ素子Ｃａに情報を書き込むときには、導通状態となったトランジスタＭＮＤ１のソースドレイン間の電位差はほぼゼロであるので、アンチヒューズ素子Ｃａには、端子ＡＡと端子ＢＢの電位差にほぼ等しい電圧がかけられる。ここで、端子ＢＢの電位は回路のＧＮＤ電位であり、また、書込み時には端子ＡＡには回路のＧＮＤ電位を基準としたときの書込み電圧が印加される。従って、書込み時には、端子ＡＡと端子ＢＢの電位差の値は、書込み電圧とほぼ等しい。従って、書込み電圧を、アンチヒューズ素子Ｃａに情報を書き込むために必要な所定の電圧以上の電圧に設定すればよい。

【0018】

書込み電圧の一例としてあげた上述の３２Ｖは、実施形態によるアンチヒューズ素子Ｃａに情報を書き込むために必要な所定の電圧である１０Ｖに対して３倍強の値を持つ。これは、書込みに要する時間を１から数秒から数ミリ秒に短縮させるためである。また、書込み電圧の他の一例としてあげた上述の２４Ｖは、実施形態によるアンチヒューズ素子Ｃａに情報を書き込むために必要な所定の電圧である１０Vに対して二倍強の値を持つ。これも、書込みに要する時間を１から数秒から数ミリ秒に短縮させるためであるが、短縮後の時間は、３２Ｖの場合と比較して短い。

【0019】

アンチヒューズ素子Ｃａが書込み状態にあるか否かの読み取り時には、図２に示すように第１端子ＡＡに電気的に接続されているＶＩＤ端子の電圧を、半導体装置外部から検出して判定を行うようにしてもよい。また図２に示すように読出し回路２０４で書込み状態を検出してもよい。読出し回路２０４をメモリ部１０３と同じ半導体装置に搭載する場合は、読出し回路２０４と配線Ｃとの間に高耐圧トランジスタＭＮＤ３を接続し、読出し時以外は読出し回路２０４と配線Ｃを電気的に分離できる構成が好ましい。トランジスタＭＮＤ３の読出し制御信号Ｓｉｇ３は図３に示すような読出し制御信号Ｓｉｇ５に置き換えてもよい。ここで、読出し制御信号Ｓｉｇ５は、図３に示すように書込み・読出し制御回路３０７から電圧生成回路１０１の第２書込み制御信号Ｓｉｇ４と組をなして出力されるものである。なお高耐圧トランジスタＭＰＤ１とトランジスタＭＮＤ３が同時にオンになると、電圧生成回路１０１から出力される電圧と読出し回路２０４から出力される電圧とが配線Ｃにおいて互いに干渉し誤動作を起こす可能性がある。更には読出し回路２０４がロジック回路に用いられる低耐圧トランジスタで構成される場合は、ＶＨ端子に印加された高電圧が低耐圧トランジスタに印加され、読出し回路２０４が破壊される可能性がある。そこで、書込み・読出し制御回路３０７は、第２書込み制御信号Ｓｉｇ４と読出し制御信号Ｓｉｇ５を用いて、高耐圧トランジスタＭＰＤ１とトランジスタＭＮＤ３が排他的にオンになるような制御を行うことによりこれを避けている。高耐圧トランジスタＭＰＤ１とトランジスタＭＮＤ３は、オンではないときには、出力が高インピーダンスとなり、配線Ｃとは、電気的に接続されていない状態になる。

【0020】

図３の構成では、１組の電圧生成回路１０１、ノイズ検知回路３０２、及びノイズ放電スイッチＭＮＤ４に対して、特性可変素子Ｃａ、並列抵抗素子Ｒｐ、書込み制御スイッチＭＮＤ１、論理反転回路ＭＰ１、ＭＮ１を含む組であるメモリ部３０３が複数備わる。並列抵抗素子Ｒｐについては後述する。書込み制御信号生成部３０８は、入力した信号Ｓｉｇｃｏｎｔ１０に基づいて第１書込み制御信号Ｓｉｇ１０からＳｉｇＮを生成する。第１書込み制御信号１０からＳｉｇＮは、各メモリ部３０３における第１書込み制御信号として利用される。

【0021】

次に、図２を用いてアンチヒューズ素子Ｃａに情報を書き込む際の動作を説明する。アンチヒューズ素子Ｃａへの情報の書込みの際には、電圧生成回路１０１の高耐圧トランジスタＭＰＤ１をオン状態にする。これによりＶＨ端子に印加されている高電圧（例えば３２Ｖ）が第１端子ＡＡを介してアンチヒューズ素子Ｃａに接続されている配線Ｃに印加される。この時、トランジスタＭＮＤ３はオフ状態（高インピーダンス状態）にしておき、読出し回路２０４と配線Ｃとは電気的に分離しておく。次に、書き込みたいアンチヒューズ素子Ｃａに対応する第１書込み制御信号Ｓｉｇ１をＬＯＷレベル（例えばＧＮＤ電位）の信号とすることによりトランジスタＭＮＤ１をオフ状態（つまり非導通状態）からオン状態（つまり導通状態）に切り替える。これによりアンチヒューズ素子Ｃａの上部電極と下部電極の間にあるゲート絶縁膜にＶＨ端子に印加されている高電圧がかけられる。その結果アンチヒューズ素子Ｃａのゲート絶縁膜が絶縁破壊され、アンチヒューズ素子Ｃａの抵抗値は大きく下がる。よって書込み前にはアンチヒューズ素子Ｃａは容量素子であったのに対し、書込み後にはアンチヒューズ素子Ｃａは抵抗素子となる。このように、トランジスタＭＮＤ１は、第１書込み制御信号Ｓｉｇ１により導通状態／非導通状態が切り替わる。そして、端子ＡＡに書込み電圧が印加されている期間において第１書込み制御信号Ｓｉｇ１によりトランジスタＭＮＤ１が導通状態となったときに、アンチヒューズ素子Ｃａに情報が書き込まれる。従って、トランジスタＭＮＤ１は、書込み制御スイッチとして機能する。

【0022】

次に、図２を用いてアンチヒューズ素子Ｃａと同じ半導体装置に読出し回路２０４を搭載する場合の情報読出し動作の説明をする。情報読出しを行う前に高耐圧トランジスタＭＰＤ１をオフ状態（高インピーダンス状態）にしておき、ＶＨ端子の電圧をアンチヒューズ素子Ｃａに接続された配線Ｃから電気的に分離しておく必要がある。またトランジスタＭＮＤ３をオン状態とし、読出し回路２０４と配線Ｃとを電気的に接続する。この状態で情報の読出しを行いたいアンチヒューズ素子Ｃａに対応する第１書込み制御信号Ｓｉｇ１をＬＯＷレベルの信号とすることにより、トランジスタＭＮＤ１をオン状態にする。これにより読出し回路２０４内の電流源２０５からアンチヒューズ素子Ｃａに読出し電流Ｉｒｅａｄが供給される。これにより、アンチヒューズ素子Ｃａの抵抗をＲａとすると、Ｉｒｅａｄ×Ｒａの読出し電圧Ｖｒｅａｄが配線Ｃを介して読出し回路２０４内の電圧比較器２０６の非反転入力端子に入力される。電圧比較器２０６において、読出し電圧Ｖｒｅａｄは反転入力端子に入力された基準電圧Ｖｒｅｆと比較され、読出し電圧Ｖｒｅａｄの方が基準電圧Ｖｒｅｆよりも大きい場合は出力端子ＯＵＴに「Ｈｉｇｈ」の論理値を持つ出力信号が出力される。その一方で、読出し電圧Ｖｒｅａｄの方が基準電圧Ｖｒｅｆよりも小さい場合は「Ｌｏｗ」の論理値を持つ出力信号が出力される。アンチヒューズ素子Ｃａは一般的には絶縁膜からなるため未書込み状態では抵抗値が大きく、書込みにより絶縁膜が破壊されると、導通状態となり抵抗値が小さくなる。図２に示す回路の場合、未書込みならば「Ｈｉｇｈ」の論理値を持つ出力信号が出力され、書込み済みならば「Ｌｏｗ」の論理値を持つ出力信号が出力される。なお、論理反転回路を追加したり、非反転入力端子と反転入力端子を入れ替えたりして逆論理の出力信号を出力してもよい。また、読出し回路２０４の構成は本実施形態の電流源を用いた抵抗値検出の方法以外の方法を用いたものでもよい。

【0023】

ここで、製造工程において、静電気放電（ＥＳＤ：Electro-Static Discharge）や建物のＡＣ電源に侵入する雷サージなどにより、非常に大きなサージ電圧がＶＨ端子から半導体装置内に侵入する可能性がある。また、ユーザが使用する環境によっても同様なことが生ずる可能性がある。特に情報読出し中は図２に示す高耐圧トランジスタＭＰＤ１がオフ状態である。しかし、ＶＨ端子にサージ電圧が印加されると、半導体基板においてＰ型の高耐圧トランジスタＭＰＤ１のソースドレイン間に形成された寄生容量Ｃｐを介して、サージ電圧は配線Ｃへと侵入する可能性がある。この時トランジスタＭＮＤ３はオン状態となっているため、高電圧のサージ電圧が読出し回路２０４に印加され、これにより読出し回路２０４が破壊されるおそれがある。

【0024】

また、情報読出し中は、トランジスタＭＮＤ１はオン状態であり、これによりアンチヒューズ素子Ｃａの下部電極はグランドＧＮＤに接続された状態である。従って、アンチヒューズ素子Ｃａの絶縁膜破壊電圧である１０Ｖ程度の比較的小さなサージ電圧でも、そのサージ電圧が上部電極に印加されるとアンチヒューズ素子Ｃａに情報の書込みが行われる可能性がある。その結果、書込みをする予定でなかったアンチヒューズ素子Ｃａに書込みが行われ、半導体装置に記録されている情報が変化してしまう可能性がある。

【0025】

上記の読出し回路２０４の破壊や上記の誤書込みは、製品の出荷検査工程での電気測定中、例えばアンチヒューズ素子Ｃａの健全性確認や、読出し回路の動作確認中にも発生する可能性がある。

【0026】

図４に比較例としての回路図を示す。電圧生成回路４０１は一般的にトランジスタにより構成されるが、図４は、特に電圧生成回路４０１がＭＯＳトランジスタ２０２により構成される例を示す。ＭＯＳトランジスタＭＰ２０２は書込み時以外にはオフになり、これによりアンチヒューズ素子Ｃａは電源パッドであるＶＨ端子と電気的に切り離される。このような状態において、別途設けられた読出し回路４０４で読取り判定を行う等の別の動作が行われる。ここでＭＯＳトランジスタＭＰ２０２は電源・グランド電圧が安定的な環境下では正常にオフ状態を維持することが可能である。しかし静電気放電や雷サージなどにより外部から高周波ノイズやサージ電圧がＶＨ端子に侵入すると、それらはＭＯＳトランジスタＭＰ２０２に形成された寄生容量Ｃｐ２０１等によってＭＯＳトランジスタＭＰ２０２を透過して、配線Ｚまで到達することがある。特に読取り動作にサージ電圧が配線Ｚまで侵入した場合には読出し回路４０４の破壊やアンチヒューズ素子Ｃａへの誤書込みが発生する可能性がある。

【0027】

そこで本実施形態では図１に示すように、サージ電圧などのノイズ電圧が侵入するＶＨ端子近傍にノイズ検知回路１０２を接続する。そして、アンチヒューズ素子Ｃａをノイズ電圧から保護するために配線Ａにノイズ放電スイッチとして機能するトランジスタＭＮＤ２（以下、ノイズ放電スイッチＭＮＤ２ともいう。）を接続してノイズ対策を行う。つまり、ノイズ放電スイッチＭＮＤ２の第１の接続端子を配線Ａにおいて電圧生成回路１０１の出力端子と端子ＡＡとの間にある中間ノードＣＣに接続し、第２の接続端子をグランドＧＮＤに接続することによりノイズ対策を行う。この構成において、ノイズ検知回路１０２はＶＨ端子から侵入したノイズ電圧を検出して、検知信号Ｖｇｎ１を出力する。ノイズ放電スイッチＭＮＤ２は検知信号Ｖｇｎ１を受けてオンになる。これによりノイズ放電スイッチＭＮＤ２は、検知信号Ｖｇｎ１によりノイズ電流を放電することが可能化される。これにより、ノイズ放電スイッチＭＮＤ２は、配線Ａに侵入するノイズ電流をグランドＧＮＤへと放電する。これによりサージ電圧がアンチヒューズ素子Ｃａに到達する前に、配線Ａの電圧上昇を抑えることができる。

【0028】

なお、ＧＮＤ電位は、図１から図３に示すような回路を搭載した基板におけるＧＮＤ電位である。後述するようにインクジェット記録素子基板にこのような回路を搭載する場合には、ＧＮＤ電位は、インクジェット記録素子基板におけるＧＮＤ電位である。基板のＧＮＤ配線は、通常は、基板が搭載されている装置（後述するインクジェット記録素子基板に対しては画像形成装置や複合機）の筐体に直接的に又は他の基板を介して電気的に接続される。また、筐体はアース線を介して大地に接地される。従って、導通状態となったノイズ放電スイッチＭＮＤ２を介して端子ＣＣから基板のＧＮＤに流れ込んだ電流は、装置の筐体を介して大地まで放出される。なお、大地の電位を基準としたときの筐体の電位は、ゼロボルトであるとは限らない。また、大地の電位を基準としたときの基板のＧＮＤ電位も筐体の電位を基準としたときの基板のＧＮＤ電位も、ゼロボルトであるとは限らない。書込み電圧は、基板のＧＮＤ電位を基準としたものである。図１から図３に示す回路は１つの半導体装置に設けられていてもよく、複数の半導体装置に跨って設けられてもよいが、いずれにしても全ての半導体装置は、基板に接地される。但し、筐体に生ずるノイズを考慮して、基板のＧＮＤを筐体に接続しなくてもよい。このような場合には、例えば、基板のＧＮＤに大きな容量を持たせ、ここにノイズ電流が吸収されるようにしてもよい。

【0029】

図２の回路図をもとに、より詳細な電圧波形を図５の例にて説明する。ＶＨ端子に印加されるノイズ電圧をＶＨ波形に示す。書込み用電圧としての電圧が供給されるＶＨ端子には定常状態においては高電圧（例えば３２Ｖ）が印加される。情報読出し時には電圧生成回路１０１の高耐圧トランジスタＭＰＤ１がオフ状態であるため、配線Ｃの電圧値は電源電圧ＶＤＤ又はアンチヒューズ素子Ｃａの読出し電圧値と等しくなる。

【0030】

ここで仮にＶＨ端子に数十ＭＨｚ、６０Ｖピークのノイズ電圧が印加されると、高周波成分は寄生容量Ｃｐを介して配線Ｃまで伝達される。特に本実施形態のノイズ対策回路がない場合は、図５において破線のＶＣ波形で示すように配線Ｃの電圧は１５Ｖの電圧まで達する可能性がある。アンチヒューズ素子Ｃａの絶縁膜破壊電圧が１０Ｖであるならば、アンチヒューズ素子Ｃａは書き込みされる。

【0031】

その一方で本実施形態のノイズ対策回路がある場合、ノイズ検知回路１０２内のノイズ検知容量Ｃｎ１は、電源電圧ＶＤＤを阻止するが、ノイズ電圧の高周波成分を透過させる。これにより、ノイズ放電スイッチとして機能するトランジスタＭＮＤ２のゲートに供給されるノイズ検知信号Ｖｇｎ２は、図５においてＶｇｎ２波形に示すように上昇する。つまり、トランジスタＭＮＤ２のゲート電圧は上昇する。ここでノイズ検知信号Ｖｇｎ２がノイズ放電スイッチＭＮＤ２のオンしきい値電圧（Ｖｔｈ）を超えているＭＮＤ２オン期間においてノイズ放電スイッチＭＮＤ２はオンになる。これにより配線Ｃに流れ込んできたサージ電流をノイズ放電スイッチＭＮＤ２を経由してグランドＧＮＤに放電させることができる。

【0032】

そのため図５において実線のＶＣ波形で示すように配線Ｃの電圧上昇を抑えることで、配線Ｃの電圧をアンチヒューズ素子Ｃａの絶縁膜破壊電圧１０Ｖ以下に保つことができる。従って、ＶＨ端子から侵入するノイズ電圧によりアンチヒューズ素子Ｃａの誤書込みが生ずることを防止することが可能となる。なおノイズ検知容量Ｃｎ１とノイズ放電スイッチＭＮＤ２は、通常使用時の高電圧（例えば３２Ｖ）やノイズ電圧が印加されても、素子破壊しないように高耐圧容量と高耐圧トランジスタで構成する必要がある。またノイズ検知回路１０２は、ノイズが侵入しない状態、即ちＶＨ端子の電圧が安定している定常状態、においてノイズ放電スイッチＭＮＤ２がオンにならないようにプルダウン抵抗Ｒｎ１を備える。また図示しないがノイズ電圧によって素子が破壊されないように一般的に保護素子として用いられる保護ダイオードをＶＨ端子－ＧＮＤ間に接続することが好ましい。ノイズ検知回路１０２は、ノイズ検知容量Ｃｎ１とプルダウン抵抗Ｒｎ１により構成され、ＶＨ端子から供給された電源の直流電圧を阻止し、ノイズを透過させる高域通過フィルタであると捉えることもできる。

【0033】

ここで、図３に示すように、アンチヒューズ素子Ｃａに対して抵抗素子Ｒｐを並列接続することが好ましい。抵抗素子Ｒｐがないならば、配線Ｄに書込み電圧が印加された際に書込み制御スイッチＭＮＤ１がオフ状態であるにもかかわらず、アンチヒューズ素子Ｃａの両端に高い電圧が印加され、アンチヒューズ素子Ｃａに対して書込みが行われることがありえる。アンチヒューズ素子Ｃａに対して抵抗素子Ｒｐを並列接続することによりこれを防止することができている。

【0034】

次に、図３に示すアンチヒューズ素子Ｃａ、抵抗素子Ｒｐ、及びトランジスタＭＮＤ１の断面構造の具体例を図６に示す。半導体基板６１０において、Ｐ型シリコン基板６００上に、Ｐウエル領域６０１とＮウエル領域６０２ａ、６０２ｂ、及び６０２ｃが形成されている。Ｐウエル領域６０１は、ロジック回路を構成するＮＭＯＳトランジスタのＰウエルと同じ工程で形成することができる。また、Ｎウエル領域６０２ａ、６０２ｂ、及び６０２ｃは、ロジック回路を構成するＰＭＯＳトランジスタのＮウエルと同じ工程で形成することができる。

【0035】

なお、Ｐ型シリコン基板６００に対するＮウエル領域の不純物濃度は、Ｎウエル領域６０２ａ、６０２ｂ、及び６０２ｃとＰ型シリコン基板６００とのブレイクダウン電圧が、高電圧になったときのＶＩＤ端子の電圧より高くなる濃度となっている。また、Ｐウエル領域６０１とＮウエル領域６０２ａ、６０２ｂ、及び６０２ｃの不純物濃度は、Ｐウエル領域６０１とＮウエル領域６０２ａ、６０２ｂとのブレイクダウン電圧が、高電圧になったときのＶＩＤ端子の電圧より高くなる濃度となっている。

【0036】

Ｐウエル領域６０１及びＮウエル領域６０２ａ、６０２ｂ、及び６０２ｃに、フィールド酸化膜６０３、高濃度のＮ型拡散領域６０６ａ～６０６ｅ、及び高濃度Ｐ型拡散領域６０７が形成されている。フィールド酸化膜６０３は、例えばＬＯＣＯＳ(Local Oxidation of Silicon)法で形成することができる。

【0037】

高耐圧ＮＭＯＳトランジスタであるトランジスタＭＮＤ１の構成を説明する。ゲート電極６０５ａは、ゲート絶縁膜６０４を介して、隣接するＰウエル領域６０１とＮウエル領域６０２ａの上に配置される。Ｐウエル領域６０１とゲート電極６０５ａの重なる領域がチャネル形成領域となる。

【0038】

高濃度のＮ型拡散領域６０６ａはトランジスタＭＮＤ１のソースであって、高濃度Ｐ型拡散領域６０７はバックゲート電極である。Ｎウエル領域６０２ａは、ドレインの電界緩和領域として、ゲート電極６０５ａの下部まで延在している部分を有する。Ｎウエル領域６０２ａ内に形成された高濃度のＮ型拡散領域６０６ｂが、トランジスタＭＮＤ１のドレイン電極となる。

【0039】

更に、ゲート電極６０５ａのドレイン側は、Ｎウエル領域６０２内に形成されたフィールド酸化膜６０３上に乗り上げた構造、所謂、ＬＯＣＯＳオフセット構造を有している。これにより、トランジスタＭＮＤ１がオフ状態、すなわち、ゲート電極の電圧がＧＮＤ電位で、ドレイン電極の電圧が、高電圧になったときのＶＩＤ端子の電圧まで上昇しても、ゲート－ドレイン耐圧が確保できる。

【0040】

次に、アンチヒューズ素子Ｃａの構造を説明する。アンチヒューズ素子Ｃａは、上部電極、下部電極、及びその間の絶縁層を有する。たとえば、Ｎウエル領域６０２ｂの上にゲート絶縁膜６０４を介して設けられた電極６０５ｂが、アンチヒューズ素子Ｃａの上部電極として機能する。また、Ｎウエル領域６０２ｂにおいて、高濃度のＮ型拡散領域６０６ｃに接続され、半導体基板６１０のトランジスタＭＮＤ１等の素子が配される面に対する平面視で、上部電極と重複する部分が、下部電極として機能する。なお、トランジスタＭＮＤ１、アンチヒューズ素子Ｃａ、及び抵抗素子Ｒｐ等の素子が配される面に対する平面視とは、例えば、トランジスタＭＮＤ１のチャネル形成領域の表面に対する平面視である。

【0041】

図６では、Ｎウエル領域６０２ｂの、平面視において上部電極と重ならない領域のみに高濃度のＮ型拡散領域６０６ｃが形成されているが、高濃度のＮ型拡散領域６０６ｃはこれに限定されない。例えば、上部電極と重複する部分の一部、又は重複する部分全域に高濃度のＮ型拡散領域６０６ｃが形成されている工程としてもよい。平面視において上部電極と重なる領域に高濃度のＮ型拡散領域６０６ｃも形成されている場合には、高濃度のＮ型拡散領域６０６ｃの重複部分もアンチヒューズ素子Ｃａの下部電極として機能する。

【0042】

更に図６では、アンチヒューズ素子Ｃａの下部電極がトランジスタＭＮＤ１のドレインに接続されているが、上部電極が第３のトランジスタＭＮＤ１のドレインに接続され、下部電極が高電圧（図１に示す第１端子ＡＡ）に接続されていてもよい。

【0043】

ゲート絶縁膜６０４は、ロジック回路を構成するトランジスタＭＰ１及びトランジスタＭＮ１のゲート絶縁膜の形成工程で形成することができ、例えば酸化膜で形成することができる。また、電極６０５ａ、６０５ｂは、例えばポリシリコン層とすることができる。ポリシリコン層、高濃度のＮ型拡散領域６０６ａ～６０６ｃ、及び、高濃度Ｐ型拡散領域６０７は、低耐圧ロジック回路を構成するトランジスタＭＰ１及びトランジスタＭＮ１の、各要素の形成工程と同じ工程で形成することができる。

【0044】

このようにアンチヒューズ素子ＣａはＭＯＳ構造を有する容量素子であり、アンチヒューズ素子Ｃａへの書込みを制御するトランジスタがＭＯＳトランジスタである。よって、アンチヒューズ素子Ｃａとトランジスタを同じ工程で形成することができるため、少ない工程数で安価に半導体装置を形成することができる。

【0045】

高濃度のＰ型拡散領域６０７、Ｎ型拡散領域６０６ａ～６０６ｅ、及びフィールド酸化膜６０３上には複数のコンタクト部６０８が設けられた絶縁膜が設けられ、絶縁膜上には、導電層６０９ａ～６０９ｅが設けられている。導電層６０９ａ～６０９ｅは、例えばアルミ等の金属から形成することができる。なお、導電層６０９ａ～６０９ｅと各電極、配線は、電気的に接続されていれば、その製造手法、材料、及び構造は限定されない。

【0046】

図６では、アンチヒューズ素子Ｃａとして、下部電極及び上部電極がＮウエル領域とポリシリコンで形成される容量素子を例として示しているが、アンチヒューズ素子Ｃａはこの構造に限定されず、例えばＰＭＯＳトランジスタを用いた容量素子であってもよい。アンチヒューズ素子Ｃａの下部電極及び上部電極の一方が一方の端子、他方が他方の端子として機能する。

【0047】

抵抗素子Ｒｐは、拡散抵抗であり、半導体基板６１０内の半導体領域である、Ｎウエル領域６０２ｃを有し、６０９ｄ及び６０９ｅの導電層に、それぞれ高濃度のＮ型拡散領域６０６ｄ及び６０６ｅを介して接続される。抵抗素子Ｒｐはこの構造に限定されない。例えば、導電層による抵抗体、ポリシリコンによる抵抗体が、抵抗素子Ｒｐとして用いられてもよい。

【0048】

絶縁膜は、トランジスタＭＮＤ１や抵抗素子Ｒｐ等を覆うように半導体基板６１０上に形成された絶縁体層であり、例えば酸化シリコンからなる。また絶縁体層は、これに限定されず、窒化シリコンや炭化シリコンからなっていてもよく、これらの積層や混合物層でもよい。

【0049】

導電層６０９ａは、コンタクト部６０８を介してトランジスタＭＮＤ１のソースとバックゲートに接続されており、接地電位が与えられる。導電層６０９ｂは、コンタクト部６０８を介してトランジスタＭＮＤ１のドレイン電極とアンチヒューズ素子Ｃａの下部電極に接続されている。導電層６０９ｃは、コンタクト部６０８を介してアンチヒューズ素子Ｃａの上部電極に接続され、不図示の部分で図１に示す第１端子ＡＡに接続されている。導電層６０９ｃは、書込み時には、第１端子ＡＡを介して高電圧（例えば３２Ｖ）が印加される。導電層６０９ｄは導電層６０９ｃと接続され（不図示）、導電層６０９ｅは導電層６０９ｂと接続される（図示しない）。

【0050】

＜第２実施形態＞
本実施形態ではノイズ放電スイッチをより安定的に駆動することで、効率よくノイズ電流をグランドＧＮＤへ放電するノイズ検知回路３０２を図３に示す。ノイズ検知回路３０２はノイズ検知容量Ｃｎ２の信号をトランジスタＭＮ２で受ける。本実施形態では、ロジック電源電圧ＶＤＤをプルアップ抵抗Ｒｎ３とトランジスタＭＮ２とで分圧した信号Ｖｇｎ４を論理反転素子ＩＮＶ１により論理反転した信号Ｖｇｎ５に応じてノイズ放電スイッチＭＮＤ４を駆動する構成が採られている。詳細な電圧波形を図７にて説明する。ＶＨ波形は、高電圧（３２Ｖ）にノイズ電圧が重畳された波形であり、ノイズ発生時にはこのような波形の電圧がＶＨ端子に供給される。情報読出し時には電圧生成回路１０１の高耐圧トランジスタＭＰＤ１はオフ状態であるため、配線Ｄの電圧値は電源電圧ＶＤＤもしくはアンチヒューズ素子Ｃａの読出し電圧値と等しくなる。ここで仮にＶＨ端子に高電圧に加えて数十ＭＨｚ、６０Ｖピークのノイズ電圧が印加されると、ノイズ電圧の高周波成分は寄生容量Ｃｐを介して配線Ｄに伝達される。本実施形態のノイズ対策回路（ノイズ検知回路３０２及びノイズ放電スイッチＭＮＤ４）がない場合は、図７において破線のＶＤ波形で示すように配線Ｄの電圧は１５Ｖまで達する可能性がある。その一方で本実施形態のノイズ対策回路がある場合、ノイズ検知回路３０２内のノイズ検知容量Ｃｎ２は、電源電圧ＶＤＤを阻止するが、ノイズ電圧の高周波成分を透過させる。これにより、トランジスタＭＮ２のゲートに供給されるノイズ検知信号Ｖｇｎ３は、図７においてＶｇｎ３波形に示すように上昇する。つまり、トランジスタＭＮ２のゲート電圧は上昇する。ここでノイズ検知信号Ｖｇｎ３の電圧がトランジスタＭＮ２のオンしきい値電圧（Ｖｔｈ）を超えているトランジスタＭＮ２オン期間においてトランジスタＭＮ２はオンになる。トランジスタＭＮ２がオンになると論理反転素子ＩＮＶ１の入力端子の信号Ｖｇｎ４は０Ｖになる。このため、論理反転素子ＩＮＶ１の出力信号である信号Ｖｇｎ５の電圧、即ちノイズ放電スイッチＭＮＤ４のゲート電圧はオン電圧（＝電源電圧ＶＤＤ）になる。これにより配線Ｄに流れ込んできたノイズ電流をノイズ放電スイッチＭＮＤ４を経由してグランドＧＮＤに放電させることができる。

【0051】

ノイズ電圧は、ピーク値に達してから立ち下がる。これに従って、ノイズ検知信号Ｖｇｎ３も立ち下がり、続けてトランジスタＭＮ２はオンからオフに切り替わる。しかし、論理反転素子ＩＮＶ１の入力端子には、プルアップ抵抗Ｒｎ３と、論理反転素子ＩＮＶ１のゲートに付加した容量Ｃｉｎｖによって決まる時定数τ＝Ｒｎ３×Ｃｉｎｖの低域通過フィルタが形成されている。従って、論理反転素子ＩＮＶ１の入力信号Ｖｇｎ４の電圧が０Ｖから電源電圧ＶＤＤへと遷移するまでには時定数τに比例した時間を要する。論理反転素子ＩＮＶ１が出力する信号Ｖｇｎ５の論理反転には論理反転素子ＩＮＶ１の入力信号Ｖｇｎ４の電圧がしきい値電圧（電源電圧ＶＤＤ電圧の約１／２）を超える必要がある。このため、ノイズ放電スイッチＭＮＤ４は、信号Ｖｎｇ４の電圧がしきい値電圧を超えない期間（ＭＮＤ４オン期間）はオン状態であり、ノイズ電流をグランドＧＮＤへ流し続けることができる。

【0052】

例としてＲｎ３＝１００ｋΩ、Ｃｉｎｖ＝１ｐＦとすると時定数τ＝１μｓｅｃとなり、信号Ｖｇｎ４の電圧が０Ｖからしきい値電圧になるまでの時間は約０．７μｓｅｃになる。従って、信号Ｖｇｎ４の電圧の上昇が開始してからも０．７μｓｅｃの間は、ノイズ放電スイッチＭＮＤ４はノイズ電流の放電を継続することができる。

【0053】

従って、トランジスタＭＮ２、プルアップ抵抗Ｒｎ３、容量Ｃｉｎｖは、ノイズがピーク値付近の電圧を維持している期間を長くする波形整形部として機能する。また、図７を参照すると、論理反転素子ＩＮＶ１の入力信号Ｖｎｇ４のレベルが反転しきい値（ＶＤＤ×１／２）以下である期間においては、論理反転素子ＩＮＶ１の出力はＨＩＧＨの論理レベルを有する。そして、ＨＩＧＨの論理レベルに対応する電圧は、トランジスタＭＮＤ４をオンにさせる電圧である。従って、トランジスタＭＮ２、プルアップ抵抗Ｒｎ３、容量Ｃｉｎｖ、及び論理反転素子ＩＮＶ１は、全体としてみると、ノイズがピーク値を維持している期間を長くする波形整形部或いは単安定マルチ・バイブレータとして機能していることになる。また、特に、この波形整形部は、ノイズが続けてピーク値を持つ場合には、ピーク値を持つたびに、それを起点としてノイズがピーク値を維持している期間を更新する。従って、トランジスタＭＮ２、プルアップ抵抗Ｒｎ３、容量Ｃｉｎｖ、及び論理反転素子ＩＮＶ１は、全体としてみると、ノイズのピークパルスをトリガとするリトリガブル単安定マルチ・バイブレータとして機能するともいえる。又は、トランジスタＭＮ２、プルアップ抵抗Ｒｎ３、容量Ｃｉｎｖ、及び論理反転素子ＩＮＶ１は、全体としてみると、ノイズのパルス幅を広げるパルス幅拡張回路として機能するともいえる。また、ノイズがピーク値を持つたびに、ノイズのパルス幅を広げるのでリトリガブルなパルス幅拡張回路として機能するともいえる。ノイズ放電スイッチＭＮＤ４は、パルス幅拡張回路によりパルス幅が広げられている期間をノイズ検知回路３０２がノイズを検知している期間として配線からノイズ電流を放電することを可能化する。

【0054】

また本回路構成においてはノイズ放電スイッチＭＮＤ４を駆動しているあいだは常に信号Ｖｇｎ５の電圧を電源電圧ＶＤＤに保つことができるため、第１実施形態のノイズ検知回路１０２と比較してよりトランジスタの電流駆動能力を高いまま維持できる。つまり、図７に示すように、ノイズ電圧が短期間に複数のピークを有する場合、ピーク間で放電が休止することを防止することができる。そのためより効率よくグランドＧＮＤへノイズ電流を流すことが可能となる。そのため図７において実線のＶＤ波形で示すように配線Ｄの電圧上昇を抑えることができる。従って、配線Ｄの電圧をアンチヒューズ素子Ｃａの絶縁膜破壊電圧１０Ｖ以下に保つことができ、ＶＨ端子から侵入するノイズ電圧によりアンチヒューズ素子Ｃａへの誤書込みが発生することを防止することが可能となる。

【0055】

更にノイズ検知回路３０２がノイズを検知し、ノイズ放電スイッチＭＮＤ４がオンになる時刻までの間に、ノイズ電圧が電圧生成回路１０１を透過し、配線Ｄへと到達してしまう可能性がある。これを避けるために本実形態では図３に示すように、電圧生成回路１０１の出力端子と中間ノードＣＣとの間にノイズ遅延用抵抗素子Ｒｄを挿入している。ここで、中間ノードＣＣは、配線Ｄにおいて電圧生成回路１０１の出力端子と端子ＡＡとの間にある。また、ノイズ放電スイッチＭＮＤ４は、第１の接続端子が中間ノードＣＣに接続され、第２の接続端子がグランドＧＮＤに接続されている。このような構成により、図７のＶＤ波形に示すように配線Ｄに侵入するノイズを遅延させ、ＶＤの電圧が上昇する前にノイズ放電スイッチＭＮＤ４をオンにさせることができる。アンチヒューズ素子Ｃａに書込みを行う際にノイズ遅延用抵抗素子Ｒｄにより電圧降下したり、ノイズ遅延用抵抗素子Ｒｄにより書込み電流が制限されたりすることを避けるために、ノイズ遅延用抵抗素子Ｒｄの抵抗値を例えば数十Ω程度に小さくする。このためには、例えば、ノイズ遅延用抵抗素子Ｒｄを抵抗値が小さなポリシリコン層に形成したり、高濃度のＮ型拡散により形成すればよい。

【0056】

図８に本実施形態のノイズ対策回路をインクジェット記録素子基板に搭載した回路構成を示す。インクジェット記録素子基板は、複数の記録素子モジュール８０１と複数のメモリモジュール８０２を含む。各記録素子モジュール８０１は、電源ＶｈｅａｔとグランドＧＮＤの間において直列接続された記録素子ＲｈとトランジスタＭＮＤ８０を含む。各メモリモジュール８０２は、メモリ部３０３を含む。記録素子Ｒｈとは、インクジェット記録ヘッドに備わる圧力室にあるインクを加熱するためのヒータであってもよいし、圧力室にあるインクを駆動するための圧電素子であってもよい。インクジェット記録素子基板に複数のアンチヒューズ素子Ｃａが備わることになるが、複数のアンチヒューズ素子には、例えば、インクジェット記録素子基板に対応付けられた情報が書き込まれる。

【0057】

選択回路８０３は、記録素子Ｒｈ及びアンチヒューズ素子Ｃａの何れか一方を選択するための機能選択信号８０５を各記録素子モジュール８０１と各メモリモジュール８０２にある選択用の論理素子に供給する。また、選択回路８０３は、各ビットの選択／非選択を切り替えるためのビット選択信号８０４を各記録素子モジュール８０１と各メモリモジュール８０２にある選択用の論理素子に供給する。

【0058】

図８から明らかなように、ノイズ検知回路１０２は、電圧生成回路１０１が配置されている位置と比較して、外部接続端子であるＶＨ端子から近い位置に配置されている。また、ノイズ検知回路１０２は、アンチヒューズ素子Ｃａが配置されている位置と比較して、外部接続端子であるＶＨ端子から近い位置に配置されている。ノイズ検知回路１０２がノイズを検知した場合、ノイズが電圧生成回路１０１及びノイズ遅延用抵抗素子Ｒｄを経由して中間ノードＣＣに到達する前にノイズ放電スイッチＭＮＤ４はオン状態となる。これによりノイズが記録素子モジュール８０１及びメモリモジュール８０２に侵入することを防止することができる。

【0059】

図９に本実施形態のノイズ対策回路をインクジェット記録素子基板９０１に配置した例を示す。メモリモジュール８０２は記録素子モジュール８０１が配列される方向に並列して配列され、それら配列の両端に外部接続端子９０３ａ配列群、９０３ｂ配列群が配置される。ノイズ検知回路１０２やノイズ放電スイッチＭＮＤ４、電圧生成回路１０１は外部接続端子９０３ａ配列群と記録素子モジュール８０１配列群との間の領域に配置される。ノイズ検知回路１０２は高感度に応答性良くノイズ電圧を検出できるように、ＶＨ端子に隣接して配置するのが好ましい。また選択回路８０３は外部接続端子９０３ｂ配列群と記録素子モジュール８０１配列群との間の領域に配置される。図９に従って配置することによってインクジェット記録素子基板の外形やインク供給口９０２との対称性を可能な限り維持し、かつ基板内の配線接続の領域をより小さく収めることができる。

【0060】

＜第３実施形態＞
本実施形態では、上記実施の形態で示した電圧生成回路を複数配置した場合の例を示す。図１０は本実施形態にかかる半導体装置の回路構成であり、半導体装置はアンチヒューズ素子Ｃａ、並列抵抗素子Ｒｐ、トランジスタＭＮＤ１、論理反転回路ＭＰ１、ＭＮ１を含む組であるメモリ部３０３を複数有する。配線Ｅ、配線Ｆは互いに電気的に分離され、各々の配線毎に、各々の電圧生成回路１０１Ａ、１０１Ｂと、各々のノイズ放電スイッチＭＮＤ４１、ＭＮＤ４２と、読出し回路２０４との接続スイッチＭＮＤ３１、ＭＮＤ３２とを有する。従って、電圧生成回路１０１Ａ及びノイズ放電スイッチＭＮＤ４１の組に対して、メモリ部３０３が複数備わり、電圧生成回路１０１Ａ、１０１Ｂ及びノイズ放電スイッチＭＮＤ４２の組に対しても、メモリ部３０３が複数備わる。

【0061】

また、１つのノイズ検知回路１０２に対して、電圧生成回路１０１Ａ、ノイズ放電スイッチＭＮＤ４１の組と、電圧生成回路１０１Ａ、１０１Ｂ、ノイズ放電スイッチＭＮＤ４２の組が備わる。ノイズ検知回路１０２の出力信号であるノイズ検知信号Ｖｇｎ５は、ノイズ放電スイッチＭＮＤ４１、ＭＮＤ４２のそれぞれのゲートに接続される。ノイズ検知された際には、各々配線Ｅ、配線Ｆに侵入したノイズ電圧は、ノイズ検知信号Ｖｇｎ５を受け取ったノイズ放電スイッチＭＮＤ４１、ＭＮＤ４２が各々オンになることによって、ノイズ電流をグランドＧＮＤへと放電する。

【0062】

本実施形態では説明のため、半導体装置が電圧生成回路を２つ有する例を示したが、単一期間内のアンチヒューズ素子Ｃａの書込みビット数を更に増やしたい場合は、より多くの電圧生成回路を有してもよい。同様に単一期間内のアンチヒューズ素子Ｃａの読出しビット数を更に増やしたい場合は、複数の読出し回路を有してもよい。本実施形態の構成により、ＶＨ端子から侵入するノイズ電圧からアンチヒューズ素子Ｃａの誤書込みを防止することが可能となる。

【0063】

＜その他の実施形態＞
アンチヒューズ素子ＣａとトランジスタＭＮＤ１を入れ替えてもよい。この場合、トランジスタＭＮＤ１のソースドレイン間の電圧を第１書込み制御信号Ｓｉｇ１の論理レベルに応じて制御することにより、トランジスタＭＮＤ１のＯＮ／ＯＦＦを切り替える回路を設ければよい。

【0064】

上記の実施形態では、第２端子ＢＢ、トランジスタＭＮＤ２のソース、トランジスタＭＮ１のソースはグランドＧＮＤに接続されているが、一定の電位をもった電源に接続されていてもよい。

【0065】

上記の実施形態におけるノイズ遅延用抵抗素子Ｒｄを他の遅延素子に変更してもよい。

【0066】

上記の実施形態では、第２端子ＢＢはグランドＧＮＤに接続されているが、グランドＧＮＤに接続されないように変更してもよい。例えば、グランドＧＮＤと第２端子ＢＢの間に何かしらの回路が挿入されていてもよい。この変更に伴い、必要に応じて、トランジスタＮＰ１とＭＮ１により構成される論理反転回路を変更してもよい。

【0067】

上記に実施形態では、アンチヒューズ素子を特性可変素子の一例として取り上げて説明をしたが、本開示ではアンチヒューズ素子はこれに限られない。書込みにより書込み前と比較して何かしらの電気的特性が変化する特性可変素子が本開示に含まれる。例えば、書込みにより書込み前より抵抗値が高くなるような素子、書込みにより電気的インピーダンスが変化する特性可変素子が本開示に含まれる。

【0068】

上記の実施形態では、ノイズ対策回路をアンチヒューズ素子をサージ電圧などのノイズ電圧から保護するために利用する構成の説明をした。しかし、本開示は、これに限られず、ノイズ対策回路を他の素子や回路をサージ電圧などのノイズ電圧から保護する構成も含む。

【0069】

＜本開示の技術的特徴＞本開示は、以下の構成を含む。

【0070】

［構成１］
所定の電圧以上の電圧が印加されたときに電気的特性が変化する特性可変素子と、
前記特性可変素子への書込みを制御するための第１書込み制御信号に基づいて、導通状態又は非導通状態が切り替わる書込み制御スイッチと、
電源及び前記特性可変素子への書込みを制御するための第２書込み制御信号に基づいて、書込み電圧を出力端子から出力する電圧生成回路と、
を備え、
前記書込み電圧が前記電圧生成回路の前記出力端子から出力され、前記書込み制御スイッチが導通状態であるときに、前記特性可変素子に前記所定の電圧以上の電圧が印加されることにより前記特性可変素子の電気的特性が変化する半導体装置であって、
前記特性可変素子に前記所定の電圧以上の電圧を印加するために用いられる配線と、
前記電源のノイズを検知するノイズ検知回路と、
前記ノイズ検知回路が前記電源のノイズを検知した時に前記配線からノイズ電流を放電することを可能化するノイズ放電スイッチと、
を更に備える半導体装置。

【0071】

［構成２］
前記特性可変素子と前記書込み制御スイッチとは、第１端子と第２端子との間において直列に配置され、
前記電圧生成回路の前記出力端子と前記第１端子は、前記配線を介して相互に接続され、
前記第２端子の電位とは、前記書込み電圧が前記電圧生成回路の前記出力端子から出力され、前記書込み制御スイッチが導通状態であるときに、前記特性可変素子に前記所定の電圧以上の電圧が印加されるような電位である、
構成１に記載の半導体装置。

【0072】

［構成３］
前記第２端子は、接地されている、
構成２に記載の半導体装置。

【0073】

［構成４］
前記ノイズ放電スイッチは、前記ノイズ検知回路が前記電源のノイズを検知したときに前記配線において前記電圧生成回路の出力端子と前記第１端子との間にある中間ノードからノイズ電流が放電することを可能化するように配置され、
前記電圧生成回路の出力端子と前記中間ノードとの間に配置され、ノイズを遅延させる遅延素子を更に備える、
構成２又は３に記載の半導体装置。

【0074】

［構成５］
前記遅延素子は、抵抗素子である、
構成４に記載の半導体装置。

【0075】

［構成６］
前記ノイズ放電スイッチは、前記ノイズ検知回路が前記電源のノイズを検知した時に前記配線を接地する、
構成１乃至５の何れか１に記載の半導体装置。

【0076】

［構成７］
前記特性可変素子に並列に接続された抵抗素子を更に備える、
構成１乃至６の何れか１に記載の半導体装置。

【0077】

［構成８］
前記抵抗素子は拡散抵抗である、
構成７に記載の半導体装置。

【0078】

［構成９］
前記特性可変素子の電気的特性を読み出す読出し回路を更に備える、
構成１乃至８の何れか１に記載の半導体装置。

【0079】

［構成１０］
前記読出し回路は、
電流を発生する電流源と、
比較器と、
を備え、
前記特性可変素子に前記電流を流したときの前記配線の電圧を前記比較器により基準電圧と比較する、
構成９に記載の半導体装置。

【0080】

［構成１１］
前記電圧生成回路及び前記読出し回路は排他的に前記配線に電気的に接続される、
構成９又は１０に記載の半導体装置。

【0081】

［構成１２］
前記特性可変素子は、前記所定の電圧以上の電圧が印加されると抵抗値が変化するアンチヒューズ素子である、
請求項１乃至１１の何れか１に記載の半導体装置。

【0082】

［構成１３］
前記ノイズ検知回路は、前記電源の直流電圧を阻止し、ノイズを透過させる高域通過フィルタを備える、
構成１乃至１２の何れか１に記載の半導体装置。

【0083】

［構成１４］
前記ノイズ検知回路は、ノイズのパルス幅を広げるパルス幅拡張回路を備え、
前記ノイズ放電スイッチは、前記パルス幅拡張回路によりパルス幅が広げられている期間を前記ノイズ検知回路がノイズを検知している期間として前記配線からノイズ電流を放電することを可能化する、
請求項１乃至１３の何れか１に記載の半導体装置。

【0084】

［構成１５］
前記電圧生成回路はＰ型の高耐圧トランジスタにより構成される、
構成１乃至１４の何れか１に記載の半導体装置。

【0085】

［構成１６］
前記電源は、外部接続端子から供給され、
前記ノイズ検知回路は、前記電圧生成回路が配置されている位置と前記特性可変素子が配置されている位置の何れよりも前記外部接続端子から近い位置に配置されている、
構成１乃至１５の何れか１に記載の半導体装置。

【0086】

［構成１７］
１組の前記電圧生成回路、前記ノイズ検知回路、及び前記ノイズ放電スイッチに対して、前記特性可変素子と前記書込み制御スイッチの組が複数備わる、
構成１乃至１６の何れか１に記載の半導体装置。

【0087】

［構成１８］
１つの前記ノイズ検知回路に対して、前記電圧生成回路及び前記ノイズ放電スイッチの組が複数備わり、
前記電圧生成回路及び前記ノイズ放電スイッチの各組に対して、前記特性可変素子と前記書込み制御スイッチの組が複数備わる、
構成１乃至１６の何れか１に記載の半導体装置。

【0088】

［構成１９］
構成１乃至１８の何れか１項に記載の半導体装置を有するインクジェット記録素子基板。

【符号の説明】

【0089】

１０１ 電圧生成回路
１０２ ノイズ検知回路
９０１ インクジェット記録素子基板
ＭＮＤ２、ＭＮＤ４ ノイズ放電スイッチ
Ｃａ アンチヒューズ素子
ＭＮＤ１ 書込み制御スイッチ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】