特開 2024-173280 ＲＡＭ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024173280

(43)【公開日】2024-12-12

(54)【発明の名称】ＲＡＭ

(51)【国際特許分類】

   G11C 29/02 20060101AFI20241205BHJP

【ＦＩ】

G11C29/02 150

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2023091603

(22)【出願日】2023-06-02

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】井路側 晃輔

【テーマコード（参考）】

5L206

【Ｆターム（参考）】

5L206AA02

5L206AA14

5L206DD45

5L206EE02

(57)【要約】

【課題】センスアンプに電気的に接続されるビット線からメモリセル内のグラウンド電位印加端までの経路の故障検出漏れを抑制することができるＲＡＭを提供する。
【解決手段】ＲＡＭ（１０）は、互いに非同期の第１，２クロック信号の一方に基づく書き込み動作と、前記第１，２クロック信号の他方に基づく読み出し動作とが可能である。前記ＲＡＭは、テスト対象メモリセルを選択する第１選択部（１７１）と、リファレンスメモリセルを選択する第２選択部（１７２）と、前記リファレンスメモリセルに電気的に接続された一対の読み出し用ビット線の一方に印加される第１電圧に対して電圧上昇させたリファレンス電圧を生成するリファレンス電圧生成部（１７３）と、前記テスト対象メモリセルに電気的に接続された一対の読み出し用ビット線の一方に印加される第２電圧と前記リファレンス電圧とを比較する比較部（１７４）と、を備える。
【選択図】図６

【特許請求の範囲】

【請求項1】

第１クロック信号及び前記第１クロック信号とは非同期の第２クロック信号の一方に基づく書き込み動作と、前記第１クロック信号及び前記第２クロック信号の他方に基づく読み出し動作とが可能に構成されたＲＡＭであって、
テスト対象メモリセルを選択するように構成された第１選択部と、
リファレンスメモリセルを選択するように構成された第２選択部と、
前記リファレンスメモリセルに電気的に接続された一対の読み出し用ビット線の一方に印加される第１電圧に対して電圧上昇させたリファレンス電圧を生成するように構成されたリファレンス電圧生成部と、
前記テスト対象メモリセルに電気的に接続された一対の読み出し用ビット線の一方に印加される第２電圧と前記リファレンス電圧とを比較するように構成された比較部と、
を備える、ＲＡＭ。

【請求項2】

前記リファレンス電圧生成部は、抵抗素子である、請求項１に記載のＲＡＭ。

【請求項3】

前記テスト対象メモリセルに電気的に接続された一対の読み出し用ビット線の一方は、切り替え可能である、請求項１に記載のＲＡＭ。

【請求項4】

前記リファレンスメモリセルに電気的に接続された一対の読み出し用ビット線の一方は、切り替え可能である、請求項１に記載のＲＡＭ。

【請求項5】

テストモードにおいて、前記第１選択部と前記比較部とを電気的に接続し、非テストモードにおいて、前記第１選択部と前記比較部とを電気的に遮断するように構成された第１スイッチを備える、請求項１に記載のＲＡＭ。

【請求項6】

テストモードにおいて、前記第２選択部と前記リファレンス電圧生成部及び前記比較部とを電気的に接続し、非テストモードにおいて、前記第２選択部と前記リファレンス電圧生成部及び比較部とを電気的に遮断するように構成された第２スイッチを備える、請求項１に記載のＲＡＭ。

【請求項7】

前記テスト対象メモリセル及び前記リファレンスメモリセルを含むメモリセル群を挟んで、書き込みデータを入力し読み出しデータを出力するように構成された入出力部とは反対側に、前記第１選択部、前記第２選択部、前記リファレンス電圧生成部、及び前記比較部が配置される、請求項１～６のいずれか一項に記載のＲＡＭ。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書中に開示されている発明は、ＲＡＭ（Random Access Memory）に関し、より詳細にはデュアルポートＲＡＭ及び２port ＲＡＭを含むマルチポートＲＡＭに関する。

【背景技術】

【0002】

特許文献１で開示されているＲＡＭは、第１メモリセルからのデータ読み出しと、第２メモリセルへのデータ書き込みを、同時又はほぼ同時に行うことができる。このようなＲＡＭは、データの処理を高速に行うことができる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】国際公開第２００７／０１８０４３号（段落０００２）

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１で開示されているＲＡＭにおいて、センスアンプに電気的に接続されるビット線からメモリセル内のグラウンド電位印加端までの経路が故障すると、センスアンプで出力論理の判別が可能な電圧レベル（基準値）にまでビット線をディスチャージできなくなる。このため、センスアンプに電気的に接続されるビット線からメモリセル内のグラウンド電位印加端までの経路の故障は、メモリセルに記憶されているデータの値が誤って読み出される要因になる。

【0005】

しかしながら、センスアンプに電気的に接続されるビット線からメモリセル内のグラウンド電位印加端までの経路の故障は、センスアンプの差動対トランジスタのばらつきによって出荷前の検査で検出できないおそれがある。つまり、センスアンプに電気的に接続されるビット線からメモリセル内のグラウンド電位印加端までの経路が故障しているＲＡＭが市場に流出してしまうおそれがある。

【課題を解決するための手段】

【0006】

本明細書中に開示されているＲＡＭは、第１クロック信号及び前記第１クロック信号とは非同期の第２クロック信号の一方に基づく書き込み動作と、前記第１クロック信号及び前記第２クロック信号の他方に基づく読み出し動作とが可能に構成されている。前記ＲＡＭは、テスト対象メモリセルを選択するように構成された第１選択部と、リファレンスメモリセルを選択するように構成された第２選択部と、前記リファレンスメモリセルに電気的に接続された一対の読み出し用ビット線の一方に印加される第１電圧に対して電圧上昇させたリファレンス電圧を生成するように構成されたリファレンス電圧生成部と、前記テスト対象メモリセルに電気的に接続された一対の読み出し用ビット線の一方に印加される第２電圧と前記リファレンス電圧とを比較するように構成された比較部と、を備える。

【発明の効果】

【0007】

本明細書中に開示されているＲＡＭによれば、センスアンプに電気的に接続されるビット線からメモリセル内のグラウンド電位印加端までの経路の故障検出漏れを抑制することができる。

【図面の簡単な説明】

【0008】

【図1】図１は、２port ＲＡＭの一部を示す図である。

【図2】図２は、２port ＲＡＭの各部電圧波形を示すタイミングチャートである（正常動作時）。

【図3】図３は、電圧ΔＶの確率密度関数を示す図である。

【図4】図４は、２port ＲＡＭの各部電圧波形を示すタイミングチャートである（センスアンプに電気的に接続されるビット線からメモリセル内のグラウンド電位印加端までの経路故障時）。

【図5】図５は、実施形態に係る２port ＲＡＭを示すブロック図である。

【図6】図６は、実施形態に係る２port ＲＡＭの一部を示す図である。

【図7】図７は、ターゲット列セレクタの一構成例を示す図である。

【図8】図８は、アドレスと選択されるビット線との関係を示す図である。

【図9】図９は、選択信号と選択されるビット線との関係を示す図である。

【図10】図１０は、リファレンス列セレクタの一構成例を示す図である。

【図11】図１１は、アドレスと選択されるビット線との関係を示す図である。

【図12】図１２は、テスト信号及び選択信号とモードとの関係を示す図である。

【発明を実施するための形態】

【0009】

本明細書において、ＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタとは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐ型、Ｎ型、又は真性の半導体層」の少なくとも３層からなる電界効果トランジスタをいう。つまり、ＭＯＳ電界効果トランジスタのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。

【0010】

＜２port ＲＡＭの読み出し動作＞
図１及び図２は、２port ＲＡＭの読み出し動作について説明するための図である。

【0011】

図１は、２port ＲＡＭの一部を示す図である。図１には、メモリセル１と、プリチャージ回路２と、センスアンプ３と、読み出し用ビット線ｒｂｉｔ及びｒｂｉｔｂと、書き込み用ビット線ｗｂｉｔ及びｗｂｉｔｂと、読み出し用ワード線ＷＬｒと、書き込み用ワード線ＷＬｗと、アクセストランジスタＱ１～Ｑ４とが図示されている。

【0012】

メモリセル１は、Ｐチャネル型のＭＯＳ電界効果トランジスタＱ１１及びＱ１３と、Ｎチャネル型のＭＯＳ電界効果トランジスタＱ１２及びＱ１４と、によって構成される。

【0013】

プリチャージ回路２は、Ｐチャネル型のＭＯＳ電界効果トランジスタＱ２１～Ｑ２３によって構成される。プリチャージ回路２は、読み出し用ビット線ｒｂｉｔ及びｒｂｉｔｂをプリチャージする。

【0014】

アクセストランジスタＱ１～Ｑ４は、Ｎチャネル型のＭＯＳ電界効果トランジスタである。アクセストランジスタＱ１は、読み出し用アクセストランジスタであり、読み出し用ビット線ｒｂｉｔとメモリセル１（ＭＯＳ電界効果トランジスタＱ１１及びＱ１２の各ドレイン並びにＭＯＳ電界効果トランジスタＱ１３及びＱ１４の各ゲート）とを連結する。アクセストランジスタＱ２は、書き込み用アクセストランジスタであり、書き込み用ビット線ｗｂｉｔとメモリセル１（ＭＯＳ電界効果トランジスタＱ１１及びＱ１２の各ドレイン並びにＭＯＳ電界効果トランジスタＱ１３及びＱ１４の各ゲート）とを連結する。アクセストランジスタＱ３は、読み出し用アクセストランジスタであり、読み出し用ビット線ｒｂｉｔｂとメモリセル１（ＭＯＳ電界効果トランジスタＱ１３及びＱ１４の各ドレイン並びにＭＯＳ電界効果トランジスタＱ１１及びＱ１２の各ゲート）とを連結する。アクセストランジスタＱ４は、書き込み用アクセストランジスタであり、書き込み用ビット線ｗｂｉｔｂとメモリセル１（ＭＯＳ電界効果トランジスタＱ１３及びＱ１４の各ドレイン並びにＭＯＳ電界効果トランジスタＱ１１及びＱ１２の各ゲート）とを連結する。

【0015】

図２は、２port ＲＡＭの読み出し動作時の各部電圧波形を示すタイミングチャートである。なお、図２は、正常動作時のタイミングチャートである。また、図２の前提条件として、メモリセル１においてＭＯＳ電界効果トランジスタＱ１１及びＱ１２の各ドレイン並びにＭＯＳ電界効果トランジスタＱ１３及びＱ１４の各ゲートにＨＩＧＨレベルの電圧が印加され、ＭＯＳ電界効果トランジスタＱ１３及びＱ１４の各ドレイン並びにＭＯＳ電界効果トランジスタＱ１１及びＱ１２の各ゲートにＬＯＷレベルの電圧が印加されている。

【0016】

クロック信号ＣＰｒ（図１において不図示）がＬＯＷレベルからＨＩＧＨレベルに切り替わる第１タイミングＴＭ１において、書き込み動作が開始される。

【0017】

次に、プリチャージ制御信号ＰＲＣｒがＬＯＷレベルからＨＩＧＨレベルに切り替わる第２タイミングＴＭ２において、読み出し用ビット線ｒｂｉｔはＨＩＧＨレベルの電圧Ｖｒｂｉｔが印加されている状態からフローティング状態に切り替わり、読み出し用ビット線ｒｂｉｔｂはＨＩＧＨレベルの電圧Ｖｒｂｉｔｂが印加されている状態からフローティング状態に切り替わる。

【0018】

次に、読み出し用ワード線ＷＬｒに印加される電圧ＶＷＬｒがＬＯＷレベルからＨＩＧＨレベルに切り替わる第３タイミングＴＭ３において、アクセストランジスタＱ１及びＱ３がオフ状態からオン状態に切り替わり、メモリセル１のＬＯＷレベルデータを格納している側の読み出し用ビット線（読み出し用ビット線ｒｂｉｔｂ）がディスチャージされる。

【0019】

次に、読み出し指令ＳＡＥがＬＯＷレベルからＨＩＧＨレベルに切り替わる第４タイミングＴＭ４において、センスアンプ３は非アクティブからアクティブに切り替わり、センスアンプ３による読み出し用ビット線ｒｂｉｔに印加される電圧Ｖｒｂｉｔと読み出し用ビット線ｒｂｉｔｂに印加される電圧Ｖｒｂｉｔｂとの間の電圧差判定が行われ、読み出しデータが確定する。

【0020】

図２に示すように読み出し用ビット線ｒｂｉｔに印加される電圧Ｖｒｂｉｔが読み出し用ビット線ｒｂｉｔｂに印加される電圧Ｖｒｂｉｔｂより大きい場合にはセンスアンプ３から出力される電圧ＶＯＵＴ（読み出しデータ）はＨＩＧＨレベルになる。一方、読み出し用ビット線ｒｂｉｔに印加される電圧Ｖｒｂｉｔが読み出し用ビット線ｒｂｉｔｂに印加される電圧Ｖｒｂｉｔｂより小さい場合にはセンスアンプ３から出力される電圧ＶＯＵＴ（読み出しデータ）はＬＯＷレベルになる。

【0021】

しかしながら、製造ばらつきの影響で実際は、読み出し用ビット線ｒｂｉｔに印加される電圧Ｖｒｂｉｔが読み出し用ビット線ｒｂｉｔｂに印加される電圧Ｖｒｂｉｔｂと電圧ΔＶとの合計値より大きい場合にはセンスアンプ３から出力される電圧ＶＯＵＴ（読み出しデータ）はＨＩＧＨレベルになり、読み出し用ビット線ｒｂｉｔに印加される電圧Ｖｒｂｉｔが読み出し用ビット線ｒｂｉｔｂに印加される電圧Ｖｒｂｉｔｂと電圧ΔＶとの合計値より小さい場合にはセンスアンプ３から出力される電圧ＶＯＵＴ（読み出しデータ）はＬＯＷレベルになる。

【0022】

電圧ΔＶは、製造ばらつきによってビット線間の電圧差（センスアンプ３で検出される電圧差）に影響を及ぼすオフセット電圧値とする。電圧ΔＶの確率密度関数は図３に示すようになっている。電圧ΔＶが正の場合には電圧ＶＯＵＴはＬＯＷレベルになり易く、電圧ΔＶが負の場合には電圧ＶＯＵＴはＨＩＧＨレベルになり易い。ビット線は、ディスチャージされると基準値を下回るように設計されている。基準値は、製造ばらつきによって電圧ＶＯＵＴ（読み出しデータ）が正しい論理から逆転しないように設定される。

【0023】

図４は、２port ＲＡＭの読み出し動作時の各部電圧波形を示すタイミングチャートである。なお、図４は、センスアンプに電気的に接続されるビット線からメモリセル内のグラウンド電位印加端までの経路が故障しているときのタイミングチャートである。また、図４の前提条件として、メモリセル１においてＭＯＳ電界効果トランジスタＱ１１及びＱ１２の各ドレイン並びにＭＯＳ電界効果トランジスタＱ１３及びＱ１４の各ゲートにＨＩＧＨレベルの電圧が印加され、ＭＯＳ電界効果トランジスタＱ１３及びＱ１４の各ドレイン並びにＭＯＳ電界効果トランジスタＱ１１及びＱ１２の各ゲートにＬＯＷレベルの電圧が印加されている。

【0024】

クロック信号ＣＰｒ（図１において不図示）がＬＯＷレベルからＨＩＧＨレベルに切り替わる第１タイミングＴＭ１’において、書き込み動作が開始される。

【0025】

次に、プリチャージ制御信号ＰＲＣｒがＬＯＷレベルからＨＩＧＨレベルに切り替わる第２タイミングＴＭ２’において、読み出し用ビット線ｒｂｉｔはＨＩＧＨレベルの電圧Ｖｒｂｉｔが印加されている状態からフローティング状態に切り替わり、読み出し用ビット線ｒｂｉｔｂはＨＩＧＨレベルの電圧Ｖｒｂｉｔｂが印加されている状態からフローティング状態に切り替わる。

【0026】

次に、読み出し用ワード線ＷＬｒに印加される電圧ＶＷＬｒがＬＯＷレベルからＨＩＧＨレベルに切り替わる第３タイミングＴＭ３’において、アクセストランジスタＱ１及びＱ３がオフ状態からオン状態に切り替わる。しかし、メモリセル１のＬＯＷレベルデータを格納している側の読み出し用ビット線（読み出し用ビット線ｒｂｉｔｂ）からメモリセル１内のグラウンド電位ＶＳＳの印加端までの経路が故障しているため、メモリセル１のＬＯＷレベルデータを格納している側の読み出し用ビット線（読み出し用ビット線ｒｂｉｔｂ）はディスチャージされない。

【0027】

次に、読み出し指令ＳＡＥがＬＯＷレベルからＨＩＧＨレベルに切り替わる第４タイミングＴＭ４’において、センスアンプ３は非アクティブからアクティブに切り替わり、センスアンプ３による読み出し用ビット線ｒｂｉｔに印加される電圧Ｖｒｂｉｔと読み出し用ビット線ｒｂｉｔｂに印加される電圧Ｖｒｂｉｔｂとの間の電圧差判定が行われ、読み出しデータが確定する。

【0028】

読み出し用ビット線ｒｂｉｔに印加される電圧Ｖｒｂｉｔが読み出し用ビット線ｒｂｉｔｂに印加される電圧Ｖｒｂｉｔｂより大きい場合にはセンスアンプ３から出力される電圧ＶＯＵＴ（読み出しデータ）はＨＩＧＨレベルになる。一方、読み出し用ビット線ｒｂｉｔに印加される電圧Ｖｒｂｉｔが読み出し用ビット線ｒｂｉｔｂに印加される電圧Ｖｒｂｉｔｂより小さい場合にはセンスアンプ３から出力される電圧ＶＯＵＴ（読み出しデータ）はＬＯＷレベルになる。

【0029】

しかしながら、製造ばらつきの影響で実際は、読み出し用ビット線ｒｂｉｔに印加される電圧Ｖｒｂｉｔが読み出し用ビット線ｒｂｉｔｂに印加される電圧Ｖｒｂｉｔｂと電圧ΔＶとの合計値より大きい場合にはセンスアンプ３から出力される電圧ＶＯＵＴ（読み出しデータ）はＨＩＧＨレベルになり、読み出し用ビット線ｒｂｉｔに印加される電圧Ｖｒｂｉｔが読み出し用ビット線ｒｂｉｔｂに印加される電圧Ｖｒｂｉｔｂと電圧ΔＶとの合計値より小さい場合にはセンスアンプ３から出力される電圧ＶＯＵＴ（読み出しデータ）はＬＯＷレベルになる。

【0030】

故障のせいでメモリセル１のＬＯＷレベルデータを格納している側の読み出し用ビット線（読み出し用ビット線ｒｂｉｔｂ）が基準値を下回らないと、センスアンプ３から出力される電圧ＶＯＵＴ（読み出しデータ）は電圧ΔＶの値次第で期待値通りにＨＩＧＨレベルになることもあり（図４に示す太点線参照）、期待値とは逆にＬＯＷレベルになることもある（図４に示す実線参照）。

【0031】

したがって、センスアンプ３から出力される電圧ＶＯＵＴ（読み出しデータ）に基づく故障検出では、センスアンプ３から出力される電圧ＶＯＵＴ（読み出しデータ）が期待値通りになると、メモリセル１のＬＯＷレベルデータを格納している側の読み出し用ビット線（読み出し用ビット線ｒｂｉｔｂ）からメモリセル１内のグラウンド電位ＶＳＳの印加端までの経路が故障しているＲＡＭが市場に流出してしまう。

【0032】

＜実施形態に係る２port ＲＡＭ＞
図５は、実施形態に係る２port ＲＡＭ１０を示すブロック図である。２port ＲＡＭ１０は、メモリアレイ１１と、読み出し用制御部１２と、読み出し用ワード線デコーダ１３と、書き込み用制御部１４と、書き込み用ワード線デコーダ１５と、Ｍ個の入出力部１６と、Ｍ個のテスト回路１７と、を備える。

【0033】

メモリアレイ１１は、Ｎ行４×Ｍ列のマトリクス状に配置された複数のメモリセルと、Ｎ本の読み出し用ワード線と、Ｎ本の書き込み用ワード線と、８×Ｍ本の読み出し用ビット線と、８×Ｍ本の書き込み用ビット線と、各メモリセルに対して４個ずつ設けられるアクセストランジスタと、を含む。なお、本実施形態では、複数のメモリセルはＮ行４×Ｍ列の配置であるが、この配置は単なる一例である。したがって、複数のメモリセルはＮ行４×Ｍ列の配置に限らず、他の配置であってもよい。他の配置としては、例えばＮ行８×Ｍ列の配置、Ｎ行１６×Ｍ列の配置などがある。

【0034】

読み出し用制御部１２は、データを読み出すために、読み出し用ワード線デコーダ１３及び入出力部１６を制御する。

【0035】

読み出し用ワード線デコーダ１３は、読み出し用制御部１２から供給される読み出し用アドレスをデコードしてメモリアレイ１１の行を選択する。

【0036】

書き込み用制御部１４は、データを書き込むために、書き込み用ワード線デコーダ１５及び入出力部１６を制御する。

【0037】

書き込み用ワード線デコーダ１５は、書き込み用制御部１４から供給される書き込み用アドレスをデコードしてメモリアレイ１１の行を選択する。

【0038】

入出力部１６は、書き込みデータを外部から入力し、読み出しデータを外部に出力する。

【0039】

テスト回路１７は、センスアンプに電気的に接続されるビット線からメモリセル内のグラウンド電位印加端までの経路の故障有無をテストする。

【0040】

テスト回路１７は、メモリアレイ１１を挟んで、入出力部１６とは反対側に配置される。このような配置により、テスト回路１７に至るまでのビット線の引き回しを抑制することができる。

【0041】

図６は、実施形態に係る２port ＲＡＭ１０の一部を示す図である。図６では、１個の入出力部１６及び１個のテスト回路１７に対応するメモリアレイ１１の一部と、読み出し用制御部１２と、読み出し用ワード線デコーダ１３と、書き込み用制御部１４と、書き込み用ワード線デコーダ１５と、１個の入出力部１６と、１個のテスト回路１７と、が図示されている。なお、図６において、図１と同様の部分には同様の符号が付されている。また、図６において、入出力部１６内に設けられるプリチャージ回路の図示は省略されている。

【0042】

入出力部１６は、センスアンプ３と、読み出し用列セレクタ４と、ライトドライバ５と、書き込み用列セレクタ６と、を備える。

【0043】

センスアンプ３は、読み出し用制御部１２の制御によって選択されたメモリセル１からデータを読み出す。読み出し用列セレクタ４は、読み出し用制御部１２の制御により、メモリアレイ１１の行を選択する。ライトドライバ５は、書き込み用制御部１４の制御によって選択されたメモリセル１にデータを書き込む。書き込み用列セレクタ６は、書き込み用制御部１４の制御により、メモリアレイ１１の行を選択する。

【0044】

テスト回路１７は、ターゲット列セレクタ１７１と、リファレンス列セレクタ１７２と、抵抗素子１７３と、センスアンプ１７４と、を備える。

【0045】

ターゲット（テスト対象）列セレクタ１７１は、読み出し用制御部１２の制御により、読み出し用ワード線デコーダ１３と協働して、テスト対象メモリセルを選択する。

【0046】

リファレンス列セレクタ１７２は、書き込み用制御部１４の制御により、書き込み用ワード線デコーダ１５と協働して、リファレンスメモリセルを選択する。

【0047】

抵抗素子１７３は、リファレンス電圧生成部の一例である。リファレンス電圧生成部は、リファレンスメモリセルに電気的に接続された一対の読み出し用ビット線の一方に印加される第１電圧に対して電圧上昇させたリファレンス電圧を生成する。より詳細には、リファレンス電圧生成部は、リファレンスメモリセルのＬＯＷレベルデータを格納している側の読み出し用ビット線に印加される第１電圧に対して電圧上昇させたリファレンス電圧を生成する。

【0048】

リファレンス電圧生成部が抵抗素子１７３である場合、リファレンス電圧生成部を簡易な構成にすることができる。リファレンス電圧生成部の他の例としては、例えば直流電圧源を挙げることができる。

【0049】

リファレンス電圧生成部は、リファレンスメモリセル及びリファレンスメモリセルに接続される読み出し用アクセストランジスに欠陥がない場合に、リファレンスメモリセルのＬＯＷレベルデータを格納している側の読み出し用ビット線に印加される第１電圧に対して電圧上昇させて基準値と等しいリファレンス電圧を生成するように設計される。

【0050】

センスアンプ１７４は、テスト対象メモリセルに電気的に接続された一対の読み出し用ビット線の一方に印加される第２電圧とリファレンス電圧とを比較する。より詳細には、センスアンプ１７４は、テスト対象メモリセルのＬＯＷレベルデータを格納している側の読み出し用ビット線に印加される第２電圧とリファレンス電圧とを比較する。

【0051】

センスアンプ１７４は、第２電圧がリファレンス電圧より大きければ、ＨＩＧＨレベルの電圧を出力する。テスト対象メモリセルのＬＯＷレベルデータを格納している側の読み出し用ビット線からテスト対象メモリセル内のグラウンド電位印加端までの経路に故障があれば、第２電圧が低下しないため、センスアンプ１７４の出力電圧はＨＩＧＨレベルになる。

【0052】

一方、センスアンプ１７４は、第２電圧がリファレンス電圧より小さければ、ＬＯＷレベルの電圧を出力する。テスト対象メモリセルのＬＯＷレベルデータを格納している側の読み出し用ビット線からテスト対象メモリセル内のグラウンド電位印加端までの経路に故障がなければ、第２電圧がディスチャージによって低下するため、センスアンプ１７４の出力電圧はＬＯＷレベルになる。

【0053】

したがって、テスト回路１７の出力（センスアンプ１７４の出力電圧）の確認によって、センスアンプ３に電気的に接続されるビット線からメモリセル内のグラウンド電位印加端までの経路の故障検出漏れが抑制される。

【0054】

リファレンスメモリセル及びリファレンスメモリセルに接続される読み出し用アクセストランジスには欠陥がないことが必要である。例えば、テスト対象メモリセルを１つ決定し、そのテスト対象メモリセルに対して異なる複数のリファレンスメモリセルを設定して、いずれにおいてもセンスアンプ１７４の出力電圧がＬＯＷレベルになれば、そのテスト対象メモリセルをリファレンスメモリセルとして採用して以後のテストが実施されればよい。

【0055】

図７は、ターゲット列セレクタ１７１の一構成例を示す図である。図７に示す構成例のターゲット列セレクタ１７１は、列セレクタ１７１Ａと、ビット線セレクタ１７１Ｂと、スイッチ１７１Ｃと、を備える。

【0056】

列セレクタ１７１Ａは、データの読み出しの際にも利用されるアドレスＡＤＲＡに基づいて、図８に示す関係に従って四対のビット線から一対のビット線を選択する。

【0057】

ビット線セレクタ１７１Ｂは、選択信号ＳＥＬに基づいて、図９に示す関係に従って、一対のビット線から一本のビット線を選択する。これにより、センスアンプ１７４においてリファレンス電圧と比較される第２電圧が印加されるビット線の切り替えが可能となり、一対のビット線のうちどちらがテスト対象メモリセルのＬＯＷレベルデータを格納している側の読み出し用ビット線であってもテスト回路１７によるテストが可能となる。

【0058】

スイッチ１７１Ｃは、テスト信号ＴＥがＨＩＧＨレベルであるテストモードであるときにオン状態になり、列セレクタ１７１Ａ及びビット線セレクタ１７１Ｂとセンスアンプ１７４とを電気的に接続する。一方、スイッチ１７１Ｃは、テスト信号ＴＥがＬＯＷレベルである非テストモード（通常動作モード）であるときにオフ状態になり、列セレクタ１７１Ａ及びビット線セレクタ１７１Ｂとセンスアンプ１７４とを電気的に遮断する。これにより、非テストモード（通常動作モード）においてセンスアンプ１７４の影響を低減できるため、回路設計が容易になる。

【0059】

図１０は、リファレンス列セレクタ１７２の一構成例を示す図である。図１０に示す構成例のリファレンス列セレクタ１７２は、列セレクタ１７２Ａと、ビット線セレクタ１７２Ｂと、スイッチ１７２Ｃと、を備える。

【0060】

列セレクタ１７２Ａは、データの書き込みの際にも利用されるアドレスＡＤＲＢに基づいて、図１１に示す関係に従って四対のビット線から一対のビット線を選択する。

【0061】

ビット線セレクタ１７２Ｂは、選択信号ＳＥＬに基づいて、図９に示す関係に従って、一対のビット線から一本のビット線を選択する。これにより、リファレンス電圧の元になる第１電圧が印加されるビット線の切り替えが可能となり、一対のビット線のうちどちらがリファレンスメモリセルのＬＯＷレベルデータを格納している側の読み出し用ビット線であってもテスト回路１７によるテストが可能となる。

【0062】

スイッチ１７２Ｃは、テスト信号ＴＥがＨＩＧＨレベルであるテストモードであるときにオン状態になり、列セレクタ１７２Ａ及びビット線セレクタ１７２Ｂとセンスアンプ１７４とを電気的に接続する。一方、スイッチ１７２Ｃは、テスト信号ＴＥがＬＯＷレベルである非テストモード（通常動作モード）であるときにオフ状態になり、列セレクタ１７２Ａ及びビット線セレクタ１７２Ｂとセンスアンプ１７４とを電気的に遮断する。これにより、非テストモード（通常動作モード）においてセンスアンプ１７４の影響を低減できるため、回路設計が容易になる。

【0063】

なお、図７に示す構成例のターゲット列セレクタ１７１及び図１０に示す構成例のリファレンス列セレクタ１７２が用いられる場合、テスト信号ＴＥ及び選択信号ＳＥＬと２port ＲＡＭ１０のモードとの関係は図１２に示すようになる。テスト信号ＴＥ及び選択信号ＳＥＬがＨＩＧＨレベルである場合には、ビット線ｂｉｔ（読み出し用ビット線ｒｂｉｔ）のテストモードになる。テスト信号ＴＥがＨＩＧＨレベルであり選択信号ＳＥＬがＬＯＷレベルである場合には、ビット線ｂｉｔｂ（読み出し用ビット線ｒｂｉｔｂ）のテストモードになる。テスト信号ＴＥがＬＯＷレベルである場合には、選択信号ＳＥＬのレベルにかかわらず通常動作モードになる。

【0064】

＜その他＞
発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【0065】

例えば、上記実施形態に係るＲＡＭは、入力専用ポート及び出力専用ポートを備える２port ＲＡＭであったが、２port ＲＡＭの代わりに、互いに独立した第１入出力ポートであるＡポート及び第２入出力ポートであるＢポートを備えるデュアルポートＲＡＭが用いられてもよい。

【0066】

＜付記＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。

【0067】

本開示のＲＡＭ（１０）は、第１クロック信号及び前記第１クロック信号とは非同期の第２クロック信号の一方に基づく書き込み動作と、前記第１クロック信号及び前記第２クロック信号の他方に基づく読み出し動作とが可能に構成されたＲＡＭであって、テスト対象メモリセルを選択するように構成された第１選択部（１７１）と、リファレンスメモリセルを選択するように構成された第２選択部（１７２）と、前記リファレンスメモリセルに電気的に接続された一対の読み出し用ビット線の一方に印加される第１電圧に対して電圧上昇させたリファレンス電圧を生成するように構成されたリファレンス電圧生成部（１７３）と、前記テスト対象メモリセルに電気的に接続された一対の読み出し用ビット線の一方に印加される第２電圧と前記リファレンス電圧とを比較するように構成された比較部（１７４）と、を備える構成（第１の構成）である。

【0068】

上記第１の構成のＲＡＭにおいて、前記リファレンス電圧生成部は、抵抗素子である構成（第２の構成）であってもよい。

【0069】

上記第１又は第２の構成のＲＡＭにおいて、前記テスト対象メモリセルに電気的に接続された一対の読み出し用ビット線の一方は、切り替え可能である構成（第３の構成）であってもよい。

【0070】

上記第１～第３いずれかの構成のＲＡＭにおいて、前記リファレンスメモリセルに電気的に接続された一対の読み出し用ビット線の一方は、切り替え可能である構成（第４の構成）であってもよい。

【0071】

上記第１～第４いずれかの構成のＲＡＭにおいて、テストモードにおいて、前記第１選択部と前記比較部とを電気的に接続し、非テストモードにおいて、前記第１選択部と前記比較部とを電気的に遮断するように構成された第１スイッチ（１７１Ｃ）を備える構成（第５の構成）であってもよい。

【0072】

上記第１～第５いずれかの構成のＲＡＭにおいて、テストモードにおいて、前記第２選択部と前記リファレンス電圧生成部及び前記比較部とを電気的に接続し、非テストモードにおいて、前記第２選択部と前記リファレンス電圧生成部及び比較部とを電気的に遮断するように構成された第２スイッチ（１７２Ｃ）を備える構成（第６の構成）であってもよい。

【0073】

上記第１～第６いずれかの構成のＲＡＭにおいて、前記テスト対象メモリセル及び前記リファレンスメモリセルを含むメモリセル群（１１）を挟んで、書き込みデータを入力し読み出しデータを出力するように構成された入出力部（１６）とは反対側に、前記第１選択部、前記第２選択部、前記リファレンス電圧生成部、及び前記比較部が配置される構成（第７の構成）であってもよい。

【符号の説明】

【0074】

１ メモリセル
２ プリチャージ回路
３ センスアンプ
４ 読み出し用列セレクタ
５ ライトドライバ
６ 書き込み用列セレクタ
１０ ２port ＲＡＭ
１１ メモリアレイ
１２ 読み出し用制御部
１３ 読み出し用ワード線デコーダ
１４ 書き込み用制御部
１５ 書き込み用ワード線デコーダ
１６ 入出力部
１７ テスト回路
１７１ ターゲット列セレクタ
１７１Ａ 列セレクタ
１７１Ｂ ビット線セレクタ
１７１Ｃ スイッチ
１７２ リファレンス列セレクタ
１７２Ａ 列セレクタ
１７２Ｂ ビット線セレクタ
１７２Ｃ スイッチ
１７３ 抵抗素子
１７４ センスアンプ
Ｑ１～Ｑ４ アクセストランジスタ
Ｑ１１～Ｑ１４、Ｑ２１～Ｑ２３ ＭＯＳ電界効果トランジスタ
ｒｂｉｔ、ｒｂｉｔｂ 読み出し用ビット線
ｗｂｉｔ、ｗｂｉｔｂ 書き込み用ビット線
ＷＬｒ 読み出し用ワード線
ＷＬｗ 書き込み用ワード線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】